JP4401667B2 - アニール用薄膜半導体構造体、薄膜半導体用アニール方法、薄膜半導体装置、薄膜半導体装置製造方法、および表示装置。 - Google Patents
アニール用薄膜半導体構造体、薄膜半導体用アニール方法、薄膜半導体装置、薄膜半導体装置製造方法、および表示装置。 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、例えばアクティブマトリクス型フラットパネルディスプレイに適用されるアニール用薄膜半導体構造体、薄膜半導体用アニール方法、薄膜半導体装置、薄膜半導体装置製造方法、および表示装置に関する。
【0002】
【従来の技術】
薄膜半導体技術は、薄膜トランジスタ(TFT: Thin Film Transistor)、密着センサ、光電変換素子等の半導体素子を絶縁性基板上に形成するための重要な技術である。薄膜トランジスタはMOS(MIS)構造の電界効果トランジスタであり、液晶表示装置のようなフラットパネルディスプレイにも応用されている(例えば、非特許文献1を参照)。
【0003】
液晶表示装置は、一般に薄型、軽量、低消費電力でカラー表示も容易であるという特徴を有し、この特徴からパーソナルコンピュータあるいは様々な携帯用情報端末のディスプレイとして広く用いられている。液晶表示装置がアクティブマトリクス型である場合には、薄膜トランジスタが画素スイッチング素子として設けられる。
【0004】
この薄膜トランジスタの活性層(キャリア移動層)は例えばシリコン半導体薄膜からなる。シリコン半導体薄膜は非晶質シリコン(アモルファスシリコン:a−Si)および結晶相を有する多結晶質シリコン(非単結晶の結晶質シリコン)に分類される。多結晶質シリコンは主に多結晶シリコン(Poly−Si)であり、微結晶シリコン(μc−Si)も多結晶質シリコンとして知られている。シリコン以外の半導体薄膜材料としては、例えばSiGe、SiO、CdSe、Te、CdS等が挙げられる。
【0005】
多結晶質シリコンのキャリア移動度は非晶質シリコンのキャリア移動度の10倍から100倍程度大きい。この特性は、スイッチング素子の半導体薄膜材料として非常に優れている。近年、多結晶シリコンを活性層として用いた薄膜トランジスタは動作の高速性から例えばドミノ回路およびCMOSトランスミッションゲートのような様々な論理回路を構成することが可能なスイッチング素子であるとして注目されている。この論理回路は液晶表示装置およびエレクトロルミネセンス表示装置の駆動回路、マルチプレクサ、EPROM、EEPROM、CCD、およびRAM等を構成する場合に必要となる。
【0006】
ここで、多結晶質シリコンの半導体薄膜を形成する従来の代表的プロセスを説明する。このプロセスでは、ガラス等の絶縁性基板が最初に用意され、アンダーコート層(またはバッファ層)として例えばシリコン酸化膜(SiO2)がこの絶縁性基板上に形成され、さらに半導体薄膜としてアモルファスシリコン膜(a−Si)が約50nm程度厚さでアンダーコート層上に形成される。この後、脱水素処理がアモルファスシリコン膜中の水素濃度を低下させるために行われ、続いてアモルファスシリコン膜の溶融再結晶化がエキシマレーザ結晶化法等により行われる。具体的には、エキシマレーザがアモルファスシリコン膜に照射され、これによりアモルファスシリコンを多結晶質シリコンに変化させる。
【0007】
現在では、このようにして得られる多結晶質シリコンの半導体薄膜がnチャネル型またはPチャネル型薄膜トランジスタの活性層として用いられる。この場合、薄膜トランジスタの電界効果移動度(電界効果による電子または正孔の移動度)がnチャネル型で100〜150cm2/Vsec程度となり、pチャネル型で100cm2/Vsecとなる。このような薄膜トランジスタを用いれば、信号線駆動回路および走査線駆動回路のような駆動回路を画素スイッチング素子と同一の基板上に形成して駆動回路一体型の表示装置を得ることができるため、表示装置の製造コストを低減することが可能である。
【0008】
ところで、現在の薄膜トランジスタの電気的特性は、デジタル映像データをアナログ映像信号に変換するDA変換器やデジタル映像データを加工するゲートアレイ等の信号処理回路を表示装置の基板において一体化できるほど優れていない。この場合には、現在の3倍から5倍の電流駆動能力が薄膜トランジスタに必要とされる。また、電界効果移動度も300cm2/Vsec程度必要とされる。表示装置の高機能化および高付加価値化のためには、薄膜トランジスタの電気的特性をさらに向上させる必要がある。薄膜トランジスタで構成されるスタティックメモリが例えばメモリ機能を持たせるために各画素に付加される場合には、単結晶半導体を用いた場合と同等の電気的特性がこの薄膜トランジスタに要求される。
【0009】
このような理由から、半導体薄膜の結晶性を単結晶に近づける研究が盛んに行われている。このような研究の一方で、シリコン半導体薄膜中の酸素濃度が薄膜トランジスタの電気的特性を決定する要素であり、この電気的特性がシリコン半導体薄膜中の酸素原子により生成される積層欠陥により劣化することが報告されている(例えば、非特許文献2を参照)。現在の薄膜トランジスタで用いられているような多結晶質シリコンでは、膜中酸素原子による影響は小さいが、半導体薄膜の結晶性の向上に伴ってその影響が相対的に増大する。この影響による電気的特性の劣化を防止するためには、半導体薄膜中の酸素濃度を低減させることが重要である。
【0010】
半導体薄膜の結晶性に関連し、不純物ガスの混入を抑制することによりアモルファスシリコン膜を高純度化することが可能であることが報告されている(例えば非特許文献3を参照)。ここでは、成膜装置からの漏洩量を減らす工夫により不純物ガスの混入を抑制し、シリコン膜の酸素濃度を膜厚方向において全体的に低減する。また、さらに背圧・ビルドアップ量を低減するプロセスによりアモルファスシリコン膜の超高純度化が図られている。
【0011】
また、シリコン膜中の酸素濃度に関連し、SIMOX基板が従来から知られている(例えば、非特許文献4を参照)。このSIMOX基板は200KeV程度のエネルギーで大量の酸素イオンをシリコン基板に注入し例えば1350℃以上の高温の熱処理で埋め込み酸化膜を形成したものであり、埋め込み酸化膜と良好な界面を持つ良質のSOI層を得ることができる。シリコン膜の酸素濃度を熱処理前に測定すると、酸素濃度が深さ方向において比較的なだらかに傾斜した酸素濃度プロファイルが得られる。これに対して熱処理後に得られる酸素濃度プロファイルでは、酸素濃度が埋め込み酸化膜に隣接した深い領域で急峻な傾斜となる。本発明者はこれがシリコン膜中の酸素が熱処理によって酸素濃度の高い埋め込み酸化膜方向に移動するためであると推測する。
【0012】
【非特許文献1】
フラットパネルディスプレイ95 p.200-p203
【0013】
【非特許文献2】
応用物理 第48巻第12号 p.1126-p.1141
【0014】
【非特許文献3】
応用物理 第67巻第3号 p.332-p.336
【0015】
【非特許文献4】
リアライズ社:SOI CMOSデバイスの基礎と応用 p.5-p.8
【0016】
【発明が解決しようとする課題】
例えばフラットパネルディスプレイの高機能化および高付加価値化のためには、薄膜トランジスタにおいて活性層となる半導体薄膜の結晶性を向上させると共に、活性層内の酸素濃度を低減させることが欠かせない。しかしながら、上述した背圧・ビルドアップ量を低減するプロセス、あるいはSIMOX基板用の極めて高い熱処理等を薄膜トランジスタの製造プロセスに適用することは、製造タクトおよび装置コストを考慮すると極めて困難である。
【0017】
本発明の目的は、特殊な製造プロセスを必要とせずに半導体薄膜のうちで素子形成側となる表面付近の酸素濃度を効率的に低下させることができるアニール用薄膜半導体構造体、薄膜半導体用アニール方法、薄膜半導体装置、薄膜半導体装置製造方法、および表示装置を提供することにある。
【0018】
【課題を解決するための手段】
本発明によれば、酸素を含有する非晶質の半導体薄膜と、前記半導体薄膜のうちで素子形成側となる表面に設けられ前記半導体薄膜に照射されるエネルギー光を透過する光透過性絶縁膜とを備え、前記光透過性絶縁膜は、シリコン酸化膜からなり、緩衝フッ酸に対するエッチングレートが毎分250nm以下であり、かつ、前記光透過性絶縁膜を介して前記半導体薄膜に前記エネルギー光を照射して前記半導体薄膜を結晶化した後に、前記半導体薄膜中の酸素濃度が前記素子形成側となる表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下した酸素濃度プロファイルとなる膜質を有することを特徴とするアニール用薄膜半導体構造体が提供される。
【0019】
また、本発明によれば、酸素を含有する非晶質の半導体薄膜のうちで素子形成側となる表面上に光透過性絶縁膜を形成する工程と、前記光透過性絶縁膜を介して前記半導体薄膜に前記エネルギー光を照射する工程とを備え、前記光透過性絶縁膜は、シリコン酸化膜からなり、緩衝フッ酸に対するエッチングレートが毎分250nm以下であり、かつ、前記光透過性絶縁膜を介して前記半導体薄膜に前記エネルギー光を照射して前記半導体薄膜を結晶化した後に、前記半導体薄膜中の酸素濃度が前記素子形成側となる表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下した酸素濃度プロファイルとなる膜質を有することを特徴とする薄膜半導体用アニール方法が提供される。
【0020】
また、本発明によれば、結晶化した半導体薄膜と、前記半導体薄膜のうちで素子形成側となる表面に設けられた薄膜トランジスタとを備え、前記結晶化した半導体薄膜は、酸素濃度が前記素子形成側表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下した酸素濃度プロファイルおよび前記酸素濃度プロファイルに対応する電界効果移動度を有することを特徴とする薄膜半導体装置が提供される。
【0021】
また、本発明によれば、酸素を含有する非晶質の半導体薄膜のうちで素子形成側表面上に結晶化用犠牲膜を形成する工程と、前記結晶化用犠牲膜を介して半導体薄膜に前記エネルギー光を照射して前記半導体薄膜を結晶化する工程と、前記結晶化した半導体薄膜の素子形成側表面に薄膜トランジスタを形成する工程を備え、前記結晶化用犠牲膜は、シリコン酸化膜からなる光透過性絶縁膜であって、緩衝フッ酸に対するエッチングレートが毎分250nm以下であり、かつ、前記前記結晶化用犠牲膜を介して前記半導体薄膜に前記エネルギー光を照射して前記半導体薄膜を結晶化した後に、前記半導体薄膜中の酸素濃度が前記素子形成側となる表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下した酸素濃度プロファイルとなる膜質を有することを特徴とする薄膜半導体装置の製造方法が提供される。
【0022】
さらに、本発明によれば、結晶化した半導体薄膜と、この結晶化した半導体薄膜の一方の表面に設けられた薄膜トランジスタとを備え、前記結晶化した半導体薄膜は、酸素濃度が前記一方の表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下した酸素濃度プロファイルおよびこの酸素濃度プロファイルに対応する電界効果移動度を有し、前記薄膜トランジスタを含んで表示回路を構成したことを特徴とする表示装置が提供される。
【0023】
尚、酸素を含有する非晶質の半導体薄膜とは、例えば製造プロセスで酸素を取り込んだようなアモルファスシリコン膜に相当する。半導体薄膜の素子形成側表面とは、半導体薄膜を支持する支持基板等によって覆われず例えば薄膜トランジスタを形成するために利用できる側の表面に相当する。光透過性絶縁膜とは、半導体薄膜を加熱するエネルギー光の波長に対して透過性を有し、このエネルギー光により加熱された半導体薄膜からの酸素原子の析出を助長するために設けられたものである。酸素濃度の平均的な傾きとは、半導体薄膜内である程度規則的に分布する酸素濃度を測定した場合に得られる深さの変化に対する酸素濃度の変化の平均的な割合に相当する。
【0024】
これらアニール用薄膜半導体構造体、薄膜半導体用アニール方法、薄膜半導体装置、薄膜半導体装置製造方法、および表示装置では、酸素濃度が素子形成側となる表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下した酸素濃度プロファイルを半導体薄膜に設定できる。ここで、酸素濃度の傾きは素子形成側表面付近で深さ方向の中央付近の平均的傾きよりも大きいため、酸素濃度が効率的に低下する。また、この酸素濃度プロファイルは、酸素を含有する非晶質の半導体薄膜を形成した後、光透過性絶縁膜を半導体薄膜上に形成し、光透過性絶縁膜を介して半導体薄膜にエネルギー光を照射する簡単なプロセスで得ることができる。従って、特殊な製造プロセスを必要とせずに半導体薄膜の素子形成側表面付近の酸素濃度を効率的に低下させることができる。
【0025】
【発明の実施の形態】
以下、本発明の一実施形態に係るコプラナ型ポリシリコン薄膜トランジスタ(TFT)について添付図面を参照して説明する。このポリシリコンTFTは、表示装置、例えばアクティブマトリクス型液晶表示装置の画素スイッチング素子アレイ、駆動回路、さらにはDA変換器等を構成するために用いられる。図1から図21はこのポリシリコンTFTを製造するために順次行われる製造工程を示す。
【0026】
図1に示す工程では、石英または無アルカリガラス等からなる絶縁基板10が用意され、アンダーコート層11が絶縁基板10上に形成される。このアンダーコート層11は例えばプラズマCVD法によって絶縁基板10上に堆積される厚さ800nmのシリコン酸化膜(Si02)である。このプラズマCVDは、例えば基板温度500℃および堆積時間40分という条件で行われる。
【0027】
図2に示す工程では、非晶質の半導体薄膜12がアンダーコート層11上に形成される。この半導体薄膜12は例えばLP−CVD(Low Pressure CVD)法によりアンダーコート層11のシリコン酸化膜上に堆積される例えば厚さ200nmのアモルファスシリコン膜(a−Si)であり、酸素を含有する。LP−CVDは、例えばSi2H6の雰囲気、流速150sccm、圧力8Pa、基板温度450℃、堆積時間35分という条件で行われる。ここでは、LP−CVD法を用いたが、この他に例えばPE−CVD(低温プラズマCVD)法を用いてもよい。半導体薄膜12の形成後、ボロン(B)がポリシリコンTFTの閾値制御のためにイオンシャワードーピング法により半導体薄膜12であるアモルファスシリコン膜に添加される。また、B以外のドーパントとしてBF2を用いてもよい。
【0028】
図3に示す工程では、光透過性絶縁膜13が結晶化用犠牲膜として半導体薄膜12上に形成される。この光透過性絶縁膜13は入射光に対して透過性を示し、例えばLP−CVD法により半導体薄膜12のアモルファスシリコン膜上に堆積される厚さ10nmのシリコン酸化膜である。LP−CVDは基板温度500℃および堆積時間10分という条件で行われる。光透過性絶縁膜13は、ポリシリコンTFTに適した酸素濃度プロファイルを半導体薄膜12に設定するために絶縁基板10に対して反対側となる半導体薄膜12の素子形成側表面を覆っている。
【0029】
図4に示す工程では、レーザアニール処理が半導体薄膜12内のアモルファスシリコンを結晶化するために例えばKrFエキシマレーザをエネルギー光として用いて行われる。KrFエキシマレーザは光透過性絶縁膜13を介して半導体薄膜12に照射され、これにより半導体薄膜12を加熱する。KrFエキシマレーザのエネルギー密度は350mJ/cm2である。こうして加熱された状態にある半導体薄膜12内では、アモルファスシリコンが多結晶シリコンとして結晶化する。ここで、光透過性絶縁膜13はKrFエキシマレーザによって加熱された状態にある半導体薄膜12からの酸素原子の析出を助長する。これにより、半導体薄膜12は、酸素濃度が素子形成側表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下した酸素濃度プロファイルに設定される。
【0030】
図5に示す工程では、レジストパターン14が、レジスト材を光透過性絶縁膜13に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ポリシリコンTFT用マスク領域を残してレジスト材を除去することにより形成される。
【0031】
図6に示す工程では、光透過性絶縁膜13および半導体薄膜12がレジストパターン14をマスクとして用いたドライエッチング処理によりパターニングされる。このドライエッチング処理では、例えばBCl3およびCH4が光透過性絶縁膜13のエッチングガスとして用いられ、CF4およびO2が半導体薄膜12のエッチングガスとして用いられる。
【0032】
図7に示す工程では、レジストパターン14が光透過性絶縁膜13上で除去され、さらに光透過性絶縁膜13が半導体薄膜12上で除去される。光透過性絶縁膜13は結晶化用犠牲膜であるため、半導体薄膜12の酸素濃度プロファイルを設定する役目を果たした後で上述のように除去される。
【0033】
図8に示す工程では、ゲート絶縁膜15が半導体薄膜12上に形成される。このゲート絶縁膜15は例えばLP−CVD法により半導体薄膜12上に堆積される厚さ80nmのシリコン酸化膜である。LP−CVDは基板温度500℃および堆積時間45分という条件で行われる。
【0034】
図9に示す工程では、電極層16がゲート絶縁膜15上に形成される。この電極層16は例えばスパッタリングによりゲート絶縁膜15のシリコン酸化膜上に堆積される厚さ100nmのアルミニウム層である。スパッタリングは基板温度100℃、堆積時間10分という条件で行われる。
【0035】
図10に示す工程では、レジストパターン17が、レジスト材を電極層16に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ゲート電極用マスク領域を残してレジスト材を除去することにより形成される。
【0036】
図11に示す工程では、電極層16がレジストパターン17をマスクとして用いたドライエッチング処理によりパターニングされ、ゲート電極18として一部をゲート絶縁膜15上に残して除去される。このドライエッチング処理では、例えばBCl3およびCH4がエッチングガスとして用いられる。
【0037】
図12に示す工程では、レジストパターン17がゲート電極18上で除去される。
【0038】
図13に示す工程では、不純物がゲート電極18をマスクとして用いて半導体薄膜12に添加される。ポリシリコンTFTをnチャネル型にする場合には、リンが半導体薄膜12にイオン注入される。また、ポリシリコンTFTをpチャネル型にする場合には、ボロンが半導体薄膜12にイオン注入される。例えばCMOSインバータのような論理回路は、nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの組み合わせにより構成される。このため、nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスクにより他方のポリシリコンTFTの半導体薄膜12を覆った状態で行われる。nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの各々に対するイオン注入後、半導体薄膜12はアニール処理で活性化される。アニール処理は窒素雰囲気中において基板温度600℃で3時間行われる。これにより、高不純物濃度のソース領域19およびドレイン領域20がゲート電極18の両側において半導体膜12に形成される。
【0039】
図14に示す工程では、層間絶縁膜21がゲート絶縁膜15およびゲート電極18上に形成される。この層間絶縁膜21は、例えばプラズマCVD法によってゲート絶縁膜15のシリコン酸化膜およびゲート電極18のアルミニウム層上に堆積される厚さ500nmのシリコン酸化膜である。このプラズマCVDは、基板温度500℃および堆積時間20分という条件で行われる。
【0040】
図15に示す工程では、レジストパターン22が、レジスト材をゲート電極層層間絶縁膜21に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ゲート電極、ソース電極およびドレイン電極用開口領域においてレジスト材を除去することにより形成される。
【0041】
図16に示す工程では、層間絶縁膜21がレジストパターン22をマスクとして用いたドライエッチング処理によりパターニングされ、これによりゲート電極18、ソース領域19およびドレイン領域20をそれぞれ部分的に露出させるコンタクトホールを形成する。このドライエッチング処理では、例えばCHF3がエッチングガスとして用いられる。
【0042】
図17に示す工程では、レジストパターン22が層間絶縁膜21上で除去される。
【0043】
図18に示す工程では、電極層23がゲート電極18、ソース領域19およびドレイン領域20にコンタクトして層間絶縁膜21上に形成される。この電極層23は例えばスパッタリングにより層間絶縁膜21のシリコン酸化膜上に堆積される厚さ100nmのアルミニウム層である。スパッタリングは基板温度100℃、堆積時間10分という条件で行われる。
【0044】
図19に示す工程では、レジストパターン24が、レジスト材を電極層23に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、上部ゲート電極、ソース電極、およびドレイン電極用マスク領域を残してレジスト材を除去することにより形成される。
【0045】
図20に示す工程では、電極層23がレジストパターン24をマスクとして用いたドライエッチング処理によりパターニングされ、上部ゲート電極18A、ソース電極25、およびドレイン電極26として一部を層間絶縁膜21上に残して除去される。このドライエッチング処理では、例えばBCl3およびCH4がエッチングガスとして用いられる。
【0046】
図21に示す工程では、レジストパターン24が上部ゲート電極18A、ソース電極25、および26上で除去される。ポリシリコンTFTは上述した工程を経て完成する。
【0047】
ここで、上述のポリシリコンTFTの製造工程で用いられたアニール用薄膜半導体構造体についてさらに説明する。このアニール用薄膜半導体構造体は酸素を含有する非晶質の半導体薄膜12と、半導体薄膜12の素子形成側表面に設けられ、半導体薄膜12に照射されるエネルギー光を透過し、このエネルギー光によって加熱された状態にある半導体薄膜12からの酸素原子の析出を助長する光透過性絶縁膜13とにより構成されている。この実施形態では、半導体薄膜12が例えばアモルファスシリコン膜であり、光透過性絶縁膜13が例えばシリコン酸化膜である。
【0048】
半導体膜12の素子形成側表面はコプラナ型ポリシリコンTFTのような素子を形成する側の表面であり、ポリシリコンTFTのゲート電極18はこの素子形成側表面の上方にゲート絶縁膜15を介して形成され、活性層となる半導体薄膜12の一部に対向する。担体である電子あるいは正孔の大部分はこの活性層においてゲート絶縁膜15に近い表面領域を主に移動する。この場合、素子形成側表面とは反対の表面付近の酸素濃度はポリシリコンTFTの電気的特性に大きく関与しない。このため、上述のような光透過性絶縁膜13を結晶化用犠牲膜として設けて半導体薄膜12の結晶化を行っている。半導体薄膜12中の酸素は加熱状態で光透過性絶縁膜13に向かって移動すると推測される。半導体薄膜13の酸素濃度プロファイルは、上述のエネルギー光としてエキシマレーザを用いたレーザアニール処理により図22に示すように変化し、酸素濃度が素子形成側表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下するようになる。ここで、酸素濃度の傾きは、素子形成側表面付近で深さ方向の中央付近の平均的傾きよりも大きいため、酸素濃度が効率的に低下する。
【0049】
光透過性絶縁膜13の光透過性は、半導体薄膜12の結晶化においてエネルギー光を半導体薄膜12に照射するためのものである。絶縁基板10は石英または無アルカリガラス等からなり、例えばコーニング社製の高耐熱ガラス#1737を用いても、最高で600℃程度の温度にしか耐えられない。従って、従来技術として説明したSIMOX基板の製造に用いられる1350℃という高温のプロセスを薄膜トランジスタの製造に適用することはできない。本実施形態では、エネルギー光が光透過性絶縁膜13を透過して半導体薄膜12に照射される。この場合、半導体薄膜12はこのエネルギー光によって短時間で高温になるため、半導体膜12の結晶化が上述のように低い耐熱性の絶縁基板10上でも可能となる。
【0050】
ところで、本発明者は、上述の酸素濃度プロファイルが光透過性絶縁膜13となるシリコン酸化膜の膜質に大きく依存することを確認し、さらにこの膜質が緩衝フッ酸に対するシリコン酸化膜のエッチングレートに密接に関係することを見いだした。エッチングレートが適切でないと、図23に示すように酸素濃度が素子形成側表面付近において低下しないことになる。
【0051】
酸素濃度プロファイルとシリコン酸化膜の膜質との関係は次の実験により検証した。この実験では、光透過性絶縁膜13として半導体薄膜12上に形成されるシリコン酸化膜の膜質を異ならせ、49%HF:40%NH4F=1:6の緩衝フッ酸液を用いて20℃の液温でこれらシリコン酸化膜をエッチングしてそれぞれのエッチングレートを測定した。レーザアニール処理の直前のエッチングレートが毎分250nmよりも小さい膜質のシリコン酸化膜については、酸素濃度が素子形成側表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下する所望の酸素濃度プロファイルがレーザアニール処理後に得られた。これに対して、レーザアニール処理の直前のエッチングレートが毎分250nm以上である膜質のシリコン酸化膜については、逆に酸素濃度が上ってしまい、所望の酸素濃度プロファイルが得られないことが判明した。シリコン酸化膜中の原子同士の結合力がエッチングレートに影響する。従って、この結合力はエッチングレートの大きいシリコン酸化膜ほど弱く、酸素が加熱状態においてシリコン酸化膜から析出せずにこの酸化膜内で拡散し、この結果として所望の酸素濃度プロファイルが得られなくなると考えられる。
【0052】
ここで、上述した実験で用いたシリコン酸化膜の試料#1〜#5とその結果を示す。SiH4/H2を用いたプラズマCVD法により厚さ200nmのアモルファスシリコン膜(a−Si)を半導体薄膜12の素材として合成石英基板上に被着させ、さらにSiH4/N2Oを用いたプラズマCVD法により光透過性絶縁膜13の素材として厚さ300nmのシリコン酸化膜(SiO2)を被着させた。試料#1〜#5のエッチングレートの違いは、SiH4/N2O流量比を変化させることによって得た。
【0053】
流量比SiH4/N2Oの変化に対して248nm光の同じ膜厚でのラザフォードバックスキャッタリング(RBS)法によるシリコン酸素組成比O/Siと、先に挙げた緩衝フッ酸に対するエッチングレートを表1に示す。組成比に関しては、ほとんど変化がなく化学量論的組成比になっていることがわかる。しかし、エッチングレートに関しては、SiH4流量が相対的に増加するにしたがって増加している。
【0054】
【表1】
【0055】
シリコン酸化膜の試料#1〜#5の各々を光透過性絶縁膜13としてレーザ結晶化を行った。図22に示す酸素濃度プロファイルは試料#4について得られた結果であり、図23に示す酸素濃度プロファイルは試料#5について得られた結果である。試料#4を用いた場合、素子形成側表面、すなわちシリコン酸化膜との界面付近の酸素濃度はレーザアニール処理によってほとんど変化しないが、試料#5を用いた場合には、むしろ増加していることがわかる。試料#1〜試料#3については、試料#4よりも顕著に、深さ方向の中央付近の平均的な傾きよりも大きな傾きで低下することを確認した。表1においては酸素拡散の度合いが試料#1〜#5のエッチングレートの違いに依存することがわかる。なお、アモルファスシリコン膜は試料#1〜#5よりはるかに小さなエッチングレートの合成石英基板を下地としているため、図22および図23においてもこの合成石英基板との界面付近でも酸素濃度の減少が生じることがわかる。
【0056】
ここで、第1製造例として、これらシリコン酸化膜の試料#1〜#5を結晶化用犠牲膜である光透過性絶縁膜13として用いてnチャネル型ポリシリコンTFTをそれぞれ実際に製造した。これらポリシリコンTFTは、図4に示すようなレーザアニール処理後に試料#1〜#5をエッチングにより除去するようにして上述した製造プロセスで製造したものである。このレーザアニール処理は、公知文献の方法と同様であり、これにより横方向に大きな結晶粒を得ることができ、ポリシリコンTFTのソースドレイン方向はこの横方向に設定され、アモルファスシリコン膜はキャリア移動方向において単結晶に近い状態になっている。これらポリシリコンTFTにおいてそれぞれ得られた線形領域での電界効果移動度を表2に示す。
【0057】
【表2】
【0058】
電界効果移動度は試料#1から試料#4を用いたポリシリコンTFT間で僅かな差違であるが、試料#5を用いたポリシリコンTFTについては著しく劣化する。製造プロセスは共通であるため、これら電界効果移動度は半導体薄膜12の素子形成側表面付近における酸素濃度の違いを反映している。従って、300cm2/Vsec以上の電界効果移動度が必要であれば、試料#1から#4のような膜質のシリコン酸化膜を用いる必要であることが判る。
【0059】
次に、上述したプラズマCVD法の代わりに酸素ガス添加雰囲気でのスパッタリング法を用いて形成されるシリコン酸化膜の試料#6から#10を結晶化用犠牲膜である光透過性絶縁膜13として用意した。試料#6〜#10のエッチングレートの違いは、成膜時の基板温度を変化させることによって得た。第2製造例としてこれら試料試料#6から#10を用いて第1製造例と同様の製造プロセスでnチャネル型ポリシリコンTFTを製造した。スパッタリング法は、高いエネルギーの粒子が下地膜に飛来するため、結果的に出来上がったシリコン膜中の結晶欠陥が大きい可能性がある。表3はこれら試料#6から#10に関して得られた基板温度、RBS法によるシリコン酸素組成比O/Si、緩衝フッ酸に対するエッチングレートとの関係をこれら試料#6から#10を用いて構成されたポリシリコンTFTの電界効果移動度と共にを示す。
【0060】
【表3】
【0061】
表3によれば、ポリシリコンTFTの電界効果移動度が第1製造例と同様に試料#6から#10のエッチングレートに依存していることが判る。
【0062】
本実施形態によれば、酸素濃度が素子形成側表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下した酸素濃度プロファイルを半導体薄膜13に設定できる。ここで、酸素濃度の傾きは素子形成側表面付近で深さ方向の中央付近の平均的傾きよりも大きいため、酸素濃度が効率的に低下する。また、この酸素濃度プロファイルは、酸素を含有する非晶質の半導体薄膜13を形成した後、加熱された状態にある半導体薄膜13の表面領域からの酸素原子の析出を助長する光透過性絶縁膜13を半導体薄膜12上に形成し、光透過性絶縁膜13を介して半導体薄膜12にエネルギー光を照射する簡単なプロセスで得ることができる。従って、特殊な製造プロセスを必要とせずに半導体薄膜12の素子形成側表面付近の酸素濃度を効率的に低下させることができる。
【0063】
以下、上述の実施形態で得られるような薄膜トランジスタを実際にアクティブマトリクス型液晶表示装置に適用した例について説明する。この液晶表示装置は通常表示モードおよび静止画表示モードを有するものである。
【0064】
図24はこの液晶表示装置の概略的な回路構成を示し、図25はこの液晶表示装置の概略的な断面構造を示し、図26は図24に示す表示画素周辺の等価回路を示す。
【0065】
この液晶表示装置は、液晶表示パネル100およびこの液晶表示パネル1100を制御する液晶コントローラ102を備える。液晶表示パネル100は、例えば液晶層LQがアレイ基板ARおよび対向基板CT間に保持される構造を有し、液晶コントローラ102は液晶表示パネル1から独立した駆動回路基板上に配置される。
【0066】
アレイ基板ARは、ガラス基板上の表示領域DSにおいてマトリクス状に配置される複数の画素電極PE、複数の画素電極PEの行に沿って形成される複数の走査線Y(Y1〜Ym)、複数の画素電極PEの列に沿って形成される複数の信号線X(X1〜Xn)、信号線X1〜Xnおよび走査線Y1〜Ymの交差位置にそれぞれ隣接して配置され各々対応走査線Yからの走査信号に応答して対応信号線Xからの映像信号Vpixを取り込み対応画素電極PEに印加する画素スイッチング素子111、走査線Y1〜Ymを駆動する走査線駆動回路3、並びに信号線X1〜Xnを駆動する信号線駆動回路4を備える。各画素スイッチング素子111は上述の実施形態のようにして形成される例えばNチャネルポリシリコン薄膜トランジスタにより構成される。走査線駆動回路103および信号線駆動回路104は、画素スイッチング素子111の薄膜トランジスタと同様に上述の実施形態のようにしてアレイ基板AR上に形成される複数のポリシリコン薄膜トランジスタにより一体的に構成される。対向基板CTは複数の画素電極PEに対向して配置されコモン電位Vcomに設定される単一の対向電極CEおよび図示しないカラーフィルタ等を含む。
【0067】
液晶コントローラ102は、例えば外部から供給される映像信号および同期信号を受取り、通常表示モードで画素映像信号Vpix、垂直走査制御信号YCTおよび水平走査制御信号XCTを発生する。垂直走査制御信号YCTは例えば垂直スタートパルス、垂直クロック信号、出力イネーブル信号ENAB等を含み、走査線駆動回路103に供給される。水平走査制御信号XCTは水平スタートパルス、水平クロック信号、極性反転信号等を含み、映像信号Vpixと共に信号線駆動回路104に供給される。
【0068】
走査線駆動回路103はシフトレジスタを含み、画素スイッチング素子111を導通させる走査信号を1垂直走査(フレーム)期間毎に走査線Y1〜Ymに順次供給するよう垂直走査制御信号YCTによって制御される。シフトレジスタは1垂直走査期間毎に供給される垂直スタートパルスを垂直クロック信号に同期してシフトさせることにより複数の走査線Y1〜Ymのうちの1本を選択し、出力イネーブル信号ENABを参照して選択走査線に走査信号を出力する。出力イネーブル信号ENABは垂直走査(フレーム)期間のうちの有効走査期間において走査信号の出力を許可するために高レベルに維持され、この垂直走査期間から有効走査期間を除いた垂直ブランキング期間で走査信号の出力を禁止するために低レベルに維持される。
【0069】
信号線駆動回路104はシフトレジスタおよびサンプリング出力回路を有し、各走査線Yが走査信号により駆動される1水平走査期間(1H)において入力される映像信号を直並列変換し画素表示信号としてサンプリングしたアナログ映像信号Vpixを信号線X1〜Xnにそれぞれ供給するように水平走査制御信号XCTによって制御される。
【0070】
尚、対向電極CEは、図26に示すようにコモン電位Vcomに設定される。コモン電位Vcomは通常表示モードにおいて1水平走査期間(H)毎に0Vおよび5Vの一方から他方にレベル反転され、静止画表示モードにおいて1フレーム期間(F)毎に0Vおよび5Vの一方から他方にレベル反転される。また、通常表示モードにおいて、本実施形態のように1水平走査期間(H)毎にコモン電位Vcomをレベル反転させる代わりに、例えば2H毎、あるいは1フレーム期間(F)毎にコモン電位Vcomをレベル反転させてもかまわない。
【0071】
極性反転信号はこのコモン電位Vcomのレベル反転に同期して信号線駆動回路4に供給される。そして、信号線駆動回路104は、通常表示モードにおいては0Vから5Vの振幅を持つ映像信号Vpixをコモン電位Vcomに対して逆極性となるように極性反転信号に応答してレベル反転し出力し、静止画表示モードでは静止画用に階調制限した映像信号を出力した後にその動作を停止する。
【0072】
この液晶表示パネル100の液晶層LQは、例えば対向電極CEに設定される0Vのコモン電位Vcomに対して5Vの映像信号Vpixを画素電極PEに印加することにより黒表示を行うノーマリホワイトであり、上述したように通常表示モードでは映像信号Vpixおよびコモン電位Vcomの電位関係が1水平走査期間(H)毎に交互に反転されるHコモン反転駆動が採用され、静止画表示モードでは1フレーム毎に交互に反転されるフレーム反転駆動が採用されている。
表示画面は複数の表示画素PXにより構成される。各表示画素PXは画素電極PEおよび対向電極CE、並びにこれらの間に挟持された液晶層LQの液晶材料を含む。さらに、複数のスタティックメモリ部113および複数の接続制御部114が複数の表示画素PXに対してそれぞれ設けられる。図26に示すように、画素電極PEはこの信号線X上の映像信号Vpixを選択的に取り込む画素スイッチング素子111に接続され、さらに例えば対向電極CEのコモン電位Vcomに等しい電位Vcsに設定される補助容量線に容量結合する。画素電極PEおよび対向電極CEは液晶材料を介して液晶容量を構成し、画素電極PEおよび補助容量線は液晶材料を介さず液晶容量に並列的な補助容量112を構成する。
【0073】
画素スイッチング素子111は走査線Yからの走査信号によって駆動されたときに信号線X上の映像信号Vpixを表示画素PXに印加する。補助容量112は液晶容量に比べて十分大きな容量値を有し、表示画素PXに印加された映像信号Vpixにより充放電される。補助容量112がこの充放電により映像信号Vpixを保持すると、この映像信号Vpixは画素スイッチング素子111が非導通となったときに液晶容量に保持された電位の変動を補償し、これにより画素電極PEおよび対向電極CE間の電位差が維持される。
【0074】
さらに、各スタティックメモリ部113は上述の実施形態のようにして形成されるPチャネルポリシリコン薄膜トランジスタQ1,Q3,Q5およびNチャネルポリシリコン薄膜トランジスタQ2,Q4を有し、画素スイッチング素子111から表示画素PXに印加された映像信号Vsigを保持する。各接続制御部114はNチャネルポリシリコン薄膜トランジスタQ6およびQ7を有し、表示画素PXおよびスタティックメモリ部113間の電気的な接続を制御するだけでなくスタティックメモリ部113に保持された映像信号の出力極性を制御する極性制御回路を兼ねる。薄膜トランジスタQ1,Q2は電源端子Vdd(=5V)および電源端子Vss(=0V)間の電源電圧で動作する第1インバータ回路INV1を構成し、薄膜トランジスタQ3,Q4は電源端子Vdd,Vss間の電源電圧で動作する第2インバータINV2を構成する。インバータ回路INV1の出力端は走査線Yを介して制御される薄膜トランジスタQ5を介してインバータ回路INV2の入力端に接続され、インバータ回路INV2の出力端はインバータ回路INV1の入力端に接続される。薄膜トランジスタQ5は、画素スイッチング素子111が走査線Yからの走査信号の立ち上がりにより導通するフレーム期間において導通せず、このフレームの次のフレーム期間において導通する。これにより、少なくとも画素スイッチング素子111が映像信号Vpixを取り込むまで、薄膜トランジスタQ5は非導通状態に維持される。
【0075】
薄膜トランジスタQ6およびQ7は静止画表示モードにおいて例えば1フレーム毎に交互に高レベルに設定される極性制御信号POL1およびPOL2によりそれぞれ制御される。薄膜トランジスタQ6は画素電極PEとインバータ回路INV2の入力端並びに薄膜トランジスタQ5を介してインバータ回路INV1の出力端との間に接続され、薄膜トランジスタQ7は画素電極PEとインバータ回路INV1の入力端並びにインバータ回路INV2の出力端との間に接続される。
【0076】
この液晶表示装置では、走査線駆動回路103、信号線駆動回路104、スタティックメモリ部113、および接続制御部114を画素スイッチング素子111と同一のアレイ基板AR上に配置した駆動回路一体型となっている。ここで、走査線駆動回路103、信号線駆動回路104、スタティックメモリ部113、および接続制御部114は上述の実施形態で説明したようなプロセスで一緒に形成される。従って、液晶表示装置の性能と共に生産性も向上できる。また、スタティックメモリ部113を設けたことにより、表示画素PXに対して供給される映像信号を保持する機能を得ることができる。静止画表示モードでは、映像信号がスタティックメモリ部113から表示画素PXに供給されることから、この状態で走査線駆動回路103および信号線駆動回路104をサスペンドさせることにより表示装置全体の消費電力を低減することが可能である。
【0077】
尚、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。
【0078】
上述の実施形態では、KrFエキシマレーザ(λ=248nm)がエネルギー光として用いられているが、他に例えばXeCl(λ=308nm)、XeF(λ=351)、ArF(λ=193)も利用可能である。この場合、光透過性絶縁膜13は少なくともこれらエネルギー光の波長に対して透過性を有することになる。
【0079】
上述の実施形態では、アニール用薄膜半導体構造体が図3に示すように光透過性絶縁膜13を備え、この光透過性絶縁膜13がゲート絶縁膜15を形成するために半導体薄膜12から除去されたが、例えば図27に示すようにアニール用薄膜半導体構造体を変形しても良い。
【0080】
この変形例では、シリコン酸化膜30が半導体薄膜12を下地として形成され、さらに他の絶縁膜31がこのシリコン酸化膜を下地として形成される。他の絶縁膜31はシリコン酸化膜30と異なるエッチングレートを有し、例えばZn,Hf,Al,Yのいずれかの酸化物、Zn,Hf,Al,Yのいずれかのシリケート、あるいはシリコン窒化膜(SiNx)のような材料からなる。すなわち、光透過性絶縁膜13はシリコン酸化膜30と他の絶縁膜31との積層構造であり、シリコン酸化膜30が上述の実施形態と同様にポリシリコンTFTに適した酸素濃度プロファイルを半導体薄膜12に設定するために絶縁基板10に対して反対側となる半導体薄膜12の素子形成側表面を覆っている。シリコン酸化膜30の厚さと他の絶縁膜31の厚さとは所望の比率に設定可能である。
【0081】
このようなアニール用薄膜半導体構造体は上述の実施形態で図3に示す工程を変更することにより形成される。この場合、図4〜図6に示す工程を同様に行った後、図7に示す工程で他の絶縁膜31除去し、酸化膜30を含むようにしてゲート絶縁膜15を半導体薄膜12上に形成し、このゲート絶縁膜15上に電極層16を形成する処理が行われる。
【0082】
この変形例では、酸化膜30が図4に示すレーザアニール処理で半導体薄膜12の酸素濃度プロファイルを設定する役目を果たした後、さらに半導体薄膜12の素子形成側表面を露出させずかつこれに良好にコンタクトした状態で残されるため、ポリシリコンTFTの閾値のバラツキ等を低減することができる。
【0083】
また、上述の実施形態では、半導体薄膜を結晶化するアニール処理について説明したが、本発明をこれ以外の焼結工程や加熱工程にも適用して、酸素濃度が素子形成側表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下した半導体薄膜の酸素濃度プロファイルを得るようにしてもよい。
【0084】
また、上述の実施形態では、薄膜トランジスタが半導体薄膜12の素子形成側表面に設けられたが、このトランジスタ以外のMIS素子、バイポーラトランジスタやダイオード等を素子形成側表面に設けてもよい。
【0085】
【発明の効果】
特殊な製造プロセスを必要とせずに半導体薄膜の素子形成側表面付近の酸素濃度を効率的に低下させることができるアニール用薄膜半導体構造体、薄膜半導体用アニール方法、薄膜半導体装置、薄膜半導体装置製造方法、および表示装置を提供することができる。
【図面の簡単な説明】
【図1】 本発明の一実施形態に係るコプラナ型ポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図2】 図1に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図3】 図2に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図4】 図3に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図5】 図4に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図6】 図5に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図7】 図6に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図8】 図7に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図9】 図8に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図10】 図9に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図11】 図10に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図12】 図11に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図13】 図12に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図14】 図13に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図15】 図14に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図16】 図15に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図17】 図16に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図18】 図17に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図19】 図18に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図20】 図19に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図21】 図20に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図22】 比較的エッチングレートの小さいシリコン酸化膜の試料を結晶化用犠牲膜として用いた場合に図4に示すレーザアニール処理前後で得られる半導体薄膜の酸素濃度プロファイルを示す図である。
【図23】 比較的エッチングレートの大きいシリコン酸化膜の試料を結晶化用犠牲膜として用いた場合に図4に示すレーザアニール処理前後で得られる半導体薄膜の酸素濃度プロファイルを示す図である。
【図24】 図1〜図21に示す工程で形成される薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置の概略的な回路構成を示す図である。
【図25】 図24に示す液晶表示装置の概略的な断面構造を示す図である。
【図26】 図24に示す表示画素周辺の等価回路を示す図である。
【図27】 図3に示すアニール用薄膜半導体構造体の変形例を示す断面図である。
【符号の説明】
10…絶縁基板、11…アンダーコート層、12…半導体薄膜、13…光透過性絶縁膜、15…ゲート絶縁膜、18…ゲート電極、19…ソース領域、20…ドレイン領域、30…酸化膜、31…他の絶縁膜。
Claims (17)
- 酸素を含有する非晶質の半導体薄膜と、前記半導体薄膜のうちで素子形成側となる表面に設けられ前記半導体薄膜に照射されるエネルギー光を透過する光透過性絶縁膜とを備え、前記光透過性絶縁膜は、シリコン酸化膜からなり、緩衝フッ酸に対するエッチングレートが毎分250nm以下であり、かつ、前記光透過性絶縁膜を介して前記半導体薄膜に前記エネルギー光を照射して前記半導体薄膜を結晶化した後に、前記半導体薄膜中の酸素濃度が前記素子形成側となる表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下した酸素濃度プロファイルとなる膜質を有することを特徴とするアニール用薄膜半導体構造体。
- 前記光透過性絶縁膜は、49%HF:40%NHF=1:6の緩衝液を用いて液温20℃でのエッチングレートが前記毎分250nm以下であることを特徴とする請求項1記載のアニール用薄膜半導体構造体。
- 前記光透過性絶縁膜は、前記半導体薄膜のうちで少なくとも薄膜トランジスタが形成される範囲において前記素子形成側表面を覆うことを特徴とする請求項2に記載のアニール用薄膜半導体構造体。
- 前記光透過性絶縁膜は、さらに前記シリコン酸化膜を下地として形成され前記シリコン酸化膜とは異なるエッチングレートを有する他の絶縁膜を含むことを特徴とする請求項2に記載のアニール用薄膜半導体構造体。
- 前記他の絶縁膜は、Zn,Hf,Al,Yのいずれかの酸化物およびZn,Hf,Al,Yのいずれかのシリケートの一方であることを特徴とする請求項4に記載のアニール用薄膜半導体構造体。
- 前記他の絶縁膜は、シリコン窒化膜であることを特徴とする請求項4に記載のアニール用薄膜半導体構造体。
- 酸素を含有する非晶質の半導体薄膜のうちで素子形成側となる表面上に光透過性絶縁膜を形成する工程と、前記光透過性絶縁膜を介して前記半導体薄膜に前記エネルギー光を照射する工程とを備え、前記光透過性絶縁膜は、シリコン酸化膜からなり、緩衝フッ酸に対するエッチングレートが毎分250nm以下であり、かつ、前記光透過性絶縁膜を介して前記半導体薄膜に前記エネルギー光を照射して前記半導体薄膜を結晶化した後に、前記半導体薄膜中の酸素濃度が前記素子形成側となる表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下した酸素濃度プロファイルとなる膜質を有することを特徴とする薄膜半導体用アニール方法。
- 前記光透過性絶縁膜は、49%HF:40%NHF=1:6の緩衝液を用いて液温20℃でのエッチングレートが前記毎分250nm以下であることを特徴とする請求項7記載の薄膜半導体用アニール方法。
- 前記光透過性絶縁膜として、さらに前記シリコン酸化膜を下地として前記シリコン酸化膜とは異なるエッチングレートを有する他の絶縁膜を形成することを特徴とする請求項8に記載の薄膜半導体用アニール方法。
- 結晶化した半導体薄膜と、前記半導体薄膜のうちで素子形成側となる表面に設けられた薄膜トランジスタとを備え、前記結晶化した半導体薄膜は、酸素濃度が前記素子形成側表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下した酸素濃度プロファイルおよび前記酸素濃度プロファイルに対応する電界効果移動度を有することを特徴とする薄膜半導体装置。
- 酸素を含有する非晶質の半導体薄膜のうちで素子形成側表面上に結晶化用犠牲膜を形成する工程と、前記結晶化用犠牲膜を介して半導体薄膜に前記エネルギー光を照射して前記半導体薄膜を結晶化する工程と、前記結晶化した半導体薄膜の素子形成側表面に薄膜トランジスタを形成する工程を備え、
前記結晶化用犠牲膜は、シリコン酸化膜からなる光透過性絶縁膜であって、緩衝フッ酸に対するエッチングレートが毎分250nm以下であり、かつ、前記前記結晶化用犠牲膜を介して前記半導体薄膜に前記エネルギー光を照射して前記半導体薄膜を結晶化した後に、前記半導体薄膜中の酸素濃度が前記素子形成側となる表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下した酸素濃度プロファイルとなる膜質を有することを特徴とする薄膜半導体装置の製造方法。 - 前記光透過性絶縁膜は、49%HF:40%NHF=1:6の緩衝液を用いて液温20℃でのエッチングレートが前記毎分250nm以下であることを特徴とする請求項11記載の薄膜半導体装置の製造方法。
- 前記薄膜トランジスタを形成する工程は、前記結晶化用犠牲膜を除去し、ゲート絶縁膜を前記半導体薄膜上に形成することを特徴とする請求項12に記載の薄膜半導体装置の製造方法。
- 前記光透過性絶縁膜として、さらに前記シリコン酸化膜を下地として前記シリコン酸化膜とは異なるエッチングレートを有する他の絶縁膜を形成することを特徴とする請求項12に記載の薄膜半導体装置の製造方法。
- 前記薄膜トランジスタを形成する工程は、前記他の絶縁膜を除去し、前記シリコン酸化膜を含むゲート絶縁膜を前記半導体薄膜上に形成することを特徴とする請求項14に記載の薄膜半導体装置の製造方法。
- 前記薄膜トランジスタを形成する工程は、前記半導体薄膜上にゲート絶縁膜を介してゲート電極を形成し、前記ゲート電極の両側において前記半導体薄膜に不純物を添加して活性化することによりソースおよびドレイン領域を形成することを特徴とする請求項12に記載の薄膜半導体装置の製造方法。
- 結晶化した半導体薄膜と、この結晶化した半導体薄膜の一方の表面に設けられた薄膜トランジスタとを備え、前記結晶化した半導体薄膜は、酸素濃度が前記一方の表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下した酸素濃度プロファイルおよびこの酸素濃度プロファイルに対応する電界効果移動度を有し、前記薄膜トランジスタを含んで表示回路を構成したことを特徴とする表示装置。
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