JP3224215B2 - 薄膜状絶縁ゲイト型半導体装置の作製方法 - Google Patents
薄膜状絶縁ゲイト型半導体装置の作製方法Info
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Description
sulator-Semiconductor;金属−絶縁体−半導体)型半導
体装置、特にMISトランジスタの作製方法に関する。
特に、本発明は、絶縁基板上に形成された薄膜上のMI
S型半導体装置、薄膜トランジスタ(TFT)の作製方
法に関し、なかでも、チャネル形成領域が、ゲイト電極
の上方に位置する、いわゆる逆スタガー型の構造を有す
るMIS型半導体装置の作製方法に関するものである。
本発明の利用しうる分野としては、絶縁基板上に形成さ
れた半導体集積回路、例えば液晶表示装置に用いられる
アクティブマトリクス型回路やイメージセンサーの駆動
回路等である。
導体装置を形成した装置をもちいることがある。例え
ば、アクティブマトリクス型液晶表示装置等である。現
在、市販されているアクティブマトリクス型回路は、T
FTを利用したものと、MIM等のダイオードを利用し
たものがある。特に、前者は高品位な画像が得られると
して近年、さかんに製造されている。
路は、多結晶シリコン等の多結晶半導体を利用したTF
Tと、アモルファスシリコンのようなアモルファス半導
体を利用したTFTが知られている。後者は作製プロセ
ス上の問題から、大画面のものは作製が困難であり、大
画面用には350℃以下のプロセス温度で作製できる後
者が主として用いられる。
T(逆スタガー型)の作製工程を示す。基板201とし
ては、コーニング7059等の耐熱性のある無アルカリ
ガラスが使用される。アモルファスシリコンTFTのプ
ロセスの最高温度は、350℃程度であるので、この温
度に耐えられるだけの材料が必要である。特に、液晶表
示パネルとして使用する場合には、熱処理によって歪む
ことがないような耐熱性と高いガラス転移温度が必要で
ある。コーニング7059の場合には、このガラス転移
温度が600℃弱なので条件を満たす。
は、ナトリウムのような可動イオンが基板中に含まれて
いることは望ましくない。コーニング7059はアルカ
リ濃度が十分に低いので問題はないが、もし、基板中に
多量のナトリウム等が含まれている場合には、基板中の
可動イオンがTFTに侵入しないように、窒化珪素、酸
化アルミニウム等のパッシベーション膜を形成する必要
がある。
材料で、被膜を形成し、マスクでパターニングして、
ゲイト電極202を形成する。特に、ゲイト電極・配線
と上部の配線との短絡を防止するためには、このゲイト
電極202の表面に酸化膜203を形成しておけばよ
い。酸化膜の形成方法としては、陽極酸化法が主として
用いられる。
絶縁膜204が形成される。このゲイト絶縁膜204と
しては、一般には窒化珪素が用いられるが、酸化珪素で
あってもよく、あるいは窒素と酸素が任意の比率で混じ
った珪化物であってもよい。また、単層の膜であっても
よいし、多層の膜であってもよい。ゲイト絶縁膜204
として窒化珪素膜を使用する場合には、プラズマCVD
法を使用した場合には、プロセス温度が350℃程度に
なり、本工程の最高となる。この状態を図2(A)に示
す。
ルファスシリコン膜が形成される。プラズマCVD法を
使用する場合であれば、基板温度は、250〜300℃
が必要とされる。この膜の厚さは、薄い方が望ましく、
通常は10〜100nm、好ましくは10〜30nmと
される。そして、マスクでパターニングして、アモル
ファスシリコン領域205を形成する。このアモルファ
スシリコン領域205は、後に、TFTのチャネル形成
領域となる。ここまでの状態を図2(B)に示す。
れをマスクでパターニングし、エッチングストッパー
206とする。このエッチングストッパー206は、後
の工程で、誤って、チャネル形成領域のアモルファスシ
リコン領域205をエッチングしないように設けられる
ものである。なぜなら、前述のようにアモルファスシリ
コン領域205は、10〜100nmという薄さである
からである。また、エッチングストッパーの下部のアモ
ルファスシリコン領域205はチャネル形成領域として
機能するので、エッチングストッパー206はできるだ
けゲイト電極202に重なるように設計される。しか
し、通常のマスク合わせでは多少のずれが生じるので、
ゲイト電極202に十分に重なるだけパターニングされ
る。
コンの被膜を形成する。通常のアモルファスシリコンT
FTは、Nチャネル型とされる。このシリコンの被膜は
アモルファスシリコンでは、あまりにも導電率が低いの
で、微結晶状態のシリコン膜とする。N型の微結晶シリ
コン膜は、プラズマCVD法で350℃以下の温度で作
製することができる。しかし、それでも抵抗が十分に低
くないので、200nm以上の厚さとする必要があっ
た。また、P型の微結晶シリコン膜は著しく抵抗が大き
いので用いることができず、したがって、Pチャネル型
TFTをアモルファスシリコンで作製することは困難で
あった。
スクでパターニングし、N型微結晶シリコン領域20
7が形成される。ここまでの状態を図2(C)に示す。
シリコン膜が、エッチングストッパー上で接合している
ので、TFTは機能しない。したがって、これを分断す
る必要がある。そこで、マスクを用いて、これを分断
し、溝208を形成する。もし、エッチングストッパー
206がなければ、誤って下地のアモルファスシリコン
領域205までをもエッチングしてしまう恐れがある。
なぜなら、微結晶シリコン領域207の厚さは、その下
のアモルファスシリコン領域205の数倍から10数
倍、あるいはそれ以上も厚いからである。
や画素電極210が、マスク、を用いて作製され
る。この状態を図2(D)に示す。
う多量であるので、歩留りの低下が懸念される。そこ
で、以下に示すように、マスク枚数を減らす方法も提案
されている。まず、基板上に第1のマスクを使用して、
ゲイト電極部をパターニングする。その後、ゲイト絶縁
膜を形成し、さらに、アモルファスシリコン膜と窒化珪
素膜(後にエッチングストッパーとなる)を連続的に形
成する。そして、裏面から露光して、ゲイト電極部をマ
スクとして窒化珪素膜のみを自己整合的にエッチングし
てエッチングストッパーを形成する。そして、その上に
微結晶シリコン膜を形成し、第2のマスクを用いて、チ
ャネル上方の溝(図2の208に対応)を含むTFTの
領域を形成する。その後、第3、第4のマスクを用い
て、配線や電極を形成する。最終的には図2(D)で示
されるものと同等なものが得られる。このように、セル
フアライン工程を駆使することにより、マスク数を3枚
減らすことができる。
形成されたTFTは、図からわかるように、非常に凹凸
の激しいものとなる。これは主に、ゲイト電極部(ゲイ
ト電極の酸化物を含む)、エッチングストッパーと微結
晶シリコン領域に起因するものであり、ゲイト電極部の
厚さを300nm、エッチングストッパーの厚さを20
0nm、微結晶シリコン領域の厚さを300nmとすれ
ば、基板上には800nmもの凹凸が生じることとな
る。
リクス回路として使用する場合には、セルの厚さは、5
〜6μmの厚さで、0.1μm以下の精度で制御されて
いる。このような条件で、1μmもの凹凸があればセル
の厚さの均一性に著しい欠陥を与えることとなる。
れるこれらの要因は、いずれも簡単に低減できるもので
はない。すなわち、ゲイト電極部を薄くするためには、
ゲイト電極・配線の抵抗を高くすることとなる。かとい
って、抵抗を一定に保つためにゲイト電極の幅(すなわ
ちチャネル長)を広くすると、TFTの動作速度が低下
するばかりか、TFT部分の面積が大きくなり、液晶表
示装置に使用する場合には開口率の低下につながる。
結晶シリコン領域をエッチングしている間に誤って、そ
の下のアモルファスシリコン領域までエッチングする可
能性があり、歩留りが低下する。さらに、微結晶シリコ
ン領域の厚さが薄いと、TFTのソース/ドレイン領域
の抵抗が大きく、TFTのON/OFF比が低下する。
の完成時にもそのまま残存するが、これに使用される窒
化珪素膜は、電荷をトラップする性質を有し、何らかの
理由でここに電荷がトラップされると、その下のアモル
ファスシリコン領域205に不本意なチャネルが形成さ
れてしまい、ドレイン電流のリークの要因となる。この
問題点を避けるためには、エッチングストッパーを酸化
珪素と窒化珪素の2層構造とすることが必要であるが、
その場合も酸化珪素膜の厚さは、十分に大きなことが必
要であり、好ましくは100nm以上が必要である。
てなされたものであり、本発明の目的の一つは、プロセ
スの簡略化である。例えば、マスクの枚数を従来の方法
よりも減らすことによって歩留りを向上せしめる。ある
いは、成膜工程を減らすことによってスループットを向
上させ、コストを低減させることを目的とする。
することである。このことによって、液晶表示パネルに
使用する場合の問題を解決することができるばかりか、
他の応用においても平坦化は重要な技術課題であり、従
来のTFTでは応用が困難であったものにも応用するこ
とが可能となる。
るために、本発明は、エッチングストッパーを使用しな
い全く新しいTFT作製方法を提案する。また、微結晶
シリコン領域(ソース/ドレイン)の厚さを薄くするた
めにはその抵抗が十分に低くなるようにする。さらに、
本発明では、従来のようにチャネル形成領域となるアモ
ルファスシリコン領域(膜)の形成と、ソース/ドレイ
ン領域となる微結晶シリコン領域(膜)の形成というよ
うな2段階のプロセスを経ずして、1枚のシリコン膜を
形成し、これをある部分はソース/ドレイン領域にある
部分はチャネル形成領域に作製し直すという構成を有す
る。
製を少なくすることが最重要課題である。成膜工程は、
成膜に時間を要するだけでなく、チャンバー内のクリー
ニングにも同程度の時間を要し、極めて清浄な環境を要
求される現代の半導体プロセスにおいては、チャンバー
の掃除の合間に成膜をおこなうというのが実情である。
したがって、厚い被膜を形成するよりも薄い被膜を形成
すること、多層の被膜を形成するより単層の被膜を形成
することが、スループットを上げるうえで必要である。
その意味で、成膜工程を削減することは望ましい。
は、以下のような構成を有する。まず、逆スタガー型の
TFTである。ゲイト電極を覆ってゲイト絶縁膜が形成
され、さらに、半導体膜が形成されているが、そのゲイ
ト電極の上方の部分はチャネル形成領域として機能する
ように実質的に真性である。その他の部分はN型もしく
はP型であり、ソース/ドレインとして機能する。ま
た、チャネル形成領域として機能する部分は、アモルフ
ァス、セミアモルファス、微結晶、多結晶、あるいはそ
れらの中間状態のいずれをも取りうる。オフ電流を抑え
たい場合には、アモルファスが望ましい。一方、ソース
/ドレインとして機能する領域は、十分に抵抗の小さな
多結晶、セミアモルファス、あるいは微結晶である。し
かも、本発明では、この領域はレーザーアニールによっ
て形成されることを特徴とする。
体膜を1層だけ形成すればよく、量産性が向上する。さ
らに、従来の,微結晶シリコンが形成されなければTF
Tの凹凸を減らすことができる。もちろん、本発明は、
チャネル形成領域とソース/ドレイン等の不純物領域を
ただの1層の半導体膜で形成することを要求するのでは
なく、コストと特性を考慮して、素子の特性をより向上
させるために多層としてもよいことは言うまでもない。
TFTは、チャネル形成領域の上部にエッチングストッ
パーを有しないことを特徴とする。少なくとも窒化珪素
あるいは類似の電荷トラップの性質を有する材料がチャ
ネル形成領域に密着、あるいは薄い(100nm以下)
絶縁膜を介して存在しないことを特徴とする。
TFTの凹凸の重要な要因であり、エッチングストッパ
ーが窒化珪素のごとき材料で構成されている場合には、
ドレイン電流のリークも生じる。本発明の上記の技術思
想によって、このような問題点が解決される。
ル形成領域の上に何の物体も存在しないことを要求する
のではなく、上記の問題点を露顕せしめない程度の物体
が存在することは何ら問題ではない。
法によっておこなわれるが、もちろん、この工程図に必
要な変更が加えられることはありうる。図に示すよう
に、耐熱性無アルカリガラス(例えばコーニング705
9)基板101上に、ゲイト電極102がマスクによ
ってパターニングされる。必要によっては、図1に示す
ようにゲイト電極の表面に酸化膜103を形成して、絶
縁性を高めてもよい。さらに、ゲイト絶縁膜104を形
成する。こうして、図1(A)を得る。
微結晶、多結晶、あるいはそれらの中間状態のシリコン
の薄膜を形成し、マスクによってパターニングをおこ
ない、半導体領域105を形成する。実際には、成膜温
度とオフ電流を考慮してアモルファスシリコン膜を形成
する場合が多いが、レーザーアニール等の低温結晶化技
術を使用して多結晶、あるいはセミアモルファスシリコ
ンとしてもよい。しかし、多結晶シリコンやセミアモル
ファスシリコンを使用した場合には、電界移動度が大き
くなるが、オフ電流も大きくなるので、液晶表示パネル
のアクティブマトリクス回路には適当でない。
るような被膜、例えば珪素の多い窒化珪素膜(厚さ50
nm以上が好ましい)を形成して、これをマスクにて
パターニングする。このときには、窒化珪素膜の上にフ
ォトレジストを残存させてもよい。すなわち、図1
(C)において、106が窒化珪素膜であり、107が
フォトレジストである。後のイオン注入の工程を想定し
て、フォトレジストの厚さは、100nm以上、好まし
くは500nm以上とする。
オンドープ等の方法によって、半導体領域105に選択
的に不純物を注入する。こうして、不純物領域108が
形成される。しかしながら、この不純物注入によって半
導体膜中には、非常に大きな欠陥が生じてしまい、もは
や半導体としては機能しなくなる。そこで、レーザー光
を上方から照射して結晶化をおこなう。このレーザーア
ニール工程では、そのレーザー光のパルス幅やエネルギ
ー密度を適当に制御することによって、極めて単結晶状
態に近い多結晶状態からセミアモルファス状態まで様々
な状態のシリコンを形成することが出来る。
にはレーザー光は、不純物のドープされていないチャネ
ル形成領域として機能する領域まで到達し、その部分を
結晶化させる。窒化珪素膜が存在する場合には、それに
よって光が多く吸収され、結晶化はおこらず、最初の状
態が保たれる。
することは、移動度が増大するという点からは好ましい
ことのように思えるが、現在のレーザー技術では、レー
ザーのショットのエネルギーのばらつきによって、結晶
化の程度のばらつきが極めて大きく、移動度がまちまち
のTFTが形成されてしまう。
合には何ら問題はないが、移動度として一定の下限値を
満足させ、さらにオフ電流も一定の上限値を満足させる
となると条件は極めて厳しくなる。なぜならば、移動度
の大きなTFTでは、一般的にオフ電流も大きくなるか
らである。例えば、液晶表示パネルのアクティブマトリ
クス回路においては、移動度だけでなく、オフ電流も重
要なファクターであるので、粒のそろったTFTが要求
される。したがって、そのような場合には、むしろ移動
度は、低くてもオフ電流の低いアモルファスシリコンあ
るいはそれに近い材料でできたTFTが望まれる。した
がって、本発明においても、そのような目的の場合に
は、レーザー光が誤ってチャネル形成領域に入らないよ
うにしなければならない。
グによっておこなってもよい。レーザードーピングと
は、不純物を含有する雰囲気中に試料を置き、そこにレ
ーザー光もしくはそれと同等な強光を照射することによ
って、試料表面を加熱、活性化せしめ、さらに不純物ガ
スを分解して、試料表面に拡散させる方法である。不純
物ガスとしては、N型を付与する場合にはPH3 (フォ
スフィン)が、P型を付与する場合にはB2 H6 (ジボ
ラン)が一般によく使用される。
時には、試料を250〜500℃程度に加熱しておくと
不純物の拡散が試料内部にまで進行し、不純物濃度も十
分大きくすることができた。チャネル形成領域をアモル
ファスシリコンに保つためには、あまり高温の状態に試
料を置くことは望ましくなく、また、ガラス基板にも制
約が加わることから、250〜350℃程度の加熱にと
どめることが望ましい。また、レーザードーピングをお
こなう場合には、フォトレジストマスク107は必ずし
も必要でない。イオン注入のようなドーピング法では、
注入される高エネルギーイオンが誤ってチャネル形成領
域に入らないように、イオンエネルギーを十分に減衰さ
せられるだけの十分な厚さのフォトレジスト等のマスク
が必要なのであるが、レーザードーピングは一種の熱拡
散法であるので、窒化珪素マスク106のような熱的な
拡散に対して十分なマスク作用を有する材料のマスクだ
けで十分である。レーザードーピング技術の詳細につい
ては、本発明人等の発明である特願平3−283981
に記述されている。
化珪素膜106とフォトレジスト(大抵の場合、レーザ
ー光の照射によって蒸発してしまう)107を除去し、
公知の方法によって、配線110やITOの画素電極1
11を、マスクおよびによって形成する。以上の工
程によって必要なマスクは、合計5枚であるが、従来の
ようにセルフアライン方式を駆使することによって4枚
まで低減できる。すなわち、ゲイト電極の形成に1枚、
半導体領域の形成に1枚、画素電極と配線の形成に計2
枚を必要とする。窒化珪素膜106等のパターニングに
は、ゲイト電極をマスクとする裏面露光をおこなって対
処する。
よるTFTは、従来のTFTに比べて凹凸が小さい。こ
れは、凹凸の主な要因が、ゲイト電極部の凹凸だけだか
らである。半導体領域105の厚さは、極めて薄く、従
来のTFTと同様に10〜100nmであるので、大し
た寄与をしない。
ドレインが薄くても良いのは、該領域の不純物濃度が十
分大きく、かつその結晶性が良好だからであり、つまる
ところ、レーザーアニールあるいはレーザードーピング
によって本発明の特徴がもたらされたのである。また、
本発明では、従来のようにエッチングストッパーは、存
在せず、また、本発明で使用されるマスク材も、TFT
完成後は残存することは、必要とされないので、TFT
の凹凸は、著しく減少する。
コンTFTで主として作製されたNチャネルTFT(N
TFT)以外に、従来の技術では困難であった実用的な
PチャネルTFT(PTFT)も作製できるようになっ
た。すなわち、従来はチャネル領域のアモルファスシリ
コン中のホールの移動度が電子の移動度に比べて小さい
のに加えて、ソース/ドレインの十分に抵抗の低いP型
シリコンが得られなかったためにPTFTは現実的では
なかったのであるが、本発明によって、P型シリコンの
抵抗をN型シリコンに匹敵するだけ低くすることが可能
となったために、実際に素子として機能するPTFTが
作製できるようになったのである。
回路)をアモルファスシリコンTFTあるいは低温作製
TFTによって構成することが可能となった。従来、T
FTを使用したCMOS回路は、1000℃以上の温度
で石英基板上に形成される高温作製TFTか、600℃
程度の温度で無アルカリガラス基板上に形成される中温
作製TFTに限られていた。最高プロセス温度が350
℃程度のTFTによって構成されたCMOS回路は、従
来、不可能と思われていた。
と同じように、基板301上にNTFTのゲイト電極3
02とPTFTのゲイト電極303とを第1のマスクに
よって形成し、その後、必要によっては、ゲイト電極の
表面を陽極酸化法によって酸化して、ゲイト絶縁膜30
4を形成する。さらに、第2のマスクを使用してNTF
Tの半導体領域305とPTFTの半導体領域306と
を形成する。
TFTの移動度が大きなものが得られる。CMOSとし
て機能させるには、NTFTの移動度とPTFTの移動
度があまりに違いすぎてはよくない。移動度の大きなP
TFTを得るためには、被膜の作製温度を高くすると良
いが、基板の制約等の条件からむやみに成膜温度は上げ
られない。しかし、基板温度350℃程度でもジシラン
やトリシランのようなポリシランを用いて被膜を形成す
ると、見掛けの上では、アモルファスではあるが、移動
度がNTFTの数分の1程度のものが得られる。また、
プラズマCVD法で被膜を形成したのち、水素雰囲気で
300〜350℃程度で、24時間以上のアニールをお
こなってもよい。
とを、第3のマスクを使用してパターニングする。もち
ろん、先に示したようにゲイト電極をマスクとする裏面
露光法によって、セルフアライン的に、この窒化珪素マ
スクを形成してもよい。その場合には、第3のマスクは
不要である。このようにして得られた素子の断面図を図
3(A)に示す。
スクを使用してフォトレジストのマスク309を形成
し、図3(B)に示すように、フォスヒンPH3 の雰囲
気中でレーザーを照射する。こうしてNTFT(左側)
の不純物領域310を形成する。さらに、今度はNTF
Tの領域に第5のマスクを使用してフォトレジストのマ
スク311を形成し、図3(C)に示すように、ジボラ
ンB2 H6 の雰囲気中でレーザーを照射し、PTFT
(右側)の不純物領域312を形成する。いずれのレー
ザードーピングの工程においても、窒化珪素マスクによ
ってレーザー光が吸収されるので、チャネル形成領域3
13、314は結晶化しない。
金属配線技術(第6のマスクを使用)によって、金属配
線(アルミニウム等)315、316、317を形成す
ればNTFT318とPTFT319からなるCMOS
回路が形成される。
を使用するが、窒化珪素マスク307、308を作製す
る際に裏面露光技術を用いれば、1枚のマスクが削減さ
れる。また、レーザードーピングの工程は、公知のイオ
ン注入法やイオンドーピング法によってもおこなうこと
ができる。また、不純物領域の形成に際し、特に、不純
物濃度の微妙な制御が可能なイオン注入法やイオンドー
ピング法によってもおこなう場合には、NTFTの不純
物領域とPTFTの不純物領域を分けて作製するのでは
なく、最初に、いずれかの導電型の不純物領域を全ての
TFTに於いて形成し、その後、特定のTFTだけに逆
の導電型とすることも可能である。その場合には、さら
にマスクが1枚削減される。しかしながら、この方法
は、不純物濃度の制御がレーザードーピングでは難し
い。
をおこなおうとすれば、最初に基板温度を若干低めに設
定して、全TFTに対して、ある導電型の不純物領域を
形成し、次に、基板温度を上げて、特定のTFTだけに
逆の導電型のドーピングをおこなうことによって対応で
きる。なぜなら、基板温度が高くなるほど、ドーピング
される不純物濃度が大きくなるからである。
しては、図4に示すような方法も可能である。この方法
では裏面からレーザー光を照射することによって、ゲイ
ト電極部をマスクとして、セルフアライン的にドーピン
グをおこなうものである。
透過する基板401上にマスクを使用して、ゲイト電
極402を形成する。必要に応じてその酸化物403を
形成し、さらに、ゲイト絶縁膜404を形成する。そし
て、マスクを用いて、半導体領域405をパターニン
グする。(図4(A)、(B))
する。このとき、レーザー光は、図4(C)に示すよう
に基板中では平行に進行するが、ゲイト電極部は凹凸が
あるため、レーザー光は屈折し、また、ゲイト電極等で
回折し、平行度が損なわれる。加えて、このような凹凸
部では、レーザーの透過する部分(酸化物層403やゲ
イト絶縁膜404)においては、レーザー光が他の部分
に比べて多く吸収される。その結果、単にゲイト電極に
よってマスクされるだけでなく、上記のような複雑な現
象によって、ゲイト電極部の上方と凸部では、レーザー
光の強度は、著しく低下し、もはやレーザードーピング
がおこなわれることはない。したがって、初期の状態が
保たれ、チャネル形成領域406となる。
ングがおこなわれ,不純物領域407が形成される。そ
の後、マスク、によって金属配線409と画素電極
410等を形成すればよい。
めて簡単である。すなわち、マスク数は、図1の方法で
裏面露光のセルフアラインプロセスを採用した場合と同
じく4枚である。また、図1の方法と違い、マスク(例
えば図1の106)を形成する露光工程が1つ減る。当
然のことながら、マスクに用いる窒化珪素膜等を形成す
る工程は不要である。また、これが本方法の最大の特徴
であるのだが、ソース/ドレインとゲイト電極の重なり
が少なく、寄生容量を抑えることができる。
ー光に対して透明なものを使用しなければならない。コ
ーニング7059ガラス基板は、理想的な無アルカリガ
ラスであるが、紫外線の透明度がよくないので、エキシ
マーレーザーによってレーザードーピングをおこなうに
は不適当である。あえて、コーニング7059ガラスを
使用せんとすれば、レーザーの波長を長いもの(例えば
アルゴンイオンレーザーやNd:YAGレーザー等)に
する必要がある。さらには、エキシマーレーザー光を非
線型光学効果によって、波長を2倍あるいはそれ以上の
長さとすることも可能である。
程にしたがって形成された。作製工程断面図は図1に対
応する。ただし、図1の金属配線・電極110形成工程
までで、ITO画素電極111形成の工程は含まれな
い。ゲイト電極は、タンタルであり、ゲイト電極の表面
には、工程5において厚さ約200nmの陽極酸化膜を
形成して絶縁性を向上せしめた。不純物のドーピング手
段には、イオンドーピング法を用いた。本工程で使用さ
れているマスクの枚数は4枚である。全工程は26工程
からなる。
スパッタリング成膜法、『PCVD』は、プラズマCV
D法、『RIE』は、反応性イオンエッチング法を意味
する。また、これらの手法の後に:に続いて書かれてい
るのは、膜厚、使用ガス等である。
図は図2に、工程図は図9に示されるが、ここでは、使
用されるマスクの枚数は6枚であり、全工程は29工程
からなる。
細に説明する。基板としては、コーニング7059ガラ
ス(図1の101)を使用した。これを洗浄し(工程
1)、その上にスパッタ法でタンタル膜を厚さ200n
m形成した(工程2)。そして、これをマスクでパタ
ーニングし(工程3)、混酸(5%の硝酸を含む燐酸)
でエッチングした(工程4)。その後、タンタルゲイト
電極(図1の102)に通電して陽極酸化をおこない、
最大で250Vまで電圧を上げて、陽極酸化膜(図1の
103)を厚さ200nm形成した(工程5)。陽極酸
化の手法については、特願平3−237100号もしく
は特願平3−238713号に記述されているので、こ
こでは詳述しない。
イト絶縁膜である窒化珪素膜(図1の104)をプラズ
マCVD法によって厚さ200nm形成した(工程
7)。このときの基板温度は300℃とした。そして、
基板洗浄(工程8)後、プラズマCVD法によって厚さ
30nmのアモルファスシリコン膜を形成した(工程
9)このときの基板温度は300℃とした。
パターニングをおこない(工程10)、アモルファスシ
リコン膜をCF4 を反応ガスとする反応性イオンエッチ
ング法によってエッチングして(工程11)、半導体領
域(図1の105)を形成した。残ったレジストは除去
し(工程12)、基板を洗浄した(工程13)。
ラズマCVD法によって形成した(工程14)。このと
きの基板温度は、300℃とした。そして、マスクに
よって、窒化珪素マスクのパターニングをおこない(工
程15)、窒化珪素膜をバッファー弗酸でエッチングし
て(工程16)、窒化珪素マスク(図1の106)を形
成した。窒化珪素マスクの上には、厚さ約500nmの
レジスト(図1の107)が残った。
×1014cm-2のドーズ量のリンイオンを10keVの
加速エネルギーで打ち込み(工程17)、不純物領域
(図1の108)を形成した。その後、基板を洗浄し
(工程18)、残存したレジストを除去した(工程1
9)。
ってレーザーアニールをおこない(工程20)、窒化珪
素マスク(図1の106)をバッファー弗酸でエッチン
グして除去した(工程21)。その後、基板を洗浄した
(工程22)。
よって、厚さ400nm形成し(工程23)、アルミニ
ウム配線をマスクによってパターニングし(工程2
4)、さらに、混酸によってアルミニウム被膜をエッチ
ングして(工程25)、アルミニウム配線(図1の11
0)を形成した。残存したレジストは除去した(工程2
6)。以上の工程を経てNTFTが作製された。
製工程にしたがって形成された。作製工程断面図は、裏
面露光技術を用いる点を除けば図1に対応する。ただ
し、図6に示されているのは、実施例1と同様、図1の
金属配線・電極110形成工程までの工程である。ゲイ
ト電極は、アルミニウムであり、ゲイト電極の表面に
は、工程5において厚さ約200nmの陽極酸化膜を形
成して、絶縁性を向上せしめた。窒化珪素マスクの形成
には、裏面露光技術を用いた。不純物のドーピング手段
には、イオンドーピング法を用いた。本工程で使用され
ているマスクの枚数は、裏面露光技術によって、1枚削
減され、3枚である。全工程は26工程からなる。
0に示されるが、ここでは、使用されるマスクの枚数は
3枚であり、全工程は23工程からなる。
細に説明する。基板としては、コーニング7059ガラ
ス(図1の101)を使用した。これを洗浄し(工程
1)、その上に、スパッタ法でアルミニウム膜を厚さ4
00nm形成した(工程2)。そして、これをマスク
でパターニングし(工程3)、混酸(5%の硝酸を含む
燐酸)でエッチングした(工程4)。その後、アルミニ
ウムゲイト電極(図1の102)に通電して陽極酸化を
おこない、最大で250Vまで電圧を上げて、陽極酸化
膜(図1の103)を厚さ200nm形成した(工程
5)。
イト絶縁膜である窒化珪素膜(図1の104)をプラズ
マCVD法によって厚さ200nm形成した(工程
7)。このときの基板温度は300℃とした。そして、
基板洗浄(工程8)後、プラズマCVD法によって、厚
さ30nmのアモルファスシリコン膜を形成した(工程
9)。このときの基板温度は300℃とした。
パターニングをおこない(工程10)、アモルファスシ
リコン膜をCF4 を反応ガスとする反応性イオンエッチ
ング法によってエッチングして(工程11)、半導体領
域(図1の105)を形成した。残ったレジストは除去
し(工程12)、基板を洗浄した(工程13)。
ラズマCVD法によって形成した(工程14)。このと
きの基板温度は300℃とした。そして、レジストを塗
布した状態で基板の裏面から露光し、ゲイト電極をマス
クとしてセルフアライン的に窒化珪素マスクのパターニ
ングをおこない(工程15)、窒化珪素膜をバッファー
弗酸でエッチングして(工程16)、窒化珪素マスク
(図1の106)を形成した。窒化珪素マスクの上に
は、厚さ約500nmのレジスト(図1の107)が残
った。
×1014cm-2のドーズ量のリンイオンを10keVの
加速エネルギーで打ち込み(工程17)、不純物領域
(図1の108)を形成した。その後、基板を洗浄し
(工程18)、残存したレジストを除去した(工程1
9)。
ってレーザーアニールをおこない(工程20)、窒化珪
素マスク(図1の106)をバッファー弗酸でエッチン
グして除去した(工程21)。その後、基板を洗浄した
(工程22)。
よって、厚さ400nm形成し(工程23)、アルミニ
ウム配線をマスクによってパターニングし(工程2
4)、さらに、混酸によってアルミニウム被膜をエッチ
ングして(工程25)、アルミニウム配線(図1の11
0)を形成した。残存したレジストは除去した(工程2
6)。以上の工程を経てNTFTが作製された。
製工程にしたがって形成された。作製工程断面図は図4
に対応する。ただし、図7に示されているのは、図4の
金属配線・電極409形成工程までの工程である。ゲイ
ト電極は、アルミニウムであり、ゲイト電極の表面に
は、工程5において厚さ約200nmの陽極酸化膜を形
成して絶縁性を向上せしめた。不純物のドーピング手段
には、裏面からのレーザー光照射によるレーザードーピ
ング技術を用いた。本工程で使用されているマスクの枚
数は3枚である。全工程は19工程からなる。
細に説明する。基板としては、コーニング7059ガラ
ス(図4の401)を使用した。これを洗浄し(工程
1)、その上に、スパッタ法でアルミニウム膜を厚さ4
00nm形成した(工程2)。そして、これをマスク
でパターニングし(工程3)、混酸(5%の硝酸を含む
燐酸)でエッチングした(工程4)。その後、アルミニ
ウムゲイト電極(図4の402)に通電して陽極酸化を
おこない、最大で250Vまで電圧を上げて、陽極酸化
膜(図4の403)を厚さ200nm形成した(工程
5)。
イト絶縁膜である窒化珪素膜(図4の404)をプラズ
マCVD法によって厚さ200nm形成した(工程
7)。このときの基板温度は300℃とした。そして、
基板洗浄(工程8)後、プラズマCVD法によって厚さ
30nmのアモルファスシリコン膜を形成した(工程
9)このときの基板温度は300℃とした。
パターニングをおこない(工程10)、アモルファスシ
リコン膜をCF4 を反応ガスとする反応性イオンエッチ
ング法によってエッチングして(工程11)、半導体領
域(図4の405)を形成した。残ったレジストは除去
し(工程12)、基板を洗浄した(工程13)。
キシマーレーザー光を基板の裏面から露光し、ゲイト電
極をマスクとしてセルフアライン的に半導体領域のレー
ザードーピングをおこなった(工程14)。XeClエ
キシマーレーザーは、波長が308nmであるので、コ
ーニング7059ガラスでも透過することが出来た。レ
ーザードーピング中の基板温度は300℃としたその
後、基板を洗浄した(工程15)。
よって、厚さ400nm形成し(工程16)、アルミニ
ウム配線をマスクによってパターニングし(工程1
7)、さらに、混酸によってアルミニウム被膜をエッチ
ングして(工程18)、アルミニウム配線(図4の40
9)を形成した。残存したレジストは除去した(工程1
9)。以上の工程を経てNTFTが作製された。
形成のためのもので、図8に示す作製工程にしたがって
形成された。作製工程断面図は図3に対応する。ゲイト
電極は、アルミニウムであり、ゲイト電極の表面には、
工程5において厚さ約200nmの陽極酸化膜を形成し
て絶縁性を向上せしめた。不純物のドーピング手段に
は、レーザードーピング技術を用いた。ドーピングに際
しては、同じ基板上にNTFTの領域とPTFTの領域
を別々に形成した。本工程で使用されているマスクの枚
数は6枚である。全工程は32工程からなる。
細に説明する。基板としては、コーニング7059ガラ
ス(図3の301)を使用した。これを洗浄し(工程
1)、その上にスパッタ法でアルミニウム膜を厚さ40
0nm形成した(工程2)。そして、これをマスクで
パターニングし(工程3)、混酸(5%の硝酸を含む燐
酸)でエッチングした(工程4)。その後、アルミニウ
ムゲイト電極(図3の302および303)に通電して
陽極酸化をおこない、最大で250Vまで電圧を上げ
て、陽極酸化膜を厚さ200nm形成した(工程5)。
陽極酸化の手法についてはここでは詳述しない。
イト絶縁膜である窒化珪素膜(図3の304)をプラズ
マCVD法によって厚さ200nm形成した(工程
7)。このときの基板温度は300℃とした。そして、
基板洗浄(工程8)後、プラズマCVD法によって厚さ
30nmのアモルファスシリコン膜を形成した(工程
9)このときの基板温度は250℃とした。
パターニングをおこない(工程10)、アモルファスシ
リコン膜をCF4 を反応ガスとする反応性イオンエッチ
ング法によってエッチングして(工程11)、半導体領
域(図3の305および306)を形成した。残ったレ
ジストは除去し(工程12)、基板を洗浄した(工程1
3)。
ラズマCVD法によって形成した(工程14)。このと
きの基板温度は300℃とした。そして、マスクを使
用して窒化珪素マスクのパターニングをおこない(工程
15)、窒化珪素膜をバッファー弗酸でエッチングして
(工程16)、窒化珪素マスク(図3の307および3
08)を形成した。窒化珪素マスクの上のレジストは除
去した(工程17)。
を用いてNTFTのパターンを形成した(工程1
9)。このとき、PTFTはレジスト(図3の309)
によって覆われている。この状態でフォスヒン雰囲気に
おいてレーザードーピング法によってリンのドーピング
をおこなった(工程20)。こうして、N型の不純物領
域(図3の310)を形成した。レーザードーピング終
了後、残存したレジスト(図3の309)を除去し(工
程21)、基板洗浄した(工程22)。
ーンを形成した(工程23)。このとき、NTFTは、
レジスト(図3の311)によって覆われている。この
状態でジボラン雰囲気において、レーザードーピング法
によってホウソのドーピングをおこなった(工程2
4)。こうして、P型の不純物領域(図3の312)を
形成した。レーザードーピング終了後、残存したレジス
ト(図3の311)を除去し(工程25)、基板洗浄し
た(工程26)。さらに、、窒化珪素マスク(図3の3
07および308)をバッファー弗酸でエッチングして
除去した(工程27)。その後、基板を洗浄した(工程
28)。
よって、厚さ400nm形成し(工程29)、アルミニ
ウム配線をマスクによってパターニングし(工程3
0)、さらに、混酸によってアルミニウム被膜をエッチ
ングして(工程31)、アルミニウム配線(図3の31
5、316、317)を形成した。残存したレジストは
除去した(工程32)。以上の工程を経てNTFTが作
製された。
らかなように、工程の簡略化に特徴がある。のみなら
ず、ソース、ドレイン領域のシート抵抗が小さいために
品質のよい(例えば、高速性に優れることやしきい値電
圧が小さいこと等)TFTを提供できることである。こ
のように本発明は、産業上有益である。
す。
す。
す。
Claims (4)
- 【請求項1】絶縁表面を有する基板上にゲイト電極を形
成し、 前記ゲイト電極の上にゲイト絶縁膜を形成し、 前記ゲイト絶縁膜の上に非晶質珪素膜を形成し、 前記非晶質珪素膜のチャネル形成領域上にマスクを形成
し、 前記非晶質珪素膜に不純物ドープを行い、前記不純物ドープ後、 レーザー光を前記基板の裏面から
前記非晶質珪素膜に照射して、前記不純物を活性化させ
ると共にソース領域およびドレイン領域を結晶化するこ
とを特徴とする薄膜状絶縁ゲイト型半導体装置の作製方
法。 - 【請求項2】絶縁表面を有する基板上にゲイト電極を形
成し、 前記ゲイト電極の上にゲイト絶縁膜を形成し、 前記ゲイト絶縁膜の上に非晶質珪素膜を形成し、 前記非晶質珪素膜のチャネル形成領域上にマスクを形成
し、 前記非晶質珪素膜に不純物ドープを行い、前記不純物ドープ後、Nd:YAGレーザー光を前記基
板の裏面から 前記非晶質珪素膜に照射して、前記不純物
を活性化させると共にソース領域およびドレイン領域を
結晶化することを特徴とする薄膜状絶縁ゲイト型半導体
装置の作製方法。 - 【請求項3】絶縁表面を有するガラス基板上にゲイト電
極を形成し、 前記ゲイト電極の上にゲイト絶縁膜を形成し、 前記ゲイト絶縁膜の上に非晶質珪素膜を形成し、 前記非晶質珪素膜のチャネル形成領域上にマスクを形成
し、前記非晶質珪素膜に不純物ドープを行い、 前記不純物ドープ後、レーザー光を前記基板の裏面から
前記非晶質珪素膜に照射して、前記不純物を活性化させ
ると共にソース領域およびドレイン領域を結晶化する こ
とを特徴とする薄膜状絶縁ゲイト型半導体装置の作製方
法。 - 【請求項4】絶縁表面を有するガラス基板上にゲイト電
極を形成し、 前記ゲイト電極の上にゲイト絶縁膜を形成し、 前記ゲイト絶縁膜の上に非晶質珪素膜を形成し、 前記非晶質珪素膜のチャネル形成領域上にマスクを形成
し、前記非晶質珪素膜に不純物ドープを行い、 前記不純物ドープ後、Nd:YAGレーザー光を前記基
板の裏面から前記非晶質珪素膜に照射して、前記不純物
を活性化させると共にソース領域およびドレイン領域を
結晶化する ことを特徴とする薄膜状絶縁ゲイト型半導体
装置の作製方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP476099A JP3224215B2 (ja) | 1992-03-25 | 1999-01-11 | 薄膜状絶縁ゲイト型半導体装置の作製方法 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09880592A Division JP3173854B2 (ja) | 1992-03-25 | 1992-03-25 | 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000164883A JP2000164883A (ja) | 2000-06-16 |
JP3224215B2 true JP3224215B2 (ja) | 2001-10-29 |
Family
ID=11592858
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP476099A Expired - Lifetime JP3224215B2 (ja) | 1992-03-25 | 1999-01-11 | 薄膜状絶縁ゲイト型半導体装置の作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3224215B2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6150687A (en) | 1997-07-08 | 2000-11-21 | Micron Technology, Inc. | Memory cell having a vertical transistor with buried source/drain and dual gates |
US6072209A (en) | 1997-07-08 | 2000-06-06 | Micro Technology, Inc. | Four F2 folded bit line DRAM cell structure having buried bit and word lines |
US6528837B2 (en) | 1997-10-06 | 2003-03-04 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
US5907170A (en) | 1997-10-06 | 1999-05-25 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
US6066869A (en) | 1997-10-06 | 2000-05-23 | Micron Technology, Inc. | Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor |
US6025225A (en) * | 1998-01-22 | 2000-02-15 | Micron Technology, Inc. | Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same |
US6246083B1 (en) | 1998-02-24 | 2001-06-12 | Micron Technology, Inc. | Vertical gain cell and array for a dynamic random access memory |
US6242775B1 (en) | 1998-02-24 | 2001-06-05 | Micron Technology, Inc. | Circuits and methods using vertical complementary transistors |
US5991225A (en) | 1998-02-27 | 1999-11-23 | Micron Technology, Inc. | Programmable memory address decode array with vertical transistors |
US6124729A (en) | 1998-02-27 | 2000-09-26 | Micron Technology, Inc. | Field programmable logic arrays with vertical transistors |
US6043527A (en) | 1998-04-14 | 2000-03-28 | Micron Technology, Inc. | Circuits and methods for a memory cell with a trench plate trench capacitor and a vertical bipolar read device |
US6208164B1 (en) | 1998-08-04 | 2001-03-27 | Micron Technology, Inc. | Programmable logic array with vertical transistors |
US6134175A (en) | 1998-08-04 | 2000-10-17 | Micron Technology, Inc. | Memory address decode array with vertical transistors |
JP5687448B2 (ja) | 2010-07-21 | 2015-03-18 | パナソニック株式会社 | 薄膜トランジスタ及びこれを用いた表示装置、並びに、薄膜トランジスタの製造方法 |
-
1999
- 1999-01-11 JP JP476099A patent/JP3224215B2/ja not_active Expired - Lifetime
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---|---|
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