JP3312083B2 - 表示装置 - Google Patents

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JP3312083B2
JP3312083B2 JP15417794A JP15417794A JP3312083B2 JP 3312083 B2 JP3312083 B2 JP 3312083B2 JP 15417794 A JP15417794 A JP 15417794A JP 15417794 A JP15417794 A JP 15417794A JP 3312083 B2 JP3312083 B2 JP 3312083B2
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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    • Y10S257/90—MOSFET type gate sidewall insulating spacer

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、絶縁基板（本明細書で
は絶縁性の表面を有する物体全体を指し、特に断らない
かぎり、ガラス等の絶縁材料のみならず、半導体や金属
等の材料上に絶縁物層を形成したものも意味する）上に
形成された薄膜状の絶縁ゲイト型半導体装置（薄膜トラ
ンジスタ、ＴＦＴともいう）を用いて構成されたアクテ
ィブマトリクス回路に関する。特に、本発明は、アクテ
ィブマトリクス回路を駆動するための周辺回路をも同一
基板上に有するモノリシック型アクティブマトリクス回
路に関する。本発明によるモノリシック型アクティブマ
トリクス回路は、液晶ディスプレーやプラズマディスプ
レー等のマトリクス型のディスプレー（表示装置）に使
用される。
【０００２】
【従来の技術】モノリシック型アクティブマトリックス
回路は、図５に示すように、アクティブマトリクス回路
領域と、ソースドライバー、ゲイトドライバーに分けら
れ、これらは実質的に同一のプロセスによって形成され
る。アクティブマトリクス回路においては、ＴＦＴが液
晶セルのスイッチング素子に用いられる。液晶セルの静
電容量を補う目的で、通常は、液晶セルと並列に補助容
量が設けられる。ソースドライバー、ゲイトドライバー
等の周辺回路はシフトレジスタとスイッチ素子からな
り、これらは高速動作が要求される。そのため、モノリ
シック型アクティブマトリクス回路は結晶性半導体（例
えば、多結晶シリコン）を用いて構成される。また、消
費電力を抑制する目的で、周辺回路は相補型回路（ＣＭ
ＯＳ）を用いて構成される。これらの技術については、
例えば、特開平１−２８９９１７に記述されている。そ
の中では、例えば、アクティブマトリクス回路のスイッ
チングＴＦＴと周辺回路のシフトレジスタを構成するＴ
ＦＴとは概略同じ断面構造を有することが示されてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、アクテ
ィブマトリクス回路のスイッチング素子としてのＴＦＴ
とシフトレジスタのごとき、ＣＭＯＳ回路の中のＴＦＴ
とでは、その動作は同じものではない。例えば、スイッ
チング素子のＴＦＴにおいては、ゲイト電極には大きな
逆バイアス（Ｎチャネル型であればマイナス）電圧が印
加されるが、ＣＭＯＳロジック回路の中のＴＦＴにおい
ては、基本的には逆バイアス電圧が印加されることはな
い。また、前者の動作速度は後者に要求される速度の１
／１００以下でよい。このように使用条件や必要とされ
る特性が大きく異なるＴＦＴを同じような構造のもので
使用することは好ましいものではなかった。
【０００４】
【課題を解決するための手段】本発明においては、アク
ティブマトリクス回路に使用するスイッチング素子とし
てのＴＦＴと、周辺回路のシフトレジスタ等に代表され
るＣＭＯＳロジック回路に用いられるＴＦＴとの構造を
変更することにより、回路としての最適化を図るもので
ある。すなわち、アクティブマトリクス回路のＴＦＴの
ソース／ドレインにおいては、実質的にＮ型もしくはＰ
型のいずれか一方の不純物のみをドーピングし、アクテ
ィブマトリクス回路のＴＦＴと同じ導電型の周辺回路の
ＴＦＴのソース／ドレインにはＮ型とＰ型の不純物を両
方ドーピングする。
【０００５】例えば、アクティブマトリクス回路のＴＦ
ＴがＰチャネル型であれば、そのソース／ドレインにド
ーピングされる不純物はＰ型不純物んみである。一方、
周辺回路のＰチャネル型ＴＦＴのソース／ドレインにド
ーピングされる不純物はＰ型不純物とＮ型不純物の双方
である。もちろん、一般的にＰ型不純物の濃度の方がＮ
型不純物の濃度よりも高いことは言うまでもない。特に
本発明においてはゲイト電極・配線の側面にサイドウォ
ール（側壁）を形成し、これを用いることによって、最
適な構造のＴＦＴを得る。本発明におけるサイドウォー
ルの形成は、ゲイト電極・配線を覆って、絶縁物被膜を
堆積し、これを異方性エッチングすることによっておこ
なう。このようにして、ゲイト電極・配線の側面に形成
された概略三角形状の絶縁物（サイドウォール）をドー
ピングの際のマスクとして用い、低濃度ドレイン（ＬＤ
Ｄ）構造やオフセットゲイト構造等を形成するものであ
る。
【０００６】このようなサイドウォールを形成すること
によって、ＬＤＤを得るプロセスを図１を用いて説明す
る。まず、基板上１０１上に島状の結晶性半導体領域１
０３を形成する。基板上には下地絶縁膜１０２が形成さ
れていてもよい。そして、ゲイト絶縁膜１０４を堆積し
た後、適当な材料によってゲイト電極１０５、ゲイト配
線１０６を形成する。ゲイト電極・配線の材料としては
陽極酸化可能な材料、例えば、アルミニウムを用いると
良い。（図１（Ａ））
【０００７】その後、ドーピング不純物のイオンを加速
して、照射することにより、半導体領域にゲイト電極１
０５をマスクとして不純物領域１０９を形成する。ドー
ピング不純物として燐を用いれば、不純物領域はＮ型と
なり、ホウ素を用いればＰ型となる。これらの不純物の
濃度、混合比を調整することにより、不純物の導電型の
程度を制御することができる。ＬＤＤ構造を得るにはド
ーピング量（ドーズ量）は低くすることが必要である。
また、ドーピングをおこなわなければ、オフセットゲイ
ト構造が得られ、また、高濃度のドーピングをおこなえ
ば、通常のソース／ドレインとなる。（図１（Ｂ））
【０００８】なお、ドーピングの工程に移る前にゲイト
電極・配線を陽極酸化して、陽極酸化物被膜１０８を形
成しておいてもよい。この陽極酸化物被膜は、後の異方
性エッチングの工程において、エッチングストッパーと
なって、ゲイト電極を保護する。また、同様な効果は、
ゲイト電極上に窒化珪素膜等の被膜を形成しても得られ
る。その後、ゲイト電極・配線（およびその周囲の陽極
酸化物被膜）を覆って、絶縁物被膜１１０を形成する。
この被膜形成においては被覆性が重要であり、また、ゲ
イト電極・配線の高さの１／３〜２倍の厚さが好適であ
る。この目的には、プラズマＣＶＤ法や減圧ＣＶＤ法、
大気圧ＣＶＤ法等の化学的気相成長（ＣＶＤ）法が好ま
しい。その結果、ゲイト電極・配線の側面部の酸化珪素
膜の厚さは、図１（Ｃ）に点線で示す分だけ厚くなって
いる。（図１（Ｃ））
【０００９】そして、このように形成された絶縁物を異
方性エッチングによって基板に対して概略垂直な方向に
優先的にエッチングする。これは、少なくとも、平坦部
における絶縁物被膜１１０がエッチングされる程度まで
おこなう必要があり、さらに、その下のゲイト絶縁膜が
エッチングされる程度までエッチングをすすめてもよ
い。その結果、ゲイト電極・配線の側面では、もともと
該絶縁物被膜が厚いので、概略三角形城の絶縁物（サイ
ドウォール）１１１および１１２が取り残される。（図
１（Ｄ））
【００１０】その後、サイドウォール１１１、１１２を
ドーピングマスクとして、高濃度の不純物ドーピングを
おこない、ソース／ドレイン１１４を形成する。また、
サイドウォールの下の領域では、ドーピングがおこなわ
れないので、ＬＤＤ領域１１３が形成される。（図１
（Ｅ）） その後、熱アニールやレーザー光やそれと同等な強光の
照射（光アニール）等の手段によってドーピングされた
不純物の活性化をおこなう。さらに、層間絶縁物１１５
を形成したのち、ＴＦＴのソース／ドレインの一方もし
くは双方にコンタクトホールを形成し、２層目の配線１
１６、１１７を形成する。（図１（Ｆ））
【００１１】以上の工程を経ることによってＬＤＤ構造
のＴＦＴを得ることができる。なお、これはＬＤＤ構造
に限らないことであるが、図１のように、ゲイト配線１
０６の側面にサイドウォール１１２を有する構造では、
２層目配線１１７はゲイト配線１０６を乗り越える部分
での段差が、サイドウォール１１２の存在によって緩や
かになっているため、段切れを防止するうえで効果が認
められる。
【００１２】このようにして、ＬＤＤ構造、オフセット
ゲイト構造等を得ることができる。本発明では、ホット
キャリヤ対策の必要なＮチャネル型ＴＦＴはＬＤＤ構造
とし、その必要がないＰチャネル型ＴＦＴは通常もしく
はオフセットゲイト構造とする。本発明においては、ア
クティブマトリクス回路に用いるＴＦＴはＮチャネル型
でもＰチャネル型でも構わないが、特性の劣化の少ない
点からはＰチャネル型が好ましい。以下に実施例を示
し、より詳細に本発明を説明する。
【００１３】
【実施例】
〔実施例１〕 図２に本実施例を示す。まず、基板（コ
ーニング７０５９）２０１上に下地酸化膜２０２として
厚さ１０００〜５０００Å、例えば、２０００Åの酸化
珪素膜を形成した。この酸化膜の形成方法としては、酸
素雰囲気中でのスパッタ法を使用した。しかし、より量
産性を高めるには、ＴＥＯＳをプラズマＣＶＤ法で分解
・堆積して形成してもよい。また、このように形成した
酸化珪素膜を４００〜６５０℃でアニールしてもよい。
【００１４】その後、プラズマＣＶＤ法やＬＰＣＶＤ法
によってアモルファス状のシリコン膜を３００〜５００
０Å、好ましくは４００〜１０００Å、例えば、５００
Å堆積し、これを、５５０〜６００℃の還元雰囲気に８
〜２４時間放置して、結晶化せしめた。その際には、ニ
ッケル等の結晶化を助長する金属元素を微量添加して結
晶化を促進せしめてもよい。また、この工程は、レーザ
ー照射によっておこなってもよい。そして、このように
して結晶化させたシリコン膜をエッチングして島状領域
２０３、２０４、２０５を形成した。図２においては、
島状領域２０３、２０４は周辺回路のＴＦＴを、また、
島状領域２０５はアクティブマトリクス回路のＴＦＴを
形成するための領域を意味している。さらに、この上に
プラズマＣＶＤ法によって厚さ７００〜１５００Å、例
えば、１２００Åの酸化珪素膜２０６を形成した。
【００１５】その後、厚さ１０００Å〜３μｍ、例え
ば、５０００Åのアルミニウム（０．１〜０．５ｗｔ％
のＳｃ（スカンジウム）を含む）膜をスパッタ法によっ
て形成して、これをエッチングし、ゲイト電極２０７、
２０８、２０９を形成した。図では明らかでないが、ゲ
イト電極２０７〜２０９は全てつながっている。（図２
（Ａ））
【００１６】そして、ゲイト電極２０７〜２０９に電解
液中で電流を通じて陽極酸化し、厚さ５００〜２５００
Å、例えば、２０００Åの陽極酸化物被膜をゲイト電極
の上面および側面に形成した。用いた電解溶液は、Ｌ−
酒石酸をエチレングリコールに５％の濃度で希釈し、ア
ンモニアを用いてｐＨを７．０±０．２に調整したもの
であったが、その他の適切な溶液を用いてもよい。電解
溶液中に基板２０１を浸し、定電流源の＋側を基板上の
ゲイト配線に接続し、−側には白金の電極を接続して２
０ｍＡの定電流状態で電圧を印加し、１５０Ｖに到達す
るまで酸化を継続した。さらに、１５０Ｖで定電圧状態
で加え０．１ｍＡ以下になるまで酸化を継続した。この
結果、厚さ２０００Åの酸化アルミニウム被膜が得られ
た。陽極酸化工程が終了したのち、ゲイト電極・配線の
分断をおこない、必要な箇所を電気的に分離した。この
分断の工程は、後の工程におこなってもよい。
【００１７】その後、フォトレジストのマスク２１０に
よって、Ｐチャネル型ＴＦＴを形成する領域２０３、２
０５を覆い、イオンドーピング法によって、島状シリコ
ン膜２０４に、ゲイト電極部（すなわちゲイト電極とそ
の周囲の陽極酸化膜）をマスクとして自己整合的に燐を
注入し、Ｎ型の低濃度不純物領域（ＬＤＤ）２１１を形
成した。ドーズ量は１×１０13〜１×１０14原子／ｃｍ
2 、加速電圧は１０〜９０ｋＶ、例えば、、ドーズ量を
２×１０13原子／ｃｍ2 、加速電圧は８０ｋＶとした。
（図２（Ｂ））
【００１８】そして、図１（Ｃ）の工程と同様に、プラ
ズマＣＶＤ法によって、酸化珪素膜を堆積した。ここで
は、原料ガスにＴＥＯＳと酸素、もしくはモノシランと
亜酸化窒素を用いた。酸化珪素膜の厚さはゲイト電極・
配線の高さによって最適な値が異なる。例えば、本実施
例のごとく、ゲイト電極・配線の高さが陽極酸化物被膜
も含めて約６０００Åの場合には、その１／３〜２倍の
２０００Å〜１．２μｍが好ましく、ここでは、６００
０Åとした。この成膜工程においては、平坦部での膜厚
の均一性をともに、ステップカバレージが良好であるこ
とも要求される。
【００１９】次に、図１（Ｄ）の工程と同様に、公知の
ＲＩＥ法による異方性ドライエッチングをおこなうこと
によって、上記酸化珪素膜のエッチングをおこなった。
このエッチング工程ではゲイト絶縁膜２０６をもエッチ
ングした。以上の工程によって、ゲイト電極・配線の側
面には概略三角形状の絶縁物（サイドウォール）２１
２、２１３、２１４が残った。また、サイドウォールと
ゲイト電極部の下にもゲイト絶縁膜２１５、２１６、２
１７が残った。（図２（Ｃ））その後、再び、イオンド
ーピング法によって、燐を導入した。この際にはアクテ
ィブマトリクス回路の部分のみをフォトレジストのマス
ク２１８で覆った。周辺回路とアクティブマトリクス回
路とは、図５からも分かるように、ある程度離れている
ので、このパターニングは比較的容易であった。
【００２０】この場合のドーズ量は、図２（Ｂ）の工程
のドーズ量より１〜３桁多くした。また、ゲイト絶縁膜
がエッチングされているので、加速電圧は１０〜３０ｋ
Ｖが適当であった。本実施例では、最初の燐のドーピン
グのドーズ量の５０倍の１×１０15原子／ｃｍ2 とし
た。加速電圧は１０ｋＶとした。この結果、高濃度の燐
が導入された領域（ソース／ドレイン）２１９、２２０
が形成された。一方、サイドウォール２１３の下部に
は、高濃度Ｎ型領域２２０に隣接して、低濃度Ｎ型領域
が残された。（図２（Ｄ））
【００２１】引き続き、イオンドーピング法によって、
ホウ素を導入した。この際にはＮチャネル型ＴＦＴを形
成する領域２０４をフォトレジストのマスク２２１で覆
った。この場合のドーズ量は、Ｎ型領域２１９がＰ型に
反転するために、図２（Ｄ）の工程の燐のドーズ量より
多くした。本実施例では、図２（Ｄ）の燐のドーピング
のドーズ量の３倍の３×１０15原子／ｃｍ2 とした。加
速電圧は１０ｋＶとした。この結果、Ｎ型の領域２１９
はＰ型に反転し、Ｐ型領域２２２となった。また、島状
領域２０５にもホウ素がドーピングされ、Ｐ型領域（ソ
ース／ドレイン）２２３が形成された。（図２（Ｅ））
【００２２】さらに、ＫｒＦエキシマーレーザー（波長
２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドー
ピングされた不純物の活性化をおこなった。（レーザー
アニール工程） レーザーのエネルギー密度は２００〜４００ｍＪ／ｃｍ
2 、好ましくは２５０〜３００ｍＪ／ｃｍ2 が適当であ
った。この工程はレーザー照射の代わりに、熱アニール
によっておこなってもよい。また、レーザー照射後に熱
アニールをおこなってもよい。
【００２３】次に、全面に層間絶縁物２２４として、Ｃ
ＶＤ法によって酸化珪素膜を厚さ５０００Å形成した。
そして、ＴＦＴのソース／ドレインにコンタクトホール
を形成した。この際には、アクティブマトリクス回路の
ＴＦＴの画素電極側の不純物領域にもコンタクトホール
２２５を形成した。そして、２層目のアルミニウム配線
・電極２２６〜２２９を形成した。アルミニウム配線の
厚さはゲイト電極・配線とほぼ同じ、４０００〜６００
０Åとした。コンタクトホール２２５には金属配線は形
成しなかった。ここで、アクティブマトリクス回路に注
目すると、金属配線２２９は信号線である。また、ゲイ
ト電極２０９はゲイト線に接続している。（図２
（Ｆ））
【００２４】最後に、窒化珪素膜のパッシベーション膜
２３０をプラズマＣＶＤ法によって形成した。そして、
コンタクトホール２２５の形成されていた部分に、再
び、コンタクトホールを形成し、不純物領域を露出させ
た。スパッタ法によって、透明導電性材料であるインデ
ィウム錫酸化物（ＩＴＯ）被膜を堆積し、これをエッチ
ングして画素電極２３１を形成した。
【００２５】 このようにして周辺駆動回路のＰチャネ
ル型薄膜トランジスタ２３２、同Ｎチャネル型薄膜トラ
ンジスタ２３３、アクティブマトリクス回路のＰチャネ
ル型薄膜トランジスタ２３４を得ることができた。以上
の工程から明らかなように、トランジスタ２３２と２３
４はいずれもオフセットゲイト構造のＰチャネル型であ
るが、そのソース及びドレインにドーピングされた不純
物の種類は、前者が燐とホウ素両方であるのに対し、後
者はホウ素のみである。特に後者の構造はアクティブマ
トリクス回路のスイッチング素子のように、大きな逆バ
イアス電圧が印加される場合には有利であった。
【００２６】〔実施例２〕 本実施例はモノリシック型
アクティブマトリクス回路に関し、その概略を図４
（Ａ）、（Ｂ）、（Ｃ）に示す。本実施例の素子の作製
方法は実施例１（図２参照）と基本的には同じである。
本実施例は図２（Ｇ）に示されるモノリシック型アクテ
ィブマトリクス回路をさらに発展させたものである。ト
ランジスタ４０１、４０２は、それぞれ、Ｎチャネル
型、Ｐチャネル型であり、いずれも、周辺駆動回路に用
いられるトランジスタを表している。また、周辺駆動回
路においては、ゲイト配線と２層目の配線４０４とのコ
ンタクト４０３が設けられる。この際、コンタクトホー
ルは層間絶縁物と陽極酸化物との両方に形成される。
（図４（Ａ））
【００２７】アクティブマトリクス回路の単位画素の回
路図は図４（Ｃ）に示される。本実施例ではスイッチン
グ素子としてトランジスタ４０５、４０６を２つ直列に
接続したダブルゲイト回路を採用した。また、画素電極
４０８を接続した島状領域上に、ゲイト電極と同じ層の
配線４０７を形成し、ゲイト絶縁膜を誘電体として補助
容量４０７を形成した。配線４０７は容量線として、一
定の電圧に保たれ、島上領域との間にＭＯＳ容量が形成
されるようになっている。（図４（Ｂ）、（Ｃ））
【００２８】〔実施例３〕 図３に本実施例を示す。下
地酸化膜３０２として厚さ２０００Åの酸化珪素膜が形
成された基板３０１上に、結晶性の島状シリコン領域３
０３、３０４、３０５を形成した。さらに、この上にプ
ラズマＣＶＤ法によって厚さ１２００Åの酸化珪素膜３
０６を形成した。図３においては、島状領域３０３、３
０４は周辺回路のＴＦＴを、また、島状領域３０５はア
クティブマトリクス回路のＴＦＴを形成するための領域
を意味している。さらに、側面および上面が陽極酸化さ
れた厚さ５０００Åのアルミニウムのゲイト電極３０
７、３０８、３０９を形成した。（図３（Ａ））
【００２９】その後、フォトレジストのマスク３１０に
よって、Ｐチャネル型ＴＦＴを形成する領域３０３、３
０５を覆い、イオンドーピング法によって、島状シリコ
ン膜３０４に、ゲイト電極部をマスクとして自己整合的
に燐を注入し、低濃度Ｎ型領域３１１を形成した。ドー
ピング条件は、ドーズ量を２×１０13原子／ｃｍ2 、加
速電圧は８０ｋＶとした。（図３（Ｂ））
【００３０】次に、フォトレジストのマスク３１２によ
って、Ｎチャネル型ＴＦＴを形成する領域３０４および
アクティブマトリクス領域３０５を覆い、イオンドーピ
ング法によって、島状シリコン膜３０３に、ゲイト電極
部をマスクとして自己整合的にホウ素を注入し、高濃度
Ｐ型領域３１３を形成した。ドーピング条件は、ドーズ
量を３×１０15原子／ｃｍ2 、加速電圧は６０ｋＶとし
た。（図３（Ｃ）） そして、図１に示す工程によって、ゲイト電極３０７〜
３０９の側面にサイドウォール３１４、３１５、３１６
を形成した。また、サイドウォールとゲイト電極部の下
にもゲイト絶縁膜３１７、３１８、３１９が残った。
（図３（Ｄ））
【００３１】その後、再び、イオンドーピング法によっ
て、燐を導入した。この際にはアクティブマトリクス回
路の部分のみをフォトレジストのマスク３２０で覆っ
た。この場合のドーズ量は、図３（Ｂ）の工程のドーズ
量より１〜３桁多くした。また、ゲイト絶縁膜がエッチ
ングされているので、加速電圧は１０〜３０ｋＶが適当
であった。本実施例では、最初の燐のドーピングのドー
ズ量の５０倍の１×１０15原子／ｃｍ2 とした。加速電
圧は１０ｋＶとした。この結果、高濃度の燐が導入され
たＮ型領域（ソース／ドレイン）３２１が形成された。
しかし、先にホウ素の導入された領域３１３において
は、ホウ素のドーズ量の方が燐のドーズ量よりも大きい
ため、Ｐ型のままであった。また、領域３１３のうちサ
イドウォール３１４の下の領域には全く燐はドーピング
されなかった。さらに、サイドウォール３１５の下部に
は、高濃度Ｎ型領域３２１に隣接して、低濃度Ｎ型領域
が残された。（図３（Ｅ））
【００３２】次に、フォトレジストのマスク３２０を除
去し、イオンドーピング法によって、低濃度のホウ素を
導入した。この場合のドーズ量は、先のホウ素のドーズ
量より１〜３桁低いことが望ましい。本実施例では、図
３（Ｃ）のホウ素のドーズ量の１／１００の３×１０13
原子／ｃｍ2 とした。加速電圧は１０ｋＶとした。この
結果、アクティブマトリクス回路のＴＦＴを形成する島
状領域３０５に低濃度のＰ型の領域３２２が形成され
た。（図３（Ｆ））
【００３３】さらに、ＫｒＦエキシマーレーザー（波長
２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドー
ピングされた不純物の活性化をおこなった。（レーザー
アニール工程） レーザーのエネルギー密度は２００〜４００ｍＪ／ｃｍ
2 、好ましくは２５０〜３００ｍＪ／ｃｍ2 が適当であ
った。この工程はレーザー照射の代わりに、熱アニール
によっておこなってもよい。また、レーザー照射後に熱
アニールをおこなってもよい。
【００３４】最後に実施例１と同様に、層間絶縁物３２
３、金属配線３２４〜３２７、パッシベーション膜３２
８、ＩＴＯの画素電極３２９を形成した。（図３
（Ｇ）） このようにして周辺駆動回路のＮチャネル型薄膜トラン
ジスタ、同Ｐチャネル型薄膜トランジスタ、アクティブ
マトリクス回路のＰチャネル型薄膜トランジスタ２３４
を得ることができた。以上の工程から明らかなように、
本実施例では周辺回路のＮチャネル型ＴＦＴはＬＤＤ構
造である。また、Ｐチャネル型ＴＦＴに関しては、周辺
駆動回路では通常の構造であるが、アクティブマトリク
ス回路ではオフセットゲイト型である。しかも、アクテ
ィブマトリクス回路のＴＦＴのソース／ドレインは低濃
度のドーピングをおこなったのみである。
【００３５】このような構造はアクティブマトリクス回
路のスイッチング素子として使用するには理想的であ
る。すなわち、オフセットゲイト型であると、ゲイト電
極に逆バイアス電圧が印加された際のリーク電流（ＯＦ
Ｆ電流ともいう）が少なく、画素セルに保持される電荷
の流出が抑制される。また、ソース／ドレインの不純物
濃度が低いと、逆バイアス電圧の印加によって生じる特
性劣化を防止することができる。一方、周辺回路におい
ては高速動作が望まれるので、図のように通常の構造の
ＴＦＴとするとよかった。
【００３６】〔実施例４〕 本実施例はモノリシック型
アクティブマトリクス回路に関し、その概略を図４
（Ｄ）、（Ｅ）、（Ｆ）に示す。本実施例の素子の作製
方法は実施例３（図３参照）と基本的には同じである。
本実施例は図３（Ｇ）に示されるモノリシック型アクテ
ィブマトリクス回路をさらに発展させたものである。ト
ランジスタ４１１、４１２は、それぞれ、Ｎチャネル
型、Ｐチャネル型であり、いずれも、周辺駆動回路に用
いられるトランジスタを表している。また、周辺駆動回
路においては、ゲイト配線と２層目の配線４１４とのコ
ンタクト４１３が設けられる。この際、コンタクトホー
ルは層間絶縁物と陽極酸化物との両方に形成される。
（図４（Ｄ））
【００３７】アクティブマトリクス回路の単位画素の回
路図は図４（Ｆ）に示される。本実施例ではスイッチン
グ素子としてトランジスタ４１５、４１６を２つ直列に
接続した。そして、実施例２と同様に島状領域と配線４
１７とによって、ＭＯＳ容量４１９を形成した。加え
て、パッシベーション膜および層間絶縁物をエッチング
し、陽極酸化物を誘電体として、画素電極と配線４１７
の間にも容量４２０を構成した。実施例２と同様に、配
線４１７は容量線として、一定の電圧に保たれている。
（図４（Ｅ）、（Ｆ））
【００３８】
【発明の効果】本発明によって、モノリシック型アクテ
ィブマトリクス回路の各回路において、必要とされる特
性や信頼性を有するＴＦＴが示され、該マトリクス回路
の表示特性を向上させる上で有益である。
【図面の簡単な説明】
【図１】 本発明におけるサイドウォール作製工程の概
略を示す。
【図２】 実施例１によるＴＦＴ回路の作製方法を示
す。
【図３】 実施例２ よるＴＦＴ回路の作製方法を示
す。
【図４】 実施例３および４のＴＦＴ回路の例を示す。
【図５】 モノリシック型アクティブマトリクス回路の
ブロック図を示す。
【符号の説明】
１０１ ガラス基板 １０２ 下地酸化膜（酸化珪素） １０３ 島状シリコン領域（活性層） １０４ ゲイト絶縁膜 １０５ ゲイト電極（アルミニウム） １０６ ゲイト配線（アルミニウム） １０７、１０８ 陽極酸化物（酸化アルミニウム） １０９ 弱いＮ型不純物領域 １１０ 絶縁物被膜（酸化珪素） １１１、１１２ サイドウォール １１３ ＬＤＤ（低濃度不純物領域） １１４ ソース／ドレイン １１５ 層間絶縁膜（酸化珪素） １１６、１１７ 金属配線・電極（アルミニウム）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 G02F 1/1368 H01L 21/336

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 アクティブマトリクス回路と、該アクテ
    ィブマトリクス回路を駆動するためのソースドライバー
    及びゲイトドライバーとを同一基板上に有する表示装置
    において、 前記アクティブマトリクス回路に用いられるＰチャネル
    型薄膜トランジスタのソース及びドレインはＰ型の不純
    物のみがドーピングされてなり、 前記ソースドライバー及びゲイトドライバーに用いられ
    るＰチャネル型薄膜トランジスタのソース及びドレイン
    はＮ型及びＰ型の不純物の双方がドーピングされてな
    り、 前記ソースドライバー及びゲイトドライバーに用いられ
    るＮチャネル型薄膜トランジスタのソース及びドレイン
    にドーピングされたＮ型の不純物の濃度は、前記ソース
    ドライバー及びゲイトドライバーに用いられるＰチャネ
    ル型薄膜トランジスタのソース及びドレインにドーピン
    グされたＮ型の不純物の濃度よりも、前記ソースドライ
    バー及びゲイトドライバーに用いられるＮチャネル型薄
    膜トランジスタのＬＤＤにドーピングされたＮ型の不純
    物の濃度の分だけ高いことを特徴とする表示装置。
  2. 【請求項２】 アクティブマトリクス回路と、該アクテ
    ィブマトリクス回路を駆動するためのソースドライバー
    及びゲイトドライバーとを同一基板上に有する表示装置
    において、 前記アクティブマトリクス回路に用いられるＰチャネル
    型薄膜トランジスタのソース及びドレインはＰ型の不純
    物のみがドーピングされてなり、 前記ソースドライバー及びゲイトドライバーに用いられ
    るＰチャネル型薄膜トランジスタのソース及びドレイン
    はＮ型及びＰ型の不純物の双方がドーピングされてな
    り、 前記アクティブマトリクス回路に用いられるＰチャネル
    型薄膜トランジスタのソース及びドレインにおけるＰ型
    の不純物の濃度は、前記ソースドライバー及びゲイトド
    ライバーに用いられるＰチャネル型薄膜トランジスタの
    ソース及びドレインにおけるＰ型の不純物の濃度よりも
    低く、 前記ソースドライバー及びゲイトドライバーに用いられ
    るＮチャネル型薄膜トランジスタのソース及びドレイン
    にドーピングされたＮ型の不純物の濃度は、前記ソース
    ドライバー及びゲイトドライバーに用いられるＰチャネ
    ル型薄膜トランジスタのソース及びドレインにドーピン
    グされたＮ型の不純物の濃度よりも、前記ソースドライ
    バー及びゲイトドライバーに用いられるＮチャネル型薄
    膜トランジスタのＬＤＤにドーピングされたＮ型の不純
    物の濃度の分だけ高いことを特徴とする表示装置。
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