JP2000111945A - 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 - Google Patents

電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法

Info

Publication number
JP2000111945A
JP2000111945A JP27982198A JP27982198A JP2000111945A JP 2000111945 A JP2000111945 A JP 2000111945A JP 27982198 A JP27982198 A JP 27982198A JP 27982198 A JP27982198 A JP 27982198A JP 2000111945 A JP2000111945 A JP 2000111945A
Authority
JP
Japan
Prior art keywords
electro
optical device
substrate
gate
silicon layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP27982198A
Other languages
English (en)
Inventor
Hideo Yamanaka
英雄 山中
Hisayoshi Yamoto
久良 矢元
Yuichi Sato
勇一 佐藤
Hajime Yagi
肇 矢木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP27982198A priority Critical patent/JP2000111945A/ja
Priority to US09/406,138 priority patent/US6504215B1/en
Priority to KR1019990042337A priority patent/KR20000028785A/ko
Publication of JP2000111945A publication Critical patent/JP2000111945A/ja
Priority to US10/301,839 priority patent/US6825070B2/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Abstract

(57)【要約】 【課題】 高い電子／正孔移動度の単結晶シリコン薄膜
を比較的低温でかつ均一に成膜して、高性能ドライバ内
蔵のアクティブマトリクス基板と、これを用いた表示用
薄膜半導体装置等の電気光学装置の製造を可能とし、高
いスイッチング特性と低リーク電流を有するＬＤＤ構造
を有するｎＭＯＳ又はｐＭＯＳＴＦＴの表示部と、高い
駆動能力のＣＭＯＳ又はｎ又はｐＭＯＳＴＦＴ又はこれ
らの混在からなる周辺回路とを一体化した構成を可能と
し、高画質、高精細、狭額縁、高効率、大画面化の表示
パネルを実現することができ、しかも歪点が比較的低い
大型のガラス基板であっても使用でき、生産性が高く、
高価な製造設備が不要であってコストダウンが可能とな
り、更に、しきい値調整が容易であって低抵抗化による
高速動作を可能にすること。 【解決手段】 基板１に形成した段差４をシードにして
触媒ＣＶＤ法等により単結晶シリコンをグラフォエピタ
キシャル成長させ、得られる単結晶シリコン層７を表示
部−周辺駆動回路一体型のＬＣＤなどの電気光学装置の
デュアルゲート型ＭＯＳＴＦＴに用いる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気光学装置、電
気光学装置用の駆動基板、及びこれらの製造方法に関
し、特に絶縁基板上にグラフォエピタキシャル成長させ
た単結晶シリコン層を能動領域に用いるデュアルゲート
型の薄膜絶縁ゲート型電界効果トランジスタ（以降、デ
ュアルゲート型ＭＯＳＴＦＴと呼ぶ。）と受動領域を有
する液晶表示装置などに好適な構造及び方法に関するも
のである。
【０００２】
【従来の技術】アクティブマトリクス型の液晶表示装置
として、アモルファスシリコンをＴＦＴに用いた表示部
と外付け駆動回路用ＩＣとを有するものや、固相成長法
による多結晶シリコンをＴＦＴに用いた表示部と駆動回
路との一体型（特開平６−２４２４３３号公報）、エキ
シマレーザーアニールを行った多結晶シリコンをＴＦＴ
に用いた表示部と駆動回路との一体型（特開平７−１３
１０３０号公報）などが知られている。
【０００３】
【発明が解決しようとする課題】しかし、上記した従来
のアモルファスシリコンＴＦＴは、生産性は良いが、電
子移動度は０．５〜１．０ｃｍ2 ／ｖ・ｓｅｃ前後と低
いために、ｐチャンネルのＭＯＳＴＦＴ（以降、ｐＭＯ
ＳＴＦＴと呼ぶ。）を作ることができない。従って、ｐ
ＭＯＳＴＦＴを用いた周辺駆動部を表示部と同じガラス
基板上に形成できないため、ドライバＩＣは外付けとな
り、ＴＡＢ方式等により実装されるので、コストダウン
が難しい。また、このために、高精細化には限界があ
る。更に、電子移動度は０．５〜１．０ｃｍ2 ／ｖ・ｓ
ｅｃ前後と低いので、十分なオン電流がとれず、表示部
に用いた場合、トランジスタサイズが必然的に大きくな
り、画素の高開口率に不利である。
【０００４】また、上記した従来の多結晶シリコンＴＦ
Ｔの電子移動度は７０〜１００ｃｍ2 ／ｖ・ｓｅｃで高
精細化にも対応できるので、最近は駆動回路一体型の多
結晶シリコンＴＦＴを用いたＬＣＤ（液晶表示装置）が
注目されている。しかし、１５インチ以上の大型ＬＣＤ
の場合は、多結晶シリコンの電子移動度は７０〜１００
ｃｍ2 ／ｖ・ｓｅｃであるため、駆動能力が不足し、結
局、外付けの駆動回路用ＩＣが必要となっている。
【０００５】また、固相成長法により成膜された多結晶
シリコンを用いるＴＦＴでは、６００℃以上で十数時間
のアニールと、約１０００℃の熱酸化によるゲートＳｉ
Ｏ2の形成が必要なために、半導体製造装置を採用せざ
るを得ない。そのために、ウエーハサイズ８〜１２イン
チφが限界であり、高耐熱性で高価な石英ガラスの採用
が余儀なくされ、コストダウンが難しい。従って、ＥＶ
Ｆやデータ／ＡＶプロジェクタ用途に限定されている。
【０００６】更に、上記した従来のエキシマレーザーア
ニールによる多結晶シリコンＴＦＴでは、エキシマレー
ザー出力の安定性、生産性、大型化による装置価格の上
昇、歩留／品質低下等の問題が山積している。
【０００７】特に、１ｍ角等の大型ガラス基板になる
と、前記の問題が拡大し、ますます性能／品質向上とコ
ストダウンが難しくなる。
【０００８】本発明の目的は、特に周辺駆動回路部にお
いて、高い電子／正孔移動度の単結晶シリコン層を比較
的低温でかつ均一に成膜して、高性能ドライバ内蔵のア
クティブマトリクス基板と、これを用いた表示用薄膜半
導体装置等の電気光学装置の製造を可能とし、高いスイ
ッチング特性と低リーク電流を有するＬＤＤ構造（Ligh
tly doped drain 構造) のｎチャンネルのＭＯＳＴＦＴ
（以降、ｎＭＯＳＴＦＴと呼ぶ。）又はｐＭＯＳＴＦＴ
又は高い駆動能力の相補型薄膜絶縁ゲート電界効果トラ
ンジスタ（以降、ｃＭＯＳＴＦＴと呼ぶ。）の表示部
と、このｃＭＯＳＴＦＴ又はｎＭＯＳＴＦＴ又はｐＭＯ
ＳＴＦＴ、或いはこれらの混在からなる周辺駆動回路と
を一体化した構成を可能とし、高画質、高精細、狭額
縁、高効率、大画面の表示パネルを実現することがで
き、しかも歪点が比較的低い大型のガラス基板であって
も使用でき、生産性が高く、高価な製造設備が不要であ
ってコストダウンが可能となり、更に、しきい値調整が
容易であって低抵抗化による高速動作と大画面化を可能
にすることにある。
【０００９】
【課題を解決するための手段】即ち、本発明は、画素電
極（例えばマトリクス状に配列された複数の画素電極：
以下、同様）が配された表示部と、この表示部の周辺に
配された周辺駆動回路部とを第１の基板（即ち、駆動用
の基板：以下、同様）上に有し、この第１の基板と第２
の基板（即ち、対向基板：以下、同様）との間に液晶な
どの所定の光学材料を介在させてなる電気光学装置、及
びこの電気光学装置用の駆動基板において、前記第１の
基板の一方の面上にゲート電極とゲート絶縁膜とからな
るゲート部が形成され、前記第１の基板の前記一方の面
上に段差が形成され、この段差及び前記ゲート部を含む
前記第１の基板上に単結晶シリコン層が形成され、この
単結晶シリコン層をチャンネル領域、ソース領域及びド
レイン領域とし、前記チャンネル領域の上部及び下部に
前記ゲート部をそれぞれ有するデュアルゲート型の第１
の薄膜トランジスタ（特にＭＯＳＴＦＴ：以下、同様）
が前記周辺駆動回路部の少なくとも一部を構成している
ことを特徴とする電気光学装置、及びこの電気光学装置
用の駆動基板に係るものである。なお、本発明におい
て、上記薄膜トランジスタとは、電界効果トランジスタ
（ＦＥＴ）（これにはＭＯＳ型と接合型があるが、いず
れでもよい。）とバイポーラトランジスタとがあるが、
本発明はいずれのトランジスタにも適用できる（以下、
同様）。
【００１０】また、本発明は、この電気光学装置、及び
その駆動基板を効果的に製造する方法として、画素電極
が配された表示部と、この表示部の周辺に配された周辺
駆動回路部とを第１の基板上に有し、この第１の基板と
第２の基板との間に所定の光学材料を介在させてなる電
気光学装置、及びその駆動基板の製造方法において、前
記第１の基板の一方の面上にゲート電極とゲート絶縁膜
とからなるゲート部を形成する工程と、前記第１の基板
の前記一方の面上に段差を形成する工程と、前記段差及
び前記ゲート部を含む前記第１の基板上に、触媒ＣＶＤ
法又は高密度プラズマＣＶＤ法等により前記段差をシー
ドとして単結晶シリコン層をグラフォエピタキシャル成
長させる工程と、この単結晶シリコン層に所定の処理を
施してチャンネル領域、ソース領域及びドレイン領域を
形成する工程と、前記チャンネル領域の上部及び下部に
ゲート部をそれぞれ有し、前記周辺駆動回路部の少なく
とも一部を構成するデュアルゲート型の第１の薄膜トラ
ンジスタを形成する工程とを有することを特徴とする、
電気光学装置、及びその駆動基板の製造方法も提供する
ものである。
【００１１】本発明によれば、基板に形成した上記段差
をシードにして触媒ＣＶＤ法、高密度プラズマＣＶＤ法
等によるグラフォエピタキシャル成長で単結晶シリコン
層を形成し、これをアクティブマトリクス基板などの駆
動基板の周辺駆動回路のデュアルゲート型ＭＯＳＴＦＴ
や表示部−周辺駆動回路一体型のＬＣＤなどの電気光学
装置の周辺駆動回路のデュアルゲート型ＭＯＳＴＦＴな
どに用いているので、次の（Ａ）〜（Ｇ）に示す顕著な
作用効果を得ることができる。
【００１２】（Ａ）所定形状／寸法の段差を基板上に形
成し、その段差の底辺の角（底角）をシードとしてグラ
フォエピタキシャル成長させることにより、５４０ｃｍ
2 ／ｖ・ｓｅｃ以上の高い電子移動度の単結晶シリコン
層が得られるので、高性能ドライバ内蔵の表示用薄膜半
導体装置などの電気光学装置の製造が可能となる。この
場合、断面において底面に対し側面が直角状若しくは下
端側へ望ましくは９０°以下の底角をなすように傾斜状
となるような凹部として前記段差が形成されるのがよ
い。
【００１３】（Ｂ）特にこの単結晶シリコン層は、従来
のアモルファスシリコン層や多結晶シリコン層に比べ
て、単結晶シリコン基板並の高い電子及び正孔移動度を
示すので、これによる単結晶シリコンデュアルゲート型
ＭＯＳＴＦＴは、高いスイッチング特性〔望ましくは更
に、電界強度を緩和して低リーク電流化するＬＤＤ(Lig
htly doped drain) 構造〕を有するｎＭＯＳ又はｐＭＯ
ＳＴＦＴ又はｃＭＯＳＴＦＴからなる表示部と、高い駆
動能力のｃＭＯＳ、又はｎＭＯＳ、ｐＭＯＳＴＦＴ又は
これらの混在からなる周辺駆動回路部とを一体化した構
成が可能となり、高画質、高精細、狭額縁、高効率、大
画面の表示パネルが実現する。特に、多結晶シリコンで
はＬＣＤ用ＴＦＴとして、高い正孔移動度のｐＭＯＳＴ
ＦＴは形成し難いが、本発明による単結晶シリコン層は
正孔でも十分に高い移動度を示すため、電子と正孔をそ
れぞれ単独でも、或いは双方を組み合せて駆動する周辺
駆動回路を作製でき、これをｎＭＯＳ又はｐＭＯＳ又は
ｃＭＯＳのＬＤＤ構造の表示部用ＴＦＴと一体化したパ
ネルを実現できる。また、小型〜中型パネルの場合に
は、周辺の一対の垂直駆動回路の一方を省略できる可能
性がある。
【００１４】（Ｃ）特に、周辺駆動回路にデュアルゲー
ト型のＭＯＳＴＦＴを用いているので、シングルゲート
型のＴＦＴに比べて１．５〜２倍高い駆動能力のｃＭＯ
Ｓ、ｎＭＯＳ又はｐＭＯＳＴＦＴを構成でき、より高性
能で駆動能力の大きなＴＦＴとなり、特に周辺駆動回路
の一部に大きな駆動能力のＴＦＴが必要な場合は好適と
なる。例えば、周辺の一対の垂直駆動回路の一方を省略
できるだけでなく、ＬＣＤ以外の電気光学装置として本
発明を有機ＥＬやＦＥＤ等に適用する場合に有利である
と考えられる。また、デュアルゲート構造は、上下のゲ
ート部の選択によってトップゲート型にもボトムゲート
型にも容易に変更することができ、また、上下のゲート
部のいずれかが動作不能となっても一方のゲート部を使
用できることも利点である。
【００１５】（Ｄ）そして、上記した段差をグラフォエ
ピタキシャル成長のシードとして用い、かつこの段差上
に触媒ＣＶＤ法（触媒を用いた化学的気相成長：基板温
度２００〜８００℃、特に３００〜４００℃）等の低温
成膜技術で単結晶シリコン層を形成できるから、基板上
に低温で単結晶シリコン層を均一に形成することができ
る。従って、歪点の比較的低いガラス基板や耐熱性有機
基板などの入手し易く、低コストで物性も良好な基板を
用いることができ、また基板の大型化も可能となる。
【００１６】（Ｅ）固相成長法の場合のような中温で長
時間（約６００℃、十数時間）のアニールや、エキシマ
レーザーアニールが不要となるから、生産性が高く、高
価な製造設備が不要でコストダウンが可能となる。
【００１７】（Ｆ）このグラフォエピタキシャル成長で
は、触媒ＣＶＤ等のガス組成比、基板の加熱温度、冷却
速度等の調整により、広範囲のＰ型又はＮ型等の導電型
と高移動度の単結晶シリコン層が容易に得られるので、
Ｖｔｈ（しきい値）調整が容易であり、低抵抗化による
高速動作が可能である。
【００１８】（Ｇ）また、触媒ＣＶＤ等による単結晶シ
リコンの成膜時に３族又は５族の不純物元素（ボロン、
リン、アンチモン、ひ素、ビスマス、アルミニウムな
ど）をドーピングガスから別途適量ドープしておけば、
グラフォエピタキシャル成長による単結晶シリコン層の
不純物種及び／又はその濃度、即ちＰ型／Ｎ型の導電型
及び／又はキャリア濃度を任意に制御することができ
る。
【００１９】
【発明の実施の形態】本発明においては、前記段差を、
断面において底面に対し側面が直角状若しくは下端側へ
望ましくは９０°以下の底角をなすように傾斜状となる
ような凹部として、絶縁基板又はその上の拡散バリア、
例えばシリコンナイトライド（以後ＳｉＮと呼ぶ。）な
どの膜（或いはこれらの双方）に形成し、この段差を前
記単結晶シリコン層のグラフォエピタキシャル成長時の
シードとするのがよい。この段差は、前記薄膜トランジ
スタの前記チャンネル領域、前記ソース領域及び前記ド
レイン領域で形成される素子領域の少なくとも一辺に沿
って形成するのがよい。また、受動素子、例えば抵抗を
前記単結晶シリコン層で形成する場合、抵抗が形成され
る素子領域の少なくとも一辺に沿って前記段差が形成さ
れているのがよい
【００２０】この場合、前記ＭＯＳＴＦＴの如き第１の
薄膜トランジスタを前記段差による基板凹部内に設けて
よいが、凹部外又はこれらの双方にて基板上に設けてよ
い。
【００２１】前記段差をリアクティブイオンエッチング
などのドライエッチングによって形成し、前記単結晶シ
リコン層を触媒ＣＶＤ法（基板温度約２００〜８００
℃）で形成することができる。基板の加熱は、電気炉や
ランプ等を用いて基板全体を均一に加熱する方法の他、
光レーザー、電子ビーム等によって所定の場所のみを局
部的に加熱する方法も可能である。
【００２２】前記触媒ＣＶＤ法による前記単結晶シリコ
ン層の形成に際しては、水素化ケイ素を主成分とするガ
スを例えば８００〜２０００℃（融点未満）に加熱され
た触媒体に接触させて分解させ、前記基板上に前記単結
晶シリコン層を堆積させることができる。
【００２３】この場合、前記水素化ケイ素としてモノシ
ラン、ジシラン、トリシラン及びテトラシラン等のシラ
ン系ガスを使用し、前記触媒体としてタングステン、酸
化トリウムを含有するタングステン、モリブデン、白
金、パラジウム、シリコン、アルミナ、金属を付着した
セラミックス、及び炭化ケイ素からなる群より選ばれた
少なくとも１種の材料を使用してよい。
【００２４】本発明の方法においては、基板として、絶
縁基板、特に歪点の低いガラス基板や耐熱性有機基板を
用いるので、大型ガラス基板（例えば１ｍ2 以上）上に
単結晶シリコン層を作成することが可能であるが、触媒
ＣＶＤ時の基板温度が上記したように低いため、ガラス
基板として、歪点が４７０〜６７０℃と低いガラスを用
いることができる。このような基板は、安価で、薄板化
が容易であり、長尺ロール化されたガラス板を作製でき
る。これを用いて、長尺ロール化ガラス板や耐熱性有機
基板上に、上記手法により、グラフォエピタキシャル成
長による単結晶シリコン薄膜を連続して又は非連続に作
製することができる。
【００２５】このように、歪点が低いガラスの上層へ
は、このガラス内部から、その構成元素が拡散し易いの
で、これを抑える目的で、拡散バリア層の薄膜（例えば
ＳｉＮ：厚さ５０〜２００ｎｍ程度）を形成するのがよ
い。
【００２６】上記の触媒ＣＶＤ時などにおいて、供給ガ
ス中にＰＨ3 やＢ2 Ｈ6 などのドーピングガスを混合し
ておけば、単結晶シリコン層をＮ型又はＰ型化し、ｎＭ
ＯＳＴＦＴ又はｐＭＯＳＴＦＴを作成することができ
る。このため、ｃＭＯＳＴＦＴも作成できることにな
る。
【００２７】このように、基板上にグラフォエピタキシ
ャル成長した前記単結晶シリコン層を周辺駆動回路の少
なくとも一部を構成するデュアルゲート型ＭＯＳＴＦＴ
のチャンネル領域、ソース領域及びドレイン領域に適用
し、これら各領域の不純物種及び／又はその濃度を制御
することができる。
【００２８】前記周辺駆動回路部及び前記表示部の薄膜
トランジスタがｎチャンネル型、ｐチャンネル型又は相
補型の絶縁ゲート電界効果トランジスタを構成し、例え
ば相補型とｎチャンネル型との組、相補型とｐチャンネ
ル型との組、又は相補型とｎチャンネル型とｐチャンネ
ル型との組からなっていてよい。また、前記周辺駆動回
路部及び／又は前記表示部の薄膜トランジスタの少なく
とも一部がＬＤＤ（Lightly doped drain)構造を有して
いるのがよい。なお、ＬＤＤ構造は、ゲート−ドレイン
間のみならず、ゲート−ソース間にも、又はゲート−ソ
ース間及びゲート−ドレイン間の両方に設けてもよい
（これをダブルＬＤＤと呼ぶ）。
【００２９】特に、前記ＭＯＳＴＦＴは表示部では、ｎ
ＭＯＳ又はｐＭＯＳ又はｃＭＯＳのＬＤＤ型ＴＦＴを構
成し、また周辺駆動回路部では、ｃＭＯＳ又はｎＭＯＳ
又はｐＭＯＳＴＦＴ又はこれらの混在を構成しているの
がよい。
【００３０】そして、前記ＭＯＳＴＦＴを前記段差によ
る基板凹部内及び／又は基板凹部外の凹部付近に設けて
よい。
【００３１】この場合、前記第１の基板の一方の面上に
段差を形成し、この段差を含む前記基板上に単結晶、多
結晶又はアモルファスシリコン層を形成し、前記第２の
薄膜トランジスタを、前記単結晶、多結晶又はアモルフ
ァスシリコン層をチャンネル領域、ソース領域及びドレ
イン領域とし、前記チャンネル領域の上部及び／又は下
部にゲート部を有するトップゲート型、ボトムゲート型
又はデュアルゲート型としてよい。
【００３２】この場合も、断面において底面に対し側面
が直角状若しくは下端側へ望ましくは９０°以下の底角
をなすように傾斜状となるような凹部として上記と同様
の前記段差を形成し、この段差を前記単結晶シリコン層
のグラフォエピタキシャル成長時のシードとする。
【００３３】前記第２の薄膜トランジスタは、前記第１
の基板及び／又はその上の膜に形成した前記段差による
基板凹部内及び／又は外に設け、前記第１の薄膜トラン
ジスタと同様にグラフォエピタキシャル成長による単結
晶シリコン層を用いて、そのソース、ドレイン、チャン
ネルの各領域を形成してよい。
【００３４】この第２の薄膜トランジスタでも、上記し
たと同様、前記単結晶、多結晶又はアモルファスシリコ
ン層の３族又は５族の不純物種及び／又はその濃度を制
御したり、前記段差を、前記第２の薄膜トランジスタの
前記チャンネル領域、前記ソース領域及び前記ドレイン
領域で形成される素子領域の少なくとも一辺に沿って形
成してよい。また、前記単結晶、多結晶又はアモルファ
スシリコン層下のゲート電極をその側端部にて台形状に
するのがよい。前記第１の基板と前記単結晶、多結晶又
はアモルファスシリコン層との間に拡散バリア層が設け
てよい。
【００３５】前記第１及び／又は第２の薄膜トランジス
タのソース又はドレイン電極を前記段差を含む領域上に
形成するのがよい。
【００３６】前記第１の薄膜トランジスタを、チャンネ
ル領域の上部及び／又は下部にゲート部を有するトップ
ゲート型、ボトムゲート型又はデュアルゲート型の中か
ら選ばれた少なくともデュアルゲート型とし、かつ、表
示部において画素電極をスイッチングするスイッチング
素子を、前記トップゲート型、前記ボトムゲート型又は
前記デュアルゲート型の第２の薄膜トランジスタとして
よい。
【００３７】この場合、チャンネル領域の下部に設けら
れたゲート電極を耐熱性材料で形成したり、前記第２の
薄膜トランジスタの上部ゲート電極と前記第１の薄膜ト
ランジスタのゲート電極とを共通の材料で形成してよ
い。
【００３８】前記周辺駆動回路部において、前記第１の
薄膜トランジスタ以外に、多結晶又はアモルファスシリ
コン層をチャンネル領域とし、このチャンネル領域の上
部及び／又は下部にゲート部を有するトップゲート型、
ボトムゲート型又はデュアルゲート型の薄膜トランジス
タ、或いは前記単結晶シリコン層又は多結晶シリコン層
又はアモルファスシリコン層を用いたダイオード、抵
抗、キャパシタンス、インダクタンス素子などを設けて
よい。
【００３９】前記周辺駆動回路部及び／又は前記表示部
の薄膜トランジスタを、シングルゲート又はマルチゲー
トに構成してよい。
【００４０】前記周辺駆動回路部及び／又は前記表示部
のｎ又はｐチャンネル型の薄膜トランジスタがデュアル
ゲート型であるときには、上部又は下部ゲート電極を電
気的にオープンとするか或いは任意の負電圧（ｎチャン
ネル型の場合）又は正電圧（ｐチャンネル型の場合）を
印加し、ボトムゲート型又はトップゲート型の薄膜トラ
ンジスタとして動作するのがよい。
【００４１】前記周辺駆動回路部の薄膜トランジスタを
ｎチャンネル型、ｐチャンネル型又は相補型の前記第１
の薄膜トランジスタとし、前記表示部の薄膜トランジス
タを、単結晶シリコン層をチャンネル領域とするときは
ｎチャンネル型、ｐチャンネル型又は相補型であり、多
結晶シリコン層をチャンネル領域とするときにはｎチャ
ンネル型、ｐチャンネル型又は相補型とし、アモルファ
スシリコン層をチャンネル領域とするときにはｎチャン
ネル型、ｐチャンネル型又は相補型としてよい。
【００４２】本発明において、前記単結晶シリコン層の
成長後、この単結晶シリコン層上にゲート絶縁膜とゲー
ト電極とからなる上部ゲート部を形成し、この上部ゲー
ト部をマスクとして前記単結晶シリコン層に３族又は５
族の不純物元素を導入して前記チャンネル領域、前記ソ
ース領域及び前記ドレイン領域を形成してよい。
【００４３】また、前記第２の薄膜トランジスタがボト
ムゲート型又はデュアルゲート型であるときは、前記チ
ャンネル領域の下部に耐熱性材料からなる下部ゲート電
極を設け、このゲート電極上にゲート絶縁膜を形成して
下部ゲート部を形成した後、前記段差の形成工程を含め
て前記第１の薄膜トランジスタと共通の工程を経て前記
第２の薄膜トランジスタを形成することができる。この
場合、前記第２の薄膜トランジスタの上部ゲート電極と
前記第１の薄膜トランジスタのゲート電極とを共通の材
料で形成することができる。
【００４４】また、前記下部ゲート部上に前記単結晶シ
リコン層を形成した後、この単結晶シリコン層に３族又
は５族の不純物元素を導入し、ソース及びドレイン領域
を形成した後に、活性化処理を行うことができる。
【００４５】また、前記単結晶シリコン層の形成後にレ
ジストをマスクとして前記第１及び第２の薄膜トランジ
スタの各ソース及びドレイン領域を前記不純物元素のイ
オン注入で形成し、このイオン注入後に前記活性化処理
を行い、ゲート絶縁膜の形成後に、前記第１の薄膜トラ
ンジスタの上部ゲート電極と、必要あれば前記第２の薄
膜トランジスタの上部ゲート電極とを形成してよい。
【００４６】前記第２の薄膜トランジスタがトップゲー
ト型のとき、前記単結晶シリコン層の形成後にレジスト
をマスクとして前記第１及び第２の薄膜トランジスタの
各ソース及びドレイン領域を前記不純物元素のイオン注
入で形成し、このイオン注入後に活性化処理を行い、し
かる後に前記第１及び第２の薄膜トランジスタのゲート
絶縁膜とゲート電極とからなる各ゲート部を形成するこ
とができる。
【００４７】或いは、前記第２の薄膜トランジスタがト
ップゲート型のとき、前記単結晶シリコン層の形成後に
前記第１及び第２の薄膜トランジスタの各ゲート絶縁膜
と耐熱性材料からなる各ゲート電極とを形成して各ゲー
ト部を形成し、これらのゲート部及びレジストをマスク
として前記第１及び第２の薄膜トランジスタの各ソース
及びドレイン領域を前記不純物元素のイオン注入で形成
し、このイオン注入後に活性化処理を行ってもよい。
【００４８】また、前記ＬＤＤ構造を形成する際に用い
たレジストマスクを残して、これを覆うレジストマスク
を用いてソース領域及びドレイン領域形成用のイオン注
入を行うことができる。
【００４９】また、前記基板を光学的に不透明又は透明
とし、反射型、又は透過型の表示部用画素電極を設けて
よい。
【００５０】前記表示部が前記画素電極とカラーフィル
タ層との積層構造を有していると、表示アレイ部上にカ
ラーフィルタを作り込むことにより、表示パネルの開口
率、輝度等の改善をはじめ、カラーフィルタ基板の省
略、生産性改善等によるコストダウンが実現する。
【００５１】この場合、前記画素電極が反射電極である
ときは、樹脂膜に最適な反射特性と視野角特性を得るた
めの凹凸を形成し、この上に画素電極を設け、また前記
画素電極が透明電極であるときは、透明平坦化膜によっ
て表面を平坦化し、この平坦化面上に画素電極を設ける
のがよい。
【００５２】前記表示部は、前記ＭＯＳＴＦＴによる駆
動で発光又は調光を行うように構成し、例えば液晶表示
装置（ＬＣＤ）、エレクトロルミネセンス表示装置（Ｅ
Ｌ）又は電界放出型表示装置（ＦＥＤ）、発光ポリマー
表示装置（ＬＥＰＤ）、発光ダイオード表示装置（ＬＥ
Ｄ）などとして構成してよい。この場合、前記表示部に
複数の前記画素電極をマトリクス状に配列し、これらの
画素電極のそれぞれに前記スイッチング素子を接続して
よい。
【００５３】次に、本発明を好ましい実施の形態につい
て更に詳細に説明する。
【００５４】＜第１の実施の形態＞図１〜図１２は、本
発明の第１の実施の形態を示すものである。
【００５５】本実施の形態は、耐熱性基板に設けた上述
した段差（凹部）をシードとして触媒ＣＶＤ法により単
結晶シリコン層を低温グラフォエピタキシャル成長さ
せ、これを用いてデュアルゲート型ＭＯＳＴＦＴを周辺
駆動回路部に構成したアクティブマトリクス反射型液晶
表示装置（ＬＣＤ）に関するものである。まず、この反
射型ＬＣＤの全体のレイアウトを図１０〜図１２につい
て説明する。
【００５６】図１１に示すように、このアクティブマト
リクス反射型ＬＣＤは、主基板１（これはアクティブマ
トリクス基板を構成する。）と対向基板３２とをスペー
サ（図示せず）を介して貼り合わせたフラットパネル構
造からなり、両基板１−３２間に液晶（ここでは図示せ
ず）が封入されている。主基板１の表面には、マトリク
ス状に配列した画素電極２９（又は４１）と、この画素
電極を駆動するスイッチング素子とからなる表示部、及
びこの表示部に接続される周辺駆動回路部とが設けられ
ている。
【００５７】表示部のスイッチング素子は、本発明に基
づくｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳでＬＤＤ構造の
トップゲート型ＭＯＳＴＦＴで構成される。また、周辺
駆動回路部にも、回路要素として、本発明に基づくデュ
アルゲート型ＭＯＳＴＦＴのｃＭＯＳ又はｎＭＯＳ又は
ｐＭＯＳＴＦＴ又はこれらの混在が形成されている。な
お、一方の周辺駆動回路部はデータ信号を供給して各画
素のＴＦＴを水平ライン毎に駆動する水平駆動回路であ
り、また他方の周辺駆動回路部は各画素のＴＦＴのゲー
トを走査ライン毎に駆動する垂直駆動回路であり、通常
は表示部の両辺にそれぞれ設けられる。これらの駆動回
路は、点順次アナログ方式、線順次デジタル方式のいず
れも構成できる。
【００５８】図１２に示すように、直交するゲートバス
ラインとデータバスラインの交差部に上記のＴＦＴが配
置され、このＴＦＴを介して液晶容量（ＣLC）に画像情
報を書き込み、次の情報がくるまで電荷を保持する。こ
の場合、ＴＦＴのチャンネル抵抗だけで保持させるには
十分ではないので、それを補うため液晶容量と並列に蓄
積容量（補助容量）（ＣS ）を付加し、リーク電流によ
る液晶電圧の低下を補ってよい。こうしたＬＣＤ用ＴＦ
Ｔでは、画素部（表示部）に使用するＴＦＴの特性と周
辺駆動回路に使用するＴＦＴの特性とでは要求性能が異
なり、特に画素部のＴＦＴではオフ電流の制御、オン電
流の確保が重要な問題となる。このため、表示部には、
後述の如きＬＤＤ構造のＴＦＴを設けることによって、
ゲート−ドレイン間に電界がかかりにくい構造としてチ
ャンネル領域にかかる実効的な電界を低減させ、オフ電
流を低減し、特性の変化も小さくできる。しかし、プロ
セス的には複雑になり、素子サイズも大きくなり、かつ
オン電流が低下するなどの問題も発生するため、それぞ
れの使用目的に合わせた最適設計が必要である。
【００５９】なお、使用可能な液晶としては、ＴＮ液晶
（アクティブマトリクス駆動のＴＮモードに用いられる
ネマチック液晶）をはじめ、ＳＴＮ（スーパーツイステ
ッドネマチック）、ＧＨ（ゲスト・ホスト）、ＰＣ（フ
ェーズ・チェンジ）、ＦＬＣ（強誘電性液晶）、ＡＦＬ
Ｃ（反強誘電性液晶）、ＰＤＬＣ（ポリマー分散型液
晶）等の各種モード用の液晶を採用してよい。
【００６０】また、図１３について周辺駆動回路の回路
方式とその駆動方法の概略を述べる。駆動回路はゲート
側駆動回路とデータ側駆動回路に分けられ、ゲート側、
データ側ともにシフトレジスタを構成する必要がある。
シフトレジスタは一般的に、ｐＭＯＳＴＦＴとｎＭＯＳ
ＴＦＴの両方を使用したもの（いわゆるＣＭＯＳ回路）
やいずれか一方のＭＯＳＴＦＴのみを使用したものがあ
るが、動作速度、信頼性、低消費電力の面でｃＭＯＳＴ
ＦＴ又はＣＭＯＳ回路が一般的である。
【００６１】走査側駆動回路はシフトレジスタとバッフ
ァから構成されており、水平走査期間と同期したパルス
をシフトレジスタから各ラインに送る。一方、データ側
駆動回路は点順次方式と線順次方式の二つの駆動方法が
あり、図示した点順次方式では回路の構成は比較的簡単
であって、表示信号をアナログスイッチを通してシフト
レジスタで制御しながら直接に各画素に書き込む。各画
素に一水平走査時間内に順次書き込む（図中のＲ、Ｇ、
Ｂは各色毎に画素を概略的に示している）。
【００６２】次に、図１〜図１０について、本実施の形
態によるアクティブマトリクス反射型ＬＣＤをその製造
工程に従って説明する。但し、図１〜図６において、各
図の左側は表示部の製造工程、右側は周辺駆動回路部の
製造工程を示す。
【００６３】まず、図１の（１）に示すように、ほうけ
い酸ガラス、石英ガラス、透明性結晶化ガラスなどの絶
縁基板１の一主面において、モリブデン／タンタル（Ｍ
ｏ・Ｔａ）合金のスパッタ膜７１（５００〜６００ｎｍ
厚）を形成する。
【００６４】次いで、図１の（２）に示すように、フォ
トレジスト７０を所定パターンに形成し、これをマスク
にしてＭｏ・Ｔａ膜７１をテーパエッチングし、側端部
７１ａが台形状に２０〜４５度でなだらかに傾斜したゲ
ート電極７１を形成する。
【００６５】次いで、図１の（３）に示すように、フォ
トレジスト７０の除去後に、モリブデン・タンタル合金
膜７１を含む基板１上に、プラズマＣＶＤ法等により、
ＳｉＮ膜（約１００ｎｍ厚）７２とＳｉＯ2 膜（約２０
０ｎｍ厚）７３とを、この順に積層したゲート絶縁膜を
形成する。
【００６６】次いで、図２の（４）に示すように、少な
くともＴＦＴ形成領域に、フォトレジスト２を所定パタ
ーンに形成し、これをマスクとして例えばＣＦ4 プラズ
マのＦ+ イオン３を照射し、リアクティブイオンエッチ
ング（ＲＩＥ）などの汎用フォトリソグラフィ及びエッ
チング（フォトエッチング）によってゲート絶縁膜に
（更には基板１にも）段差４を適当な形状及び寸法で複
数個形成する。
【００６７】この場合、絶縁基板１として石英ガラス、
透明性結晶化ガラス、セラミック等（但し、後述の透過
型ＬＣＤでは、不透明のセラミック基板や低透明性の結
晶化ガラスは使用できない。）の高耐熱性基板（８〜１
２インチφ、７００〜８００μｍ厚）が使用可能であ
る。また、段差４は、後述の単結晶シリコンのグラフォ
エピタキシャル成長時のシードとなるものであって、深
さｄ０．３〜０．４μｍ、幅ｗ２〜１０μｍ、長さ（紙
面垂直方向）１０〜２０μｍであってよく、底辺と側面
のなす角（底角）は直角とする。なお、基板１の表面に
は、ガラス基板からのＮａイオンなどの拡散防止のた
め、ＳｉＮ膜（例えば５０〜２００ｎｍ厚）と必要に応
じてシリコン酸化膜（以後ＳｉＯ2 膜と呼ぶ。）（例え
ば約１００ｎｍ厚）を予め連続形成してよい。
【００６８】次いで、図２の（５）に示すように、フォ
トレジスト２の除去後に、特開昭６３−４０３１４号公
報などにも示されている触媒ＣＶＤ法（基板温度２００
〜８００℃）によって、段差４を含む全面に単結晶シリ
コン膜７を数μｍ〜０．００５μｍ（例えば０．１μ
ｍ）の厚みにグラフォエピタキシャル成長させる。この
際、下地のゲート電極７１の側端部７１ａはなだらかな
傾斜面となっているので、この面上には、段差４による
エピタキシャル成長を阻害せず、段切れなしに単結晶シ
リコン層７が成長することになる。基板１がほうけい酸
ガラスの場合は基板温度を２００〜６００℃とし、石英
ガラスや結晶化ガラス、セラミック基板の場合は基板温
度を６００〜８００℃とする。
【００６９】この場合、触媒ＣＶＤは、図８に示す装置
を用いて行なってよい。この触媒ＣＶＤ装置によれば水
素化ケイ素（例えばモノシラン又はジシラン）ガス１０
０（及び必要に応じてＢ2 Ｈ6 やＰＨ6 、ＡS Ｈ3 など
のドーピングガス）は供給導管から堆積室１０１へ導入
される。堆積室１０１の内部には、基板１を支持するた
めのサセプター１０２と、このサセプターに対向配置さ
れたコイル状の触媒体１０３とがそれぞれ配されてい
る。そして、基板１は外部加熱手段１０４（例えば電熱
手段）で加熱され、また触媒体１０３は例えば抵抗線と
して融点以下（特に８００〜２０００℃、タングステン
の場合は約１７００℃）に加熱して活性化される。
【００７０】そして、堆積室１０１内では、雰囲気を窒
素から水素に換気（約１５〜２０分）してから約２００
〜８００℃に昇温し、シランガスが触媒体１０３と接触
して触媒的に分解し、低温（例えば３００℃）に保持さ
れた基板１上に堆積する。堆積時間は成長させるエピタ
キシャル成長層厚から求め、また成長終了後は降温さ
せ、水素を窒素に換気し、基板１を取出す。このように
して、触媒体１０３による触媒反応又は熱分解反応によ
って、高エネルギーをもつシリコン原子又は原子の集団
を形成し、しかもシードとなる段差４上に堆積させるの
で、通常の熱又はプラズマＣＶＤ法における堆積可能温
度より著しく低い低温の領域で単結晶シリコン層を堆積
させることができる。
【００７１】なお、基板１の加熱は、電気炉等を用いて
基板全体を均一に加熱する方法の他に、光レーザー、電
子ビーム等によって、所定の場所のみ、例えば、ＴＦＴ
形成領域のみを局部的に加熱する方法も可能である。
【００７２】上記のようにして堆積した単結晶シリコン
層７は（１００）面が基板上にエピタキシャル成長した
ものであるが、これは、グラフォエピタキシャル成長と
称される公知の現象によるものである。これについて
は、図９に示すように、非晶質基板（ガラス）１に上記
の段差４の如き垂直な壁を作り、この上にエピタキシャ
ル成長層を形成すると、図９（ａ）のようなランダムな
面方位であったものが図９（ｂ）のように（１００）面
が段差４の面に沿って結晶成長する。この単結晶粒の大
きさは、温度・時間に比例して大きくなるが、温度・時
間を低く、短くする時は、上記段差の間隔を短くしなけ
ればならない。また、上記段差の形状を図１０（ａ）〜
（ｆ）のように種々に変えることによって、成長層の結
晶方位を制御することができる。ＭＯＳトランジスタを
作成する場合は、（１００）面が最も多く採用されてい
る。要するに、段差４の断面形状は、底辺角部の角度
（底角）が直角をはじめ、上端から下端にかけて内向き
又は外向きに傾斜していてもよく、結晶成長が生じ易い
特定方向の面を有していればよい。段差４の底角は通常
は直角又は９０°以下が望ましく、その底面の角部は僅
かな曲率を有しているのがよい。
【００７３】こうして、触媒ＣＶＤ法とグラフォエピタ
キシャル成長によって基板１上に単結晶シリコン層７を
析出させた後、単結晶シリコン層７をチャンネル領域と
するデュアルゲート型ＭＯＳＴＦＴを周辺駆動回路部
に、トップゲート型ＭＯＳＴＦＴを表示部にそれぞれ作
製する。
【００７４】まず、上記のグラフォエピタキシャル成長
による単結晶シリコン層７の不純物濃度はばらついてい
るので、全面にＰ型キャリア不純物、例えばボロンイオ
ンを適量ドーピングして比抵抗を調整する。また、ｐＭ
ＯＳＴＦＴ形成領域のみ、選択的にＮ型キャリア不純物
をドーピングしてＮ型ウエルを形成する。例えば、ｐチ
ャンネルＴＦＴ部をフォトレジスト（図示せず）でマス
クし、Ｐ型不純物イオン（例えばＢ+ ）を１０ｋＶで
２．７×１０11ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピ
ングし、比抵抗を調整する。また、図２の（６）に示す
ように、ｐＭＯＳＴＦＴ形成領域の不純物濃度制御のた
め、ｎＭＯＳＴＦＴ部をフォトレジスト６０でマスク
し、Ｎ型不純物イオン（例えばＰ+ ）６５を１０ｋＶで
１×１０11ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング
し、Ｎ型ウエル７Ａを形成する。
【００７５】次いで、図３の（７）に示すように、単結
晶シリコン層７の全面上に、プラズマＣＶＤ、高密度プ
ラズマＣＶＤ、触媒ＣＶＤ法等でＳｉＯ2 （約２００ｎ
ｍ厚）とＳｉＮ（約１００ｎｍ厚）をこの順に連続形成
してゲート絶縁膜８を形成し、更に、モリブデン・タン
タル（Ｍｏ・Ｔａ）合金のスパッタ膜９（５００〜６０
０ｎｍ厚）を形成する。
【００７６】次いで、図３の（８）に示すように、汎用
のフォトリソグラフィ技術により、表示領域のＴＦＴ部
の段差領域（凹部）内と、周辺駆動領域のＴＦＴ部の段
差領域（凹部）外とにそれぞれフォトレジストパターン
１０を形成し、連続したエッチングにより、（Ｍｏ・Ｔ
ａ）合金のゲート電極１１とゲート絶縁膜（ＳｉＮ／Ｓ
ｉＯ2 ）１２とを形成し、単結晶シリコン層７を露出さ
せる。（Ｍｏ・Ｔａ）合金膜９は酸系エッチング液、Ｓ
ｉＮはＣＦ4 ガスのプラズマエッチング、ＳｉＯ2 はフ
ッ酸系エッチング液で処理する。
【００７７】次いで、図３の（９）に示すように、周辺
駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示領
域のｎＭＯＳＴＦＴのゲート部をフォトレジスト１３で
カバーし、露出したｎＭＯＳＴＦＴのソース／ドレイン
領域にリンイオン１４を例えば２０ｋＶで５×１０13ａ
ｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオン注
入）して、Ｎ- 型層からなるＬＤＤ部１５を自己整合的
（セルフアライン）に形成する。
【００７８】次いで、図４の（１０）に示すように、周
辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎ
ＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴ
のゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はひ素イオン１７を例えば２
０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でド
ーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型
層からなるソース部１８及びドレイン部１９とＬＤＤ部
１５とを形成する。
【００７９】次いで、図４の（１１）に示すように、周
辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴ
ＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジス
ト２０でカバーし、露出した領域にボロンイオン２１を
例えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドー
ズ量でドーピング（イオン注入）してｐＭＯＳＴＦＴの
Ｐ+ 層のソース部２２及びドレイン部２３を形成する。
なお、この作業は、ｎＭＯＳ周辺駆動回路の場合はｐＭ
ＯＳＴＦＴが無いので、不要な作業である。
【００８０】次いで、図４の（１２）に示すように、Ｔ
ＦＴ、ダイオードなどの能動素子部や、抵抗、インダク
タンスなどの受動素子部をアイランド化するため、フォ
トレジスト２４を設け、周辺駆動領域及び表示領域のす
べての能動素子部及び受動素子部以外の単結晶シリコン
薄膜層を汎用フォトリソグラフィ及びエッチング技術で
除去する。エッチング液はフッ酸系である。
【００８１】次いで、図５の（１３）に示すように、プ
ラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等
により、ＳｉＯ2 膜（約２００ｎｍ厚）及びリンシリケ
ートガラス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に
全面に連続形成して保護膜２５を形成する。
【００８２】そして、この状態で単結晶シリコン層を活
性化処理する。この活性化においてハロゲン等のランプ
アニール条件は約１０００℃、約１０秒程度であり、こ
れに耐えるゲート電極材が必要であるが、高融点のＭｏ
・Ｔａ合金は適している。このゲート電極材は従って、
ゲート部のみならず配線として広範囲に亘って引き廻し
て設けることができる。なお、ここでは高価なエキシマ
レーザーアニールは使用しないが、仮に利用するとすれ
ば、その条件はＸｅＣｌ（３０８ｎｍ波長）で全面、又
は能動素子部及び受動素子部のみの選択的な９０％以上
のオーバーラップスキャンニングが望ましい。
【００８３】次いで、図５の（１４）に示すように、汎
用フォトリソグラフィ及びエッチング技術により、周辺
駆動回路の全ＴＦＴのソース／ドレイン部、及び表示用
ＴＦＴのソース部のコンタクト用窓開けを行う。
【００８４】そして、全面に５００〜６００ｎｍ厚のア
ルミニウム又はアルミニウム合金、例えば１％Ｓｉ入り
アルミニウム又は１〜２％銅入りアルミニウム、銅等の
スパッタ膜を形成し、汎用フォトリソグラフィ及びエッ
チング技術により、周辺駆動回路及び表示部のすべての
ＴＦＴのソース電極２６と周辺駆動回路部のドレイン電
極２７を形成すると同時に、データライン及びゲートラ
インを形成する。その後に、フォーミングガス（Ｎ2 ＋
Ｈ2 ）中、約４００℃／１ｈで、シンター処理する。
【００８５】次いで、図５の（１５）に示すように、プ
ラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等
により、ＰＳＧ膜（約３００ｎｍ厚）及びＳｉＮ膜（約
３００ｎｍ厚）からなる絶縁膜３６を全面に形成する。
次いで、表示用ＴＦＴのドレイン部のコンタクト用窓開
けを行う。なお、画素部のＳｉＯ2 、ＰＳＧ及びＳｉＮ
膜は除去する必要はない。
【００８６】反射型液晶表示装置の基本的要件として
は、液晶パネルの内部に入射光を反射させる機能と散乱
させる機能を合わせ持たなければならない。これは、デ
ィスプレイに対する観察者の方向はほぼ決まっている
が、入射光の方向が一義的に決められないためである。
このため、任意の方向に点光源が存在することを想定し
て反射板の設計を行う必要がある。そこで、図６の（１
６）に示すように、全面に、スピンコート等で２〜３μ
ｍ厚みの感光性樹脂膜２８を形成し、図６の（１７）に
示すように、汎用フォトリソグラフィ及びエッチング技
術により、少なくとも画素部に最適な反射特性と視野角
特性を得るための凹凸形状パターンを形成し、リフロー
させて凹凸粗面２８Ａからなる反射面下部を形成する。
同時に表示用ＴＦＴのドレイン部のコンタクト用の樹脂
窓開けを行う。
【００８７】次いで、図６の（１８）に示すように、全
面に４００〜５００ｎｍ厚のアルミニウム又は１％Ｓｉ
入りアルミニウム等のスパッタ膜を形成し、汎用フォト
リソグラフィ及びエッチング技術により、画素部以外の
アルミニウム膜等を除去し、表示用ＴＦＴのドレイン部
１９と接続した凹凸形状のアルミニウム等の反射部２９
を形成する。これは表示用の画素電極として用いられ
る。その後に、フォーミングガス中、約３００℃／１ｈ
でシンター処理し、コンタクトを十分にする。尚、反射
率を高めるために、アルミニウム系に代えて銀又は銀合
金を使用してもよい。
【００８８】以上のようにして、触媒ＣＶＤ法により段
差４を低温グラフォエピタキシャル成長のシードとして
単結晶シリコン層７を形成し、この単結晶シリコン層７
を用いた表示部及び周辺駆動回路部にそれぞれ、トップ
ゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、デュアルゲート型
のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯ
Ｓ回路を作り込んだ表示部−周辺駆動回路部一体型のア
クティブマトリクス基板３０を作製することができる。
【００８９】次に、このアクティブマトリクス基板（駆
動基板）３０を用いて、反射型液晶表示装置（ＬＣＤ）
を製造する方法を図７について説明する。以降では、こ
のアクティブマトリクス基板をＴＦＴ基板と呼称する。
【００９０】このＬＣＤの液晶セルを面面組立で作製す
る場合（２インチサイズ以上の中／大型液晶パネルに適
している。）、まずＴＦＴ基板３０と、全面ベタのＩＴ
Ｏ（Ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）電極３１を設
けた対向基板３２の素子形成面に、ポリイミド配向膜３
３、３４を形成する。このポリイミド配向膜はロールコ
ート、スピンコート等により５０〜１００ｎｍ厚に形成
し、１８０℃／２ｈで硬化キュアする。
【００９１】次いで、ＴＦＴ基板３０と対向基板３２を
ラビング、又は光配向処理する。ラビングバフ材にはコ
ットンやレーヨン等があるが、バフかす（ゴミ）やリタ
デーション等の面からはコットンの方が安定している。
光配向は非接触の線型偏光紫外線照射による液晶分子の
配向技術である。なお、配向には、ラビング以外にも、
偏光又は非偏光を斜め入射させることによって高分子配
向膜を形成することができる（このような高分子化合物
は、例えばアゾベンゼンを有するポリメチルメタクリレ
ート系高分子等がある）。
【００９２】次いで、洗浄後に、ＴＦＴ基板３０側には
コモン剤塗布、対向基板３２側にはシール剤塗布する。
ラビングバフかす除去のために、水、又はＩＰＡ（イソ
プロピルアルコール）洗浄する。コモン剤は導電性フィ
ラーを含有したアクリル、又はエポキシアクリレート、
又はエポキシ系接着剤であってよく、シール剤はアクリ
ル、又はエポキシアクリレート、又はエポキシ系接着剤
であってよい。加熱硬化、紫外線照射硬化、紫外線照射
硬化＋加熱硬化のいずれも使用できるが、重ね合せの精
度と作業性からは紫外線照射硬化＋加熱硬化タイプが良
い。
【００９３】次いで、対向基板３２側に所定のギャップ
を得るためのスペーサを散布し、ＴＦＴ基板３０と所定
の位置で重ね合せる。対向基板３２側のアライメントマ
ークとＴＦＴ基板３０側のアライメントマークとを精度
よく合わせた後に、紫外線照射してシール剤を仮硬化さ
せ、その後に一括して加熱硬化する。
【００９４】次いで、スクライブブレークして、ＴＦＴ
基板３０と対向基板３２を重ね合せた単個の液晶パネル
を作成する。
【００９５】次いで、液晶３５を両基板３０−３２間の
ギャップ内に注入し、注入口を紫外線接着剤で封止後
に、ＩＰＡ洗浄する。液晶の種類はなんでも良いが、例
えばネマティック液晶を用いる高速応答のＴＮ（ツイス
トネマティック）モードが一般的である。
【００９６】次いで、加熱急冷処理して、液晶３５を配
向させる。
【００９７】次いで、ＴＦＴ基板３０のパネル電極取り
出し部にフレキシブル配線を異方性導電膜の熱圧着で接
続し、更に対向基板３２に偏光板を貼合わせる。
【００９８】また、液晶パネルの面単組立の場合（２イ
ンチサイズ以下の小型液晶パネルに適している。）、上
記と同様、ＴＦＴ基板３０と対向基板３２の素子形成面
に、ポリイミド配向３３、３４を形成し、両基板をラビ
ング、又は非接触の線型偏光紫外線光の配向処理する。
【００９９】次いで、ＴＦＴ基板３０と対向基板３２を
ダイシング又はスクライブブレークで単個に分割し、水
又はＩＰＡ洗浄する。ＴＦＴ基板３０にはコモン剤塗
布、対向基板３２にはスペーサ含有のシール剤塗布し、
両基板を重ね合せる。これ以降のプロセスは上記に準ず
る。
【０１００】上記した反射型ＬＣＤにおいて、対向基板
３２はＣＦ（カラーフィルタ）基板であって、カラーフ
ィルタ層４６をＩＴＯ電極３１下に設けたものである。
対向基板３２側からの入射光は反射膜２９で効率良く反
射されて対向基板３２側から出射する。
【０１０１】他方、ＴＦＴ基板３０として、図７のよう
な上記した基板構造以外に、ＴＦＴ基板３０にカラーフ
ィルタを設けたオンチップカラーフィルタ（ＯＣＣＦ）
構造のＴＦＴ基板とするときには、対向基板３２にはＩ
ＴＯ電極がベタ付け（又はブラックマスク付きのＩＴＯ
電極がベタ付け）される。
【０１０２】なお、図１２に示した補助容量ＣS を画素
部に組み込む場合は、上記した基板１上に設けた誘電体
層（図示せず）を単結晶シリコンのドレイン領域１９と
接続すればよい。
【０１０３】以上に説明したように、本実施の形態によ
れば、次の如き顕著な作用効果が得られる。
【０１０４】（ａ）所定形状／寸法の段差４を基板１に
形成し、その段差の底辺の角をシードとして低温グラフ
ォエピタキシャル成長（但し、成長時の加熱温度は２０
０〜８００℃、好ましくは３００〜４００℃と比較的低
温）させることにより、５４０ｃｍ2 ／ｖ・ｓｅｃ以上
の高い電子移動度の単結晶シリコン層７が得られるの
で、高性能ドライバ内蔵のＬＣＤの製造が可能となる。
【０１０５】（ｂ）この単結晶シリコン層は、従来のア
モルファスシリコン層や多結晶シリコン層に比べて、単
結晶シリコン基板並の高い電子及び正孔移動度を示すの
で、これによる単結晶シリコンデュアルゲート型ＭＯＳ
ＴＦＴは、高いスイッチング特性と低リーク電流のＬＤ
Ｄ構造を有するｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳＴＦ
Ｔの表示部と、高い駆動能力のｃＭＯＳ、ｎＭＯＳ又は
ｐＭＯＳＴＦＴ又はこれらの混在からなる周辺駆動回路
部とを一体化した構成が可能となり、高画質、高精細、
狭額縁、大画面、高効率の表示パネルが実現する。この
単結晶シリコン薄膜７は十分に高い正孔移動度を示すた
め、電子と正孔をそれぞれ単独でも、或いは双方を組み
合せて駆動する周辺駆動回路を作製でき、これをｎＭＯ
Ｓ又はｐＭＯＳ又はｃＭＯＳのＬＤＤ構造の表示用ＴＦ
Ｔと一体化したパネルを実現できる。また、小型〜中型
パネルの場合には、周辺の一対の垂直駆動回路の一方を
省略できる可能性がある。
【０１０６】（ｃ）特に、周辺駆動回路にデュアルゲー
ト型のＭＯＳＴＦＴを用いているので、シングルゲート
型のＴＦＴに比べて１．５〜２倍高い駆動能力のｃＭＯ
Ｓ、ｎＭＯＳ又はｐＭＯＳＴＦＴを構成でき、より高性
能で駆動能力の大きなＴＦＴとなり、特に周辺駆動回路
の一部に大きな駆動能力のＴＦＴが必要な場合は好適と
なる。また、デュアルゲート構造は、上下のゲート部の
選択によってトップゲート型にもボトムゲート型にも容
易に変更することができ、また、上下のゲート部のいず
れかが動作不能となっても一方のゲート部を使用できる
ことも利点である。
【０１０７】（ｄ）そして、上記したシリコンエピタキ
シャル成長時の加熱処理温度は８００℃以下が可能であ
るから、絶縁基板上に比較的低温（例えば３００〜４０
０℃以下）で単結晶シリコン膜７を均一に形成すること
ができる。なお、基板としては、石英ガラスや結晶化ガ
ラス、セラミック基板などをはじめ、ほうけい酸ガラス
（更には耐熱性有機基板）などのように歪点が低く、低
コストで物性も良好な基板材質を任意に選択でき、ま
た、基板の大型化も可能となる。
【０１０８】（ｅ）固相成長法の場合のような中温で長
時間のアニールや、エキシマレーザーアニールが不要と
なるから、生産性が高く、高価な製造設備が不要でコス
トダウンが可能となる。
【０１０９】（ｆ）このグラフォエピタキシャル成長で
は、触媒ＣＶＤのガス組成比などの条件、段差の形状、
基板加熱温度、添加するＮ型又はＰ型キャリア不純物濃
度等の調整により、広範囲のＮ型又はＰ型等の導電型と
高移動度の単結晶シリコン層が容易に得られるので、Ｖ
ｔｈ（しきい値）調整が容易であり、低抵抗化による高
速動作が可能である。
【０１１０】（ｇ）表示アレイ部上にカラーフィルタを
作り込めば、表示パネルの開口率、輝度等の改善をはじ
め、カラーフィルタ基板の省略、生産性改善等によるコ
ストダウンが実現する。
【０１１１】＜第２の実施の形態＞図１４〜図１６につ
いて、本発明の第２の実施の形態を説明する。
【０１１２】本実施の形態は、上述の第１の実施の形態
と比べて、同様のトップゲート型ＭＯＳＴＦＴを表示部
に、デュアルゲート型ＭＯＳＴＦＴを周辺駆動回路部に
有するが、上述の第１の実施の形態とは異なって、透過
型ＬＣＤに関するものである。即ち、図１の（１）から
図４の（１５）に示す工程までは同様であるが、その工
程後に、図１４の（１６）に示すように、絶縁膜２５、
３６に表示用ＴＦＴのドレイン部コンタクト用の窓開け
１９を行うと同時に、透過率向上のために画素開口部の
不要なＳｉＯ2 、ＰＳＧ及びＳｉＮ膜を除去する。
【０１１３】次いで、図１４の（１７）に示すように、
全面にスピンコート等で２〜３μｍ厚みの感光性アクリ
ル系透明樹脂の平坦化膜２８Ｂを形成し、汎用フォトリ
ソグラフィにより、表示用ＴＦＴのドレイン側の透明樹
脂２８Ｂの窓開けを行い、所定条件で硬化させる。
【０１１４】次いで、図１４の（１８）に示すように、
全面に１３０〜１５０ｎｍ厚のＩＴＯスパッタ膜を形成
し、汎用フォトリソグラフィ及びエッチング技術によ
り、表示用ＴＦＴのドレイン部１９とコンタクトしたＩ
ＴＯ透明電極４１を形成する。そして、熱処理（フォー
ミングガス中、２００〜２５０℃／１ｈ）により、表示
用ＴＦＴのドレインとＩＴＯのコンタクト抵抗の低減化
とＩＴＯ透明度の向上を図る。
【０１１５】そして、図１５に示すように、対向基板３
２と組み合わせ、上述の第１の実施の形態と同様にして
透過型ＬＣＤを組み立てる。但し、ＴＦＴ基板側にも偏
光板を貼り合わせる。この透過型ＬＣＤでは、実線のよ
うに透過光が得られるが、一点鎖線のように対向基板３
２側からの透過光が得られるようにもできる。
【０１１６】この透過型ＬＣＤの場合、次のようにして
オンチップカラーフィルタ（ＯＣＣＦ）構造とオンチッ
プブラック（ＯＣＢ）構造を作製することができる。
【０１１７】即ち、図１の（１）〜図５の（１４）まで
の工程は上記の工程に準じて行うが、その後、図１６の
（１５）に示すように、ＰＳＧ／ＳｉＯ2 の絶縁膜２５
のドレイン部も窓開けしてドレイン電極用のアルミニウ
ム埋込み層４１Ａを形成した後、ＳｉＮ／ＰＳＧの絶縁
膜３６を形成する。
【０１１８】次いで、図１６の（１６）に示すように、
Ｒ、Ｇ、Ｂの各色を各セグメント毎に顔料分散したフォ
トレジスト６１を所定厚さ（１〜１．５μｍ）で形成し
た後、図１６の（１７）に示すように、汎用フォトリソ
グラフィ技術で所定位置（各画素部）のみを残すパター
ニングで各カラーフィルタ層６１（Ｒ）、６１（Ｇ）、
６１（Ｂ）を形成する（オンチップカラーフィルタ構
造）。この際、ドレイン部の窓開けも行う。なお、不透
明なセラミック基板や低透過率のガラス及び耐熱性樹脂
基板は使用できない。
【０１１９】次いで、図１６の（１７）に示すように、
表示用ＴＦＴのドレインに連通するコンタクトホール
に、カラーフィルタ層上にかけてブラックマスク層とな
る遮光層４３を金属のパターニングで形成する。例え
ば、スパッタ法により、モリブデンを２００〜２５０ｎ
ｍ厚で成膜し、表示用ＴＦＴを覆って遮光する所定の形
状にパターニングする（オンチップブラック構造）。
【０１２０】次いで、図１６の（１８）に示すように、
透明樹脂の平坦化膜２８Ｂを形成し、更にこの平坦化膜
に設けたスルーホールにＩＴＯ透明電極４１を遮光層４
３に接続するように形成する。
【０１２１】このように、表示アレイ部上に、カラーフ
ィルタ６１やブラックマスク４３を作り込むことによ
り、液晶表示パネルの開口率を改善し、またバックライ
トも含めたディスプレイモジュールの低消費電力化が実
現する。
【０１２２】＜第３の実施の形態＞図１７〜図２５は、
本発明の第３の実施の形態を示すものである。
【０１２３】本実施の形態では、周辺駆動回路部は上述
した第１の実施の形態と同様のデュアルゲート型のｐＭ
ＯＳＴＦＴとｎＭＯＳＴＦＴとからなるＣＭＯＳ駆動回
路で構成する。表示部は反射型ではあるが、ＴＦＴを各
種ゲート構造のものとして、種々の組み合わせにしてい
る。
【０１２４】即ち、図１７（Ａ）は、上述した第１の実
施の形態と同様のトップゲート型のｎＭＯＳＬＤＤ−Ｔ
ＦＴを表示部に設けているが、図１７（Ｂ）に示す表示
部にはボトムゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、図１
７（Ｃ）に示す表示部にはデュアルゲート型のｎＭＯＳ
ＬＤＤ−ＴＦＴをそれぞれ設けている。これらのボトム
ゲート型、デュアルゲート型ＭＯＳＴＦＴのいずれも、
後述のように、周辺駆動回路部のデュアルゲート型ＭＯ
ＳＴＦＴと共通の工程で作製可能であるが、特にデュア
ルゲート型の場合には上下のゲート部によって駆動能力
が向上し、高速スイッチングに適し、また上下のゲート
部のいずれかを選択的に用いて場合に応じてトップゲー
ト型又はボトムゲート型として動作させることもでき
る。
【０１２５】なお、図１７（Ｂ）のボトムゲート型ＭＯ
ＳＴＦＴにおいて、図中の７１はＭｏ・Ｔａ等のゲート
電極であり、７２はＳｉＮ膜及び７３はＳｉＯ2 膜であ
ってゲート絶縁膜を形成し、このゲート絶縁膜上には周
辺駆動回路部のデュアルゲート型ＭＯＳＴＦＴと同様の
単結晶シリコン層を用いたチャンネル領域等が形成され
ている。また、図１７（Ｃ）のデュアルゲート型ＭＯＳ
ＴＦＴにおいて、下部ゲート部はボトムゲート型ＭＯＳ
ＴＦＴと同様であるが、上部ゲート部は、ゲート絶縁膜
８２をＳｉＯ2 膜とＳｉＮ膜で形成し、この上に上部ゲ
ート電極８３を設けている。但し、いずれにおいても、
グラフォエピタキシャル成長のシードとなる段差４の外
側に各ゲート部を構成している。
【０１２６】次に、上記のボトムゲート型ＭＯＳＴＦＴ
の製造方法を図１８〜図２２で、上記のデュアルゲート
型ＭＯＳＴＦＴの製造方法を図２３〜図２５でそれぞれ
説明する。なお、周辺駆動回路部のデュアルゲート型Ｍ
ＯＳＴＦＴの製造方法は図１〜図６において述べたもの
と同じであるので、ここでは図示を省略している。
【０１２７】表示部において、ボトムゲート型ＭＯＳＴ
ＦＴを製造するには、まず、図１８の（１）に示すよう
に、図１の（１）と同じ工程において、基板１上に、モ
リブデン／タンタル（Ｍｏ・Ｔａ）合金のスパッタ膜７
１（５００〜６００ｎｍ厚）を形成する。
【０１２８】次いで、図１８の（２）に示すように、図
１の（２）と同じ工程において、フォトレジスト７０を
所定パターンに形成し、これをマスクにしてＭｏ・Ｔａ
膜７１をテーパエッチングし、側端部７１ａが台形状に
２０〜４５度でなだらかに傾斜したゲート電極７１を形
成する。
【０１２９】次いで、図１８の（３）に示すように、図
１の（３）と同じ工程において、フォトレジスト７０の
除去後に、モリブデン・タンタル合金膜７１を含む基板
１上に、プラズマＣＶＤ法等により、ＳｉＮ膜（約１０
０ｎｍ厚）７２とＳｉＯ2 膜（約２００ｎｍ厚）７３と
を、この順に積層したゲート絶縁膜を形成する。
【０１３０】次いで、図１９の（４）に示すように、図
２の（４）と同じ工程において、少なくともＴＦＴ形成
領域に、フォトレジスト２を所定パターンに形成し、こ
れをマスクとして上述したと同様に基板１上のゲート絶
縁膜に（更には基板１にも）段差４を適当な形状及び寸
法で複数個形成する。この段差４は、後述の単結晶シリ
コンのグラフォエピタキシャル成長時のシードとなるも
のであって、深さｄ＝０．３〜０．４μｍ、幅ｗ＝２〜
３μｍ、長さ（紙面垂直方向）＝１０〜２０μｍであっ
てよく、底辺と側面のなす角（底角）は直角とする。
【０１３１】次いで、図１９（５）に示すように、フォ
トレジスト２の除去後に、図２の（５）と同じ工程にお
いて、上述したと同様に触媒ＣＶＤ法によって単結晶シ
リコンをグラフォエピタキシャル成長し、厚さ例えば
０．１μｍ程度の単結晶シリコン層７として析出させ
る。この際、下地のゲート電極７１の側端部７１ａはな
だらかな傾斜面となっているので、この面上には、段差
４によるエピタキシャル成長を阻害せず、段切れなしに
単結晶シリコン層７が成長することになる。
【０１３２】次いで、図１９の（６）に示すように、図
３の（９）と同じ工程において、表示部のｎＭＯＳＴＦ
Ｔのゲート部をフォトレジスト１３でカバーし、露出し
たｎＭＯＳＴＦＴのソース／ドレイン領域にリンイオン
１４をドーピング（イオン注入）して、Ｎ- 型層からな
るＬＤＤ部１５を自己整合的に形成する。このとき、ボ
トムゲート電極７１の存在によって表面高低差（又はパ
ターン）を認識し易く、フォトレジスト１３の位置合わ
せ（マスク合わせ）を行い易く、アライメントずれが生
じにくい。
【０１３３】次いで、図２０（７）に示すように、図４
の（１０）と同じ工程において、ｎＭＯＳＴＦＴのゲー
ト部及びＬＤＤ部をフォトレジスト１６でカバーし、露
出した領域にリン又はひ素イオン１７をドーピング（イ
オン注入）して、ｎＭＯＳＴＦＴのＮ+ 型層からなるソ
ース部１８及びドレイン部１９を形成する。
【０１３４】次いで、図２０の（８）に示すように、図
４の（１１）と同じ工程において、ｎＭＯＳＴＦＴの全
部をフォトレジスト２０でカバーし、ボロンイオン２１
をドーピング（イオン注入）して周辺駆動回路部のｐＭ
ＯＳＴＦＴのＰ+ 層のソース部及びドレイン部を形成す
る。
【０１３５】次いで、図２０の（９）に示すように、図
４の（１２）と同じ工程において、能動素子部と受動素
子部をアイランド化するため、フォトレジスト２４を設
け、単結晶シリコン層を汎用フォトリソグラフィ及びエ
ッチング技術で選択的に除去する。
【０１３６】次いで、図２０の（１０）に示すように、
図５の（１３）と同じ工程において、プラズマＣＶＤ、
高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＳｉＯ
2 膜５３（約３００ｎｍ厚）とリンシリケートガラス
（ＰＳＧ）膜５４（約３００ｎｍ厚）をこの順に全面に
形成する。なお、ＳｉＯ2 膜５３とＰＳＧ膜５４は上述
した保護膜２５に相当するものである。そして、この状
態で単結晶シリコン膜を上述したと同様に活性化処理す
る。
【０１３７】次いで、図２１の（１１）に示すように、
図５の（１４）と同じ工程において、汎用フォトリソグ
ラフィ及びエッチング技術により、ソース部のコンタク
ト用窓開けを行う。そして、全面に４００〜５００ｎｍ
厚のアルミニウムのスパッタ膜を形成し、汎用フォトリ
ソグラフィ及びエッチング技術により、ＴＦＴのソース
電極２６を形成すると同時に、データライン及びゲート
ラインを形成する。その後に、フォーミングガス中、約
４００℃／１ｈで、シンター処理する。
【０１３８】次いで、図２１の（１２）に示すように、
図５の（１５）と同じ工程において、高密度プラズマＣ
ＶＤ、触媒ＣＶＤ法等により、ＰＳＧ膜（約３００ｎｍ
厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜３
６を全面に形成し、表示用のＴＦＴのドレイン部のコン
タクト用窓開けを行う。
【０１３９】次いで、図２１の（１３）に示すように、
図６の（１６）と同じ工程において、スピンコート等で
２〜３μｍ厚みの感光性樹脂膜２８を形成し、図２１の
（１４）に示すように、汎用フォトリソグラフィ及びエ
ッチング技術により、少なくとも画素部に最適な反射特
性と視野角特性を得るような凹凸形状パターンを形成
し、リフローさせて凹凸粗面２８Ａからなる反射面下部
を形成する。同時に表示用ＴＦＴのドレイン部のコンタ
クト用の樹脂窓開けを行う。
【０１４０】次いで、図２１の（１４）に示すように、
図６の（１８）と同じ工程において、全面に４００〜５
００ｎｍ厚のアルミニウムのスパッタ膜を形成し、汎用
フォトリソグラフィ及びエッチング技術により、表示用
ＴＦＴのドレイン部１９と接続した凹凸形状のアルミニ
ウム等の反射部２９を形成する。
【０１４１】以上のようにして、触媒ＣＶＤ法により段
差４を低温グラフォエピタキシャル成長のシードとして
形成された単結晶シリコン層７を用いた表示部にボトム
ゲート型のｎＭＯＳＬＤＤ−ＴＦＴ（周辺部ではデュア
ルゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴからな
るＣＭＯＳ駆動回路）を作り込んだ表示部−周辺駆動回
路部一体型のアクティブマトリクス基板３０を作製する
ことができる。
【０１４２】図２２は、表示部に設ける上記のボトムゲ
ート型ＭＯＳＴＦＴのゲート絶縁膜をＭｏ・Ｔａの陽極
酸化法で形成した例を示す。
【０１４３】即ち、図１８の（２）の工程後に、図２１
の（３）に示すようにモリブデン・タンタル合金膜７１
を公知の陽極酸化処理することによって、その表面にＴ
ａ2O5 からなるゲート絶縁膜７４を１００〜２００ｎｍ
厚に形成する。
【０１４４】この後の工程は、図２２の（４）に示すよ
うに、図１９の（４）及び（５）の工程と同様にして段
差４を形成し、触媒ＣＶＤ法により単結晶シリコン膜７
をグラフォエピタキシャル成長した後、図１９の（６）
〜図２１の（１４）の工程と同様にして図２２の（５）
に示すように、アクティブマトリクス基板３０を作製す
る。
【０１４５】次に、表示部において、デュアルゲート型
ＭＯＳＴＦＴを製造するには、まず、図１８の（１）〜
図１９の（５）までの工程は、上述したと同様に行う。
【０１４６】即ち、図２３の（６）に示すように、絶縁
膜７２、７３及び基板１に段差４を形成し、更に、段差
４をシードとして単結晶シリコン層７をグラフォエピタ
キシャル成長させる。次いで、図３の（７）と同じ工程
において、単結晶シリコン薄膜７上の全面に、プラズマ
ＣＶＤ、触媒ＣＶＤ等によりＳｉＯ2 膜（約２００ｎｍ
厚）とＳｉＮ膜（約１００ｎｍ厚）をこの順に連続形成
して絶縁膜８０（これは上述の絶縁膜８に相当）を形成
し、更に、Ｍｏ・Ｔａ合金のスパッタ膜８１（５００〜
６００ｎｍ厚）（これは上述のスパッタ膜９に相当）を
形成する。
【０１４７】次いで、図２３の（７）に示すように、図
３の（８）と同じ工程において、フォトレジストパター
ン１０を形成し、連続したエッチングによりＭｏ・Ｔａ
合金のトップゲート電極８２（これは上述のゲート電極
１２に相当）と、ゲート絶縁膜８３（これは上述のゲー
ト絶縁膜１１に相当）を形成し、単結晶シリコン薄膜層
７を露出させる。
【０１４８】次いで、図２３の（８）に示すように、図
３の（９）と同じ工程において、ｎＭＯＳＴＦＴのトッ
プゲート部をフォトレジスト１３でカバーし、露出した
表示用のｎＭＯＳＴＦＴのソース／ドレイン領域にリン
イオン１４をドーピング（イオン注入）して、Ｎ- 型層
のＬＤＤ部１５を形成する。
【０１４９】次いで、図２３の（９）に示すように、図
４の（１０）と同じ工程において、ｎＭＯＳＴＦＴのゲ
ート部及びＬＤＤ部をフォトレジスト１６でカバーし、
露出した領域にリン又はひ素イオン１７をドーピング
（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型層からな
るソース部１８及びドレイン部１９を形成する。
【０１５０】次いで、図２４の（１０）に示すように、
図４の（１１）と同じ工程において、ｐＭＯＳＴＦＴの
ゲート部をフォトレジスト２０でカバーし、露出した領
域にボロンイオン２１をドーピング（イオン注入）して
周辺駆動回路部のｐＭＯＳＴＦＴのＰ+ 層のソース部及
びドレイン部を形成する。
【０１５１】次いで、図２４の（１１）に示すように、
図４の（１２）と同じ工程において、能動素子部と受動
素子部をアイランド化するため、フォトレジスト２４を
設け、能動素子部と受動素子部以外の単結晶シリコン薄
膜層を汎用フォトリソグラフィ及びエッチング技術で選
択的に除去する。
【０１５２】次いで、図２４の（１２）に示すように、
図５の（１３）と同じ工程において、プラズマＣＶＤ、
高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＳｉＯ
2 膜５３（約２００ｎｍ厚）とリンシリケートガラス
（ＰＳＧ）膜５４（約３００ｎｍ厚）を全面に形成す
る。これらの膜５３、５４は上述の保護膜２５に相当す
る。そして、単結晶シリコン層７を活性化処理する。
【０１５３】次いで、図２４の（１３）に示すように、
図５の（１４）と同じ工程において、ソース部のコンタ
クト用窓開けを行う。そして、全面に４００〜５００ｎ
ｍ厚のアルミニウム等のスパッタ膜を形成し、汎用フォ
トリソグラフィ及びエッチング技術により、ソース電極
２６を形成すると同時に、データライン及びゲートライ
ンを形成する。
【０１５４】次いで、図２５の（１４）に示すように、
図５の（１５）と同じ工程でＰＳＧ膜（約３００ｎｍ
厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜３
６を全面に形成し、表示用のＴＦＴのドレイン部のコン
タクト用窓開けを行う。
【０１５５】次いで、図２５の（１５）に示すように、
全面に、スピンコート等で２〜３μｍ厚みの感光性樹脂
膜２８を形成し、図２５の（１６）に示すように、図６
の（１７）、（１８）の工程と同様に、少なくとも画素
部に凹凸粗面２８Ａからなる反射面下部を形成し、同時
に表示用ＴＦＴのドレイン部のコンタクト用の樹脂窓開
けを行い、更に表示用ＴＦＴのドレイン部１９と接続し
た、最適な反射特性と視野角特性を得るための凹凸形状
のアルミニウム等の反射部２９を形成する。
【０１５６】以上のようにして、触媒ＣＶＤ法により段
差４を低温グラフォエピタキシャル成長のシードとして
形成された単結晶シリコン層７を用い、表示部にデュア
ルゲート型のｎＭＯＳＬＤＤＴＦＴを、周辺駆動回路部
にデュアルゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦ
ＴからなるＣＭＯＳ駆動回路を作り込んだ表示部−周辺
駆動回路部一体型のアクティブマトリクス基板３０を作
製することができる。
【０１５７】＜第４の実施の形態＞図２６〜図３３は、
本発明の第４の実施の形態を示すものである。
【０１５８】本実施の形態では、上述した実施の形態と
は異なり、トップゲート部のゲート電極をアルミニウム
等の比較的耐熱性の低い材料で形成している。
【０１５９】まず、表示部にトップゲート型ＭＯＳＴＦ
Ｔを、周辺駆動回路部にデュアルゲート型ＭＯＳＴＦＴ
を設ける場合には、上述した第１の実施の形態における
図１の（１）〜図２の（５）までの工程は同様に行っ
て、図２６の（６）に示すように、周辺駆動回路部のｐ
ＭＯＳＴＦＴ部にＮ型ウエル７Ａを形成する。
【０１６０】次いで、図２６の（７）に示すように、周
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部をフォトレジスト１３
でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレイ
ン領域にリンイオン１４を例えば２０ｋＶで５×１０13
ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオン注
入）して、Ｎ- 型層からなるＬＤＤ部１５を自己整合的
に形成する。
【０１６１】次いで、図２７の（８）に示すように、周
辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎ
ＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴ
のゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はひ素イオン１７を例えば２
０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でド
ーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型
層からなるソース部１８及びドレイン部１９とＬＤＤ部
１５とを形成する。この場合、仮想線のようにレジスト
１３を残し、これを覆うようにレジスト１６を設けれ
ば、レジスト１６形成時のマスクの位置合せをレジスト
１３を目安にでき、マスク合せが容易となり、アライメ
ントずれも少なくなる。
【０１６２】次いで、図２７の（９）に示すように、周
辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴ
ＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジス
ト２０でカバーし、露出した領域にボロンイオン２１を
例えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドー
ズ量でドーピング（イオン注入）してｐＭＯＳＴＦＴの
Ｐ+ 層のソース部２２及びドレイン部２３を形成する。
【０１６３】次いで、レジスト２０の除去後に、図２７
の（１０）に示すように、単結晶シリコン層７、７Ａを
上述したと同様に活性化処理し、更に表面にゲート絶縁
膜１２、ゲート電極材料（アルミニウム又は１％Ｓｉ入
りアルミニウム等）１１を形成する。ゲート電極材料層
１１は真空蒸着又はスパッタ法で形成可能である。
【０１６４】次いで、上述したと同様に、各ゲート部を
パターニングした後、能動素子部と受動素子部をアイラ
ンド化し、更に図２８の（１１）に示すように、ＳｉＯ
2 膜（約２００ｎｍ厚）及びリンシリケートガラス（Ｐ
ＳＧ）膜（約３００ｎｍ厚）をこの順に全面に連続形成
して保護膜２５を形成する。
【０１６５】次いで、図２８の（１２）に示すように、
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示
用ＴＦＴのソース部のコンタクト用窓開けを行う。
【０１６６】そして、全面に５００〜６００ｎｍ厚のア
ルミニウム又は１％Ｓｉ入りアルミニウム等のスパッタ
膜を形成し、汎用フォトリソグラフィ及びエッチング技
術により、周辺駆動回路及び表示部のすべてのＴＦＴの
ソース電極２６と周辺駆動回路部のドレイン電極２７を
形成すると同時に、データライン及びゲートラインを形
成する。その後に、フォーミングガス（Ｎ2 ＋Ｈ2 ）
中、約４００℃／１ｈで、シンター処理する。
【０１６７】次いで、図５の（１５）〜図６の（１８）
と同様にして単結晶シリコン層７を用いた表示部及び周
辺駆動回路部にそれぞれ、アルミニウム又は１％Ｓｉ入
りアルミニウム等をゲート電極とするトップゲート型の
ｎＭＯＳＬＤＤ−ＴＦＴ、デュアルゲート型のｐＭＯＳ
ＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ駆動回路
を作り込んだ表示部−周辺駆動回路部一体型のアクティ
ブマトリクス基板３０を作製することができる。
【０１６８】本実施の形態では、単結晶シリコン層７の
活性化処理後にアルミニウム又は１％Ｓｉ入りアルミニ
ウム等のゲート電極１１を形成しているので、その活性
化処理時の熱の影響はゲート電極材料の耐熱性とは無関
係となるため、トップゲート電極材料として比較的耐熱
性が低く、低コストのアルミニウム又は１％Ｓｉ入りア
ルミニウム等でも使用可能となり、電極材料の選択の幅
も広がる。これは、表示部がボトムゲート型ＭＯＳＴＦ
Ｔの場合も同様である。
【０１６９】次に、表示部にデュアルゲート型ＭＯＳＴ
ＦＴ、周辺駆動回路はデュアルゲート型ＭＯＳＴＦＴを
設ける場合には、上述した第３の実施の形態における図
１８の（１）〜図１９の（５）までの工程は同様に行っ
て、図２９の（５）に示すように、周辺駆動回路部のｐ
ＭＯＳＴＦＴ部にＮ型ウエル７Ａを形成する。
【０１７０】次いで、図２９の（６）に示すように、図
２６の（７）と同様にして、表示部のＴＦＴ部にリンイ
オン１４をドープしてＬＤＤ部１５を形成する。
【０１７１】次いで、図３０の（７）に示すように、図
２７の（８）と同様にして表示部及び周辺駆動回路部の
ｎＭＯＳＴＦＴ部にリンイオン１７をドープしてＮ+ 型
ソース領域１８及びドレイン領域１９をそれぞれ形成す
る。
【０１７２】次いで、図３０の（８）に示すように、図
２７の（９）と同様にして周辺駆動回路部のｐＭＯＳＴ
ＦＴ部にボロンイオン２１をドープしてＰ+ 型ソース領
域２２及びドレイン領域２３をそれぞれ形成する。
【０１７３】次いで、レジスト２０の除去後に、図３０
の（９）に示すように、単結晶シリコン層７をパターニ
ングして能動素子部と受動素子部をアイランド化した
後、図３１の（１０）に示すように、単結晶シリコン層
７、７Ａを上述したと同様に活性化処理し、更に表示部
では表面にゲート絶縁膜８０を形成し、周辺駆動回路部
では表面にゲート絶縁膜１２を形成する。
【０１７４】次いで、図３１の（１１）に示すように、
全面にスパッタ法で成膜したアルミニウムをパターニン
グして、表示部の各上部ゲート電極８３、周辺駆動回路
部の各上部ゲート電極１１を形成する。
【０１７５】次いで、図３１の（１２）に示すように、
ＳｉＯ2 膜（約２００ｎｍ厚）及びリンシリケートガラ
ス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に全面に連
続形成して保護膜２５を形成する。
【０１７６】次いで、上述したと同様にして、周辺駆動
回路及び表示部のすべてのＴＦＴのソース電極２６と周
辺駆動回路部のドレイン電極２７を形成し、単結晶シリ
コン層７を用いた表示部及び周辺駆動回路部にそれぞ
れ、アルミニウム等をトップゲート電極とするデュアル
ゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、デュアルゲート型
のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯ
Ｓ駆動回路を作り込んだ表示部−周辺駆動回路部一体型
のアクティブマトリクス基板３０を作製することができ
る。
【０１７７】本実施の形態でも、単結晶シリコン層７の
活性化処理後にアルミニウム等のゲート電極１１、８３
を形成しているので、その活性化処理時の熱の影響はゲ
ート電極材料の耐熱性とは無関係となるため、トップゲ
ート電極材料として比較的耐熱性が低く、低コストのア
ルミニウム等でも使用可能となり、電極材料の選択の幅
も広がる。なお、図３１の（１１）の工程でソース電極
２６を（更にはドレイン電極も）同時に形成することが
できるが、この場合には製法上のメリットがある。
【０１７８】なお、上述したいずれの実施の形態におい
ても、例えばボトムゲート型又はトップゲート型又はデ
ュアルゲート型ＭＯＳＴＦＴを作製するに際し、図３２
（Ａ）に概略的に示すように、段差４を設けるとこの上
に成長する単結晶シリコン膜７が薄いために段切れ（接
続不良）や細り（抵抗の増大）を生じることがあるの
で、ソース電極２６（又はドレイン電極）との接続を確
実に行うためには、図３２（Ｂ）、（Ｃ）に示すよう
に、その電極を段差４を含む領域上に被着することが望
ましい。
【０１７９】なお、図２６の（７）の工程又は図２９の
（６）の工程において、単結晶シリコン層７上にトップ
ゲート絶縁膜の形成後に、イオン注入、活性化処理し、
その後にトップゲート電極、ソース、ドレイン電極をア
ルミニウムで同時に形成してよい。
【０１８０】また、上記した段差４は、図３３（Ａ）に
示すように、上述の例では基板１に（更にはその上のＳ
ｉＮ等の膜にも）形成したが、例えば図３３（Ｂ）に示
すように、基板１上のＳｉＮ膜５１（これはガラス基板
１からのイオンの拡散ストッパ機能がある。）に形成す
ることもできる。このＳｉＮ膜５１の代わりに、或いは
このＳｉＮ膜の上に上述したゲート絶縁膜７２及び７３
を設け、これに段差４を形成してもよい。
【０１８１】＜第５の実施の形態＞図３４〜図３６は、
本発明の第５の実施の形態を示すものである。
【０１８２】本実施の形態では、上述した段差４の外側
に（即ち、段差以外の基板１上に）各ＴＦＴを形成した
各種の例を示す。なお、単結晶シリコン層７やゲート／
ソース／ドレイン電極２６、２７については簡略に図示
している。
【０１８３】まず、図３４はトップゲート型ＭＯＳＴＦ
Ｔを示すが、（ａ）は段差による凹部４をソース側の一
辺にソース領域に沿って形成し、この凹部以外の基板平
坦面上において単結晶シリコン層７上にゲート絶縁膜１
２及びゲート電極１１を形成している。同様に、（ｂ）
は、段差による凹部４をソース領域のみならずチャンネ
ル長方向にドレイン領域端まで沿って２辺に亘ってＬ字
パターンに形成した例、（ｃ）は同様の凹部４をＴＦＴ
能動領域を囲むように４辺に亘って矩形状に形成した例
を示す。また、（ｄ）は同様の凹部４を３辺に亘って形
成した例、（ｅ）は同様の凹部４を２辺に亘ってＬ字パ
ターンに形成した例であるが、いずれも、隣接する凹部
４−４間は連続していない。
【０１８４】このように、各種パターンの凹部４を形成
可能であると共に、ＴＦＴを凹部４以外の平坦面上に設
けているので、ＴＦＴの作製が容易となる。
【０１８５】図３５は、ボトムゲート型ＭＯＳＴＦＴの
場合であるが、図３４に示した各種パターンの段差（又
は凹部）４を同様に形成することができる。即ち、図３
５（ａ）は図３４（ａ）に対応した例であって、ボトム
ゲート型ＭＯＳＴＦＴを段差による凹部４以外の平坦面
上に形成したものである。同様に、図３５（ｂ）は図３
４（ｂ）に、図３５（ｃ）は図３４（ｃ）や（ｄ）に対
応した例を示す。
【０１８６】図３６は、デュアルゲート型ＭＯＳＴＦＴ
の場合であるが、これも図３４に示した各種パターンの
段差（又は凹部）４を同様に形成することができ、例え
ば図３４（ｃ）や（ｄ）に示した段差４の内側領域の平
坦面上にデュアルゲート型ＭＯＳＴＦＴを作製すること
ができる。
【０１８７】＜第６の実施の形態＞図３７〜図３９は、
本発明の第６の実施の形態を示すものである。
【０１８８】図３７の例は、自己整合型ＬＤＤ構造のＴ
ＦＴ、例えばトップゲート型ＬＤＤ−ＴＦＴを複数個連
ねたダブルゲート型ＭＯＳＴＦＴに関するものである。
【０１８９】これによれば、ゲート電極１１を２つに分
岐させ、一方を第１のゲートとして第１のＬＤＤ−ＴＦ
Ｔ用、他方を第２のゲートとしての第２のＬＤＤ−ＴＦ
Ｔ用として用いる（但し、単結晶シリコン層の中央部に
おいてゲート電極間にＮ+ 型領域１００を設け、低抵抗
化を図っている）。この場合、各ゲートに異なる電圧を
印加してもよいし、また何らかの原因で一方のゲートが
動作不能になったとしても、残りのゲートを用いること
によってソース／ドレイン間でのキャリアの移動を行
え、信頼性の高いデバイスを提供できることになる。ま
た、第１のＬＤＤ−ＴＦＴと第２のＬＤＤ−ＴＦＴとを
直列に２個接続して各画素を駆動する薄膜トランジスタ
を形成するようにしたので、オフしているときに、各薄
膜トランジスタのソース−ドレイン間に印加される電圧
を大幅に減少させることができる。したがって、オフ時
に流れるリーク電流を少なくすることができ、液晶ディ
スプレイのコントラスト及び画質を良好に改善すること
ができる。また、上記ＬＤＤトランジスタにおける低濃
度ドレイン領域と同じ半導体層のみを用いて上記２つの
ＬＤＤトランジスタを接続するようにしているので、各
トランジスタ間の接続距離を短くすることができ、この
ためＬＤＤトランジスタを２個つなげても所要面積が大
きくならないようにすることができる。なお、上記の第
１、第２のゲートは互いに完全に分離し、独立して動作
させることも可能である。
【０１９０】図３８の例は、ボトムゲート型ＭＯＳＴＦ
Ｔをダブルゲート構造としたもの（Ａ）と、デュアルゲ
ート型ＭＯＳＴＦＴをダブルゲート構造としたもの
（Ｂ）である。
【０１９１】これらのダブルゲート型ＭＯＳＴＦＴも、
上記のトップゲート型と同様の利点を有するが、このう
ちデュアルゲート型の場合は更に、上下のゲート部のい
ずれかが動作不能となっても一方のゲート部を使用でき
ることも利点である。
【０１９２】図３９には、上記の各ダブルゲート型ＭＯ
ＳＴＦＴの等価回路図を示している。なお、上記におい
ては、ゲートを２つに分岐したが、３つ又はそれ以上に
分岐又は分割することもできる。これらのダブルゲート
またはマルチゲート構造において、チャンネル領域内に
２以上の分岐した同電位のゲート電極を有するか、また
は分割された異電位又は同電位のゲート電極を有してい
てよい。
【０１９３】＜第７の実施の形態＞図４０は、本発明の
第７の実施の形態を示すものであって、ｎＭＯＳＴＦＴ
のデュアルゲート型構造のＴＦＴにおいて、上下のゲー
ト部のいずれか一方をトランジスタ動作させるが、他方
のゲート部は次のように動作させている。
【０１９４】即ち、図４０（Ａ）は、ｎＭＯＳＴＦＴに
おいて、トップゲート側のゲート電極に常に任意の負電
圧を印加してバックチャンネルのリーク電流を低減させ
るものである。トップゲート電極をオープンにする場合
は、ボトムゲート型として使用するときである。また、
図４０（Ｂ）は、ボトムゲート側のゲート電極に常に任
意の負電圧を印加してバックチャンネルのリーク電流を
低減させるものである。この場合も、ボトムゲート電極
をオープンにすると、トップゲート型として使用でき
る。なお、ｐＭＯＳＴＦＴの場合には、常に任意の正電
圧をゲート電極に印加すれば、バックチャンネルのリー
ク電流を減らせる。
【０１９５】いずれも、単結晶シリコン層７と絶縁膜と
の界面は結晶性が悪く、リーク電流が流れやすいが、上
記のような電極の負電圧印加によってリーク電流を遮断
できる。これは、ＬＤＤ構造の効果と併せて、有利とな
る。また、ガラス基板１側から入射する光でリーク電流
が流れることがあるが、ボトムゲート電極で光を遮断す
るので、リーク電流を低減できる。
【０１９６】＜第８の実施の形態＞図４１〜図４９は、
本発明の第８の実施の形態を示すものである。
【０１９７】上述したように、トップゲート型、ボトム
ゲート型、デュアルゲート型の各ＴＦＴはそれぞれ構造
上、機能上の差異又は特長があることから、これらを表
示部と周辺駆動回路部において採用する際に、これら各
部間でＴＦＴを種々に組み合わせて設けることが有利な
ことがある。
【０１９８】例えば、図４１に示すように、表示部にト
ップゲート型、ボトムゲート型、デュアルゲート型のい
ずれかのＭＯＳＴＦＴを採用した場合、周辺駆動回路に
はトップゲート型ＭＯＳＴＦＴ、ボトムゲート型ＭＯＳ
ＴＦＴ、デュアルゲート型ＭＯＳＴＦＴのうち、少なく
ともデュアルゲート型を採用するか、或いはそれらが混
在することも可能である。この組み合わせは１２通り
（No.1〜No.12)挙げられる。特に、周辺駆動回路のＭＯ
ＳＴＦＴにデュアルゲート構造を用いると、このような
デュアルゲート構造は、上下のゲート部の選択によって
トップゲート型にもボトムゲート型にも容易に変更する
ことができ、また、周辺駆動回路の一部に大きな駆動能
力のＴＦＴが必要な場合は、デュアルゲート型が必要と
なる場合もある。例えば、ＬＣＤ以外の電気光学装置と
して本発明を有機ＥＬやＦＥＤ等に適用する場合は必要
であると考えられる。
【０１９９】図４２及び図４３は表示部のＭＯＳＴＦＴ
がＬＤＤ構造でないとき、図４４及び図４５は表示部の
ＭＯＳＴＦＴがＬＤＤ構造であるとき、図４６及び図４
７は周辺駆動回路部のＭＯＳＴＦＴがＬＤＤ構造のＴＦ
Ｔを含むとき、図４８及び図４９は周辺駆動回路部と表
示部の双方がＬＤＤ構造のＭＯＳＴＦＴを含むときのそ
れぞれにおいて、周辺駆動回路部と表示部の各ＭＯＳＴ
ＦＴの組み合わせをチャンネル導電型別に示した各種の
例（No.1〜No.216）を示す。
【０２００】このように、図４１に示したゲート構造別
の組み合わせは、具体的には図４２〜図４９に示したよ
うになる。これは、周辺駆動回路部がトップゲート型と
他のゲート型との混在したＭＯＳＴＦＴからなっている
場合も、同様の組み合わせが可能である。なお、図４１
〜図４９に示したＴＦＴの各種組合せは、ＴＦＴのチャ
ンネル領域などを単結晶シリコンで形成する場合に限ら
ず、多結晶シリコンや、アモルファスシリコン（但し、
表示部のみ）で形成する場合も同様に適用可能である。
【０２０１】＜第９の実施の形態＞図５０〜図５１は、
本発明の第９の実施の形態を示すものである。
【０２０２】本実施の形態では、アクティブマトリクス
駆動ＬＣＤにおいて、周辺駆動回路部は、駆動能力の向
上の点から、本発明に基づいて上述の単結晶シリコン層
を用いたＴＦＴを設ける。但し、これはデュアルゲート
型に限らず、他のゲート型が混在してよいし、チャンネ
ル導電型も種々であってもよく、また単結晶シリコン層
以外の多結晶シリコン層を用いたＭＯＳＴＦＴが含まれ
ていてもよい。これに対し、表示部のＭＯＳＴＦＴは、
単結晶シリコン層を用いるのが望ましいが、これに限ら
ず、多結晶シリコンやアモルファスシリコン層を用いた
ものであってよく、或いは３種のシリコン層の少なくと
も２種が混在したものであってもよい。但し、表示部を
ｎＭＯＳＴＦＴで形成するときは、アモルファスシリコ
ン層を用いても実用的なスイッチング速度は得られる
が、単結晶シリコン又は多結晶シリコン層の方がＴＦＴ
面積を小さくでき、画素欠陥の減少の面でもアモルファ
スシリコンよりは有利である。なお、既述したグラフォ
エピタキシャル成長時に単結晶シリコンだけでなく、多
結晶シリコンも同時に生じ、いわゆるＣＧＳ（Continuo
us grain silicon）構造も含まれることもあるが、これ
も能動素子と受動素子の形成に利用できる。
【０２０３】図５０には、各部間でのＭＯＳＴＦＴの各
種組み合わせ例（Ａ）、（Ｂ）、（Ｃ）を示し、図５１
にはその具体例を例示した。単結晶シリコンを用いる
と、電流駆動能力が向上するため、素子を小さくでき、
大画面化が可能となり、表示部では開口率が向上する。
【０２０４】なお、周辺駆動回路部では、上記のＭＯＳ
ＴＦＴだけでなく、ダイオード、キャパシタンス、抵
抗、インダクタンス等を集積した電子回路が絶縁基板
（ガラス基板等）に一体形成されてよいことは勿論であ
る。
【０２０５】＜第１０の実施の形態＞図５２は、本発明
の第１０の実施の形態を示すものである。
【０２０６】本実施の形態は、上述した各実施の形態が
アクティブマトリクス駆動の例についてのものであるの
に対し、本発明をパッシブマトリクス駆動に適用したも
のである。
【０２０７】即ち、表示部は、上述したＭＯＳＴＦＴの
如きスイッチング素子を設けず、対向する基板に形成し
た一対の電極間に印加する電圧による電位差でのみ表示
部の入射光又は反射光が調光される。こうした調光素子
には、反射型、透過型のＬＣＤをはじめ、有機又は無機
ＥＬ（エレクトロルミネセンス表示素子）、ＦＥＤ（電
界放出型表示素子）、ＬＥＰＤ（発光ポリマー表示素
子）、ＬＥＤ（発光ダイオード表示素子）なども含まれ
る。
【０２０８】＜第１１の実施の形態＞図５３は、本発明
の第１１の実施の形態を示すものである。
【０２０９】本実施の形態は、本発明をＬＣＤ以外の電
気光学装置である有機又は無機ＥＬ（エレクトロルミネ
センス表示素子）やＦＥＤ（電界放出型表示素子）、Ｌ
ＥＰＤ（発光ポリマー表示素子）、ＬＥＤ（発光ダイオ
ード表示素子）などに適用したものである。
【０２１０】即ち、図５３（Ａ）には、アクティブマト
リクス駆動のＥＬ素子を示し、例えばアモルファス有機
化合物を用いた有機ＥＬ層（又はＺｎＳ：Ｍｎを用いた
無機ＥＬ層）９０を基板１上に設け、その下部に既述し
た透明電極（ＩＴＯ）４１を形成し、上部に陰極９１を
形成し、これら両極間の電圧印加によって所定色の発光
がフィルタ６１を通して得られる。
【０２１１】この際、アクティブマトリクス駆動により
透明電極４１へデータ電圧を印加するために、基板１上
の段差４をシードとして触媒ＣＶＤ法によりグラフォエ
ピタキシャル成長させた単結晶シリコン層を用いた本発
明による単結晶シリコンＭＯＳＴＦＴ（即ち、ｎＭＯＳ
ＬＤＤ−ＴＦＴ）が基板１上に作り込まれている。同様
のＴＦＴは周辺駆動回路にも設けられる。このＥＬ素子
は、単結晶シリコン層を用いたＭＯＳＬＤＤ−ＴＦＴで
駆動しているので、スイッチング速度が早く、またリー
ク電流も少ない。なお、上記のフィルタ６１は、ＥＬ層
９０が特定色を発光するものであれば、省略可能であ
る。
【０２１２】なお、ＥＬ素子の場合、駆動電圧が高いた
め、周辺駆動回路部には、上記のＭＯＳＴＦＴ以外に、
高耐圧のドライバ素子（高耐圧ｃＭＯＳＴＦＴとバイポ
ーラ素子など）を設けるのが有利である。
【０２１３】図５３（Ｂ）は、パッシブマトリクス駆動
のＦＥＤを示すが、対向するガラス基板１−３２間の真
空部において、両電極９２−９３間の印加電圧によって
冷陰極９４から放出された電子をゲートライン９５の選
択によって対向する螢光体層９６へ入射させ、所定色の
発光を得るものである。
【０２１４】ここで、エミッタライン９２は、周辺駆動
回路へ導かれ、データ電圧で駆動されるが、その周辺駆
動回路には、本発明に基づいて単結晶シリコン層を用い
たＭＯＳＴＦＴが設けられ、エミッタライン９２の高速
駆動に寄与している。なお、このＦＥＤは、各画素に上
記のＭＯＳＴＦＴを接続することにより、アクティブマ
トリクス駆動させることも可能である。
【０２１５】なお、図５３（Ａ）の素子において、ＥＬ
層９０の代わりに公知の発光ポリマーを用いれば、パッ
シブマトリクス又はアクティブマトリクス駆動の発光ポ
リマー表示装置（ＬＥＰＤ）として構成することができ
る。その他、図５２（Ｂ）の素子において、ダイアモン
ド薄膜をカソード側に用いたＦＥＤと類似のデバイスも
構成できる。また、発光ダイオードにおいて、発光部に
本発明によりエピタキシャル成長させた単結晶シリコン
のＭＯＳＴＦＴにより、例えばガリウム系（ガリウム・
アルミニウム・ひ素など）の膜からなる発光部を駆動で
きる。
【０２１６】以上に述べた本発明の実施の形態は、本発
明の技術的思想に基いて種々変形が可能である。
【０２１７】例えば、上述した触媒ＣＶＤ法による単結
晶シリコン膜７の成膜時に、ジボラン（Ｂ2 Ｈ6 ）、ホ
スフィン（ＰＨ3 ）、アルシン（ＡｓＨ3 ）、スチビン
（ＳｂＨ3 ）などを供給し、この供給ガスの分解により
例えばボロン、リン、アンチモン、ひ素などを単結晶シ
リコ膜７に適量ドープすれば、成長するシリコンエピタ
キシャル成長層７のＰ型又はＮ型の導電型や、そのキャ
リア濃度を任意に制御することができる。また、単結晶
シリコン膜７は、高密度プラズマＣＶＤ法、例えばＥＣ
Ｒ（電子サイクロトロン共鳴）プラズマＣＶＤ等によっ
ても形成可能である。
【０２１８】また、ガラス基板からのイオンの拡散防止
のために基板表面にＳｉＮ膜（例えば５０〜２００ｎｍ
厚）、更には必要に応じてＳｉＯ2 膜（例えば１００ｎ
ｍ厚）を設けてよく、またこれらの膜に既述した如き段
差４を形成してもよい。上述した段差はＲＩＥ以外にも
イオンミリング法などによっても形成可能である。
【０２１９】また、本発明は周辺駆動回路のＴＦＴに好
適なものであるが、それ以外にもダイオードなどの素子
の能動領域や、抵抗、キャパシタンス、インダクタンス
などの受動領域を本発明による単結晶シリコン層で形成
することも可能である。
【０２２０】
【発明の作用効果】本発明によれば、基板に形成した上
記段差をシードにして触媒ＣＶＤ法や高密度プラズマＣ
ＶＤ法等で単結晶シリコンをグラフォエピタキシャル成
長させ、得られた単結晶シリコン層を表示部−周辺駆動
回路一体型のＬＣＤなどの電気光学装置の周辺駆動回路
部のデュアルゲート型ＭＯＳＴＦＴなどに用いているの
で、次の（Ａ）〜（Ｇ）に示す顕著な作用効果を得るこ
とができる。
【０２２１】（Ａ）所定形状／寸法の段差を基板に形成
し、その段差の底辺の角をシードとしてグラフォエピタ
キシャル成長させることにより、５４０ｃｍ2 ／ｖ・ｓ
ｅｃ以上の高い電子移動度の単結晶シリコン層が得られ
るので、高性能ドライバ内蔵の表示用薄膜半導体装置な
どの電気光学装置の製造が可能となる。
【０２２２】（Ｂ）特にこの単結晶シリコン層による単
結晶シリコントップゲート型ＭＯＳＴＦＴは、高いスイ
ッチング特性を有し、ＬＤＤ構造を有するｎＭＯＳ又は
ｐＭＯＳ又はｃＭＯＳＴＦＴの表示部と、高い駆動能力
のｃＭＯＳ、又はｎＭＯＳ又はｐＭＯＳＴＦＴ又はこれ
らの混在からなる周辺駆動回路とを一体化した構成が可
能となり、高画質、高精細、狭額縁、高効率、大画面の
表示パネルが実現する。
【０２２３】（Ｃ）特に、周辺駆動回路にデュアルゲー
ト型のＭＯＳＴＦＴを用いているので、シングルゲート
型のＴＦＴに比べて１．５〜２倍高い駆動能力のｃＭＯ
Ｓ、ｎＭＯＳ又はｐＭＯＳＴＦＴを構成でき、より高性
能で駆動能力の大きなＴＦＴとなり、特に周辺駆動回路
の一部に大きな駆動能力のＴＦＴが必要な場合は好適と
なる。例えば、周辺の一対の垂直駆動回路の一方を省略
できるだけでなく、ＬＣＤ以外の電気光学装置として本
発明を有機ＥＬやＦＥＤ等に適用する場合に有利である
と考えられる。また、デュアルゲート構造は、上下のゲ
ート部の選択によってトップゲート型にもボトムゲート
型にも容易に変更することができ、また、上下のゲート
部のいずれかが動作不能となっても一方のゲート部を使
用できることも利点である。
【０２２４】（Ｄ）上記した段差をグラフォエピタキシ
ャル成長のシードとして用い、かつこの段差上に、触媒
ＣＶＤ法（触媒を用いた化学的気相成長：基板温度２０
０〜８００℃、特に３００〜４００℃）等の低温成膜技
術で単結晶シリコン層を形成できるから、基板上に低温
で単結晶シリコン層を均一に形成することができる。従
って、歪点の比較的低いガラス基板や耐熱性有機基板な
どの入手し易く、低コストで物性も良好な基板を用いる
ことができ、また基板の大型化も可能となる。
【０２２５】（Ｅ）固相成長法の場合のような中温で長
時間のアニールや、エキシマレーザーアニールが不要と
なるから、生産性が高く、高価な製造設備が不要でコス
トダウンが可能となる。
【０２２６】（Ｆ）このグラフォエピタキシャル成長で
は、触媒ＣＶＤ等のガス組成比や、基板加熱温度、冷却
速度等の調整により、広範囲のＰ型又はＮ型等の導電型
と高移動度の単結晶シリコン層が容易に得られるので、
Ｖｔｈ調整が容易であり、低抵抗化による高速動作が可
能である。
【０２２７】（Ｇ）また、触媒ＣＶＤ等による単結晶シ
リコンの成膜時に３族又は５族の不純物元素（ボロン、
リン、アンチモン、ひ素、ビスマス、アルミニウムな
ど）をドーピングガスから別途適量ドープしておけば、
グラフォエピタキシャル成長による単結晶シリコン薄膜
の不純物種及び／又はその濃度、即ちＰ型／Ｎ型の導電
型及び／又はキャリア濃度を任意に制御することができ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるＬＣＤ（液晶
表示装置）の製造プロセスを工程順に示す断面図であ
る。
【図２】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
【図３】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
【図４】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
【図５】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
【図６】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
【図７】同、ＬＣＤの要部断面図である。
【図８】同、ＬＣＤの製造の用いる触媒ＣＶＤ装置の概
略図である。
【図９】非晶質基板上のシリコン結晶成長の状況を説明
するための概略斜視図である。
【図１０】グラフォエピタキシャル成長技術における各
種段差形状とシリコン成長結晶方位を示す概略断面図で
ある。
【図１１】本発明の第１の実施の形態によるＬＣＤの全
体の概略レイアウトを示す斜視図である。
【図１２】同、ＬＣＤの等価回路図である。
【図１３】同、ＬＣＤの概略構成図である。
【図１４】本発明の第２の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。
【図１５】同、ＬＣＤの要部断面図である。
【図１６】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図１７】本発明の第３の実施の形態によるＬＣＤの要
部断面図である。
【図１８】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図１９】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２０】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２１】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２２】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２３】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２４】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２５】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２６】本発明の第４の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。
【図２７】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２８】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２９】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図３０】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図３１】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図３２】同、ＬＣＤの製造時の要部断面図である。
【図３３】同、ＬＣＤの製造時の要部断面図である。
【図３４】本発明の第５の実施の形態によるＬＣＤの各
種ＴＦＴを示す平面図又は断面図である。
【図３５】同、ＬＣＤの製造時の各種ＴＦＴを示す断面
図である。
【図３６】同、ＬＣＤの要部断面図である。
【図３７】本発明の第６の実施の形態によるＬＣＤの要
部断面図又は平面図である。
【図３８】同、ＬＣＤの各種ＴＦＴの要部断面図であ
る。
【図３９】同、ＬＣＤのＴＦＴの等価回路図である。
【図４０】本発明の第７の実施の形態によるＬＣＤのＴ
ＦＴの要部断面図である。
【図４１】本発明の第８の実施の形態によるＬＣＤの各
部ＴＦＴの組み合せを示す図である。
【図４２】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
【図４３】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
【図４４】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
【図４５】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
【図４６】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
【図４７】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
【図４８】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
【図４９】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
【図５０】本発明の第９の実施の形態によるＬＣＤの概
略レイアウト図である。
【図５１】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。
【図５２】本発明の第１０の実施例によるデバイスの概
略レイアウト図である。
【図５３】本発明の第１１の実施の形態によるＥＬ及び
ＦＥＤの要部断面図である。
【符号の説明】
１…ガラス（又は石英）基板、４…段差、７…単結晶シ
リコン層、９…Ｍｏ・Ｔａ層、１１、７１…ゲート電
極、１２…ゲート酸化膜、１４、１７…Ｎ型不純物イオ
ン、１５…ＬＤＤ部、１８、１９…Ｎ+ 型ソース又はド
レイン領域、２１…Ｐ型不純物イオン、２２、２３…Ｐ
+ 型ソース又はドレイン領域、２５、３６…絶縁膜、２
６、２７、３１、４１…電極、２８…平坦化膜、２８Ａ
…粗面（凹凸）、２９…反射膜（又は電極）、３０…Ｌ
ＣＤ（ＴＦＴ）基板、３３、３４…配向膜、３５…液
晶、３７、４６…カラーフィルタ層、４３…ブラックマ
スク層、７２…ＳｉＮ膜、７３…ＳｉＯ2 膜、１００…
水素化ケイ素ガス、１０１…堆積室、１０３…触媒体、
１０４…外部加熱手段
フロントページの続き (72)発明者 佐藤 勇一 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 矢木 肇 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 2H092 JA26 JA29 JA38 JA42 JA44 JB13 JB23 JB32 JB42 JB54 JB57 JB63 JB69 KA03 KA07 MA05 MA07 MA14 MA15 MA16 MA18 MA19 MA20 MA24 MA29 MA31 MA35 MA37 MA41 NA22 NA25 NA26 NA27 NA29 PA06 5F110 AA08 AA17 AA30 BB02 BB04 CC06 CC08 DD01 DD03 DD07 DD13 DD14 DD21 EE04 EE06 EE23 EE28 EE44 FF02 FF03 FF09 FF29 FF30 GG02 GG12 GG13 GG15 GG41 GG44 GG46 HJ01 HJ04 HJ13 HJ23 HL02 HL03 HL06 HL23 HL27 HM15 NN03 NN23 NN24 NN25 NN27 NN35 NN44 NN45 NN46 NN47 PP01 PP02 PP04 PP22 QQ04 QQ09 QQ11

Claims (144)

    【特許請求の範囲】
  1. 【請求項１】 画素電極が配された表示部と、この表示
    部の周辺に配された周辺駆動回路部とを第１の基板上に
    有し、この第１の基板と第２の基板との間に所定の光学
    材料を介在させてなる電気光学装置において、 前記第１の基板の一方の面上にゲート電極とゲート絶縁
    膜とからなるゲート部が形成され、 前記第１の基板の前記一方の面上に段差が形成され、 この段差及び前記ゲート部を含む前記第１の基板上に単
    結晶シリコン層が形成され、 この単結晶シリコン層をチャンネル領域、ソース領域及
    びドレイン領域とし、前記チャンネル領域の上部及び下
    部に前記ゲート部をそれぞれ有するデュアルゲート型の
    第１の薄膜トランジスタが前記周辺駆動回路部の少なく
    とも一部を構成していることを特徴とする、電気光学装
    置。
  2. 【請求項２】 断面において底面に対し側面が直角状若
    しくは下端側へ傾斜状となるような凹部として前記段差
    が形成され、この段差が前記単結晶シリコン層のグラフ
    ォエピタキシャル成長時のシードとなっている、請求項
    １に記載した電気光学装置。
  3. 【請求項３】 前記第１の薄膜トランジスタが、前記第
    １の基板及び／又はその上の膜に形成された前記段差に
    よる基板凹部内及び／又は外に設けられている、請求項
    １に記載した電気光学装置。
  4. 【請求項４】 前記単結晶シリコン層の３族又は５族の
    不純物種及び／又はその濃度が制御されている、請求項
    １に記載した電気光学装置。
  5. 【請求項５】 前記段差が、前記第１の薄膜トランジス
    タの前記チャンネル領域、前記ソース領域及び前記ドレ
    イン領域で形成される素子領域の少なくとも一辺に沿っ
    て形成されている、請求項１に記載した電気光学装置。
  6. 【請求項６】 前記単結晶シリコン層下の前記ゲート電
    極がその側端部にて台形状となっている、請求項１に記
    載した電気光学装置。
  7. 【請求項７】 前記第１の基板と前記単結晶シリコン層
    との間に拡散バリア層が設けられている、請求項１に記
    載した電気光学装置。
  8. 【請求項８】 前記周辺駆動回路部において、前記第１
    の薄膜トランジスタ以外に、多結晶又はアモルファスシ
    リコン層をチャンネル領域とし、このチャンネル領域の
    上部及び／又は下部にゲート部を有するトップゲート
    型、ボトムゲート型又はデュアルゲート型の薄膜トラン
    ジスタ、或いは前記単結晶シリコン層又は多結晶シリコ
    ン層又はアモルファスシリコン層を用いたダイオード、
    抵抗、キャパシタンス、インダクタンス素子などが設け
    られている、請求項１に記載した電気光学装置。
  9. 【請求項９】 前記表示部において前記画素電極をスイ
    ッチングするためのスイッチング素子が前記第１の基板
    上に設けられている、請求項１に記載した電気光学装
    置。
  10. 【請求項１０】 前記第１の薄膜トランジスタが、チャ
    ンネル領域の上部及び／又は下部にゲート部を有するト
    ップゲート型、ボトムゲート型又はデュアルゲート型の
    中から選ばれた少なくともデュアルゲート型からなり、
    前記スイッチング素子が、前記トップゲート型、前記ボ
    トムゲート型又は前記デュアルゲート型の第２の薄膜ト
    ランジスタである、請求項９に記載した電気光学装置。
  11. 【請求項１１】 前記チャンネル領域の下部に設けられ
    たゲート電極は耐熱性材料で形成されている、請求項１
    ０に記載した電気光学装置。
  12. 【請求項１２】 前記周辺駆動回路部及び前記表示部の
    薄膜トランジスタがｎチャンネル型、ｐチャンネル型又
    は相補型の絶縁ゲート電界効果トランジスタを構成して
    いる、請求項１０に記載した電気光学装置。
  13. 【請求項１３】 前記周辺駆動回路部の前記薄膜トラン
    ジスタが相補型とｎチャンネル型との組、相補型とｐチ
    ャンネル型との組、又は相補型とｎチャンネル型とｐチ
    ャンネル型との組からなる、請求項１２に記載した電気
    光学装置。
  14. 【請求項１４】 前記周辺駆動回路部及び／又は前記表
    示部の薄膜トランジスタの少なくとも一部がＬＤＤ（Li
    ghtly doped drain)構造を有し、このＬＤＤ構造がゲー
    トとソース又はドレインとの間にＬＤＤ部が存在するシ
    ングルタイプ、又はゲートとソース及びドレインとの間
    にＬＤＤ部をそれぞれ有するダブルタイプである、請求
    項１０に記載した電気光学装置。
  15. 【請求項１５】 前記第１の基板上に段差が形成され、
    この段差を含む前記第１の基板上に単結晶、多結晶又は
    アモルファスシリコン層が形成され、前記第２の薄膜ト
    ランジスタが、前記単結晶、多結晶又はアモルファスシ
    リコン層をチャンネル領域、ソース領域及びドレイン領
    域とし、前記チャンネル領域の上部及び／又は下部にゲ
    ート部を有する、請求項１０に記載した電気光学装置。
  16. 【請求項１６】 断面において底面に対し側面が直角状
    若しくは下端側へ傾斜状となるような凹部として前記段
    差が形成され、この段差が前記単結晶シリコン層のグラ
    フォエピタキシャル成長時のシードとなっている、請求
    項１５に記載した電気光学装置。
  17. 【請求項１７】 前記第１及び／又は第２の薄膜トラン
    ジスタのソース又はドレイン電極が前記段差を含む領域
    上に形成されている、請求項１５に記載した電気光学装
    置。
  18. 【請求項１８】 前記第２の薄膜トランジスタが、前記
    第１の基板及び／又はその上の膜に形成された前記段差
    による基板凹部内及び／又は外に設けられている、請求
    項１５に記載した電気光学装置。
  19. 【請求項１９】 前記単結晶、多結晶又はアモルファス
    シリコン層の３族又は５族の不純物種及び／又はその濃
    度が制御されている、請求項１５に記載した電気光学装
    置。
  20. 【請求項２０】 前記段差が、前記第２の薄膜トランジ
    スタの前記チャンネル領域、前記ソース領域及び前記ド
    レイン領域で形成される素子領域の少なくとも一辺に沿
    って形成されている、請求項１５に記載した電気光学装
    置。
  21. 【請求項２１】 前記単結晶、多結晶又はアモルファス
    シリコン層下のゲート電極がその側端部にて台形状にな
    っている、請求項１５に記載した電気光学装置。
  22. 【請求項２２】 前記第１の基板と前記単結晶、多結晶
    又はアモルファスシリコン層との間に拡散バリア層が設
    けられている、請求項１５に記載した電気光学装置。
  23. 【請求項２３】 前記周辺駆動回路部及び／又は前記表
    示部の薄膜トランジスタが、シングルゲート又はマルチ
    ゲートに構成され、マルチゲートの場合には、チャンネ
    ル領域内に２以上の分岐した同電位の、又は分割された
    異電位又は同電位のゲート電極を有する、請求項１０に
    記載した電気光学装置。
  24. 【請求項２４】 前記周辺駆動回路部及び／又は前記表
    示部のｎ又はｐチャンネル型の薄膜トランジスタがデュ
    アルゲート型であるときには、上部又は下部ゲート電極
    が電気的にオープンとされるか或いは任意の負電圧（ｎ
    チャンネル型の場合）又は正電圧（ｐチャンネル型の場
    合）が印加され、ボトムゲート型又はトップゲート型の
    薄膜トランジスタとして動作される、請求項１０に記載
    した電気光学装置。
  25. 【請求項２５】 前記周辺駆動回路部の薄膜トランジス
    タがｎチャンネル型、ｐチャンネル型又は相補型の前記
    第１の薄膜トランジスタであり、前記表示部の薄膜トラ
    ンジスタが、単結晶シリコン層をチャンネル領域とする
    ときはｎチャンネル型、ｐチャンネル型又は相補型であ
    り、多結晶シリコン層をチャンネル領域とするときには
    ｎチャンネル型、ｐチャンネル型又は相補型であり、ア
    モルファスシリコン層をチャンネル領域とするときには
    ｎチャンネル型、ｐチャンネル型又は相補型である、請
    求項１０に記載した電気光学装置。
  26. 【請求項２６】 前記第１の基板がガラス基板又は耐熱
    性有機基板である、請求項１に記載した電気光学装置。
  27. 【請求項２７】 前記第１の基板が光学的に不透明又は
    透明である、請求項１に記載した電気光学装置。
  28. 【請求項２８】 前記画素電極が反射型又は透過型の表
    示部用として設けられている、請求項１に記載した電気
    光学装置。
  29. 【請求項２９】 前記表示部が前記画素電極とカラーフ
    ィルタ層との積層構造を有している、請求項１に記載し
    た電気光学装置。
  30. 【請求項３０】 前記画素電極が反射電極であるとき
    は、樹脂膜に凹凸が形成され、この上に画素電極が設け
    られ、また前記画素電極が透明電極であるときは、透明
    平坦化膜によって表面が平坦化され、この平坦化面上に
    前記画素電極が設けられている、請求項１に記載した電
    気光学装置。
  31. 【請求項３１】 前記表示部が前記スイッチング素子に
    よる駆動で発光又は調光を行うように構成された、請求
    項９に記載した電気光学装置。
  32. 【請求項３２】 前記表示部に複数の前記画素電極がマ
    トリクス状に配列され、これらの画素電極のそれぞれに
    前記スイッチング素子が接続されている、請求項９に記
    載した電気光学装置。
  33. 【請求項３３】 液晶表示装置、エレクトロルミネセン
    ス表示装置、電界放出型表示装置、発光ポリマー表示装
    置、発光ダイオード表示装置などとして構成された、請
    求項１に記載した電気光学装置。
  34. 【請求項３４】 画素電極が配された表示部と、この表
    示部の周辺に配された周辺駆動回路部とを基板上に有す
    る、電気光学装置用の駆動基板において、 前記基板の一方の面上にゲート電極とゲート絶縁膜とか
    らなるゲート部が形成され、 前記基板の前記一方の面上に段差が形成され、 この段差及び前記ゲート部を含む前記基板上に単結晶シ
    リコン層が形成され、 この単結晶シリコン層をチャンネル領域、ソース領域及
    びドレイン領域とし、前記チャンネル領域の上部及び下
    部に前記ゲート部をそれぞれ有するデュアルゲート型の
    第１の薄膜トランジスタが前記周辺駆動回路部の少なく
    とも一部を構成していることを特徴とする、電気光学装
    置用の駆動基板。
  35. 【請求項３５】 断面において底面に対し側面が直角状
    若しくは下端側へ傾斜状となるような凹部として前記段
    差が形成され、この段差が前記単結晶シリコン層のグラ
    フォエピタキシャル成長時のシードとなっている、請求
    項３４に記載した電気光学装置用の駆動基板。
  36. 【請求項３６】 前記第１の薄膜トランジスタが、前記
    基板及び／又はその上の膜に形成された前記段差による
    基板凹部内及び／又は外に設けられている、請求項３４
    に記載した電気光学装置用の駆動基板。
  37. 【請求項３７】 前記単結晶シリコン層の３族又は５族
    の不純物種及び／又はその濃度が制御されている、請求
    項３４に記載した電気光学装置用の駆動基板。
  38. 【請求項３８】 前記段差が、前記第１の薄膜トランジ
    スタの前記チャンネル領域、前記ソース領域及び前記ド
    レイン領域で形成される素子領域の少なくとも一辺に沿
    って形成されている、請求項３４に記載した電気光学装
    置用の駆動基板。
  39. 【請求項３９】 前記単結晶シリコン層下の前記ゲート
    電極がその側端部にて台形状となっている、請求項３４
    に記載した電気光学装置用の駆動基板。
  40. 【請求項４０】 前記基板と前記単結晶シリコン層との
    間に拡散バリア層が設けられている、請求項３４に記載
    した電気光学装置用の駆動基板。
  41. 【請求項４１】 前記周辺駆動回路部において、前記第
    １の薄膜トランジスタ以外に、多結晶又はアモルファス
    シリコン層をチャンネル領域とし、このチャンネル領域
    の上部及び／又は下部にゲート部を有するトップゲート
    型、ボトムゲート型又はデュアルゲート型の薄膜トラン
    ジスタ、或いは前記単結晶シリコン層又は多結晶シリコ
    ン層又はアモルファスシリコン層を用いたダイオード、
    抵抗、キャパシタンス、インダクタンス素子などが設け
    られている、請求項３４に記載した電気光学装置用の駆
    動基板。
  42. 【請求項４２】 前記表示部において前記画素電極をス
    イッチングするためのスイッチング素子が前記基板上に
    設けられている、請求項３４に記載した電気光学装置用
    の駆動基板。
  43. 【請求項４３】 前記第１の薄膜トランジスタが、チャ
    ンネル領域の上部及び／又は下部にゲート部を有するト
    ップゲート型、ボトムゲート型又はデュアルゲート型の
    中から選ばれた少なくともデュアルゲート型からなり、
    前記スイッチング素子が、前記トップゲート型、前記ボ
    トムゲート型又は前記デュアルゲート型の第２の薄膜ト
    ランジスタである、請求項４２に記載した電気光学装置
    用の駆動基板。
  44. 【請求項４４】 前記チャンネル領域の下部に設けられ
    たゲート電極は耐熱性材料で形成されている、請求項４
    ３に記載した電気光学装置用の駆動基板。
  45. 【請求項４５】 前記周辺駆動回路部及び前記表示部の
    薄膜トランジスタがｎチャンネル型、ｐチャンネル型又
    は相補型の絶縁ゲート電界効果トランジスタを構成して
    いる、請求項４３に記載した電気光学装置用の駆動基
    板。
  46. 【請求項４６】 前記周辺駆動回路部の前記薄膜トラン
    ジスタが相補型とｎチャンネル型との組、相補型とｐチ
    ャンネル型との組、又は相補型とｎチャンネル型とｐチ
    ャンネル型との組からなる、請求項４５に記載した電気
    光学装置用の駆動基板。
  47. 【請求項４７】 前記周辺駆動回路部及び／又は前記表
    示部の薄膜トランジスタの少なくとも一部がＬＤＤ（Li
    ghtly doped drain)構造を有し、このＬＤＤ構造がゲー
    トとソース又はドレインとの間にＬＤＤ部が存在するシ
    ングルタイプ、又はゲートとソース及びドレインとの間
    にＬＤＤ部をそれぞれ有するダブルタイプである、請求
    項４３に記載した電気光学装置用の駆動基板。
  48. 【請求項４８】 前記基板上に段差が形成され、この段
    差を含む前記基板上に単結晶、多結晶又はアモルファス
    シリコン層が形成され、前記第２の薄膜トランジスタ
    が、前記単結晶、多結晶又はアモルファスシリコン層を
    チャンネル領域、ソース領域及びドレイン領域とし、前
    記チャンネル領域の上部及び／又は下部にゲート部を有
    する、請求項４３に記載した電気光学装置用の駆動基
    板。
  49. 【請求項４９】 断面において底面に対し側面が直角状
    若しくは下端側へ傾斜状となるような凹部として前記段
    差が形成され、この段差が前記単結晶シリコン層のグラ
    フォエピタキシャル成長時のシードとなっている、請求
    項４８に記載した電気光学装置用の駆動基板。
  50. 【請求項５０】 前記第１及び／又は第２の薄膜トラン
    ジスタのソース又はドレイン電極が前記段差を含む領域
    上に形成されている、請求項４８に記載した電気光学装
    置用の駆動基板。
  51. 【請求項５１】 前記第２の薄膜トランジスタが、前記
    基板及び／又はその上の膜に形成された前記段差による
    基板凹部内及び／又は外に設けられている、請求項４８
    に記載した電気光学装置用の駆動基板。
  52. 【請求項５２】 前記単結晶、多結晶又はアモルファス
    シリコン層の３族又は５族の不純物種及び／又はその濃
    度が制御されている、請求項４８に記載した電気光学装
    置用の駆動基板。
  53. 【請求項５３】 前記段差が、前記第２の薄膜トランジ
    スタの前記チャンネル領域、前記ソース領域及び前記ド
    レイン領域で形成される素子領域の少なくとも一辺に沿
    って形成されている、請求項４８に記載した電気光学装
    置用の駆動基板。
  54. 【請求項５４】 前記単結晶、多結晶又はアモルファス
    シリコン層下のゲート電極がその側端部にて台形状にな
    っている、請求項４８に記載した電気光学装置用の駆動
    基板。
  55. 【請求項５５】 前記基板と前記単結晶、多結晶又はア
    モルファスシリコン層との間に拡散バリア層が設けられ
    ている、請求項４８に記載した電気光学装置用の駆動基
    板。
  56. 【請求項５６】 前記周辺駆動回路部及び／又は前記表
    示部の薄膜トランジスタが、シングルゲート又はマルチ
    ゲートに構成され、マルチゲートの場合には、チャンネ
    ル領域内に２以上の分岐した同電位の、又は分割された
    異電位又は同電位のゲート電極を有する、請求項４３に
    記載した電気光学装置用の駆動基板。
  57. 【請求項５７】 前記周辺駆動回路部及び／又は前記表
    示部のｎ又はｐチャンネル型の薄膜トランジスタがデュ
    アルゲート型であるときには、上部又は下部ゲート電極
    が電気的にオープンとされるか或いは任意の負電圧（ｎ
    チャンネル型の場合）又は正電圧（ｐチャンネル型の場
    合）が印加され、ボトムゲート型又はトップゲート型の
    薄膜トランジスタとして動作される、請求項４３に記載
    した電気光学装置用の駆動基板。
  58. 【請求項５８】 前記周辺駆動回路部の薄膜トランジス
    タがｎチャンネル型、ｐチャンネル型又は相補型の前記
    第１の薄膜トランジスタであり、前記表示部の薄膜トラ
    ンジスタが、単結晶シリコン層をチャンネル領域とする
    ときはｎチャンネル型、ｐチャンネル型又は相補型であ
    り、多結晶シリコン層をチャンネル領域とするときには
    ｎチャンネル型、ｐチャンネル型又は相補型であり、ア
    モルファスシリコン層をチャンネル領域とするときには
    ｎチャンネル型、ｐチャンネル型又は相補型である、請
    求項４３に記載した電気光学装置用の駆動基板。
  59. 【請求項５９】 前記基板がガラス基板又は耐熱性有機
    基板である、請求項３４に記載した電気光学装置用の駆
    動基板。
  60. 【請求項６０】 前記基板が光学的に不透明又は透明で
    ある、請求項３４に記載した電気光学装置用の駆動基
    板。
  61. 【請求項６１】 前記画素電極が反射型又は透過型の表
    示部用として設けられている、請求項３４に記載した電
    気光学装置用の駆動基板。
  62. 【請求項６２】 前記表示部が前記画素電極とカラーフ
    ィルタ層との積層構造を有している、請求項３４に記載
    した電気光学装置用の駆動基板。
  63. 【請求項６３】 前記画素電極が反射電極であるとき
    は、樹脂膜に凹凸が形成され、この上に画素電極が設け
    られ、また前記画素電極が透明電極であるときは、透明
    平坦化膜によって表面が平坦化され、この平坦化面上に
    前記画素電極が設けられている、請求項３４に記載した
    電気光学装置用の駆動基板。
  64. 【請求項６４】 前記表示部が前記スイッチング素子に
    よる駆動で発光又は調光を行うように構成された、請求
    項４２に記載した電気光学装置用の駆動基板。
  65. 【請求項６５】 前記表示部に複数の前記画素電極がマ
    トリクス状に配列され、これらの画素電極のそれぞれに
    前記スイッチング素子が接続されている、請求項４２に
    記載した電気光学装置用の駆動基板。
  66. 【請求項６６】 液晶表示装置、エレクトロルミネセン
    ス装置、電界放出型表示装置又は発光ポリマー表示装置
    など用として構成された、請求項３４に記載した電気光
    学装置用の駆動基板。
  67. 【請求項６７】 画素電極が配された表示部と、この表
    示部の周辺に配された周辺駆動回路部とを第１の基板上
    に有し、この第１の基板と第２の基板との間に所定の光
    学材料を介在させてなる電気光学装置の製造方法におい
    て、 前記第１の基板の一方の面上にゲート電極とゲート絶縁
    膜とからなるゲート部を形成する工程と、 前記第１の基板の前記一方の面上に段差を形成する工程
    と、 前記段差及び前記ゲート部を含む前記第１の基板上に、
    触媒ＣＶＤ法又は高密度プラズマＣＶＤ法等により前記
    段差をシードとして単結晶シリコン層をグラフォエピタ
    キシャル成長させる工程と、 この単結晶シリコン層に所定の処理を施してチャンネル
    領域、ソース領域及びドレイン領域を形成する工程と、 前記チャンネル領域の上部及び下部に前記ゲート部をそ
    れぞれ有し、前記周辺駆動回路部の少なくとも一部を構
    成するデュアルゲート型の第１の薄膜トランジスタを形
    成する工程とを有することを特徴とする、電気光学装置
    の製造方法。
  68. 【請求項６８】 断面において底面に対し側面が直角状
    若しくは下端側へ傾斜状となるような凹部として前記段
    差を形成し、この段差を前記単結晶シリコン層のグラフ
    ォエピタキシャル成長時のシードとする、請求項６７に
    記載した電気光学装置の製造方法。
  69. 【請求項６９】 前記段差をドライエッチングによって
    絶縁基板に形成し、前記単結晶シリコン層を２００〜８
    ００℃で形成する、請求項６７に記載した電気光学装置
    の製造方法。
  70. 【請求項７０】 前記触媒ＣＶＤ法による前記単結晶シ
    リコン層の形成に際し、水素化ケイ素を主成分とするガ
    スを加熱された触媒体に接触させて分解させ、前記第１
    の基板上に前記単結晶シリコン層を堆積させる、請求項
    ６７に記載した電気光学装置の製造方法。
  71. 【請求項７１】 前記水素化ケイ素としてモノシラン、
    ジシラン、トリシラン及びテトラシラン等のシラン系ガ
    スを使用し、前記触媒体としてタングステン、酸化トリ
    ウムを含有するタングステン、モリブデン、白金、パラ
    ジウム、シリコン、アルミナ、金属を付着したセラミッ
    クス、及び炭化ケイ素からなる群より選ばれた少なくと
    も１種の材料を使用する、請求項７０に記載した電気光
    学装置の製造方法。
  72. 【請求項７２】 前記第１の基板上に拡散バリア層を形
    成し、この上に前記単結晶シリコン層を形成する、請求
    項６７に記載した電気光学装置の製造方法。
  73. 【請求項７３】 前記単結晶シリコン層の成膜時に３族
    又は５族の不純物元素を混入させ、これによって前記単
    結晶シリコン層の不純物種及び／又はその濃度を制御す
    る、請求項６７に記載した電気光学装置の製造方法。
  74. 【請求項７４】 前記第１の薄膜トランジスタを、前記
    第１の基板及び／又はその上の膜に形成した前記段差に
    よる基板凹部内及び／又は外に設ける、請求項６７に記
    載した電気光学装置の製造方法。
  75. 【請求項７５】 前記第１の薄膜トランジスタの前記チ
    ャンネル領域、前記ソース領域及び前記ドレイン領域で
    形成される素子領域の少なくとも一辺に沿って、前記段
    差を形成する、請求項６７に記載した電気光学装置の製
    造方法。
  76. 【請求項７６】 前記単結晶シリコン層下の前記ゲート
    電極をその側端部にて台形状にする、請求項６７に記載
    した電気光学装置の製造方法。
  77. 【請求項７７】 前記単結晶シリコン層の成長後、この
    単結晶シリコン層に３族又は５族の不純物元素を導入し
    て前記チャンネル領域、前記ソース領域及び前記ドレイ
    ン領域を形成する、請求項６７に記載した電気光学装置
    の製造方法。
  78. 【請求項７８】 前記周辺駆動回路部において、前記第
    １の薄膜トランジスタ以外に、多結晶又はアモルファス
    シリコン層をチャンネル領域とし、このチャンネル領域
    の上部及び／又は下部にゲート部を有するトップゲート
    型、ボトムゲート型又はデュアルゲート型の薄膜トラン
    ジスタ、或いは、前記単結晶シリコン層又は多結晶シリ
    コン層又はアモルファスシリコン層を用いたダイオー
    ド、抵抗、キャパシタンス、インダクタンス素子などを
    設ける、請求項６７に記載した電気光学装置の製造方
    法。
  79. 【請求項７９】 前記表示部において前記画素電極をス
    イッチングするためのスイッチング素子を前記基板上に
    設ける、請求項６７に記載した電気光学装置の製造方
    法。
  80. 【請求項８０】 前記第１の薄膜トランジスタを、チャ
    ンネル領域の上部及び／又は下部にゲート部を有するト
    ップゲート型、ボトムゲート型又はデュアルゲート型の
    中から選ばれた少なくともデュアルゲート型とし、か
    つ、前記スイッチング素子として、前記トップゲート
    型、前記ボトムゲート型又は前記デュアルゲート型の第
    ２の薄膜トランジスタを形成する、請求項７９に記載し
    た電気光学装置の製造方法。
  81. 【請求項８１】 前記第２の薄膜トランジスタがボトム
    ゲート型又はデュアルゲート型であるときは、前記チャ
    ンネル領域の下部に耐熱性材料からなる下部ゲート電極
    を設け、このゲート電極上にゲート絶縁膜を形成して下
    部ゲート部を形成した後、前記段差の形成工程を含めて
    前記第１の薄膜トランジスタと共通の工程を経て前記第
    ２の薄膜トランジスタを形成する、請求項８０に記載し
    た電気光学装置の製造方法。
  82. 【請求項８２】 前記下部ゲート部上に前記単結晶シリ
    コン層を形成した後、この単結晶シリコン層に３族又は
    ５族の不純物元素を導入し、ソース及びドレイン領域を
    形成した後に、活性化処理を行う、請求項８０に記載し
    た電気光学装置の製造方法。
  83. 【請求項８３】 前記単結晶シリコン層の形成後にレジ
    ストをマスクとして前記第１及び第２の薄膜トランジス
    タの各ソース及びドレイン領域を前記不純物元素のイオ
    ン注入で形成し、このイオン注入後に前記活性化処理を
    行い、ゲート絶縁膜の形成後に、前記第１の薄膜トラン
    ジスタの上部ゲート電極と、必要あれば前記第２の薄膜
    トランジスタの上部ゲート電極とを形成する、請求項８
    ２に記載した電気光学装置の製造方法。
  84. 【請求項８４】 前記第２の薄膜トランジスタがトップ
    ゲート型のとき、前記単結晶シリコン層の形成後にレジ
    ストをマスクとして前記第１及び第２の薄膜トランジス
    タの各ソース及びドレイン領域を不純物元素のイオン注
    入で形成し、このイオン注入後に活性化処理を行い、し
    かる後に前記第１及び第２の薄膜トランジスタのゲート
    絶縁膜とゲート電極とからなる各ゲート部を形成する、
    請求項８０に記載した電気光学装置の製造方法。
  85. 【請求項８５】 前記第２の薄膜トランジスタがトップ
    ゲート型のとき、前記単結晶シリコン層の形成後に前記
    第１及び第２の薄膜トランジスタの各ゲート絶縁膜と耐
    熱性材料からなる各ゲート電極とを形成して各ゲート部
    を形成し、これらのゲート部及びレジストをマスクとし
    て前記第１及び第２の薄膜トランジスタの各ソース及び
    ドレイン領域を不純物元素のイオン注入で形成し、この
    イオン注入後に活性化処理を行う、請求項８０に記載し
    た電気光学装置の製造方法。
  86. 【請求項８６】 前記周辺駆動回路部及び前記表示部の
    薄膜トランジスタとしてｎチャンネル型、ｐチャンネル
    型又は相補型の絶縁ゲート電界効果トランジスタを構成
    する、請求項８０に記載した電気光学装置の製造方法。
  87. 【請求項８７】 前記周辺駆動回路部の前記薄膜トラン
    ジスタを相補型とｎチャンネル型との組、相補型とｐチ
    ャンネル型との組、又は相補型とｎチャンネル型とｐチ
    ャンネル型との組で形成する、請求項８６に記載した電
    気光学装置の製造方法。
  88. 【請求項８８】 前記周辺駆動回路部及び／又は前記表
    示部の薄膜トランジスタの少なくとも一部をＬＤＤ（Li
    ghtly doped drain)構造とし、このＬＤＤ構造をゲート
    とソース又はドレインとの間にＬＤＤ部が存在するシン
    グルタイプ、又はゲートとソース及びドレインとの間に
    ＬＤＤ部をそれぞれ有するダブルタイプとする、請求項
    ８０に記載した電気光学装置の製造方法。
  89. 【請求項８９】 前記ＬＤＤ構造を形成する際に用いた
    レジストマスクを残して、これを覆うレジストマスクを
    用いてソース領域及びドレイン領域形成用のイオン注入
    を行う、請求項８８に記載した電気光学装置の製造方
    法。
  90. 【請求項９０】 前記基板の一方の面上に段差を形成
    し、この段差を含む前記第１の基板上に単結晶、多結晶
    又はアモルファスシリコン層を形成し、前記単結晶、多
    結晶又はアモルファスシリコン層をチャンネル領域、ソ
    ース領域及びドレイン領域とし、その上部及び／又は下
    部にゲート部を有する前記第２の薄膜トランジスタを形
    成する、請求項８０に記載した電気光学装置の製造方
    法。
  91. 【請求項９１】 断面において底面に対し側面が直角状
    若しくは下端側へ傾斜状となるような凹部として前記段
    差を形成し、この段差を前記単結晶シリコン層のグラフ
    ォエピタキシャル成長時のシードとする、請求項９０に
    記載した電気光学装置の製造方法。
  92. 【請求項９２】 前記第１及び／又は第２の薄膜トラン
    ジスタのソース又はドレイン電極を前記段差を含む領域
    上に形成する、請求項９０に記載した電気光学装置の製
    造方法。
  93. 【請求項９３】 前記第２の薄膜トランジスタを、前記
    第１の基板及び／又はその上の膜に形成した前記段差に
    よる基板凹部内及び／又は外に設ける、請求項９０に記
    載した電気光学装置の製造方法。
  94. 【請求項９４】 前記単結晶、多結晶又はアモルファス
    シリコン層の３族又は５族の不純物種及び／又はその濃
    度を制御する、請求項９０に記載した電気光学装置の製
    造方法。
  95. 【請求項９５】 前記第２の薄膜トランジスタの前記チ
    ャンネル領域、前記ソース領域及び前記ドレイン領域で
    形成される素子領域の少なくとも一辺に沿って前記段差
    を形成する、請求項９０に記載した電気光学装置の製造
    方法。
  96. 【請求項９６】 前記単結晶、多結晶又はアモルファス
    シリコン層下のゲート電極をその側端部にて台形状にす
    る、請求項９０に記載した電気光学装置の製造方法。
  97. 【請求項９７】 前記第１の基板と前記単結晶、多結晶
    又はアモルファスシリコン層との間に拡散バリア層を設
    ける、請求項９０に記載した電気光学装置の製造方法。
  98. 【請求項９８】 前記第１の基板としてガラス基板又は
    耐熱性有機基板を使用する、請求項６７に記載した電気
    光学装置の製造方法。
  99. 【請求項９９】 前記第１の基板を光学的に不透明又は
    透明とする、請求項６７に記載した電気光学装置の製造
    方法。
  100. 【請求項１００】 前記画素電極を反射型又は透過型の
    表示部用として設ける、請求項６７に記載した電気光学
    装置の製造方法。
  101. 【請求項１０１】 前記表示部に前記画素電極とカラー
    フィルタ層との積層構造を設ける、請求項６７に記載し
    た電気光学装置の製造方法。
  102. 【請求項１０２】 前記画素電極が反射電極であるとき
    は、樹脂膜に凹凸を形成し、この上に画素電極を設け、
    また前記画素電極が透明電極であるときは、透明平坦化
    膜によって表面を平坦化し、この平坦化面上に前記画素
    電極を設ける、請求項６７に記載した電気光学装置の製
    造方法。
  103. 【請求項１０３】 前記表示部を前記スイッチング素子
    による駆動で発光又は調光を行うように構成する、請求
    項７９に記載した電気光学装置の製造方法。
  104. 【請求項１０４】 前記表示部に複数の前記画素電極を
    マトリクス状に配列し、これらの画素電極のそれぞれに
    前記スイッチング素子を接続する、請求項７９に記載し
    た電気光学装置の製造方法。
  105. 【請求項１０５】 液晶表示装置、エレクトロルミネセ
    ンス表示装置、電界放出型表示装置、発光ポリマー表示
    装置、発光ダイオード表示装置などとして製造する、請
    求項６７に記載した電気光学装置の製造方法。
  106. 【請求項１０６】 画素電極が配された表示部と、この
    表示部の周辺に配された周辺駆動回路部とを基板上に有
    する電気光学装置用の駆動基板の製造方法において、 前記基板の一方の面上にゲート電極とゲート絶縁膜とか
    らなるゲート部を形成する工程と、 前記基板の前記一方の面上に段差を形成する工程と、 前記段差及び前記ゲート部を含む前記基板上に、触媒Ｃ
    ＶＤ法又は高密度プラズマＣＶＤ法等により前記段差を
    シードとして単結晶シリコン層をグラフォエピタキシャ
    ル成長させる工程と、 この単結晶シリコン層に所定の処理を施してチャンネル
    領域、ソース領域及びドレイン領域を形成する工程と、 前記チャンネル領域の上部及び下部に前記ゲート部をそ
    れぞれ有し、前記周辺駆動回路部の少なくとも一部を構
    成するデュアルゲート型の第１の薄膜トランジスタを形
    成する工程とを有することを特徴とする、電気光学装置
    用の駆動基板の製造方法。
  107. 【請求項１０７】 断面において底面に対し側面が直角
    状若しくは下端側へ傾斜状となるような凹部として前記
    段差を形成し、この段差を前記単結晶シリコン層のグラ
    フォエピタキシャル成長時のシードとする、請求項１０
    ６に記載した電気光学装置用の駆動基板の製造方法。
  108. 【請求項１０８】 前記段差をドライエッチングによっ
    て絶縁基板に形成し、前記単結晶シリコン層を２００〜
    ８００℃で形成する、請求項１０６に記載した電気光学
    装置用の駆動基板の製造方法。
  109. 【請求項１０９】 前記触媒ＣＶＤ法による前記単結晶
    シリコン層の形成に際し、水素化ケイ素を主成分とする
    ガスを加熱された触媒体に接触させて分解させ、前記基
    板上に前記単結晶シリコン層を堆積させる、請求項１０
    ６に記載した電気光学装置用の駆動基板の製造方法。
  110. 【請求項１１０】 前記水素化ケイ素としてモノシラ
    ン、ジシラン、トリシラン及びテトラシラン等のシラン
    系ガスを使用し、前記触媒体としてタングステン、酸化
    トリウムを含有するタングステン、モリブデン、白金、
    パラジウム、シリコン、アルミナ、金属を付着したセラ
    ミックス、及び炭化ケイ素からなる群より選ばれた少な
    くとも１種の材料を使用する、請求項１０９に記載した
    電気光学装置用の駆動基板の製造方法。
  111. 【請求項１１１】 前記基板上に拡散バリア層を形成
    し、この上に前記単結晶シリコン層を形成する、請求項
    １０６に記載した電気光学装置用の駆動基板の製造方
    法。
  112. 【請求項１１２】 前記単結晶シリコン層の成膜時に３
    族又は５族の不純物元素を混入させ、これによって前記
    単結晶シリコン層の不純物種及び／又はその濃度を制御
    する、請求項１０６に記載した電気光学装置用の駆動基
    板の製造方法。
  113. 【請求項１１３】 前記第１の薄膜トランジスタを、前
    記基板及び／又はその上の膜に形成した前記段差による
    基板凹部内及び／又は外に設ける、請求項１０６に記載
    した電気光学装置用の駆動基板の製造方法。
  114. 【請求項１１４】 前記第１の薄膜トランジスタの前記
    チャンネル領域、前記ソース領域及び前記ドレイン領域
    で形成される素子領域の少なくとも一辺に沿って、前記
    段差を形成する、請求項１０６に記載した電気光学装置
    用の駆動基板の製造方法。
  115. 【請求項１１５】 前記単結晶シリコン層下の前記ゲー
    ト電極をその側端部にて台形状にする、請求項１０６に
    記載した電気光学装置用の駆動基板の製造方法。
  116. 【請求項１１６】 前記単結晶シリコン層の成長後、こ
    の単結晶シリコン層に３族又は５族の不純物元素を導入
    して前記チャンネル領域、前記ソース領域及び前記ドレ
    イン領域を形成する、請求項１０６に記載した電気光学
    装置用の駆動基板の製造方法。
  117. 【請求項１１７】 前記周辺駆動回路部において、前記
    第１の薄膜トランジスタ以外に、多結晶又はアモルファ
    スシリコン層をチャンネル領域とし、このチャンネル領
    域の上部及び／又は下部にゲート部を有するトップゲー
    ト型、ボトムゲート型又はデュアルゲート型の薄膜トラ
    ンジスタ、或いは、前記単結晶シリコン層又は多結晶シ
    リコン層又はアモルファスシリコン層を用いたダイオー
    ド、抵抗、キャパシタンス、インダクタンス素子などを
    設ける、請求項１０６に記載した電気光学装置用の駆動
    基板の製造方法。
  118. 【請求項１１８】 前記表示部において前記画素電極を
    スイッチングするためのスイッチング素子を前記基板上
    に設ける、請求項１０６に記載した電気光学装置用の駆
    動基板の製造方法。
  119. 【請求項１１９】 前記第１の薄膜トランジスタを、チ
    ャンネル領域の上部及び／又は下部にゲート部を有する
    トップゲート型、ボトムゲート型又はデュアルゲート型
    の中から選ばれた少なくともデュアルゲート型とし、か
    つ、前記スイッチング素子として、前記トップゲート
    型、前記ボトムゲート型又は前記デュアルゲート型の第
    ２の薄膜トランジスタを形成する、請求項１１８に記載
    した電気光学装置用の駆動基板の製造方法。
  120. 【請求項１２０】 前記第２の薄膜トランジスタがボト
    ムゲート型又はデュアルゲート型であるときは、前記チ
    ャンネル領域の下部に耐熱性材料からなる下部ゲート電
    極を設け、このゲート電極上にゲート絶縁膜を形成して
    下部ゲート部を形成した後、前記段差の形成工程を含め
    て前記第１の薄膜トランジスタと共通の工程を経て前記
    第２の薄膜トランジスタを形成する、請求項１１９に記
    載した電気光学装置用の駆動基板の製造方法。
  121. 【請求項１２１】 前記下部ゲート部上に前記単結晶シ
    リコン層を形成した後、この単結晶シリコン層に３族又
    は５族の不純物元素を導入し、ソース及びドレイン領域
    を形成した後に、活性化処理を行う、請求項１２０に記
    載した電気光学装置用の駆動基板の製造方法。
  122. 【請求項１２２】 前記単結晶シリコン層の形成後にレ
    ジストをマスクとして前記第１及び第２の薄膜トランジ
    スタの各ソース及びドレイン領域を前記不純物元素のイ
    オン注入で形成し、このイオン注入後に前記活性化処理
    を行い、ゲート絶縁膜の形成後に、前記第１の薄膜トラ
    ンジスタの上部ゲート電極と、必要あれば前記第２の薄
    膜トランジスタの上部ゲート電極とを形成する、請求項
    １２１に記載した電気光学装置用の駆動基板の製造方
    法。
  123. 【請求項１２３】 前記第２の薄膜トランジスタがトッ
    プゲート型のとき、前記単結晶シリコン層の形成後にレ
    ジストをマスクとして前記第１及び第２の薄膜トランジ
    スタの各ソース及びドレイン領域を不純物元素のイオン
    注入で形成し、このイオン注入後に活性化処理を行い、
    しかる後に前記第１及び第２の薄膜トランジスタのゲー
    ト絶縁膜とゲート電極とからなる各ゲート部を形成す
    る、請求項１１９に記載した電気光学装置用の駆動基板
    の製造方法。
  124. 【請求項１２４】 前記第２の薄膜トランジスタがトッ
    プゲート型のとき、前記単結晶シリコン層の形成後に前
    記第１及び第２の薄膜トランジスタの各ゲート絶縁膜と
    耐熱性材料からなる各ゲート電極とを形成して各ゲート
    部を形成し、これらのゲート部及びレジストをマスクと
    して前記第１及び第２の薄膜トランジスタの各ソース及
    びドレイン領域を不純物元素のイオン注入で形成し、こ
    のイオン注入後に活性化処理を行う、請求項１１９に記
    載した電気光学装置用の駆動基板の製造方法。
  125. 【請求項１２５】 前記周辺駆動回路部及び前記表示部
    の薄膜トランジスタとしてｎチャンネル型、ｐチャンネ
    ル型又は相補型の絶縁ゲート電界効果トランジスタを構
    成する、請求項１１９に記載した電気光学装置用の駆動
    基板の製造方法。
  126. 【請求項１２６】 前記周辺駆動回路部の前記薄膜トラ
    ンジスタを相補型とｎチャンネル型との組、相補型とｐ
    チャンネル型との組、又は相補型とｎチャンネル型とｐ
    チャンネル型との組で形成する、請求項１２５に記載し
    た電気光学装置用の駆動基板の製造方法。
  127. 【請求項１２７】 前記周辺駆動回路部及び／又は前記
    表示部の薄膜トランジスタの少なくとも一部をＬＤＤ
    （Lightly doped drain)構造とし、このＬＤＤ構造をゲ
    ートとソース又はドレインとの間にＬＤＤ部が存在する
    シングルタイプ、又はゲートとソース及びドレインとの
    間にＬＤＤ部をそれぞれ有するダブルタイプとする、請
    求項１１９に記載した電気光学装置用の駆動基板の製造
    方法。
  128. 【請求項１２８】 前記ＬＤＤ構造を形成する際に用い
    たレジストマスクを残して、これを覆うレジストマスク
    を用いてソース領域及びドレイン領域形成用のイオン注
    入を行う、請求項１２７に記載した電気光学装置用の駆
    動基板の製造方法。
  129. 【請求項１２９】 前記基板の一方の面上に段差を形成
    し、この段差を含む前記基板上に単結晶、多結晶又はア
    モルファスシリコン層を形成し、前記単結晶、多結晶又
    はアモルファスシリコン層をチャンネル領域、ソース領
    域及びドレイン領域とし、その上部及び／又は下部にゲ
    ート部を有する前記第２の薄膜トランジスタを形成す
    る、請求項１１９に記載した電気光学装置用の駆動基板
    の製造方法。
  130. 【請求項１３０】 断面において底面に対し側面が直角
    状若しくは下端側へ傾斜状となるような凹部として前記
    段差を形成し、この段差を前記単結晶シリコン層のグラ
    フォエピタキシャル成長時のシードとする、請求項１２
    ９に記載した電気光学装置用の駆動基板の製造方法。
  131. 【請求項１３１】 前記第１及び／又は第２の薄膜トラ
    ンジスタのソース又はドレイン電極を前記段差を含む領
    域上に形成する、請求項１３０に記載した電気光学装置
    用の駆動基板の製造方法。
  132. 【請求項１３２】 前記第２の薄膜トランジスタを、前
    記基板及び／又はその上の膜に形成した前記段差による
    基板凹部内及び／又は外に設ける、請求項１２９に記載
    した電気光学装置用の駆動基板の製造方法。
  133. 【請求項１３３】 前記単結晶、多結晶又はアモルファ
    スシリコン層の３族又は５族の不純物種及び／又はその
    濃度を制御する、請求項１２９に記載した電気光学装置
    用の駆動基板の製造方法。
  134. 【請求項１３４】 前記第２の薄膜トランジスタの前記
    チャンネル領域、前記ソース領域及び前記ドレイン領域
    で形成される素子領域の少なくとも一辺に沿って、前記
    段差を形成する、請求項１２９に記載した電気光学装置
    用の駆動基板の製造方法。
  135. 【請求項１３５】 前記単結晶、多結晶又はアモルファ
    スシリコン層下のゲート電極をその側端部にて台形状に
    する、請求項１２９に記載した電気光学装置用の駆動基
    板の製造方法。
  136. 【請求項１３６】 前記基板と前記単結晶、多結晶又は
    アモルファスシリコン層との間に拡散バリア層を設け
    る、請求項１２９に記載した電気光学装置用の駆動基板
    の製造方法。
  137. 【請求項１３７】 前記基板としてガラス基板又は耐熱
    性有機基板を使用する、請求項１０６に記載した電気光
    学装置用の駆動基板の製造方法。
  138. 【請求項１３８】 前記基板を光学的に不透明又は透明
    とする、請求項１０６に記載した電気光学装置用の駆動
    基板の製造方法。
  139. 【請求項１３９】 前記画素電極を反射型又は透過型の
    表示部用として設ける、請求項１０６に記載した電気光
    学装置用の駆動基板の製造方法。
  140. 【請求項１４０】 前記表示部に前記画素電極とカラー
    フィルタ層との積層構造を設ける、請求項１０６に記載
    した電気光学装置用の駆動基板の製造方法。
  141. 【請求項１４１】 前記画素電極が反射電極であるとき
    は、樹脂膜に凹凸を形成し、この上に画素電極を設け、
    また前記画素電極が透明電極であるときは、透明平坦化
    膜によって表面を平坦化し、この平坦化面上に前記画素
    電極を設ける、請求項１０６に記載した電気光学装置用
    の駆動基板の製造方法。
  142. 【請求項１４２】 前記表示部を前記スイッチング素子
    による駆動で発光又は調光を行うように構成する、請求
    項１１８に記載した電気光学装置用の駆動基板の製造方
    法。
  143. 【請求項１４３】 前記表示部に複数の前記画素電極を
    マトリクス状に配列し、これらの画素電極のそれぞれに
    前記スイッチング素子を接続する、請求項１１８に記載
    した電気光学装置用の駆動基板の製造方法。
  144. 【請求項１４４】 液晶表示装置、エレクトロルミネセ
    ンス表示装置、電界放出型表示装置、発光ポリマー表示
    装置、発光ダイオード表示装置用などとして製造する、
    請求項１０６に記載した電気光学装置用の駆動基板の製
    造方法。
JP27982198A 1998-10-01 1998-10-01 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 Pending JP2000111945A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP27982198A JP2000111945A (ja) 1998-10-01 1998-10-01 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
US09/406,138 US6504215B1 (en) 1998-10-01 1999-09-27 Electro-optical apparatus having a display section and a peripheral driving circuit section
KR1019990042337A KR20000028785A (ko) 1998-10-01 1999-10-01 전기 광학 장치, 전기 광학 장치용 구동 기판 및 이들의제조 방법
US10/301,839 US6825070B2 (en) 1998-10-01 2002-11-22 Electro-optical apparatus, driving substrate for an electro-optical apparatus and method of manufacturing them

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP27982198A JP2000111945A (ja) 1998-10-01 1998-10-01 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法

Publications (1)

Publication Number Publication Date
JP2000111945A true JP2000111945A (ja) 2000-04-21

Family

ID=17616392

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27982198A Pending JP2000111945A (ja) 1998-10-01 1998-10-01 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法

Country Status (3)

Country Link
US (2) US6504215B1 (ja)
JP (1) JP2000111945A (ja)
KR (1) KR20000028785A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100379543B1 (ko) * 2000-11-23 2003-04-10 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100585873B1 (ko) * 2003-11-03 2006-06-07 엘지.필립스 엘시디 주식회사 폴리실리콘 액정표시소자 및 그 제조방법
JP2015118190A (ja) * 2013-12-17 2015-06-25 株式会社ジャパンディスプレイ 液晶表示装置及び電子機器
JP2016028435A (ja) * 2008-10-24 2016-02-25 株式会社半導体エネルギー研究所 半導体装置
WO2019001150A1 (zh) * 2017-06-29 2019-01-03 京东方科技集团股份有限公司 显示面板及提高显示面板的显示质量的方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6531713B1 (en) * 1999-03-19 2003-03-11 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and manufacturing method thereof
US7145536B1 (en) * 1999-03-26 2006-12-05 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US6952194B1 (en) * 1999-03-31 2005-10-04 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
TW444257B (en) 1999-04-12 2001-07-01 Semiconductor Energy Lab Semiconductor device and method for fabricating the same
TW478169B (en) * 1999-07-16 2002-03-01 Seiko Epson Corp Electro optical device and the projection display device using the same
US20020113268A1 (en) * 2000-02-01 2002-08-22 Jun Koyama Nonvolatile memory, semiconductor device and method of manufacturing the same
TW525305B (en) * 2000-02-22 2003-03-21 Semiconductor Energy Lab Self-light-emitting device and method of manufacturing the same
JP2001284252A (ja) * 2000-03-30 2001-10-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US20020011205A1 (en) 2000-05-02 2002-01-31 Shunpei Yamazaki Film-forming apparatus, method of cleaning the same, and method of manufacturing a light-emitting device
JP4710187B2 (ja) * 2000-08-30 2011-06-29 ソニー株式会社 多結晶シリコン層の成長方法および単結晶シリコン層のエピタキシャル成長方法
JP4632522B2 (ja) * 2000-11-30 2011-02-16 Ｎｅｃ液晶テクノロジー株式会社 反射型液晶表示装置の製造方法
CN100371809C (zh) * 2001-07-06 2008-02-27 三星电子株式会社 用于线路的蚀刻液、制造线路的方法和包括此方法的制造薄膜晶体管阵列板的方法
GB0210065D0 (en) * 2002-05-02 2002-06-12 Koninkl Philips Electronics Nv Electronic devices comprising bottom gate tft's and their manufacture
KR101010082B1 (ko) * 2002-12-17 2011-01-24 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
TW594653B (en) * 2003-06-02 2004-06-21 Toppoly Optoelectronics Corp Low leakage thin film transistor circuit
KR101012795B1 (ko) * 2003-12-05 2011-02-08 삼성전자주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
WO2006016669A1 (en) * 2004-08-13 2006-02-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101324756B1 (ko) * 2005-10-18 2013-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그의 구동방법
US9041202B2 (en) * 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
TWI634642B (zh) * 2009-08-07 2018-09-01 半導體能源研究所股份有限公司 半導體裝置和其製造方法
US8395156B2 (en) * 2009-11-24 2013-03-12 Semiconductor Energy Laboratory Co., Ltd. Display device
TWI401797B (zh) * 2010-12-28 2013-07-11 Ind Tech Res Inst 主動元件陣列以及有機發光二極體畫素陣列的製作方法
TWI493725B (zh) 2012-07-18 2015-07-21 E Ink Holdings Inc 半導體結構
CN103668069A (zh) * 2012-09-21 2014-03-26 浙江大学 一种二维硅烯薄膜及其制备方法
US20140166991A1 (en) * 2012-12-17 2014-06-19 Dmitri E. Nikonov Transparent light-emitting display
TWI624936B (zh) * 2013-06-05 2018-05-21 半導體能源研究所股份有限公司 顯示裝置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5140391A (en) * 1987-08-24 1992-08-18 Sony Corporation Thin film MOS transistor having pair of gate electrodes opposing across semiconductor layer
US5017983A (en) * 1989-08-03 1991-05-21 Industrial Technology Research Institute Amorphous silicon thin film transistor with a depletion gate
GB2235326A (en) * 1989-08-16 1991-02-27 Philips Electronic Associated Active matrix liquid crystal colour display devices
US5305128A (en) * 1989-12-22 1994-04-19 North American Philips Corporation Active matrix electro-optic display device with storage capacitors and projection color apparatus employing same
JPH0824193B2 (ja) * 1990-10-16 1996-03-06 工業技術院長 平板型光弁駆動用半導体装置の製造方法
JP2650543B2 (ja) * 1991-11-25 1997-09-03 カシオ計算機株式会社 マトリクス回路駆動装置
JP3254007B2 (ja) * 1992-06-09 2002-02-04 株式会社半導体エネルギー研究所 薄膜状半導体装置およびその作製方法
JP3678437B2 (ja) * 1994-03-16 2005-08-03 株式会社日立製作所 液晶表示装置の製造方法および液晶表示装置
JP3377853B2 (ja) * 1994-03-23 2003-02-17 ティーディーケイ株式会社 薄膜トランジスタの作製方法
JP3312083B2 (ja) * 1994-06-13 2002-08-05 株式会社半導体エネルギー研究所 表示装置
KR100219117B1 (ko) * 1996-08-24 1999-09-01 구자홍 박막트랜지스터 액정표시장치 및 그 제조방법
JP4228458B2 (ja) * 1999-03-16 2009-02-25 ソニー株式会社 半導体装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100379543B1 (ko) * 2000-11-23 2003-04-10 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100585873B1 (ko) * 2003-11-03 2006-06-07 엘지.필립스 엘시디 주식회사 폴리실리콘 액정표시소자 및 그 제조방법
JP2016028435A (ja) * 2008-10-24 2016-02-25 株式会社半導体エネルギー研究所 半導体装置
JP2015118190A (ja) * 2013-12-17 2015-06-25 株式会社ジャパンディスプレイ 液晶表示装置及び電子機器
US9482890B2 (en) 2013-12-17 2016-11-01 Japan Display Inc. Liquid crystal display device and electronic apparatus
US9857613B2 (en) 2013-12-17 2018-01-02 Japan Display Inc. Liquid crystal display device and electronic apparatus
WO2019001150A1 (zh) * 2017-06-29 2019-01-03 京东方科技集团股份有限公司 显示面板及提高显示面板的显示质量的方法
US11215861B2 (en) 2017-06-29 2022-01-04 Boe Technology Group Co., Ltd. Display panel and method for improving display quality thereof

Also Published As

Publication number Publication date
US6825070B2 (en) 2004-11-30
US6504215B1 (en) 2003-01-07
KR20000028785A (ko) 2000-05-25
US20030071309A1 (en) 2003-04-17

Similar Documents

Publication Publication Date Title
JP2000111945A (ja) 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP2000101088A (ja) 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
US6521525B2 (en) Electro-optic device, drive substrate for electro-optic device and method of manufacturing the same
JP4366732B2 (ja) 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
US6767755B2 (en) Method of producing electrooptical device and method of producing driving substrate for driving electrooptical device
JP2000187243A (ja) 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP2000231124A (ja) 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP2000235355A (ja) 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP2000231118A (ja) 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP2000180893A (ja) 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP4300435B2 (ja) 電気光学装置の製造方法、及び電気光学装置用の駆動基板の製造方法
JP2000068514A (ja) 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
JP4228248B2 (ja) 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
JP2000231122A (ja) 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP2000122090A (ja) 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
JP2000114540A (ja) 電気光学装置の製造方法及び電気光学装置用の製造方法
JP2000111948A (ja) 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
JP4366731B2 (ja) 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
JP2000214484A (ja) 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP2000124459A (ja) 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
JP2000089249A (ja) 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP2000111949A (ja) 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
JP2000111944A (ja) 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP2000155334A (ja) 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP2000216394A (ja) 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法