JP2000122090A

JP2000122090A - 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法

Info

Publication number: JP2000122090A
Application number: JP29544398A
Authority: JP
Inventors: Hideo Yamanaka; 英雄山中; Hisayoshi Yamoto; 久良矢元; Yuichi Sato; 勇一佐藤; Hajime Yagi; 肇矢木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-10-16
Filing date: 1998-10-16
Publication date: 2000-04-28

Abstract

(57)【要約】（修正有）【課題】高いスイッチング特性と低リーク電流を有す
るＬＤＤ構造を有するｎＭＯＳ又はｐＭＯＳＴＦＴの表
示部と、高い駆動能力のＣＭＯＳ又はｎ又はｐＭＯＳＴ
ＦＴ又はこれらの混在からなる周辺回路とを一体化した
構成を可能とし、高画質、高精細、狭額縁、高効率、大
画面化の表示パネルを実現することができ、しかも歪点
が比較的低い大型のガラス基板であっても使用でき、生
産性が高く、高価な製造設備が不要であってコストダウ
ンが可能となり、更に、しきい値調整が容易であって低
抵抗化による高速動作を可能にすること。【解決手段】基板１に形成した結晶性サファイア膜５
０をシードにしてシリコンを溶解した低融点金属の溶融
液層６からヘテロエピタキシャル成長により単結晶シリ
コン層７を形成し、この単結晶シリコン層７を表示部−
周辺駆動回路一体型のＬＣＤなどの電気光学装置のボト
ムゲート型ＭＯＳＴＦＴに用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気光学装置の製
造方法及び電気光学装置用の駆動基板の製造方法に関
し、特に絶縁基板上にヘテロエピタキシャル成長させた
単結晶シリコン層を能動領域に用いるボトムゲート型の
薄膜絶縁ゲート型電界効果トランジスタ（以降、ボトム
ゲート型ＭＯＳＴＦＴと呼ぶ。尚、ボトムゲート型には
逆スタガーＮＳＩ型と逆スタガーＩＳＩ型が含まれ
る。）と受動領域を有する液晶表示装置などに好適な構
造及び方法に関するものである。

【０００２】

【従来の技術】アクティブマトリクス型の液晶表示装置
として、アモルファスシリコンをＴＦＴに用いた表示部
と外付け駆動回路用ＩＣとを有するものや、固相成長法
による多結晶シリコンをＴＦＴに用いた表示部と駆動回
路との一体型（特開平６−２４２４３３号公報）、エキ
シマレーザーアニールを行った多結晶シリコンをＴＦＴ
に用いた表示部と駆動回路との一体型（特開平７−１３
１０３０号公報）などが知られている。

【０００３】

【発明が解決しようとする課題】しかし、上記した従来
のアモルファスシリコンＴＦＴは、生産性は良いが、電
子移動度は０．５〜１．０ｃｍ²／ｖ・ｓｅｃ前後と低
いために、ｐチャンネルのＭＯＳＴＦＴ（以降、ｐＭＯ
ＳＴＦＴと呼ぶ。）を作ることができない。従って、ｐ
ＭＯＳＴＦＴを用いた周辺駆動部を表示部と同じガラス
基板上に形成できないため、ドライバＩＣは外付けとな
り、ＴＡＢ方式等により実装されるので、コストダウン
が難しい。また、このために、高精細化には限界があ
る。更に、電子移動度は０．５〜１．０ｃｍ²／ｖ・ｓ
ｅｃ前後と低いので、十分なオン電流がとれず、表示部
に用いた場合、トランジスタサイズが必然的に大きくな
り、画素の高開口率に不利である。

【０００４】また、上記した従来の多結晶シリコンＴＦ
Ｔの電子移動度は７０〜１００ｃｍ²／ｖ・ｓｅｃで高
精細化にも対応できるので、最近は駆動回路一体型の多
結晶シリコンＴＦＴを用いたＬＣＤ（液晶表示装置）が
注目されている。しかし、１５インチ以上の大型ＬＣＤ
の場合は、多結晶シリコンの電子移動度は７０〜１００
ｃｍ²／ｖ・ｓｅｃであるため、駆動能力が不足し、結
局、外付けの駆動回路用ＩＣが必要となっている。

【０００５】また、固相成長法により成膜された多結晶
シリコンを用いるＴＦＴでは、６００℃以上で十数時間
のアニールと、約１０００℃の熱酸化によるゲートＳｉ
Ｏ₂の形成が必要なために、半導体製造装置を採用せざ
るを得ない。そのために、ウエーハサイズ８〜１２イン
チφが限界であり、高耐熱性で高価な石英ガラスの採用
が余儀なくされ、コストダウンが難しい。従って、ＥＶ
Ｆやデータ／ＡＶプロジェクタ用途に限定されている。

【０００６】更に、上記した従来のエキシマレーザーア
ニールによる多結晶シリコンＴＦＴでは、エキシマレー
ザー出力の安定性、生産性、大型化による装置価格の上
昇、歩留／品質低下等の問題が山積している。

【０００７】特に、１ｍ角等の大型ガラス基板になる
と、前記の問題が拡大し、ますます性能／品質向上とコ
ストダウンが難しくなる。

【０００８】本発明の目的は、特に周辺駆動回路部にお
いて、高い電子／正孔移動度の単結晶シリコン層を比較
的低温でかつ均一に成膜して、高性能ドライバ内蔵のア
クティブマトリクス基板と、これを用いた表示用薄膜半
導体装置等の電気光学装置の製造を可能とし、高いスイ
ッチング特性と低リーク電流を有するＬＤＤ構造（Ligh
tly doped drain 構造) のｎチャンネルのＭＯＳＴＦＴ
（以降、ｎＭＯＳＴＦＴと呼ぶ。）又はｐＭＯＳＴＦＴ
又は高い駆動能力の相補型薄膜絶縁ゲート電界効果トラ
ンジスタ（以降、ｃＭＯＳＴＦＴと呼ぶ。）の表示部
と、このｃＭＯＳＴＦＴ又はｎＭＯＳＴＦＴ又はｐＭＯ
ＳＴＦＴ、或いはこれらの混在からなる周辺駆動回路と
を一体化した構成を可能とし、高画質、高精細、狭額
縁、高効率、大画面の表示パネルを実現することがで
き、しかも歪点が比較的低い大型のガラス基板であって
も使用でき、生産性が高く、高価な製造設備が不要であ
ってコストダウンが可能となり、更に、しきい値調整が
容易であって低抵抗化による高速動作と大画面化を可能
にすることにある。

【０００９】

【課題を解決するための手段】即ち、本発明は、画素電
極（例えばマトリクス状に配列された複数の画素電極：
以下、同様）が配された表示部と、この表示部の周辺に
配された周辺駆動回路部とを第１の基板（即ち、駆動用
の基板：以下、同様）上に有し、この第１の基板と第２
の基板（即ち、対向基板：以下、同様）との間に液晶な
どの所定の光学材料を介在させてなる電気光学装置、及
びこの電気光学装置用の駆動基板のそれぞれの製造方法
において、前記第１の基板の一方の面上にゲート電極と
ゲート絶縁膜とからなるゲート部を形成する工程と、前
記第１の基板の前記一方の面上に、単結晶シリコンと格
子整合の良い物質層を形成する工程と、この物質層及び
前記ゲート部を含む前記第１の基板上にシリコンを含有
する低融点金属の溶融液層を形成する工程と、次いで冷
却処理（望ましくは徐冷処理）によって前記溶融液層の
前記シリコンを前記物質層をシードとしてヘテロエピタ
キシャル成長させ、単結晶シリコン層を析出させる工程
と、この単結晶シリコン層に所定の処理を施してチャン
ネル領域、ソース領域及びドレイン領域を形成する工程
と、前記チャンネル領域の下部に前記ゲート部を有し、
前記周辺駆動回路部の少なくとも一部を構成するボトム
ゲート型の第１の薄膜トランジスタ（特にＭＯＳＴＦ
Ｔ：以下、同様）を形成する工程とを有することを特徴
とする、電気光学装置の製造方法、及びその駆動基板の
製造方法に係るものである。なお、本発明において、上
記薄膜トランジスタとは、電界効果トランジスタ（ＦＥ
Ｔ）（これにはＭＯＳ型と接合型があるが、いずれでも
よい。）とバイポーラトランジスタとがあるが、本発明
はいずれのトランジスタにも適用できる（以下、同
様）。

【００１０】本発明によれば、特に単結晶シリコンと格
子整合の良い上記物質層（例えば結晶性サファイア膜）
をシードにして、シリコンを溶解した低融点金属の溶融
液から、ヘテロエピタキシャル成長で単結晶シリコン層
を形成し、このエピタキシャル成長層をアクティブマト
リクス基板などの駆動基板の周辺駆動回路のボトムゲー
ト型ＭＯＳＴＦＴや表示部−周辺駆動回路一体型のＬＣ
Ｄなどの電気光学装置の周辺駆動回路のボトムゲート型
ＭＯＳＴＦＴなどに用いているので、次の（Ａ）〜
（Ｇ）に示す顕著な作用効果を得ることができる。

【００１１】（Ａ）単結晶シリコンと格子整合の良い物
質層（例えば結晶性サファイア膜）を基板上に形成し、
その物質層をシードとしてヘテロエピタキシャル成長さ
せることにより、５４０ｃｍ²／ｖ・ｓｅｃ以上の高い
電子移動度の単結晶シリコン層が得られるので、高性能
ドライバ内蔵の表示用薄膜半導体装置などの電気光学装
置の製造が可能となる。

【００１２】（Ｂ）特にこの単結晶シリコン層は、従来
のアモルファスシリコン層や多結晶シリコン層に比べ
て、単結晶シリコン基板並の高い電子及び正孔移動度を
示すので、これによる単結晶シリコンボトムゲート型Ｍ
ＯＳＴＦＴは、高いスイッチング特性〔望ましくは更
に、電界強度を緩和して低リーク電流化するＬＤＤ(Lig
htly doped drain) 構造〕を有するｎＭＯＳ又はｐＭＯ
ＳＴＦＴ又はｃＭＯＳＴＦＴからなる表示部と、高い駆
動能力のｃＭＯＳ、又はｎＭＯＳ、ｐＭＯＳＴＦＴ又は
これらの混在からなる周辺駆動回路部とを一体化した構
成が可能となり、高画質、高精細、狭額縁、高効率、大
画面の表示パネルが実現する。特に、多結晶シリコンで
はＬＣＤ用ＴＦＴとして、高い正孔移動度のｐＭＯＳＴ
ＦＴは形成し難いが、本発明による単結晶シリコン層は
正孔でも十分に高い移動度を示すため、電子と正孔をそ
れぞれ単独でも、或いは双方を組み合せて駆動する周辺
駆動回路を作製でき、これをｎＭＯＳ又はｐＭＯＳ又は
ｃＭＯＳのＬＤＤ構造の表示部用ＴＦＴと一体化したパ
ネルを実現できる。また、小型〜中型パネルの場合に
は、周辺の一対の垂直駆動回路の一方を省略できる可能
性がある。

【００１３】（Ｃ）そして、上記した物質層をヘテロエ
ピタキシャル成長のシードとして用い、かつこの物質層
上に上記した低融点金属の溶融液を低温（例えば３５０
℃）で調製し、それより少し高いだけの温度に加熱した
基板上に塗布などの方法で形成できるから、比較的低温
（例えば３５０〜４００℃）で単結晶シリコン層を均一
に形成することができる。

【００１４】（Ｄ）固相成長法の場合のような中温で長
時間（約６００℃、十数時間）のアニールや、エキシマ
レーザーアニールが不要となるから、生産性が高く、高
価な製造設備が不要でコストダウンが可能となる。

【００１５】（Ｅ）このヘテロエピタキシャル成長で
は、結晶性サファイア膜等の物質層の結晶性、溶融後の
組成比、溶融液温度、基板の加熱温度、冷却速度等の調
整により広範囲のＰ型不純物濃度と高移動度の単結晶シ
リコン層が容易に得られるので、Ｖｔｈ（しきい値）調
整が容易であり、低抵抗化による高速動作が可能であ
る。

【００１６】（Ｆ）また、シリコン含有低融点金属溶融
液層に、３族又は５族の不純物元素（ボロン、リン、ア
ンチモン、ひ素、ビスマス、アルミニウムなど）を別途
適量ドープしておけば、ヘテロエピタキシャル成長によ
る単結晶シリコン層の不純物種及び／又はその濃度、即
ちＰ型／Ｎ型等の導電型及び／又はキャリア濃度を任意
に制御することができる。

【００１７】（Ｇ）結晶性サファイア膜などの上記物質
層は、様々な原子の拡散バリアになるため、ガラス基板
からの不純物の拡散を抑制することができる。

【００１８】

【発明の実施の形態】本発明においては、前記第１の基
板として絶縁基板が用いられ、前記物質層がサファイア
（Ａｌ₂Ｏ₃）、スピネル構造体（例えばＭｇＯ・Ａｌ
₂Ｏ₃）、フッ化カルシウム（ＣａＦ₂）、フッ化スト
ロンチウム（ＳｒＦ₂）、フッ化バリウム（Ｂａ
Ｆ₂）、リン化ボロン（ＢＰ）、酸化イットリウム
（（Ｙ₂Ｏ₃）_m）及び酸化ジルコニウム（（Ｚｒ
Ｏ₂）_{1 -m}）等からなる群より選ばれた物質で形成され
ているのがよい。

【００１９】このような物質層上において、シリコンを
例えば２．０重量％〜０．００５重量％、例えば１重量
％含有する低融点金属の溶融液を加熱された絶縁基板に
塗布し、所定時間（数分〜数１０分）保持した後、前記
冷却処理を行うのがよい。これによって、厚さ数μｍ〜
０．００５μｍ、例えば１μｍの単結晶シリコン膜を得
ることができる。

【００２０】また、前記基板として絶縁基板、例えばガ
ラス基板、耐熱性有機基板を使用し、前記低融点金属と
してインジウム、ガリウム、スズ、ビスマス、鉛、亜
鉛、アンチモン及びアルミニウムからなる群より選ばれ
た少なくとも１種で形成することができる。

【００２１】この場合、前記低融点金属層としてインジ
ウムを使用するときには前記溶融液を８５０〜１１００
℃望ましくは９００〜９５０℃に加熱された前記絶縁基
板に塗布し、前記低融点金属としてインジウム・ガリウ
ム又はガリウムを使用するときには前記加熱処理を３０
０〜１１００℃望ましくは３５０〜６００℃又は４００
〜１１００℃、望ましくは４２０〜６００℃に加熱され
た前記絶縁基板に塗布することができる。基板の加熱
は、電気炉やランプ等を用いて基板全体を均一に加熱す
る方法の他、光レーザー、電子ビーム等によって、所定
の場所のみを局部的に加熱する方法も可能である。

【００２２】このようにシリコンを含有する低融点金属
は、図１１に示す状態図から明らかなように、低融点金
属の割合に応じて融点が低下する。インジウムを用いる
ときには、シリコンを含有（例えば１重量％含有）する
インジウム溶融液層を８５０〜１１００℃の基板温度で
形成するのは、１０００℃程度までは基板として石英板
ガラスを使用でき、１１００℃〜８５０℃まではそれよ
りも耐熱性が低いガラス、例えば結晶化ガラスでも使用
できることになる。ガリウムを用いるときにも、上記と
同様の理由から、シリコンを含有（例えば１重量％含
有）するガリウム溶融液層を４００〜１１００℃の基板
温度で形成することができる。

【００２３】後者の場合（インジウム・ガリウム・シリ
コン又はガリウム・シリコンの場合）、基板として、比
較的歪点の低いガラス基板や耐熱性有機基板を用い得る
ので、大型ガラス基板（例えば１ｍ²以上）上に半導体
結晶層を作成することが可能であるが、このような基板
は、安価で、薄板化が容易であり、長尺ロール化された
ガラス板を作製できる。これを用いて、長尺ロール化ガ
ラス板や耐熱性有機基板上に、上記手法により、ヘテロ
エピタキシャル成長による単結晶シリコン層を連続して
又は非連続に作製することができる。

【００２４】上記の溶融液塗布式では一定時間（数分〜
数十分）保持した後に徐冷するが、この他にも、ガラス
基板を上記溶液に浸して、一定時間（数分〜数十分）保
持した後、徐々に引き上げるディッピング方式や、溶融
液中又は表面を適切な速度で移動させて徐冷するフロー
ティング方式でもよい。溶融液の組成、温度、引き上げ
速度によって、エピタキシャル成長層の厚さやキャリア
不純物濃度を制御することができる。塗布式、ディッピ
ング方式、フローティング方式等は、基板を連続又は断
続送りして処理できるため、量産性も向上する。

【００２５】このように、歪点が低いガラスの上層へ
は、このガラス内部から、その構成元素が拡散し易いの
で、これを抑える目的で、拡散バリア層の薄膜（例えば
シリコンナイトライド（ＳｉＮ）：厚さ５０〜２００ｎ
ｍ程度）などの膜を形成するのがよい。従ってこの場
合、拡散バリア層上に前記シリコン含有の低融点金属層
を形成する。

【００２６】上記したシリコンを溶かした低融点金属か
ら、徐冷によって、上記物質層をシードとしてヘテロエ
ピタキシャル成長により前記単結晶シリコン層を析出さ
せた後に、この上の前記低融点金属の層を塩酸などで溶
解除去し、しかる後に前記単結晶シリコン層に所定の処
理を施して能動素子と受動素子を作製することができ
る。

【００２７】このように、徐冷後に単結晶シリコン層の
上に析出したインジウムなどの低融点金属薄膜は塩酸等
を用いて溶解除去するが、インジウム等はシリコン層中
に微量（１０¹⁶ａｔｏｍｓ／ｃｃ程度）しか残留しない
よう作成できるので、作成直後はＰ型の単結晶シリコン
層の半導体が作成される。従って、これはｎＭＯＳＴＦ
Ｔの作製にとって都合が良い。しかし、適量のリン原子
などのＮ型不純物を全面又は選択的にイオン注入するこ
とによって、全面又は選択的にＮ型の単結晶シリコン層
を作成することができるので、ｐＭＯＳＴＦＴも作成す
ることができる。このため、ｃＭＯＳＴＦＴも作成でき
ることになる。多結晶又はアモルファスシリコン又はシ
リコン含有低融点金属層の成膜時に、溶解度が大きい３
族又は５族の不純物元素（ボロン、リン、アンチモン、
ひ素、ビスマスなど）を別途適量ドープしておけば、成
長するシリコンエピタキシャル成長層の不純物種及び／
又はその濃度、即ちＰ型／Ｎ型及び／又はキャリア濃度
を任意に制御することができる。

【００２８】このように、基板上にヘテロエピタキシャ
ル成長した前記単結晶シリコン層を周辺駆動回路の少な
くとも一部を構成するトップゲート型ＭＯＳＴＦＴのチ
ャンネル領域、ソース領域及びドレイン領域に適用し、
これら各領域の不純物種及び／又はその濃度を制御する
ことができる。

【００２９】前記周辺駆動回路部及び前記表示部の薄膜
トランジスタがｎチャンネル型、ｐチャンネル型又は相
補型の絶縁ゲート電界効果トランジスタを構成し、例え
ば相補型とｎチャンネル型との組、相補型とｐチャンネ
ル型との組、又は相補型とｎチャンネル型とｐチャンネ
ル型との組からなっていてよい。また、前記周辺駆動回
路部及び／又は前記表示部の薄膜トランジスタの少なく
とも一部がＬＤＤ（Lightly doped drain)構造を有して
いるのがよい。なお、ＬＤＤ構造は、ゲート−ドレイン
間のみならず、ゲート−ソース間にも、又はゲート−ソ
ース間及びゲート−ドレイン間の両方に設けてもよい
（これをダブルＬＤＤと呼ぶ）。

【００３０】特に、前記ＭＯＳＴＦＴは表示部では、ｎ
ＭＯＳ又はｐＭＯＳ又はｃＭＯＳのＬＤＤ型ＴＦＴを構
成し、また周辺駆動回路部では、ｃＭＯＳ又はｎＭＯＳ
又はｐＭＯＳＴＦＴ又はこれらの混在を構成しているの
がよい。

【００３１】本発明においては、前記基板及び／又はそ
の上の膜に段差を設け、この段差を断面において底面に
対し側面が直角状若しくは下端側へ望ましくは９０°以
下の底角をなすように傾斜状となるような凹部として、
絶縁基板又はその上のＳｉＮなどの膜（或いはこれらの
双方）に形成し、この段差を含む前記基板上に前記物質
層を形成し、前記単結晶シリコン層のエピタキシャル成
長時のシードとするのがよい。この段差は、前記薄膜ト
ランジスタの前記チャンネル領域、前記ソース領域及び
前記ドレイン領域で形成される素子領域の少なくとも一
辺に沿って形成するのがよい。また、受動素子、例えば
抵抗を前記単結晶シリコン層で形成する場合、抵抗が形
成される素子領域の少なくとも一辺に沿って前記段差が
形成されているのがよい。

【００３２】この場合、前記基板としての絶縁基板上
に、前記エピタキシャル成長のシードとなる上記した如
き所定形状の段差を所定位置に形成し、この段差を含む
前記絶縁基板上に前記物質層を形成することができる。

【００３３】或いは、前記物質層に上記と同様な所定形
状の段差を形成し、この段差を含む前記物質層上に前記
単結晶シリコン層を形成することができる。

【００３４】これらの場合、上記物質層に加え、上記段
差もシードとして作用するため、より結晶性の高い単結
晶シリコン層を形成することができる。

【００３５】前記ＭＯＳＴＦＴの如き第１の薄膜トラン
ジスタを前記段差による基板凹部内に設けてよいが、凹
部外の凹部付近、或いはこれらの双方において基板上に
設けてもよい。前記段差はリアクティブイオンエッチン
グなどのドライエッチングによって形成してよい。

【００３６】この場合、前記第１の基板の一方の面上に
上記の段差を形成し、この段差を含む前記基板上に単結
晶、多結晶又はアモルファスシリコン層を形成し、前記
第２の薄膜トランジスタを、前記単結晶、多結晶又はア
モルファスシリコン層をチャンネル領域、ソース領域及
びドレイン領域とし、前記チャンネル領域の上部及び／
又は下部にゲート部を有するトップゲート型、ボトムゲ
ート型又はデュアルゲート型としてよい。

【００３７】この場合も、断面において底面に対し側面
が直角状若しくは下端側へ望ましくは９０°以下の底角
をなすように傾斜状となるような凹部として上記と同様
の前記段差を形成し、この段差を前記単結晶シリコン層
のエピタキシャル成長時のシードとする。

【００３８】前記第２の薄膜トランジスタは、前記第１
の基板及び／又はその上の膜に形成した前記段差による
基板凹部内及び／又は外に設け、前記第１の薄膜トラン
ジスタと同様にグラフォエピタキシャル成長による単結
晶シリコン層を用いて、そのソース、ドレイン、チャン
ネルの各領域を形成してよい。

【００３９】この第２の薄膜トランジスタでも、上記し
たと同様、前記単結晶、多結晶又はアモルファスシリコ
ン層の３族又は５族の不純物種及び／又はその濃度を制
御したり、前記段差を、前記第２の薄膜トランジスタの
前記チャンネル領域、前記ソース領域及び前記ドレイン
領域で形成される素子領域の少なくとも一辺に沿って形
成してよい。また、前記単結晶、多結晶又はアモルファ
スシリコン層下のゲート電極をその側端部にて台形状に
するのがよい。前記第１の基板と前記単結晶、多結晶又
はアモルファスシリコン層との間に拡散バリア層を設け
てよい。

【００４０】前記第１及び／又は第２の薄膜トランジス
タのソース又はドレイン電極を前記段差を含む領域上に
形成するのがよい。

【００４１】前記第１の薄膜トランジスタを、チャンネ
ル領域の上部及び／又は下部にゲート部を有するトップ
ゲート型、ボトムゲート型又はデュアルゲート型の中か
ら選ばれた少なくともボトムゲート型とし、かつ、表示
部において画素電極をスイッチングするスイッチング素
子を、前記トップゲート型、前記ボトムゲート型又は前
記デュアルゲート型の第２の薄膜トランジスタとしてよ
い。

【００４２】この場合、チャンネル領域の下部に設けら
れたゲート電極を耐熱性材料で形成したり、前記第２の
薄膜トランジスタの上部ゲート電極と前記第１の薄膜ト
ランジスタのゲート電極とを共通の材料で形成してよ
い。

【００４３】前記周辺駆動回路部において、前記第１の
薄膜トランジスタ以外に、多結晶又はアモルファスシリ
コン層をチャンネル領域とし、このチャンネル領域の上
部及び／又は下部にゲート部を有するトップゲート型、
ボトムゲート型又はデュアルゲート型の薄膜トランジス
タ、或いは前記単結晶シリコン層又は多結晶シリコン層
又はアモルファスシリコン層を用いたダイオード、抵
抗、キャパシタンス、インダクタンス素子などを設けて
よい。

【００４４】前記周辺駆動回路部及び／又は前記表示部
の薄膜トランジスタを、シングルゲート又はマルチゲー
トに構成してよい。

【００４５】前記周辺駆動回路部及び／又は前記表示部
のｎ又はｐチャンネル型の薄膜トランジスタがデュアル
ゲート型であるときには、上部又は下部ゲート電極を電
気的にオープンとするか或いは任意の負電圧（ｎチャン
ネル型の場合）又は正電圧（ｐチャンネル型の場合）を
印加し、ボトムゲート型又はトップゲート型の薄膜トラ
ンジスタとして動作するのがよい。

【００４６】前記周辺駆動回路部の薄膜トランジスタを
ｎチャンネル型、ｐチャンネル型又は相補型の前記第１
の薄膜トランジスタとし、前記表示部の薄膜トランジス
タを、単結晶シリコン層をチャンネル領域とするときは
ｎチャンネル型、ｐチャンネル型又は相補型であり、多
結晶シリコン層をチャンネル領域とするときにはｎチャ
ンネル型、ｐチャンネル型又は相補型とし、アモルファ
スシリコン層をチャンネル領域とするときにはｎチャン
ネル型、ｐチャンネル型又は相補型としてよい。

【００４７】本発明において、前記単結晶シリコン層の
成長後、この単結晶シリコン層上にゲート絶縁膜とゲー
ト電極とからなる上部ゲート部を形成し、この上部ゲー
ト部をマスクとして前記単結晶シリコン層に３族又は５
族の不純物元素を導入して前記チャンネル領域、前記ソ
ース領域及び前記ドレイン領域を形成してよい。

【００４８】また、前記第２の薄膜トランジスタがボト
ムゲート型又はデュアルゲート型であるときは、前記チ
ャンネル領域の下部に耐熱性材料からなる下部ゲート電
極を設け、このゲート電極上にゲート絶縁膜を形成して
下部ゲート部を形成した後、前記段差の形成工程を含め
て前記第１の薄膜トランジスタと共通の工程を経て前記
第２の薄膜トランジスタを形成することができる。この
場合、前記第２の薄膜トランジスタの上部ゲート電極と
前記第１の薄膜トランジスタのゲート電極とを共通の材
料で形成することができる。

【００４９】また、前記下部ゲート部上に前記単結晶シ
リコン層を形成した後、この単結晶シリコン層に３族又
は５族の不純物元素を導入し、ソース及びドレイン領域
を形成した後に、活性化処理を行うことができる。

【００５０】また、前記単結晶シリコン層の形成後にレ
ジストをマスクとして前記第１及び第２の薄膜トランジ
スタの各ソース及びドレイン領域を前記不純物元素のイ
オン注入で形成し、このイオン注入後に前記活性化処理
を行い、ゲート絶縁膜の形成後に、前記第２の薄膜トラ
ンジスタの上部ゲート電極を形成してよい。

【００５１】前記第２の薄膜トランジスタがトップゲー
ト型のとき、前記単結晶シリコン層の形成後にレジスト
をマスクとして前記第１及び第２の薄膜トランジスタの
各ソース及びドレイン領域を前記不純物元素のイオン注
入で形成し、このイオン注入後に活性化処理を行い、し
かる後に前記第２の薄膜トランジスタのゲート絶縁膜と
ゲート電極とからなるゲート部を形成することができ
る。

【００５２】或いは、前記第２の薄膜トランジスタがト
ップゲート型のとき、前記単結晶シリコン層の形成後に
前記第２の薄膜トランジスタのゲート絶縁膜と耐熱性材
料からなるゲート電極とを形成してゲート部を形成し、
このゲート部及びレジストをマスクとして前記第１及び
第２の薄膜トランジスタの各ソース及びドレイン領域を
前記不純物元素のイオン注入で形成し、このイオン注入
後に活性化処理を行ってもよい。

【００５３】また、前記ＬＤＤ構造を形成する際に用い
たレジストマスクを残して、これを覆うレジストマスク
を用いてソース領域及びドレイン領域形成用のイオン注
入を行うことができる。

【００５４】また、前記基板を光学的に不透明又は透明
とし、反射型、又は透過型の表示部用画素電極を設けて
よい。

【００５５】前記表示部が前記画素電極とカラーフィル
タ層との積層構造を有していると、表示アレイ部上にカ
ラーフィルタを作り込むことにより、表示パネルの開口
率、輝度等の改善をはじめ、カラーフィルタ基板の省
略、生産性改善等によるコストダウンが実現する。

【００５６】この場合、前記画素電極が反射電極である
ときは、樹脂膜に最適な反射特性と視野角特性を得るた
めの凹凸を形成し、この上に画素電極を設け、また前記
画素電極が透明電極であるときは、透明平坦化膜によっ
て表面を平坦化し、この平坦化面上に画素電極を設ける
のがよい。

【００５７】前記表示部は、前記ＭＯＳＴＦＴによる駆
動で発光又は調光を行うように構成し、例えば液晶表示
装置（ＬＣＤ）、エレクトロルミネセンス表示装置（Ｅ
Ｌ）又は電界放出型表示装置（ＦＥＤ）、発光ポリマー
表示装置（ＬＥＰＤ）、発光ダイオード表示装置（ＬＥ
Ｄ）などとして構成してよい。この場合、前記表示部に
複数の前記画素電極をマトリクス状に配列し、これらの
画素電極のそれぞれに前記スイッチング素子を接続して
よい。

【００５８】次に、本発明を好ましい実施の形態につい
て更に詳細に説明する。

【００５９】＜第１の実施の形態＞図１〜図１３は、本
発明の第１の実施の形態を示すものである。

【００６０】本実施の形態は、耐熱性基板に設けた上述
した段差（凹部）を含む面上に、上述した物質層（例え
ば結晶性サファイア膜）を形成し、この物質層をシード
としてインジウム・シリコン溶融液から単結晶シリコン
層を高温ヘテロエピタキシャル成長させ、これを用いて
ボトムゲート型ＭＯＳＴＦＴを周辺駆動回路部に構成し
たアクティブマトリクス反射型液晶表示装置（ＬＣＤ）
に関するものである。まず、この反射型ＬＣＤの全体の
レイアウトを図１２〜図１４について説明する。

【００６１】図１２に示すように、このアクティブマト
リクス反射型ＬＣＤは、主基板１（これはアクティブマ
トリクス基板を構成する。）と対向基板３２とをスペー
サ（図示せず）を介して貼り合わせたフラットパネル構
造からなり、両基板１−３２間に液晶（ここでは図示せ
ず）が封入されている。主基板１の表面には、マトリク
ス状に配列した画素電極２９（又は４１）と、この画素
電極を駆動するスイッチング素子とからなる表示部、及
びこの表示部に接続される周辺駆動回路部とが設けられ
ている。

【００６２】表示部のスイッチング素子は、本発明に基
づくｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳでＬＤＤ構造の
トップゲート型ＭＯＳＴＦＴで構成される。また、周辺
駆動回路部にも、回路要素として、本発明に基づくボト
ムゲート型ＭＯＳＴＦＴのｃＭＯＳ又はｎＭＯＳ又はｐ
ＭＯＳＴＦＴ又はこれらの混在が形成されている。な
お、一方の周辺駆動回路部はデータ信号を供給して各画
素のＴＦＴを水平ライン毎に駆動する水平駆動回路であ
り、また他方の周辺駆動回路部は各画素のＴＦＴのゲー
トを走査ライン毎に駆動する垂直駆動回路であり、通常
は表示部の両辺にそれぞれ設けられる。これらの駆動回
路は、点順次アナログ方式、線順次デジタル方式のいず
れも構成できる。

【００６３】図１３に示すように、直交するゲートバス
ラインとデータバスラインの交差部に上記のＴＦＴが配
置され、このＴＦＴを介して液晶容量（Ｃ_LC）に画像情
報を書き込み、次の情報がくるまで電荷を保持する。こ
の場合、ＴＦＴのチャンネル抵抗だけで保持させるには
十分ではないので、それを補うため液晶容量と並列に蓄
積容量（補助容量）（Ｃ_S）を付加し、リーク電流によ
る液晶電圧の低下を補ってよい。こうしたＬＣＤ用ＴＦ
Ｔでは、画素部（表示部）に使用するＴＦＴの特性と周
辺駆動回路に使用するＴＦＴの特性とでは要求性能が異
なり、特に画素部のＴＦＴではオフ電流の制御、オン電
流の確保が重要な問題となる。このため、表示部には、
後述の如きＬＤＤ構造のＴＦＴを設けることによって、
ゲート−ドレイン間に電界がかかりにくい構造としてチ
ャンネル領域にかかる実効的な電界を低減させ、オフ電
流を低減し、特性の変化も小さくできる。しかし、プロ
セス的には複雑になり、素子サイズも大きくなり、かつ
オン電流が低下するなどの問題も発生するため、それぞ
れの使用目的に合わせた最適設計が必要である。

【００６４】なお、使用可能な液晶としては、ＴＮ液晶
（アクティブマトリクス駆動のＴＮモードに用いられる
ネマチック液晶）をはじめ、ＳＴＮ（スーパーツイステ
ッドネマチック）、ＧＨ（ゲスト・ホスト）、ＰＣ（フ
ェーズ・チェンジ）、ＦＬＣ（強誘電性液晶）、ＡＦＬ
Ｃ（反強誘電性液晶）、ＰＤＬＣ（ポリマー分散型液
晶）等の各種モード用の液晶を採用してよい。

【００６５】また、図１４について周辺駆動回路の回路
方式とその駆動方法の概略を述べる。駆動回路はゲート
側駆動回路とデータ側駆動回路に分けられ、ゲート側、
データ側ともにシフトレジスタを構成する必要がある。
シフトレジスタは一般的に、ｐＭＯＳＴＦＴとｎＭＯＳ
ＴＦＴの両方を使用したもの（いわゆるＣＭＯＳ回路）
やいずれか一方のＭＯＳＴＦＴのみを使用したものがあ
るが、動作速度、信頼性、低消費電力の面でｃＭＯＳＴ
ＦＴ又はＣＭＯＳ回路が一般的である。

【００６６】走査側駆動回路はシフトレジスタとバッフ
ァから構成されており、水平走査期間と同期したパルス
をシフトレジスタから各ラインに送る。一方、データ側
駆動回路は点順次方式と線順次方式の二つの駆動方法が
あり、図示した点順次方式では回路の構成は比較的簡単
であって、表示信号をアナログスイッチを通してシフト
レジスタで制御しながら直接に各画素に書き込む。各画
素に一水平走査時間内に順次書き込む（図中のＲ、Ｇ、
Ｂは各色毎に画素を概略的に示している）。

【００６７】次に、図１〜図１１について、本実施の形
態によるアクティブマトリクス反射型ＬＣＤをその製造
工程に従って説明する。但し、図１〜図７において、各
図の左側は表示部の製造工程、右側は周辺駆動回路部の
製造工程を示す。

【００６８】まず、図１の（１）に示すように、石英ガ
ラス、透明性結晶化ガラスなどの絶縁基板１の一主面に
おいて、モリブデン／タンタル（Ｍｏ・Ｔａ）合金のス
パッタ膜７１（５００〜６００ｎｍ厚）を形成する。

【００６９】次いで、図１の（２）に示すように、フォ
トレジスト７０を所定パターンに形成し、これをマスク
にしてＭｏ・Ｔａ膜７１をテーパエッチングし、側端部
７１ａが台形状に２０〜４５度でなだらかに傾斜したゲ
ート電極７１を形成する。

【００７０】次いで、図１の（３）に示すように、フォ
トレジスト７０の除去後に、モリブデン・タンタル合金
膜７１を含む基板１上に、プラズマＣＶＤ法等により、
ＳｉＮ膜（約１００ｎｍ厚）７２とＳｉＯ₂膜（約２０
０ｎｍ厚）７３とを、この順に積層したゲート絶縁膜を
形成する。

【００７１】次いで、図２の（４）に示すように、少な
くともＴＦＴ形成領域に、フォトレジスト２を所定パタ
ーンに形成し、これをマスクとして例えばＣＦ₄プラズ
マのＦ⁺イオン３を照射し、リアクティブイオンエッチ
ング（ＲＩＥ）などの汎用フォトリソグラフィ及びエッ
チング（フォトエッチング）によってゲート絶縁膜に
（更には基板１にも）段差４を適当な形状及び寸法で複
数個形成する。

【００７２】この場合、絶縁基板１として石英ガラス、
透明性結晶化ガラス、セラミック等（但し、後述の透過
型ＬＣＤでは、不透明のセラミック基板や低透明性の結
晶化ガラスは使用できない。）の高耐熱性基板（８〜１
２インチφ、７００〜８００μｍ厚）が使用可能であ
る。また、段差４は、結晶性サファイア膜とともに後述
の単結晶シリコンのエピタキシャル成長時のシードとな
るものであって、深さｄ０．１〜０．４μｍ、幅ｗ２〜
１０μｍ、長さ（紙面垂直方向）１０〜２０μｍであっ
てよく、底辺と側面のなす角（底角）は直角とする。な
お、基板１の表面には、ガラス基板からのＮａイオンな
どの拡散防止のため、ＳｉＮ膜（例えば５０〜２００ｎ
ｍ厚）と必要に応じてシリコン酸化膜（以後ＳｉＯ₂膜
と呼ぶ。）（例えば約１００ｎｍ厚）を予め連続形成し
てよい。

【００７３】次いで、図２の（５）に示すように、フォ
トレジスト２の除去後に、絶縁基板１の一主面におい
て、段差４を含む少なくともＴＦＴ形成領域に、結晶性
サファイア膜（厚さ２０〜２００ｎｍ）５０を形成す
る。この結晶性サファイア膜５０は、高密度プラズマＣ
ＶＤ法や、触媒ＣＶＤ法（特開昭６３−４０３１４号公
報参照）等により、トリメチルアルミニウムガスなどを
酸化性ガス（酸素・水分）で酸化し、結晶化させて作成
する。絶縁基板１として高耐熱性ガラス基板（８〜１２
インチφ、７００〜８００μｍ厚）が使用可能である。

【００７４】次いで、図２の（６）に示すように、段差
４を含む結晶性サファイア膜５０上の全面において、シ
リコンを約１重量％含有するシリコン・インジウム溶融
液６を、９００〜９３０℃に加熱された基板１上に塗布
する。或いは、溶融液中に基板１をディッピングする
か、或いは、溶融液表面を徐々に移動させてフローティ
ングさせる方法や、噴流式、超音波作用下での接触方式
も可能である。

【００７５】次いで、基板１を数分〜数１０分間保持し
た後、徐々に冷却する（ディッピングの場合は徐々に引
き上げる）ことによって、インジウムに溶解していたシ
リコンは、結晶性サファイア膜５０（更には段差４の底
辺の角部）をシード（種）として図２の（７）に示すよ
うにヘテロエピタキシャル成長し、厚さ例えば０．１μ
ｍ程度のＰ型単結晶シリコン層７として析出する。ディ
ッピング法及びフローティング法では、溶融液組成、温
度、引き上げ速度などの管理が容易である、エピタキシ
ャル成長層の厚みやＰ型キャリア不純物濃度を容易にコ
ントロールできる。

【００７６】上記のようにして堆積した単結晶シリコン
層７は結晶性サファイア膜５０が単結晶シリコンと良好
な格子整合を示すために、例えば（１００）面が基板上
にヘテロエピタキシャル成長する。この場合、段差４も
グラフォエピタキシャル成長と称される公知の現象を加
味したヘテロエピタキシャル成長に寄与し、より結晶性
の高い単結晶シリコン層７が得られる。これについて
は、図９に示すように、非晶質基板（ガラス）１に上記
の段差４の如き垂直な壁を作り、この上にエピタキシー
層を形成すると、図９（ａ）のようなランダムな面方位
であったものが図９（ｂ）のように（１００）面が段差
４の面に沿って結晶成長する。この単結晶粒の大きさ
は、温度・時間に比例して大きくなるが、温度・時間を
低く、短くする時は、上記段差の間隔を短くしなければ
ならない。また、上記段差の形状を図１０（ａ）〜
（ｆ）のように種々に変えることによって、成長層の結
晶方位を制御することができる。ＭＯＳトランジスタを
作成する場合は、（１００）面が最も多く採用されてい
る。要するに、段差４の断面形状は、底辺角部の角度
（底角）が直角をはじめ、上端から下端にかけて内向き
又は外向きに傾斜していてもよく、結晶成長が生じ易い
特定方向の面を有していればよい。段差４の底角は通常
は直角又は９０°以下が望ましく、その底面の角部は僅
かな曲率を有しているのがよい。

【００７７】こうして、ヘテロエピタキシャル成長によ
って基板１上に単結晶シリコン層７を析出させた後、図
３の（８）のように、表面側に析出したインジウム膜６
Ａを塩酸、硫酸などのよって溶解除去（この際、低級シ
リコン酸化膜が生成しないように後処理）し、単結晶シ
リコン層７をチャンネル領域とするボトムゲート型又は
トップゲート型ＭＯＳＴＦＴの作製を行う。

【００７８】まず、上記のヘテロエピタキシャル成長に
よる単結晶シリコン層７はインジウムの含有によってＰ
型化しているが、そのＰ型不純物濃度はばらついている
ので、ｐチャンネルＭＯＳＴＦＴ部をフォトレジスト
（図示せず）でマスクし、Ｐ型不純物イオン（例えばＢ
⁺）を１０ｋＶで２．７×１０¹¹ａｔｏｍｓ／ｃｍ²の
ドーズ量でドーピングし、比抵抗を調整する。また、図
３の（９）に示すように、ｐＭＯＳＴＦＴ形成領域の不
純物濃度制御のため、ｎＭＯＳＴＦＴ部をフォトレジス
ト６０でマスクし、Ｎ型不純物イオン（例えばＰ⁺）６
５を１０ｋＶで１×１０¹¹ａｔｏｍｓ／ｃｍ²のドーズ
量でドーピングし、Ｎ型ウエル７Ａを形成する。

【００７９】次いで、図４の（１０）に示すように、単
結晶シリコン層７の全面上に、プラズマＣＶＤ、高密度
プラズマＣＶＤ、触媒ＣＶＤ法等でＳｉＯ₂（約２００
ｎｍ厚）とＳｉＮ（約１００ｎｍ厚）をこの順に連続形
成してゲート絶縁膜８を形成し、更に、モリブデン・タ
ンタル（Ｍｏ・Ｔａ）合金のスパッタ膜９（５００〜６
００ｎｍ厚）を形成する。

【００８０】次いで、図４の（１１）に示すように、汎
用のフォトリソグラフィ技術により、表示領域のＴＦＴ
部の段差領域（凹部内）にフォトレジストパターン１０
を形成し、連続したエッチングにより、（Ｍｏ・Ｔａ）
合金のゲート電極１１とゲート絶縁膜（ＳｉＮ／ＳｉＯ
₂）１２とを形成し、単結晶シリコン層７を露出させ
る。（Ｍｏ・Ｔａ）合金膜９は酸系エッチング液、Ｓｉ
ＮはＣＦ₄ガスのプラズマエッチング、ＳｉＯ₂はフッ
酸系エッチング液で処理する。

【００８１】次いで、図４の（１２）に示すように、周
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部をフォトレジスト１３
でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレイ
ン領域にリンイオン１４を例えば２０ｋＶで５×１０¹³
ａｔｏｍｓ／ｃｍ²のドーズ量でドーピング（イオン注
入）して、Ｎ^-型層からなるＬＤＤ部１５を自己整合的
（セルフアライン）に形成する。

【００８２】次いで、図５の（１３）に示すように、周
辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎ
ＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴ
のゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はひ素イオン１７を例えば２
０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でド
ーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ⁺型
層からなるソース部１８及びドレイン部１９とＬＤＤ部
１５とを形成する。

【００８３】次いで、図５の（１４）に示すように、周
辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴ
ＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジス
ト２０でカバーし、露出した領域にボロンイオン２１を
例えば１０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ²のドー
ズ量でドーピング（イオン注入）してｐＭＯＳＴＦＴの
Ｐ⁺層のソース部２２及びドレイン部２３を形成する。
なお、この作業は、ｎＭＯＳ周辺駆動回路の場合はｐＭ
ＯＳＴＦＴが無いので、不要な作業である。

【００８４】次いで、図５の（１５）に示すように、Ｔ
ＦＴ、ダイオードなどの能動素子部や、抵抗、インダク
タンスなどの受動素子部をアイランド化するため、フォ
トレジスト２４を設け、周辺駆動領域及び表示領域のす
べての能動素子部及び受動素子部以外の単結晶シリコン
層を汎用フォトリソグラフィ及びエッチング技術で除去
する。エッチング液はフッ酸系である。

【００８５】次いで、図６の（１６）に示すように、プ
ラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等
により、ＳｉＯ₂膜（約２００ｎｍ厚）及びリンシリケ
ートガラス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に
全面に連続形成して保護膜２５を形成する。

【００８６】そして、この状態で単結晶シリコン層を活
性化処理する。この活性化においてハロゲン等のランプ
アニール条件は約１０００℃、約１０秒程度であり、こ
れに耐えるゲート電極材が必要であるが、高融点のＭｏ
・Ｔａ合金は適している。このゲート電極材は従って、
ゲート部のみならず配線として広範囲に亘って引き廻し
て設けることができる。なお、ここでは高価なエキシマ
レーザーアニールは使用しないが、仮に利用するとすれ
ば、その条件はＸｅＣｌ（３０８ｎｍ波長）で全面、又
は能動素子部及び受動素子部のみの選択的な９０％以上
のオーバーラップスキャンニングが望ましい。

【００８７】次いで、図６の（１７）に示すように、汎
用フォトリソグラフィ及びエッチング技術により、周辺
駆動回路の全ＴＦＴのソース／ドレイン部、及び表示用
ＴＦＴのソース部のコンタクト用窓開けを行う。

【００８８】そして、全面に５００〜６００ｎｍ厚のア
ルミニウム又はアルミニウム合金、例えば１％Ｓｉ入り
アルミニウム又は１〜２％銅入りアルミニウム、銅等の
スパッタ膜を形成し、汎用フォトリソグラフィ及びエッ
チング技術により、周辺駆動回路及び表示部のすべての
ＴＦＴのソース電極２６と周辺駆動回路部のドレイン電
極２７を形成すると同時に、データライン及びゲートラ
インを形成する。その後に、フォーミングガス（Ｎ₂＋
Ｈ₂）中、約４００℃／１ｈで、シンター処理する。

【００８９】次いで、図６の（１８）に示すように、プ
ラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等
により、ＰＳＧ膜（約３００ｎｍ厚）及びＳｉＮ膜（約
３００ｎｍ厚）からなる絶縁膜３６を全面に形成する。
次いで、表示用ＴＦＴのドレイン部のコンタクト用窓開
けを行う。なお、画素部のＳｉＯ₂、ＰＳＧ及びＳｉＮ
膜は除去する必要はない。

【００９０】反射型液晶表示装置の基本的要件として
は、液晶パネルの内部に入射光を反射させる機能と散乱
させる機能を合わせ持たなければならない。これは、デ
ィスプレイに対する観察者の方向はほぼ決まっている
が、入射光の方向が一義的に決められないためである。
このため、任意の方向に点光源が存在することを想定し
て反射板の設計を行う必要がある。そこで、図７の（１
９）に示すように、全面に、スピンコート等で２〜３μ
ｍ厚みの感光性樹脂膜２８を形成し、図７の（２０）に
示すように、汎用フォトリソグラフィ及びエッチング技
術により、少なくとも画素部に最適な反射特性と視野角
特性を得るための凹凸形状パターンを形成し、リフロー
させて凹凸粗面２８Ａからなる反射面下部を形成する。
同時に表示用ＴＦＴのドレイン部のコンタクト用の樹脂
窓開けを行う。

【００９１】次いで、図７の（２１）に示すように、全
面に４００〜５００ｎｍ厚のアルミニウム又は１％Ｓｉ
入りアルミニウム等のスパッタ膜を形成し、汎用フォト
リソグラフィ及びエッチング技術により、画素部以外の
アルミニウム膜等を除去し、表示用ＴＦＴのドレイン部
１９と接続した凹凸形状のアルミニウム等の反射部２９
を形成する。これは表示用の画素電極として用いられ
る。その後に、フォーミングガス中、約３００℃／１ｈ
でシンター処理し、コンタクトを十分にする。尚、反射
率を高めるために、アルミニウム系に代えて銀又は銀合
金を使用してもよい。

【００９２】以上のようにして、段差４を含む結晶性サ
ファイア膜５０を高温ヘテロエピタキシャル成長のシー
ドとして単結晶シリコン層７を形成し、この単結晶シリ
コン層７を用いた表示部及び周辺駆動回路部にそれぞ
れ、トップゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、ボトム
ゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成す
るＣＭＯＳ回路を作り込んだ表示部−周辺駆動回路部一
体型のアクティブマトリクス基板３０を作製することが
できる。

【００９３】次に、このアクティブマトリクス基板（駆
動基板）３０を用いて、反射型液晶表示装置（ＬＣＤ）
を製造する方法を図８について説明する。以降では、こ
のアクティブマトリクス基板をＴＦＴ基板と呼称する。

【００９４】このＬＣＤの液晶セルを面面組立で作製す
る場合（２インチサイズ以上の中／大型液晶パネルに適
している。）、まずＴＦＴ基板３０と、全面ベタのＩＴ
Ｏ（Ｉｎｄｉｕｍｔｉｎｏｘｉｄｅ）電極３１を設
けた対向基板３２の素子形成面に、ポリイミド配向膜３
３、３４を形成する。このポリイミド配向膜はロールコ
ート、スピンコート等により５０〜１００ｎｍ厚に形成
し、１８０℃／２ｈで硬化キュアする。

【００９５】次いで、ＴＦＴ基板３０と対向基板３２を
ラビング、又は光配向処理する。ラビングバフ材にはコ
ットンやレーヨン等があるが、バフかす（ゴミ）やリタ
デーション等の面からはコットンの方が安定している。
光配向は非接触の線型偏光紫外線照射による液晶分子の
配向技術である。なお、配向には、ラビング以外にも、
偏光又は非偏光を斜め入射させることによって高分子配
向膜を形成することができる（このような高分子化合物
は、例えばアゾベンゼンを有するポリメチルメタクリレ
ート系高分子等がある）。

【００９６】次いで、洗浄後に、ＴＦＴ基板３０側には
コモン剤塗布、対向基板３２側にはシール剤塗布する。
ラビングバフかす除去のために、水、又はＩＰＡ（イソ
プロピルアルコール）洗浄する。コモン剤は導電性フィ
ラーを含有したアクリル、又はエポキシアクリレート、
又はエポキシ系接着剤であってよく、シール剤はアクリ
ル、又はエポキシアクリレート、又はエポキシ系接着剤
であってよい。加熱硬化、紫外線照射硬化、紫外線照射
硬化＋加熱硬化のいずれも使用できるが、重ね合せの精
度と作業性からは紫外線照射硬化＋加熱硬化タイプが良
い。

【００９７】次いで、対向基板３２側に所定のギャップ
を得るためのスペーサを散布し、ＴＦＴ基板３０と所定
の位置で重ね合せる。対向基板３２側のアライメントマ
ークとＴＦＴ基板３０側のアライメントマークとを精度
よく合わせた後に、紫外線照射してシール剤を仮硬化さ
せ、その後に一括して加熱硬化する。

【００９８】次いで、スクライブブレークして、ＴＦＴ
基板３０と対向基板３２を重ね合せた単個の液晶パネル
を作成する。

【００９９】次いで、液晶３５を両基板３０−３２間の
ギャップ内に注入し、注入口を紫外線接着剤で封止後
に、ＩＰＡ洗浄する。液晶の種類はなんでも良いが、例
えばネマティック液晶を用いる高速応答のＴＮ（ツイス
トネマティック）モードが一般的である。

【０１００】次いで、加熱急冷処理して、液晶３５を配
向させる。

【０１０１】次いで、ＴＦＴ基板３０のパネル電極取り
出し部にフレキシブル配線を異方性導電膜の熱圧着で接
続し、更に対向基板３２に偏光板を貼合わせる。

【０１０２】また、液晶パネルの面単組立の場合（２イ
ンチサイズ以下の小型液晶パネルに適している。）、上
記と同様、ＴＦＴ基板３０と対向基板３２の素子形成面
に、ポリイミド配向３３、３４を形成し、両基板をラビ
ング、又は非接触の線型偏光紫外線光の配向処理する。

【０１０３】次いで、ＴＦＴ基板３０と対向基板３２を
ダイシング又はスクライブブレークで単個に分割し、水
又はＩＰＡ洗浄する。ＴＦＴ基板３０にはコモン剤塗
布、対向基板３２にはスペーサ含有のシール剤塗布し、
両基板を重ね合せる。これ以降のプロセスは上記に準ず
る。

【０１０４】上記した反射型ＬＣＤにおいて、対向基板
３２はＣＦ（カラーフィルタ）基板であって、カラーフ
ィルタ層４６をＩＴＯ電極３１下に設けたものである。
対向基板３２側からの入射光は反射膜２９で効率良く反
射されて対向基板３２側から出射する。

【０１０５】他方、ＴＦＴ基板３０として、図７のよう
な上記した基板構造以外に、ＴＦＴ基板３０にカラーフ
ィルタを設けたオンチップカラーフィルタ（ＯＣＣＦ）
構造のＴＦＴ基板とするときには、対向基板３２にはＩ
ＴＯ電極がベタ付け（又はブラックマスク付きのＩＴＯ
電極がベタ付け）される。

【０１０６】なお、図１２に示した補助容量Ｃ_Sを画素
部に組み込む場合は、上記した基板１上に設けた誘電体
層（図示せず）を単結晶シリコンのドレイン領域１９と
接続すればよい。

【０１０７】以上に説明したように、本実施の形態によ
れば、次の如き顕著な作用効果が得られる。

【０１０８】（ａ）所定形状／寸法の段差４を設けた基
板１に結晶性サファイア膜５０を形成し、これをシード
として高温ヘテロエピタキシャル成長（但し、成長時の
加熱温度は９００〜９３０℃と比較的低温）させること
により、５４０ｃｍ²／ｖ・ｓｅｃ以上の高い電子移動
度の単結晶シリコン層７が得られるので、高性能ドライ
バ内蔵のＬＣＤの製造が可能となる。段差４はこのエピ
タキシャル成長を促進するため、より結晶性の高い単結
晶シリコン層７が得られる。

【０１０９】（ｂ）この単結晶シリコン層は、従来のア
モルファスシリコン層や多結晶シリコン層に比べて、単
結晶シリコン基板並の高い電子及び正孔移動度を示すの
で、これによる単結晶シリコンボトムゲート型ＭＯＳＴ
ＦＴは、高いスイッチング特性と低リーク電流のＬＤＤ
構造を有するｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳＴＦＴ
の表示部と、高い駆動能力のｃＭＯＳ、ｎＭＯＳ又はｐ
ＭＯＳＴＦＴ又はこれらの混在からなる周辺駆動回路部
とを一体化した構成が可能となり、高画質、高精細、狭
額縁、大画面、高効率の表示パネルが実現する。この単
結晶シリコン層７は十分に高い正孔移動度を示すため、
電子と正孔をそれぞれ単独でも、或いは双方を組み合せ
て駆動する周辺駆動回路を作製でき、これをｎＭＯＳ又
はｐＭＯＳ又はｃＭＯＳのＬＤＤ構造の表示用ＴＦＴと
一体化したパネルを実現できる。また、小型〜中型パネ
ルの場合には、周辺の一対の垂直駆動回路の一方を省略
できる可能性がある。

【０１１０】（ｃ）そして、上記したヘテロエピタキシ
ャル成長時の加熱処理温度は９３０℃以下が可能である
から、絶縁基板上に比較的低温（例えば９００〜９３０
℃以下）で単結晶シリコン層７を均一に形成することが
できる。なお、基板としては、石英ガラスや結晶化ガラ
ス、セラミック基板などが使用可能である。

【０１１１】（ｄ）固相成長法の場合のような中温で長
時間のアニールや、エキシマレーザーアニールが不要と
なるから、生産性が高く、高価な製造設備が不要でコス
トダウンが可能となる。

【０１１２】（ｅ）この高温ヘテロエピタキシャル成長
では、結晶性サファイア膜等の結晶性、インジウム・シ
リコン組成比、段差の形状、基板加熱温度、溶融液温
度、冷却速度、添加するＮ型又はＰ型キャリア不純物濃
度等の調整により、広範囲のＰ型不純物濃度と高移動度
の単結晶シリコン層が容易に得られるので、Ｖｔｈ（し
きい値）調整が容易であり、低抵抗化による高速動作が
可能である。

【０１１３】（ｆ）表示アレイ部上にカラーフィルタを
作り込めば、表示パネルの開口率、輝度等の改善をはじ
め、カラーフィルタ基板の省略、生産性改善等によるコ
ストダウンが実現する。

【０１１４】（ｇ）結晶性サファイア膜などの上記物質
層は、様々な原子の拡散バリアになるため、ガラス基板
からの不純物の拡散を抑制することができる。

【０１１５】＜第２の実施の形態＞図１５〜図１８につ
いて、本発明の第２の実施の形態を説明する。

【０１１６】本実施の形態は、上述の第１の実施の形態
と比べて、同様のトップゲート型ＭＯＳＴＦＴを表示部
に、ボトムゲート型ＭＯＳＴＦＴを周辺駆動回路部に有
するが、上述の第１の実施の形態とは異なって、透過型
ＬＣＤに関するものである。即ち、図１の（１）から図
６の（１８）に示す工程までは同様であるが、その工程
後に、図１５の（１９）に示すように、絶縁膜２５、３
６に表示用ＴＦＴのドレイン部コンタクト用の窓開け１
９を行うと同時に、透過率向上のために画素開口部の不
要なＳｉＯ₂、ＰＳＧ及びＳｉＮ膜を除去する。

【０１１７】次いで、図１５の（２０）に示すように、
全面にスピンコート等で２〜３μｍ厚みの感光性アクリ
ル系透明樹脂の平坦化膜２８Ｂを形成し、汎用フォトリ
ソグラフィにより、表示用ＴＦＴのドレイン側の透明樹
脂２８Ｂの窓開けを行い、所定条件で硬化させる。

【０１１８】次いで、図１５の（２１）に示すように、
全面に１３０〜１５０ｎｍ厚のＩＴＯスパッタ膜を形成
し、汎用フォトリソグラフィ及びエッチング技術によ
り、表示用ＴＦＴのドレイン部１９とコンタクトしたＩ
ＴＯ透明電極４１を形成する。そして、熱処理（フォー
ミングガス中、２００〜２５０℃／１ｈ）により、表示
用ＴＦＴのドレインとＩＴＯのコンタクト抵抗の低減化
とＩＴＯ透明度の向上を図る。

【０１１９】そして、図１６に示すように、対向基板３
２と組み合わせ、上述の第１の実施の形態と同様にして
透過型ＬＣＤを組み立てる。但し、ＴＦＴ基板側にも偏
光板を貼り合わせる。この透過型ＬＣＤでは、実線のよ
うに透過光が得られるが、一点鎖線のように対向基板３
２側からの透過光が得られるようにもできる。

【０１２０】この透過型ＬＣＤの場合、次のようにして
オンチップカラーフィルタ（ＯＣＣＦ）構造とオンチッ
プブラック（ＯＣＢ）構造を作製することができる。

【０１２１】即ち、図１の（１）〜図６の（１７）まで
の工程は上記の工程に準じて行うが、その後、図１７の
（１８）に示すように、ＰＳＧ／ＳｉＯ₂の絶縁膜２５
のドレイン部も窓開けしてドレイン電極用のアルミニウ
ム埋込み層４１Ａを形成した後、ＳｉＮ／ＰＳＧの絶縁
膜３６を形成する。

【０１２２】次いで、図１７の（１９）に示すように、
Ｒ、Ｇ、Ｂの各色を各セグメント毎に顔料分散したフォ
トレジスト６１を所定厚さ（１〜１．５μｍ）で形成し
た後、図１７の（２０）に示すように、汎用フォトリソ
グラフィ技術で所定位置（各画素部）のみを残すパター
ニングで各カラーフィルタ層６１（Ｒ）、６１（Ｇ）、
６１（Ｂ）を形成する（オンチップカラーフィルタ構
造）。この際、ドレイン部の窓開けも行う。なお、不透
明なセラミック基板や低透過率のガラス及び耐熱性樹脂
基板は使用できない。

【０１２３】次いで、図１７の（２０）に示すように、
表示用ＴＦＴのドレインに連通するコンタクトホール
に、カラーフィルタ層上にかけてブラックマスク層とな
る遮光層４３を金属のパターニングで形成する。例え
ば、スパッタ法により、モリブデンを２００〜２５０ｎ
ｍ厚で成膜し、表示用ＴＦＴを覆って遮光する所定の形
状にパターニングする（オンチップブラック構造）。

【０１２４】次いで、図１７の（２１）に示すように、
透明樹脂の平坦化膜２８Ｂを形成し、更にこの平坦化膜
に設けたスルーホールにＩＴＯ透明電極４１を遮光層４
３に接続するように形成する。

【０１２５】このように、表示アレイ部上に、カラーフ
ィルタ６１やブラックマスク４３を作り込むことによ
り、液晶表示パネルの開口率を改善し、またバックライ
トも含めたディスプレイモジュールの低消費電力化が実
現する。

【０１２６】＜第３の実施の形態＞本発明の第３の実施
の形態を説明する。

【０１２７】本実施の形態は、歪点の低いガラス基板に
上述した段差（凹部）４及び結晶性サファイア膜５０を
形成し、これをシードとしてインジウム・ガリウム・シ
リコン又はガリウム・シリコン溶融液から単結晶シリコ
ン層を低温ヘテロエピタキシャル成長させ、これを用い
てボトムゲート型ＭＯＳＴＦＴを構成したアクティブマ
トリクス反射型液晶表示装置（ＬＣＤ）に関するもので
ある。

【０１２８】即ち、本実施の形態では、上述の第１の実
施の形態と比べて、図１の（１）に示す工程で、基板１
として、歪点又は最高使用温度が例えば６００℃程度と
低いガラス、例えばホウケイ酸ガラスやアルミノケイ酸
ガラスなどのガラス基板を用いる。これは、安価でかつ
大型化が容易であり、薄板大型化（例えば５００×６０
０×０．１〜１．１ｍｍ厚）すればロール化／長尺化が
可能である。もちろん、石英基板や結晶化ガラス基板も
採用することができる。

【０１２９】そして、上述と同様に段差４及び結晶性サ
ファイア膜５０を形成した後、図２の（６）に示す工程
で、結晶性サファイア膜５０上に、シリコンを含有する
インジウム・ガリウム溶融液（又はガリウム溶融液）を
塗布する。

【０１３０】次いで、徐々に冷却することによって、イ
ンジウム・ガリウム（又はガリウム）に溶解していたシ
リコンは、結晶性サファイア膜５０（更には段差４の底
辺の角部）をシード（種）として図３の（７）に示すよ
うにヘテロエピタキシャル成長し、厚さ例えば０．１μ
ｍ程度の単結晶シリコン層７として析出する。

【０１３１】この場合、単結晶シリコン層７は上述した
と同様に（１００）面が基板上にエピタキシャル成長し
たものであるが、上記段差の形状を図１０（ａ）〜
（ｆ）のように種々に変えることによって、成長層の結
晶方位を制御することができる。

【０１３２】こうして、低温ヘテロエピタキシャル成長
によって基板１上に単結晶シリコン層７を析出させた
後、図３の（８）のように、表面側のインジウム・ガリ
ウム（又はガリウム）を塩酸、硫酸などによって溶解除
去する。

【０１３３】しかる後、単結晶シリコン層７を用いて上
述の第１の実施の形態と同様にして表示部及び周辺駆動
回路部にトップゲート型及びボトムゲート型のＭＯＳＴ
ＦＴの作製を行う。また図８に示した構造は、本実施の
形態でも同様に適用されてよい。

【０１３４】本実施の形態によれば、上述した第１の実
施の形態で述べた作用効果に加え、次の如き顕著な作用
効果が得られる。

【０１３５】（ａ）ガラス基板１上に、約３００〜６０
０℃又は４２０〜６００℃と更に低温でのヘテロエピタ
キシャル成長により、単結晶シリコン層７を均一に形成
することができる。

【０１３６】（ｂ）従って、ガラス基板のみならず、有
機基板などの絶縁基板上に、単結晶シリコン層を形成で
きるため、歪点が低く、低コストで物性も良好な基板材
質を任意に選択でき、また、基板の大型化も可能とな
る。ガラス基板や有機基板は、石英基板やセラミック基
板に比べて、安価に作成することができ、さらに薄板化
／長尺化／ロール化が可能であるので、単結晶シリコン
層を形成した薄板を長尺／ロール化した大型ガラス基板
などを生産性良く、安価に作製することができる。ガラ
ス基板として、ガラス歪点（又は最高使用温度）が低い
（例えば５００℃）ガラスを用いると、この上層へガラ
ス内部からその構成元素が拡散して、トランジスタ特性
に影響する場合には、これを抑制する目的で、バリア層
薄膜（例えばシリコンナイトライド：厚さ５０〜２００
ｎｍ程度）を形成すればよい。しかし、これは、結晶性
サファイア膜５０の拡散防止作用によって、省略可能で
ある。

【０１３７】（ｃ）この低温ヘテロエピタキシャル成長
では、インジウム・ガリウム膜のインジウム／ガリウム
組成比、加熱温度、冷却速度等の調整により、広範囲の
Ｐ型不純物濃度と高移動度の単結晶シリコン層が容易に
得られるので、Ｖｔｈ調整が容易で低抵抗化による高速
動作が可能である。

【０１３８】＜第４の実施の形態＞本発明の第４の実施
の形態を説明する。

【０１３９】本実施の形態は、上述の第３の実施の形態
と比べて透過型ＬＣＤに関するものであってその製造工
程は上述の第２の実施の形態で述べたと同様、インジウ
ム・ガリウム溶融液を用いた低温ヘテロエピタキシャル
成長によって単結晶シリコン層を形成することができ
る。

【０１４０】そして、この単結晶シリコン層を用い、上
述した第２の実施の形態で述べたと同様、図１５〜図１
７に示した工程によって透過型ＬＣＤを作製することが
できる。但し、不透明のセラミック基板や、不透明又は
低透過率の有機基板は適していない。

【０１４１】従って、本実施の形態では、上述した第３
の実施の形態及び第２の実施の形態の双方の優れた作用
効果を併せ持つことができる。即ち、上述した第１の実
施の形態の有する作用効果に加え、ホウケイ酸ガラスや
耐熱性のポリイミド等の有機基板などの低コストで薄
板、長尺化が可能な基板１を用い得ること、インジウム
／ガリウム組成比によって単結晶シリコン層７の導電型
やＶｔｈの調整が容易となること、表示アレイ部上にカ
ラーフィルタ４２やブラックマスク４３を作りこむこと
により、液晶表示パネルの開口率を改善し、またバック
ライトも含めたディスプレイモジュールの低消費電力化
が実現することである。

【０１４２】＜第５の実施の形態＞図１８〜図２６は、
本発明の第５の実施の形態を示すものである。

【０１４３】本実施の形態では、周辺駆動回路部は上述
した第１の実施の形態と同様のボトムゲート型のｐＭＯ
ＳＴＦＴとｎＭＯＳＴＦＴとからなるＣＭＯＳ駆動回路
で構成する。表示部は反射型ではあるが、ＴＦＴを各種
ゲート構造のものとして、種々の組み合わせにしてい
る。

【０１４４】即ち、図１８（Ａ）は、上述した第１の実
施の形態と同様のトップゲート型のｎＭＯＳＬＤＤ−Ｔ
ＦＴを表示部に設けているが、図１８（Ｂ）に示す表示
部にはボトムゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、図１
８（Ｃ）に示す表示部にはデュアルゲート型のｎＭＯＳ
ＬＤＤ−ＴＦＴをそれぞれ設けている。これらのボトム
ゲート型、デュアルゲート型ＭＯＳＴＦＴのいずれも、
後述のように、周辺駆動回路部のボトムゲート型ＭＯＳ
ＴＦＴと共通の工程で作製可能であるが、特にデュアル
ゲート型の場合には上下のゲート部によって駆動能力が
向上し、高速スイッチングに適し、また上下のゲート部
のいずれかを選択的に用いて場合に応じてトップゲート
型又はボトムゲート型として動作させることもできる。

【０１４５】なお、図１８（Ｂ）のボトムゲート型ＭＯ
ＳＴＦＴにおいて、図中の７１はＭｏ・Ｔａ等のゲート
電極であり、７２はＳｉＮ膜及び７３はＳｉＯ₂膜であ
ってゲート絶縁膜を形成し、このゲート絶縁膜上には周
辺駆動回路部のボトムゲート型ＭＯＳＴＦＴと同様の単
結晶シリコン層を用いたチャンネル領域等が形成されて
いる。また、図１８（Ｃ）のデュアルゲート型ＭＯＳＴ
ＦＴにおいて、下部ゲート部はボトムゲート型ＭＯＳＴ
ＦＴと同様であるが、上部ゲート部は、ゲート絶縁膜８
２をＳｉＯ₂膜とＳｉＮ膜で形成し、この上に上部ゲー
ト電極８３を設けている。但し、いずれにおいても、ヘ
テロエピタキシャル成長時のシードであると同時に単結
晶シリコン層の成長を促進し、その結晶性を高める作用
を有する段差４の外側に各ゲート部を構成している。

【０１４６】次に、上記のボトムゲート型ＭＯＳＴＦＴ
の製造方法を図１９〜図２３で、上記のデュアルゲート
型ＭＯＳＴＦＴの製造方法を図２４〜図２６でそれぞれ
説明する。なお、周辺駆動回路部のボトムゲート型ＭＯ
ＳＴＦＴの製造方法は図１〜図７において述べたものと
同じであるので、ここでは図示を省略している。

【０１４７】表示部において、ボトムゲート型ＭＯＳＴ
ＦＴを製造するには、まず、図１９の（１）に示すよう
に図１の（１）と同じ工程において、基板１上に、モリ
ブデン／タンタル（Ｍｏ・Ｔａ）合金のスパッタ膜７１
（５００〜６００ｎｍ厚）を形成する。

【０１４８】次いで、図１９の（２）に示すように、図
１の（２）と同じ工程において、フォトレジスト７０を
所定パターンに形成し、これをマスクにしてＭｏ・Ｔａ
膜７１をテーパエッチングし、側端部７１ａが台形状に
２０〜４５度でなだらかに傾斜したゲート電極７１を形
成する。

【０１４９】次いで、図１９の（３）に示すように、図
１の（３）と同じ工程において、フォトレジスト７０の
除去後に、モリブデン・タンタル合金膜７１を含む基板
１上に、プラズマＣＶＤ法等により、ＳｉＮ膜（約１０
０ｎｍ厚）７２とＳｉＯ₂膜（約２００ｎｍ厚）７３と
を、この順に積層したゲート絶縁膜を形成する。

【０１５０】次いで、図１９の（４）に示すように、図
２の（４）と同じ工程において、少なくともＴＦＴ形成
領域に、フォトレジスト２を所定パターンに形成し、こ
れをマスクとして上述したと同様に基板１上のゲート絶
縁膜に（更には基板１にも）段差４を適当な形状及び寸
法で複数個形成する。この段差４は、結晶性サファイア
膜とともに後述の単結晶シリコンのヘテロエピタキシャ
ル成長時のシードとなるものであって、深さｄ＝０．３
〜０．４μｍ、幅ｗ＝２〜３μｍ、長さ（紙面垂直方
向）＝１０〜２０μｍであってよく、底辺と側面のなす
角（底角）は直角とする。

【０１５１】次いで、図１９の（５）に示すように、フ
ォトレジスト２の除去後に、図２の（５）と同じ工程に
おいて、上述したと同様に絶縁基板１の一主面におい
て、段差４を含む少なくともＴＦＴ形成領域に、結晶性
サファイア膜（厚さ２０〜２００ｎｍ）５０を形成す
る。

【０１５２】次いで、図２０の（６）に示すように、図
２の（６）と同じ工程においてシリコンを含有するイン
ジウム（又はインジウム・ガリウム又はガリウム）溶融
液６を塗布する。

【０１５３】次いで、図２０の（７）に示すように、図
３の（７）と同じ工程において、単結晶シリコンをヘテ
ロエピタキシャル成長し、厚さ例えば０．１μｍ程度の
単結晶シリコン層７として析出させる。この際、下地の
ゲート電極７１の側端部７１ａはなだらかな傾斜面とな
っているので、この面上には、段差４によるエピタキシ
ャル成長を阻害せず、段切れなしに単結晶シリコン層７
が成長することになる。

【０１５４】次いで、図２０の（８）に示すように、イ
ンジウム等の膜６Ａを除去し、更に図３の（９）〜図４
の（１１）の工程を経た後、図２０の（９）に示すよう
に、図４の（１２）と同じ工程において、表示部のｎＭ
ＯＳＴＦＴのゲート部をフォトレジスト１３でカバー
し、露出したｎＭＯＳＴＦＴのソース／ドレイン領域に
リンイオン１４をドーピング（イオン注入）して、Ｎ^-
型層からなるＬＤＤ部１５を自己整合的に形成する。こ
のとき、ボトムゲート電極７１の存在によって表面高低
差（又はパターン）を認識し易く、フォトレジスト１３
の位置合わせ（マスク合わせ）を行い易く、アライメン
トずれが生じにくい。

【０１５５】次いで、図２１の（１０）に示すように、
図５の（１３）と同じ工程において、ｎＭＯＳＴＦＴの
ゲート部及びＬＤＤ部をフォトレジスト１６でカバー
し、露出した領域にリン又はひ素イオン１７をドーピン
グ（イオン注入）して、ｎＭＯＳＴＦＴのＮ⁺型層から
なるソース部１８及びドレイン部１９を形成する。

【０１５６】次いで、図２１の（１１）に示すように、
図５の（１４）と同じ工程において、ｎＭＯＳＴＦＴの
全部をフォトレジスト２０でカバーし、ボロンイオン２
１をドーピング（イオン注入）して周辺駆動回路部のｐ
ＭＯＳＴＦＴのＰ⁺層のソース部及びドレイン部を形成
する。

【０１５７】次いで、図２１の（１２）に示すように、
図５の（１５）と同じ工程において、能動素子部と受動
素子部をアイランド化するため、フォトレジスト２４を
設け、単結晶シリコン層を汎用フォトリソグラフィ及び
エッチング技術で選択的に除去する。

【０１５８】次いで、図２１の（１３）に示すように、
図６の（１６）と同じ工程において、プラズマＣＶＤ、
高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＳｉＯ
₂膜５３（約３００ｎｍ厚）とリンシリケートガラス
（ＰＳＧ）膜５４（約３００ｎｍ厚）をこの順に全面に
形成する。なお、ＳｉＯ₂膜５３とＰＳＧ膜５４は上述
した保護膜２５に相当するものである。そして、この状
態で単結晶シリコン層を上述したと同様に活性化処理す
る。

【０１５９】次いで、図２２の（１４）に示すように、
図６の（１７）と同じ工程において、汎用フォトリソグ
ラフィ及びエッチング技術により、ソース部のコンタク
ト用窓開けを行う。そして、全面に４００〜５００ｎｍ
厚のアルミニウムのスパッタ膜を形成し、汎用フォトリ
ソグラフィ及びエッチング技術により、ＴＦＴのソース
電極２６を形成すると同時に、データライン及びゲート
ラインを形成する。その後に、フォーミングガス中、約
４００℃／１ｈで、シンター処理する。

【０１６０】次いで、図２２の（１５）に示すように、
図６の（１８）と同じ工程において、高密度プラズマＣ
ＶＤ、触媒ＣＶＤ法等により、ＰＳＧ膜（約３００ｎｍ
厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜３
６を全面に形成し、表示用のＴＦＴのドレイン部のコン
タクト用窓開けを行う。

【０１６１】次いで、図２２の（１６）に示すように、
図７の（１９）と同じ工程において、スピンコート等で
２〜３μｍ厚みの感光性樹脂膜２８を形成し、図２２の
（１７）に示すように、汎用フォトリソグラフィ及びエ
ッチング技術により、少なくとも画素部に最適な反射特
性と視野角特性を得るような凹凸形状パターンを形成
し、リフローさせて凹凸粗面２８Ａからなる反射面下部
を形成する。同時に表示用ＴＦＴのドレイン部のコンタ
クト用の樹脂窓開けを行う。

【０１６２】次いで、図２２の（１７）に示すように、
図７の（２０）と同じ工程において、全面に４００〜５
００ｎｍ厚のアルミニウム等のスパッタ膜を形成し、汎
用フォトリソグラフィ及びエッチング技術により、表示
用ＴＦＴのドレイン部１９と接続した凹凸形状のアルミ
ニウム等の反射部２９を形成する。

【０１６３】以上のようにして、結晶性サファイア膜５
０及び段差４をヘテロエピタキシャル成長のシードとし
て形成された単結晶シリコン層７を用いた表示部にボト
ムゲート型のｎＭＯＳＬＤＤ−ＴＦＴ（周辺部ではボト
ムゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴからな
るＣＭＯＳ駆動回路）を作り込んだ表示部−周辺駆動回
路部一体型のアクティブマトリクス基板３０を作製する
ことができる。

【０１６４】図２３は、表示部に設ける上記のボトムゲ
ート型ＭＯＳＴＦＴのゲート絶縁膜をＭｏ・Ｔａの陽極
酸化法で形成した例を示す。

【０１６５】即ち、図１９の（２）の工程後に、図２３
の（３）に示すようにモリブデン・タンタル合金膜７１
を公知の陽極酸化処理することによって、その表面にＴ
ａ₂Ｏ₅からなるゲート絶縁膜７４を１００〜２００ｎ
ｍ厚に形成する。

【０１６６】この後の工程は、図２３の（４）に示すよ
うに、図１９の（４）〜図２０の（８）の工程と同様に
して段差４、更には結晶性サファイア膜５０を形成し、
単結晶シリコン層７をヘテロエピタキシャル成長した
後、図２０の（９）〜図２２の（１７）の工程と同様に
して図２３の（５）に示すように、アクティブマトリク
ス基板３０を作製する。

【０１６７】次に、表示部において、デュアルゲート型
ＭＯＳＴＦＴを製造するには、まず、図１９の（１）〜
図２０の（８）までの工程は、上述したと同様に行う。

【０１６８】即ち、図２４の（９）に示すように、絶縁
膜７２、７３及び基板１に段差４を形成し、更に、結晶
性サファイア膜５０及び段差４をシードとして単結晶シ
リコン層７をヘテロエピタキシャル成長させる。次い
で、図４の（１０）と同じ工程において、単結晶シリコ
ン層７上の全面に、プラズマＣＶＤ、触媒ＣＶＤ等によ
りＳｉＯ₂膜（約２００ｎｍ厚）とＳｉＮ膜（約１００
ｎｍ厚）をこの順に連続形成して絶縁膜８０（これは上
述の絶縁膜８に相当）を形成し、更に、Ｍｏ・Ｔａ合金
のスパッタ膜８１（５００〜６００ｎｍ厚）（これは上
述のスパッタ膜９に相当）を形成する。

【０１６９】次いで、図２４の（１０）に示すように、
図４の（１１）と同じ工程において、フォトレジストパ
ターン１０を形成し、連続したエッチングによりＭｏ・
Ｔａ合金のトップゲート電極８２（これは上述のゲート
電極１２に相当）と、ゲート絶縁膜８３（これは上述の
ゲート絶縁膜１１に相当）を形成し、単結晶シリコン層
７を露出させる。

【０１７０】次いで、図２４の（１１）に示すように、
図４の（１２）と同じ工程において、ｎＭＯＳＴＦＴの
トップゲート部をフォトレジスト１３でカバーし、露出
した表示用のｎＭＯＳＴＦＴのソース／ドレイン領域に
リンイオン１４をドーピング（イオン注入）して、Ｎ^-
型層のＬＤＤ部１５を形成する。

【０１７１】次いで、図２４（１２）に示すように、図
５の（１３）と同じ工程において、ｎＭＯＳＴＦＴのゲ
ート部及びＬＤＤ部をフォトレジスト１６でカバーし、
露出した領域にリン又はひ素イオン１７をドーピング
（イオン注入）して、ｎＭＯＳＴＦＴのＮ⁺型層からな
るソース部１８及びドレイン部１９を形成する。

【０１７２】次いで、図２５の（１３）に示すように、
図５の（１４）と同じ工程において、ｐＭＯＳＴＦＴの
ゲート部をフォトレジスト２０でカバーし、露出した領
域にボロンイオン２１をドーピング（イオン注入）して
周辺駆動回路部のｐＭＯＳＴＦＴのＰ⁺層のソース部及
びドレイン部を形成する。

【０１７３】次いで、図２５の（１４）に示すように、
図６の（１５）と同じ工程において、能動素子部と受動
素子部をアイランド化するため、フォトレジスト２４を
設け、能動素子部と受動素子部以外の単結晶シリコン薄
膜層を汎用フォトリソグラフィ及びエッチング技術で選
択的に除去する。

【０１７４】次いで、図２５の（１５）に示すように、
図６の（１６）と同じ工程において、プラズマＣＶＤ、
高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＳｉＯ
₂膜５３（約２００ｎｍ厚）とリンシリケートガラス
（ＰＳＧ）膜５４（約３００ｎｍ厚）を全面に形成す
る。これらの膜５３、５４は上述の保護膜２５に相当す
る。そして、単結晶シリコン層７を活性化処理する。

【０１７５】次いで、図２５の（１６）に示すように、
図６の（１７）と同じ工程において、ソース部のコンタ
クト用窓開けを行う。そして、全面に４００〜５００ｎ
ｍ厚のアルミニウムのスパッタ膜を形成し、汎用フォト
リソグラフィ及びエッチング技術により、ソース電極２
６を形成すると同時に、データライン及びゲートライン
を形成する。

【０１７６】次いで、図２６の（１７）に示すように、
図６の（１８）と同じ工程でＰＳＧ膜（約３００ｎｍ
厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜３
６を全面に形成し、表示用のＴＦＴのドレイン部のコン
タクト用窓開けを行う。

【０１７７】次いで、図２６の（１８）に示すように、
全面に、スピンコート等で２〜３μｍ厚みの感光性樹脂
膜２８を形成し、図２６の（１９）に示すように、図７
の（２０）、（２１）の工程と同様に、少なくとも画素
部に凹凸粗面２８Ａからなる反射面下部を形成し、同時
に表示用ＴＦＴのドレイン部のコンタクト用の樹脂窓開
けを行い、更に表示用ＴＦＴのドレイン部１９と接続し
た、最適な反射特性と視野角特性を得るための凹凸形状
のアルミニウム等の反射部２９を形成する。

【０１７８】以上のようにして、結晶性サファイア膜５
０及び段差４をヘテロエピタキシャル成長のシードとし
て形成された単結晶シリコン層７を用い、表示部にデュ
アルゲート型のｎＭＯＳＬＤＤＴＦＴを、周辺駆動回路
部にボトムゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦ
ＴからなるＣＭＯＳ駆動回路を作り込んだ表示部−周辺
駆動回路部一体型のアクティブマトリクス基板３０を作
製することができる。

【０１７９】＜第６の実施の形態＞図２７〜図３２は、
本発明の第６の実施の形態を示すものである。

【０１８０】本実施の形態では、上述した実施の形態と
は異なり、トップゲート部のゲート電極をアルミニウ
ム、アルミニウム合金、例えば１％Ｓｉ入りアルミニウ
ム、１〜２％銅入りアルミニウム、銅等の比較的耐熱性
の低い材料で形成している。

【０１８１】まず、表示部にトップゲート型ＭＯＳＴＦ
Ｔを、周辺駆動回路にボトムゲート型ＭＯＳＴＦＴを設
ける場合には、上述した第１の実施の形態における図１
の（１）〜図３の（９）までの工程は同様に行って、図
２７の（９）に示すように、周辺駆動回路部のｐＭＯＳ
ＴＦＴ部にＮ型ウエル７Ａを形成する。

【０１８２】次いで、図２７の（１０）に示すように、
周辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表
示領域のｎＭＯＳＴＦＴのゲート部をフォトレジスト１
３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレ
イン領域にリンイオン１４を例えば２０ｋＶで５×１０
¹³ａｔｏｍｓ／ｃｍ²のドーズ量でドーピング（イオン
注入）して、Ｎ^-型層からなるＬＤＤ部１５を自己整合
的に形成する。

【０１８３】次いで、図２８の（１１）に示すように、
周辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域の
ｎＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦ
Ｔのゲート及びＬＤＤ部とをフォトレジスト１６でカバ
ーし、露出した領域にリン又はひ素イオン１７を例えば
２０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量で
ドーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ⁺
型層からなるソース部１８及びドレイン部１９とＬＤＤ
部１５とを形成する。この場合、仮想線のようにレジス
ト１３を残し、これを覆うようにレジスト１６を設けれ
ば、レジスト１６形成時のマスクの位置合せをレジスト
１３を目安にでき、マスク合せが容易となり、アライメ
ントずれも少なくなる。

【０１８４】次いで、図２８の（１２）に示すように、
周辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳ
ＴＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジ
スト２０でカバーし、露出した領域にボロンイオン２１
を例えば１０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ²のド
ーズ量でドーピング（イオン注入）してｐＭＯＳＴＦＴ
のＰ⁺層のソース部２２及びドレイン部２３を形成す
る。

【０１８５】次いで、レジスト２０の除去後に、図２８
の（１３）に示すように、単結晶シリコン層７、７Ａを
上述したと同様に活性化処理し、更に表面にゲート絶縁
膜１２、ゲート電極材料（アルミニウム又は１％Ｓｉ入
りアルミニウム等）１１を形成する。ゲート電極材料層
１１は真空蒸着法又はスパッタ法で形成可能である。

【０１８６】次いで、上述したと同様に、各ゲート部を
パターニングした後、能動素子部と受動素子部をアイラ
ンド化し、更に図２９の（１４）に示すように、ＳｉＯ
₂膜（約２００ｎｍ厚）及びリンシリケートガラス（Ｐ
ＳＧ）膜（約３００ｎｍ厚）をこの順に全面に連続形成
して保護膜２５を形成する。

【０１８７】次いで、図２９の（１５）に示すように、
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示
用ＴＦＴのソース部のコンタクト用窓開けを行う。

【０１８８】そして、全面に５００〜６００ｎｍ厚のア
ルミニウム又は１％Ｓｉ入りアルミニウム等のスパッタ
膜を形成し、汎用フォトリソグラフィ及びエッチング技
術により、周辺駆動回路及び表示部のすべてのＴＦＴの
ソース電極２６と周辺駆動回路部のドレイン電極２７を
形成すると同時に、データライン及びゲートラインを形
成する。その後に、フォーミングガス（Ｎ₂＋Ｈ₂）
中、約４００℃／１ｈで、シンター処理する。

【０１８９】次いで、図６の（１８）〜図７の（２１）
と同様にして単結晶シリコン層７を用いた表示部及び周
辺駆動回路部にそれぞれ、アルミニウム又は１％Ｓｉ入
りアルミニウム等をゲート電極とするトップゲート型の
ｎＭＯＳＬＤＤ−ＴＦＴ、ボトムゲート型のｐＭＯＳＴ
ＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ駆動回路を
作り込んだ表示部−周辺駆動回路部一体型のアクティブ
マトリクス基板３０を作製することができる。

【０１９０】本実施の形態では、単結晶シリコン層７の
活性化処理後にアルミニウム又は１％Ｓｉ入りアルミニ
ウム等のゲート電極１１を形成しているので、その活性
化処理時の熱の影響はゲート電極材料の耐熱性とは無関
係となるため、トップゲート電極材料として比較的耐熱
性が低く、低コストのアルミニウム又は１％Ｓｉ入りア
ルミニウム等でも使用可能となり、電極材料の選択の幅
も広がる。これは、表示部がボトムゲート型ＭＯＳＴＦ
Ｔの場合も同様である。

【０１９１】次に、表示部にデュアルゲート型ＭＯＳＴ
ＦＴ、周辺駆動回路はボトムゲート型ＭＯＳＴＦＴを設
ける場合には、上述した第５の実施の形態における図１
９の（１）〜図２０の（８）までの工程は同様に行っ
て、図３２の（９）に示すように、周辺駆動回路部のｐ
ＭＯＳＴＦＴ部にＮ型ウエル７Ａを形成する。

【０１９２】次いで、図３０の（１０）に示すように、
図２７の（１０）と同様にして、表示部のＴＦＴ部にリ
ンイオン１４をドープしてＬＤＤ部１５を形成する。

【０１９３】次いで、図３１の（１１）に示すように、
図２８の（１１）と同様にして表示部及び周辺駆動回路
部のｎＭＯＳＴＦＴ部にリンイオン１７をドープしてＮ
⁺型ソース領域１８及びドレイン領域１９をそれぞれ形
成する。

【０１９４】次いで、図３１の（１２）に示すように、
図２８の（１２）と同様にして周辺駆動回路部のｐＭＯ
ＳＴＦＴ部にボロンイオン２１をドープしてＰ⁺型ソー
ス領域２２及びドレイン領域２３をそれぞれ形成する。

【０１９５】次いで、レジスト２０の除去後に、図３１
の（１３）に示すように、単結晶シリコン層７をパター
ニングして能動素子部と受動素子部をアイランド化した
後、図３２の（１４）に示すように、単結晶シリコン層
７、７Ａを上述したと同様に活性化処理し、更に表面に
ゲート絶縁膜８０を形成する。

【０１９６】次いで、図３２の（１５）に示すように、
全面にスパッタ法で成膜したアルミニウム等をパターニ
ングして、表示部の各上部ゲート電極８３を形成する。

【０１９７】次いで、図３２の（１６）に示すように、
ＳｉＯ₂膜（約２００ｎｍ厚）及びリンシリケートガラ
ス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に全面に連
続形成して保護膜２５を形成する。

【０１９８】次いで、上述したと同様にして、周辺駆動
回路及び表示部のすべてのＴＦＴのソース電極２６と周
辺駆動回路部のドレイン電極２７を形成し、単結晶シリ
コン層７を用いた表示部及び周辺駆動回路部にそれぞ
れ、アルミニウム等をゲート電極とするデュアルゲート
型のｎＭＯＳＬＤＤ−ＴＦＴ、ボトムゲート型のｐＭＯ
ＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ駆動回
路を作り込んだ表示部−周辺駆動回路部一体型のアクテ
ィブマトリクス基板３０を作製することができる。

【０１９９】本実施の形態でも、単結晶シリコン層７の
活性化処理後にアルミニウム等のゲート電極８３を形成
しているので、その活性化処理時の熱の影響はゲート電
極材料の耐熱性とは無関係となるため、トップゲート電
極材料として比較的耐熱性が低く、低コストのアルミニ
ウム等でも使用可能となり、電極材料の選択の幅も広が
る。なお、図３２の（１５）の工程でソース電極２６を
（更にはドレイン電極も）同時に形成することができる
が、この場合には製法上のメリットがある。

【０２００】なお、上述したいずれの実施の形態におい
ても、例えばボトムゲート型又はトップゲート型又はデ
ュアルゲート型ＭＯＳＴＦＴを作製するに際し、図３３
（Ａ）に概略的に示すように、段差４を設けるとこの上
に成長する単結晶シリコン膜７が薄いために段切れ（接
続不良）や細り（抵抗の増大）を生じることがあるの
で、ソース電極２６（又はドレイン電極）との接続を確
実に行うためには、図３３（Ｂ）、（Ｃ）に示すよう
に、その電極を段差４を含む領域上に被着することが望
ましい。

【０２０１】なお、図２７の（１０）の工程又は図３０
の（１０）の工程において、単結晶シリコン層７上にト
ップゲート絶縁膜の形成後に、イオン注入、活性化処理
し、その後にトップゲート電極、ソース、ドレイン電極
をアルミニウムで同時に形成してよい。

【０２０２】また、上記した段差４は、図３４（Ａ）に
示すように、上述の例では基板１に（更にはその上のＳ
ｉＮ等の膜にも）形成したが、例えば図３４（Ｂ）に示
すように、基板１上の結晶性サファイア膜５０（これは
ガラス基板１からのイオンの拡散ストッパ機能があ
る。）に形成することもできる。この結晶性サファイア
膜５０の代わりに、或いはこの結晶性サファイア膜の下
に上述したゲート絶縁膜７２及び７３を設け、これに段
差４を形成してもよい。結晶性サファイア膜５０に段差
４を設けた例を図３４（Ｃ）、（Ｄ）、（Ｅ）にそれぞ
れ例示した。

【０２０３】＜第７の実施の形態＞図３５〜図３７は、
本発明の第７の実施の形態を示すものである。

【０２０４】本実施の形態では、上述した段差４の外側
に（即ち、段差以外の基板１上に）各ＴＦＴを形成した
各種の例を示す。なお、単結晶シリコン層７やゲート／
ソース／ドレイン電極２６、２７については簡略に図示
している。

【０２０５】まず、図３５はトップゲート型ＴＦＴを示
すが、（ａ）は段差による凹部４をソース側の一辺にソ
ース領域に沿って形成し、この凹部以外の基板平坦面上
において単結晶シリコン層７上にゲート絶縁膜１２及び
ゲート電極１１を形成している。同様に、（ｂ）は、段
差による凹部４をソース領域のみならずチャンネル長方
向にドレイン領域端まで沿って２辺に亘ってＬ字パター
ンに形成した例、（ｃ）は同様の凹部４をＴＦＴ能動領
域を囲むように４辺に亘って矩形状に形成した例を示
す。また、（ｄ）は同様の凹部４を３辺に亘って形成し
た例、（ｅ）は同様の凹部４を２辺に亘ってＬ字パター
ンに形成した例であるが、いずれも、隣接する凹部４−
４間は連続していない。

【０２０６】このように、各種パターンの凹部４を形成
可能であると共に、ＴＦＴを凹部４以外の平坦面上に設
けているので、ＴＦＴの作製が容易となる。

【０２０７】図３６は、ボトムゲート型ＭＯＳＴＦＴの
場合であるが、図３５に示した各種パターンの段差（又
は凹部）４を同様に形成することができる。即ち、図３
６（ａ）は図３５（ａ）に対応した例であって、ボトム
ゲート型ＭＯＳＴＦＴを段差による凹部４以外の平坦面
上に形成したものである。同様に、図３６（ｂ）は図３
５（ｂ）に、図３６（ｃ）は図３５（ｃ）や（ｄ）に対
応した例を示す。図３６（ｄ）は結晶性サファイア膜５
０に段差４を設けた場合である。

【０２０８】図３７は、デュアルゲート型ＭＯＳＴＦＴ
の場合であるが、これも図３５に示した各種パターンの
段差（又は凹部）４を同様に形成することができ、例え
ば図３５（ｃ）に示した段差４の内側領域の平坦面上に
デュアルゲート型ＭＯＳＴＦＴを作製することができ
る。

【０２０９】＜第８の実施の形態＞図３８〜図４０は、
本発明の第８の実施の形態を示すものである。

【０２１０】図３８の例は、自己整合型ＬＤＤ構造のＴ
ＦＴ、例えばトップゲート型ＬＤＤ−ＴＦＴを複数個連
ねたダブルゲート型ＭＯＳＴＦＴに関するものである。

【０２１１】これによれば、ゲート電極１１を２つに分
岐させ、一方を第１のゲートとして第１のＬＤＤ−ＴＦ
Ｔ用、他方を第２のゲートとしての第２のＬＤＤ−ＴＦ
Ｔ用として用いる（但し、単結晶シリコン層の中央部に
おいてゲート電極間にＮ⁺型領域１００を設け、低抵抗
化を図っている）。この場合、各ゲートに異なる電圧を
印加してもよいし、また何らかの原因で一方のゲートが
動作不能になったとしても、残りのゲートを用いること
によってソース／ドレイン間でのキャリアの移動を行
え、信頼性の高いデバイスを提供できることになる。ま
た、第１のＬＤＤ−ＴＦＴと第２のＬＤＤ−ＴＦＴとを
直列に２個接続して各画素を駆動する薄膜トランジスタ
を形成するようにしたので、オフしているときに、各薄
膜トランジスタのソース−ドレイン間に印加される電圧
を大幅に減少させることができる。したがって、オフ時
に流れるリーク電流を少なくすることができ、液晶ディ
スプレイのコントラスト及び画質を良好に改善すること
ができる。また、上記ＬＤＤトランジスタにおける低濃
度ドレイン領域と同じ半導体層のみを用いて上記２つの
ＬＤＤトランジスタを接続するようにしているので、各
トランジスタ間の接続距離を短くすることができ、ＬＤ
Ｄトランジスタを２個つなげても所要面積が大きくなら
ないようにすることができる。なお、上記の第１、第２
のゲートは互いに完全に分離し、独立して動作させるこ
とも可能である。

【０２１２】図３９の例は、ボトムゲート型ＭＯＳＴＦ
Ｔをダブルゲート構造としたもの（Ａ）と、デュアルゲ
ート型ＭＯＳＴＦＴをダブルゲート構造としたもの
（Ｂ）である。

【０２１３】これらのダブルゲート型ＭＯＳＴＦＴも、
上記のトップゲート型と同様の利点を有するが、このう
ちデュアルゲート型の場合は更に、上下のゲート部のい
ずれかが動作不能となっても一方のゲート部を使用でき
ることも利点である。

【０２１４】図４０には、上記の各ダブルゲート型ＭＯ
ＳＴＦＴの等価回路図を示している。なお、上記におい
ては、ゲートを２つに分岐したが、３つ又はそれ以上に
分岐又は分割することもできる。これらのダブルゲート
又はマルチゲート構造において、チャンネル領域内に２
以上の分岐した同電位のゲート電極を有するか、又は分
割された異電位又は同電位のゲート電極を有していてよ
い。

【０２１５】＜第９の実施の形態＞図４１は、本発明の
第９の実施の形態を示すものであって、ｎＭＯＳＴＦＴ
のデュアルゲート型構造のＴＦＴにおいて、上下のゲー
ト部のいずれか一方をトランジスタ動作させるが、他方
のゲート部は次のように動作させている。

【０２１６】即ち、図４１（Ａ）は、ｎＭＯＳＴＦＴに
おいて、トップゲート側のゲート電極に常に任意の負電
圧を印加してバックチャンネルのリーク電流を低減させ
るものである。トップゲート電極をオープンにする場合
は、ボトムゲート型として使用するときである。また、
図４１（Ｂ）は、ボトムゲート側のゲート電極に常に任
意の負電圧を印加してバックチャンネルのリーク電流を
低減させるものである。この場合も、ボトムゲート電極
をオープンにすると、トップゲート型として使用でき
る。なお、ｐＭＯＳＴＦＴの場合には、常に任意の正電
圧をゲート電極に印加すれば、バックチャンネルのリー
ク電流を減らせる。

【０２１７】いずれも、単結晶シリコン層７と絶縁膜と
の界面は結晶性が悪く、リーク電流が流れやすいが、上
記のような電極の負電圧印加によってリーク電流を遮断
できる。これは、ＬＤＤ構造の効果と併せて、有利とな
る。また、ガラス基板１側から入射する光でリーク電流
が流れることがあるが、ボトムゲート電極で光を遮断す
るので、リーク電流を低減できる。

【０２１８】＜第１０の実施の形態＞図４２〜図４８
は、本発明の第１０の実施の形態を示すものである。

【０２１９】本実施の形態は、基板には上述した如き段
差（凹部）を設けず、基板の平坦面上に上述した物質層
（例えば結晶性サファイア膜）を形成し、この物質層を
シードとして単結晶シリコン層をヘテロエピタキシャル
成長させ、これを用いてトップゲート型ＭＯＳＴＦＴを
表示部に、ボトムゲート型ＭＯＳＴＦＴを周辺駆動回路
部に構成したアクティブマトリクス反射型液晶表示装置
（ＬＣＤ）に関するものである。

【０２２０】図４２〜図４８について、本実施の形態に
よるアクティブマトリクス反射型ＬＣＤをその製造工程
に従って説明する。但し、図４２〜図４７において、各
図の左側は表示部の製造工程、右側は周辺駆動回路部の
製造工程を示す。

【０２２１】まず、図４２の（１）に示すように、石英
ガラス、透明性結晶化ガラスなどの絶縁基板１の一主面
において、モリブデン／タンタル（Ｍｏ・Ｔａ）合金の
スパッタ膜７１（５００〜６００ｎｍ厚）を形成する。

【０２２２】次いで、図４２の（２）に示すように、フ
ォトレジスト７０を所定パターンに形成し、これをマス
クにしてＭｏ・Ｔａ膜７１をテーパエッチングし、側端
部７１ａが台形状に２０〜４５度でなだらかに傾斜した
ゲート電極７１を形成する。

【０２２３】次いで、図４２の（３）に示すように、フ
ォトレジスト７０の除去後に、モリブデン・タンタル合
金膜７１を含む基板１上に、プラズマＣＶＤ法等によ
り、ＳｉＮ膜（約１００ｎｍ厚）７２とＳｉＯ₂膜（約
２００ｎｍ厚）７３とを、この順に積層したゲート絶縁
膜を形成する。

【０２２４】次いで、図４３の（４）に示すように、絶
縁基板１の一主面上において、少なくともＴＦＴ形成領
域に、結晶性サファイア膜（厚さ２０〜２００ｎｍ）５
０を形成する。この結晶性サファイア膜５０は、高密度
プラズマＣＶＤ法や、触媒ＣＶＤ法（特開昭６３−４０
３１４号公報参照）等により、トリメチルアルミニウム
ガスなどを酸化性ガス（酸素・水分）で酸化し、結晶化
させて作成する。絶縁基板１として高耐熱性ガラス基板
（８〜１２インチφ、７００〜８００μｍ厚）が使用可
能である。

【０２２５】次いで、図４３の（５）に示すように、図
２の（６）と同様に、結晶性サファイア膜５０上の全面
において、シリコンを約１重量％含有するシリコン・イ
ンジウム溶融液６を、９００〜９３０℃に加熱された基
板１上に塗布する。或いは、溶融液中に基板１をディッ
ピングするか、或いは、溶融液表面を徐々に移動させて
フローティングさせる方法や、噴流式、超音波作用下で
の接触方式も可能である。但し、シリコン・インジウム
融液に代えてシリコン・インジウム・ガリウム又はシリ
コン・ガリウム融液も使用可能であるが、以下、シリコ
ン・インジウム融液を代表例として説明する。

【０２２６】次いで、基板１を数分〜数１０分間保持し
た後、徐々に冷却する（ディッピングの場合は徐々に引
き上げる）ことによって、インジウムに溶解していたシ
リコンは、結晶性サファイア膜５０をシード（種）とし
て図４３の（６）に示すようにヘテロエピタキシャル成
長し、厚さ例えば０．１μｍ程度のＰ型単結晶シリコン
層７として析出する。ディッピング法及びフローティン
グ法では、溶融液組成、温度、引き上げ速度などの管理
が容易である、エピタキシャル成長層の厚みやＰ型キャ
リア不純物濃度を容易にコントロールできる。

【０２２７】上記のようにして堆積した単結晶シリコン
層７は結晶性サファイア膜５０が単結晶シリコンと良好
な格子整合を示すために、例えば（１００）面が基板上
にヘテロエピタキシャル成長する。

【０２２８】こうして、ヘテロエピタキシャル成長によ
って基板１上に単結晶シリコン層７を析出させた後、図
４４の（７）に示すように、表面のインジウム膜６Ａを
塩酸、硫酸などによって溶解除去し、更に上述したと同
様にして、単結晶シリコン層７をチャンネル領域とする
トップゲート型又はボトムゲート型ＭＯＳＴＦＴの作製
を行う。

【０２２９】まず、上記のエピタキシャル成長による単
結晶シリコン層７の全面にＰ型キャリア不純物、例えば
ボロンイオンを適量ドーピングして比抵抗を調整する。
また、ｐＭＯＳＴＦＴ形成領域のみ、選択的にＮ型キャ
リア不純物をドーピングしてＮ型ウエルを形成する。例
えば、ｐチャンネルＴＦＴ部をフォトレジスト（図示せ
ず）でマスクし、Ｐ型不純物イオン（例えばＢ⁺）を１
０ｋＶで２．７×１０¹¹ａｔｏｍｓ／ｃｍ²のドーズ量
でドーピングし、比抵抗を調整する。また、図３の
（９）で述べたと同様に、ｐＭＯＳＴＦＴ形成領域の不
純物濃度制御のため、ｎＭＯＳＴＦＴ部をフォトレジス
ト６０でマスクし、Ｎ型不純物イオン（例えばＰ⁺）６
５を１０ｋＶで１×１０¹¹ａｔｏｍｓ／ｃｍ²のドーズ
量でドーピングし、Ｎ型ウエル７Ａを形成する。

【０２３０】次いで、図４４の（８）に示すように、単
結晶シリコン層７の全面上に、プラズマＣＶＤ、高密度
プラズマＣＶＤ、触媒ＣＶＤ法等でＳｉＯ₂（約２００
ｎｍ厚）とＳｉＮ（約１００ｎｍ厚）をこの順に連続形
成してゲート絶縁膜８を形成し、更に、モリブデン・タ
ンタル（Ｍｏ・Ｔａ）合金のスパッタ膜９（５００〜６
００ｎｍ厚）を形成する。

【０２３１】次いで、図４４の（９）に示すように、汎
用のフォトリソグラフィ技術により、表示領域のＴＦＴ
部と、周辺駆動領域のＴＦＴ部とのそれぞれの段差領域
（凹部内）にフォトレジストパターン１０を形成し、連
続したエッチングにより、（Ｍｏ・Ｔａ）合金のゲート
電極１１とゲート絶縁膜（ＳｉＮ／ＳｉＯ₂）１２とを
形成し、単結晶シリコン層７を露出させる。（Ｍｏ・Ｔ
ａ）合金膜９は酸系エッチング液、ＳｉＮはＣＦ₄ガス
のプラズマエッチング、ＳｉＯ₂はフッ酸系エッチング
液で処理する。

【０２３２】次いで、図４４の（１０）に示すように、
周辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表
示領域のｎＭＯＳＴＦＴのゲート部をフォトレジスト１
３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレ
イン領域にリンイオン１４を例えば２０ｋＶで５×１０
¹³ａｔｏｍｓ／ｃｍ²のドーズ量でドーピング（イオン
注入）して、Ｎ^-型層からなるＬＤＤ部１５を自己整合
的（セルフアライン）に形成する。

【０２３３】次いで、図４５の（１１）に示すように、
周辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域の
ｎＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦ
Ｔのゲート及びＬＤＤ部とをフォトレジスト１６でカバ
ーし、露出した領域にリン又はひ素イオン１７を例えば
２０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量で
ドーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ⁺
型層からなるソース部１８及びドレイン部１９とＬＤＤ
部１５とを形成する。

【０２３４】次いで、図４５の（１２）に示すように、
周辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳ
ＴＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジ
スト２０でカバーし、露出した領域にボロンイオン２１
を例えば１０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ²のド
ーズ量でドーピング（イオン注入）してｐＭＯＳＴＦＴ
のＰ⁺層のソース部２２及びドレイン部２３を形成す
る。なお、この作業は、ｎＭＯＳ周辺駆動回路の場合は
ｐＭＯＳＴＦＴが無いので、不要な作業である。

【０２３５】次いで、図４５の（１３）に示すように、
ＴＦＴ、ダイオードなどの能動素子部や、抵抗、インダ
クタンスなどの受動素子部をアイランド化するため、フ
ォトレジスト２４を設け、周辺駆動領域及び表示領域の
すべての能動素子部及び受動素子部以外の単結晶シリコ
ン層を汎用フォトリソグラフィ及びエッチング技術で除
去する。エッチング液はフッ酸系である。

【０２３６】次いで、図４６の（１４）に示すように、
プラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法
等により、ＳｉＯ₂膜（約２００ｎｍ厚）及びリンシリ
ケートガラス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順
に全面に連続形成して保護膜２５を形成する。

【０２３７】そして、この状態で単結晶シリコン層を活
性化処理する。この活性化においてハロゲン等のランプ
アニール条件は約１０００℃、約１０秒程度であり、こ
れに耐えるゲート電極材が必要であるが、高融点のＭｏ
・Ｔａ合金は適している。このゲート電極材は従って、
ゲート部のみならず配線として広範囲に亘って引き廻し
て設けることができる。なお、ここでは高価なエキシマ
レーザーアニールは使用しないが、仮に利用するとすれ
ば、その条件はＸｅＣｌ（３０８ｎｍ波長）で全面、又
は能動素子部及び受動素子部のみの選択的な９０％以上
のオーバーラップスキャンニングが望ましい。

【０２３８】次いで、図４６の（１５）に示すように、
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示
用ＴＦＴのソース部のコンタクト用窓開けを行う。

【０２３９】そして、全面に５００〜６００ｎｍ厚のア
ルミニウム又は１％Ｓｉ入りアルミニウム等のスパッタ
膜を形成し、汎用フォトリソグラフィ及びエッチング技
術により、周辺駆動回路及び表示部のすべてのＴＦＴの
ソース電極２６と周辺駆動回路部のドレイン電極２７を
形成すると同時に、データライン及びゲートラインを形
成する。その後に、フォーミングガス（Ｎ₂＋Ｈ₂）
中、約４００℃／１ｈで、シンター処理する。

【０２４０】次いで、図４６の（１６）に示すように、
プラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法
等により、ＰＳＧ膜（約３００ｎｍ厚）及びＳｉＮ膜
（約３００ｎｍ厚）からなる絶縁膜３６を全面に形成す
る。次いで、表示用ＴＦＴのドレイン部のコンタクト用
窓開けを行う。なお、画素部のＳｉＯ₂、ＰＳＧ及びＳ
ｉＮ膜は除去する必要はない。

【０２４１】次いで、図７の（１９）で述べたと同様の
目的で、図４７の（１７）に示すように、全面に、スピ
ンコート等で２〜３μｍ厚みの感光性樹脂膜２８を形成
し、図４７の（１８）に示すように、汎用フォトリソグ
ラフィ及びエッチング技術により、少なくとも画素部に
最適な反射特性と視野角特性を得るための凹凸形状パタ
ーンを形成し、リフローさせて凹凸粗面２８Ａからなる
反射面下部を形成する。同時に表示用ＴＦＴのドレイン
部のコンタクト用の樹脂窓開けを行う。

【０２４２】次いで、図４７の（１９）に示すように、
全面に４００〜５００ｎｍ厚のアルミニウム又は１％Ｓ
ｉ入りアルミニウム等のスパッタ膜を形成し、汎用フォ
トリソグラフィ及びエッチング技術により、画素部以外
のアルミニウム膜等を除去し、表示用ＴＦＴのドレイン
部１９と接続した凹凸形状のアルミニウム等の反射部２
９を形成する。これは表示用の画素電極として用いられ
る。その後に、フォーミングガス中、約３００℃／１ｈ
でシンター処理し、コンタクトを十分にする。尚、反射
率を高めるために、アルミニウム系に代えて銀又は銀合
金を使用してもよい。

【０２４３】以上のようにして、結晶性サファイア膜５
０を高温ヘテロエピタキシャル成長のシードとして単結
晶シリコン層７を形成し、この単結晶シリコン層７を用
いた表示部及び周辺駆動回路部にそれぞれ、トップゲー
ト型のｎＭＯＳＬＤＤ−ＴＦＴ、ボトムゲート型のｐＭ
ＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ回路
を作り込んだ表示部−周辺駆動回路部一体型のアクティ
ブマトリクス基板３０を作製することができる。

【０２４４】こうして得られたアクティブマトリクス基
板（駆動基板）３０を用いて、図８で述べたと同様にし
て図４８の反射型液晶表示装置（ＬＣＤ）を製造する。

【０２４５】本実施の形態では、上述した第１の実施の
形態で述べた優れた効果が得られることは明らかであ
る。その上、基板１に段差を設けることなしに結晶性サ
ファイア膜５０のみによって単結晶シリコン層７をヘテ
ロエピタキシャル成長させているので、段差の形成工程
を省略し、より製造工程を簡略化できると共に、成長す
る単結晶シリコン層の段切れ等の問題も解消できること
になる。

【０２４６】＜第１１の実施の形態＞図４９〜図５１に
ついて、本発明の第１１の実施の形態を説明する。

【０２４７】本実施の形態は、上述の第１０の実施の形
態と比べて、同様のトップゲート型ＭＯＳＴＦＴを表示
部に、ボトムゲート型ＭＯＳＴＦＴを周辺駆動回路部に
有するが、上述の第１０の実施の形態とは異なって、透
過型ＬＣＤに関するものである。即ち、図４２の（１）
から図４６の（１６）に示す工程までは同様であるが、
その工程後に、図４９の（１７）に示すように、絶縁膜
２５、３６に表示用ＴＦＴのドレイン部コンタクト用の
窓開け１９を行うと同時に、透過率向上のために画素開
口部の不要なＳｉＯ₂、ＰＳＧ及びＳｉＮ膜を除去す
る。

【０２４８】次いで、図４９の（１８）に示すように、
全面にスピンコート等で２〜３μｍ厚みの感光性アクリ
ル系透明樹脂の平坦化膜２８Ｂを形成し、汎用フォトリ
ソグラフィにより、表示用ＴＦＴのドレイン側の透明樹
脂２８Ｂの窓開けを行い、所定条件で硬化させる。

【０２４９】次いで、図４９の（１９）に示すように、
全面に１３０〜１５０ｎｍ厚のＩＴＯスパッタ膜を形成
し、汎用フォトリソグラフィ及びエッチング技術によ
り、表示用ＴＦＴのドレイン部１９とコンタクトしたＩ
ＴＯ透明電極４１を形成する。そして、熱処理（フォー
ミングガス中、２００〜２５０℃／１ｈ）により、表示
用ＴＦＴのドレインとＩＴＯのコンタクト抵抗の低減化
とＩＴＯ透明度の向上を図る。

【０２５０】そして、図５０に示すように、対向基板３
２と組み合わせ、上述の第８の実施の形態と同様にして
透過型ＬＣＤを組み立てる。但し、ＴＦＴ基板側にも偏
光板を貼り合わせる。この透過型ＬＣＤでは、実線のよ
うに透過光が得られるが、一点鎖線のように対向基板３
２側からの透過光が得られるようにもできる。

【０２５１】この透過型ＬＣＤの場合、次のようにして
オンチップカラーフィルタ（ＯＣＣＦ）構造とオンチッ
プブラック（ＯＣＢ）構造を作製することができる。

【０２５２】即ち、図４３の（１）〜図４６の（１５）
までの工程は上記の工程に準じて行うが、その後、図５
１の（１６）に示すように、ＰＳＧ／ＳｉＯ₂の絶縁膜
２５のドレイン部も窓開けしてドレイン電極用のアルミ
ニウム埋込み層４１Ａを形成した後、ＳｉＮ／ＰＳＧの
絶縁膜３６を形成する。

【０２５３】次いで、図５１の（１７）に示すように、
Ｒ、Ｇ、Ｂの各色を各セグメント毎に顔料分散したフォ
トレジスト６１を所定厚さ（１〜１．５μｍ）で形成し
た後、図５１の（１８）に示すように、汎用フォトリソ
グラフィ技術で所定位置（各画素部）のみを残すパター
ニングで各カラーフィルタ層６１（Ｒ）、６１（Ｇ）、
６１（Ｂ）を形成する（オンチップカラーフィルタ構
造）。この際、ドレイン部の窓開けも行う。なお、不透
明なセラミック基板は使用できない。

【０２５４】次いで、図５１の（１８）に示すように、
表示用ＴＦＴのドレインに連通するコンタクトホール
に、カラーフィルタ層上にかけてブラックマスク層とな
る遮光層４３を金属のパターニングで形成する。例え
ば、スパッタ法により、モリブデンを２００〜２５０ｎ
ｍ厚で成膜し、表示用ＴＦＴを覆って遮光する所定の形
状にパターニングする（オンチップブラック構造）。

【０２５５】次いで、図５１の（１９）に示すように、
透明樹脂の平坦化膜２８Ｂを形成し、更にこの平坦化膜
に設けたスルーホールにＩＴＯ透明電極４１を遮光層４
３に接続するように形成する。

【０２５６】このように、表示アレイ部上に、カラーフ
ィルタ６１やブラックマスク４３を作り込むことによ
り、液晶表示パネルの開口率を改善し、またバックライ
トも含めたディスプレイモジュールの低消費電力化が実
現する。

【０２５７】＜第１２の実施の形態＞図５２〜図６０
は、本発明の第１２の実施の形態を示すものである。

【０２５８】本実施の形態では、周辺駆動回路部は上述
した第１０の実施の形態と同様のボトムゲート型のｐＭ
ＯＳＴＦＴとｎＭＯＳＴＦＴとからなるＣＭＯＳ駆動回
路で構成する。表示部は反射型ではあるが、ＴＦＴを各
種ゲート構造のものとして、種々の組み合わせにしてい
る。

【０２５９】即ち、図５２（Ａ）は、上述した第１０の
実施の形態と同様のトップゲート型のｎＭＯＳＬＤＤ−
ＴＦＴを表示部に設けているが、図５２（Ｂ）に示す表
示部にはボトムゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、図
５２（Ｃ）に示す表示部にはデュアルゲート型のｎＭＯ
ＳＬＤＤ−ＴＦＴをそれぞれ設けている。これらのボト
ムゲート型、デュアルゲート型ＭＯＳＴＦＴのいずれ
も、後述のように、周辺駆動回路部のボトムゲート型Ｍ
ＯＳＴＦＴと共通の工程で作製可能であるが、特にデュ
アルゲート型の場合には上下のゲート部によって駆動能
力が向上し、高速スイッチングに適し、また上下のゲー
ト部のいずれかを選択的に用いて場合に応じてトップゲ
ート型又はボトムゲート型として動作させることもでき
る。

【０２６０】なお、図５２（Ｂ）のボトムゲート型ＭＯ
ＳＴＦＴにおいて、図中の７１はＭｏ・Ｔａ等のゲート
電極であり、７２はＳｉＮ膜及び７３はＳｉＯ₂膜であ
ってゲート絶縁膜を形成し、このゲート絶縁膜上にはト
ップゲート型ＭＯＳＴＦＴと同様の単結晶シリコン層を
用いたチャンネル領域等が形成されている。また、図５
２（Ｃ）のデュアルゲート型ＭＯＳＴＦＴにおいて、下
部ゲート部はボトムゲート型ＭＯＳＴＦＴと同様である
が、上部ゲート部は、ゲート絶縁膜７３をＳｉＯ₂膜と
ＳｉＮ膜で形成し、この上に上部ゲート電極７４を設け
ている。

【０２６１】次に、上記のボトムゲート型ＭＯＳＴＦＴ
の製造方法を図５３〜図５７で、上記のデュアルゲート
型ＭＯＳＴＦＴの製造方法を図５８〜図６０でそれぞれ
説明する。なお、周辺駆動回路部のボトムゲート型ＭＯ
ＳＴＦＴの製造方法は図４２〜図４７において述べたも
のと同じであるので、ここでは図示を省略している。

【０２６２】表示部において、ボトムゲート型ＭＯＳＴ
ＦＴを製造するには、まず、図５３の（１）に示すよう
に、基板１上に、モリブデン／タンタル（Ｍｏ・Ｔａ）
合金のスパッタ膜７１（５００〜６００ｎｍ厚）を形成
する。

【０２６３】次いで、図５３の（２）に示すように、フ
ォトレジスト７０を所定パターンに形成し、これをマス
クにしてＭｏ・Ｔａ膜７１をテーパエッチングし、側端
部７１ａが台形状に２０〜４５度でなだらかに傾斜した
ゲート電極７１を形成する。

【０２６４】次いで、図５３の（３）に示すように、フ
ォトレジスト７０の除去後に、モリブデン・タンタル合
金膜７１を含む基板１上に、プラズマＣＶＤ法等によ
り、ＳｉＮ膜（約１００ｎｍ厚）７２とＳｉＯ₂膜（約
２００ｎｍ厚）７３とを、この順に積層したゲート絶縁
膜を形成する。

【０２６５】次いで、図５４の（４）に示すように、図
４３の（４）と同じ工程において、上述したと同様に絶
縁基板１の一主面において、少なくともＴＦＴ形成領域
に、結晶性サファイア膜（厚さ２０〜２００ｎｍ）５０
を形成する。

【０２６６】次いで、図５４の（５）に示すように、図
４３の（５）〜図４４の（７）と同じ工程において、上
述したと同様に単結晶シリコンをヘテロエピタキシャル
成長し、厚さ例えば０．１μｍ程度の単結晶シリコン層
７として析出させる。この際、下地のゲート電極７１の
側端部７１ａはなだらかな傾斜面となっているので、こ
の面上には、段差４によるエピタキシャル成長を阻害せ
ず、段切れなしに単結晶シリコン層７が成長することに
なる。

【０２６７】次いで、図５４の（６）に示すように、図
４４の（８）〜（９）の工程を経た後、図４４の（１
０）と同じ工程において、表示部のｎＭＯＳＴＦＴのゲ
ート部をフォトレジスト１３でカバーし、露出したｎＭ
ＯＳＴＦＴのソース／ドレイン領域にリンイオン１４を
ドーピング（イオン注入）して、Ｎ^-型層からなるＬＤ
Ｄ部１５を自己整合的に形成する。このとき、ボトムゲ
ート電極７１の存在によって表面高低差（又はパター
ン）を認識し易く、フォトレジスト１３の位置合わせ
（マスク合わせ）を行い易く、アライメントずれが生じ
にくい。

【０２６８】次いで、図５５の（７）に示すように、図
４５の（１１）と同じ工程において、ｎＭＯＳＴＦＴの
ゲート部及びＬＤＤ部をフォトレジスト１６でカバー
し、露出した領域にリン又はひ素イオン１７をドーピン
グ（イオン注入）して、ｎＭＯＳＴＦＴのＮ⁺型層から
なるソース部１８及びドレイン部１９を形成する。

【０２６９】次いで、図５５の（８）に示すように、図
４５の（１２）と同じ工程において、ｎＭＯＳＴＦＴの
全部をフォトレジスト２０でカバーし、ボロンイオン２
１をドーピング（イオン注入）して周辺駆動回路部のｐ
ＭＯＳＴＦＴのＰ⁺層のソース部及びドレイン部を形成
する。

【０２７０】次いで、図５５の（９）に示すように、図
４５の（１３）と同じ工程において、能動素子部と受動
素子部をアイランド化するため、フォトレジスト２４を
設け、単結晶シリコン層を汎用フォトリソグラフィ及び
エッチング技術で選択的に除去する。

【０２７１】次いで、図５５の（１０）に示すように、
図４６の（１４）と同じ工程において、プラズマＣＶ
Ｄ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、Ｓ
ｉＯ₂膜５３（約３００ｎｍ厚）とリンシリケートガラ
ス（ＰＳＧ）膜５４（約３００ｎｍ厚）をこの順に全面
に形成する。なお、ＳｉＯ₂膜５３とＰＳＧ膜５４は上
述した保護膜２５に相当するものである。そして、この
状態で単結晶シリコン層を上述したと同様に活性化処理
する。

【０２７２】次いで、図５６の（１１）に示すように、
図４６の（１５）と同じ工程において、汎用フォトリソ
グラフィ及びエッチング技術により、ソース部のコンタ
クト用窓開けを行う。そして、全面に４００〜５００ｎ
ｍ厚のアルミニウム又は１％Ｓｉ入りアルミニウム等の
スパッタ膜を形成し、汎用フォトリソグラフィ及びエッ
チング技術により、ＴＦＴのソース電極２６を形成する
と同時に、データライン及びゲートラインを形成する。
その後に、フォーミングガス中、約４００℃／１ｈで、
シンター処理する。

【０２７３】次いで、図５６の（１２）に示すように、
図４６の（１６）と同じ工程において、高密度プラズマ
ＣＶＤ、触媒ＣＶＤ法等により、ＰＳＧ膜（約３００ｎ
ｍ厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜
３６を全面に形成し、表示用のＴＦＴのドレイン部のコ
ンタクト用窓開けを行う。

【０２７４】次いで、図５６の（１３）に示すように、
図４７の（１７）と同じ工程において、スピンコート等
で２〜３μｍ厚みの感光性樹脂膜２８を形成し、図５６
の（１４）に示すように、汎用フォトリソグラフィ及び
エッチング技術により、少なくとも画素部に最適な反射
特性と視野角特性を得るような凹凸形状パターンを形成
し、リフローさせて凹凸粗面２８Ａからなる反射面下部
を形成する。同時に表示用ＴＦＴのドレイン部のコンタ
クト用の樹脂窓開けを行う。

【０２７５】次いで、図５６の（１４）に示すように、
図４７の（１９）と同じ工程において、全面に４００〜
５００ｎｍ厚のアルミニウム又は１％Ｓｉ入りアルミニ
ウム等のスパッタ膜を形成し、汎用フォトリソグラフィ
及びエッチング技術により、表示用ＴＦＴのドレイン部
１９と接続した凹凸形状のアルミニウム等の反射部２９
を形成する。

【０２７６】以上のようにして、結晶性サファイア膜５
０を高温ヘテロエピタキシャル成長のシードとして形成
された単結晶シリコン層７を用いた表示部にボトムゲー
ト型のｎＭＯＳＬＤＤ−ＴＦＴ（周辺部ではボトムゲー
ト型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴからなるＣＭ
ＯＳ駆動回路）を作り込んだ表示部−周辺駆動回路部一
体型のアクティブマトリクス基板３０を作製することが
できる。

【０２７７】図５７は、表示部に設ける上記のボトムゲ
ート型ＭＯＳＴＦＴのゲート絶縁膜をＭｏ・Ｔａの陽極
酸化法で形成した例を示す。

【０２７８】即ち、図５３の（２）の工程後に、図５７
の（３）に示すようにモリブデン・タンタル合金膜７１
を公知の陽極酸化処理することによって、その表面にＴ
ａ₂Ｏ₅からなるゲート絶縁膜７４を１００〜２００ｎ
ｍ厚に形成する。

【０２７９】この後の工程は、図５７の（４）に示すよ
うに、図５４の（４）〜（５）の工程と同様にして結晶
性サファイア膜５０を形成し、単結晶シリコン層７をヘ
テロエピタキシャル成長した後、図５４の（６）〜図５
６の（１４）の工程と同様にして図５７の（５）に示す
ように、アクティブマトリクス基板３０を作製する。

【０２８０】次に、表示部において、デュアルゲート型
ＭＯＳＴＦＴを製造するには、まず、図５３の（１）〜
図５４の（５）までの工程は、上述したと同様に行う。

【０２８１】即ち、図５８の（６）に示すように、絶縁
膜７２、７３上に結晶性サファイア膜５０を形成し、更
に、この結晶性サファイア膜５０をシードとして単結晶
シリコン層７をヘテロエピタキシャル成長させる。次い
で、図４４の（８）と同じ工程において、単結晶シリコ
ン層７上の全面に、プラズマＣＶＤ、触媒ＣＶＤ等によ
りＳｉＯ₂膜（約２００ｎｍ厚）とＳｉＮ膜（約１００
ｎｍ厚）をこの順に連続形成して絶縁膜８０（これは上
述の絶縁膜８に相当）を形成し、更に、Ｍｏ・Ｔａ合金
のスパッタ膜８１（５００〜６００ｎｍ厚）（これは上
述のスパッタ膜９に相当）を形成する。

【０２８２】次いで、図５８の（７）に示すように、図
４４の（９）と同じ工程において、フォトレジストパタ
ーン１０を形成し、連続したエッチングによりＭｏ・Ｔ
ａ合金のトップゲート電極８２（これは上述のゲート電
極１２に相当）と、ゲート絶縁膜８３（これは上述のゲ
ート絶縁膜１１に相当）を形成し、単結晶シリコン層７
を露出させる。

【０２８３】次いで、図５８の（８）に示すように、図
４４の（１０）と同じ工程において、ｎＭＯＳＴＦＴの
トップゲート部をフォトレジスト１３でカバーし、露出
した表示用のｎＭＯＳＴＦＴのソース／ドレイン領域に
リンイオン１４をドーピング（イオン注入）して、Ｎ^-
型層のＬＤＤ部１５を形成する。

【０２８４】次いで、図５８の（９）に示すように、図
４５の（１１）と同じ工程において、ｎＭＯＳＴＦＴの
ゲート部及びＬＤＤ部をフォトレジスト１６でカバー
し、露出した領域にリン又はひ素イオン１７をドーピン
グ（イオン注入）して、ｎＭＯＳＴＦＴのＮ⁺型層から
なるソース部１８及びドレイン部１９を形成する。

【０２８５】次いで、図５９の（１０）に示すように、
図４５の（１２）と同じ工程において、ｐＭＯＳＴＦＴ
のゲート部をフォトレジスト２０でカバーし、露出した
領域にボロンイオン２１をドーピング（イオン注入）し
て周辺駆動回路部のｐＭＯＳＴＦＴのＰ⁺層のソース部
及びドレイン部を形成する。

【０２８６】次いで、図５９の（１１）に示すように、
図４５の（１３）と同じ工程において、能動素子部と受
動素子部をアイランド化するため、フォトレジスト２４
を設け、能動素子部と受動素子部以外の単結晶シリコン
層を汎用フォトリソグラフィ及びエッチング技術で選択
的に除去する。

【０２８７】次いで、図５９の（１２）に示すように、
図４６の（１４）と同じ工程において、プラズマＣＶ
Ｄ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、Ｓ
ｉＯ₂膜５３（約２００ｎｍ厚）とリンシリケートガラ
ス（ＰＳＧ）膜５４（約３００ｎｍ厚）を全面に形成す
る。これらの膜５３、５４は上述の保護膜２５に相当す
る。そして、単結晶シリコン層７を活性化処理する。

【０２８８】次いで、図５９の（１３）に示すように、
図４６の（１５）と同じ工程において、ソース部のコン
タクト用窓開けを行う。そして、全面に４００〜５００
ｎｍ厚のアルミニウム又は１％Ｓｉ入りアルミニウム等
のスパッタ膜を形成し、汎用フォトリソグラフィ及びエ
ッチング技術により、ソース電極２６を形成すると同時
に、データライン及びゲートラインを形成する。

【０２８９】次いで、図６０の（１４）に示すように、
図４６の（１６）と同じ工程でＰＳＧ膜（約３００ｎｍ
厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜３
６を全面に形成し、表示用のＴＦＴのドレイン部のコン
タクト用窓開けを行う。

【０２９０】次いで、図６０の（１５）に示すように、
全面に、スピンコート等で２〜３μｍ厚みの感光性樹脂
膜２８を形成し、図６０の（１６）に示すように、図４
７の（１８）、（１９）の工程と同様に、少なくとも画
素部に凹凸粗面２８Ａからなる反射面下部を形成し、同
時に表示用ＴＦＴのドレイン部のコンタクト用の樹脂窓
開けを行い、更に表示用ＴＦＴのドレイン部１９と接続
した、最適な反射特性と視野角特性を得るための凹凸形
状のアルミニウム等の反射部２９を形成する。

【０２９１】以上のようにして、結晶性サファイア膜５
０をヘテロエピタキシャル成長のシードとして形成され
た単結晶シリコン層７を用い、表示部にデュアルゲート
型のｎＭＯＳＬＤＤＴＦＴを、周辺駆動回路部にボトム
ゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴからなる
ＣＭＯＳ駆動回路を作り込んだ表示部−周辺駆動回路部
一体型のアクティブマトリクス基板３０を作製すること
ができる。

【０２９２】＜第１３の実施の形態＞図６１〜図６３
は、本発明の第１３の実施の形態を示すものである。

【０２９３】本実施の形態では、上述した実施の形態と
は異なり、トップゲート部のゲート電極をアルミニウム
等の比較的耐熱性の低い材料で形成している。

【０２９４】まず、表示部及び周辺駆動回路部共にトッ
プゲート型ＭＯＳＴＦＴを設ける場合には、上述した第
１０の実施の形態における図４２の（１）〜図４４の
（７）までの工程は同様に行って、図６１の（１０）に
示すように、周辺駆動回路部のｐＭＯＳＴＦＴ部にＮ型
ウエル７Ａを形成する。

【０２９５】次いで、図６１の（１１）に示すように、
周辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表
示領域のｎＭＯＳＴＦＴのゲート部をフォトレジスト１
３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレ
イン領域にリンイオン１４を例えば２０ｋＶで５×１０
¹³ａｔｏｍｓ／ｃｍ²のドーズ量でドーピング（イオン
注入）して、Ｎ^-型層からなるＬＤＤ部１５を自己整合
的に形成する。

【０２９６】次いで、図６１の（１２）に示すように、
周辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域の
ｎＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦ
Ｔのゲート及びＬＤＤ部とをフォトレジスト１６でカバ
ーし、露出した領域にリン又はひ素イオン１７を例えば
２０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量で
ドーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ⁺
型層からなるソース部１８及びドレイン部１９とＬＤＤ
部１５とを形成する。この場合、仮想線のようにレジス
ト１３を残し、これを覆うようにレジスト１６を設けれ
ば、レジスト１６形成時のマスクの位置合せをレジスト
１３を目安にでき、マスク合せが容易となり、アライメ
ントずれも少なくなる。

【０２９７】次いで、図６１の（１３）に示すように、
周辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳ
ＴＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジ
スト２０でカバーし、露出した領域にボロンイオン２１
を例えば１０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ²のド
ーズ量でドーピング（イオン注入）してｐＭＯＳＴＦＴ
のＰ⁺層のソース部２２及びドレイン部２３を形成す
る。

【０２９８】次いで、レジスト２０の除去後に、図６１
の（１４）に示すように、単結晶シリコン層７、７Ａを
上述したと同様に活性化処理し、更に表面にゲート絶縁
膜１２、ゲート電極材料（アルミニウム又は１％Ｓｉ入
りアルミニウム等）１１を形成する。ゲート電極材料層
１１は真空蒸着法又はスパッタ法で形成可能である。

【０２９９】次いで、上述したと同様に、各ゲート部を
パターニングした後、能動素子部と受動素子部をアイラ
ンド化し、更に図６２の（１５）に示すように、ＳｉＯ
₂膜（約２００ｎｍ厚）及びリンシリケートガラス（Ｐ
ＳＧ）膜（約３００ｎｍ厚）をこの順に全面に連続形成
して保護膜２５を形成する。

【０３００】次いで、図６２の（１６）に示すように、
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示
用ＴＦＴのソース部のコンタクト用窓開けを行う。

【０３０１】そして、全面に５００〜６００ｎｍ厚のア
ルミニウム等のスパッタ膜を形成し、汎用フォトリソグ
ラフィ及びエッチング技術により、周辺駆動回路及び表
示部のすべてのＴＦＴのソース電極２６と周辺駆動回路
部のドレイン電極２７を形成すると同時に、データライ
ン及びゲートラインを形成する。その後に、フォーミン
グガス（Ｎ₂＋Ｈ₂）中、約４００℃／１ｈで、シンタ
ー処理する。

【０３０２】次いで、図４６の（１６）〜図４７の（１
９）と同様にして単結晶シリコン層７を用いた表示部及
び周辺駆動回路部にそれぞれ、アルミニウム又は１％Ｓ
ｉ入りアルミニウム等をゲート電極とするトップゲート
型のｎＭＯＳＬＤＤ−ＴＦＴ、ボトムゲート型のｐＭＯ
ＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ駆動回
路を作り込んだ表示部−周辺駆動回路部一体型のアクテ
ィブマトリクス基板３０を作製することができる。

【０３０３】本実施の形態では、単結晶シリコン層７の
活性化処理後にアルミニウム又は１％Ｓｉ入りアルミニ
ウム等のゲート電極１１を形成しているので、その活性
化処理時の熱の影響はゲート電極材料の耐熱性とは無関
係となるため、トップゲート電極材料として比較的耐熱
性が低く、低コストのアルミニウム又は１％Ｓｉ入りア
ルミニウム、又は銅等でも使用可能となり、電極材料の
選択の幅も広がる。これは、表示部がボトムゲート型Ｍ
ＯＳＴＦＴの場合も同様である。

【０３０４】次に、表示部にデュアルゲート型ＭＯＳＴ
ＦＴ、周辺駆動回路にボトムゲート型ＭＯＳＴＦＴを設
ける場合には、上述した第６の実施の形態における図３
０の（９）〜図３２の（１６）で述べた工程と同様に行
って、表示部及び周辺駆動回路部にそれぞれ、アルミニ
ウム等をゲート電極とするデュアルゲート型のｎＭＯＳ
ＬＤＤ−ＴＦＴ、ボトムゲート型のｐＭＯＳＴＦＴ及び
ｎＭＯＳＴＦＴで構成するＣＭＯＳ駆動回路を作り込ん
だ表示部−周辺駆動回路部一体型のアクティブマトリク
ス基板３０を作製することができる。

【０３０５】＜第１４の実施の形態＞図６４〜図６５
は、本発明の第１４の実施の形態を示すものである。

【０３０６】図６４の例は、上述の第１０の実施の形態
において、自己整合型ＬＤＤ構造のＴＦＴ、例えばトッ
プゲート型ＬＤＤ−ＴＦＴを複数個連ねたダブルゲート
型ＭＯＳＴＦＴに関するものである。

【０３０７】図６５の例は、ボトムゲート型ＭＯＳＴＦ
Ｔをダブルゲート構造としたもの（Ａ）と、デュアルゲ
ート型ＭＯＳＴＦＴをダブルゲート構造としたもの
（Ｂ）である。

【０３０８】これらのダブルゲート型ＭＯＳＴＦＴも、
上述した図３８〜図４０で述べたと同様の利点を有す
る。

【０３０９】＜第１５の実施の形態＞図６６〜図７４
は、本発明の第１５の実施の形態を示すものである。

【０３１０】上述したように、トップゲート型、ボトム
ゲート型、デュアルゲート型の各ＴＦＴはそれぞれ構造
上、機能上の差異又は特長があることから、これらを表
示部と周辺駆動回路部において採用する際に、これら各
部間でＴＦＴを種々に組み合わせて設けることが有利な
ことがある。

【０３１１】例えば、図６６に示すように、表示部にト
ップゲート型、ボトムゲート型、デュアルゲート型のい
ずれかのＭＯＳＴＦＴを採用した場合、周辺駆動回路に
はトップゲート型ＭＯＳＴＦＴ、ボトムゲート型ＭＯＳ
ＴＦＴ、デュアルゲート型ＭＯＳＴＦＴのうち、少なく
ともボトムゲート型を採用するか、或いはそれらが混在
することも可能である。この組み合わせは１２通り（N
o.1〜No.12)挙げられる。特に、周辺駆動回路のＭＯＳ
ＴＦＴにデュアルゲート構造を用いると、このようなデ
ュアルゲート構造は、上下のゲート部の選択によってト
ップゲート型にもボトムゲート型にも容易に変更するこ
とができ、また、周辺駆動回路の一部に大きな駆動能力
のＴＦＴが必要な場合は、デュアルゲート型が必要とな
る場合もある。例えば、ＬＣＤ以外の電気光学装置とし
て本発明を有機ＥＬやＦＥＤ等に適用する場合は必要で
あると考えられる。

【０３１２】図６７及び図６８は表示部のＭＯＳＴＦＴ
がＬＤＤ構造でないとき、図６９及び図７０は表示部の
ＭＯＳＴＦＴがＬＤＤ構造であるとき、図７１及び図７
２は周辺駆動回路部のＭＯＳＴＦＴがＬＤＤ構造のＴＦ
Ｔを含むとき、図７３及び図７４は周辺駆動回路部と表
示部の双方がＬＤＤ構造のＭＯＳＴＦＴを含むときのそ
れぞれにおいて、周辺駆動回路部と表示部の各ＭＯＳＴ
ＦＴの組み合わせをチャンネル導電型別に示した各種の
例（No.1〜No.216）を示す。

【０３１３】このように、図６６に示したゲート構造別
の組み合わせは、具体的には図６７〜図７４に示したよ
うになる。これは、周辺駆動回路部がトップゲート型と
他のゲート型との混在したＭＯＳＴＦＴからなっている
場合も、同様の組み合わせが可能である。なお、図６６
〜図７４に示したＴＦＴの各種組合せは、ＴＦＴのチャ
ンネル領域などを単結晶シリコンで形成する場合に限ら
ず、多結晶シリコンやアモルファスシリコン（但し、表
示部のみ）で形成する場合も同様に適用可能である。

【０３１４】＜第１６の実施の形態＞図７５〜図７６
は、本発明の第１６の実施の形態を示すものである。

【０３１５】本実施の形態では、アクティブマトリクス
駆動ＬＣＤにおいて、周辺駆動回路部は、駆動能力の向
上の点から、本発明に基づいて上述の単結晶シリコン層
を用いたＴＦＴを設ける。但し、これはボトムゲート型
に限らず、他のゲート型が混在してよいし、チャンネル
導電型も種々であってもよく、また単結晶シリコン層以
外の多結晶シリコン層を用いたＭＯＳＴＦＴが含まれて
いてもよい。これに対し、表示部のＭＯＳＴＦＴは、単
結晶シリコン層を用いるのが望ましいが、これに限ら
ず、多結晶シリコンやアモルファスシリコン層を用いた
ものであってよく、或いは３種のシリコン層の少なくと
も２種が混在したものであってもよい。但し、表示部を
ｎＭＯＳＴＦＴで形成するときは、アモルファスシリコ
ン層を用いても実用的なスイッチング速度は得られる
が、単結晶シリコン又は多結晶シリコン層の方がＴＦＴ
面積を小さくでき、画素欠陥の減少の面でもアモルファ
スシリコンよりは有利である。なお、既述したグラフォ
エピタキシャル成長時に単結晶シリコンだけでなく、多
結晶シリコンも同時に生じ、いわゆるＣＧＳ（Continuo
us grain silicon）構造も含まれることもあるが、これ
も能動素子と受動素子の形成に利用できる。

【０３１６】図７５には、各部間でのＭＯＳＴＦＴの各
種組み合わせ例（Ａ）、（Ｂ）、（Ｃ）を示し、図７６
にはその具体例を例示した。単結晶シリコンを用いる
と、電流駆動能力が向上するため、素子を小さくでき、
大画面化が可能となり、表示部では開口率が向上する。

【０３１７】なお、周辺駆動回路部では、上記のＭＯＳ
ＴＦＴだけでなく、ダイオード、キャパシタンス、抵
抗、キャパシタンス、インダクタンス等を集積した電子
回路が絶縁基板（ガラス基板等）に一体形成されてよい
ことは勿論である。

【０３１８】＜第１７の実施の形態＞図７７は、本発明
の第１７の実施の形態を示すものである。

【０３１９】本実施の形態は、上述した各実施の形態が
アクティブマトリクス駆動の例についてのものであるの
に対し、本発明をパッシブマトリクス駆動に適用したも
のである。

【０３２０】即ち、表示部は、上述したＭＯＳＴＦＴの
如きスイッチング素子を設けず、対向する基板に形成し
た一対の電極間に印加する電圧による電位差でのみ表示
部の入射光又は反射光が調光される。こうした調光素子
には、反射型、透過型のＬＣＤをはじめ、有機又は無機
ＥＬ（エレクトロルミネセンス表示素子）、ＦＥＤ（電
界放出型表示素子）、ＬＥＰＤ（発光ポリマー表示素
子）、ＬＥＤ（発光ダイオード表示素子）なども含まれ
る。

【０３２１】＜第１８の実施の形態＞図７８は、本発明
の第１８の実施の形態を示すものである。

【０３２２】本実施の形態は、本発明をＬＣＤ以外の電
気光学装置である有機又は無機ＥＬ（エレクトロルミネ
センス）素子やＦＥＤ（電界放出型表示素子）、ＬＥＰ
Ｄ（発光ポリマー表示素子）、ＬＥＤ（発光ダイオード
表示素子）などに適用したものである。

【０３２３】即ち、図７８（Ａ）には、アクティブマト
リクス駆動のＥＬ素子を示し、例えばアモルファス有機
化合物を用いた有機ＥＬ層（又はＺｎＳ：Ｍｎを用いた
無機ＥＬ層）９０を基板１上に設け、その下部に既述し
た透明電極（ＩＴＯ）４１を形成し、上部に陰極９１を
形成し、これら両極間の電圧印加によって所定色の発光
がフィルタ６１を通して得られる。

【０３２４】この際、アクティブマトリクス駆動により
透明電極４１へデータ電圧を印加するために、基板１上
の結晶性サファイア膜５０及び段差４をシードとしてヘ
テロエピタキシャル成長させた単結晶シリコン層を用い
た本発明による単結晶シリコンＭＯＳＴＦＴ（即ち、ｎ
ＭＯＳＬＤＤ−ＴＦＴ）が基板１上に作り込まれてい
る。同様のＴＦＴは周辺駆動回路にも設けられる。この
ＥＬ素子は、単結晶シリコン層を用いたＭＯＳＬＤＤ−
ＴＦＴで駆動しているので、スイッチング速度が早く、
またリーク電流も少ない。なお、上記のフィルタ６１
は、ＥＬ層９０が特定色を発光するものであれば、省略
可能である。

【０３２５】なお、ＥＬ素子の場合、駆動電圧が高いた
め、周辺駆動回路部には、上記のＭＯＳＴＦＴ以外に、
高耐圧のドライバ素子（高耐圧ｃＭＯＳＴＦＴとバイポ
ーラ素子など）を設けるのが有利である。

【０３２６】図７８（Ｂ）は、パッシブマトリクス駆動
のＦＥＤを示すが、対向するガラス基板１−３２間の真
空部において、両電極９２−９３間の印加電圧によって
冷陰極９４から放出された電子をゲートライン９５の選
択によって対向する螢光体層９６へ入射させ、所定色の
発光を得るものである。

【０３２７】ここで、エミッタライン９２は、周辺駆動
回路へ導かれ、データ電圧で駆動されるが、その周辺駆
動回路には、本発明に基づいて単結晶シリコン層を用い
たＭＯＳＴＦＴが設けられ、エミッタライン９２の高速
駆動に寄与している。なお、このＦＥＤは、各画素に上
記のＭＯＳＴＦＴを接続することにより、アクティブマ
トリクス駆動させることも可能である。

【０３２８】なお、図７８（Ａ）の素子において、ＥＬ
層９０の代わりに公知の発光ポリマーを用いれば、パッ
シブマトリクス又はアクティブマトリクス駆動の発光ポ
リマー表示装置（ＬＥＰＤ）として構成することができ
る。その他、図７８（Ｂ）の素子において、ダイアモン
ド薄膜をカソード側に用いたＦＥＤと類似のデバイスも
構成できる。また、発光ダイオードにおいて、発光部に
本発明によりエピタキシャル成長させた単結晶シリコン
のＭＯＳＴＦＴにより、例えばガリウム系（ガリウム・
アルミニウム・ひ素など）の膜からなる発光部を駆動で
きる。

【０３２９】以上に述べた本発明の実施の形態は、本発
明の技術的思想に基いて種々変形が可能である。

【０３３０】例えば、上述した低融点金属の溶融液６の
塗布時に、溶解度が大きい３族又は５族元素を、例えば
ボロン、リン、アンチモン、ひ素、アルミニウム、ガリ
ウム、インジウム、ビスマスなどを多結晶シリコン又は
アモルファスシリコン膜５に適量ドープしておけば、成
長するシリコンエピタキシャル成長層７のＰ型又はＮ型
のチャンネル導電型や、そのキャリア濃度を任意に制御
することができる。

【０３３１】また、ガラス基板からのイオンの拡散防止
のために基板表面にＳｉＮ膜（例えば５０〜２００ｎｍ
厚）、更には必要に応じてＳｉＯ₂膜（例えば１００ｎ
ｍ厚）を設けてよく、またこれらの膜に既述した如き段
差４を形成してもよい。上述した段差はＲＩＥ以外にも
イオンミリング法などによっても形成可能である。ま
た、上述したように、段差４を基板１に形成する以外に
も、結晶性サファイア膜又はサファイア基板自体の厚み
内に段差４を形成してもよいことは勿論である。

【０３３２】また、上述したサファイア（Ａｌ₂Ｏ₃）
に代えて、単結晶シリコンと格子整合の良好なスピネル
構造体（例えばマグネシアスピネル）（ＭｇＯ・Ａｌ₂
Ｏ₃）や、ＣａＦ₂、ＳｒＦ₂、ＢａＦ₂、ＢＰ、（Ｙ
₂Ｏ₃）_m、（ＺｒＯ₂）_1-m等が使用可能である。

【０３３３】また、本発明は周辺駆動回路のＴＦＴに好
適なものであるが、それ以外にもダイオードなどの素子
の能動領域や、抵抗、キャパシタンス、インダクタンス
などの受動領域を本発明による単結晶シリコン層で形成
することも可能である。

【０３３４】

【発明の作用効果】本発明によれば、単結晶シリコンと
格子整合の良い結晶性サファイア膜などの物質層をシー
ドにしてシリコンを溶解した低融点金属の溶融液から、
単結晶シリコンをヘテロエピタキシャル成長させ、得ら
れた単結晶シリコン層を表示部−周辺駆動回路一体型の
ＬＣＤなどの電気光学装置の周辺駆動回路部のボトムゲ
ート型ＭＯＳＴＦＴなどに用いているので、次の（Ａ）
〜（Ｇ）に示す顕著な作用効果を得ることができる。

【０３３５】（Ａ）単結晶シリコンと格子整合の良い物
質層（例えば結晶性サファイア膜）を基板に形成し、そ
の物質層をシードとしてヘテロエピタキシャル成長させ
ることにより、５４０ｃｍ²／ｖ・ｓｅｃ以上の高い電
子移動度の単結晶シリコン層が得られるので、高性能ド
ライバ内蔵の表示用薄膜半導体装置などの電気光学装置
の製造が可能となる。

【０３３６】（Ｂ）特にこの単結晶シリコン層による単
結晶シリコンボトムゲート型ＴＦＴは、高いスイッチン
グ特性を有し、ＬＤＤ構造を有するｎＭＯＳ又はｐＭＯ
Ｓ又はｃＭＯＳＴＦＴの表示部と、高い駆動能力のｃＭ
ＯＳ、又はｎＭＯＳ又はｐＭＯＳＴＦＴ又はこれらの混
在からなる周辺駆動回路とを一体化した構成が可能とな
り、高画質、高精細、狭額縁、高効率、大画面の表示パ
ネルが実現する。

【０３３７】（Ｃ）上記した物質層をヘテロエピタキシ
ャル成長のシードとして用い、かつこの物質層上に、上
記した低融点金属の溶融液を低温（例えば３５０℃）で
調製し、それより少し高いだけの温度に加熱した基板上
に塗布などの方法で形成できるから、比較的低温（例え
ば３５０〜４００℃）で単結晶シリコン層を均一に形成
することができる。

【０３３８】（Ｄ）固相成長法の場合のような中温で長
時間のアニールや、エキシマレーザーアニールが不要と
なるから、生産性が高く、高価な製造設備が不要でコス
トダウンが可能となる。

【０３３９】（Ｅ）このヘテロエピタキシャル成長で
は、結晶性サファイア膜等の物質層の結晶性、溶融液の
組成比、溶融液温度、基板の加熱温度、冷却速度等の調
整により広範囲のＰ型不純物濃度と高移動度の単結晶シ
リコン層が容易に得られるので、Ｖｔｈ（しきい値）調
整が容易であり、低抵抗化による高速動作が可能であ
る。

【０３４０】（Ｆ）また、シリコン含有低融点金属溶融
液層に、３族又は５族の不純物元素（ボロン、リン、ア
ンチモン、ひ素、ビスマス、アルミニウムなど）を別途
適量ドープしておけば、ヘテロエピタキシャル成長によ
る単結晶シリコン層の不純物種及び／又はその濃度、即
ちＰ型／Ｎ型等の導電型及び／又はキャリア濃度を任意
に制御することができる。

【０３４１】（Ｇ）結晶性サファイア膜などの上記物質
層は、様々な原子の拡散バリアになるため、ガラス基板
からの不純物の拡散を抑制することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態によるＬＣＤ（液晶
表示装置）の製造プロセスを工程順に示す断面図であ
る。

【図２】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。

【図３】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。

【図４】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。

【図５】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。

【図６】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。

【図７】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。

【図８】同、ＬＣＤの要部断面図である。

【図９】非晶質基板上のシリコン結晶成長の状況を説明
するための概略斜視図である。

【図１０】グラフォエピタキシャル成長技術における各
種段差形状とシリコン成長結晶方位を示す概略断面図で
ある。

【図１１】Ｓｉ−Ｉｎ状態図（Ａ）及びＳｉ−Ｇａ状態
図（Ｂ）である。

【図１２】本発明の第１の実施の形態によるＬＣＤの全
体の概略レイアウトを示す斜視図である。

【図１３】同、ＬＣＤの等価回路図である。

【図１４】同、ＬＣＤの概略構成図である。

【図１５】本発明の第２の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。

【図１６】同、ＬＣＤの要部断面図である。

【図１７】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図１８】本発明の第５の実施の形態によるＬＣＤの要
部断面図である。

【図１９】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２０】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２１】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２２】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２３】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２４】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２５】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２６】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２７】本発明の第６の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。

【図２８】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２９】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図３０】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図３１】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図３２】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図３３】同、ＬＣＤの製造時の要部断面図である。

【図３４】同、ＬＣＤの製造時の要部断面図である。

【図３５】本発明の第７の実施の形態によるＬＣＤの各
種ＴＦＴを示す平面図又は断面図である。

【図３６】同、ＬＣＤの製造時の各種ＴＦＴを示す断面
図である。

【図３７】同、ＬＣＤの要部断面図である。

【図３８】本発明の第８の実施の形態によるＬＣＤの要
部断面図又は平面図である。

【図３９】同、ＬＣＤの各種ＴＦＴの要部断面図であ
る。

【図４０】同、ＬＣＤのＴＦＴの等価回路図である。

【図４１】本発明の第９の実施の形態によるＬＣＤのＴ
ＦＴの要部断面図である。

【図４２】本発明の第１０の実施の形態によるＬＣＤの
製造プロセスを工程順に示す断面図である。

【図４３】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図４４】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図４５】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図４６】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図４７】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図４８】同、ＬＣＤの要部断面図である。

【図４９】本発明の第１１の実施の形態によるＬＣＤの
製造プロセスを工程順に示す断面図である。

【図５０】同、ＬＣＤの要部断面図である。

【図５１】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図５２】本発明の第１２の実施の形態によるＬＣＤの
要部断面図である。

【図５３】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図５４】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図５５】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図５６】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図５７】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図５８】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図５９】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図６０】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図６１】本発明の第１３の実施の形態によるＬＣＤの
製造プロセスを工程順に示す断面図である。

【図６２】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図６３】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図６４】本発明の第１４の実施の形態によるＬＣＤの
要部断面図又は平面図である。

【図６５】同、ＬＣＤの各種ＴＦＴの要部断面図であ
る。

【図６６】本発明の第１５の実施の形態によるＬＣＤの
各部ＴＦＴの組み合せを示す図である。

【図６７】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。

【図６８】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。

【図６９】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。

【図７０】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。

【図７１】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。

【図７２】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。

【図７３】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。

【図７４】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。

【図７５】本発明の第１６の実施の形態によるＬＣＤの
概略レイアウト図である。

【図７６】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。

【図７７】本発明の第１７の実施例によるデバイスの概
略レイアウト図である。

【図７８】本発明の第１８の実施の形態によるＥＬ及び
ＦＥＤの要部断面図である。

【符号の説明】

１…ガラス（又は石英）基板、４…段差、７…単結晶シ
リコン層、９…Ｍｏ・Ｔａ層、１１、７１…ゲート電
極、１２…ゲート酸化膜、１４、１７…Ｎ型不純物イオ
ン、１５…ＬＤＤ部、１８、１９…Ｎ⁺型ソース又はド
レイン領域、２１…Ｐ型不純物イオン、２２、２３…Ｐ
⁺型ソース又はドレイン領域、２５、３６…絶縁膜、２
６、２７、３１、４１…電極、２８…平坦化膜、２８Ａ
…粗面（凹凸）、２９…反射膜（又は電極）、３０…Ｌ
ＣＤ（ＴＦＴ）基板、３３、３４…配向膜、３５…液
晶、３７、４６…カラーフィルタ層、４３…ブラックマ
スク層、５０…結晶性サファイア膜、７２…ＳｉＮ膜、
７３…ＳｉＯ₂膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐藤勇一東京都品川区北品川６丁目７番35号ソニー株式会社内 (72)発明者矢木肇東京都品川区北品川６丁目７番35号ソニー株式会社内Ｆターム(参考） 2H092 GA59 HA28 JA25 JA26 JA33 JA35 JA36 JA38 JA39 JB07 JB43 JB52 JB57 JB58 KA03 KA04 KA05 KA10 KA12 KA18 KA19 KB13 KB24 MA02 MA05 MA07 MA08 MA10 MA15 MA18 MA19 MA24 MA27 MA29 MA37 MA41 NA07 NA19 NA22 NA25 NA27 PA01 PA06 PA08 PA09 PA13 QA07 QA08 QA10 QA11 QA13 QA14 QA15 5F110 AA06 AA08 AA09 AA18 BB02 BB04 CC02 CC08 DD01 DD02 DD03 DD04 DD13 DD14 DD17 DD21 EE06 EE23 EE28 EE30 EE44 FF02 FF03 FF09 FF30 GG02 GG12 GG13 GG32 GG34 GG52 HJ01 HJ04 HJ13 HJ23 HL03 HL06 HM15 HM18 NN03 NN04 NN23 NN24 NN25 NN27 NN35 NN44 NN46 NN47 NN54 NN58 PP02 PP10 PP23 PP24 PP34 QQ09 QQ11 QQ19 QQ28

Claims

【特許請求の範囲】

【請求項１】画素電極が配された表示部と、この表示
部の周辺に配された周辺駆動回路部とを第１の基板上に
有し、この第１の基板と第２の基板との間に所定の光学
材料を介在させてなる電気光学装置の製造方法におい
て、前記第１の基板の一方の面上にゲート電極とゲート絶縁
膜とからなるゲート部を形成する工程と、前記第１の基板の前記一方の面上に、単結晶シリコンと
格子整合の良い物質層を形成する工程と、この物質層及び前記ゲート部を含む前記第１の基板上に
シリコンを含有する低融点金属の溶融液層を形成する工
程と、次いで冷却処理（望ましくは徐冷処理）によって前記溶
融液層の前記シリコンを前記物質層をシードとしてヘテ
ロエピタキシャル成長させ、単結晶シリコン層を析出さ
せる工程と、この単結晶シリコン層に所定の処理を施してチャンネル
領域、ソース領域及びドレイン領域を形成する工程と、前記チャンネル領域の下部に前記ゲート部を有し、前記
周辺駆動回路部の少なくとも一部を構成するボトムゲー
ト型の第１の薄膜トランジスタを形成する工程とを有す
ることを特徴とする、電気光学装置の製造方法。
【請求項２】シリコンを含有する前記低融点金属の溶
融液を加熱された前記第１の基板に塗布し、所定時間保
持した後、前記冷却処理を行う、請求項１に記載した電
気光学装置の製造方法。
【請求項３】前記第１の基板としてガラス基板又は耐
熱性有機基板を使用し、前記物質層をサファイア、スピ
ネル構造体、フッ化カルシウム、フッ化ストロンチウ
ム、フッ化バリウム、リン化ボロン、酸化イットリウム
及び酸化ジルコニウムからなる群より選ばれた物質で形
成し、前記低融点金属をインジウム、ガリウム、スズ、
ビスマス、鉛、亜鉛、アンチモン及びアルミニウムから
なる群より選ばれた少なくとも１種とする、請求項１に
記載した電気光学装置の製造方法。
【請求項４】前記低融点金属としてインジウムを使用
するときには前記溶融液層を８５０〜１１００℃に加熱
された前記第１の基板に塗布し、前記低融点金属として
インジウム・ガリウム又はガリウムを使用するときには
前記溶融液層を３００〜１１００℃又は４００〜１１０
０℃に加熱された前記第１の基板に塗布する、請求項３
に記載した電気光学装置の製造方法。
【請求項５】前記第１の基板上に拡散バリア層を形成
し、この上に前記低融点金属の溶融液層を形成する、請
求項１に記載した電気光学装置の製造方法。
【請求項６】前記低融点金属の溶融液層に３族又は５
族の不純物元素を混入させ、これによって前記単結晶シ
リコン層の不純物種及び／又はその濃度を制御する、請
求項１に記載した電気光学装置の製造方法。
【請求項７】前記単結晶シリコン層下の前記ゲート部
がその側端部にて台形状となっている、請求項１に記載
した電気光学装置の製造方法。
【請求項８】前記周辺駆動回路部において、前記第１
の薄膜トランジスタ以外に、多結晶又はアモルファスシ
リコン層をチャンネル領域とし、このチャンネル領域の
上部及び／又は下部にゲート部を有するトップゲート
型、ボトムゲート型又はデュアルゲート型の薄膜トラン
ジスタ、或いは、前記単結晶シリコン層又は多結晶シリ
コン層又はアモルファスシリコン層を用いたダイオー
ド、抵抗、キャパシタンス、インダクタンス素子などを
設ける、請求項１に記載した電気光学装置の製造方法。
【請求項９】前記表示部において前記画素電極をスイ
ッチングするためのスイッチング素子を前記第１の基板
上に設ける、請求項１に記載した電気光学装置の製造方
法。
【請求項１０】前記第１の薄膜トランジスタを、チャ
ンネル領域の上部及び／又は下部にゲート部を有するト
ップゲート型、ボトムゲート型又はデュアルゲート型の
中から選ばれた少なくともボトムゲート型とし、かつ、
前記スイッチング素子として、前記トップゲート型、前
記ボトムゲート型又は前記デュアルゲート型の第２の薄
膜トランジスタを形成する、請求項９に記載した電気光
学装置の製造方法。
【請求項１１】前記チャンネル領域の下部に設けられ
たゲート電極を耐熱性材料で形成する、請求項１０に記
載した電気光学装置の製造方法。
【請求項１２】前記第２の薄膜トランジスタをボトム
ゲート型又はデュアルゲート型とするときは、前記チャ
ンネル領域の下部に耐熱性材料からなる下部ゲート電極
を設け、このゲート電極上にゲート絶縁膜を形成して下
部ゲート部を形成した後、前記物質層の形成工程を含め
て前記第１の薄膜トランジスタと共通の工程を経て前記
第２の薄膜トランジスタを形成する、請求項１０に記載
した電気光学装置の製造方法。
【請求項１３】前記下部ゲート部上に前記単結晶シリ
コン層を形成した後、この単結晶シリコン層に３族又は
５族の不純物元素を導入し、ソース及びドレイン領域を
形成した後に、活性化処理を行う、請求項１２に記載し
た電気光学装置の製造方法。
【請求項１４】前記単結晶シリコン層の形成後にレジ
ストをマスクとして前記第２の薄膜トランジスタの各ソ
ース及びドレイン領域を前記不純物元素のイオン注入で
形成し、このイオン注入後に前記活性化処理を行い、ゲ
ート絶縁膜の形成後に、前記第２の薄膜トランジスタの
上部ゲート電極を形成する、請求項１３に記載した電気
光学装置の製造方法。
【請求項１５】前記第２の薄膜トランジスタがトップ
ゲート型のとき、前記単結晶シリコン層の形成後にレジ
ストをマスクとして前記第１及び第２の薄膜トランジス
タの各ソース及びドレイン領域を不純物元素のイオン注
入で形成し、このイオン注入後に活性化処理を行い、し
かる後に前記第２の薄膜トランジスタのゲート絶縁膜と
ゲート電極とからなるゲート部を形成する、請求項１０
に記載した電気光学装置の製造方法。
【請求項１６】前記第２の薄膜トランジスタがトップ
ゲート型のとき、前記単結晶シリコン層の形成後に前記
第２の薄膜トランジスタのゲート絶縁膜と耐熱性材料か
らなるゲート電極を形成してゲート部を形成し、このゲ
ート部及びレジストをマスクとして前記第１及び第２の
薄膜トランジスタの各ソース及びドレイン領域を不純物
元素のイオン注入で形成し、このイオン注入後に活性化
処理を行う、請求項１０に記載した電気光学装置の製造
方法。
【請求項１７】前記周辺駆動回路部及び前記表示部の
薄膜トランジスタとしてｎチャンネル型、ｐチャンネル
型又は相補型の絶縁ゲート電界効果トランジスタを構成
する、請求項１０に記載した電気光学装置の製造方法。
【請求項１８】前記周辺駆動回路部の前記薄膜トラン
ジスタを相補型とｎチャンネル型との組、相補型とｐチ
ャンネル型との組、又は相補型とｎチャンネル型とｐチ
ャンネル型との組で形成する、請求項１７に記載した電
気光学装置の製造方法。
【請求項１９】前記周辺駆動回路部及び／又は前記表
示部の薄膜トランジスタの少なくとも一部をＬＤＤ（Li
ghtly doped drain)構造とし、このＬＤＤ構造をゲート
とソース又はドレインとの間にＬＤＤ部が存在するシン
グルタイプ、又はゲートとソース及びドレインとの間に
ＬＤＤ部をそれぞれ有するダブルタイプとする、請求項
１０に記載した電気光学装置の製造方法。
【請求項２０】前記ＬＤＤ構造を形成する際に用いた
レジストマスクを残して、これを覆うレジストマスクを
用いてソース領域及びドレイン領域形成用のイオン注入
を行う、請求項１９に記載した電気光学装置の製造方
法。
【請求項２１】前記第１の基板の一方の面上に単結
晶、多結晶又はアモルファスシリコン層を形成し、前記
単結晶、多結晶又はアモルファスシリコン層をチャンネ
ル領域、ソース領域及びドレイン領域とし、その上部及
び／又は下部にゲート部を有する前記第２の薄膜トラン
ジスタを形成する、請求項１７に記載した電気光学装置
の製造方法。
【請求項２２】前記周辺駆動回路部の薄膜トランジス
タをｎチャンネル型、ｐチャンネル型又は相補型の前記
第１の薄膜トランジスタとし、前記表示部の薄膜トラン
ジスタを、単結晶シリコン層をチャンネル領域とすると
きはｎチャンネル型、ｐチャンネル型又は相補型とし、
多結晶シリコン層をチャンネル領域とするときにはｎチ
ャンネル型、ｐチャンネル型又は相補型とし、アモルフ
ァスシリコン層をチャンネル領域とするときにはｎチャ
ンネル型、ｐチャンネル型又は相補型とする、請求項２
１に記載した電気光学装置の製造方法。
【請求項２３】前記第１の基板上に段差を形成し、こ
の段差を含む前記第１の基板上に前記物質層を形成し、
この物質層上に前記単結晶シリコン層を形成する、請求
項１に記載した電気光学装置の製造方法。
【請求項２４】断面において底面に対し側面が直角状
若しくは下端側へ傾斜状となるような凹部として前記段
差が形成され、この段差を前記物質層と共に前記単結晶
シリコン層のエピタキシャル成長時のシードとする、請
求項２３に記載した電気光学装置の製造方法。
【請求項２５】前記第１の薄膜トランジスタを、前記
第１の基板及び／又はその上の膜に形成された前記段差
による基板凹部内及び／又は外に設ける、請求項２３に
記載した電気光学装置の製造方法。
【請求項２６】前記段差を、前記第１の薄膜トランジ
スタのチャンネル領域、ソース領域及びドレイン領域で
形成される素子領域の少なくとも一辺に沿って形成す
る、請求項２３に記載した電気光学装置の製造方法。
【請求項２７】前記物質層に段差を形成し、この段差
を含む前記物質層上に前記単結晶シリコン層を形成す
る、請求項１に記載した電気光学装置の製造方法。
【請求項２８】断面において底面に対し側面が直角状
若しくは下端側へ傾斜状となるような凹部として前記段
差を形成し、この段差を前記物質層と共に前記単結晶シ
リコン層のエピタキシャル成長時のシードとする、請求
項２７に記載した電気光学装置の製造方法。
【請求項２９】前記第１の薄膜トランジスタを前記第
１の基板及び／又はその上の膜に形成された前記段差に
よる基板凹部内及び／又は外に設ける、請求項２７に記
載した電気光学装置の製造方法。
【請求項３０】前記段差を、前記第１の薄膜トランジ
スタのチャンネル領域、ソース領域及びドレイン領域で
形成される素子領域の少なくとも一辺に沿って形成す
る、請求項２７に記載した電気光学装置の製造方法。
【請求項３１】前記第１の基板の前記一方の面上に段
差を形成し、この段差を含む前記第１の基板上に単結
晶、多結晶又はアモルファスシリコン層を形成し、前記
単結晶、多結晶又はアモルファスシリコン層をチャンネ
ル領域、ソース領域及びドレイン領域とし、前記チャン
ネル領域の上部及び／又は下部にゲート部を有する前記
第２の薄膜トランジスタを形成する、請求項２１に記載
した電気光学装置の製造方法。
【請求項３２】断面において底面に対し側面が直角状
若しくは下端側へ傾斜状となるような凹部として前記段
差を形成し、この段差を前記単結晶シリコン層のエピタ
キシャル成長時のシードとする、請求項３１に記載した
電気光学装置の製造方法。
【請求項３３】前記第１及び／又は第２の薄膜トラン
ジスタのソース又はドレイン電極を前記段差を含む領域
上に形成する、請求項３１に記載した電気光学装置の製
造方法。
【請求項３４】前記第２の薄膜トランジスタを、前記
第１の基板及び／又はその上の膜に形成された前記段差
による基板凹部内及び／又は外に設けられている、請求
項３１に記載した電気光学装置の製造方法。
【請求項３５】前記単結晶、多結晶又はアモルファス
シリコン層の３族又は５族の不純物種及び／又はその濃
度を制御する、請求項３１に記載した電気光学装置の製
造方法。
【請求項３６】前記段差を、前記第２の薄膜トランジ
スタの前記チャンネル領域、前記ソース領域及び前記ド
レイン領域で形成される素子領域の少なくとも一辺に沿
って形成する、請求項３１に記載した電気光学装置の製
造方法。
【請求項３７】前記単結晶、多結晶又はアモルファス
シリコン層下のゲート電極をその側端部にて台形状にす
る、請求項３１に記載した電気光学装置の製造方法。
【請求項３８】前記第１の基板と前記単結晶、多結晶
又はアモルファスシリコン層との間に拡散バリア層を設
ける、請求項３１に記載した電気光学装置の製造方法。
【請求項３９】前記第１の基板をガラス基板又は耐熱
性有機基板とする、請求項１に記載した電気光学装置の
製造方法。
【請求項４０】前記基板を光学的に不透明又は透明と
する、請求項１に記載した電気光学装置の製造方法。
【請求項４１】前記画素電極を反射型又は透過型の表
示部用として設ける、請求項１に記載した電気光学装置
の製造方法。
【請求項４２】前記表示部に前記画素電極とカラーフ
ィルタ層との積層構造を設ける、請求項１に記載した電
気光学装置の製造方法。
【請求項４３】前記画素電極が反射電極であるとき
は、樹脂膜に凹凸を形成し、この上に画素電極を設け、
また前記画素電極が透明電極であるときは、透明平坦化
膜によって表面を平坦化し、この平坦化面上に前記画素
電極を設ける、請求項１に記載した電気光学装置の製造
方法。
【請求項４４】前記表示部を前記スイッチング素子に
よる駆動で発光又は調光を行うように構成する、請求項
９に記載した電気光学装置の製造方法。
【請求項４５】前記表示部に複数の前記画素電極をマ
トリクス状に配列し、これらの画素電極のそれぞれに前
記スイッチング素子を接続する、請求項９に記載した電
気光学装置の製造方法。
【請求項４６】液晶表示装置、エレクトロルミネセン
ス表示装置、電界放出型表示装置、発光ポリマー表示装
置、発光ダイオード表示装置などとして構成する、請求
項１に記載した電気光学装置の製造方法。
【請求項４７】画素電極が配された表示部と、この表
示部の周辺に配された周辺駆動回路部とを基板上に有す
る、電気光学装置用の駆動基板の製造方法において、前記基板の一方の面上にゲート電極とゲート絶縁膜とか
らなるゲート部を形成する工程と、前記基板の前記一方の面上に、単結晶シリコンと格子整
合の良い物質層を形成する工程と、この物質層及び前記ゲート部を含む前記基板上にシリコ
ンを含有する低融点金属の溶融液層を形成する工程と、次いで冷却処理（望ましくは徐冷処理）によって、前記
溶融液層の前記シリコンを前記物質層をシードとしてヘ
テロエピタキシャル成長させ、単結晶シリコン層を析出
させる工程と、この単結晶シリコン層に所定の処理を施してチャンネル
領域、ソース領域及びドレイン領域を形成する工程と、前記チャンネル領域の下部に前記ゲート部を有し、前記
周辺駆動回路部の少なくとも一部を構成するボトムゲー
ト型の第１の薄膜トランジスタを形成する工程とを有す
ることを特徴とする、電気光学装置用の駆動基板の製造
方法。
【請求項４８】シリコンを含有する前記低融点金属の
溶融液を加熱された前記基板に塗布し、所定時間保持し
た後、前記冷却処理をを行う、請求項４７に記載した電
気光学装置用の駆動基板の製造方法。
【請求項４９】前記基板としてガラス基板又は耐熱性
有機基板を使用し、前記物質層をサファイア、スピネル
構造体、フッ化カルシウム、フッ化ストロンチウム、フ
ッ化バリウム、リン化ボロン、酸化イットリウム及び酸
化ジルコニウムからなる群より選ばれた物質で形成し、
前記低融点金属をインジウム、ガリウム、スズ、ビスマ
ス、鉛、亜鉛、アンチモン及びアルミニウムからなる群
より選ばれた少なくとも１種とする、請求項４７に記載
した電気光学装置用の駆動基板の製造方法。
【請求項５０】前記低融点金属としてインジウムを使
用するときには前記溶融液層を８５０〜１１００℃に加
熱された前記基板に塗布し、前記低融点金属としてイン
ジウム・ガリウム又はガリウムを使用するときには前記
溶融液層を３００〜１１００℃又は４００〜１１００℃
に加熱された前記第１の基板に塗布する、請求項４９に
記載した電気光学装置用の駆動基板の製造方法。
【請求項５１】前記基板上に拡散バリア層を形成し、
この上に前記低融点金属の溶融液層を形成する、請求項
４７に記載した電気光学装置用の駆動基板の製造方法。
【請求項５２】前記低融点金属の溶融液層に３族又は
５族の不純物元素を混入させ、これによって前記単結晶
シリコン層の不純物種及び／又はその濃度を制御する、
請求項４７に記載した電気光学装置用の駆動基板の製造
方法。
【請求項５３】前記単結晶シリコン層下の前記ゲート
部をその側端部にて台形状とする、請求項４７に記載し
た電気光学装置用の駆動基板の製造方法。
【請求項５４】前記周辺駆動回路部において、前記第
１の薄膜トランジスタ以外に、多結晶又はアモルファス
シリコン層をチャンネル領域とし、このチャンネル領域
の上部及び／又は下部にゲート部を有するトップゲート
型、ボトムゲート型又はデュアルゲート型の薄膜トラン
ジスタ、或いは、前記単結晶シリコン層又は多結晶シリ
コン層又はアモルファスシリコン層を用いたダイオー
ド、抵抗、キャパシタンス、インダクタンス素子などを
設ける、請求項４７に記載した電気光学装置用の駆動基
板の製造方法。
【請求項５５】前記表示部において前記画素電極をス
イッチングするためのスイッチング素子を前記基板上に
設ける、請求項４７に記載した電気光学装置用の駆動基
板の製造方法。
【請求項５６】前記第１の薄膜トランジスタを、チャ
ンネル領域の上部及び／又は下部にゲート部を有するト
ップゲート型、ボトムゲート型又はデュアルゲート型の
中から選ばれた少なくともボトムゲート型とし、かつ、
前記スイッチング素子として、前記トップゲート型、前
記ボトムゲート型又は前記デュアルゲート型の第２の薄
膜トランジスタを形成する、請求項５５に記載した電気
光学装置用の駆動基板の製造方法。
【請求項５７】前記チャンネル領域の下部に設けられ
たゲート電極を耐熱性材料で形成する、請求項５６に記
載した電気光学装置用の駆動基板の製造方法。
【請求項５８】前記第２の薄膜トランジスタをボトム
ゲート型又はデュアルゲート型とするときは、前記チャ
ンネル領域の下部に耐熱性材料からなる下部ゲート電極
を設け、このゲート電極上にゲート絶縁膜を形成して下
部ゲート部を形成した後、前記物質層の形成工程を含め
て前記第１の薄膜トランジスタと共通の工程を経て前記
第２の薄膜トランジスタを形成する、請求項５６に記載
した電気光学装置用の駆動基板の製造方法。
【請求項５９】前記下部ゲート部上に前記単結晶シリ
コン層を形成した後、この単結晶シリコン層に３族又は
５族の不純物元素を導入し、ソース及びドレイン領域を
形成した後に、活性化処理を行う、請求項５８に記載し
た電気光学装置用の駆動基板の製造方法。
【請求項６０】前記単結晶シリコン層の形成後にレジ
ストをマスクとして前記第２の薄膜トランジスタの各ソ
ース及びドレイン領域を前記不純物元素のイオン注入で
形成し、このイオン注入後に前記活性化処理を行い、ゲ
ート絶縁膜の形成後に、前記第２の薄膜トランジスタの
上部ゲート電極を形成する、請求項５９に記載した電気
光学装置用の駆動基板の製造方法。
【請求項６１】前記第２の薄膜トランジスタがトップ
ゲート型のとき、前記単結晶シリコン層の形成後にレジ
ストをマスクとして前記第１及び第２の薄膜トランジス
タの各ソース及びドレイン領域を不純物元素のイオン注
入で形成し、このイオン注入後に活性化処理を行い、し
かる後に前記第２の薄膜トランジスタのゲート絶縁膜と
ゲート電極とからなるゲート部を形成する、請求項５６
に記載した電気光学装置用の駆動基板の製造方法。
【請求項６２】前記第２の薄膜トランジスタがトップ
ゲート型のとき、前記単結晶シリコン層の形成後に前記
第２の薄膜トランジスタのゲート絶縁膜と耐熱性材料か
らなるゲート電極を形成してゲート部を形成し、このゲ
ート部及びレジストをマスクとして前記第１及び第２の
薄膜トランジスタの各ソース及びドレイン領域を不純物
元素のイオン注入で形成し、このイオン注入後に活性化
処理を行う、請求項５６に記載した電気光学装置用の駆
動基板の製造方法。
【請求項６３】前記周辺駆動回路部及び前記表示部の
薄膜トランジスタとしてｎチャンネル型、ｐチャンネル
型又は相補型の絶縁ゲート電界効果トランジスタを構成
する、請求項５６に記載した電気光学装置用の駆動基板
の製造方法。
【請求項６４】前記周辺駆動回路部の前記薄膜トラン
ジスタを相補型とｎチャンネル型との組、相補型とｐチ
ャンネル型との組、又は相補型とｎチャンネル型とｐチ
ャンネル型との組で形成する、請求項６３に記載した電
気光学装置用の駆動基板の製造方法。
【請求項６５】前記周辺駆動回路部及び／又は前記表
示部の薄膜トランジスタの少なくとも一部をＬＤＤ（Li
ghtly doped drain)構造とし、このＬＤＤ構造をゲート
とソース又はドレインとの間にＬＤＤ部が存在するシン
グルタイプ、又はゲートとソース及びドレインとの間に
ＬＤＤ部をそれぞれ有するダブルタイプとする、請求項
５６に記載した電気光学装置用の駆動基板の製造方法。
【請求項６６】前記ＬＤＤ構造を形成する際に用いた
レジストマスクを残して、これを覆うレジストマスクを
用いてソース領域及びドレイン領域形成用のイオン注入
を行う、請求項６５に記載した電気光学装置用の駆動基
板の製造方法。
【請求項６７】前記基板の一方の面上に単結晶、多結
晶又はアモルファスシリコン層を形成し、前記単結晶、
多結晶又はアモルファスシリコン層をチャンネル領域、
ソース領域及びドレイン領域とし、その上部及び／又は
下部にゲート部を有する前記第２の薄膜トランジスタを
形成する、請求項６３に記載した電気光学装置用の駆動
基板の製造方法。
【請求項６８】前記周辺駆動回路部の薄膜トランジス
タをｎチャンネル型、ｐチャンネル型又は相補型の前記
第１の薄膜トランジスタとし、前記表示部の薄膜トラン
ジスタを、単結晶シリコン層をチャンネル領域とすると
きはｎチャンネル型、ｐチャンネル型又は相補型とし、
多結晶シリコン層をチャンネル領域とするときにはｎチ
ャンネル型、ｐチャンネル型又は相補型とし、アモルフ
ァスシリコン層をチャンネル領域とするときにはｎチャ
ンネル型、ｐチャンネル型又は相補型とする、請求項６
７に記載した電気光学装置用の駆動基板の製造方法。
【請求項６９】前記基板上に段差を形成し、この段差
を含む前記基板上に前記物質層を形成し、この物質層上
に前記単結晶シリコン層を形成する、請求項４７に記載
した電気光学装置用の駆動基板の製造方法。
【請求項７０】断面において底面に対し側面が直角状
若しくは下端側へ傾斜状となるような凹部として前記段
差が形成され、この段差が前記物質層と共に前記単結晶
シリコン層のエピタキシャル成長時のシードとなってい
る、請求項６９に記載した電気光学装置用の駆動基板の
製造方法。
【請求項７１】前記第１の薄膜トランジスタを、前記
基板及び／又はその上の膜に形成された前記段差による
基板凹部内及び／又は外に設ける、請求項６９に記載し
た電気光学装置用の駆動基板の製造方法。
【請求項７２】前記段差を、前記第１の薄膜トランジ
スタのチャンネル領域、ソース領域及びドレイン領域で
形成される素子領域の少なくとも一辺に沿って形成す
る、請求項６９に記載した電気光学装置用の駆動基板の
製造方法。
【請求項７３】前記物質層に段差を形成し、この段差
を含む前記物質層上に前記単結晶シリコン層を形成す
る、請求項４７に記載した電気光学装置用の駆動基板の
製造方法。
【請求項７４】断面において底面に対し側面が直角状
若しくは下端側へ傾斜状となるような凹部として前記段
差を形成し、この段差を前記物質層と共に前記単結晶シ
リコン層のエピタキシャル成長時のシードとする、請求
項７３に記載した電気光学装置用の駆動基板の製造方
法。
【請求項７５】前記第１の薄膜トランジスタを前記第
１の基板及び／又はその上の膜に形成された前記段差に
よる基板凹部内及び／又は外に設ける、請求項７３に記
載した電気光学装置用の駆動基板の製造方法。
【請求項７６】前記段差を、前記第１の薄膜トランジ
スタのチャンネル領域、ソース領域及びドレイン領域で
形成される素子領域の少なくとも一辺に沿って形成す
る、請求項７３に記載した電気光学装置用の駆動基板の
製造方法。
【請求項７７】前記基板の前記一方の面上に段差を形
成し、この段差を含む前記基板上に単結晶、多結晶又は
アモルファスシリコン層を形成し、前記単結晶、多結晶
又はアモルファスシリコン層をチャンネル領域、ソース
領域及びドレイン領域とし、前記チャンネル領域の上部
及び／又は下部にゲート部を有する前記第２の薄膜トラ
ンジスタを形成する、請求項６７に記載した電気光学装
置用の駆動基板の製造方法。
【請求項７８】断面において底面に対し側面が直角状
若しくは下端側へ傾斜状となるような凹部として前記段
差を形成し、この段差を前記単結晶シリコン層のエピタ
キシャル成長時のシードとする、請求項７７に記載した
電気光学装置用の駆動基板の製造方法。
【請求項７９】前記第１及び／又は第２の薄膜トラン
ジスタのソース又はドレイン電極を前記段差を含む領域
上に形成する、請求項７７に記載した電気光学装置用の
駆動基板の製造方法。
【請求項８０】前記第２の薄膜トランジスタを、前記
第１の基板及び／又はその上の膜に形成された前記段差
による基板凹部内及び／又は外に設けられている、請求
項７７に記載した電気光学装置用の駆動基板の製造方
法。
【請求項８１】前記単結晶、多結晶又はアモルファス
シリコン層の３族又は５族の不純物種及び／又はその濃
度を制御する、請求項７７に記載した電気光学装置用の
駆動基板の製造方法。
【請求項８２】前記段差を、前記第２の薄膜トランジ
スタの前記チャンネル領域、前記ソース領域及び前記ド
レイン領域で形成される素子領域の少なくとも一辺に沿
って形成する、請求項７７に記載した電気光学装置用の
駆動基板の製造方法。
【請求項８３】前記単結晶、多結晶又はアモルファス
シリコン層下のゲート電極をその側端部にて台形状にす
る、請求項７７に記載した電気光学装置用の駆動基板の
製造方法。
【請求項８４】前記基板と前記単結晶、多結晶又はア
モルファスシリコン層との間に拡散バリア層を設ける、
請求項７７に記載した電気光学装置用の駆動基板の製造
方法。
【請求項８５】前記基板をガラス基板又は耐熱性有機
基板とする、請求項４７に記載した電気光学装置用の駆
動基板の製造方法。
【請求項８６】前記基板を光学的に不透明又は透明と
する、請求項４７に記載した電気光学装置用の駆動基板
の製造方法。
【請求項８７】前記画素電極を反射型又は透過型の表
示部用として設ける、請求項４７に記載した電気光学装
置用の駆動基板の製造方法。
【請求項８８】前記表示部に前記画素電極とカラーフ
ィルタ層との積層構造を設ける、請求項４７に記載した
電気光学装置用の駆動基板の製造方法。
【請求項８９】前記画素電極が反射電極であるとき
は、樹脂膜に凹凸を形成し、この上に画素電極を設け、
また前記画素電極が透明電極であるときは、透明平坦化
膜によって表面を平坦化し、この平坦化面上に前記画素
電極を設ける、請求項４７に記載した電気光学装置用の
駆動基板の製造方法。
【請求項９０】前記表示部を前記スイッチング素子に
よる駆動で発光又は調光を行うように構成する、請求項
５５に記載した電気光学装置用の駆動基板の製造方法。
【請求項９１】前記表示部に複数の前記画素電極をマ
トリクス状に配列し、これらの画素電極のそれぞれに前
記スイッチング素子を接続する、請求項５５に記載した
電気光学装置用の駆動基板の製造方法。
【請求項９２】液晶表示装置、エレクトロルミネセン
ス表示装置、電界放出型表示装置、発光ポリマー表示装
置、発光ダイオード表示装置用などとして構成する、請
求項４７に記載した電気光学装置用の駆動基板の製造方
法。