JP2000111952A - 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 - Google Patents

電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法

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Hisayoshi Yamoto
久良 矢元
Yuichi Sato
勇一 佐藤
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肇 矢木
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Abstract

(57)【要約】 【課題】 高い電子／正孔移動度の単結晶シリコン薄膜
を比較的低温でかつ均一に成膜して、高性能ドライバ内
蔵のアクティブマトリクス基板と、これを用いた表示用
薄膜半導体装置等の電気光学装置の製造を可能とし、高
いスイッチング特性と低リーク電流を有するＬＤＤ構造
を有するｎＭＯＳ又はｐＭＯＳＴＦＴの表示部と、高い
駆動能力のＣＭＯＳ又はｎ又はｐＭＯＳＴＦＴ又はこれ
らの混在からなる周辺回路とを一体化した構成を可能と
し、高画質、高精細、狭額縁、高効率、大画面化の表示
パネルを実現することができ、しかも歪点が比較的低い
大型のガラス基板であっても使用でき、生産性が高く、
高価な製造設備が不要であってコストダウンが可能とな
り、更に、しきい値調整が容易であって低抵抗化による
高速動作を可能にすること。 【解決手段】基板１に形成した結晶性サファイア膜５０
をシードにして触媒ＣＶＤ法等により単結晶シリコンを
ヘテロエピタキシャル成長させ、得られる単結晶シリコ
ン層７を表示部−周辺駆動回路一体型のＬＣＤなどの電
気光学装置のデュアルゲート型ＭＯＳＴＦＴに用いる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気光学装置、電
気光学装置用の駆動基板、及びこれらの製造方法に関
し、特に絶縁基板上にヘテロエピタキシャル成長させた
単結晶シリコン層を能動領域に用いるデュアルゲート型
の薄膜絶縁ゲート型電界効果トランジスタ（以降、デュ
アルゲート型ＭＯＳＴＦＴと呼ぶ。）と受動領域を有す
る液晶表示装置などに好適な構造及び方法に関するもの
である。
【０００２】
【従来の技術】アクティブマトリクス型の液晶表示装置
として、アモルファスシリコンをＴＦＴに用いた表示部
と外付け駆動回路用ＩＣとを有するものや、固相成長法
による多結晶シリコンをＴＦＴに用いた表示部と駆動回
路との一体型（特開平６−２４２４３３号公報）、エキ
シマレーザーアニールを行った多結晶シリコンをＴＦＴ
に用いた表示部と駆動回路との一体型（特開平７−１３
１０３０号公報）などが知られている。
【０００３】
【発明が解決しようとする課題】しかし、上記した従来
のアモルファスシリコンＴＦＴは、生産性は良いが、電
子移動度は０．５〜１．０ｃｍ2 ／ｖ・ｓｅｃ前後と低
いために、ｐチャンネルのＭＯＳＴＦＴ（以降、ｐＭＯ
ＳＴＦＴと呼ぶ。）を作ることができない。従って、ｐ
ＭＯＳＴＦＴを用いた周辺駆動部を表示部と同じガラス
基板上に形成できないため、ドライバＩＣは外付けとな
り、ＴＡＢ方式等により実装されるので、コストダウン
が難しい。また、このために、高精細化には限界があ
る。更に、電子移動度は０．５〜１．０ｃｍ2 ／ｖ・ｓ
ｅｃ前後と低いので、十分なオン電流がとれず、表示部
に用いた場合、トランジスタサイズが必然的に大きくな
り、画素の高開口率に不利である。
【０００４】また、上記した従来の多結晶シリコンＴＦ
Ｔの電子移動度は７０〜１００ｃｍ2 ／ｖ・ｓｅｃで高
精細化にも対応できるので、最近は駆動回路一体型の多
結晶シリコンＴＦＴを用いたＬＣＤ（液晶表示装置）が
注目されている。しかし、１５インチ以上の大型ＬＣＤ
の場合は、多結晶シリコンの電子移動度は７０〜１００
ｃｍ2 ／ｖ・ｓｅｃであるため、駆動能力が不足し、結
局、外付けの駆動回路用ＩＣが必要となっている。
【０００５】また、固相成長法により成膜された多結晶
シリコンを用いるＴＦＴでは、６００℃以上で十数時間
のアニールと、約１０００℃の熱酸化によるゲートＳｉ
Ｏ２の形成が必要なために、半導体製造装置を採用せざ
るを得ない。そのために、ウエーハサイズ８〜１２イン
チφが限界であり、高耐熱性で高価な石英ガラスの採用
が余儀なくされ、コストダウンが難しい。従って、ＥＶ
Ｆやデータ／ＡＶプロジェクタ用途に限定されている。
【０００６】更に、上記した従来のエキシマレーザーア
ニールによる多結晶シリコンＴＦＴでは、エキシマレー
ザー出力の安定性、生産性、大型化による装置価格の上
昇、歩留／品質低下等の問題が山積している。
【０００７】特に、１ｍ角等の大型ガラス基板になる
と、前記の問題が拡大し、ますます性能／品質向上とコ
ストダウンが難しくなる。
【０００８】本発明の目的は、特に周辺駆動回路部にお
いて、高い電子／正孔移動度の単結晶シリコン層を比較
的低温でかつ均一に成膜して、高性能ドライバ内蔵のア
クティブマトリクス基板と、これを用いた表示用薄膜半
導体装置等の電気光学装置の製造を可能とし、高いスイ
ッチング特性と低リーク電流を有するＬＤＤ構造（Ｌｉ
ｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ 構造) のｎチャ
ンネルのＭＯＳＴＦＴ（以降、ｎＭＯＳＴＦＴと呼
ぶ。）又はｐＭＯＳＴＦＴ又は高い駆動能力の相補型薄
膜絶縁ゲート電界効果トランジスタ（以降、ｃＭＯＳＴ
ＦＴと呼ぶ。）の表示部と、このｃＭＯＳＴＦＴ又はｎ
ＭＯＳＴＦＴ又はｐＭＯＳＴＦＴ、或いはこれらの混在
からなる周辺駆動回路とを一体化した構成を可能とし、
高画質、高精細、狭額縁、高効率、大画面の表示パネル
を実現することができ、しかも歪点が比較的低い大型の
ガラス基板であっても使用でき、生産性が高く、高価な
製造設備が不要であってコストダウンが可能となり、更
に、しきい値調整が容易であって低抵抗化による高速動
作と大画面化を可能にすることにある。
【０００９】
【課題を解決するための手段】即ち、本発明は、画素電
極（例えばマトリクス状に配列された複数の画素電極：
以下、同様）が配された表示部と、この表示部の周辺に
配された周辺駆動回路部とを第１の基板（即ち、駆動用
の基板：以下、同様）上に有し、この第１の基板と第２
の基板（即ち、対向基板：以下、同様）との間に液晶な
どの所定の光学材料を介在させてなる電気光学装置、及
びこの電気光学装置用の駆動基板において、前記第１の
基板の一方の面上にゲート電極とゲート絶縁膜とからな
るゲート部が形成され、前記第１の基板の前記一方の面
上に、単結晶シリコンと格子整合の良い物質層が形成さ
れ、この物質層及び前記ゲート部を含む前記第１の基板
上に単結晶シリコン層が形成され、この単結晶シリコン
層をチャンネル領域、ソース領域及びドレイン領域と
し、前記チャンネル領域の上部及び下部に前記ゲート部
をそれぞれ有するデュアルゲート型の第１の薄膜トラン
ジスタ（特にＭＯＳＴＦＴ：以下、同様）が前記周辺駆
動回路部の少なくとも一部を構成していることを特徴と
する電気光学装置、及びその駆動基板に係るものであ
る。なお、本発明において、上記薄膜トランジスタと
は、電界効果トランジスタ（ＦＥＴ）（これにはＭＯＳ
型と接合型があるが、いずれでもよい。）とバイポーラ
トランジスタとがあるが、本発明はいずれのトランジス
タにも適用できる（以下、同様）。
【００１０】また、本発明は、前記電気光学装置及びそ
の駆動基板の製造方法において、前記第１の基板の一方
の面上にゲート電極とゲート絶縁膜とからなるゲート部
を形成する工程と、前記第１の基板の前記一方の面上
に、単結晶シリコンと格子整合の良い物質層を形成する
工程と、この物質層及び前記ゲート部を含む前記第１の
基板上に触媒ＣＶＤ法又は高密度プラズマＣＶＤ法等に
より前記物質層をシードとして単結晶シリコン層をヘテ
ロエピタキシャル成長させる工程と、この単結晶シリコ
ン層に所定の処理を施してチャンネル領域、ソース領域
及びドレイン領域を形成する工程と、前記チャンネル領
域の上部及び下部に前記ゲート部をそれぞれ有し、前記
周辺駆動回路部の少なくとも一部を構成するデュアルゲ
ート型の第１の薄膜トランジスタを形成する工程とを有
することを特徴とする、電気光学装置の製造方法、及び
その駆動基板の製造方法も提供するものである。
【００１１】本発明によれば、特に単結晶シリコンと格
子整合の良い上記物質層（例えば結晶性サファイア膜）
をシードにして、触媒ＣＶＤ法、高密度プラズマＣＶＤ
法等によるヘテロエピタキシャル成長で単結晶シリコン
層を形成し、このエピタキシャル成長層をアクティブマ
トリクス基板などの駆動基板の周辺駆動回路のデュアル
ゲート型ＭＯＳＴＦＴや表示部−周辺駆動回路一体型の
ＬＣＤなどの電気光学装置の周辺駆動回路のデュアルゲ
ート型ＭＯＳＴＦＴなどに用いているので、次の（Ａ）
〜（Ｈ）に示す顕著な作用効果を得ることができる。
【００１２】（Ａ）単結晶シリコンと格子整合の良い物
質層（例えば結晶性サファイア膜）を基板上に形成し、
その物質層をシードとしてヘテロエピタキシャル成長さ
せることにより、５４０ｃｍ2 ／ｖ・ｓｅｃ以上の高い
電子移動度の単結晶シリコン層が得られるので、高性能
ドライバ内蔵の表示用薄膜半導体装置などの電気光学装
置の製造が可能となる。
【００１３】（Ｂ）特にこの単結晶シリコン層は、従来
のアモルファスシリコン層や多結晶シリコン層に比べ
て、単結晶シリコン基板並の高い電子及び正孔移動度を
示すので、これによる単結晶シリコンデュアルゲート型
ＭＯＳＴＦＴは、高いスイッチング特性〔望ましくは更
に、電界強度を緩和して低リーク電流化するＬＤＤ(Lig
htly doped drain) 構造〕を有するｎＭＯＳ又はｐＭＯ
ＳＴＦＴ又はｃＭＯＳＴＦＴからなる表示部と、高い駆
動能力のｃＭＯＳ、又はｎＭＯＳ、ｐＭＯＳＴＦＴ又は
これらの混在からなる周辺駆動回路部とを一体化した構
成が可能となり、高画質、高精細、狭額縁、高効率、大
画面の表示パネルが実現する。特に、多結晶シリコンで
はＬＣＤ用ＴＦＴとして、高い正孔移動度のｐＭＯＳＴ
ＦＴは形成し難いが、本発明による単結晶シリコン層は
正孔でも十分に高い移動度を示すため、電子と正孔をそ
れぞれ単独でも、或いは双方を組み合せて駆動する周辺
駆動回路を作製でき、これをｎＭＯＳ又はｐＭＯＳ又は
ｃＭＯＳのＬＤＤ構造の表示部用ＴＦＴと一体化したパ
ネルを実現できる。また、小型〜中型パネルの場合に
は、周辺の一対の垂直駆動回路の一方を省略できる可能
性がある。
【００１４】（Ｃ）特に、周辺駆動回路にデュアルゲー
ト型のＭＯＳＴＦＴを用いているので、シングルゲート
型のＴＦＴに比べて１．５〜２倍高い駆動能力のｃＭＯ
Ｓ、ｎＭＯＳ又はｐＭＯＳＴＦＴを構成でき、より高性
能で駆動能力の大きなＴＦＴとなり、特に周辺駆動回路
の一部に大きな駆動能力のＴＦＴが必要な場合は好適と
なる。例えば、周辺の一対の垂直駆動回路の一方を省略
できるだけでなく、ＬＣＤ以外の電気光学装置として本
発明を有機ＥＬやＦＥＤ等に適用する場合に有利である
と考えられる。また、デュアルゲート構造は、上下のゲ
ート部の選択によってトップゲート型にもボトムゲート
型にも容易に変更することができ、また、上下のゲート
部のいずれかが動作不能となっても一方のゲート部を使
用できることも利点である。
【００１５】（Ｄ）そして、上記した物質層をヘテロエ
ピタキシャル成長のシードとして用い、かつこの物質層
上に触媒ＣＶＤ法（触媒を用いた化学的気相成長：基板
温度２００〜８００℃、特に３００〜４００℃）等の低
温成膜技術で単結晶シリコン層を形成できるから、基板
上に低温で単結晶シリコン層を均一に形成することがで
きる。従って、歪点の比較的低いガラス基板や耐熱性有
機基板などの入手し易く、低コストで物性も良好な基板
を用いることができ、また基板の大型化も可能となる。
【００１６】（Ｅ）固相成長法の場合のような中温で長
時間（約６００℃、十数時間）のアニールや、エキシマ
レーザーアニールが不要となるから、生産性が高く、高
価な製造設備が不要でコストダウンが可能となる。
【００１７】（Ｆ）このヘテロエピタキシャル成長で
は、結晶性サファイア膜等の物質層の結晶性、触媒ＣＶ
Ｄ等のガス組成比、基板加熱温度、冷却速度等の調整で
広範囲のＰ型又はＮ型の導電型と高移動度の単結晶シリ
コン層が容易に得られるので、Ｖｔｈ（しきい値）調整
が容易であり、低抵抗化による高速動作が可能である。
【００１８】（Ｇ）また、触媒ＣＶＤ等による単結晶シ
リコンの成膜時に３族又は５族の不純物元素（ボロン、
リン、アンチモン、ひ素、ビスマス、アルミニウムな
ど）をドーピングガスから別途適量ドープしておけば、
ヘテロエピタキシャル成長による単結晶シリコン層の不
純物種及び／又はその濃度、即ちＰ型／Ｎ型等の導電型
及び／又はキャリア濃度を任意に制御することができ
る。
【００１９】（Ｈ）結晶性サファイア膜などの上記物質
層は、様々な原子の拡散バリアになるため、ガラス基板
からの不純物の拡散を抑制することができる。
【００２０】
【発明の実施の形態】本発明においては、前記単結晶シ
リコン層に所定の処理を施してチャンネル領域、ソース
領域及びドレイン領域とし、前記チャンネル領域の上部
にゲート部を有するデュアルゲート型の第１の薄膜トラ
ンジスタが前記周辺駆動回路部の少なくとも一部を構成
するのがよい。
【００２１】そして、前記第１の基板として絶縁基板が
用いられ、前記物質層がサファイア（Ａｌ2 Ｏ3 ）、ス
ピネル構造体（例えばＭｇＯ・Ａｌ2 Ｏ3 ）、フッ化カ
ルシウム（ＣａＦ2 ）、フッ化ストロンチウム（ＳｒＦ
2 ）、フッ化バリウム（ＢａＦ2 ）、リン化ボロン（Ｂ
Ｐ）、酸化イットリウム（（Ｙ2 Ｏ3 ）m ）及び酸化ジ
ルコニウム（（ＺｒＯ2 ）1 -m）等からなる群より選ば
れた物質で形成されているのがよい。
【００２２】このような物質層をシードとして、前記単
結晶シリコン層を触媒ＣＶＤ法（基板温度約２００〜８
００℃）で形成することができる。基板の加熱は、電気
炉やランプ等を用いて基板全体を均一に加熱する方法の
他、光レーザー、電子ビーム等によって所定の場所のみ
を局部的に加熱する方法も可能である。
【００２３】前記触媒ＣＶＤ法による前記単結晶シリコ
ン層の形成に際しては、水素化ケイ素を主成分とするガ
スを例えば８００〜２０００℃（融点未満）に加熱され
た触媒体に接触させて分解させ、前記基板上に前記単結
晶シリコン層を堆積させることができる。
【００２４】この場合、前記水素化ケイ素としてモノシ
ラン、ジシラン、トリシラン及びテトラシラン等のシラ
ン系ガスを使用し、前記触媒体としてタングステン、酸
化トリウムを含有するタングステン、モリブデン、白
金、パラジウム、シリコン、アルミナ、金属を付着した
セラミックス、及び炭化ケイ素からなる群より選ばれた
少なくとも１種の材料を使用してよい。
【００２５】本発明においては、基板として、絶縁基
板、特に歪点の低いガラス基板や耐熱性有機基板を用い
るので、大型ガラス基板（例えば１ｍ2 以上）上に単結
晶シリコン層を作成することが可能であるが、触媒ＣＶ
Ｄ時の基板温度が上記したように低いため、ガラス基板
として、歪点が４７０〜６７０℃と低いガラスを用いる
ことができる。このような基板は、安価で、薄板化が容
易であり、長尺ロール化されたガラス板を作製できる。
これを用いて、長尺ロール化ガラス板や耐熱性有機基板
上に、上記手法により、ヘテロエピタキシャル成長によ
る単結晶シリコン薄膜を連続して又は非連続に作製する
ことができる。
【００２６】このように、歪点が低いガラスの上層へ
は、このガラス内部から、その構成元素が拡散し易いの
で、これを抑える目的で、拡散バリア層、例えばシリコ
ンナイトライド（以後、ＳｉＮと呼ぶ。）などの膜（厚
さ例えば５０〜２００ｎｍ程度）を形成するのがよい。
【００２７】上記の触媒ＣＶＤ時などにおいて、供給ガ
ス中にＰＨ3 やＢ2 Ｈ6 などのドーピングガスを混合し
ておけば、単結晶シリコン層をｎ型又はｐ型化し、ｎＭ
ＯＳＴＦＴ又はｐＭＯＳＴＦＴを作成することができ
る。このため、ｃＭＯＳＴＦＴも作成できることにな
る。
【００２８】このように、基板上にヘテロエピタキシャ
ル成長した前記単結晶シリコン層を周辺駆動回路の少な
くとも一部を構成するデュアルゲート型ＭＯＳＴＦＴの
チャンネル領域、ソース領域及びドレイン領域に適用
し、これら各領域の不純物種及び／又はその濃度を制御
することができる。
【００２９】前記周辺駆動回路部及び前記表示部の薄膜
トランジスタがｎチャンネル型、ｐチャンネル型又は相
補型の絶縁ゲート電界効果トランジスタを構成し、例え
ば相補型とｎチャンネル型との組、相補型とｐチャンネ
ル型との組、又は相補型とｎチャンネル型とｐチャンネ
ル型との組からなっていてよい。また、前記周辺駆動回
路部及び／又は前記表示部の薄膜トランジスタの少なく
とも一部がＬＤＤ（Lightly doped drain)構造を有して
いるのがよい。なお、ＬＤＤ構造は、ゲート−ドレイン
間のみならず、ゲート−ソース間にも、又はゲート−ソ
ース間及びゲート−ドレイン間の両方に設けてもよい
（これをダブルＬＤＤと呼ぶ）。
【００３０】特に、前記ＭＯＳＴＦＴは表示部では、ｎ
ＭＯＳ又はｐＭＯＳ又はｃＭＯＳのＬＤＤ型ＴＦＴを構
成し、また周辺駆動回路部では、ｃＭＯＳ又はｎＭＯＳ
又はｐＭＯＳＴＦＴ又はこれらの混在を構成しているの
がよい。
【００３１】本発明においては、前記基板及び／又はそ
の上の膜に段差を設け、この段差を断面において底面に
対し側面が直角状若しくは下端側へ望ましくは９０°以
下の底角をなすように傾斜状となるような凹部として、
絶縁基板又はその上のＳｉＮなどの膜（或いはこれらの
双方）に形成し、この段差を前記単結晶シリコン層のエ
ピタキシャル成長時のシードとするのがよい。この段差
は、前記薄膜トランジスタの前記チャンネル領域、前記
ソース領域及び前記ドレイン領域で形成される素子領域
の少なくとも一辺に沿って形成するのがよい。また、受
動素子、例えば抵抗を前記単結晶シリコン層で形成する
場合、抵抗が形成される素子領域の少なくとも一辺に沿
って前記段差が形成されているのがよい。
【００３２】この場合、前記基板としての絶縁基板上
に、前記エピタキシャル成長のシードとなる上記した如
き所定形状の段差を所定位置に形成し、この段差を含む
前記絶縁基板上に前記物質層を形成することができる。
【００３３】或いは、前記物質層に上記と同様な所定形
状の段差を形成し、この段差を含む前記物質層上に前記
単結晶シリコン層を形成することができる。
【００３４】これらの場合、上記物質層に加え、上記段
差もシードとして作用するため、より結晶性の高い単結
晶シリコン層を形成することができる。
【００３５】前記ＭＯＳＴＦＴの如き第１の薄膜トラン
ジスタを前記段差による基板凹部内に設けてよいが、凹
部外の凹部付近、或いはこれらの双方において基板上に
設けてもよい。前記段差はリアクティブイオンエッチン
グなどのドライエッチングによって形成してよい。
【００３６】この場合、前記第１の基板の一方の面上に
上記の段差を形成し、この段差を含む前記基板上に単結
晶、多結晶又はアモルファスシリコン層を形成し、前記
第２の薄膜トランジスタを、前記単結晶、多結晶又はア
モルファスシリコン層をチャンネル領域、ソース領域及
びドレイン領域とし、前記チャンネル領域の上部及び／
又は下部にゲート部を有するトップゲート型、ボトムゲ
ート型又はデュアルゲート型としてよい。
【００３７】この場合も、断面において底面に対し側面
が直角状若しくは下端側へ望ましくは９０°以下の底角
をなすように傾斜状となるような凹部として上記と同様
の前記段差を形成し、この段差を前記単結晶シリコン層
のエピタキシャル成長時のシードとする。
【００３８】前記第２の薄膜トランジスタは、前記第１
の基板及び／又はその上の膜に形成した前記段差による
基板凹部内及び／又は外に設け、前記第１の薄膜トラン
ジスタと同様にグラフォエピタキシャル成長による単結
晶シリコン層を用いて、そのソース、ドレイン、チャン
ネルの各領域を形成してよい。
【００３９】この第２の薄膜トランジスタでも、上記し
たと同様、前記単結晶、多結晶又はアモルファスシリコ
ン層の３族又は５族の不純物種及び／又はその濃度を制
御したり、前記段差を、前記第２の薄膜トランジスタの
前記チャンネル領域、前記ソース領域及び前記ドレイン
領域で形成される素子領域の少なくとも一辺に沿って形
成してよい。また、前記単結晶、多結晶又はアモルファ
スシリコン層下のゲート電極をその側端部にて台形状に
するのがよい。前記第１の基板と前記単結晶、多結晶又
はアモルファスシリコン層との間に拡散バリア層を設け
てよい。
【００４０】前記第１及び／又は第２の薄膜トランジス
タのソース又はドレイン電極を前記段差を含む領域上に
形成するのがよい。
【００４１】前記第１の薄膜トランジスタを、チャンネ
ル領域の上部及び／又は下部にゲート部を有するトップ
ゲート型、ボトムゲート型又はデュアルゲート型の中か
ら選ばれた少なくともデュアルゲート型とし、かつ、表
示部において画素電極をスイッチングするスイッチング
素子を、前記トップゲート型、前記ボトムゲート型又は
前記デュアルゲート型の第２の薄膜トランジスタとして
よい。
【００４２】この場合、チャンネル領域の下部に設けら
れたゲート電極を耐熱性材料で形成したり、前記第２の
薄膜トランジスタの上部ゲート電極と前記第１の薄膜ト
ランジスタのゲート電極とを共通の材料で形成してよ
い。
【００４３】前記周辺駆動回路部において、前記第１の
薄膜トランジスタ以外に、多結晶又はアモルファスシリ
コン層をチャンネル領域とし、このチャンネル領域の上
部及び／又は下部にゲート部を有するトップゲート型、
ボトムゲート型又はデュアルゲート型の薄膜トランジス
タ、或いは前記単結晶シリコン層又は多結晶シリコン層
又はアモルファスシリコン層を用いたダイオード、抵
抗、キャパシタンス、インダクタンス素子などを設けて
よい。
【００４４】前記周辺駆動回路部及び／又は前記表示部
の薄膜トランジスタを、シングルゲート又はマルチゲー
トに構成してよい。
【００４５】前記周辺駆動回路部及び／又は前記表示部
のｎ又はｐチャンネル型の薄膜トランジスタがデュアル
ゲート型であるときには、上部又は下部ゲート電極を電
気的にオープンとするか或いは任意の負電圧（ｎチャン
ネル型の場合）又は正電圧（ｐチャンネル型の場合）を
印加し、ボトムゲート型又はトップゲート型の薄膜トラ
ンジスタとして動作するのがよい。
【００４６】前記周辺駆動回路部の薄膜トランジスタを
ｎチャンネル型、ｐチャンネル型又は相補型の前記第１
の薄膜トランジスタとし、前記表示部の薄膜トランジス
タを、単結晶シリコン層をチャンネル領域とするときは
ｎチャンネル型、ｐチャンネル型又は相補型であり、多
結晶シリコン層をチャンネル領域とするときにはｎチャ
ンネル型、ｐチャンネル型又は相補型とし、アモルファ
スシリコン層をチャンネル領域とするときにはｎチャン
ネル型、ｐチャンネル型又は相補型としてよい。
【００４７】本発明において、前記単結晶シリコン層の
成長後、この単結晶シリコン層上にゲート絶縁膜とゲー
ト電極とからなる上部ゲート部を形成し、この上部ゲー
ト部をマスクとして前記単結晶シリコン層に３族又は５
族の不純物元素を導入して前記チャンネル領域、前記ソ
ース領域及び前記ドレイン領域を形成してよい。
【００４８】また、前記第２の薄膜トランジスタがボト
ムゲート型又はデュアルゲート型であるときは、前記チ
ャンネル領域の下部に耐熱性材料からなる下部ゲート電
極を設け、このゲート電極上にゲート絶縁膜を形成して
下部ゲート部を形成した後、前記段差の形成工程を含め
て前記第１の薄膜トランジスタと共通の工程を経て前記
第２の薄膜トランジスタを形成することができる。この
場合、前記第２の薄膜トランジスタの上部ゲート電極と
前記第１の薄膜トランジスタのゲート電極とを共通の材
料で形成することができる。
【００４９】また、前記下部ゲート部上に前記単結晶シ
リコン層を形成した後、この単結晶シリコン層に３族又
は５族の不純物元素を導入し、ソース及びドレイン領域
を形成した後に、活性化処理を行うことができる。
【００５０】また、前記単結晶シリコン層の形成後にレ
ジストをマスクとして前記第１及び第２の薄膜トランジ
スタの各ソース及びドレイン領域を前記不純物元素のイ
オン注入で形成し、このイオン注入後に前記活性化処理
を行い、ゲート絶縁膜の形成後に、前記第１の薄膜トラ
ンジスタの上部ゲート電極と、必要あれば前記第２の薄
膜トランジスタの上部ゲート電極とを形成してよい。
【００５１】前記第２の薄膜トランジスタがトップゲー
ト型のとき、前記単結晶シリコン層の形成後にレジスト
をマスクとして前記第１及び第２の薄膜トランジスタの
各ソース及びドレイン領域を前記不純物元素のイオン注
入で形成し、このイオン注入後に活性化処理を行い、し
かる後に前記第１及び第２の薄膜トランジスタのゲート
絶縁膜とゲート電極とからなる各ゲート部を形成するこ
とができる。
【００５２】或いは、前記第２の薄膜トランジスタがト
ップゲート型のとき、前記単結晶シリコン層の形成後に
前記第１及び第２の薄膜トランジスタの各ゲート絶縁膜
と耐熱性材料からなる各ゲート電極とを形成して各ゲー
ト部を形成し、これらのゲート部及びレジストをマスク
として前記第１及び第２の薄膜トランジスタの各ソース
及びドレイン領域を前記不純物元素のイオン注入で形成
し、このイオン注入後に活性化処理を行ってもよい。
【００５３】また、前記ＬＤＤ構造を形成する際に用い
たレジストマスクを残して、これを覆うレジストマスク
を用いてソース領域及びドレイン領域形成用のイオン注
入を行うことができる。
【００５４】また、前記基板を光学的に不透明又は透明
とし、反射型、又は透過型の表示部用画素電極を設けて
よい。
【００５５】前記表示部が前記画素電極とカラーフィル
タ層との積層構造を有していると、表示アレイ部上にカ
ラーフィルタを作り込むことにより、表示パネルの開口
率、輝度等の改善をはじめ、カラーフィルタ基板の省
略、生産性改善等によるコストダウンが実現する。
【００５６】この場合、前記画素電極が反射電極である
ときは、樹脂膜に最適な反射特性と視野角特性を得るた
めの凹凸を形成し、この上に画素電極を設け、また前記
画素電極が透明電極であるときは、透明平坦化膜によっ
て表面を平坦化し、この平坦化面上に画素電極を設ける
のがよい。
【００５７】前記表示部は、前記ＭＯＳＴＦＴによる駆
動で発光又は調光を行うように構成し、例えば液晶表示
装置（ＬＣＤ）、エレクトロルミネセンス表示装置（Ｅ
Ｌ）又は電界放出型表示装置（ＦＥＤ）、発光ポリマー
表示装置（ＬＥＰＤ）、発光ダイオード表示装置（ＬＥ
Ｄ）などとして構成してよい。この場合、前記表示部に
複数の前記画素電極をマトリクス状に配列し、これらの
画素電極のそれぞれに前記スイッチング素子を接続して
よい。
【００５８】次に、本発明を好ましい実施の形態につい
て更に詳細に説明する。
【００５９】＜第１の実施の形態＞図１〜図１３は、本
発明の第１の実施の形態を示すものである。
【００６０】本実施の形態は、耐熱性基板に設けた上述
した段差（凹部）を含む面上に、上述した物質層（例え
ば結晶性サファイア膜）を形成し、この物質層をシード
として触媒ＣＶＤ法により単結晶シリコン層をヘテロエ
ピタキシャル成長させ、これを用いてデュアルゲート型
ＭＯＳＴＦＴを周辺駆動回路部に構成したアクティブマ
トリクス反射型液晶表示装置（ＬＣＤ）に関するもので
ある。まず、この反射型ＬＣＤの全体のレイアウトを図
１１〜図１３について説明する。
【００６１】図１１に示すように、このアクティブマト
リクス反射型ＬＣＤは、主基板１（これはアクティブマ
トリクス基板を構成する。）と対向基板３２とをスペー
サ（図示せず）を介して貼り合わせたフラットパネル構
造からなり、両基板１−３２間に液晶（ここでは図示せ
ず）が封入されている。主基板１の表面には、マトリク
ス状に配列した画素電極２９（又は４１）と、この画素
電極を駆動するスイッチング素子とからなる表示部、及
びこの表示部に接続される周辺駆動回路部とが設けられ
ている。
【００６２】表示部のスイッチング素子は、本発明に基
づくｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳでＬＤＤ構造の
トップゲート型ＭＯＳＴＦＴで構成される。また、周辺
駆動回路部にも、回路要素として、本発明に基づくデュ
アルゲート型ＭＯＳＴＦＴのｃＭＯＳ又はｎＭＯＳ又は
ｐＭＯＳＴＦＴ又はこれらの混在が形成されている。な
お、一方の周辺駆動回路部はデータ信号を供給して各画
素のＴＦＴを水平ライン毎に駆動する水平駆動回路であ
り、また他方の周辺駆動回路部は各画素のＴＦＴのゲー
トを走査ライン毎に駆動する垂直駆動回路であり、通常
は表示部の両辺にそれぞれ設けられる。これらの駆動回
路は、点順次アナログ方式、線順次デジタル方式のいず
れも構成できる。
【００６３】図１２に示すように、直交するゲートバス
ラインとデータバスラインの交差部に上記のＴＦＴが配
置され、このＴＦＴを介して液晶容量（ＣLC）に画像情
報を書き込み、次の情報がくるまで電荷を保持する。こ
の場合、ＴＦＴのチャンネル抵抗だけで保持させるには
十分ではないので、それを補うため液晶容量と並列に蓄
積容量（補助容量）（ＣS ）を付加し、リーク電流によ
る液晶電圧の低下を補ってよい。こうしたＬＣＤ用ＴＦ
Ｔでは、画素部（表示部）に使用するＴＦＴの特性と周
辺駆動回路に使用するＴＦＴの特性とでは要求性能が異
なり、特に画素部のＴＦＴではオフ電流の制御、オン電
流の確保が重要な問題となる。このため、表示部には、
後述の如きＬＤＤ構造のＴＦＴを設けることによって、
ゲート−ドレイン間に電界がかかりにくい構造としてチ
ャンネル領域にかかる実効的な電界を低減させ、オフ電
流を低減し、特性の変化も小さくできる。しかし、プロ
セス的には複雑になり、素子サイズも大きくなり、かつ
オン電流が低下するなどの問題も発生するため、それぞ
れの使用目的に合わせた最適設計が必要である。
【００６４】なお、使用可能な液晶としては、ＴＮ液晶
（アクティブマトリクス駆動のＴＮモードに用いられる
ネマチック液晶）をはじめ、ＳＴＮ（スーパーツイステ
ッドネマチック）、ＧＨ（ゲスト・ホスト）、ＰＣ（フ
ェーズ・チェンジ）、ＦＬＣ（強誘電性液晶）、ＡＦＬ
Ｃ（反強誘電性液晶）、ＰＤＬＣ（ポリマー分散型液
晶）等の各種モード用の液晶を採用してよい。
【００６５】また、図１３について周辺駆動回路の回路
方式とその駆動方法の概略を述べる。駆動回路はゲート
側駆動回路とデータ側駆動回路に分けられ、ゲート側、
データ側ともにシフトレジスタを構成する必要がある。
シフトレジスタは一般的に、ｐＭＯＳＴＦＴとｎＭＯＳ
ＴＦＴの両方を使用したもの（いわゆるＣＭＯＳ回路）
やいずれか一方のＭＯＳＴＦＴのみを使用したものがあ
るが、動作速度、信頼性、低消費電力の面でｃＭＯＳＴ
ＦＴ又はＣＭＯＳ回路が一般的である。
【００６６】走査側駆動回路はシフトレジスタとバッフ
ァから構成されており、水平走査期間と同期したパルス
をシフトレジスタから各ラインに送る。一方、データ側
駆動回路は点順次方式と線順次方式の二つの駆動方法が
あり、図示した点順次方式では回路の構成は比較的簡単
であって、表示信号をアナログスイッチを通してシフト
レジスタで制御しながら直接に各画素に書き込む。各画
素に一水平走査時間内に順次書き込む（図中のＲ、Ｇ、
Ｂは各色毎に画素を概略的に示している）。
【００６７】次に、図１〜図１０について、本実施の形
態によるアクティブマトリクス反射型ＬＣＤをその製造
工程に従って説明する。但し、図１〜図６において、各
図の左側は表示部の製造工程、右側は周辺駆動回路部の
製造工程を示す。
【００６８】まず、図１の（１）に示すように、ほうけ
い酸ガラス、石英ガラス、透明性結晶化ガラスなどの絶
縁基板１の一主面において、モリブデン／タンタル（Ｍ
ｏ・Ｔａ）合金のスパッタ膜７１（５００〜６００ｎｍ
厚）を形成する。
【００６９】次いで、図１の（２）に示すように、フォ
トレジスト７０を所定パターンに形成し、これをマスク
にしてＭｏ・Ｔａ膜７１をテーパエッチングし、側端部
７１ａが台形状に２０〜４５度でなだらかに傾斜したゲ
ート電極７１を形成する。
【００７０】次いで、図１の（３）に示すように、フォ
トレジスト７０の除去後に、モリブデン・タンタル合金
膜７１を含む基板１上に、プラズマＣＶＤ法等により、
ＳｉＮ膜（約１００ｎｍ厚）７２とＳｉＯ2 膜（約２０
０ｎｍ厚）７３とを、この順に積層したゲート絶縁膜を
形成する。
【００７１】次いで、図２の（４）に示すように、少な
くともＴＦＴ形成領域に、フォトレジスト２を所定パタ
ーンに形成し、これをマスクとして例えばＣＦ4 プラズ
マのＦ+ イオン３を照射し、リアクティブイオンエッチ
ング（ＲＩＥ）などの汎用フォトリソグラフィ及びエッ
チング（フォトエッチング）によってゲート絶縁膜に
（更には基板１にも）段差４を適当な形状及び寸法で複
数個形成する。
【００７２】この場合、絶縁基板１として石英ガラス、
透明性結晶化ガラス、セラミック等（但し、後述の透過
型ＬＣＤでは、不透明のセラミック基板や低透明性の結
晶化ガラスは使用できない。）の高耐熱性基板（８〜１
２インチφ、７００〜８００μｍ厚）が使用可能であ
る。また、段差４は、結晶性サファイア膜５０と共に後
述の単結晶シリコンのヘテロエピタキシャル成長時のシ
ードとなるものであって、深さｄ０．３〜０．４μｍ、
幅ｗ２〜１０μｍ、長さ（紙面垂直方向）１０〜２０μ
ｍであってよく、底辺と側面のなす角（底角）は直角と
する。なお、基板１の表面には、ガラス基板からのＮａ
イオンなどの拡散防止のため、ＳｉＮ膜（例えば５０〜
２００ｎｍ厚）と必要に応じてシリコン酸化膜（以後Ｓ
ｉＯ2 膜と呼ぶ。）（例えば約１００ｎｍ厚）を予め連
続形成してよい。
【００７３】次いで、図２の（５）に示すように、フォ
トレジスト２の除去後に、絶縁基板１の一主面におい
て、段差４を含む少なくともＴＦＴ形成領域に、結晶性
サファイア膜（厚さ２０〜２００ｎｍ）５０を形成す
る。この結晶性サファイア膜５０は、高密度プラズマＣ
ＶＤ法や、触媒ＣＶＤ法（特開昭６３−４０３１４号公
報参照）等により、トリメチルアルミニウムガスなどを
酸化性ガス（酸素・水分）で酸化し、結晶化させて作成
する。絶縁基板１として高耐熱性ガラス基板（８〜１２
インチφ、７００〜８００μｍ厚）が使用可能である。
【００７４】次いで、図２の（６）に示すように、特開
昭６３−４０３１４号公報などにも示されている触媒Ｃ
ＶＤ法（基板温度２００〜８００℃）によって、段差４
を含む全面に単結晶シリコン膜７を数μｍ〜０．００５
μｍ（例えば０．１μｍ）の厚みにヘテロエピタキシャ
ル成長させる。この際、下地のゲート電極７１の側端部
７１ａはなだらかな傾斜面となっているので、この面上
には、段差４によるエピタキシャル成長を阻害せず、段
切れなしに単結晶シリコン層７が成長することになる。
基板１がほうけい酸ガラスの場合は基板温度を２００〜
６００℃とし、石英ガラスや結晶化ガラス、セラミック
基板の場合は基板温度を６００〜８００℃とする。
【００７５】この場合、触媒ＣＶＤは、図８に示す装置
を用いて行なってよい。この触媒ＣＶＤ装置によれば水
素化ケイ素（例えばモノシラン又はジシラン）ガス１０
０（及び必要に応じてＢ2 Ｈ6 やＰＨ6 、ＡS Ｈ3 など
のドーピングガス）は供給導管から堆積室１０１へ導入
される。堆積室１０１の内部には、基板１を支持するた
めのサセプター１０２と、このサセプターに対向配置さ
れたコイル状の触媒体１０３とがそれぞれ配されてい
る。そして、基板１は外部加熱手段１０４（例えば電熱
手段）で加熱され、また触媒体１０３は例えば抵抗線と
して融点以下（特に８００〜２０００℃、タングステン
の場合は約１７００℃）に加熱して活性化される。
【００７６】そして、堆積室１０１内では、雰囲気を窒
素から水素に換気（約１５〜２０分）してから約２００
〜８００℃に昇温し、シランガスが触媒体１０３と接触
して触媒的に分解し、低温（例えば３００℃）に保持さ
れた基板１上に堆積する。堆積時間は成長させるエピタ
キシャル成長層厚から求め、また成長終了後は降温さ
せ、水素を窒素に換気し、基板１を取出す。このように
して、触媒体１０３による触媒反応又は熱分解反応によ
って、高エネルギーをもつシリコン原子又は原子の集団
を形成し、しかもシードとなる段差４上に堆積させるの
で、通常の熱又はプラズマＣＶＤ法における堆積可能温
度より著しく低い低温の領域で単結晶シリコン層を堆積
させることができる。
【００７７】なお、基板１の加熱は、電気炉等を用いて
基板全体を均一に加熱する方法の他に、光レーザー、電
子ビーム等によって、所定の場所のみ、例えば、ＴＦＴ
形成領域のみを局部的に加熱する方法も可能である。
【００７８】上記のようにして堆積した単結晶シリコン
層７は結晶性サファイア膜５０が単結晶シリコンと良好
な格子整合を示すために、例えば（１００）面が基板上
にヘテロエピタキシャル成長する。この場合、段差４も
グラフォエピタキシャル成長と称される公知の現象を加
味したヘテロエピタキシャル成長に寄与し、より結晶性
の高い単結晶シリコン層７が得られる。これについて
は、図９に示すように、非晶質基板（ガラス）１に上記
の段差４の如き垂直な壁を作り、この上にエピタキシー
層を形成すると、図９（ａ）のようなランダムな面方位
であったものが図９（ｂ）のように（１００）面が段差
４の面に沿って結晶成長する。この単結晶粒の大きさ
は、温度・時間に比例して大きくなるが、温度・時間を
低く、短くする時は、上記段差の間隔を短くしなければ
ならない。また、上記段差の形状を図１０（ａ）〜
（ｆ）のように種々に変えることによって、成長層の結
晶方位を制御することができる。ＭＯＳトランジスタを
作成する場合は、（１００）面が最も多く採用されてい
る。要するに、段差４の断面形状は、底辺角部の角度
（底角）が直角をはじめ、上端から下端にかけて内向き
又は外向きに傾斜していてもよく、結晶成長が生じ易い
特定方向の面を有していればよい。段差４の底角は通常
は直角又は９０°以下が望ましく、その底面の角部は僅
かな曲率を有しているのがよい。
【００７９】こうして、触媒ＣＶＤ法とヘテロエピタキ
シャル成長によって基板１上に単結晶シリコン層７を析
出させた後、単結晶シリコン層７をチャンネル領域とす
るデュアルゲート型ＭＯＳＴＦＴを周辺駆動回路部に、
トップゲート型ＭＯＳＴＦＴを表示部にそれぞれ作製す
る。
【００８０】まず、上記のエピタキシャル成長による単
結晶シリコン層７の不純物濃度はばらついているので、
全面にＰ型キャリア不純物、例えばボロンイオンを適量
ドーピングして比抵抗を調整する。また、ｐＭＯＳＴＦ
Ｔ形成領域のみ、選択的にＮ型キャリア不純物をドーピ
ングしてＮ型ウエルを形成する。例えば、ｐチャンネル
ＴＦＴ部をフォトレジスト（図示せず）でマスクし、Ｐ
型不純物イオン（例えばＢ+ ）を１０ｋＶで２．７×１
０11ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピングし、比
抵抗を調整する。また、図２の（７）に示すように、ｐ
ＭＯＳＴＦＴ形成領域の不純物濃度制御のため、ｎＭＯ
ＳＴＦＴ部をフォトレジスト６０でマスクし、Ｎ型不純
物イオン（例えばＰ+ ）６５を１０ｋＶで１×１０11ａ
ｔｏｍｓ／ｃｍ2 のドーズ量でドーピングし、Ｎ型ウエ
ル７Ａを形成する。
【００８１】次いで、図３の（８）に示すように、単結
晶シリコン層７の全面上に、プラズマＣＶＤ、高密度プ
ラズマＣＶＤ、触媒ＣＶＤ法等でＳｉＯ2 （約２００ｎ
ｍ厚）とＳｉＮ（約１００ｎｍ厚）をこの順に連続形成
してゲート絶縁膜８を形成し、更に、モリブデン・タン
タル（Ｍｏ・Ｔａ）合金のスパッタ膜９（５００〜６０
０ｎｍ厚）を形成する。
【００８２】次いで、図３の（９）に示すように、汎用
のフォトリソグラフィ技術により、表示領域のＴＦＴ部
の段差領域（凹部）内と、周辺駆動領域のＴＦＴ部の段
差領域（凹部）外とにそれぞれフォトレジストパターン
１０を形成し、連続したエッチングにより、（Ｍｏ・Ｔ
ａ）合金のゲート電極１１とゲート絶縁膜（ＳｉＮ／Ｓ
ｉＯ2 ）１２とを形成し、単結晶シリコン層７を露出さ
せる。（Ｍｏ・Ｔａ）合金膜９は酸系エッチング液、Ｓ
ｉＮはＣＦ4 ガスのプラズマエッチング、ＳｉＯ2 はフ
ッ酸系エッチング液で処理する。
【００８３】次いで、図３の（１０）に示すように、周
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部をフォトレジスト１３
でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレイ
ン領域にリンイオン１４を例えば２０ｋＶで５×１０13
ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオン注
入）して、Ｎ- 型層からなるＬＤＤ部１５を自己整合的
（セルフアライン）に形成する。
【００８４】次いで、図４の（１１）に示すように、周
辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎ
ＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴ
のゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はひ素イオン１７を例えば２
０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でド
ーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型
層からなるソース部１８及びドレイン部１９とＬＤＤ部
１５とを形成する。
【００８５】次いで、図４の（１２）に示すように、周
辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴ
ＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジス
ト２０でカバーし、露出した領域にボロンイオン２１を
例えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドー
ズ量でドーピング（イオン注入）してｐＭＯＳＴＦＴの
Ｐ+ 層のソース部２２及びドレイン部２３を形成する。
なお、この作業は、ｎＭＯＳ周辺駆動回路の場合はｐＭ
ＯＳＴＦＴが無いので、不要な作業である。
【００８６】次いで、図４の（１３）に示すように、Ｔ
ＦＴ、ダイオードなどの能動素子部や、抵抗、インダク
タンスなどの受動素子部をアイランド化するため、フォ
トレジスト２４を設け、周辺駆動領域及び表示領域のす
べての能動素子部及び受動素子部以外の単結晶シリコン
薄膜層を汎用フォトリソグラフィ及びエッチング技術で
除去する。エッチング液はフッ酸系である。
【００８７】次いで、図５の（１４）に示すように、プ
ラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等
により、ＳｉＯ2 膜（約２００ｎｍ厚）及びリンシリケ
ートガラス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に
全面に連続形成して保護膜２５を形成する。
【００８８】そして、この状態で単結晶シリコン層を活
性化処理する。この活性化においてハロゲン等のランプ
アニール条件は約１０００℃、約１０秒程度であり、こ
れに耐えるゲート電極材が必要であるが、高融点のＭｏ
・Ｔａ合金は適している。このゲート電極材は従って、
ゲート部のみならず配線として広範囲に亘って引き廻し
て設けることができる。なお、ここでは高価なエキシマ
レーザーアニールは使用しないが、仮に利用するとすれ
ば、その条件はＸｅＣｌ（３０８ｎｍ波長）で全面、又
は能動素子部及び受動素子部のみの選択的な９０％以上
のオーバーラップスキャンニングが望ましい。
【００８９】次いで、図５の（１５）に示すように、汎
用フォトリソグラフィ及びエッチング技術により、周辺
駆動回路の全ＴＦＴのソース／ドレイン部、及び表示用
ＴＦＴのソース部のコンタクト用窓開けを行う。
【００９０】そして、全面に５００〜６００ｎｍ厚のア
ルミニウム又はアルミニウム合金、例えば１％Ｓｉ入り
アルミニウム又は１〜２％銅入りアルミニウム、銅等の
スパッタ膜を形成し、汎用フォトリソグラフィ及びエッ
チング技術により、周辺駆動回路及び表示部のすべての
ＴＦＴのソース電極２６と周辺駆動回路部のドレイン電
極２７を形成すると同時に、データライン及びゲートラ
インを形成する。その後に、フォーミングガス（Ｎ2 ＋
Ｈ2 ）中、約４００℃／１ｈで、シンター処理する。
【００９１】次いで、図５の（１６）に示すように、プ
ラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等
により、ＰＳＧ膜（約３００ｎｍ厚）及びＳｉＮ膜（約
３００ｎｍ厚）からなる絶縁膜３６を全面に形成する。
次いで、表示用ＴＦＴのドレイン部のコンタクト用窓開
けを行う。なお、画素部のＳｉＯ2 、ＰＳＧ及びＳｉＮ
膜は除去する必要はない。
【００９２】反射型液晶表示装置の基本的要件として
は、液晶パネルの内部に入射光を反射させる機能と散乱
させる機能を合わせ持たなければならない。これは、デ
ィスプレイに対する観察者の方向はほぼ決まっている
が、入射光の方向が一義的に決められないためである。
このため、任意の方向に点光源が存在することを想定し
て反射板の設計を行う必要がある。そこで、図６の（１
７）に示すように、全面に、スピンコート等で２〜３μ
ｍ厚みの感光性樹脂膜２８を形成し、図６の（１８）に
示すように、汎用フォトリソグラフィ及びエッチング技
術により、少なくとも画素部に最適な反射特性と視野角
特性を得るための凹凸形状パターンを形成し、リフロー
させて凹凸粗面２８Ａからなる反射面下部を形成する。
同時に表示用ＴＦＴのドレイン部のコンタクト用の樹脂
窓開けを行う。
【００９３】次いで、図６の（１９）に示すように、全
面に４００〜５００ｎｍ厚のアルミニウム又は１％Ｓｉ
入りアルミニウム等のスパッタ膜を形成し、汎用フォト
リソグラフィ及びエッチング技術により、画素部以外の
アルミニウム膜等を除去し、表示用ＴＦＴのドレイン部
１９と接続した凹凸形状のアルミニウム等の反射部２９
を形成する。これは表示用の画素電極として用いられ
る。その後に、フォーミングガス中、約３００℃／１ｈ
でシンター処理し、コンタクトを十分にする。尚、反射
率を高めるために、アルミニウム系に代えて銀又は銀合
金を使用してもよい。
【００９４】以上のようにして、触媒ＣＶＤ法により段
差４を含む結晶性サファイア膜５０を低温ヘテロエピタ
キシャル成長のシードとして単結晶シリコン層７を形成
し、この単結晶シリコン層７を用いた表示部及び周辺駆
動回路部にそれぞれ、トップゲート型のｎＭＯＳＬＤＤ
−ＴＦＴ、デュアルゲート型のｐＭＯＳＴＦＴ及びｎＭ
ＯＳＴＦＴで構成するＣＭＯＳ回路を作り込んだ表示部
−周辺駆動回路部一体型のアクティブマトリクス基板３
０を作製することができる。
【００９５】次に、このアクティブマトリクス基板（駆
動基板）３０を用いて、反射型液晶表示装置（ＬＣＤ）
を製造する方法を図７について説明する。以降では、こ
のアクティブマトリクス基板をＴＦＴ基板と呼称する。
【００９６】このＬＣＤの液晶セルを面面組立で作製す
る場合（２インチサイズ以上の中／大型液晶パネルに適
している。）、まずＴＦＴ基板３０と、全面ベタのＩＴ
Ｏ（Ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）電極３１を設
けた対向基板３２の素子形成面に、ポリイミド配向膜３
３、３４を形成する。このポリイミド配向膜はロールコ
ート、スピンコート等により５０〜１００ｎｍ厚に形成
し、１８０℃／２ｈで硬化キュアする。
【００９７】次いで、ＴＦＴ基板３０と対向基板３２を
ラビング、又は光配向処理する。ラビングバフ材にはコ
ットンやレーヨン等があるが、バフかす（ゴミ）やリタ
デーション等の面からはコットンの方が安定している。
光配向は非接触の線型偏光紫外線照射による液晶分子の
配向技術である。なお、配向には、ラビング以外にも、
偏光又は非偏光を斜め入射させることによって高分子配
向膜を形成することができる（このような高分子化合物
は、例えばアゾベンゼンを有するポリメチルメタクリレ
ート系高分子等がある）。
【００９８】次いで、洗浄後に、ＴＦＴ基板３０側には
コモン剤塗布、対向基板３２側にはシール剤塗布する。
ラビングバフかす除去のために、水、又はＩＰＡ（イソ
プロピルアルコール）洗浄する。コモン剤は導電性フィ
ラーを含有したアクリル、又はエポキシアクリレート、
又はエポキシ系接着剤であってよく、シール剤はアクリ
ル、又はエポキシアクリレート、又はエポキシ系接着剤
であってよい。加熱硬化、紫外線照射硬化、紫外線照射
硬化＋加熱硬化のいずれも使用できるが、重ね合せの精
度と作業性からは紫外線照射硬化＋加熱硬化タイプが良
い。
【００９９】次いで、対向基板３２側に所定のギャップ
を得るためのスペーサを散布し、ＴＦＴ基板３０と所定
の位置で重ね合せる。対向基板３２側のアライメントマ
ークとＴＦＴ基板３０側のアライメントマークとを精度
よく合わせた後に、紫外線照射してシール剤を仮硬化さ
せ、その後に一括して加熱硬化する。
【０１００】次いで、スクライブブレークして、ＴＦＴ
基板３０と対向基板３２を重ね合せた単個の液晶パネル
を作成する。
【０１０１】次いで、液晶３５を両基板３０−３２間の
ギャップ内に注入し、注入口を紫外線接着剤で封止後
に、ＩＰＡ洗浄する。液晶の種類はなんでも良いが、例
えばネマティック液晶を用いる高速応答のＴＮ（ツイス
トネマティック）モードが一般的である。
【０１０２】次いで、加熱急冷処理して、液晶３５を配
向させる。
【０１０３】次いで、ＴＦＴ基板３０のパネル電極取り
出し部にフレキシブル配線を異方性導電膜の熱圧着で接
続し、更に対向基板３２に偏光板を貼合わせる。
【０１０４】また、液晶パネルの面単組立の場合（２イ
ンチサイズ以下の小型液晶パネルに適している。）、上
記と同様、ＴＦＴ基板３０と対向基板３２の素子形成面
に、ポリイミド配向３３、３４を形成し、両基板をラビ
ング、又は非接触の線型偏光紫外線光の配向処理する。
【０１０５】次いで、ＴＦＴ基板３０と対向基板３２を
ダイシング又はスクライブブレークで単個に分割し、水
又はＩＰＡ洗浄する。ＴＦＴ基板３０にはコモン剤塗
布、対向基板３２にはスペーサ含有のシール剤塗布し、
両基板を重ね合せる。これ以降のプロセスは上記に準ず
る。
【０１０６】上記した反射型ＬＣＤにおいて、対向基板
３２はＣＦ（カラーフィルタ）基板であって、カラーフ
ィルタ層４６をＩＴＯ電極３１下に設けたものである。
対向基板３２側からの入射光は反射膜２９で効率良く反
射されて対向基板３２側から出射する。
【０１０７】他方、ＴＦＴ基板３０として、図７のよう
な上記した基板構造以外に、ＴＦＴ基板３０にカラーフ
ィルタを設けたオンチップカラーフィルタ（ＯＣＣＦ）
構造のＴＦＴ基板とするときには、対向基板３２にはＩ
ＴＯ電極がベタ付け（又はブラックマスク付きのＩＴＯ
電極がベタ付け）される。
【０１０８】なお、図１２に示した補助容量ＣS を画素
部に組み込む場合は、上記した基板１上に設けた誘電体
層（図示せず）を単結晶シリコンのドレイン領域１９と
接続すればよい。
【０１０９】以上に説明したように、本実施の形態によ
れば、次の如き顕著な作用効果が得られる。
【０１１０】（ａ）所定形状／寸法の段差４を設けた基
板１に結晶性サファイア膜５０を形成し、これをシード
として低温ヘテロエピタキシャル成長（但し、成長時の
加熱温度は２００〜８００℃、好ましくは３００〜４０
０℃と比較的低温）させることにより、５４０ｃｍ2 ／
ｖ・ｓｅｃ以上の高い電子移動度の単結晶シリコン薄膜
７が得られるので、高性能ドライバ内蔵のＬＣＤの製造
が可能となる。段差４はこのエピタキシャル成長を促進
するため、より結晶性の高い単結晶シリコン層７が得ら
れる。
【０１１１】（ｂ）この単結晶シリコン層は、従来のア
モルファスシリコン層や多結晶シリコン層に比べて、単
結晶シリコン基板並の高い電子及び正孔移動度を示すの
で、これによる単結晶シリコンデュアルゲート型ＭＯＳ
ＴＦＴは、高いスイッチング特性と低リーク電流のＬＤ
Ｄ構造を有するｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳＴＦ
Ｔの表示部と、高い駆動能力のｃＭＯＳ、ｎＭＯＳ又は
ｐＭＯＳＴＦＴ又はこれらの混在からなる周辺駆動回路
部とを一体化した構成が可能となり、高画質、高精細、
狭額縁、大画面、高効率の表示パネルが実現する。この
単結晶シリコン層７は十分に高い正孔移動度を示すた
め、電子と正孔をそれぞれ単独でも、或いは双方を組み
合せて駆動する周辺駆動回路を作製でき、これをｎＭＯ
Ｓ又はｐＭＯＳ又はｃＭＯＳのＬＤＤ構造の表示用ＴＦ
Ｔと一体化したパネルを実現できる。また、小型〜中型
パネルの場合には、周辺の一対の垂直駆動回路の一方を
省略できる可能性がある。
【０１１２】（ｃ）特に、周辺駆動回路にデュアルゲー
ト型のＭＯＳＴＦＴを用いているので、シングルゲート
型のＴＦＴに比べて１．５〜２倍高い駆動能力のｃＭＯ
Ｓ、ｎＭＯＳ又はｐＭＯＳＴＦＴを構成でき、より高性
能で駆動能力の大きなＴＦＴとなり、特に周辺駆動回路
の一部に大きな駆動能力のＴＦＴが必要な場合は好適と
なる。また、デュアルゲート構造は、上下のゲート部の
選択によってトップゲート型にもボトムゲート型にも容
易に変更することができ、また、上下のゲート部のいず
れかが動作不能となっても一方のゲート部を使用できる
ことも利点である。
【０１１３】（ｄ）そして、上記したシリコンエピタキ
シャル成長時の加熱処理温度は８００℃以下が可能であ
るから、絶縁基板上に比較的低温（例えば２００〜６０
０℃以下）で単結晶シリコン膜７を均一に形成すること
ができる。なお、基板としては、石英ガラスや結晶化ガ
ラス、セラミック基板などをはじめ、ほうけい酸ガラス
（更には耐熱性有機基板）などのように歪点が低く、低
コストで物性も良好な基板材質を任意に選択でき、ま
た、基板の大型化も可能となる。
【０１１４】（ｅ）固相成長法の場合のような中温で長
時間のアニールや、エキシマレーザーアニールが不要と
なるから、生産性が高く、高価な製造設備が不要でコス
トダウンが可能となる。
【０１１５】（ｆ）このヘテロエピタキシャル成長で
は、結晶性サファイア膜等の結晶性、触媒ＣＶＤのガス
組成比などの条件、段差の形状、基板加熱温度、添加す
るＮ型又はＰ型キャリア不純物濃度等の調整により、広
範囲のＮ型又はＰ型等の導電型と高移動度の単結晶シリ
コン層が容易に得られるので、Ｖｔｈ（しきい値）調整
が容易であり、低抵抗化による高速動作が可能である。
【０１１６】（ｇ）表示アレイ部上にカラーフィルタを
作り込めば、表示パネルの開口率、輝度等の改善をはじ
め、カラーフィルタ基板の省略、生産性改善等によるコ
ストダウンが実現する。
【０１１７】（ｈ）結晶性サファイア膜などの上記物質
層は、様々な原子の拡散バリアになるため、ガラス基板
からの不純物の拡散を抑制することができる。
【０１１８】＜第２の実施の形態＞図１４〜図１６につ
いて、本発明の第２の実施の形態を説明する。
【０１１９】本実施の形態は、上述の第１の実施の形態
と比べて、同様のトップゲート型ＭＯＳＴＦＴを表示部
に、デュアルゲート型ＭＯＳＴＦＴを周辺駆動回路部に
有するが、上述の第１の実施の形態とは異なって、透過
型ＬＣＤに関するものである。即ち、図１の（１）から
図５の（１６）に示す工程までは同様であるが、その工
程後に、図１４の（１７）に示すように、絶縁膜２５、
３６に表示用ＴＦＴのドレイン部コンタクト用の窓開け
１９を行うと同時に、透過率向上のために画素開口部の
不要なＳｉＯ2 、ＰＳＧ及びＳｉＮ膜を除去する。
【０１２０】次いで、図１４の（１８）に示すように、
全面にスピンコート等で２〜３μｍ厚みの感光性アクリ
ル系透明樹脂の平坦化膜２８Ｂを形成し、汎用フォトリ
ソグラフィにより、表示用ＴＦＴのドレイン側の透明樹
脂２８Ｂの窓開けを行い、所定条件で硬化させる。
【０１２１】次いで、図１４の（１９）に示すように、
全面に１３０〜１５０ｎｍ厚のＩＴＯスパッタ膜を形成
し、汎用フォトリソグラフィ及びエッチング技術によ
り、表示用ＴＦＴのドレイン部１９とコンタクトしたＩ
ＴＯ透明電極４１を形成する。そして、熱処理（フォー
ミングガス中、２００〜２５０℃／１ｈ）により、表示
用ＴＦＴのドレインとＩＴＯのコンタクト抵抗の低減化
とＩＴＯ透明度の向上を図る。
【０１２２】そして、図１５に示すように、対向基板３
２と組み合わせ、上述の第１の実施の形態と同様にして
透過型ＬＣＤを組み立てる。但し、ＴＦＴ基板側にも偏
光板を貼り合わせる。この透過型ＬＣＤでは、実線のよ
うに透過光が得られるが、一点鎖線のように対向基板３
２側からの透過光が得られるようにもできる。
【０１２３】この透過型ＬＣＤの場合、次のようにして
オンチップカラーフィルタ（ＯＣＣＦ）構造とオンチッ
プブラック（ＯＣＢ）構造を作製することができる。
【０１２４】即ち、図１の（１）〜図５の（１６）まで
の工程は上記の工程に準じて行うが、その後、図１６の
（１７）に示すように、ＰＳＧ／ＳｉＯ2 の絶縁膜２５
のドレイン部も窓開けしてドレイン電極用のアルミニウ
ム埋込み層４１Ａを形成した後、ＳｉＮ／ＰＳＧの絶縁
膜３６を形成する。
【０１２５】次いで、図１６の（１８）に示すように、
Ｒ、Ｇ、Ｂの各色を各セグメント毎に顔料分散したフォ
トレジスト６１を所定厚さ（１〜１．５μｍ）で形成し
た後、図１６の（１９）に示すように、汎用フォトリソ
グラフィ技術で所定位置（各画素部）のみを残すパター
ニングで各カラーフィルタ層６１（Ｒ）、６１（Ｇ）、
６１（Ｂ）を形成する（オンチップカラーフィルタ構
造）。この際、ドレイン部の窓開けも行う。なお、不透
明なセラミック基板や低透過率のガラス及び耐熱性樹脂
基板は使用できない。
【０１２６】次いで、図１６の（１９）に示すように、
表示用ＴＦＴのドレインに連通するコンタクトホール
に、カラーフィルタ層上にかけてブラックマスク層とな
る遮光層４３を金属のパターニングで形成する。例え
ば、スパッタ法により、モリブデンを２００〜２５０ｎ
ｍ厚で成膜し、表示用ＴＦＴを覆って遮光する所定の形
状にパターニングする（オンチップブラック構造）。
【０１２７】次いで、図１６の（２０）に示すように、
透明樹脂の平坦化膜２８Ｂを形成し、更にこの平坦化膜
に設けたスルーホールにＩＴＯ透明電極４１を遮光層４
３に接続するように形成する。
【０１２８】このように、表示アレイ部上に、カラーフ
ィルタ６１やブラックマスク４３を作り込むことによ
り、液晶表示パネルの開口率を改善し、またバックライ
トも含めたディスプレイモジュールの低消費電力化が実
現する。
【０１２９】＜第３の実施の形態＞図１７〜図２５は、
本発明の第３の実施の形態を示すものである。
【０１３０】本実施の形態では、周辺駆動回路部は上述
した第１の実施の形態と同様のデュアルゲート型のｐＭ
ＯＳＴＦＴとｎＭＯＳＴＦＴとからなるＣＭＯＳ駆動回
路で構成する。表示部は反射型ではあるが、ＴＦＴを各
種ゲート構造のものとして、種々の組み合わせにしてい
る。
【０１３１】即ち、図１７（Ａ）は、上述した第１の実
施の形態と同様のトップゲート型のｎＭＯＳＬＤＤ−Ｔ
ＦＴを表示部に設けているが、図１７（Ｂ）に示す表示
部にはボトムゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、図１
７（Ｃ）に示す表示部にはデュアルゲート型のｎＭＯＳ
ＬＤＤ−ＴＦＴをそれぞれ設けている。これらのボトム
ゲート型、デュアルゲート型ＭＯＳＴＦＴのいずれも、
後述のように、周辺駆動回路部のデュアルゲート型ＭＯ
ＳＴＦＴと共通の工程で作製可能であるが、特にデュア
ルゲート型の場合には上下のゲート部によって駆動能力
が向上し、高速スイッチングに適し、また上下のゲート
部のいずれかを選択的に用いて場合に応じてトップゲー
ト型又はボトムゲート型として動作させることもでき
る。
【０１３２】なお、図１７（Ｂ）のボトムゲート型ＭＯ
ＳＴＦＴにおいて、図中の７１はＭｏ・Ｔａ等のゲート
電極であり、７２はＳｉＮ膜及び７３はＳｉＯ2 膜であ
ってゲート絶縁膜を形成し、このゲート絶縁膜上には周
辺駆動回路部のデュアルゲート型ＭＯＳＴＦＴと同様の
単結晶シリコン層を用いたチャンネル領域等が形成され
ている。また、図１７（Ｃ）のデュアルゲート型ＭＯＳ
ＴＦＴにおいて、下部ゲート部はボトムゲート型ＭＯＳ
ＴＦＴと同様であるが、上部ゲート部は、ゲート絶縁膜
８２をＳｉＯ2 膜とＳｉＮ膜で形成し、この上に上部ゲ
ート電極８３を設けている。但し、いずれにおいても、
ヘテロエピタキシャル成長時のシードであると同時に単
結晶シリコン膜の成長を促進し、その結晶性を高める作
用を有する段差４の外側に各ゲート部を構成している。
【０１３３】次に、上記のボトムゲート型ＭＯＳＴＦＴ
の製造方法を図１８〜図２２で、上記のデュアルゲート
型ＭＯＳＴＦＴの製造方法を図２３〜図２５でそれぞれ
説明する。なお、周辺駆動回路部のデュアルゲート型Ｍ
ＯＳＴＦＴの製造方法は図１〜図６において述べたもの
と同じであるので、ここでは図示を省略している。
【０１３４】表示部において、ボトムゲート型ＭＯＳＴ
ＦＴを製造するには、まず、図１８の（１）に示すよう
に図１の（１）と同じ工程において、基板１上に、モリ
ブデン／タンタル（Ｍｏ・Ｔａ）合金のスパッタ膜７１
（５００〜６００ｎｍ厚）を形成する。
【０１３５】次いで、図１８の（２）に示すように、図
１の（２）と同じ工程において、フォトレジスト７０を
所定パターンに形成し、これをマスクにしてＭｏ・Ｔａ
膜７１をテーパエッチングし、側端部７１ａが台形状に
２０〜４５度でなだらかに傾斜したゲート電極７１を形
成する。
【０１３６】次いで、図１８の（３）に示すように、図
１の（３）と同じ工程において、フォトレジスト７０の
除去後に、モリブデン・タンタル合金膜７１を含む基板
１上に、プラズマＣＶＤ法等により、ＳｉＮ膜（約１０
０ｎｍ厚）７２とＳｉＯ2 膜（約２００ｎｍ厚）７３と
を、この順に積層したゲート絶縁膜を形成する。
【０１３７】次いで、図１９の（４）に示すように、図
２の（４）と同じ工程において、少なくともＴＦＴ形成
領域に、フォトレジスト２を所定パターンに形成し、こ
れをマスクとして上述したと同様に基板１上のゲート絶
縁膜に（更には基板１にも）段差４を適当な形状及び寸
法で複数個形成する。この段差４は、後述の単結晶シリ
コンのヘテロエピタキシャル成長時のシードであると同
時に単結晶シリコン膜の成長を促進し、その結晶性を高
める作用を有するものであって、深さｄ＝０．３〜０．
４μｍ、幅ｗ＝２〜３μｍ、長さ（紙面垂直方向）＝１
０〜２０μｍであってよく、底辺と側面のなす角（底
角）は直角とする。
【０１３８】次いで、図１９の（５）に示すように、フ
ォトレジスト２の除去後に、図２の（５）と同じ工程に
おいて、上述したと同様に絶縁基板１の一主面におい
て、段差４を含む少なくともＴＦＴ形成領域に、結晶性
サファイア薄膜（厚さ２０〜２００ｎｍ）５０を形成す
る。
【０１３９】次いで、図１９の（６）に示すように、図
２の（６）と同じ工程において、上述したと同様に触媒
ＣＶＤ法によって単結晶シリコンをヘテロエピタキシャ
ル成長し、厚さ例えば０．１μｍ程度の単結晶シリコン
層７として析出させる。この際、下地のゲート電極７１
の側端部７１ａはなだらかな傾斜面となっているので、
この面上には、段差４によるエピタキシャル成長を阻害
せず、段切れなしに単結晶シリコン層７が成長すること
になる。
【０１４０】次いで、図１９の（７）に示すように、図
２の（７）〜図３の（９）の工程を経た後、図３の（１
０）と同じ工程において、表示部のｎＭＯＳＴＦＴのゲ
ート部をフォトレジスト１３でカバーし、露出したｎＭ
ＯＳＴＦＴのソース／ドレイン領域にリンイオン１４を
ドーピング（イオン注入）して、Ｎ- 型層からなるＬＤ
Ｄ部１５を自己整合的に形成する。このとき、ボトムゲ
ート電極７１の存在によって表面高低差（又はパター
ン）を認識し易く、フォトレジスト１３の位置合わせ
（マスク合わせ）を行い易く、アライメントずれが生じ
にくい。
【０１４１】次いで、図２０の（８）に示すように、図
４の（１１）と同じ工程において、ｎＭＯＳＴＦＴのゲ
ート部及びＬＤＤ部をフォトレジスト１６でカバーし、
露出した領域にリン又はひ素イオン１７をドーピング
（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型層からな
るソース部１８及びドレイン部１９を形成する。
【０１４２】次いで、図２０の（９）に示すように、図
４の（１２）と同じ工程において、ｎＭＯＳＴＦＴの全
部をフォトレジスト２０でカバーし、ボロンイオン２１
をドーピング（イオン注入）して周辺駆動回路部のｐＭ
ＯＳＴＦＴのＰ+ 層のソース部及びドレイン部を形成す
る。
【０１４３】次いで、図２０の（１０）に示すように、
図４の（１３）と同じ工程において、能動素子部と受動
素子部をアイランド化するため、フォトレジスト２４を
設け、単結晶シリコン薄膜層を汎用フォトリソグラフィ
及びエッチング技術で選択的に除去する。
【０１４４】次いで、図２０の（１１）に示すように、
図５の（１４）と同じ工程において、プラズマＣＶＤ、
高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＳｉＯ
2 膜５３（約３００ｎｍ厚）とリンシリケートガラス
（ＰＳＧ）膜５４（約３００ｎｍ厚）をこの順に全面に
形成する。なお、ＳｉＯ2 膜５３とＰＳＧ膜５４は上述
した保護膜２５に相当するものである。そして、この状
態で単結晶シリコン膜を上述したと同様に活性化処理す
る。
【０１４５】次いで、図２１の（１２）に示すように、
図５の（１５）と同じ工程において、汎用フォトリソグ
ラフィ及びエッチング技術により、ソース部のコンタク
ト用窓開けを行う。そして、全面に４００〜５００ｎｍ
厚のアルミニウムのスパッタ膜を形成し、汎用フォトリ
ソグラフィ及びエッチング技術により、ＴＦＴのソース
電極２６を形成すると同時に、データライン及びゲート
ラインを形成する。その後に、フォーミングガス中、約
４００℃／１ｈで、シンター処理する。
【０１４６】次いで、図２１の（１３）に示すように、
図５の（１６）と同じ工程において、高密度プラズマＣ
ＶＤ、触媒ＣＶＤ法等により、ＰＳＧ膜（約３００ｎｍ
厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜３
６を全面に形成し、表示用のＴＦＴのドレイン部のコン
タクト用窓開けを行う。
【０１４７】次いで、図２１の（１４）に示すように、
図６の（１７）と同じ工程において、スピンコート等で
２〜３μｍ厚みの感光性樹脂膜２８を形成し、図２１の
（１５）に示すように、汎用フォトリソグラフィ及びエ
ッチング技術により、少なくとも画素部に最適な反射特
性と視野角特性を得るような凹凸形状パターンを形成
し、リフローさせて凹凸粗面２８Ａからなる反射面下部
を形成する。同時に表示用ＴＦＴのドレイン部のコンタ
クト用の樹脂窓開けを行う。
【０１４８】次いで、図２１の（１５）に示すように、
図６の（１９）と同じ工程において、全面に４００〜５
００ｎｍ厚のアルミニウムのスパッタ膜を形成し、汎用
フォトリソグラフィ及びエッチング技術により、表示用
ＴＦＴのドレイン部１９と接続した凹凸形状のアルミニ
ウム等の反射部２９を形成する。
【０１４９】以上のようにして、触媒ＣＶＤ法により結
晶性サファイア薄膜５０及び段差４を低温ヘテロエピタ
キシャル成長のシードとして形成された単結晶シリコン
層７を用いた表示部にボトムゲート型のｎＭＯＳＬＤＤ
−ＴＦＴ（周辺部ではデュアルゲート型のｐＭＯＳＴＦ
Ｔ及びｎＭＯＳＴＦＴからなるＣＭＯＳ駆動回路）を作
り込んだ表示部−周辺駆動回路部一体型のアクティブマ
トリクス基板３０を作製することができる。
【０１５０】図２２は、表示部に設ける上記のボトムゲ
ート型ＭＯＳＴＦＴのゲート絶縁膜をＭｏ・Ｔａの陽極
酸化法で形成した例を示す。
【０１５１】即ち、図１８の（２）の工程後に、図２２
の（３）に示すようにモリブデン・タンタル合金膜７１
を公知の陽極酸化処理することによって、その表面にＴ
ａ2Ｏ5 からなるゲート絶縁膜７４を１００〜２００ｎ
ｍ厚に形成する。
【０１５２】この後の工程は、図２２の（４）に示すよ
うに、図１９の（４）〜（６）の工程と同様にして段差
４、更には結晶性サファイア膜５０を形成し、触媒ＣＶ
Ｄ法により単結晶シリコン膜７をヘテロエピタキシャル
成長した後、図１９の（７）〜図２１の（１５）の工程
と同様にして図２２の（５）に示すように、アクティブ
マトリクス基板３０を作製する。
【０１５３】次に、表示部において、デュアルゲート型
ＭＯＳＴＦＴを製造するには、まず、図１８の（１）〜
図１９の（６）までの工程は、上述したと同様に行う。
【０１５４】即ち、図２３の（７）に示すように、絶縁
膜７２、７３及び基板１に段差４を形成し、更に、結晶
性サファイア膜５０及び段差４をシードとして単結晶シ
リコン層７をヘテロエピタキシャル成長させる。次い
で、図３の（８）と同じ工程において、単結晶シリコン
薄膜７上の全面に、プラズマＣＶＤ、触媒ＣＶＤ等によ
りＳｉＯ2 膜（約２００ｎｍ厚）とＳｉＮ膜（約１００
ｎｍ厚）をこの順に連続形成して絶縁膜８０（これは上
述の絶縁膜８に相当）を形成し、更に、Ｍｏ・Ｔａ合金
のスパッタ膜８１（５００〜６００ｎｍ厚）（これは上
述のスパッタ膜９に相当）を形成する。
【０１５５】次いで、図２３の（８）に示すように、図
３の（９）と同じ工程において、フォトレジストパター
ン１０を形成し、連続したエッチングによりＭｏ・Ｔａ
合金のトップゲート電極８２（これは上述のゲート電極
１２に相当）と、ゲート絶縁膜８３（これは上述のゲー
ト絶縁膜１１に相当）を形成し、単結晶シリコン薄膜層
７を露出させる。
【０１５６】次いで、図２３の（９）に示すように、図
３の（１０）と同じ工程において、ｎＭＯＳＴＦＴのト
ップゲート部をフォトレジスト１３でカバーし、露出し
た表示用のｎＭＯＳＴＦＴのソース／ドレイン領域にリ
ンイオン１４をドーピング（イオン注入）して、Ｎ- 型
層のＬＤＤ部１５を形成する。
【０１５７】次いで、図２３（１０）に示すように、図
４の（１１）と同じ工程において、ｎＭＯＳＴＦＴのゲ
ート部及びＬＤＤ部をフォトレジスト１６でカバーし、
露出した領域にリン又はひ素イオン１７をドーピング
（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型層からな
るソース部１８及びドレイン部１９を形成する。
【０１５８】次いで、図２４の（１１）に示すように、
図４の（１２）と同じ工程において、ｐＭＯＳＴＦＴの
ゲート部をフォトレジスト２０でカバーし、露出した領
域にボロンイオン２１をドーピング（イオン注入）して
周辺駆動回路部のｐＭＯＳＴＦＴのＰ+ 層のソース部及
びドレイン部を形成する。
【０１５９】次いで、図２４の（１２）に示すように、
図４の（１３）と同じ工程において、能動素子部と受動
素子部をアイランド化するため、フォトレジスト２４を
設け、能動素子部と受動素子部以外の単結晶シリコン薄
膜層を汎用フォトリソグラフィ及びエッチング技術で選
択的に除去する。
【０１６０】次いで、図２４の（１３）に示すように、
図５の（１４）と同じ工程において、プラズマＣＶＤ、
高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＳｉＯ
2 膜５３（約２００ｎｍ厚）とリンシリケートガラス
（ＰＳＧ）膜５４（約３００ｎｍ厚）を全面に形成す
る。これらの膜５３、５４は上述の保護膜２５に相当す
る。そして、単結晶シリコン層７を活性化処理する。
【０１６１】次いで、図２４の（１４）に示すように、
図５の（１５）と同じ工程において、ソース部のコンタ
クト用窓開けを行う。そして、全面に４００〜５００ｎ
ｍ厚のアルミニウム等のスパッタ膜を形成し、汎用フォ
トリソグラフィ及びエッチング技術により、ソース電極
２６を形成すると同時に、データライン及びゲートライ
ンを形成する。
【０１６２】次いで、図２５の（１５）に示すように、
図５の（１６）と同じ工程でＰＳＧ膜（約３００ｎｍ
厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜３
６を全面に形成し、表示用のＴＦＴのドレイン部のコン
タクト用窓開けを行う。
【０１６３】次いで、図２５の（１６）に示すように、
全面に、スピンコート等で２〜３μｍ厚みの感光性樹脂
膜２８を形成し、図２５の（１７）に示すように、図６
の（１８）、（１９）の工程と同様に、少なくとも画素
部に凹凸粗面２８Ａからなる反射面下部を形成し、同時
に表示用ＴＦＴのドレイン部のコンタクト用の樹脂窓開
けを行い、更に表示用ＴＦＴのドレイン部１９と接続し
た、最適な反射特性と視野角特性を得るための凹凸形状
のアルミニウム等の反射部２９を形成する。
【０１６４】以上のようにして、触媒ＣＶＤ法により結
晶性サファイア膜５０及び段差４をヘテロエピタキシャ
ル成長のシードとして形成された単結晶シリコン層７を
用い、表示部にデュアルゲート型のｎＭＯＳＬＤＤＴＦ
Ｔを、周辺駆動回路部にデュアルゲート型のｐＭＯＳＴ
ＦＴ及びｎＭＯＳＴＦＴからなるＣＭＯＳ駆動回路を作
り込んだ表示部−周辺駆動回路部一体型のアクティブマ
トリクス基板３０を作製することができる。
【０１６５】＜第４の実施の形態＞図２６〜図３１は、
本発明の第４の実施の形態を示すものである。
【０１６６】本実施の形態では、上述した実施の形態と
は異なり、トップゲート部のゲート電極をアルミニウム
等の比較的耐熱性の低い材料で形成している。
【０１６７】まず、表示部にトップゲート型ＭＯＳＴＦ
Ｔを、周辺駆動回路にデュアルゲート型ＭＯＳＴＦＴを
設ける場合には、上述した第１の実施の形態における図
１の（１）〜図２の（７）までの工程は同様に行って、
図２６の（７）に示すように、周辺駆動回路部のｐＭＯ
ＳＴＦＴ部にＮ型ウエル７Ａを形成する。
【０１６８】次いで、図２６の（８）に示すように、周
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部をフォトレジスト１３
でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレイ
ン領域にリンイオン１４を例えば２０ｋＶで５×１０13
ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオン注
入）して、Ｎ- 型層からなるＬＤＤ部１５を自己整合的
に形成する。
【０１６９】次いで、図２７の（９）に示すように、周
辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎ
ＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴ
のゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はひ素イオン１７を例えば２
０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でド
ーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型
層からなるソース部１８及びドレイン部１９とＬＤＤ部
１５とを形成する。この場合、仮想線のようにレジスト
１３を残し、これを覆うようにレジスト１６を設けれ
ば、レジスト１６形成時のマスクの位置合せをレジスト
１３を目安にでき、マスク合せが容易となり、アライメ
ントずれも少なくなる。
【０１７０】次いで、図２７の（１０）に示すように、
周辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳ
ＴＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジ
スト２０でカバーし、露出した領域にボロンイオン２１
を例えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のド
ーズ量でドーピング（イオン注入）してｐＭＯＳＴＦＴ
のＰ+ 層のソース部２２及びドレイン部２３を形成す
る。
【０１７１】次いで、レジスト２０の除去後に、図２７
の（１１）に示すように、単結晶シリコン層７、７Ａを
上述したと同様に活性化処理し、更に表面にゲート絶縁
膜１２、ゲート電極材料（アルミニウム又は１％Ｓｉ入
りアルミニウム等）１１を形成する。ゲート電極材料層
１１は真空蒸着法又はスパッタ法で形成可能である。
【０１７２】次いで、上述したと同様に、各ゲート部を
パターニングした後、能動素子部と受動素子部をアイラ
ンド化し、更に図２８の（１２）に示すように、ＳｉＯ
2 膜（約２００ｎｍ厚）及びリンシリケートガラス（Ｐ
ＳＧ）膜（約３００ｎｍ厚）をこの順に全面に連続形成
して保護膜２５を形成する。
【０１７３】次いで、図２８の（１３）に示すように、
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示
用ＴＦＴのソース部のコンタクト用窓開けを行う。
【０１７４】そして、全面に５００〜６００ｎｍ厚のア
ルミニウム又は１％Ｓｉ入りアルミニウム等のスパッタ
膜を形成し、汎用フォトリソグラフィ及びエッチング技
術により、周辺駆動回路及び表示部のすべてのＴＦＴの
ソース電極２６と周辺駆動回路部のドレイン電極２７を
形成すると同時に、データライン及びゲートラインを形
成する。その後に、フォーミングガス（Ｎ2 ＋Ｈ2 ）
中、約４００℃／１ｈで、シンター処理する。
【０１７５】次いで、図５の（１６）〜図６の（１９）
と同様にして単結晶シリコン層７を用いた表示部及び周
辺駆動回路部にそれぞれ、アルミニウム又は１％Ｓｉ入
りアルミニウム等をゲート電極とするトップゲート型の
ｎＭＯＳＬＤＤ−ＴＦＴ、デュアルゲート型のｐＭＯＳ
ＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ駆動回路
を作り込んだ表示部−周辺駆動回路部一体型のアクティ
ブマトリクス基板３０を作製することができる。
【０１７６】本実施の形態では、単結晶シリコン層７の
活性化処理後にアルミニウム又は１％Ｓｉ入りアルミニ
ウム等のゲート電極１１を形成しているので、その活性
化処理時の熱の影響はゲート電極材料の耐熱性とは無関
係となるため、トップゲート電極材料として比較的耐熱
性が低く、低コストのアルミニウム又は１％Ｓｉ入りア
ルミニウム等でも使用可能となり、電極材料の選択の幅
も広がる。これは、表示部がボトムゲート型ＭＯＳＴＦ
Ｔの場合も同様である。
【０１７７】次に、表示部にデュアルゲート型ＭＯＳＴ
ＦＴ、周辺駆動回路はデュアルゲート型ＭＯＳＴＦＴを
設ける場合には、上述した第３の実施の形態における図
１８の（１）〜図１９の（６）までの工程は同様に行っ
て、図２９の（６）に示すように、周辺駆動回路部のｐ
ＭＯＳＴＦＴ部にＮ型ウエル７Ａを形成する。
【０１７８】次いで、図２９の（７）に示すように、図
２６の（８）と同様にして、表示部のＴＦＴ部にリンイ
オン１４をドープしてＬＤＤ部１５を形成する。
【０１７９】次いで、図３０の（８）に示すように、図
２７の（９）と同様にして表示部及び周辺駆動回路部の
ｎＭＯＳＴＦＴ部にリンイオン１７をドープしてＮ+ 型
ソース領域１８及びドレイン領域１９をそれぞれ形成す
る。
【０１８０】次いで、図３０の（９）に示すように、図
２７の（１０）と同様にして周辺駆動回路部のｐＭＯＳ
ＴＦＴ部にボロンイオン２１をドープしてＰ+ 型ソース
領域２２及びドレイン領域２３をそれぞれ形成する。
【０１８１】次いで、レジスト２０の除去後に、図３０
の（１０）に示すように、単結晶シリコン層７をパター
ニングして能動素子部と受動素子部をアイランド化した
後、図３１の（１１）に示すように、単結晶シリコン層
７、７Ａを上述したと同様に活性化処理し、更に表示部
では表面にゲート絶縁膜８０を形成し、周辺駆動回路部
では表面にゲート絶縁膜１２を形成する。
【０１８２】次いで、図３１の（１２）に示すように、
全面にスパッタ法で成膜したアルミニウムをパターニン
グして、表示部の各上部ゲート電極８３、周辺駆動回路
部の各上部ゲート電極１１を形成する。
【０１８３】次いで、図３１の（１３）に示すように、
ＳｉＯ2 膜（約２００ｎｍ厚）及びリンシリケートガラ
ス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に全面に連
続形成して保護膜２５を形成する。
【０１８４】次いで、上述したと同様にして、周辺駆動
回路及び表示部のすべてのＴＦＴのソース電極２６と周
辺駆動回路部のドレイン電極２７を形成し、単結晶シリ
コン層７を用いた表示部及び周辺駆動回路部にそれぞ
れ、アルミニウム等をゲート電極とするデュアルゲート
型のｎＭＯＳＬＤＤ−ＴＦＴ、デュアルゲート型のｐＭ
ＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ駆動
回路を作り込んだ表示部−周辺駆動回路部一体型のアク
ティブマトリクス基板３０を作製することができる。
【０１８５】本実施の形態でも、単結晶シリコン層７の
活性化処理後にアルミニウム等のゲート電極１１、８３
を形成しているので、その活性化処理時の熱の影響はゲ
ート電極材料の耐熱性とは無関係となるため、トップゲ
ート電極材料として比較的耐熱性が低く、低コストのア
ルミニウム等でも使用可能となり、電極材料の選択の幅
も広がる。なお、図３１の（１２）の工程でソース電極
２６を（更にはドレイン電極も）同時に形成することが
できるが、この場合には製法上のメリットがある。
【０１８６】なお、上述したいずれの実施の形態におい
ても、例えばボトムゲート型又はトップゲート型又はデ
ュアルゲート型ＭＯＳＴＦＴを作製するに際し、図３２
（Ａ）に概略的に示すように、段差４を設けるとこの上
に成長する単結晶シリコン膜７が薄いために段切れ（接
続不良）や細り（抵抗の増大）を生じることがあるの
で、ソース電極２６（又はドレイン電極）との接続を確
実に行うためには、図３２（Ｂ）、（Ｃ）に示すよう
に、その電極を段差４を含む領域上に被着することが望
ましい。
【０１８７】なお、図２６の（８）の工程又は図２９の
（７）の工程において、単結晶シリコン層７上にトップ
ゲート絶縁膜の形成後に、イオン注入、活性化処理し、
その後にトップゲート電極、ソース、ドレイン電極をア
ルミニウムで同時に形成してよい。
【０１８８】また、上記した段差４は、図３３（Ａ）に
示すように、上述の例では基板１に（更にはその上のＳ
ｉＮ等の膜にも）形成したが、例えば図３３（Ｂ）に示
すように、基板１上の結晶性サファイア膜５０（これは
ガラス基板１からのイオンの拡散ストッパ機能があ
る。）に形成することもできる。この結晶性サファイア
薄膜５０の代わりに、或いはこの結晶性サファイア膜の
下に上述したゲート絶縁膜７２及び７３を設け、これに
段差４を形成してもよい。結晶性サファイア膜５０に段
差４を設けた例を図３３（Ｃ）、（Ｄ）、（Ｅ）にそれ
ぞれ例示した。
【０１８９】＜第５の実施の形態＞図３４〜図３６は、
本発明の第５の実施の形態を示すものである。
【０１９０】本実施の形態では、上述した段差４の外側
に（即ち、段差以外の基板１上に）各ＴＦＴを形成した
各種の例を示す。なお、単結晶シリコン層７やゲート／
ソース／ドレイン電極２６、２７については簡略に図示
している。
【０１９１】まず、図３４はトップゲート型ＴＦＴを示
すが、（ａ）は段差による凹部４をソース側の一辺にソ
ース領域に沿って形成し、この凹部以外の基板平坦面上
において単結晶シリコン層７上にゲート絶縁膜１２及び
ゲート電極１１を形成している。同様に、（ｂ）は、段
差による凹部４をソース領域のみならずチャンネル長方
向にドレイン領域端まで沿って２辺に亘ってＬ字パター
ンに形成した例、（ｃ）は同様の凹部４をＴＦＴ能動領
域を囲むように４辺に亘って矩形状に形成した例を示
す。また、（ｄ）は同様の凹部４を３辺に亘って形成し
た例、（ｅ）は同様の凹部４を２辺に亘ってＬ字パター
ンに形成した例であるが、いずれも、隣接する凹部４−
４間は連続していない。
【０１９２】このように、各種パターンの凹部４を形成
可能であると共に、ＴＦＴを凹部４以外の平坦面上に設
けているので、ＴＦＴの作製が容易となる。
【０１９３】図３５は、ボトムゲート型ＭＯＳＴＦＴの
場合であるが、図３４に示した各種パターンの段差（又
は凹部）４を同様に形成することができる。即ち、図３
５（ａ）は図３４（ａ）に対応した例であって、ボトム
ゲート型ＭＯＳＴＦＴを段差による凹部４以外の平坦面
上に形成したものである。同様に、図３５（ｂ）は図３
４（ｂ）に、図３５（ｃ）は図３４（ｃ）や（ｄ）に対
応した例を示す。図３５（ｄ）は結晶性サファイア膜５
０に段差４を設けた場合である。
【０１９４】図３６は、デュアルゲート型ＭＯＳＴＦＴ
の場合であるが、これも図３４に示した各種パターンの
段差（又は凹部）４を同様に形成することができ、例え
ば図３４（ｃ）に示した段差４の内側領域の平坦面上に
デュアルゲート型ＭＯＳＴＦＴを作製することができ
る。
【０１９５】＜第６の実施の形態＞図３７〜図３９は、
本発明の第６の実施の形態を示すものである。
【０１９６】図３７の例は、自己整合型ＬＤＤ構造のＴ
ＦＴ、例えばトップゲート型ＬＤＤ−ＴＦＴを複数個連
ねたダブルゲート型ＭＯＳＴＦＴに関するものである。
【０１９７】これによれば、ゲート電極１１を２つに分
岐させ、一方を第１のゲートとして第１のＬＤＤ−ＴＦ
Ｔ用、他方を第２のゲートとしての第２のＬＤＤ−ＴＦ
Ｔ用として用いる（但し、単結晶シリコン層の中央部に
おいてゲート電極間にＮ+ 型領域１００を設け、低抵抗
化を図っている）。この場合、各ゲートに異なる電圧を
印加してもよいし、また何らかの原因で一方のゲートが
動作不能になったとしても、残りのゲートを用いること
によってソース／ドレイン間でのキャリアの移動を行
え、信頼性の高いデバイスを提供できることになる。ま
た、第１のＬＤＤ−ＴＦＴと第２のＬＤＤ−ＴＦＴとを
直列に２個接続して各画素を駆動する薄膜トランジスタ
を形成するようにしたので、オフしているときに、各薄
膜トランジスタのソース−ドレイン間に印加される電圧
を大幅に減少させることができる。したがって、オフ時
に流れるリーク電流を少なくすることができ、液晶ディ
スプレイのコントラスト及び画質を良好に改善すること
ができる。また、上記ＬＤＤトランジスタにおける低濃
度ドレイン領域と同じ半導体層のみを用いて上記２つの
ＬＤＤトランジスタを接続するようにしているので、各
トランジスタ間の接続距離を短くすることができ、ＬＤ
Ｄトランジスタを２個つなげても所要面積が大きくなら
ないようにすることができる。なお、上記の第１、第２
のゲートは互いに完全に分離し、独立して動作させるこ
とも可能である。
【０１９８】図３８の例は、ボトムゲート型ＭＯＳＴＦ
Ｔをダブルゲート構造としたもの（Ａ）と、デュアルゲ
ート型ＭＯＳＴＦＴをダブルゲート構造としたもの
（Ｂ）である。
【０１９９】これらのダブルゲート型ＭＯＳＴＦＴも、
上記のトップゲート型と同様の利点を有するが、このう
ちデュアルゲート型の場合は更に、上下のゲート部のい
ずれかが動作不能となっても一方のゲート部を使用でき
ることも利点である。
【０２００】図３９には、上記の各ダブルゲート型ＭＯ
ＳＴＦＴの等価回路図を示している。なお、上記におい
ては、ゲートを２つに分岐したが、３つ又はそれ以上に
分岐又は分割することもできる。これらのダブルゲート
又はマルチゲート構造において、チャンネル領域内に２
以上の分岐した同電位のゲート電極を有するか、又は分
割された異電位又は同電位のゲート電極を有していてよ
い。
【０２０１】＜第７の実施の形態＞図４０は、本発明の
第７の実施の形態を示すものであって、ｎＭＯＳＴＦＴ
のデュアルゲート型構造のＴＦＴにおいて、上下のゲー
ト部のいずれか一方をトランジスタ動作させるが、他方
のゲート部は次のように動作させている。
【０２０２】即ち、図４０（Ａ）は、ｎＭＯＳＴＦＴに
おいて、トップゲート側のゲート電極に常に任意の負電
圧を印加してバックチャンネルのリーク電流を低減させ
るものである。トップゲート電極をオープンにする場合
は、ボトムゲート型として使用するときである。また、
図４０（Ｂ）は、ボトムゲート側のゲート電極に常に任
意の負電圧を印加してバックチャンネルのリーク電流を
低減させるものである。この場合も、ボトムゲート電極
をオープンにすると、トップゲート型として使用でき
る。なお、ｐＭＯＳＴＦＴの場合には、常に任意の正電
圧をゲート電極に印加すれば、バックチャンネルのリー
ク電流を減らせる。
【０２０３】いずれも、単結晶シリコン層７と絶縁膜と
の界面は結晶性が悪く、リーク電流が流れやすいが、上
記のような電極の負電圧印加によってリーク電流を遮断
できる。これは、ＬＤＤ構造の効果と併せて、有利とな
る。また、ガラス基板１側から入射する光でリーク電流
が流れることがあるが、ボトムゲート電極で光を遮断す
るので、リーク電流を低減できる。
【０２０４】＜第８の実施の形態＞図４１〜図４７は、
本発明の第８の実施の形態を示すものである。
【０２０５】本実施の形態は、基板には上述した如き段
差（凹部）を設けず、基板の平坦面上に上述した物質層
（例えば結晶性サファイア膜）を形成し、この物質層を
シードとして触媒ＣＶＤ法により単結晶シリコン層をヘ
テロエピタキシャル成長させ、これを用いてトップゲー
ト型ＭＯＳＴＦＴを表示部に、デュアルゲート型ＭＯＳ
ＴＦＴを周辺駆動回路部に構成したアクティブマトリク
ス反射型液晶表示装置（ＬＣＤ）に関するものである。
【０２０６】図４１〜図４７について、本実施の形態に
よるアクティブマトリクス反射型ＬＣＤをその製造工程
に従って説明する。但し、図４１〜図４６において、各
図の左側は表示部の製造工程、右側は周辺駆動回路部の
製造工程を示す。
【０２０７】まず、図４１の（１）に示すように、ほう
けい酸ガラス、石英ガラス、透明性結晶化ガラスなどの
絶縁基板１の一主面において、モリブデン／タンタル
（Ｍｏ・Ｔａ）合金のスパッタ膜７１（５００〜６００
ｎｍ厚）を形成する。
【０２０８】次いで、図４１の（２）に示すように、フ
ォトレジスト７０を所定パターンに形成し、これをマス
クにしてＭｏ・Ｔａ膜７１をテーパエッチングし、側端
部７１ａが台形状に２０〜４５度でなだらかに傾斜した
ゲート電極７１を形成する。
【０２０９】次いで、図４１の（３）に示すように、フ
ォトレジスト７０の除去後に、モリブデン・タンタル合
金膜７１を含む基板１上に、プラズマＣＶＤ法等によ
り、ＳｉＮ膜（約１００ｎｍ厚）７２とＳｉＯ2 膜（約
２００ｎｍ厚）７３とを、この順に積層したゲート絶縁
膜を形成する。
【０２１０】次いで、図４２の（４）に示すように、絶
縁基板１の一主面上において、少なくともＴＦＴ形成領
域に、結晶性サファイア膜（厚さ２０〜２００ｎｍ）５
０を形成する。この結晶性サファイア膜５０は、高密度
プラズマＣＶＤ法や、触媒ＣＶＤ法（特開昭６３−４０
３１４号公報参照）等により、トリメチルアルミニウム
ガスなどを酸化性ガス（酸素・水分）で酸化し、結晶化
させて作成する。絶縁基板１として高耐熱性ガラス基板
（８〜１２インチφ、７００〜８００μｍ厚）が使用可
能である。
【０２１１】次いで、図４２の（５）に示すように、図
２の（６）と同様に、触媒ＣＶＤ法（基板温度２００〜
８００℃）によって、単結晶シリコン層７を数μｍ〜
０．００５μｍ（例えば０．１μｍ）の厚みにヘテロエ
ピタキシャル成長させる。基板１がほうけい酸ガラスの
場合は基板温度を２００〜６００℃とし、石英ガラスや
結晶化ガラス、セラミック基板の場合は基板温度を６０
０〜８００℃とする。
【０２１２】上記のようにして堆積した単結晶シリコン
層７はサファイア膜５０が単結晶シリコンと良好な格子
整合を示すために、例えば（１００）面が基板上にヘテ
ロエピタキシャル成長する。
【０２１３】こうして、触媒ＣＶＤ法とヘテロエピタキ
シャル成長によって基板１上に単結晶シリコン層７を析
出させた後、上述したと同様にして、単結晶シリコン層
７をチャンネル領域とするトップゲート型又はデュアル
ゲート型ＭＯＳＴＦＴの作製を行う。
【０２１４】まず、上記のエピタキシャル成長による単
結晶シリコン層７の全面にＰ型キャリア不純物、例えば
ボロンイオンを適量ドーピングして比抵抗を調整する。
また、ｐＭＯＳＴＦＴ形成領域のみ、選択的にＮ型キャ
リア不純物をドーピングしてＮ型ウエルを形成する。例
えば、ｐチャンネルＴＦＴ部をフォトレジスト（図示せ
ず）でマスクし、Ｐ型不純物イオン（例えばＢ+ ）を１
０ｋＶで２．７×１０ 11ａｔｏｍｓ／ｃｍ2 のドーズ量
でドーピングし、比抵抗を調整する。また、図４２の
（６）に示すように、ｐＭＯＳＴＦＴ形成領域の不純物
濃度制御のため、ｎＭＯＳＴＦＴ部をフォトレジスト６
０でマスクし、Ｎ型不純物イオン（例えばＰ+ ）６５を
１０ｋＶで１×１０11ａｔｏｍｓ／ｃｍ2 のドーズ量で
ドーピングし、Ｎ型ウエル７Ａを形成する。
【０２１５】次いで、図４３の（７）に示すように、単
結晶シリコン層７の全面上に、プラズマＣＶＤ、高密度
プラズマＣＶＤ、触媒ＣＶＤ法等でＳｉＯ2 （約２００
ｎｍ厚）とＳｉＮ（約１００ｎｍ厚）をこの順に連続形
成してゲート絶縁膜８を形成し、更に、モリブデン・タ
ンタル（Ｍｏ・Ｔａ）合金のスパッタ膜９（５００〜６
００ｎｍ厚）を形成する。
【０２１６】次いで、図４３の（８）に示すように、汎
用のフォトリソグラフィ技術により、表示領域のＴＦＴ
部と、周辺駆動領域のＴＦＴ部とのそれぞれの段差領域
（凹部内）にフォトレジストパターン１０を形成し、連
続したエッチングにより、（Ｍｏ・Ｔａ）合金のゲート
電極１１とゲート絶縁膜（ＳｉＮ／ＳｉＯ2 ）１２とを
形成し、単結晶シリコン層７を露出させる。（Ｍｏ・Ｔ
ａ）合金膜９は酸系エッチング液、ＳｉＮはＣＦ4 ガス
のプラズマエッチング、ＳｉＯ2 はフッ酸系エッチング
液で処理する。
【０２１７】次いで、図４３の（９）に示すように、周
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部をフォトレジスト１３
でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレイ
ン領域にリンイオン１４を例えば２０ｋＶで５×１０13
ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオン注
入）して、Ｎ- 型層からなるＬＤＤ部１５を自己整合的
（セルフアライン）に形成する。
【０２１８】次いで、図４４の（１０）に示すように、
周辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域の
ｎＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦ
Ｔのゲート及びＬＤＤ部とをフォトレジスト１６でカバ
ーし、露出した領域にリン又はひ素イオン１７を例えば
２０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量で
ドーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ+
型層からなるソース部１８及びドレイン部１９とＬＤＤ
部１５とを形成する。
【０２１９】次いで、図４４の（１１）に示すように、
周辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳ
ＴＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジ
スト２０でカバーし、露出した領域にボロンイオン２１
を例えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のド
ーズ量でドーピング（イオン注入）してｐＭＯＳＴＦＴ
のＰ+ 層のソース部２２及びドレイン部２３を形成す
る。なお、この作業は、ｎＭＯＳ周辺駆動回路の場合は
ｐＭＯＳＴＦＴが無いので、不要な作業である。
【０２２０】次いで、図４４の（１２）に示すように、
ＴＦＴ、ダイオードなどの能動素子部や、抵抗、インダ
クタンスなどの受動素子部をアイランド化するため、フ
ォトレジスト２４を設け、周辺駆動領域及び表示領域の
すべての能動素子部及び受動素子部以外の単結晶シリコ
ン薄膜層を汎用フォトリソグラフィ及びエッチング技術
で除去する。エッチング液はフッ酸系である。
【０２２１】次いで、図４５の（１３）に示すように、
プラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法
等により、ＳｉＯ2 膜（約２００ｎｍ厚）及びリンシリ
ケートガラス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順
に全面に連続形成して保護膜２５を形成する。
【０２２２】そして、この状態で単結晶シリコン層を活
性化処理する。この活性化においてハロゲン等のランプ
アニール条件は約１０００℃、約１０秒程度であり、こ
れに耐えるゲート電極材が必要であるが、高融点のＭｏ
・Ｔａ合金は適している。このゲート電極材は従って、
ゲート部のみならず配線として広範囲に亘って引き廻し
て設けることができる。なお、ここでは高価なエキシマ
レーザーアニールは使用しないが、仮に利用するとすれ
ば、その条件はＸｅＣｌ（３０８ｎｍ波長）で全面、又
は能動素子部及び受動素子部のみの選択的な９０％以上
のオーバーラップスキャンニングが望ましい。
【０２２３】次いで、図４５の（１４）に示すように、
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示
用ＴＦＴのソース部のコンタクト用窓開けを行う。
【０２２４】そして、全面に５００〜６００ｎｍ厚のア
ルミニウム又は１％Ｓｉ入りアルミニウム等のスパッタ
膜を形成し、汎用フォトリソグラフィ及びエッチング技
術により、周辺駆動回路及び表示部のすべてのＴＦＴの
ソース電極２６と周辺駆動回路部のドレイン電極２７を
形成すると同時に、データライン及びゲートラインを形
成する。その後に、フォーミングガス（Ｎ2 ＋Ｈ2 ）
中、約４００℃／１ｈで、シンター処理する。
【０２２５】次いで、図４５の（１５）に示すように、
プラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法
等により、ＰＳＧ膜（約３００ｎｍ厚）及びＳｉＮ膜
（約３００ｎｍ厚）からなる絶縁膜３６を全面に形成す
る。次いで、表示用ＴＦＴのドレイン部のコンタクト用
窓開けを行う。なお、画素部のＳｉＯ2 、ＰＳＧ及びＳ
ｉＮ膜は除去する必要はない。
【０２２６】次いで、図６の（１８）で述べたと同様の
目的で、図４６の（１６）に示すように、全面に、スピ
ンコート等で２〜３μｍ厚みの感光性樹脂膜２８を形成
し、図４６の（１７）に示すように、汎用フォトリソグ
ラフィ及びエッチング技術により、少なくとも画素部に
最適な反射特性と視野角特性を得るための凹凸形状パタ
ーンを形成し、リフローさせて凹凸粗面２８Ａからなる
反射面下部を形成する。同時に表示用ＴＦＴのドレイン
部のコンタクト用の樹脂窓開けを行う。
【０２２７】次いで、図４６の（１８）に示すように、
全面に４００〜５００ｎｍ厚のアルミニウム又は１％Ｓ
ｉ入りアルミニウム等のスパッタ膜を形成し、汎用フォ
トリソグラフィ及びエッチング技術により、画素部以外
のアルミニウム膜等を除去し、表示用ＴＦＴのドレイン
部１９と接続した凹凸形状のアルミニウム等の反射部２
９を形成する。これは表示用の画素電極として用いられ
る。その後に、フォーミングガス中、約３００℃／１ｈ
でシンター処理し、コンタクトを十分にする。尚、反射
率を高めるために、アルミニウム系に代えて銀又は銀合
金を使用してもよい。
【０２２８】以上のようにして、触媒ＣＶＤ法により結
晶性サファイア膜５０を低温ヘテロエピタキシャル成長
のシードとして単結晶シリコン層７を形成し、この単結
晶シリコン層７を用いた表示部及び周辺駆動回路部にそ
れぞれ、トップゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、デ
ュアルゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで
構成するＣＭＯＳ回路を作り込んだ表示部−周辺駆動回
路部一体型のアクティブマトリクス基板３０を作製する
ことができる。
【０２２９】こうして得られたアクティブマトリクス基
板（駆動基板）３０を用いて、図６で述べたと同様にし
て図４７の反射型液晶表示装置（ＬＣＤ）を製造する。
【０２３０】本実施の形態では、上述した第１の実施の
形態で述べた優れた効果が得られることは明らかであ
る。その上、基板１に段差を設けることなしに結晶性サ
ファイア膜５０のみによって単結晶シリコン層７をヘテ
ロエピタキシャル成長させているので、段差の形成工程
を省略し、より製造工程を簡略化できると共に、成長す
る単結晶シリコン層の段切れ等の問題も解消できること
になる。
【０２３１】＜第９の実施の形態＞図４８〜図５０につ
いて、本発明の第９の実施の形態を説明する。
【０２３２】本実施の形態は、上述の第８の実施の形態
と比べて、同様のトップゲート型ＭＯＳＴＦＴを表示部
に、デュアルゲート型ＭＯＳＴＦＴを周辺駆動回路部に
有するが、上述の第８の実施の形態とは異なって、透過
型ＬＣＤに関するものである。即ち、図４１の（１）か
ら図４５の（１５）に示す工程までは同様であるが、そ
の工程後に、図４８の（１６）に示すように、絶縁膜２
５、３６に表示用ＴＦＴのドレイン部コンタクト用の窓
開け１９を行うと同時に、透過率向上のために画素開口
部の不要なＳｉＯ2 、ＰＳＧ及びＳｉＮ膜を除去する。
【０２３３】次いで、図４８の（１７）に示すように、
全面にスピンコート等で２〜３μｍ厚みの感光性アクリ
ル系透明樹脂の平坦化膜２８Ｂを形成し、汎用フォトリ
ソグラフィにより、表示用ＴＦＴのドレイン側の透明樹
脂２８Ｂの窓開けを行い、所定条件で硬化させる。
【０２３４】次いで、図４８の（１８）に示すように、
全面に１３０〜１５０ｎｍ厚のＩＴＯスパッタ膜を形成
し、汎用フォトリソグラフィ及びエッチング技術によ
り、表示用ＴＦＴのドレイン部１９とコンタクトしたＩ
ＴＯ透明電極４１を形成する。そして、熱処理（フォー
ミングガス中、２００〜２５０℃／１ｈ）により、表示
用ＴＦＴのドレインとＩＴＯのコンタクト抵抗の低減化
とＩＴＯ透明度の向上を図る。
【０２３５】そして、図４９に示すように、対向基板３
２と組み合わせ、上述の第８の実施の形態と同様にして
透過型ＬＣＤを組み立てる。但し、ＴＦＴ基板側にも偏
光板を貼り合わせる。この透過型ＬＣＤでは、実線のよ
うに透過光が得られるが、一点鎖線のように対向基板３
２側からの透過光が得られるようにもできる。
【０２３６】この透過型ＬＣＤの場合、次のようにして
オンチップカラーフィルタ（ＯＣＣＦ）構造とオンチッ
プブラック（ＯＣＢ）構造を作製することができる。
【０２３７】即ち、図４１の（１）〜図４５の（１４）
までの工程は上記の工程に準じて行うが、その後、図５
０の（１５）に示すように、ＰＳＧ／ＳｉＯ2 の絶縁膜
２５のドレイン部も窓開けしてドレイン電極用のアルミ
ニウム埋込み層４１Ａを形成した後、ＳｉＮ／ＰＳＧの
絶縁膜３６を形成する。
【０２３８】次いで、図５０の（１６）に示すように、
Ｒ、Ｇ、Ｂの各色を各セグメント毎に顔料分散したフォ
トレジスト６１を所定厚さ（１〜１．５μｍ）で形成し
た後、図５０の（１７）に示すように、汎用フォトリソ
グラフィ技術で所定位置（各画素部）のみを残すパター
ニングで各カラーフィルタ層６１（Ｒ）、６１（Ｇ）、
６１（Ｂ）を形成する（オンチップカラーフィルタ構
造）。この際、ドレイン部の窓開けも行う。なお、不透
明なセラミック基板は使用できない。
【０２３９】次いで、図５０の（１７）に示すように、
表示用ＴＦＴのドレインに連通するコンタクトホール
に、カラーフィルタ層上にかけてブラックマスク層とな
る遮光層４３を金属のパターニングで形成する。例え
ば、スパッタ法により、モリブデンを２００〜２５０ｎ
ｍ厚で成膜し、表示用ＴＦＴを覆って遮光する所定の形
状にパターニングする（オンチップブラック構造）。
【０２４０】次いで、図５０の（１８）に示すように、
透明樹脂の平坦化膜２８Ｂを形成し、更にこの平坦化膜
に設けたスルーホールにＩＴＯ透明電極４１を遮光層４
３に接続するように形成する。
【０２４１】このように、表示アレイ部上に、カラーフ
ィルタ６１やブラックマスク４３を作り込むことによ
り、液晶表示パネルの開口率を改善し、またバックライ
トも含めたディスプレイモジュールの低消費電力化が実
現する。
【０２４２】＜第１０の実施の形態＞図５１〜図５９
は、本発明の第１０の実施の形態を示すものである。
【０２４３】本実施の形態では、周辺駆動回路部は上述
した第８の実施の形態と同様のデュアルゲート型のｐＭ
ＯＳＴＦＴとｎＭＯＳＴＦＴとからなるＣＭＯＳ駆動回
路で構成する。表示部は反射型ではあるが、ＴＦＴを各
種ゲート構造のものとして、種々の組み合わせにしてい
る。
【０２４４】即ち、図５１（Ａ）は、上述した第８の実
施の形態と同様のトップゲート型のｎＭＯＳＬＤＤ−Ｔ
ＦＴを表示部に設けているが、図５１（Ｂ）に示す表示
部にはボトムゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、図５
１（Ｃ）に示す表示部にはデュアルゲート型のｎＭＯＳ
ＬＤＤ−ＴＦＴをそれぞれ設けている。これらのボトム
ゲート型、デュアルゲート型ＭＯＳＴＦＴのいずれも、
後述のように、周辺駆動回路部のデュアルゲート型ＭＯ
ＳＴＦＴと共通の工程で作製可能であるが、特にデュア
ルゲート型の場合には上下のゲート部によって駆動能力
が向上し、高速スイッチングに適し、また上下のゲート
部のいずれかを選択的に用いて場合に応じてトップゲー
ト型又はボトムゲート型として動作させることもでき
る。
【０２４５】なお、図５１（Ｂ）のボトムゲート型ＭＯ
ＳＴＦＴにおいて、図中の７１はＭｏ・Ｔａ等のゲート
電極であり、７２はＳｉＮ膜及び７３はＳｉＯ2 膜であ
ってゲート絶縁膜を形成し、このゲート絶縁膜上にはト
ップゲート型ＭＯＳＴＦＴと同様の単結晶シリコン層を
用いたチャンネル領域等が形成されている。また、図４
９（Ｃ）のデュアルゲート型ＭＯＳＴＦＴにおいて、下
部ゲート部はボトムゲート型ＭＯＳＴＦＴと同様である
が、上部ゲート部は、ゲート絶縁膜７３をＳｉＯ2 膜と
ＳｉＮ膜で形成し、この上に上部ゲート電極７４を設け
ている。
【０２４６】次に、上記のボトムゲート型ＭＯＳＴＦＴ
の製造方法を図５２〜図５６で、上記のデュアルゲート
型ＭＯＳＴＦＴの製造方法を図５７〜図５９でそれぞれ
説明する。なお、周辺駆動回路部のボトムゲート型ＭＯ
ＳＴＦＴの製造方法は図４１〜図４６において述べたも
のと同じであるので、ここでは図示を省略している。
【０２４７】表示部において、ボトムゲート型ＭＯＳＴ
ＦＴを製造するには、まず、図５２の（１）に示すよう
に、基板１上に、モリブデン／タンタル（Ｍｏ・Ｔａ）
合金のスパッタ膜７１（５００〜６００ｎｍ厚）を形成
する。
【０２４８】次いで、図５２の（２）に示すように、フ
ォトレジスト７０を所定パターンに形成し、これをマス
クにしてＭｏ・Ｔａ膜７１をテーパエッチングし、側端
部７１ａが台形状に２０〜４５度でなだらかに傾斜した
ゲート電極７１を形成する。
【０２４９】次いで、図５２の（３）に示すように、フ
ォトレジスト７０の除去後に、モリブデン・タンタル合
金膜７１を含む基板１上に、プラズマＣＶＤ法等によ
り、ＳｉＮ膜（約１００ｎｍ厚）７２とＳｉＯ2 膜（約
２００ｎｍ厚）７３とを、この順に積層したゲート絶縁
膜を形成する。
【０２５０】次いで、図５３の（４）に示すように、図
４２の（４）と同じ工程において、上述したと同様に絶
縁基板１の一主面において、少なくともＴＦＴ形成領域
に、結晶性サファイア薄膜（厚さ２０〜２００ｎｍ）５
０を形成する。
【０２５１】次いで、図５３の（５）に示すように、図
４２の（５）と同じ工程において、上述したと同様に触
媒ＣＶＤ法によって単結晶シリコンをヘテロエピタキシ
ャル成長し、厚さ例えば０．１μｍ程度の単結晶シリコ
ン層７として析出させる。この際、下地のゲート電極７
１の側端部７１ａはなだらかな傾斜面となっているの
で、この面上には、段差４によるエピタキシャル成長を
阻害せず、段切れなしに単結晶シリコン層７が成長する
ことになる。
【０２５２】次いで、図５３の（６）に示すように、図
４２の（６）〜図４３の（８）の工程を経た後、図４３
の（９）と同じ工程において、表示部のｎＭＯＳＴＦＴ
のゲート部をフォトレジスト１３でカバーし、露出した
ｎＭＯＳＴＦＴのソース／ドレイン領域にリンイオン１
４をドーピング（イオン注入）して、Ｎ- 型層からなる
ＬＤＤ部１５を自己整合的に形成する。このとき、ボト
ムゲート電極７１の存在によって表面高低差（又はパタ
ーン）を認識し易く、フォトレジスト１３の位置合わせ
（マスク合わせ）を行い易く、アライメントずれが生じ
にくい。
【０２５３】次いで、図５４（７）に示すように、図４
４の（１０）と同じ工程において、ｎＭＯＳＴＦＴのゲ
ート部及びＬＤＤ部をフォトレジスト１６でカバーし、
露出した領域にリン又はひ素イオン１７をドーピング
（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型層からな
るソース部１８及びドレイン部１９を形成する。
【０２５４】次いで、図５４の（８）に示すように、図
４４の（１１）と同じ工程において、ｎＭＯＳＴＦＴの
全部をフォトレジスト２０でカバーし、ボロンイオン２
１をドーピング（イオン注入）して周辺駆動回路部のｐ
ＭＯＳＴＦＴのＰ+ 層のソース部及びドレイン部を形成
する。
【０２５５】次いで、図５４の（９）に示すように、図
４４の（１２）と同じ工程において、能動素子部と受動
素子部をアイランド化するため、フォトレジスト２４を
設け、単結晶シリコン薄膜層を汎用フォトリソグラフィ
及びエッチング技術で選択的に除去する。
【０２５６】次いで、図５４の（１０）に示すように、
図４５の（１３）と同じ工程において、プラズマＣＶ
Ｄ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、Ｓ
ｉＯ2膜５３（約３００ｎｍ厚）とリンシリケートガラ
ス（ＰＳＧ）膜５４（約３００ｎｍ厚）をこの順に全面
に形成する。なお、ＳｉＯ2 膜５３とＰＳＧ膜５４は上
述した保護膜２５に相当するものである。そして、この
状態で単結晶シリコン膜を上述したと同様に活性化処理
する。
【０２５７】次いで、図５５の（１１）に示すように、
図４５の（１４）と同じ工程において、汎用フォトリソ
グラフィ及びエッチング技術により、ソース部のコンタ
クト用窓開けを行う。そして、全面に４００〜５００ｎ
ｍ厚のアルミニウム又は１％Ｓｉ入りアルミニウム等の
スパッタ膜を形成し、汎用フォトリソグラフィ及びエッ
チング技術により、ＴＦＴのソース電極２６を形成する
と同時に、データライン及びゲートラインを形成する。
その後に、フォーミングガス中、約４００℃／１ｈで、
シンター処理する。
【０２５８】次いで、図５５の（１２）に示すように、
図４５の（１５）と同じ工程において、高密度プラズマ
ＣＶＤ、触媒ＣＶＤ法等により、ＰＳＧ膜（約３００ｎ
ｍ厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜
３６を全面に形成し、表示用のＴＦＴのドレイン部のコ
ンタクト用窓開けを行う。
【０２５９】次いで、図５５の（１３）に示すように、
図４６の（１６）と同じ工程において、スピンコート等
で２〜３μｍ厚みの感光性樹脂膜２８を形成し、図５５
の（１４）に示すように、汎用フォトリソグラフィ及び
エッチング技術により、少なくとも画素部に最適な反射
特性と視野角特性を得るような凹凸形状パターンを形成
し、リフローさせて凹凸粗面２８Ａからなる反射面下部
を形成する。同時に表示用ＴＦＴのドレイン部のコンタ
クト用の樹脂窓開けを行う。
【０２６０】次いで、図５５の（１４）に示すように、
図４６の（１８）と同じ工程において、全面に４００〜
５００ｎｍ厚のアルミニウム又は１％Ｓｉ入りアルミニ
ウム等のスパッタ膜を形成し、汎用フォトリソグラフィ
及びエッチング技術により、表示用ＴＦＴのドレイン部
１９と接続した凹凸形状のアルミニウム等の反射部２９
を形成する。
【０２６１】以上のようにして、触媒ＣＶＤ法により結
晶性サファイア膜５０を低温ヘテロエピタキシャル成長
のシードとして形成された単結晶シリコン層７を用いた
表示部にボトムゲート型のｎＭＯＳＬＤＤ−ＴＦＴ（周
辺部ではデュアルゲート型のｐＭＯＳＴＦＴ及びｎＭＯ
ＳＴＦＴからなるＣＭＯＳ駆動回路）を作り込んだ表示
部−周辺駆動回路部一体型のアクティブマトリクス基板
３０を作製することができる。
【０２６２】図５６は、表示部に設ける上記のボトムゲ
ート型ＭＯＳＴＦＴのゲート絶縁膜をＭｏ・Ｔａの陽極
酸化法で形成した例を示す。
【０２６３】即ち、図５２の（２）の工程後に、図５６
の（３）に示すようにモリブデン・タンタル合金膜７１
を公知の陽極酸化処理することによって、その表面にＴ
ａ2O5 からなるゲート絶縁膜７４を１００〜２００ｎｍ
厚に形成する。
【０２６４】この後の工程は、図５６の（４）に示すよ
うに、図５３の（４）〜（５）の工程と同様にして結晶
性サファイア膜５０を形成し、触媒ＣＶＤ法により単結
晶シリコン膜７をヘテロエピタキシャル成長した後、図
５３の（６）〜図５５の（１４）の工程と同様にして図
５６の（５）に示すように、アクティブマトリクス基板
３０を作製する。
【０２６５】次に、表示部において、デュアルゲート型
ＭＯＳＴＦＴを製造するには、まず、図５２の（１）〜
図５３の（５）までの工程は、上述したと同様に行う。
【０２６６】即ち、図５７の（６）に示すように、絶縁
膜７２、７３上に結晶性サファイア膜５０を形成し、更
に、この結晶性サファイア膜５０をシードとして単結晶
シリコン層７をヘテロエピタキシャル成長させる。次い
で、図４３の（７）と同じ工程において、単結晶シリコ
ン層７上の全面に、プラズマＣＶＤ、触媒ＣＶＤ等によ
りＳｉＯ2 膜（約２００ｎｍ厚）とＳｉＮ膜（約１００
ｎｍ厚）をこの順に連続形成して絶縁膜８０（これは上
述の絶縁膜８に相当）を形成し、更に、Ｍｏ・Ｔａ合金
のスパッタ膜８１（５００〜６００ｎｍ厚）（これは上
述のスパッタ膜９に相当）を形成する。
【０２６７】次いで、図５７の（７）に示すように、図
４３の（８）と同じ工程において、フォトレジストパタ
ーン１０を形成し、連続したエッチングによりＭｏ・Ｔ
ａ合金のトップゲート電極８２（これは上述のゲート電
極１２に相当）と、ゲート絶縁膜８３（これは上述のゲ
ート絶縁膜１１に相当）を形成し、単結晶シリコン薄膜
層７を露出させる。
【０２６８】次いで、図５７の（８）に示すように、図
４３の（９）と同じ工程において、ｎＭＯＳＴＦＴのト
ップゲート部をフォトレジスト１３でカバーし、露出し
た表示用のｎＭＯＳＴＦＴのソース／ドレイン領域にリ
ンイオン１４をドーピング（イオン注入）して、Ｎ- 型
層のＬＤＤ部１５を形成する。
【０２６９】次いで、図５７の（９）に示すように、図
４４の（１０）と同じ工程において、ｎＭＯＳＴＦＴの
ゲート部及びＬＤＤ部をフォトレジスト１６でカバー
し、露出した領域にリン又はひ素イオン１７をドーピン
グ（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型層から
なるソース部１８及びドレイン部１９を形成する。
【０２７０】次いで、図５８の（１０）に示すように、
図４４の（１１）と同じ工程において、ｐＭＯＳＴＦＴ
のゲート部をフォトレジスト２０でカバーし、露出した
領域にボロンイオン２１をドーピング（イオン注入）し
て周辺駆動回路部のｐＭＯＳＴＦＴのＰ+ 層のソース部
及びドレイン部を形成する。
【０２７１】次いで、図５８の（１１）に示すように、
図４４の（１２）と同じ工程において、能動素子部と受
動素子部をアイランド化するため、フォトレジスト２４
を設け、能動素子部と受動素子部以外の単結晶シリコン
層を汎用フォトリソグラフィ及びエッチング技術で選択
的に除去する。
【０２７２】次いで、図５８の（１２）に示すように、
図４５の（１３）と同じ工程において、プラズマＣＶ
Ｄ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、Ｓ
ｉＯ2膜５３（約２００ｎｍ厚）とリンシリケートガラ
ス（ＰＳＧ）膜５４（約３００ｎｍ厚）を全面に形成す
る。これらの膜５３、５４は上述の保護膜２５に相当す
る。そして、単結晶シリコン層７を活性化処理する。
【０２７３】次いで、図５８の（１３）に示すように、
図４５の（１４）と同じ工程において、ソース部のコン
タクト用窓開けを行う。そして、全面に４００〜５００
ｎｍ厚のアルミニウム又は１％Ｓｉ入りアルミニウム等
のスパッタ膜を形成し、汎用フォトリソグラフィ及びエ
ッチング技術により、ソース電極２６を形成すると同時
に、データライン及びゲートラインを形成する。
【０２７４】次いで、図５９の（１４）に示すように、
図４５の（１５）と同じ工程でＰＳＧ膜（約３００ｎｍ
厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜３
６を全面に形成し、表示用のＴＦＴのドレイン部のコン
タクト用窓開けを行う。
【０２７５】次いで、図５９の（１５）に示すように、
全面に、スピンコート等で２〜３μｍ厚みの感光性樹脂
膜２８を形成し、図５９の（１６）に示すように、図４
６の（１７）、（１８）の工程と同様に、少なくとも画
素部に凹凸粗面２８Ａからなる反射面下部を形成し、同
時に表示用ＴＦＴのドレイン部のコンタクト用の樹脂窓
開けを行い、更に表示用ＴＦＴのドレイン部１９と接続
した、最適な反射特性と視野角特性を得るための凹凸形
状のアルミニウム等の反射部２９を形成する。
【０２７６】以上のようにして、触媒ＣＶＤ法により結
晶性サファイア膜５０をヘテロエピタキシャル成長のシ
ードとして形成された単結晶シリコン層７を用い、表示
部にデュアルゲート型のｎＭＯＳＬＤＤＴＦＴを、周辺
駆動回路部にデュアルゲート型のｐＭＯＳＴＦＴ及びｎ
ＭＯＳＴＦＴからなるＣＭＯＳ駆動回路を作り込んだ表
示部−周辺駆動回路部一体型のアクティブマトリクス基
板３０を作製することができる。
【０２７７】＜第１１の実施の形態＞図６０〜図６２
は、本発明の第１１の実施の形態を示すものである。
【０２７８】本実施の形態では、上述した実施の形態と
は異なり、トップゲート部のゲート電極をアルミニウム
等の比較的耐熱性の低い材料で形成している。
【０２７９】まず、表示部及び周辺駆動回路部にトップ
ゲート型及びデュアルゲート型ＭＯＳＴＦＴを設ける場
合には、上述した第８の実施の形態における図４１の
（１）〜図４２の（６）までの工程は同様に行って、図
６０の（６）に示すように、周辺駆動回路部のｐＭＯＳ
ＴＦＴ部にＮ型ウエル７Ａを形成する。
【０２８０】次いで、図６０の（７）に示すように、周
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部をフォトレジスト１３
でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレイ
ン領域にリンイオン１４を例えば２０ｋＶで５×１０13
ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオン注
入）して、Ｎ- 型層からなるＬＤＤ部１５を自己整合的
に形成する。
【０２８１】次いで、図６１の（８）に示すように、周
辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎ
ＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴ
のゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はひ素イオン１７を例えば２
０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でド
ーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型
層からなるソース部１８及びドレイン部１９とＬＤＤ部
１５とを形成する。この場合、仮想線のようにレジスト
１３を残し、これを覆うようにレジスト１６を設けれ
ば、レジスト１６形成時のマスクの位置合せをレジスト
１３を目安にでき、マスク合せが容易となり、アライメ
ントずれも少なくなる。
【０２８２】次いで、図６１の（９）に示すように、周
辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴ
ＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジス
ト２０でカバーし、露出した領域にボロンイオン２１を
例えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドー
ズ量でドーピング（イオン注入）してｐＭＯＳＴＦＴの
Ｐ+ 層のソース部２２及びドレイン部２３を形成する。
【０２８３】次いで、レジスト２０の除去後に、図６１
の（１０）に示すように、単結晶シリコン層７、７Ａを
上述したと同様に活性化処理し、更に表面にゲート絶縁
膜１２、ゲート電極材料（アルミニウム又は１％Ｓｉ入
りアルミニウム等）１１を形成する。ゲート電極材料層
１１は真空蒸着法又はスパッタ法で形成可能である。
【０２８４】次いで、上述したと同様に、各ゲート部を
パターニングした後、能動素子部と受動素子部をアイラ
ンド化し、更に図６２の（１１）に示すように、ＳｉＯ
2 膜（約２００ｎｍ厚）及びリンシリケートガラス（Ｐ
ＳＧ）膜（約３００ｎｍ厚）をこの順に全面に連続形成
して保護膜２５を形成する。
【０２８５】次いで、図６２の（１２）に示すように、
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示
用ＴＦＴのソース部のコンタクト用窓開けを行う。
【０２８６】そして、全面に５００〜６００ｎｍ厚のア
ルミニウム等のスパッタ膜を形成し、汎用フォトリソグ
ラフィ及びエッチング技術により、周辺駆動回路及び表
示部のすべてのＴＦＴのソース電極２６と周辺駆動回路
部のドレイン電極２７を形成すると同時に、データライ
ン及びゲートラインを形成する。その後に、フォーミン
グガス（Ｎ2 ＋Ｈ2 ）中、約４００℃／１ｈで、シンタ
ー処理する。
【０２８７】次いで、図４５の（１５）〜図４６の（１
８）と同様にして単結晶シリコン層７を用いた表示部及
び周辺駆動回路部にそれぞれ、アルミニウム又は１％Ｓ
ｉ入りアルミニウム等をゲート電極とするトップゲート
型のｎＭＯＳＬＤＤ−ＴＦＴ、デュアルゲート型のｐＭ
ＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ駆動
回路を作り込んだ表示部−周辺駆動回路部一体型のアク
ティブマトリクス基板３０を作製することができる。
【０２８８】本実施の形態では、単結晶シリコン層７の
活性化処理後にアルミニウム又は１％Ｓｉ入りアルミニ
ウム等のゲート電極１１を形成しているので、その活性
化処理時の熱の影響はゲート電極材料の耐熱性とは無関
係となるため、トップゲート電極材料として比較的耐熱
性が低く、低コストのアルミニウム又は１％Ｓｉ入りア
ルミニウム、又は銅等でも使用可能となり、電極材料の
選択の幅も広がる。これは、表示部がボトムゲート型Ｍ
ＯＳＴＦＴの場合も同様である。
【０２８９】次に、表示部にデュアルゲート型ＭＯＳＴ
ＦＴ、周辺駆動回路にデュアルゲート型ＭＯＳＴＦＴを
設ける場合には、上述した第３の実施の形態における図
２９の（６）〜図３１の（１３）で述べた工程と同様に
行って、表示部及び周辺駆動回路部にそれぞれ、アルミ
ニウム等をトップゲート電極とするデュアルゲート型の
ｎＭＯＳＬＤＤ−ＴＦＴ、ｐＭＯＳＴＦＴ及びｎＭＯＳ
ＴＦＴで構成するＣＭＯＳ駆動回路を作り込んだ表示部
−周辺駆動回路部一体型のアクティブマトリクス基板３
０を作製することができる。
【０２９０】＜第１２の実施の形態＞図６３〜図６４
は、本発明の第１２の実施の形態を示すものである。
【０２９１】図６３の例は、上述の第８の実施の形態に
おいて、自己整合型ＬＤＤ構造のＴＦＴ、例えばトップ
ゲート型ＬＤＤ−ＴＦＴを複数個連ねたダブルゲート型
ＭＯＳＴＦＴに関するものである。
【０２９２】図６４の例は、ボトムゲート型ＭＯＳＴＦ
Ｔをダブルゲート構造としたもの（Ａ）と、デュアルゲ
ート型ＭＯＳＴＦＴをダブルゲート構造としたもの
（Ｂ）である。
【０２９３】これらのダブルゲート型ＭＯＳＴＦＴも、
上述した図３７〜図３９で述べたと同様の利点を有す
る。
【０２９４】＜第１３の実施の形態＞図６５〜図７３
は、本発明の第１３の実施の形態を示すものである。
【０２９５】上述したように、トップゲート型、ボトム
ゲート型、デュアルゲート型の各ＴＦＴはそれぞれ構造
上、機能上の差異又は特長があることから、これらを表
示部と周辺駆動回路部において採用する際に、これら各
部間でＴＦＴを種々に組み合わせて設けることが有利な
ことがある。
【０２９６】例えば、図６５に示すように、表示部にト
ップゲート型、ボトムゲート型、デュアルゲート型のい
ずれかのＭＯＳＴＦＴを採用した場合、周辺駆動回路に
はトップゲート型ＭＯＳＴＦＴ、ボトムゲート型ＭＯＳ
ＴＦＴ、デュアルゲート型ＭＯＳＴＦＴのうち、少なく
ともデュアルゲート型を採用するか、或いはそれらが混
在することも可能である。この組み合わせは１２通り
（No.1〜No.12)挙げられる。特に、周辺駆動回路のＭＯ
ＳＴＦＴにデュアルゲート構造を用いると、このような
デュアルゲート構造は、上下のゲート部の選択によって
トップゲート型にもボトムゲート型にも容易に変更する
ことができ、また、周辺駆動回路の一部に大きな駆動能
力のＴＦＴが必要な場合は、デュアルゲート型が必要と
なる場合もある。例えば、ＬＣＤ以外の電気光学装置と
して本発明を有機ＥＬやＦＥＤ等に適用する場合は必要
であると考えられる。
【０２９７】図６６及び図６７は表示部のＭＯＳＴＦＴ
がＬＤＤ構造でないとき、図６８及び図６９は表示部の
ＭＯＳＴＦＴがＬＤＤ構造であるとき、図７０及び図７
１は周辺駆動回路部のＭＯＳＴＦＴがＬＤＤ構造のＴＦ
Ｔを含むとき、図７２及び図７３は周辺駆動回路部と表
示部の双方がＬＤＤ構造のＭＯＳＴＦＴを含むときのそ
れぞれにおいて、周辺駆動回路部と表示部の各ＭＯＳＴ
ＦＴの組み合わせをチャンネル導電型別に示した各種の
例（No.1〜No.216）を示す。
【０２９８】このように、図６５に示したゲート構造別
の組み合わせは、具体的には図６６〜図７３に示したよ
うになる。これは、周辺駆動回路部がトップゲート型と
他のゲート型との混在したＭＯＳＴＦＴからなっている
場合も、同様の組み合わせが可能である。なお、図６５
〜図７３に示したＴＦＴの各種組合せは、ＴＦＴのチャ
ンネル領域などを単結晶シリコンで形成する場合に限ら
ず、多結晶シリコンやアモルファスシリコン（但し、表
示部のみ）で形成する場合も同様に適用可能である。
【０２９９】＜第１４の実施の形態＞図７４〜図７５
は、本発明の第１４の実施の形態を示すものである。
【０３００】本実施の形態では、アクティブマトリクス
駆動ＬＣＤにおいて、周辺駆動回路部は、駆動能力の向
上の点から、本発明に基づいて上述の単結晶シリコン層
を用いたＴＦＴを設ける。但し、これはデュアルゲート
型に限らず、他のゲート型が混在してよいし、チャンネ
ル導電型も種々であってもよく、また単結晶シリコン層
以外の多結晶シリコン層を用いたＭＯＳＴＦＴが含まれ
ていてもよい。これに対し、表示部のＭＯＳＴＦＴは、
単結晶シリコン層を用いるのが望ましいが、これに限ら
ず、多結晶シリコンやアモルファスシリコン層を用いた
ものであってよく、或いは３種のシリコン層の少なくと
も２種が混在したものであってもよい。但し、表示部を
ｎＭＯＳＴＦＴで形成するときは、アモルファスシリコ
ン層を用いても実用的なスイッチング速度は得られる
が、単結晶シリコン又は多結晶シリコン層の方がＴＦＴ
面積を小さくでき、画素欠陥の減少の面でもアモルファ
スシリコンよりは有利である。なお、既述したグラフォ
エピタキシャル成長時に単結晶シリコンだけでなく、多
結晶シリコンも同時に生じ、いわゆるＣＧＳ（Continuo
us grain silicon）構造も含まれることもあるが、これ
も能動素子と受動素子の形成に利用できる。
【０３０１】図７４には、各部間でのＭＯＳＴＦＴの各
種組み合わせ例（Ａ）、（Ｂ）、（Ｃ）を示し、図７５
にはその具体例を例示した。単結晶シリコンを用いる
と、電流駆動能力が向上するため、素子を小さくでき、
大画面化が可能となり、表示部では開口率が向上する。
【０３０２】なお、周辺駆動回路部では、上記のＭＯＳ
ＴＦＴだけでなく、ダイオード、キャパシタンス、抵
抗、インダクタンス等を集積した電子回路が絶縁基板
（ガラス基板等）に一体形成されてよいことは勿論であ
る。
【０３０３】＜第１５の実施の形態＞図７６は、本発明
の第１５の実施の形態を示すものである。
【０３０４】本実施の形態は、上述した各実施の形態が
アクティブマトリクス駆動の例についてのものであるの
に対し、本発明をパッシブマトリクス駆動に適用したも
のである。
【０３０５】即ち、表示部は、上述したＭＯＳＴＦＴの
如きスイッチング素子を設けず、対向する基板に形成し
た一対の電極間に印加する電圧による電位差でのみ表示
部の入射光又は反射光が調光される。こうした調光素子
には、反射型、透過型のＬＣＤをはじめ、有機又は無機
ＥＬ（エレクトロルミネセンス表示素子）、ＦＥＤ（電
界放出型表示素子）、ＬＥＰＤ（発光ポリマー表示素
子）、ＬＥＤ（発光ダイオード表示素子）なども含まれ
る。
【０３０６】＜第１６の実施の形態＞図７７は、本発明
の第１６の実施の形態を示すものである。
【０３０７】本実施の形態は、本発明をＬＣＤ以外の電
気光学装置である有機又は無機ＥＬ（エレクトロルミネ
センス）素子やＦＥＤ（電界放出型表示素子）、ＬＥＰ
Ｄ（発光ポリマー表示素子）、ＬＥＤ（発光ダイオード
表示素子）などに適用したものである。
【０３０８】即ち、図７７（Ａ）には、アクティブマト
リクス駆動のＥＬ素子を示し、例えばアモルファス有機
化合物を用いた有機ＥＬ層（又はＺｎＳ：Ｍｎを用いた
無機ＥＬ層）９０を基板１上に設け、その下部に既述し
た透明電極（ＩＴＯ）４１を形成し、上部に陰極９１を
形成し、これら両極間の電圧印加によって所定色の発光
がフィルタ６１を通して得られる。
【０３０９】この際、アクティブマトリクス駆動により
透明電極４１へデータ電圧を印加するために、基板１上
の結晶性サファイア膜５０及び段差４をシードとして触
媒ＣＶＤ法によりヘテロエピタキシャル成長させた単結
晶シリコン層を用いた本発明による単結晶シリコンＭＯ
ＳＴＦＴ（即ち、ｎＭＯＳＬＤＤ−ＴＦＴ）が基板１上
に作り込まれている。同様のＴＦＴは周辺駆動回路にも
設けられる。このＥＬ素子は、単結晶シリコン層を用い
たＭＯＳＬＤＤ−ＴＦＴで駆動しているので、スイッチ
ング速度が早く、またリーク電流も少ない。なお、上記
のフィルタ６１は、ＥＬ層９０が特定色を発光するもの
であれば、省略可能である。
【０３１０】なお、ＥＬ素子の場合、駆動電圧が高いた
め、周辺駆動回路部には、上記のＭＯＳＴＦＴ以外に、
高耐圧のドライバ素子（高耐圧ｃＭＯＳＴＦＴとバイポ
ーラ素子など）を設けるのが有利である。
【０３１１】図７７（Ｂ）は、パッシブマトリクス駆動
のＦＥＤを示すが、対向するガラス基板１−３２間の真
空部において、両電極９２−９３間の印加電圧によって
冷陰極９４から放出された電子をゲートライン９５の選
択によって対向する螢光体層９６へ入射させ、所定色の
発光を得るものである。
【０３１２】ここで、エミッタライン９２は、周辺駆動
回路へ導かれ、データ電圧で駆動されるが、その周辺駆
動回路には、本発明に基づいて単結晶シリコン層を用い
たＭＯＳＴＦＴが設けられ、エミッタライン９２の高速
駆動に寄与している。なお、このＦＥＤは、各画素に上
記のＭＯＳＴＦＴを接続することにより、アクティブマ
トリクス駆動させることも可能である。
【０３１３】なお、図７７（Ａ）の素子において、ＥＬ
層９０の代わりに公知の発光ポリマーを用いれば、パッ
シブマトリクス又はアクティブマトリクス駆動の発光ポ
リマー表示装置（ＬＥＰＤ）として構成することができ
る。その他、図７７（Ｂ）の素子において、ダイアモン
ド薄膜をカソード側に用いたＦＥＤと類似のデバイスも
構成できる。また、発光ダイオードにおいて、発光部に
本発明によりエピタキシャル成長させた単結晶シリコン
のＭＯＳＴＦＴにより、例えばガリウム系（ガリウム・
アルミニウム・ひ素など）の膜からなる発光部を駆動で
きる。
【０３１４】以上に述べた本発明の実施の形態は、本発
明の技術的思想に基いて種々変形が可能である。
【０３１５】例えば、上述した触媒ＣＶＤ法による単結
晶シリコン膜７の成膜時に、ジボラン（Ｂ2 Ｈ6 ）、ホ
スフィン（ＰＨ3 ）、アルシン（ＡｓＨ3 ）、スチビン
（ＳｂＨ3 ）などを供給し、この供給ガスの分解により
例えばボロン、リン、アンチモン、ひ素などを単結晶シ
リコン膜７に適量ドープすれば、成長するシリコンエピ
タキシャル成長層７のＰ型又はＮ型の導電型や、そのキ
ャリア濃度を任意に制御することができる。また、単結
晶シリコン膜７は、高密度プラズマＣＶＤ法、例えばＥ
ＣＲ（電子サイクロトロン共鳴）プラズマＣＶＤ等によ
っても形成可能である。
【０３１６】また、ガラス基板からのイオンの拡散防止
のために基板表面にＳｉＮ膜（例えば５０〜２００ｎｍ
厚）、更には必要に応じてＳｉＯ2 膜（例えば１００ｎ
ｍ厚）を設けてよく、またこれらの膜に既述した如き段
差４を形成してもよい。上述した段差はＲＩＥ以外にも
イオンミリング法などによっても形成可能である。ま
た、上述したように、段差４を基板１に形成する以外に
も、結晶性サファイア膜又はサファイア基板自体の厚み
内に段差４を形成してもよいことは勿論である。
【０３１７】また、上述したサファイア（Ａｌ2 Ｏ3 ）
に代えて、単結晶シリコンと格子整合の良好なスピネル
構造体（例えばマグネシアスピネル）（ＭｇＯ・Ａｌ2
Ｏ3）や、ＣａＦ2 、ＳｒＦ2 、ＢａＦ2 、ＢＰ、（Ｙ
2 Ｏ3 ）m 、（ＺｒＯ2 ）1 -m等が使用可能である。
【０３１８】また、本発明は周辺駆動回路のＴＦＴに好
適なものであるが、それ以外にもダイオードなどの素子
の能動領域や、抵抗、キャパシタンス、インダクタンス
などの受動領域を本発明による単結晶シリコン層で形成
することも可能である。
【０３１９】
【発明の作用効果】本発明によれば、単結晶シリコンと
格子整合の良い結晶性サファイア膜などの物質層をシー
ドにして触媒ＣＶＤ法や高密度プラズマＣＶＤ法等で特
に単結晶シリコンをヘテロエピタキシャル成長させ、得
られた単結晶シリコン層を表示部−周辺駆動回路一体型
のＬＣＤなどの電気光学装置の周辺駆動回路部のデュア
ルゲート型ＭＯＳＴＦＴなどに用いているので、次の
（Ａ）〜（Ｈ）に示す顕著な作用効果を得ることができ
る。
【０３２０】（Ａ）単結晶シリコンと格子整合の良い物
質層（例えば結晶性サファイア膜）を基板に形成し、そ
の物質層をシードとしてヘテロエピタキシャル成長させ
ることにより、５４０ｃｍ2 ／ｖ・ｓｅｃ以上の高い電
子移動度の単結晶シリコン層が得られるので、高性能ド
ライバ内蔵の表示用薄膜半導体装置などの電気光学装置
の製造が可能となる。
【０３２１】（Ｂ）特にこの単結晶シリコン層による単
結晶シリコンデュアルゲート型ＴＦＴは、高いスイッチ
ング特性を有し、ＬＤＤ構造を有するｎＭＯＳ又はｐＭ
ＯＳ又はｃＭＯＳＴＦＴの表示部と、高い駆動能力のｃ
ＭＯＳ、又はｎＭＯＳ又はｐＭＯＳＴＦＴ又はこれらの
混在からなる周辺駆動回路とを一体化した構成が可能と
なり、高画質、高精細、狭額縁、高効率、大画面の表示
パネルが実現する。
【０３２２】（Ｃ）特に、周辺駆動回路にデュアルゲー
ト型のＭＯＳＴＦＴを用いているので、シングルゲート
型のＴＦＴに比べて１．５〜２倍高い駆動能力のｃＭＯ
Ｓ、ｎＭＯＳ又はｐＭＯＳＴＦＴを構成でき、より高性
能で駆動能力の大きなＴＦＴとなり、特に周辺駆動回路
の一部に大きな駆動能力のＴＦＴが必要な場合は好適と
なる。例えば、周辺の一対の垂直駆動回路の一方を省略
できるだけでなく、ＬＣＤ以外の電気光学装置として本
発明を有機ＥＬやＦＥＤ等に適用する場合に有利である
と考えられる。また、デュアルゲート構造は、上下のゲ
ート部の選択によってトップゲート型にもボトムゲート
型にも容易に変更することができ、また、上下のゲート
部のいずれかが動作不能となっても一方のゲート部を使
用できることも利点である。
【０３２３】（Ｄ）上記した物質層をヘテロエピタキシ
ャル成長のシードとして用い、かつこの物質層上に、触
媒ＣＶＤ法（触媒を用いた化学的気相成長：基板温度２
００〜８００℃、特に３００〜４００℃）等の低温成膜
技術で単結晶シリコン層を形成できるから、基板上に低
温で単結晶シリコン層を均一に形成することができる。
従って、歪点の比較的低いガラス基板や耐熱性有機基板
などの入手し易く、低コストで物性も良好な基板を用い
ることができ、また基板の大型化も可能となる。
【０３２４】（Ｅ）固相成長法の場合のような中温で長
時間のアニールや、エキシマレーザーアニールが不要と
なるから、生産性が高く、高価な製造設備が不要でコス
トダウンが可能となる。
【０３２５】（Ｆ）このヘテロエピタキシャル成長で
は、結晶性サファイア膜などの物質層の結晶性、触媒Ｃ
ＶＤ等のガス組成比、基板加熱温度、冷却速度等の調整
により、広範囲のＰ型又はＮ型等の導電型と高移動度の
単結晶シリコン薄膜が容易に得られるので、Ｖｔｈ調整
が容易であり、低抵抗化による高速動作が可能である。
【０３２６】（Ｇ）また、触媒ＣＶＤ等による単結晶シ
リコンの成膜時に３族又は５族の不純物元素（ボロン、
リン、アンチモン、ひ素、ビスマス、アルミニウムな
ど）をドーピングガスから別途適量ドープしておけば、
ヘテロエピタキシャル成長による単結晶シリコン薄膜の
不純物種及び／又はその濃度、即ちＰ型／Ｎ型等の導電
型及び／又はキャリア濃度を任意に制御することができ
る。
【０３２７】（Ｈ）結晶性サファイア膜などの上記物質
層は、様々な原子の拡散バリアになるため、ガラス基板
からの不純物の拡散を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるＬＣＤ（液晶
表示装置）の製造プロセスを工程順に示す断面図であ
る。
【図２】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
【図３】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
【図４】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
【図５】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
【図６】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
【図７】同、ＬＣＤの要部断面図である。
【図８】同、ＬＣＤの製造の用いる触媒ＣＶＤ装置の概
略図である。
【図９】非晶質基板上のシリコン結晶成長の状況を説明
するための概略斜視図である。
【図１０】グラフォエピタキシャル成長技術における各
種段差形状とシリコン成長結晶方位を示す概略断面図で
ある。
【図１１】本発明の第１の実施の形態によるＬＣＤの全
体の概略レイアウトを示す斜視図である。
【図１２】同、ＬＣＤの等価回路図である。
【図１３】同、ＬＣＤの概略構成図である。
【図１４】本発明の第２の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。
【図１５】同、ＬＣＤの要部断面図である。
【図１６】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図１７】本発明の第３の実施の形態によるＬＣＤの要
部断面図である。
【図１８】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図１９】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２０】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２１】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２２】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２３】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２４】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２５】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２６】本発明の第４の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。
【図２７】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２８】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図２９】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図３０】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図３１】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図３２】同、ＬＣＤの製造時の要部断面図である。
【図３３】同、ＬＣＤの製造時の要部断面図である。
【図３４】本発明の第５の実施の形態によるＬＣＤの各
種ＴＦＴを示す平面図又は断面図である。
【図３５】同、ＬＣＤの製造時の各種ＴＦＴを示す断面
図である。
【図３６】同、ＬＣＤの要部断面図である。
【図３７】本発明の第６の実施の形態によるＬＣＤの要
部断面図又は平面図である。
【図３８】同、ＬＣＤの各種ＴＦＴの要部断面図であ
る。
【図３９】同、ＬＣＤのＴＦＴの等価回路図である。
【図４０】本発明の第７の実施の形態によるＬＣＤのＴ
ＦＴの要部断面図である。
【図４１】本発明の第８の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。
【図４２】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図４３】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図４４】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図４５】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図４６】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図４７】同、ＬＣＤの要部断面図である。
【図４８】本発明の第９の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。
【図４９】同、ＬＣＤの要部断面図である。
【図５０】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図５１】本発明の第１０の実施の形態によるＬＣＤの
要部断面図である。
【図５２】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図５３】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図５４】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図５５】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図５６】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図５７】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図５８】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図５９】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図６０】本発明の第１１の実施の形態によるＬＣＤの
製造プロセスを工程順に示す断面図である。
【図６１】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図６２】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
【図６３】本発明の第１２の実施の形態によるＬＣＤの
要部断面図又は平面図である。
【図６４】同、ＬＣＤの各種ＴＦＴの要部断面図であ
る。
【図６５】本発明の第１３の実施の形態によるＬＣＤの
各部ＴＦＴの組み合せを示す図である。
【図６６】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
【図６７】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
【図６８】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
【図６９】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
【図７０】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
【図７１】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
【図７２】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
【図７３】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
【図７４】本発明の第１４の実施の形態によるＬＣＤの
概略レイアウト図である。
【図７５】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。
【図７６】本発明の第１５の実施例によるデバイスの概
略レイアウト図である。
【図７７】本発明の第１６の実施の形態によるＥＬ及び
ＦＥＤの要部断面図である。
【符号の説明】
１…ガラス（又は石英）基板、４…段差、７…単結晶シ
リコン層、９…Ｍｏ・Ｔａ層、１１、７１…ゲート電
極、１２…ゲート酸化膜、１４、１７…Ｎ型不純物イオ
ン、１５…ＬＤＤ部、１８、１９…Ｎ+ 型ソース又はド
レイン領域、２１…Ｐ型不純物イオン、２２、２３…Ｐ
+ 型ソース又はドレイン領域、２５、３６…絶縁膜、２
６、２７、３１、４１…電極、２８…平坦化膜、２８Ａ
…粗面（凹凸）、２９…反射膜（又は電極）、３０…Ｌ
ＣＤ（ＴＦＴ）基板、３３、３４…配向膜、３５…液
晶、３７、４６…カラーフィルタ層、４３…ブラックマ
スク層、５０…結晶性サファイア膜、７２…ＳｉＮ膜、
７３…ＳｉＯ2 膜、１００…水素化ケイ素ガス、１０１
…堆積室、１０３…触媒体、１０４…外部加熱手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１７Ｎ ６２６Ｃ (72)発明者 佐藤 勇一 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 矢木 肇 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 2H092 JA02 JA24 JA25 JA26 JA34 JA37 JA41 JB67 KA03 KA04 KA05 KA10 MA05 MA06 MA08 MA09 MA10 MA13 MA18 MA19 MA25 MA27 MA29 MA30 NA05 NA07 NA19 NA26 NA27 PA01 PA08 PA13 QA07 QA08 QA10 QA11 QA13 QA14 QA15 3K007 AB02 AB03 AB18 BA06 BB06 CA01 CA02 CB01 DA00 DA02 DB02 DC02 EB00 FA01 FA03 5C094 AA02 AA05 AA10 AA13 AA14 AA43 AA44 AA46 AA60 BA23 BA27 BA29 BA43 CA19 EA05 EB02 ED02 FB01 FB02 5F052 JA02 JA03 JA04 KA01 KA05 5F110 AA01 AA16 AA28 BB02 CC06 CC08 DD02 DD03 DD12 DD13 DD14 DD17 DD21 EE02 EE23 EE27 EE44 FF02 FF03 FF09 FF30 GG02 GG12 GG24 GG32 GG44 GG52 HJ01 HJ13 HJ23 HL02 HL06 HL23 HL27 HM15 NN03 NN04 NN23 NN24 NN25 NN35 NN47 NN54 QQ05 QQ11

Claims (172)

    【特許請求の範囲】
  1. 【請求項１】 画素電極が配された表示部と、この表示
    部の周辺に配された周辺駆動回路部とを第１の基板上に
    有し、この第１の基板と第２の基板との間に所定の光学
    材料を介在させてなる電気光学装置において、 前記第１の基板の一方の面上にゲート電極とゲート絶縁
    膜とからなるゲート部が形成され、 前記第１の基板の前記一方の面上に、単結晶シリコンと
    格子整合の良い物質層が形成され、 この物質層及び前記ゲート部を含む前記第１の基板上に
    単結晶シリコン層が形成され、 この単結晶シリコン層をチャンネル領域、ソース領域及
    びドレイン領域とし、前記チャンネル領域の上部及び下
    部に前記ゲート部をそれぞれ有するデュアルゲート型の
    第１の薄膜トランジスタが前記周辺駆動回路部の少なく
    とも一部を構成していることを特徴とする、電気光学装
    置。
  2. 【請求項２】 前記第１の基板として絶縁基板が用いら
    れ、前記物質層がサファイア、スピネル構造体、フッ化
    カルシウム、フッ化ストロンチウム、フッ化バリウム、
    リン化ボロン、酸化イットリウム及び酸化ジルコニウム
    からなる群より選ばれた物質で形成されている、請求項
    １に記載した電気光学装置。
  3. 【請求項３】 前記単結晶シリコン層の３族又は５族の
    不純物種及び／又はその濃度が制御されている、請求項
    １に記載した電気光学装置。
  4. 【請求項４】 前記第１の基板と前記単結晶シリコン層
    との間に拡散バリア層が設けられている、請求項１に記
    載した電気光学装置。
  5. 【請求項５】 前記単結晶シリコン層下の前記ゲート部
    がその側端部にて台形状となっている、請求項１に記載
    した電気光学装置。
  6. 【請求項６】 前記周辺駆動回路部において、前記第１
    の薄膜トランジスタ以外に、多結晶又はアモルファスシ
    リコン層をチャンネル領域とし、このチャンネル領域の
    上部及び／又は下部にゲート部を有するトップゲート
    型、ボトムゲート型又はデュアルゲート型の薄膜トラン
    ジスタ、或いは、前記単結晶シリコン層又は多結晶シリ
    コン層又はアモルファスシリコン層を用いたダイオー
    ド、抵抗、キャパシタンス、インダクタンス素子などが
    設けられている、請求項１に記載した電気光学装置。
  7. 【請求項７】 前記表示部において前記画素電極をスイ
    ッチングするためのスイッチング素子が前記第１の基板
    上に設けられている、請求項１に記載した電気光学装
    置。
  8. 【請求項８】 前記第１の薄膜トランジスタが、チャン
    ネル領域の上部及び／又は下部にゲート部を有するトッ
    プゲート型、ボトムゲート型又はデュアルゲート型の中
    から選ばれた少なくともデュアルゲート型からなり、か
    つ、前記スイッチング素子が、前記トップゲート型、前
    記ボトムゲート型又は前記デュアルゲート型の第２の薄
    膜トランジスタである、請求項７に記載した電気光学装
    置。
  9. 【請求項９】 前記チャンネル領域の下部に設けられた
    ゲート電極は耐熱性材料で形成されている、請求項８に
    記載した電気光学装置。
  10. 【請求項１０】 前記周辺駆動回路部及び前記表示部の
    薄膜トランジスタがｎチャンネル型、ｐチャンネル型又
    は相補型の絶縁ゲート電界効果トランジスタを構成して
    いる、請求項８に記載した電気光学装置。
  11. 【請求項１１】 前記周辺駆動回路部の前記薄膜トラン
    ジスタが相補型とｎチャンネル型との組、相補型とｐチ
    ャンネル型との組、又は相補型とｎチャンネル型とｐチ
    ャンネル型との組からなる、請求項１０に記載した電気
    光学装置。
  12. 【請求項１２】 前記周辺駆動回路部及び／又は前記表
    示部の薄膜トランジスタの少なくとも一部がＬＤＤ（Li
    ghtly doped drain)構造を有し、このＬＤＤ構造がゲー
    トとソース又はドレインとの間にＬＤＤ部が存在するシ
    ングルタイプ、又はゲートとソース及びドレインとの間
    にＬＤＤ部をそれぞれ有するダブルタイプである、請求
    項８に記載した電気光学装置。
  13. 【請求項１３】 前記周辺駆動回路部及び／又は前記表
    示部の薄膜トランジスタが、シングルゲート又はマルチ
    ゲートに構成され、マルチゲートの場合には、チャンネ
    ル領域内に２以上の分岐した同電位の、又は分割された
    異電位又は同電位のゲート電極を有する、請求項８に記
    載した電気光学装置。
  14. 【請求項１４】 前記周辺駆動回路部及び／又は前記表
    示部のｎ又はｐチャンネル型の薄膜トランジスタがデュ
    アルゲート型であるときには、上部又は下部ゲート電極
    が電気的にオープンとされるか或いは任意の負電圧（ｎ
    チャンネル型の場合）又は正電圧（ｐチャンネル型の場
    合）が印加され、ボトムゲート型又はトップゲート型の
    薄膜トランジスタとして動作される、請求項８に記載し
    た電気光学装置。
  15. 【請求項１５】 前記周辺駆動回路部の薄膜トランジス
    タがｎチャンネル型、ｐチャンネル型又は相補型の前記
    第１の薄膜トランジスタであり、前記表示部の薄膜トラ
    ンジスタが、単結晶シリコン層をチャンネル領域とする
    ときはｎチャンネル型、ｐチャンネル型又は相補型であ
    り、多結晶シリコン層をチャンネル領域とするときには
    ｎチャンネル型、ｐチャンネル型又は相補型であり、ア
    モルファスシリコン層をチャンネル領域とするときには
    ｎチャンネル型、ｐチャンネル型又は相補型である、請
    求項１０に記載した電気光学装置。
  16. 【請求項１６】 前記第１の基板上に段差が形成され、
    この段差を含む前記第１の基板上に前記物質層が形成さ
    れ、この物質層上に前記単結晶シリコン層が形成されて
    いる、請求項１に記載した電気光学装置。
  17. 【請求項１７】 断面において底面に対し側面が直角状
    若しくは下端側へ傾斜状となるような凹部として前記段
    差が形成され、この段差が前記物質層と共に前記単結晶
    シリコン層のエピタキシャル成長時のシードとなってい
    る、請求項１６に記載した電気光学装置。
  18. 【請求項１８】 前記第１の薄膜トランジスタが、前記
    第１の基板及び／又はその上の膜に形成された前記段差
    による基板凹部内及び／又は外に設けられている、請求
    項１７に記載した電気光学装置。
  19. 【請求項１９】 前記段差が、前記第１の薄膜トランジ
    スタのチャンネル領域、ソース領域及びドレイン領域で
    形成される素子領域の少なくとも一辺に沿って形成され
    ている、請求項１６に記載した電気光学装置。
  20. 【請求項２０】 前記物質層に段差が形成され、この段
    差を含む前記物質層上に前記単結晶シリコン層が形成さ
    れている、請求項１に記載した電気光学装置。
  21. 【請求項２１】 断面において底面に対し側面が直角状
    若しくは下端側へ傾斜状となるような凹部として前記段
    差が形成され、この段差が前記物質層と共に前記単結晶
    シリコン層のエピタキシャル成長時のシードとなってい
    る、請求項２０に記載した電気光学装置。
  22. 【請求項２２】 前記第１の薄膜トランジスタが、前記
    第１の基板及び／又はその上の膜に形成された前記段差
    による基板凹部内及び／又は外に設けられている、請求
    項２０に記載した電気光学装置。
  23. 【請求項２３】 前記段差が、前記第１の薄膜トランジ
    スタのチャンネル領域、ソース領域及びドレイン領域で
    形成される素子領域の少なくとも一辺に沿って形成され
    ている、請求項２０に記載した電気光学装置。
  24. 【請求項２４】 前記第１の基板の前記一方の面上に段
    差が形成され、この段差を含む前記第１の基板上に単結
    晶、多結晶又はアモルファスシリコン層が形成され、前
    記第２の薄膜トランジスタが、前記単結晶、多結晶又は
    アモルファスシリコン層をチャンネル領域、ソース領域
    及びドレイン領域とし、前記チャンネル領域の上部及び
    ／又は下部にゲート部を有する、請求項８に記載した電
    気光学装置。
  25. 【請求項２５】 断面において底面に対し側面が直角状
    若しくは下端側へ傾斜状となるような凹部として前記段
    差が形成され、この段差が前記単結晶シリコン層のエピ
    タキシャル成長時のシードとなっている、請求項２４に
    記載した電気光学装置。
  26. 【請求項２６】 前記第１及び／又は第２の薄膜トラン
    ジスタのソース又はドレイン電極が前記段差を含む領域
    上に形成されている、請求項２４に記載した電気光学装
    置。
  27. 【請求項２７】 前記第２の薄膜トランジスタが、前記
    第１の基板及び／又はその上の膜に形成された前記段差
    による基板凹部内及び／又は外に設けられている、請求
    項２４に記載した電気光学装置。
  28. 【請求項２８】 前記単結晶、多結晶又はアモルファス
    シリコン層の３族又は５族の不純物種及び／又はその濃
    度が制御されている、請求項２４に記載した電気光学装
    置。
  29. 【請求項２９】 前記段差が、前記第２の薄膜トランジ
    スタの前記チャンネル領域、前記ソース領域及び前記ド
    レイン領域で形成される素子領域の少なくとも一辺に沿
    って形成されている、請求項２４に記載した電気光学装
    置。
  30. 【請求項３０】 前記単結晶、多結晶又はアモルファス
    シリコン層下のゲート電極がその側端部にて台形状にな
    っている、請求項２４に記載した電気光学装置。
  31. 【請求項３１】 前記第１の基板と前記単結晶、多結晶
    又はアモルファスシリコン層との間に拡散バリア層が設
    けられている、請求項２４に記載した電気光学装置。
  32. 【請求項３２】 前記第１の基板がガラス基板又は耐熱
    性有機基板である、請求項１に記載した電気光学装置。
  33. 【請求項３３】 前記基板が光学的に不透明又は透明で
    ある、請求項１に記載した電気光学装置。
  34. 【請求項３４】 前記画素電極が反射型又は透過型の表
    示部用として設けられている、請求項１に記載した電気
    光学装置。
  35. 【請求項３５】 前記表示部が前記画素電極とカラーフ
    ィルタ層との積層構造を有している、請求項１に記載し
    た電気光学装置。
  36. 【請求項３６】 前記画素電極が反射電極であるとき
    は、樹脂膜に凹凸が形成され、この上に画素電極が設け
    られ、また前記画素電極が透明電極であるときは、透明
    平坦化膜によって表面が平坦化され、この平坦化面上に
    前記画素電極が設けられている、請求項１に記載した電
    気光学装置。
  37. 【請求項３７】 前記表示部が前記スイッチング素子に
    よる駆動で発光又は調光を行うように構成された、請求
    項７に記載した電気光学装置。
  38. 【請求項３８】 前記表示部に複数の前記画素電極がマ
    トリクス状に配列され、これらの画素電極のそれぞれに
    前記スイッチング素子が接続されている、請求項７に記
    載した電気光学装置。
  39. 【請求項３９】 液晶表示装置、エレクトロルミネセン
    ス表示装置、電界放出型表示装置、発光ポリマー表示装
    置、発光ダイオード表示装置などとして構成された、請
    求項１に記載した電気光学装置。
  40. 【請求項４０】 画素電極が配された表示部と、この表
    示部の周辺に配された周辺駆動回路部とを基板上に有す
    る、電気光学装置用の駆動基板において、 前記第１の基板の一方の面上にゲート電極とゲート絶縁
    膜とからなるゲート部が形成され、 前記第１の基板の前記一方の面上に、単結晶シリコンと
    格子整合の良い物質層が形成され、 この物質層及び前記ゲート部を含む前記第１の基板上に
    単結晶シリコン層が形成され、 この単結晶シリコン層をチャンネル領域、ソース領域及
    びドレイン領域とし、前記チャンネル領域の上部及び下
    部に前記ゲート部をそれぞれ有するデュアルゲート型の
    第１の薄膜トランジスタが前記周辺駆動回路部の少なく
    とも一部を構成していることを特徴とする、電気光学装
    置用の駆動基板。
  41. 【請求項４１】 前記基板として絶縁基板が用いられ、
    前記物質層がサファイア、スピネル構造体、フッ化カル
    シウム、フッ化ストロンチウム、フッ化バリウム、リン
    化ボロン、酸化イットリウム及び酸化ジルコニウムから
    なる群より選ばれた物質で形成されている、請求項４０
    に記載した電気光学装置用の駆動基板。
  42. 【請求項４２】 前記単結晶シリコン層の３族又は５族
    の不純物種及び／又はその濃度が制御されている、請求
    項４０に記載した電気光学装置用の駆動基板。
  43. 【請求項４３】 前記基板と前記単結晶シリコン層との
    間に拡散バリア層が設けられている、請求項４０に記載
    した電気光学装置用の駆動基板。
  44. 【請求項４４】 前記単結晶シリコン層下の前記ゲート
    部がその側端部にて台形状となっている、請求項４０に
    記載した電気光学装置用の駆動基板。
  45. 【請求項４５】 前記周辺駆動回路部において、前記第
    １の薄膜トランジスタ以外に、多結晶又はアモルファス
    シリコン層をチャンネル領域とし、このチャンネル領域
    の上部及び／又は下部にゲート部を有するトップゲート
    型、ボトムゲート型又はデュアルゲート型の薄膜トラン
    ジスタ、或いは、前記単結晶シリコン層又は多結晶シリ
    コン層又はアモルファスシリコン層を用いたダイオー
    ド、抵抗、キャパシタンス、インダクタンス素子などが
    設けられている、請求項４０に記載した電気光学装置用
    の駆動基板。
  46. 【請求項４６】 前記表示部において前記画素電極をス
    イッチングするためのスイッチング素子が前記基板上に
    設けられている、請求項４０に記載した電気光学装置用
    の駆動基板。
  47. 【請求項４７】 前記第１の薄膜トランジスタが、チャ
    ンネル領域の上部及び／又は下部にゲート部を有するト
    ップゲート型、ボトムゲート型又はデュアルゲート型の
    中から選ばれた少なくともデュアルゲート型からなり、
    かつ、前記スイッチング素子が、前記トップゲート型、
    前記ボトムゲート型又は前記デュアルゲート型の第２の
    薄膜トランジスタである、請求項４６に記載した電気光
    学装置用の駆動基板。
  48. 【請求項４８】 前記チャンネル領域の下部に設けられ
    たゲート電極は耐熱性材料で形成されている、請求項４
    ６に記載した電気光学装置用の駆動基板。
  49. 【請求項４９】 前記周辺駆動回路部及び前記表示部の
    薄膜トランジスタがｎチャンネル型、ｐチャンネル型又
    は相補型の絶縁ゲート電界効果トランジスタを構成して
    いる、請求項４７に記載した電気光学装置用の駆動基
    板。
  50. 【請求項５０】 前記周辺駆動回路部の前記薄膜トラン
    ジスタが相補型とｎチャンネル型との組、相補型とｐチ
    ャンネル型との組、又は相補型とｎチャンネル型とｐチ
    ャンネル型との組からなる、請求項４９に記載した電気
    光学装置用の駆動基板。
  51. 【請求項５１】 前記周辺駆動回路部及び／又は前記表
    示部の薄膜トランジスタの少なくとも一部がＬＤＤ（Li
    ghtly doped drain)構造を有し、このＬＤＤ構造がゲー
    トとソース又はドレインとの間にＬＤＤ部が存在するシ
    ングルタイプ、又はゲートとソース及びドレインとの間
    にＬＤＤ部をそれぞれ有するダブルタイプである、請求
    項４７に記載した電気光学装置用の駆動基板。
  52. 【請求項５２】 前記周辺駆動回路部及び／又は前記表
    示部の薄膜トランジスタが、シングルゲート又はマルチ
    ゲートに構成され、マルチゲートの場合には、チャンネ
    ル領域内に２以上の分岐した同電位の、又は分割された
    異電位又は同電位のゲート電極を有する、請求項４７に
    記載した電気光学装置用の駆動基板。
  53. 【請求項５３】 前記周辺駆動回路部及び／又は前記表
    示部のｎ又はｐチャンネル型の薄膜トランジスタがデュ
    アルゲート型であるときには、上部又は下部ゲート電極
    が電気的にオープンとされるか或いは任意の負電圧（ｎ
    チャンネル型の場合）又は正電圧（ｐチャンネル型の場
    合）が印加され、ボトムゲート型又はトップゲート型の
    薄膜トランジスタとして動作される、請求項４７に記載
    した電気光学装置用の駆動基板。
  54. 【請求項５４】 前記周辺駆動回路部の薄膜トランジス
    タがｎチャンネル型、ｐチャンネル型又は相補型の前記
    第１の薄膜トランジスタであり、前記表示部の薄膜トラ
    ンジスタが、単結晶シリコン層をチャンネル領域とする
    ときはｎチャンネル型、ｐチャンネル型又は相補型であ
    り、多結晶シリコン層をチャンネル領域とするときには
    ｎチャンネル型、ｐチャンネル型又は相補型であり、ア
    モルファスシリコン層をチャンネル領域とするときには
    ｎチャンネル型、ｐチャンネル型又は相補型である、請
    求項４９に記載した電気光学装置用の駆動基板。
  55. 【請求項５５】 前記基板上に段差が形成され、この段
    差を含む前記基板上に前記物質層が形成され、この物質
    層上に前記単結晶シリコン層が形成されている、請求項
    ４０に記載した電気光学装置用の駆動基板。
  56. 【請求項５６】 断面において底面に対し側面が直角状
    若しくは下端側へ傾斜状となるような凹部として前記段
    差が形成され、この段差が前記物質層と共に前記単結晶
    シリコン層のエピタキシャル成長時のシードとなってい
    る、請求項５５に記載した電気光学装置用の駆動基板。
  57. 【請求項５７】 前記第１の薄膜トランジスタが、前記
    基板及び／又はその上の膜に形成された前記段差による
    基板凹部内及び／又は外に設けられている、請求項５６
    に記載した電気光学装置用の駆動基板。
  58. 【請求項５８】 前記段差が、前記第１の薄膜トランジ
    スタのチャンネル領域、ソース領域及びドレイン領域で
    形成される素子領域の少なくとも一辺に沿って形成され
    ている、請求項５５に記載した電気光学装置用の駆動基
    板。
  59. 【請求項５９】 前記物質層に段差が形成され、この段
    差を含む前記物質層上に前記単結晶シリコン層が形成さ
    れている、請求項４０に記載した電気光学装置用の駆動
    基板。
  60. 【請求項６０】 断面において底面に対し側面が直角状
    若しくは下端側へ傾斜状となるような凹部として前記段
    差が形成され、この段差が前記物質層と共に前記単結晶
    シリコン層のエピタキシャル成長時のシードとなってい
    る、請求項５９に記載した電気光学装置用の駆動基板。
  61. 【請求項６１】 前記第１の薄膜トランジスタが、前記
    基板及び／又はその上の膜に形成された前記段差による
    基板凹部内及び／又は外に設けられている、請求項５９
    に記載した電気光学装置用の駆動基板。
  62. 【請求項６２】 前記段差が、前記第１の薄膜トランジ
    スタのチャンネル領域、ソース領域及びドレイン領域で
    形成される素子領域の少なくとも一辺に沿って形成され
    ている、請求項５９に記載した電気光学装置用の駆動基
    板。
  63. 【請求項６３】 前記基板の前記一方の面上に段差が形
    成され、この段差を含む前記基板上に単結晶、多結晶又
    はアモルファスシリコン層が形成され、前記第２の薄膜
    トランジスタが、前記単結晶、多結晶又はアモルファス
    シリコン層をチャンネル領域、ソース領域及びドレイン
    領域とし、前記チャンネル領域の上部及び／又は下部に
    ゲート部を有する、請求項４７に記載した電気光学装置
    用の駆動基板。
  64. 【請求項６４】 断面において底面に対し側面が直角状
    若しくは下端側へ傾斜状となるような凹部として前記段
    差が形成され、この段差が前記単結晶シリコン層のエピ
    タキシャル成長時のシードとなっている、請求項６３に
    記載した電気光学装置用の駆動基板。
  65. 【請求項６５】 前記第１及び／又は第２の薄膜トラン
    ジスタのソース又はドレイン電極が前記段差を含む領域
    上に形成されている、請求項６３に記載した電気光学装
    置用の駆動基板。
  66. 【請求項６６】 前記第２の薄膜トランジスタが、前記
    基板及び／又はその上の膜に形成された前記段差による
    基板凹部内及び／又は外に設けられている、請求項６３
    に記載した電気光学装置用の駆動基板。
  67. 【請求項６７】 前記単結晶、多結晶又はアモルファス
    シリコン層の３族又は５族の不純物種及び／又はその濃
    度が制御されている、請求項６３に記載した電気光学装
    置用の駆動基板。
  68. 【請求項６８】 前記段差が、前記第２の薄膜トランジ
    スタの前記チャンネル領域、前記ソース領域及び前記ド
    レイン領域で形成される素子領域の少なくとも一辺に沿
    って形成されている、請求項６３に記載した電気光学装
    置用の駆動基板。
  69. 【請求項６９】 前記単結晶、多結晶又はアモルファス
    シリコン層下のゲート電極がその側端部にて台形状にな
    っている、請求項６３に記載した電気光学装置用の駆動
    基板。
  70. 【請求項７０】 前記基板と前記単結晶、多結晶又はア
    モルファスシリコン層との間に拡散バリア層が設けられ
    ている、請求項６３に記載した電気光学装置用の駆動基
    板。
  71. 【請求項７１】 前記基板がガラス基板又は耐熱性有機
    基板である、請求項４０に記載した電気光学装置用の駆
    動基板。
  72. 【請求項７２】 前記基板が光学的に不透明又は透明で
    ある、請求項４０に記載した電気光学装置用の駆動基
    板。
  73. 【請求項７３】 前記画素電極が反射型又は透過型の表
    示部用として設けられている、請求項４０に記載した電
    気光学装置用の駆動基板。
  74. 【請求項７４】 前記表示部が前記画素電極とカラーフ
    ィルタ層との積層構造を有している、請求項４０に記載
    した電気光学装置用の駆動基板。
  75. 【請求項７５】 前記画素電極が反射電極であるとき
    は、樹脂膜に凹凸が形成され、この上に画素電極が設け
    られ、また前記画素電極が透明電極であるときは、透明
    平坦化膜によって表面が平坦化され、この平坦化面上に
    前記画素電極が設けられている、請求項４０に記載した
    電気光学装置用の駆動基板。
  76. 【請求項７６】 前記表示部が前記スイッチング素子に
    よる駆動で発光又は調光を行うように構成された、請求
    項４６に記載した電気光学装置用の駆動基板。
  77. 【請求項７７】 前記表示部に複数の前記画素電極がマ
    トリクス状に配列され、これらの画素電極のそれぞれに
    前記スイッチング素子が接続されている、請求項４６に
    記載した電気光学装置用の駆動基板。
  78. 【請求項７８】 液晶表示装置、エレクトロルミネセン
    ス表示装置、電界放出型表示装置、発光ポリマー表示装
    置、発光ダイオード表示装置用などとして構成された、
    請求項４０に記載した電気光学装置用の駆動基板。
  79. 【請求項７９】 画素電極が配された表示部と、この表
    示部の周辺に配された周辺駆動回路部とを第１の基板上
    に有し、この第１の基板と第２の基板との間に所定の光
    学材料を介在させてなる電気光学装置の製造方法におい
    て、 前記第１の基板の一方の面上にゲート電極とゲート絶縁
    膜とからなるゲート部を形成する工程と、 前記第１の基板の前記一方の面上に、単結晶シリコンと
    格子整合の良い物質層を形成する工程と、 この物質層及び前記ゲート部を含む前記第１の基板上に
    触媒ＣＶＤ法又は高密度プラズマＣＶＤ法等により前記
    物質層をシードとして単結晶シリコン層をヘテロエピタ
    キシャル成長させる工程と、 この単結晶シリコン層に所定の処理を施してチャンネル
    領域、ソース領域及びドレイン領域を形成する工程と、 前記チャンネル領域の上部及び下部に前記ゲート部をそ
    れぞれ有し、前記周辺駆動回路部の少なくとも一部を構
    成するデュアルゲート型の第１の薄膜トランジスタを形
    成する工程とを有することを特徴とする、電気光学装置
    の製造方法。
  80. 【請求項８０】 前記第１の基板として絶縁基板を用
    い、前記物質層をサファイア、スピネル構造体、フッ化
    カルシウム、フッ化ストロンチウム、フッ化バリウム、
    リン化ボロン、酸化イットリウム及び酸化ジルコニウム
    からなる群より選ばれた物質で形成する、請求項７９に
    記載した電気光学装置の製造方法。
  81. 【請求項８１】 前記単結晶シリコン層を２００〜８０
    ０℃で形成する、請求項７９に記載した電気光学装置の
    製造方法。
  82. 【請求項８２】 前記触媒ＣＶＤ法による前記単結晶シ
    リコン層の形成に際し、水素化ケイ素を主成分とするガ
    スを加熱された触媒体に接触させて分解させ、前記第１
    の基板上に前記単結晶シリコン層を堆積させる、請求項
    ７９に記載した電気光学装置の製造方法。
  83. 【請求項８３】 前記水素化ケイ素としてモノシラン、
    ジシラン、トリシラン及びテトラシラン等のシラン系ガ
    スを使用し、前記触媒体としてタングステン、酸化トリ
    ウムを含有するタングステン、モリブデン、白金、パラ
    ジウム、シリコン、アルミナ、金属を付着したセラミッ
    クス、及び炭化ケイ素からなる群より選ばれた少なくと
    も１種の材料を使用する、請求項８２に記載した電気光
    学装置の製造方法。
  84. 【請求項８４】 前記単結晶シリコン層の成膜時に３族
    又は５族の不純物元素を混入させ、これによって前記単
    結晶シリコン層の不純物種及び／又はその濃度を制御す
    る、請求項７９に記載した電気光学装置の製造方法。
  85. 【請求項８５】 前記第１の基板上に拡散バリア層を形
    成し、この上に前記単結晶シリコン層を形成する、請求
    項７９に記載した電気光学装置の製造方法。
  86. 【請求項８６】 前記単結晶シリコン層下の前記ゲート
    部をその側端部にて台形状とする、請求項７９に記載し
    た電気光学装置の製造方法。
  87. 【請求項８７】 前記周辺駆動回路部において、前記第
    １の薄膜トランジスタ以外に、多結晶又はアモルファス
    シリコン層をチャンネル領域とし、このチャンネル領域
    の上部及び／又は下部にゲート部を有するトップゲート
    型、ボトムゲート型又はデュアルゲート型の薄膜トラン
    ジスタ、或いは、前記単結晶シリコン層又は多結晶シリ
    コン層又はアモルファスシリコン層を用いたダイオー
    ド、抵抗、キャパシタンス、インダクタンス素子などを
    設ける、請求項７９に記載した電気光学装置の製造方
    法。
  88. 【請求項８８】 前記表示部において前記画素電極をス
    イッチングするためのスイッチング素子を前記第１の基
    板上に設ける、請求項７９に記載した電気光学装置の製
    造方法。
  89. 【請求項８９】 前記第１の薄膜トランジスタを、チャ
    ンネル領域の上部及び／又は下部にゲート部を有するト
    ップゲート型、ボトムゲート型又はデュアルゲート型の
    中から選ばれた少なくともデュアルゲート型とし、か
    つ、前記スイッチング素子として、前記トップゲート
    型、前記ボトムゲート型又は前記デュアルゲート型の第
    ２の薄膜トランジスタを形成する、請求項８８に記載し
    た電気光学装置の製造方法。
  90. 【請求項９０】 前記チャンネル領域の下部に設けられ
    たゲート電極を耐熱性材料で形成する、請求項８９に記
    載した電気光学装置の製造方法。
  91. 【請求項９１】 前記第２の薄膜トランジスタをボトム
    ゲート型又はデュアルゲート型とするときは、前記チャ
    ンネル領域の下部に耐熱性材料からなる下部ゲート電極
    を設け、このゲート電極上にゲート絶縁膜を形成して下
    部ゲート部を形成した後、前記物質層の形成工程を含め
    て前記第１の薄膜トランジスタと共通の工程を経て前記
    第２の薄膜トランジスタを形成する、請求項８９に記載
    した電気光学装置の製造方法。
  92. 【請求項９２】 前記下部ゲート部上に前記単結晶シリ
    コン層を形成した後、この単結晶シリコン層に３族又は
    ５族の不純物元素を導入し、ソース及びドレイン領域を
    形成した後に、活性化処理を行う、請求項９１に記載し
    た電気光学装置の製造方法。
  93. 【請求項９３】 前記単結晶シリコン層の形成後にレジ
    ストをマスクとして前記第２の薄膜トランジスタの各ソ
    ース及びドレイン領域を前記不純物元素のイオン注入で
    形成し、このイオン注入後に前記活性化処理を行い、ゲ
    ート絶縁膜の形成後に、前記第１の薄膜トランジスタの
    上部ゲート電極と、必要あれば前記第２の薄膜トランジ
    スタの上部ゲート電極とを形成する、請求項９２に記載
    した電気光学装置の製造方法。
  94. 【請求項９４】 前記第２の薄膜トランジスタがトップ
    ゲート型のとき、前記単結晶シリコン層の形成後にレジ
    ストをマスクとして前記第２の薄膜トランジスタの各ソ
    ース及びドレイン領域を不純物元素のイオン注入で形成
    し、このイオン注入後に活性化処理を行い、しかる後に
    前記第１及び第２の薄膜トランジスタのゲート絶縁膜と
    ゲート電極とからなる各ゲート部を形成する、請求項８
    ９に記載した電気光学装置の製造方法。
  95. 【請求項９５】 前記第２の薄膜トランジスタがトップ
    ゲート型のとき、前記単結晶シリコン層の形成後に前記
    第１及び第２の薄膜トランジスタの各ゲート絶縁膜と耐
    熱性材料からなる各ゲート電極を形成して各ゲート部を
    形成し、これらのゲート部及びレジストをマスクとして
    前記第１及び第２の薄膜トランジスタの各ソース及びド
    レイン領域を不純物元素のイオン注入で形成し、このイ
    オン注入後に活性化処理を行う、請求項８９に記載した
    電気光学装置の製造方法。
  96. 【請求項９６】 前記周辺駆動回路部及び前記表示部の
    薄膜トランジスタとしてｎチャンネル型、ｐチャンネル
    型又は相補型の絶縁ゲート電界効果トランジスタを構成
    する、請求項８９に記載した電気光学装置の製造方法。
  97. 【請求項９７】 前記周辺駆動回路部の前記薄膜トラン
    ジスタを相補型とｎチャンネル型との組、相補型とｐチ
    ャンネル型との組、又は相補型とｎチャンネル型とｐチ
    ャンネル型との組で形成する、請求項９６に記載した電
    気光学装置の製造方法。
  98. 【請求項９８】 前記周辺駆動回路部及び／又は前記表
    示部の薄膜トランジスタの少なくとも一部をＬＤＤ（Li
    ghtly doped drain)構造とし、このＬＤＤ構造をゲート
    とソース又はドレインとの間にＬＤＤ部が存在するシン
    グルタイプ、又はゲートとソース及びドレインとの間に
    ＬＤＤ部をそれぞれ有するダブルタイプとする、請求項
    ９２に記載した電気光学装置の製造方法。
  99. 【請求項９９】 前記ＬＤＤ構造を形成する際に用いた
    レジストマスクを残して、これを覆うレジストマスクを
    用いてソース領域及びドレイン領域形成用のイオン注入
    を行う、請求項９８に記載した電気光学装置の製造方
    法。
  100. 【請求項１００】 前記第１の基板の一方の面上に単結
    晶、多結晶又はアモルファスシリコン層を形成し、前記
    単結晶、多結晶又はアモルファスシリコン層をチャンネ
    ル領域、ソース領域及びドレイン領域とし、その上部及
    び／又は下部にゲート部を有する前記第２の薄膜トラン
    ジスタを形成する、請求項９６に記載した電気光学装置
    の製造方法。
  101. 【請求項１０１】 前記周辺駆動回路部の薄膜トランジ
    スタをｎチャンネル型、ｐチャンネル型又は相補型の前
    記第１の薄膜トランジスタとし、前記表示部の薄膜トラ
    ンジスタを、単結晶シリコン層をチャンネル領域とする
    ときはｎチャンネル型、ｐチャンネル型又は相補型と
    し、多結晶シリコン層をチャンネル領域とするときには
    ｎチャンネル型、ｐチャンネル型又は相補型とし、アモ
    ルファスシリコン層をチャンネル領域とするときにはｎ
    チャンネル型、ｐチャンネル型又は相補型とする、請求
    項１００に記載した電気光学装置の製造方法。
  102. 【請求項１０２】 前記第１の基板上に段差を形成し、
    この段差を含む前記第１の基板上に前記物質層を形成
    し、この物質層上に前記単結晶シリコン層を形成する、
    請求項７９に記載した電気光学装置の製造方法。
  103. 【請求項１０３】 断面において底面に対し側面が直角
    状若しくは下端側へ傾斜状となるような凹部として前記
    段差が形成され、この段差が前記物質層と共に前記単結
    晶シリコン層のエピタキシャル成長時のシードとなって
    いる、請求項１０２に記載した電気光学装置の製造方
    法。
  104. 【請求項１０４】 前記第１の薄膜トランジスタ、前記
    第１の基板及び／又はその上の膜に形成された前記段差
    による基板凹部内及び／又は外に設ける、請求項１０２
    に記載した電気光学装置の製造方法。
  105. 【請求項１０５】 前記段差を、前記第１の薄膜トラン
    ジスタのチャンネル領域、ソース領域及びドレイン領域
    で形成される素子領域の少なくとも一辺に沿って形成す
    る、請求項１０２に記載した電気光学装置の製造方法。
  106. 【請求項１０６】 前記物質層に段差を形成し、この段
    差を含む前記物質層上に前記単結晶シリコン層を形成す
    る、請求項７９に記載した電気光学装置の製造方法。
  107. 【請求項１０７】 断面において底面に対し側面が直角
    状若しくは下端側へ傾斜状となるような凹部として前記
    段差を形成し、この段差を前記物質層と共に前記単結晶
    シリコン層のエピタキシャル成長時のシードとする、請
    求項１０６に記載した電気光学装置の製造方法。
  108. 【請求項１０８】 前記第１の薄膜トランジスタを前記
    第１の基板及び／又はその上の膜に形成された前記段差
    による基板凹部内及び／又は外に設ける、請求項１０６
    に記載した電気光学装置の製造方法。
  109. 【請求項１０９】 前記段差を、前記第１の薄膜トラン
    ジスタのチャンネル領域、ソース領域及びドレイン領域
    で形成される素子領域の少なくとも一辺に沿って形成す
    る、請求項１０６に記載した電気光学装置の製造方法。
  110. 【請求項１１０】 前記第１の基板の前記一方の面上に
    段差を形成し、この段差を含む前記第１の基板上に単結
    晶、多結晶又はアモルファスシリコン層を形成し、前記
    単結晶、多結晶又はアモルファスシリコン層をチャンネ
    ル領域、ソース領域及びドレイン領域とし、前記チャン
    ネル領域の上部及び／又は下部にゲート部を有する前記
    第２の薄膜トランジスタを形成する、請求項１００に記
    載した電気光学装置の製造方法。
  111. 【請求項１１１】 断面において底面に対し側面が直角
    状若しくは下端側へ傾斜状となるような凹部として前記
    段差を形成し、この段差を前記単結晶シリコン層のエピ
    タキシャル成長時のシードとする、請求項１０８に記載
    した電気光学装置の製造方法。
  112. 【請求項１１２】 前記第１及び／又は第２の薄膜トラ
    ンジスタのソース又はドレイン電極を前記段差を含む領
    域上に形成する、請求項１０８に記載した電気光学装置
    の製造方法。
  113. 【請求項１１３】 前記第２の薄膜トランジスタを、前
    記第１の基板及び／又はその上の膜に形成された前記段
    差による基板凹部内及び／又は外に設けられている、請
    求項１０８に記載した電気光学装置の製造方法。
  114. 【請求項１１４】 前記単結晶、多結晶又はアモルファ
    スシリコン層の３族又は５族の不純物種及び／又はその
    濃度を制御する、請求項１００に記載した電気光学装置
    の製造方法。
  115. 【請求項１１５】 前記段差を、前記第２の薄膜トラン
    ジスタの前記チャンネル領域、前記ソース領域及び前記
    ドレイン領域で形成される素子領域の少なくとも一辺に
    沿って形成する、請求項１０８に記載した電気光学装置
    の製造方法。
  116. 【請求項１１６】 前記単結晶、多結晶又はアモルファ
    スシリコン層下のゲート電極をその側端部にて台形状に
    する、請求項１００に記載した電気光学装置の製造方
    法。
  117. 【請求項１１７】 前記第１の基板と前記単結晶、多結
    晶又はアモルファスシリコン層との間に拡散バリア層を
    設ける、請求項１００に記載した電気光学装置の製造方
    法。
  118. 【請求項１１８】 前記第１の基板をガラス基板又は耐
    熱性有機基板とする、請求項７９に記載した電気光学装
    置の製造方法。
  119. 【請求項１１９】 前記基板を光学的に不透明又は透明
    とする、請求項７９に記載した電気光学装置の製造方
    法。
  120. 【請求項１２０】 前記画素電極を反射型又は透過型の
    表示部用として設ける、請求項７９に記載した電気光学
    装置の製造方法。
  121. 【請求項１２１】 前記表示部に前記画素電極とカラー
    フィルタ層との積層構造を設ける、請求項７９に記載し
    た電気光学装置の製造方法。
  122. 【請求項１２２】 前記画素電極が反射電極であるとき
    は、樹脂膜に凹凸を形成し、この上に画素電極を設け、
    また前記画素電極が透明電極であるときは、透明平坦化
    膜によって表面を平坦化し、この平坦化面上に前記画素
    電極を設ける、請求項７９に記載した電気光学装置の製
    造方法。
  123. 【請求項１２３】 前記表示部を前記スイッチング素子
    による駆動で発光又は調光を行うように構成する、請求
    項８８に記載した電気光学装置の製造方法。
  124. 【請求項１２４】 前記表示部に複数の前記画素電極を
    マトリクス状に配列し、これらの画素電極のそれぞれに
    前記スイッチング素子を接続する、請求項８８に記載し
    た電気光学装置の製造方法。
  125. 【請求項１２５】 液晶表示装置、エレクトロルミネセ
    ンス表示装置、電界放出型表示装置、発光ポリマー表示
    装置、発光ダイオード表示装置などとして構成する、請
    求項７９に記載した電気光学装置の製造方法。
  126. 【請求項１２６】 画素電極が配された表示部と、この
    表示部の周辺に配された周辺駆動回路部とを基板上に有
    する、電気光学装置用の駆動基板の製造方法において、 前記基板の一方の面上にゲート電極とゲート絶縁膜とか
    らなるゲート部を形成する工程と、 前記基板の前記一方の面上に、単結晶シリコンと格子整
    合の良い物質層を形成する工程と、 この物質層及び前記ゲート部を含む前記基板上に触媒Ｃ
    ＶＤ法又は高密度プラズマＣＶＤ法等により前記物質層
    をシードとして単結晶シリコン層をヘテロエピタキシャ
    ル成長させる工程と、 この単結晶シリコン層に所定の処理を施してチャンネル
    領域、ソース領域及びドレイン領域を形成する工程と、 前記チャンネル領域の上部及び下部に前記ゲート部をそ
    れぞれ有し、前記周辺駆動回路部の少なくとも一部を構
    成するデュアルゲート型の第１の薄膜トランジスタを形
    成する工程とを有することを特徴とする、電気光学装置
    用の駆動基板の製造方法。
  127. 【請求項１２７】 前記基板として絶縁基板を用い、前
    記物質層をサファイア、スピネル構造体、フッ化カルシ
    ウム、フッ化ストロンチウム、フッ化バリウム、リン化
    ボロン、酸化イットリウム及び酸化ジルコニウムからな
    る群より選ばれた物質で形成する、請求項１２６に記載
    した電気光学装置用の駆動基板の製造方法。
  128. 【請求項１２８】 前記単結晶シリコン層を２００〜８
    ００℃で形成する、請求項１２６に記載した電気光学装
    置用の駆動基板の製造方法。
  129. 【請求項１２９】 前記触媒ＣＶＤ法による前記単結晶
    シリコン層の形成に際し、水素化ケイ素を主成分とする
    ガスを加熱された触媒体に接触させて分解させ、前記基
    板上に前記単結晶シリコン層を堆積させる、請求項１２
    ６に記載した電気光学装置用の駆動基板の製造方法。
  130. 【請求項１３０】 前記水素化ケイ素としてモノシラ
    ン、ジシラン、トリシラン及びテトラシラン等のシラン
    系ガスを使用し、前記触媒体としてタングステン、酸化
    トリウムを含有するタングステン、モリブデン、白金、
    パラジウム、シリコン、アルミナ、金属を付着したセラ
    ミックス、及び炭化ケイ素からなる群より選ばれた少な
    くとも１種の材料を使用する、請求項１２９に記載した
    電気光学装置用の駆動基板の製造方法。
  131. 【請求項１３１】 前記単結晶シリコン層の成膜時に３
    族又は５族の不純物元素を混入させ、これによって前記
    単結晶シリコン層の不純物種及び／又はその濃度を制御
    する、請求項１２６に記載した電気光学装置用の駆動基
    板の製造方法。
  132. 【請求項１３２】 前記基板上に拡散バリア層を形成
    し、この上に前記単結晶シリコン層を形成する、請求項
    １２６に記載した電気光学装置用の駆動基板の製造方
    法。
  133. 【請求項１３３】 前記単結晶シリコン層下の前記ゲー
    ト部をその側端部にて台形状とする、請求項１２６に記
    載した電気光学装置用の駆動基板の製造方法。
  134. 【請求項１３４】 前記周辺駆動回路部において、前記
    第１の薄膜トランジスタ以外に、多結晶又はアモルファ
    スシリコン層をチャンネル領域とし、このチャンネル領
    域の上部及び／又は下部にゲート部を有するトップゲー
    ト型、ボトムゲート型又はデュアルゲート型の薄膜トラ
    ンジスタ、或いは、前記単結晶シリコン層又は多結晶シ
    リコン層又はアモルファスシリコン層を用いたダイオー
    ド、抵抗、キャパシタンス、インダクタンス素子などを
    設ける、請求項１２６に記載した電気光学装置用の駆動
    基板の製造方法。
  135. 【請求項１３５】 前記表示部において前記画素電極を
    スイッチングするためのスイッチング素子を前記基板上
    に設ける、請求項１２６に記載した電気光学装置用の駆
    動基板の製造方法。
  136. 【請求項１３６】 前記第１の薄膜トランジスタを、チ
    ャンネル領域の上部及び／又は下部にゲート部を有する
    トップゲート型、ボトムゲート型又はデュアルゲート型
    の中から選ばれた少なくともデュアルゲート型とし、か
    つ、前記スイッチング素子として、前記トップゲート
    型、前記ボトムゲート型又は前記デュアルゲート型の第
    ２の薄膜トランジスタを形成する、請求項１３５に記載
    した電気光学装置用の駆動基板の製造方法。
  137. 【請求項１３７】 前記チャンネル領域の下部に設けら
    れたゲート電極を耐熱性材料で形成する、請求項１３６
    に記載した電気光学装置用の駆動基板の製造方法。
  138. 【請求項１３８】 前記第２の薄膜トランジスタをボト
    ムゲート型又はデュアルゲート型とするときは、前記チ
    ャンネル領域の下部に耐熱性材料からなる下部ゲート電
    極を設け、このゲート電極上にゲート絶縁膜を形成して
    下部ゲート部を形成した後、前記物質層の形成工程を含
    めて前記第１の薄膜トランジスタと共通の工程を経て前
    記第２の薄膜トランジスタを形成する、請求項１３６に
    記載した電気光学装置用の駆動基板の製造方法。
  139. 【請求項１３９】 前記下部ゲート部上に前記単結晶シ
    リコン層を形成した後、この単結晶シリコン層に３族又
    は５族の不純物元素を導入し、ソース及びドレイン領域
    を形成した後に、活性化処理を行う、請求項１３８に記
    載した電気光学装置用の駆動基板の製造方法。
  140. 【請求項１４０】 前記単結晶シリコン層の形成後にレ
    ジストをマスクとして前記第２の薄膜トランジスタの各
    ソース及びドレイン領域を前記不純物元素のイオン注入
    で形成し、このイオン注入後に前記活性化処理を行い、
    ゲート絶縁膜の形成後に、前記第１の薄膜トランジスタ
    の上部ゲート電極と、必要あれば前記第２の薄膜トラン
    ジスタの上部ゲート電極とを形成する、請求項１３９に
    記載した電気光学装置用の駆動基板の製造方法。
  141. 【請求項１４１】 前記第２の薄膜トランジスタがトッ
    プゲート型のとき、前記単結晶シリコン層の形成後にレ
    ジストをマスクとして前記第２の薄膜トランジスタの各
    ソース及びドレイン領域を不純物元素のイオン注入で形
    成し、このイオン注入後に活性化処理を行い、しかる後
    に前記第１及び第２の薄膜トランジスタのゲート絶縁膜
    とゲート電極とからなる各ゲート部を形成する、請求項
    １３６に記載した電気光学装置用の駆動基板の製造方
    法。
  142. 【請求項１４２】 前記第２の薄膜トランジスタがトッ
    プゲート型のとき、前記単結晶シリコン層の形成後に前
    記第１及び第２の薄膜トランジスタの各ゲート絶縁膜と
    耐熱性材料からなる各ゲート電極を形成して各ゲート部
    を形成し、これらのゲート部及びレジストをマスクとし
    て前記第１及び第２の薄膜トランジスタの各ソース及び
    ドレイン領域を不純物元素のイオン注入で形成し、この
    イオン注入後に活性化処理を行う、請求項１３６に記載
    した電気光学装置用の駆動基板の製造方法。
  143. 【請求項１４３】 前記周辺駆動回路部及び前記表示部
    の薄膜トランジスタとしてｎチャンネル型、ｐチャンネ
    ル型又は相補型の絶縁ゲート電界効果トランジスタを構
    成する、請求項１３６に記載した電気光学装置用の駆動
    基板の製造方法。
  144. 【請求項１４４】 前記周辺駆動回路部の前記薄膜トラ
    ンジスタを相補型とｎチャンネル型との組、相補型とｐ
    チャンネル型との組、又は相補型とｎチャンネル型とｐ
    チャンネル型との組で形成する、請求項１４３に記載し
    た電気光学装置用の駆動基板の製造方法。
  145. 【請求項１４５】 前記周辺駆動回路部及び／又は前記
    表示部の薄膜トランジスタの少なくとも一部をＬＤＤ
    （Lightly doped drain)構造とし、このＬＤＤ構造をゲ
    ートとソース又はドレインとの間にＬＤＤ部が存在する
    シングルタイプ、又はゲートとソース及びドレインとの
    間にＬＤＤ部をそれぞれ有するダブルタイプとする、請
    求項１３９に記載した電気光学装置用の駆動基板の製造
    方法。
  146. 【請求項１４６】 前記ＬＤＤ構造を形成する際に用い
    たレジストマスクを残して、これを覆うレジストマスク
    を用いてソース領域及びドレイン領域形成用のイオン注
    入を行う、請求項１４５に記載した電気光学装置用の駆
    動基板の製造方法。
  147. 【請求項１４７】 前記基板の一方の面上に単結晶、多
    結晶又はアモルファスシリコン層を形成し、前記単結
    晶、多結晶又はアモルファスシリコン層をチャンネル領
    域、ソース領域及びドレイン領域とし、その上部及び／
    又は下部にゲート部を有する前記第２の薄膜トランジス
    タを形成する、請求項１４３に記載した電気光学装置用
    の駆動基板の製造方法。
  148. 【請求項１４８】 前記周辺駆動回路部の薄膜トランジ
    スタをｎチャンネル型、ｐチャンネル型又は相補型の前
    記第１の薄膜トランジスタとし、前記表示部の薄膜トラ
    ンジスタを、単結晶シリコン層をチャンネル領域とする
    ときはｎチャンネル型、ｐチャンネル型又は相補型と
    し、多結晶シリコン層をチャンネル領域とするときには
    ｎチャンネル型、ｐチャンネル型又は相補型とし、アモ
    ルファスシリコン層をチャンネル領域とするときにはｎ
    チャンネル型、ｐチャンネル型又は相補型とする、請求
    項１４７に記載した電気光学装置用の駆動基板の製造方
    法。
  149. 【請求項１４９】 前記基板上に段差を形成し、この段
    差を含む前記基板上に前記物質層を形成し、この物質層
    上に前記単結晶シリコン層を形成する、請求項１２６に
    記載した電気光学装置用の駆動基板の製造方法。
  150. 【請求項１５０】 断面において底面に対し側面が直角
    状若しくは下端側へ傾斜状となるような凹部として前記
    段差が形成され、この段差が前記物質層と共に前記単結
    晶シリコン層のエピタキシャル成長時のシードとなって
    いる、請求項１４９に記載した電気光学装置用の駆動基
    板の製造方法。
  151. 【請求項１５１】 前記第１の薄膜トランジスタ、前記
    基板及び／又はその上の膜に形成された前記段差による
    基板凹部内及び／又は外に設ける、請求項１４９に記載
    した電気光学装置用の駆動基板の製造方法。
  152. 【請求項１５２】 前記段差を、前記第１の薄膜トラン
    ジスタのチャンネル領域、ソース領域及びドレイン領域
    で形成される素子領域の少なくとも一辺に沿って形成す
    る、請求項１４９に記載した電気光学装置用の駆動基板
    の製造方法。
  153. 【請求項１５３】 前記物質層に段差を形成し、この段
    差を含む前記物質層上に前記単結晶シリコン層を形成す
    る、請求項１２６に記載した電気光学装置用の駆動基板
    の製造方法。
  154. 【請求項１５４】 断面において底面に対し側面が直角
    状若しくは下端側へ傾斜状となるような凹部として前記
    段差を形成し、この段差を前記物質層と共に前記単結晶
    シリコン層のエピタキシャル成長時のシードとする、請
    求項１５３に記載した電気光学装置用の駆動基板の製造
    方法。
  155. 【請求項１５５】 前記第１の薄膜トランジスタを前記
    第１の基板及び／又はその上の膜に形成された前記段差
    による基板凹部内及び／又は外に設ける、請求項１５３
    に記載した電気光学装置用の駆動基板の製造方法。
  156. 【請求項１５６】 前記段差を、前記第１の薄膜トラン
    ジスタのチャンネル領域、ソース領域及びドレイン領域
    で形成される素子領域の少なくとも一辺に沿って形成す
    る、請求項１５３に記載した電気光学装置用の駆動基板
    の製造方法。
  157. 【請求項１５７】 前記基板の前記一方の面上に段差を
    形成し、この段差を含む前記基板上に単結晶、多結晶又
    はアモルファスシリコン層を形成し、前記単結晶、多結
    晶又はアモルファスシリコン層をチャンネル領域、ソー
    ス領域及びドレイン領域とし、前記チャンネル領域の上
    部及び／又は下部にゲート部を有する前記第２の薄膜ト
    ランジスタを形成する、請求項１４７に記載した電気光
    学装置用の駆動基板の製造方法。
  158. 【請求項１５８】 断面において底面に対し側面が直角
    状若しくは下端側へ傾斜状となるような凹部として前記
    段差を形成し、この段差を前記単結晶シリコン層のエピ
    タキシャル成長時のシードとする、請求項１５７に記載
    した電気光学装置用の駆動基板の製造方法。
  159. 【請求項１５９】 前記第１及び／又は第２の薄膜トラ
    ンジスタのソース又はドレイン電極を前記段差を含む領
    域上に形成する、請求項１５４に記載した電気光学装置
    用の駆動基板の製造方法。
  160. 【請求項１６０】 前記第２の薄膜トランジスタを、前
    記基板及び／又はその上の膜に形成された前記段差によ
    る基板凹部内及び／又は外に設けられている、請求項１
    ５７に記載した電気光学装置用の駆動基板の製造方法。
  161. 【請求項１６１】 前記単結晶、多結晶又はアモルファ
    スシリコン層の３族又は５族の不純物種及び／又はその
    濃度を制御する、請求項１４７に記載した電気光学装置
    用の駆動基板の製造方法。
  162. 【請求項１６２】 前記段差を、前記第２の薄膜トラン
    ジスタの前記チャンネル領域、前記ソース領域及び前記
    ドレイン領域で形成される素子領域の少なくとも一辺に
    沿って形成する、請求項１５７に記載した電気光学装置
    用の駆動基板の製造方法。
  163. 【請求項１６３】 前記単結晶、多結晶又はアモルファ
    スシリコン層下のゲート電極をその側端部にて台形状に
    する、請求項１４７に記載した電気光学装置用の駆動基
    板の製造方法。
  164. 【請求項１６４】 前記基板と前記単結晶、多結晶又は
    アモルファスシリコン層との間に拡散バリア層を設け
    る、請求項１４７に記載した電気光学装置用の駆動基板
    の製造方法。
  165. 【請求項１６５】 前記基板をガラス基板又は耐熱性有
    機基板とする、請求項１２６に記載した電気光学装置用
    の駆動基板の製造方法。
  166. 【請求項１６６】 前記基板を光学的に不透明又は透明
    とする、請求項１２６に記載した電気光学装置用の駆動
    基板の製造方法。
  167. 【請求項１６７】 前記画素電極を反射型又は透過型の
    表示部用として設ける、請求項１２６に記載した電気光
    学装置用の駆動基板の製造方法。
  168. 【請求項１６８】 前記表示部に前記画素電極とカラー
    フィルタ層との積層構造を設ける、請求項１２６に記載
    した電気光学装置用の駆動基板の製造方法。
  169. 【請求項１６９】 前記画素電極が反射電極であるとき
    は、樹脂膜に凹凸を形成し、この上に画素電極を設け、
    また前記画素電極が透明電極であるときは、透明平坦化
    膜によって表面を平坦化し、この平坦化面上に前記画素
    電極を設ける、請求項１２６に記載した電気光学装置用
    の駆動基板の製造方法。
  170. 【請求項１７０】 前記表示部を前記スイッチング素子
    による駆動で発光又は調光を行うように構成する、請求
    項１３５に記載した電気光学装置用の駆動基板の製造方
    法。
  171. 【請求項１７１】 前記表示部に複数の前記画素電極を
    マトリクス状に配列し、これらの画素電極のそれぞれに
    前記スイッチング素子を接続する、請求項１３５に記載
    した電気光学装置用の駆動基板の製造方法。
  172. 【請求項１７２】 液晶表示装置、エレクトロルミネセ
    ンス表示装置、電界放出型表示装置、発光ポリマー表示
    装置、発光ダイオード表示装置用などとして構成する、
    請求項１２６に記載した電気光学装置用の駆動基板の製
    造方法。
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