CN111480224A - 半导体产品和制造工艺 - Google Patents

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Abstract

用于制造半导体产品(200)以及用于形成具有铝层(218)和钨层(216)的图案化堆叠的工艺(100)包括：在栅极结构(204)上以及衬底(202)的第一区域和第二区域(208，210)上形成(104)第一介电层(212)；在所述第一介电层(212)上形成(108)扩散阻挡层(214)；在所述扩散阻挡层(214)上形成(110)钨层(216)；在所述钨层(216)上形成(112)铝层(218)；在所述铝层(218)上形成(114)硬掩模层(220)；形成(116)图案化抗蚀剂掩模层(222)，其覆盖所述第一区域(208)上方的所述硬掩模层(220)且暴露出所述第二区域(210)上方的所述硬掩模层(220)；使用所述图案化抗蚀剂掩模层(222)干蚀刻(118，120)所述第二区域(210)上方的所述硬掩模层(220)和所述铝层(218)；去除(122)所述抗蚀剂掩模层(222)；且使用所述硬掩模层(220)干蚀刻(124)所述钨层(216)，以暴露出所述第二区域(210)上方的所述第一介电层(212)。

Description

半导体产品和制造工艺
技术领域
本发明是针对半导体器件，且尤其是针对用于生产半导体产品的制造技术。
背景技术
金属化结构用于传导电流且提供到分立半导体产品和集成电路中的晶体管端子和其它半导体器件的电连接。形成于前金属电介质上的厚铝金属互连结构可适应用于电源开关应用等的高电流水平。然而，铝为软金属且在制造或封装期间形成于晶体管栅极结构上方的铝上的垂直压力可损坏栅极结构。
发明内容
以下呈现简化的概述，以便提供对本发明的一或多个方面的基本理解。该概述不是本发明的广泛综述，并且既无意标识本发明的关键或重要元素，也无意描绘本发明的范围。相反，本概述的主要目的在于以简化形式呈现本发明的一些概念，以作为稍后所呈现的更详细的描述的序言。本发明提供半导体产品以及用以制造半导体产品且用以形成具有铝层和下面的钨层的图案化堆叠的工艺或方法。所揭示的实施方案可用于结合良好的临界尺寸工艺控制来提供厚铝金属化互连结构的高电流承载能力，以及集成电路或分立半导体器件产品中的晶体管栅极结构上方的保护性钨结构以减轻或避免由垂直压力造成的栅极结构损坏。
所揭示的实例包含半导体产品制造工艺，其包含在栅极结构上以及在衬底的第一区域和第二区域上形成第一介电层；在第一介电层上形成扩散阻挡层；且在扩散阻挡层上形成钨层。方法进一步包含在钨层上形成铝层；在铝层上形成硬掩模；且形成图案化抗蚀剂掩模，其覆盖第一区域上方的硬掩模且暴露出第二区域上方的硬掩模层。方法进一步包含使用图案化抗蚀剂掩模层干蚀刻第二区域上方的硬掩模和铝层；去除抗蚀剂掩模；且使用硬掩模层干蚀刻钨层和扩散阻挡层，以暴露出衬底的第二区域上方的第一介电层。
揭示了用于形成包含铝层和下面的钨层的图案化堆叠的工艺，其包括：形成钨层；在钨层上形成铝层；在铝层上形成硬掩模层；形成图案化抗蚀剂掩模层，其覆盖硬掩模层的第一部分且暴露出硬掩模层的第二部分；执行第一干蚀刻工艺，其去除硬掩模层的暴露出的第二部分且暴露出铝层的下面部分；且执行第二干蚀刻工艺，其去除铝层的暴露出的部分且暴露出第二区域上方的钨层的下面部分。方法进一步包含去除抗蚀剂掩模层以暴露出硬掩模层；且执行第三干蚀刻工艺，其去除钨层的暴露出的部分以及下面的扩散阻挡层。
本发明的进一步的方面提供一种半导体产品，其包含：半导体衬底，其包含横向第一区域和横向第二区域；衬底的第一区域上或其中的栅极结构；衬底的第一区域上或其中的接触结构；在栅极结构上以及衬底的第一区域和第二区域上的第一介电层；及在衬底的第一区域上方的第一介电层上的扩散阻挡层。半导体产品进一步包含在衬底的第一区域上方的扩散阻挡层上的钨层；在衬底的第一区域上方的钨层上的铝层；在衬底的第一区域上方的铝层上的硬掩模层；及第二介电层，其覆盖衬底的第一区域上方的硬掩模层且覆盖衬底的第二区域上方的第一介电层。
附图说明
图1展示用于制造半导体产品的实例性工艺，其包含形成包含铝层和下面的钨层的图案化堆叠。
图2至13是在制造的连续阶段展示的半导体产品的横截面侧视图。
图14是另一实例性半导体产品的横截面侧视图。
具体实施方式
在图式中，在通篇中相同的参考数字指示相同的元件，且各个特征不必需按比例绘制。在以下讨论及权利要求中，术语“包含有”、“包含”、“具备”、“具有”、“带有”或其变型旨在以类似于术语“包括有”的方式是包含性的，且因此应被解释为意味着“包含但不限于”。为了进行说明，下面参考实例性应用来描述若干实例。阐述了各种具体细节、关系和方法以提供对所揭示的概念的理解。可在没有所述具体细节中的一或多者的情况下或者通过其它方法来实践所揭示的概念。所揭示的概念不受所说明的动作或事件次序的限制，因为一些动作可以不同次序发生和/或与其它动作或事件同时发生。此外，并非需要全部所说明的动作或事件来实施根据所揭示的概念的工艺或方法。
图1说明用于制造半导体产品的工艺或方法100。工艺100可用于生产包含具有到器件端子的互连的单个晶体管或其它半导体器件的分立半导体产品，以及用于生产包含多个晶体管或其它半导体器件的集成电路。图2至13说明通常根据工艺100的实例性半导体产品的制造。工艺100包含在衬底的第一区域中制造晶体管。可使用任何合适的半导体衬底，包含但不限于硅晶片、绝缘体上硅(SOI)晶片、包含其它半导体材料(诸如砷化镓、氮化镓等)的衬底。图2展示在根据图1的工艺100的制造期间的实例性半导体产品200。图2的半导体产品200包含硅衬底202。
图1的工艺100包含在102处在衬底的第一区域上或其中制造栅极结构。在图2中，使用任何合适的栅极制造技术和工艺(未展示)在衬底202的上表面上形成第一栅极结构和第二栅极结构204。在其它实例中，可使用沟槽栅极构造，其中在衬底202中制造栅极结构，如下面图14中所见。图2的半导体产品200进一步包含形成于衬底202的凹部中的接触结构206。图2中的栅极结构204和接触结构206形成于衬底202的第一横向第一区域上或其中。衬底202进一步包含如图2的实例中所展示的一或多个横向第二区域210。对于单个器件半导体产品，可如下面所描述的那样定义和处理两个或两个以上区域208，例如，晶体管栅极接触、漏接触和源接触各具有一个，且可在多器件IC产品实例中提供许多接触。图示仅展示单个第一区域208和对应接触结构206，以示出所揭示的工艺和产品的各个概念。
工艺100还包含在104处形成第一介电层。形成于半导体材料和任何栅极结构或接触上的初始介电层在本文称作为前金属介电(PMD)层，且操作用于提供电隔离。图3说明PMD层制造的一个实例，其中进行第一沉积工艺300。沉积工艺300在栅极结构204上以及衬底202的第一区域208和第二区域210上形成第一介电层212。可使用任何合适的介电材料和处理步骤来形成PMD层212，诸如非掺杂硅酸盐玻璃(USG)、原硅酸四乙酯或四乙氧基硅烷((C2H5O)4Si或C8H20O4Si，称作为TEOS)、使用等离子体增强化学气相沉积(PE-CVD)工艺300形成的氮化硅(SiH4)材料。在其它实例中，高密度等离子体(HDP CVD)工艺300用于形成二氧化硅(SiO2)PMD层212。图1中的104处的PMD制造还可任选地包含去除经沉积层材料212中的某些经沉积层材料，例如，使用化学机械抛光(CMP，未展示)来提供PMD层212的光滑上表面。在图1中的106处，可(例如)使用掩模蚀刻工艺(未展示)在PMD层中形成一或多个接触开口。图3说明其中接触开口213形成于PMD层212中以便暴露出先前形成的接触结构206的实例。
工艺100在图1中的108处继续，包含在第一介电层上形成扩散阻挡层。扩散阻挡层抑制金属和硅之间的杂质扩散。图4说明在第一介电层212上形成扩散阻挡层214的第二沉积工艺400的执行。可使用任何合适的扩散阻挡材料或多种材料来形成层214。在某些实例中，扩散阻挡层214可为包含两个或两个以上材料层的多层结构。在一个实例中，使用溅射或其它合适的沉积工艺400在介电层212上形成钛/氮化钛(Ti/TiN)扩散阻挡层214。如图4的实例中所进一步展示，扩散阻挡层214沿侧壁延伸且延伸到接触开口213中以形成到接触结构206的电连接。
在图1中的110处，使用第三沉积工艺在扩散阻挡层上形成钨层(W)。图5展示一个实例，其中执行化学气相沉积(CVD)工艺500。工艺500在扩散阻挡层214上形成钨层216。图5中的钨层216填充PMD层开口213，且沿通过PMD层212的接触开口的侧壁来接触扩散阻挡层214。实际上，经沉积钨层216可用于整个产品200中以提供到形成于衬底202上或其中的结构和特征的低阻抗电连接。此外，钨层216的部分有利地为完成的半导体产品200中的下面的栅极结构(例如，204)提供结构保护，以减轻或避免后续制造处理期间由于垂直压力或力导致的栅极结构损坏。在一个非限制性实例中，钨层216被沉积为约
Figure BDA0002465323460000041
的厚度，尽管在不同实施方案中可提供任何合适的钨层厚度。在一个实例中，工艺100包含在执行112第四沉积工艺600以在钨层216上形成铝层218之前避免去除钨层216中的任一者。这不同于其中在铝沉积之前使用化学机械抛光(CMP)来抛光经沉积钨层的其它工艺。关于这点，工艺100有利地节省了与钨CMP处理相关的处理时间和成本。
在图1中的112处，铝层形成于钨层上。图5展示其中执行第四沉积工艺600的实例。工艺600在钨层216上形成铝层218。可使用任何合适的铝沉积工艺600来形成任何所需厚度的铝层218。在所说明的实例中，经沉积铝层218非常厚，例如大约3μm，以促进制造能够切换相对大的电流的晶体管器件。
在图1中的114处，硬掩模层形成于铝层上。在114处，可使用任何合适的硬掩模材料和沉积工艺。图7说明其中执行第五沉积工艺700以在铝层218上沉积氧化物硬掩模层220的实例。
在图1中的116处，抗蚀剂掩模材料层经沉积且图案化以覆盖第一区域上方的硬掩模层，同时暴露出第二区域上方的硬掩模层。在图8的实例中，执行光刻工艺800以在硬掩模层220的一部分上沉积且图案化抗蚀剂掩模层222。图案化抗蚀剂掩模层222覆盖第一区域208上方的硬掩模层220，且暴露出衬底202的第二区域210上方的硬掩模层220。
还参考图9和10，图1的工艺100进一步包含使用图案化抗蚀剂掩模层干蚀刻第二区域上方的硬掩模层和铝层，以暴露出第二区域上方的钨层。在图1中的118处，通过干蚀刻去除第二区域上方的硬掩模的暴露出的部分。图9展示其中执行第一干蚀刻工艺900的实例。第一干蚀刻工艺900去除硬掩模层220的暴露出的部分且暴露出第二区域210上方的下面的铝层218。在一个实例中，第一干蚀刻工艺900是使用Ar、CF4蚀刻化学制剂的等离子体蚀刻工艺。
在图1中的120处，使用第二干蚀刻工艺去除第二区域上方的暴露出的铝以暴露出钨层。在图10的实例中，执行第二干蚀刻工艺1000，其去除铝层218的暴露出的部分且暴露出第二区域210上方的钨层216。在一个实例中，第二干蚀刻工艺1000是使用BCl3、Cl2、SF6蚀刻化学制剂的等离子体蚀刻工艺。
图1中的工艺100进一步包含在122处去除抗蚀剂掩模层，且在124处使用硬掩模层作为干蚀刻掩模来蚀刻钨和阻挡层。在图11中执行抗蚀剂剥离工艺1100，其去除抗蚀剂掩模层且暴露出第一区域208上方的硬掩模层220。在图12中，执行第三干蚀刻工艺1200，其去除钨层216和下面的扩散阻挡层214的暴露出的部分且暴露出第二区域210上方的第一介电层212。在一个实例中，第三蚀刻工艺1200是使用N2、SF6的等离子体蚀刻工艺，以用于使用硬掩模层220作为蚀刻掩模来去除钨层216的未经掩蔽部分。在一个实例中，工艺1200的蚀刻化学制剂被改变为BCl3、Cl2，以去除剩余的暴露出的TiTiN阻挡层214且暴露出衬底202的第二部分210。
与铝的湿蚀刻相比，具有等离子体干蚀刻的实例性工艺100提供高度各向异性的蚀刻特性，且因此促进对临界横向特征尺寸的改进控制。此外，与仅使用钨形成接触的其它工艺不同，工艺100有利地消除在铝沉积之前的钨CMP处理。这不同于其中抛光经沉积钨层以去除接触沟槽或开口中的钨以外的钨的其它工艺，工艺100节省了处理时间和成本。此外，所得半导体产品200包含栅极结构204上方的保护性钨结构，以用于在后续制造和/或封装处理期间保护免受机械应力和垂直力的损坏。
所说明的工艺实例100进一步包含在126处在第一区域上方的剩余的氧化物硬掩模层上以及衬底的第二区域中的暴露出的PMD层(或任何剩余阻挡层材料)上形成第二介电层(在本文称作为层间介电(ILD)层)。可在第一ILD层中制造晶体管接触和互连，且在128处执行进一步的后端处理以完成半导体产品200。单个ILD层对于分立半导体器件产品200可为足够的。根据给定的半导体产品应用(例如，IC产品等)的需要，可随后构造进一步的金属化层(未展示)。
图13展示其中执行第五沉积工艺1300的实例，所述第五沉积工艺1300在第一区域208上方的剩余硬掩模层220上以及衬底202的第二区域210上方的第一介电层212上形成第二介电层(ILD)224。可使用任何合适的工艺1300来沉积合适的介电材料224，诸如氧化物材料。在该实例中，图案化硬掩模材料220保持在铝/钨堆叠上方，其中ILD氧化物224和硬掩模结构220提供足够的隔离以促进具有一或多个ILD层和相关联的导电互连结构(未展示)的金属化/接触配置中的操作。此外，剩余的钨为栅极结构204提供保护性屏蔽。由于铝是比钨软得多的材料且铝不提供与栅极结构204上方的实例性钨结构216相同的机械保护水平，与其中钨仅存在于接触结构206上方的接触沟槽中的其它工艺相比，这表现出优点。
图14展示如上文总体上描述的半导体产品200的另一实例性实施方案。然而，在该实例中，沟槽栅极配置与形成于衬底202中的沟槽中的栅极结构1400一起使用。在图13和14的实例性器件200中，栅极通过形成于所说明的栅极结构204、1400的端部处的一或多个栅极接触结构(未展示)而电接触(例如，进入或离开图13和14中的页面)。这里所揭示的实例提供用于保护栅极结构的钨216的结构性保护，以及在图案化铝和钨金属堆叠时进行干蚀刻的临界尺寸(CD)控制优点(例如，工艺和线宽控制)，其具有避免钨CMP处理的工艺/成本益处。
图1中的110至124处的实例性处理可用于需要精确CD控制的其它应用中，以用于形成具有铝层和下面的钨层(例如，图13和14中的层216和218)的图案化堆叠。这提供一种工艺或方法，其包含执行(110)化学气相沉积工艺(例如，图5中的500)，其形成钨层216；执行(112)沉积工艺(例如，图6中的600)，其在钨层216上形成铝层218；执行(114)沉积工艺(例如，图7中的700)，其在铝层218上形成硬掩模层220；且形成(116)图案化抗蚀剂掩模层222，其覆盖硬掩模层220的第一部分且暴露出硬掩模层220的第二部分(例如，上面的图8)。蚀刻工艺进一步包含执行(118)第一干蚀刻工艺(例如，上面图9中的900)，其去除硬掩模层220的暴露出的第二部分且暴露出铝层218的下面部分；且执行120第二干蚀刻工艺(例如，图10中的1000)，其去除铝层218的暴露出的部分且暴露出第二区域210上方的钨层216的下面部分。然后可剥离或以其它方式去除抗蚀剂掩模222，且执行去除钨层216的暴露出的部分的第三蚀刻工艺(例如，在图1中的124处、在图12中的工艺1200处)。
以上实例仅仅是对本发明的各个方面的若干可能实施方案的说明，其中在阅读和理解本说明书和附图之后，所属领域的技术人员将想到等效替换和/或修改。在权利要求的范围内，对所描述的实施例的修改是可能的且其它实施例是可能的。

Claims (20)

1.一种制造半导体产品的工艺，所述工艺包括：
提供半导体衬底，其包含横向第一区域和横向第二区域；
在所述衬底的所述第一区域上或其中制造栅极结构；
执行第一沉积工艺，其在所述栅极结构上以及所述衬底的所述第一区域和所述第二区域上形成第一介电层；
执行第二沉积工艺，其在所述第一介电层上形成扩散阻挡层；
执行第三沉积工艺，其在所述扩散阻挡层上形成钨层；
执行第四沉积工艺，其在所述钨层上形成铝层；
执行第五沉积工艺，其在所述铝层上形成硬掩模层；
在所述硬掩模层的一部分上形成图案化抗蚀剂掩模层，所述图案化抗蚀剂掩模层覆盖所述第一区域上方的所述硬掩模层且暴露出所述第二区域上方的所述硬掩模层；
使用所述图案化抗蚀剂掩模层干蚀刻所述第二区域上方的所述硬掩模层和所述铝层，以暴露出所述第二区域上方的所述钨层；
去除所述抗蚀剂掩模层以暴露出所述第一区域上方的所述硬掩模层；且
使用所述硬掩模层干蚀刻所述钨层和所述扩散阻挡层，以暴露出所述第二区域上方的所述第一介电层。
2.根据权利要求1所述的工艺，进一步包括执行第五沉积工艺，其在所述第一区域上方的剩余硬掩模层上及所述第二区域上方的所述暴露出的第一介电层上形成第二介电层。
3.根据权利要求1的所述的工艺，其中干蚀刻所述硬掩模层和所述铝层包括：
执行第一干蚀刻工艺，其去除所述硬掩模层的暴露出的部分且暴露出所述第二区域上方的所述铝层；且
执行第二干蚀刻工艺，其去除所述铝层的暴露出的部分且暴露出所述第二区域上方的所述钨层。
4.根据权利要求3所述的工艺，其中干蚀刻所述钨层包括执行第三干蚀刻工艺，其去除所述钨层和所述扩散阻挡层的暴露出的部分且暴露出所述第二区域上方的所述第一介电层。
5.根据权利要求4所述的工艺，其中所述第三干蚀刻工艺是等离子体蚀刻工艺。
6.根据权利要求3所述的工艺，其中所述第一干蚀刻工艺和所述第二干蚀刻工艺是等离子体蚀刻工艺。
7.根据权利要求1所述的工艺，其中使用至少一种等离子体蚀刻工艺来蚀刻所述硬掩模层和所述铝层。
8.根据权利要求1所述的工艺，其中干蚀刻所述钨层包括执行等离子体蚀刻工艺，其去除所述钨层和所述扩散阻挡层的所述暴露出的部分且暴露出所述第二区域上方的所述第一介电层。
9.根据权利要求1所述的工艺，其中所述栅极结构制造于所述衬底的所述第一区域上。
10.根据权利要求1所述的工艺，其中所述栅极结构制造于所述衬底的所述第一区域中。
11.根据权利要求1所述的工艺，包括在执行所述第四沉积工艺以在所述钨层上形成所述铝层之前避免去除所述钨层中的任一者。
12.一种形成包含图案化铝层和下面的图案化钨层的图案化堆叠的工艺，其包括：
执行化学气相沉积工艺，其形成钨层；
执行沉积工艺，其在所述钨层上形成铝层；
执行沉积工艺，其在所述铝层上形成硬掩模层；
形成图案化抗蚀剂掩模层，其覆盖所述硬掩模层的第一部分且暴露出所述硬掩模层的第二部分；
执行第一干蚀刻工艺，其去除所述硬掩模层的所述暴露出的第二部分且暴露出所述铝层的下面部分；
执行第二干蚀刻工艺，其去除所述铝层的所述暴露出的部分且暴露出所述第二区域上方的所述钨层的下面部分；
去除所述抗蚀剂掩模层以暴露出所述硬掩模层；且
执行第三干蚀刻工艺，其去除所述钨层的所述暴露出的部分。
13.根据权利要求12所述的工艺，其中所述第一干蚀刻工艺和所述第二干蚀刻工艺是等离子体蚀刻工艺。
14.根据权利要求13所述的工艺，其中所述第三干蚀刻工艺是等离子体蚀刻工艺。
15.根据权利要求12所述的工艺，其中所述第三干蚀刻工艺是等离子体蚀刻工艺。
16.根据权利要求12所述的工艺，包括在所述钨层上形成所述铝层之前避免去除所述钨层中的任一者。
17.一种半导体产品，其包括：
半导体衬底，其包含横向第一区域和横向第二区域；
在所述衬底的所述第一区域上或其中的栅极结构；
在所述衬底的所述第一区域上或其中的接触结构；
在所述栅极结构上以及所述衬底的所述第一区域和所述第二区域上的第一介电层；
在所述衬底的所述第一区域上方的所述第一介电层上的扩散阻挡层；
在所述衬底的所述第一区域上方的所述扩散阻挡层上的钨层；
在所述衬底的所述第一区域上方的所述钨层上的铝层；
在所述衬底的所述第一区域上方的所述铝层上的硬掩模层；及
覆盖所述衬底的所述第一区域上方的所述硬掩模层且覆盖所述衬底的所述第二区域上方的所述第一介电层的第二介电层。
18.根据权利要求17所述的半导体产品，其中所述栅极结构制造于所述衬底的所述第一区域上。
19.根据权利要求17所述的半导体产品，其中所述栅极结构制造于所述衬底的所述第一区域中。
20.根据权利要求17所述的半导体产品，其中所述钨层延伸穿过所述第一介电层到达所述衬底的所述第一区域上或其中的所述接触结构。
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