CN116230652A - 半导体器件及其制造方法和刻蚀方法 - Google Patents

半导体器件及其制造方法和刻蚀方法 Download PDF

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Abstract

本发明提供了一种半导体器件及其制造方法和刻蚀方法。所述半导体器件包括衬底、顶部金属层和钝化层；所述顶部金属层设置于所述衬底的表面；所述钝化层覆盖所述顶部金属层及其周围的衬底，所述钝化层包括自下而上的第一介质层、刻蚀停止层、第二介质层和硬掩模层，所述第一介质层和所述第二介质层的材料相同，所述刻蚀停止层和所述硬掩模层的材料与所述第一介质层的材料不同。本发明通过制备包含第一介质层、刻蚀停止层、第二介质层和硬掩模层的钝化层，利用不同材料具有的刻蚀速率不同的特性确保了后续金属互连工艺的顺利进行，减少或避免顶部金属层在钝化层的刻蚀过程中受到等离子体损伤，提高了半导体器件的产量和良率。

Description

半导体器件及其制造方法和刻蚀方法
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件及其制造方法和刻蚀方法。
背景技术
在集成电路制造过程中，半导体器件表面的金属化和钝化是半导体制造工艺中必不可少的部分。半导体器件的金属化是应用化学或物理处理方法在所述半导体器件上淀积导电金属薄膜的过程。半导体器件的表面钝化(Passivation，PA)可以增强器件对离子沾污的阻挡能力，保护电路及内部互连线免受机械和化学损伤。
随着半导体器件的尺寸不断缩小，为了保护半导体器件的顶部金属层不受损伤，需要增加钝化层(尤其是位于所述顶部金属层的侧壁上的部分钝化层)的相对厚度，从而为所述顶部金属层提供更强的支撑力和保护。
参阅图1，当顶部金属层10表面形成的钝化层20的厚度增加时，光阻的厚度不足以支持钝化层的刻蚀。因此，需要对钝化层20进行平坦化处理，例如化学机械研磨工艺(Chemical Mechanical Polishing，CMP)，以减薄所述顶部金属层10表面的钝化层20的厚度，便于后续工艺的顺利进行。然而，参阅图2，在进行所述平坦化处理后，对晶圆(Wafer)上的膜层(Film)分析发现不同区域中的钝化层20的厚度差异较大。
参阅图3，在后续的金属互连工艺中，对所述钝化层20进行刻蚀以形成开口21和22时，由于不同区域中的钝化层20的厚度差异较大，开口22所在位置的钝化层20较薄，因此，开口22所在位置处的过刻蚀量很大，开口22所暴露的顶部金属层10会受到严重的等离子体损伤，从而严重影响了半导体器件的良率和产量。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法和刻蚀方法，减少或避免顶部金属层在钝化层的刻蚀过程中受到等离子体损伤，提高了半导体器件的产量和良率。
为了达到上述目的，本发明提供了一种半导体器件，包括：
衬底；
顶部金属层，所述顶部金属层设置于所述衬底的表面；
钝化层，所述钝化层覆盖所述顶部金属层及所述顶部金属层周围的衬底，所述钝化层包括自下而上的第一介质层、刻蚀停止层、第二介质层和硬掩模层，所述第一介质层和所述第二介质层的材料相同，所述刻蚀停止层和所述硬掩模层的材料与所述第一介质层的材料不同。
可选的，所述第一介质层和所述第二介质层为氧化硅层，所述刻蚀停止层为氮化硅层或氮氧化硅层，所述硬掩模层为氮化硅层。
可选的，所述第一介质层的厚度小于所述第二介质层的厚度，所述刻蚀停止层的厚度小于所述硬掩模层的厚度。
可选的，所述第一介质层的厚度范围为
Figure BDA0004151374870000021
所述刻蚀停止层的厚度范围为/>
Figure BDA0004151374870000022
所述第二介质层的厚度范围为/>
Figure BDA0004151374870000023
所述硬掩模层的厚度范围为/>
Figure BDA0004151374870000024
可选的，所述衬底为硅衬底或绝缘体上硅衬底。
相应地，本发明还提供一种半导体器件的制造方法，用于制造所述半导体器件，包括：
提供衬底，所述衬底上形成有顶部金属层；
形成第一介质层，所述第一介质层覆盖所述顶部金属层及所述顶部金属层周围的衬底；
在所述第一介质层上形成刻蚀停止层；
在所述刻蚀停止层上形成第二介质层；以及，
在所述第二介质层上形成硬掩模层，以形成覆盖所述顶部金属层和所述衬底的钝化层，所述钝化层为所述第一介质层、所述刻蚀停止层、所述第二介质层和所述硬掩模层组合而成的叠层结构。
可选的，采用等离子体增强化学气相沉积工艺形成所述第一介质层和所述第二介质层。
相应地，本发明还提供一种半导体器件的刻蚀方法，采用所述半导体器件进行刻蚀，包括：
在所述硬掩模层上形成图案化的光刻胶层；
进行第一刻蚀工艺，以所述图案化的光刻胶层为掩膜刻蚀所述硬掩模层和部分所述第二介质层，以形成开口；
去除所述图案化的光刻胶层；
进行第二刻蚀工艺，继续刻蚀所述开口底部的第二介质层，直至所述开口暴露所述刻蚀停止层；以及，
进行第三刻蚀工艺，去除所述开口暴露的刻蚀停止层及所述开口下方的第一介质层，以使所述开口暴露所述顶部金属层。
可选的，所述第一刻蚀工艺、所述第二刻蚀工艺和所述第三刻蚀工艺均为等离子体刻蚀工艺。
可选的，采用灰化工艺和湿法清洗工艺去除所述图案化的光刻胶层。
综上所述，本发明提供一种半导体器件及其制造方法和刻蚀方法。所述半导体器件包括衬底、顶部金属层和钝化层；其中，所述顶部金属层设置于所述衬底的表面；所述钝化层覆盖所述顶部金属层及所述顶部金属层周围的衬底，所述钝化层包括自下而上的第一介质层、刻蚀停止层、第二介质层和硬掩模层，所述第一介质层和所述第二介质层的材料相同，所述刻蚀停止层和所述硬掩模层的材料与所述第一介质层的材料不同。本发明通过制备包含第一介质层、刻蚀停止层、第二介质层和硬掩模层的钝化层，利用不同材料具有的刻蚀速率不同的特性确保了后续金属互连工艺的顺利进行，减少或避免顶部金属层在钝化层的刻蚀过程中受到等离子体损伤，提高了半导体器件的产量和良率。
附图说明
图1至图3为一半导体器件的制造过程中部分步骤对应的结构示意图；
图4为本发明一实施例提供的半导体器件的结构示意图；
图5为本发明一实施例提供的半导体器件的制造方法的流程图；
图6为本发明一实施例提供的半导体器件的刻蚀方法的流程图；
图7至图11为本发明一实施例提供的半导体器件的刻蚀方法中各个步骤对应的结构示意图；
其中，附图标记如下：
10-顶部金属层；20-钝化层；21、22-开口；
100-衬底；200-顶部金属层；300-钝化层；301-开口；310-第一介质层；320-刻蚀停止层；330-第二介质层；340-硬掩模层；400-图案化的光刻胶层。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图4为本发明一实施例提供的半导体器件的结构示意图。参阅图4，本实施例所述的半导体器件包括：
衬底100；
顶部金属层(Metal)200，所述顶部金属层200设置于所述衬底100的表面；
钝化层(Passivation，PA)300，所述钝化层300覆盖所述顶部金属层200及所述顶部金属层200周围的衬底100，所述钝化层300包括自下而上的第一介质层310、刻蚀停止层320、第二介质层330和硬掩模层340，所述第一介质层310和所述第二介质层330的材料相同，所述刻蚀停止层320和所述硬掩模层340的材料与所述第一介质层310的材料不同。
本实施例中，所述衬底100为硅衬底，在本发明的其他实施例中，所述衬底也可以为绝缘体上硅(Silicon On Insulator，SOI)衬底或其他符合制程要求的衬底，本发明对此不作限制。
本实施例中，所述第一介质层310和所述第二介质层330为氧化硅层，所述刻蚀停止层320为氮化硅层或氮氧化硅层，所述硬掩模层340为氮化硅层。可选的，所述第一介质层310和所述刻蚀停止层320组成一个ON叠层结构，所述第二介质层和所述硬掩模层340组成一个ON叠层结构，所述钝化层300为两个ON叠层结构组合而成的ONON叠层结构。在本发明的其他实施例中，所述第一介质层310和所述第二介质层330的材料可以根据工艺需要替换为其他氧化材料，例如正硅酸乙酯，所述刻蚀停止层320和所述硬掩模层340的材料也可以替换为其他材料，只需满足如下条件即可：所述刻蚀停止层320和所述硬掩模层340的材料与所述第一介质层310和所述第二介质层330的材料所具有的刻蚀速率不同。
本实施例中，所述第一介质层310的厚度小于所述第二介质层330的厚度，所述刻蚀停止层320的厚度小于所述硬掩模层340的厚度。所述钝化层300中各个膜层的具体厚度关系为：所述第一介质层310的厚度范围为
Figure BDA0004151374870000051
所述刻蚀停止层320的厚度范围为/>
Figure BDA0004151374870000052
所述第二介质层330的厚度范围为/>
Figure BDA0004151374870000053
所述硬掩模层340的厚度范围为/>
Figure BDA0004151374870000054
相应地，参阅图5，本实施例还提供一种半导体器件的制造方法，用于制造所述半导体器件，包括：
步骤S01：提供衬底，所述衬底上形成有顶部金属层；
步骤S02：形成第一介质层，所述第一介质层覆盖所述顶部金属层及所述顶部金属层周围的衬底；
步骤S03：在所述第一介质层上形成刻蚀停止层；
步骤S04：在所述刻蚀停止层上形成第二介质层；以及，
步骤S05：在所述第二介质层上形成硬掩模层，以形成覆盖所述顶部金属层和所述衬底的钝化层，所述钝化层为所述第一介质层、所述刻蚀停止层、所述第二介质层和所述硬掩模层组合而成的叠层结构。
本实施例中，采用等离子体增强化学气相沉积工艺(Plasma Enhanced ChemicalVapor Deposition，PECVD)形成所述第一介质层和所述第二介质层。
此外，参阅图6，本实施例还提供一种半导体器件的刻蚀方法，采用所述半导体器件进行刻蚀，包括：
步骤S06：在所述硬掩模层上形成图案化的光刻胶层；
步骤S07：进行第一刻蚀工艺，以所述图案化的光刻胶层为掩膜刻蚀所述硬掩模层和部分所述第二介质层，以形成开口；
步骤S08：去除所述图案化的光刻胶层；
步骤S09：进行第二刻蚀工艺，继续刻蚀所述开口底部的第二介质层，直至所述开口暴露所述刻蚀停止层；以及，
步骤S10：进行第三刻蚀工艺，去除所述开口暴露的刻蚀停止层及所述开口下方的第一介质层，以使所述开口暴露所述顶部金属层。
图7至图11为本实施例所述的半导体器件的刻蚀方法中各个步骤对应的结构示意图。下面结合图7至图11详细说明本实施例所述的半导体器件的刻蚀方法。
首先，参阅图7，执行步骤S06，在所述硬掩模层340上形成图案化的光刻胶层400。
接着，参阅图8，执行步骤S07，进行第一刻蚀工艺，以所述图案化的光刻胶层400为掩膜刻蚀所述硬掩模层340和部分所述第二介质层330，以形成开口301。可选的，所述第一刻蚀工艺为等离子体刻蚀工艺。
随后，参阅图9，执行步骤S08，去除所述图案化的光刻胶层400。可选的，采用灰化工艺和湿法清洗工艺去除所述图案化的光刻胶层400。
接着，参阅图10，执行步骤S09，进行第二刻蚀工艺，继续刻蚀所述开口301底部的第二介质层330，直至所述开口301暴露所述刻蚀停止层320。可选的，所述第二刻蚀工艺为等离子体刻蚀工艺。所述第二刻蚀工艺中，所述硬掩模层340作为掩膜，保护所述硬掩模层340下方的其他膜层不受刻蚀损伤。
随后，参阅图11，执行步骤S10，进行第三刻蚀工艺，去除所述开口301暴露的刻蚀停止层320及所述开口301下方的第一介质层310，以使所述开口301暴露所述顶部金属层200。可选的，所述第三刻蚀工艺均为等离子体刻蚀工艺。
与现有技术相比，本实施例所述的半导体器件及其制造方法和刻蚀方法中，在增加了钝化层的相对厚度的情况下，无需进行平坦化处理，避免了平坦化处理后钝化层可能出现的厚度不均匀的问题。本实施例利用钝化层中的硬掩模层作为掩膜来刻蚀钝化层中的其他膜层，并利用不同材料具有的刻蚀速率不同的特性减小钝化层中不同区域的刻蚀厚度的差异，从而减少或避免因钝化层中所需刻蚀部分的厚度不均匀导致的顶部金属层受到等离子体损伤(Plasma Damage)，提高了半导体器件的产量和良率。
综上所述，本发明提供一种半导体器件及其制造方法和刻蚀方法。所述半导体器件包括衬底、顶部金属层和钝化层；其中，所述顶部金属层设置于所述衬底的表面；所述钝化层覆盖所述顶部金属层及所述顶部金属层周围的衬底，所述钝化层包括自下而上的第一介质层、刻蚀停止层、第二介质层和硬掩模层，所述第一介质层和所述第二介质层的材料相同，所述刻蚀停止层和所述硬掩模层的材料与所述第一介质层的材料不同。本发明通过制备包含第一介质层、刻蚀停止层、第二介质层和硬掩模层的钝化层，利用不同材料具有的刻蚀速率不同的特性确保了后续金属互连工艺的顺利进行，减少或避免顶部金属层在钝化层的刻蚀过程中受到等离子体损伤，提高了半导体器件的产量和良率。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种半导体器件，其特征在于，包括：
衬底；
顶部金属层，所述顶部金属层设置于所述衬底的表面；
钝化层，所述钝化层覆盖所述顶部金属层及所述顶部金属层周围的衬底，所述钝化层包括自下而上的第一介质层、刻蚀停止层、第二介质层和硬掩模层，所述第一介质层和所述第二介质层的材料相同，所述刻蚀停止层和所述硬掩模层的材料与所述第一介质层的材料不同。
2.如权利要求1所述的半导体器件，其特征在于，所述第一介质层和所述第二介质层为氧化硅层，所述刻蚀停止层为氮化硅层或氮氧化硅层，所述硬掩模层为氮化硅层。
3.如权利要求1所述的半导体器件，其特征在于，所述第一介质层的厚度小于所述第二介质层的厚度，所述刻蚀停止层的厚度小于所述硬掩模层的厚度。
4.如权利要求1或3所述的半导体器件，其特征在于，所述第一介质层的厚度范围为
Figure FDA0004151374840000011
所述刻蚀停止层的厚度范围为/>
Figure FDA0004151374840000012
所述第二介质层的厚度范围为/>
Figure FDA0004151374840000013
所述硬掩模层的厚度范围为/>
Figure FDA0004151374840000014
5.如权利要求1所述的半导体器件，其特征在于，所述衬底为硅衬底或绝缘体上硅衬底。
6.一种半导体器件的制造方法，用于制造如权利要求1～5中任一项所述的半导体器件，其特征在于，包括：
提供衬底，所述衬底上形成有顶部金属层；
形成第一介质层，所述第一介质层覆盖所述顶部金属层及所述顶部金属层周围的衬底；
在所述第一介质层上形成刻蚀停止层；
在所述刻蚀停止层上形成第二介质层；以及，
在所述第二介质层上形成硬掩模层，以形成覆盖所述顶部金属层和所述衬底的钝化层，所述钝化层为所述第一介质层、所述刻蚀停止层、所述第二介质层和所述硬掩模层组合而成的叠层结构。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，采用等离子体增强化学气相沉积工艺形成所述第一介质层和所述第二介质层。
8.一种半导体器件的刻蚀方法，采用如权利要求1～5中任一项所述的半导体器件进行刻蚀，其特征在于，包括：
在所述硬掩模层上形成图案化的光刻胶层；
进行第一刻蚀工艺，以所述图案化的光刻胶层为掩膜刻蚀所述硬掩模层和部分所述第二介质层，以形成开口；
去除所述图案化的光刻胶层；
进行第二刻蚀工艺，继续刻蚀所述开口底部的第二介质层，直至所述开口暴露所述刻蚀停止层；以及，
进行第三刻蚀工艺，去除所述开口暴露的刻蚀停止层及所述开口下方的第一介质层，以使所述开口暴露所述顶部金属层。
9.如权利要求8所述的半导体器件的刻蚀方法，其特征在于，所述第一刻蚀工艺、所述第二刻蚀工艺和所述第三刻蚀工艺均为等离子体刻蚀工艺。
10.如权利要求8所述的半导体器件的刻蚀方法，其特征在于，采用灰化工艺和湿法清洗工艺去除所述图案化的光刻胶层。
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