JP4228248B2 - 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法に関し、特に絶縁基板上にヘテロエピタキシャル成長させた単結晶シリコン層を能動領域に用いるトップゲート型の薄膜絶縁ゲート型電界効果トランジスタ（以降、トップゲート型ＭＯＳＴＦＴと呼ぶ。尚、トップゲート型にはスタガー型とコプラナー型が含まれる。）と受動領域を有する液晶表示装置などに好適な方法に関するものである。
【０００２】
【従来の技術】
アクティブマトリクス型の液晶表示装置として、アモルファスシリコンをＴＦＴに用いた表示部と外付け駆動回路用ＩＣとを有するものや、固相成長法による多結晶シリコンをＴＦＴに用いた表示部と駆動回路との一体型（特開平６−２４２４３３号公報）、エキシマレーザーアニールを行った多結晶シリコンをＴＦＴに用いた表示部と駆動回路との一体型（特開平７−１３１０３０号公報）などが知られている。
【０００３】
【発明が解決しようとする課題】
しかし、上記した従来のアモルファスシリコンＴＦＴは、生産性は良いが、電子移動度は０．５〜１．０ｃｍ² ／ｖ・ｓｅｃ前後と低いために、ｐチャンネルのＭＯＳＴＦＴ（以降、ｐＭＯＳＴＦＴと呼ぶ。）を作ることができない。従って、ｐＭＯＳＴＦＴを用いた周辺駆動部を表示部と同じガラス基板上に形成できないため、ドライバＩＣは外付けとなり、ＴＡＢ方式等により実装されるので、コストダウンが難しい。また、このために、高精細化には限界がある。更に、電子移動度は０．５〜１．０ｃｍ² ／ｖ・ｓｅｃ前後と低いので、十分なオン電流がとれず、表示部に用いた場合、トランジスタサイズが必然的に大きくなり、画素の高開口率に不利である。
【０００４】
また、上記した従来の多結晶シリコンＴＦＴの電子移動度は７０〜１００ｃｍ² ／ｖ・ｓｅｃで高精細化にも対応できるので、最近は駆動回路一体型の多結晶シリコンＴＦＴを用いたＬＣＤ（液晶表示装置）が注目されている。しかし、１５インチ以上の大型ＬＣＤの場合は、多結晶シリコンの電子移動度は７０〜１００ｃｍ² ／ｖ・ｓｅｃであるため、駆動能力が不足し、結局、外付けの駆動回路用ＩＣが必要となっている。
【０００５】
また、固相成長法により成膜された多結晶シリコンを用いるＴＦＴでは、６００℃以上で十数時間のアニールと、約１０００℃の熱酸化によるゲートＳｉＯ₂ の形成が必要なために、半導体製造装置を採用せざるを得ない。そのために、ウエーハサイズ８〜１２インチφが限界であり、高耐熱性で高価な石英ガラスの採用が余儀なくされ、コストダウンが難しい。従って、ＥＶＦやデータ／ＡＶプロジェクタ用途に限定されている。
【０００６】
更に、上記した従来のエキシマレーザーアニールによる多結晶シリコンＴＦＴでは、エキシマレーザー出力の安定性、生産性、大型化による装置価格の上昇、歩留／品質低下等の問題が山積している。
【０００７】
特に、１ｍ角等の大型ガラス基板になると、前記の問題が拡大し、ますます性能／品質向上とコストダウンが難しくなる。
【０００８】
本発明の目的は、特に周辺駆動回路部において、高い電子／正孔移動度の単結晶シリコン薄膜を比較的低温でかつ均一に成膜して、高性能ドライバ内蔵のアクティブマトリクス基板と、これを用いた表示用薄膜半導体装置等の電気光学装置の製造を可能とし、高いスイッチング特性と低リーク電流を有するＬＤＤ構造（Lightly doped drain 構造) のｎチャンネルのＭＯＳＴＦＴ（以降、ｎＭＯＳＴＦＴと呼ぶ。）又はｐＭＯＳＴＦＴ又は高い駆動能力の相補型薄膜絶縁ゲート電界効果トランジスタ（以降、ｃＭＯＳＴＦＴと呼ぶ。）の表示部と、このｃＭＯＳＴＦＴ又はｎＭＯＳＴＦＴ又はｐＭＯＳＴＦＴ、或いはこれらの混在からなる周辺駆動回路とを一体化した構成を可能とし、高画質、高精細、狭額縁、高効率、大画面の表示パネルを実現することができ、しかも歪点が比較的低い大型のガラス基板であっても使用でき、生産性が高く、高価な製造設備が不要であってコストダウンが可能となり、更に、しきい値調整が容易であって低抵抗化による高速動作と大画面化を可能にすることにある。
【０００９】
【課題を解決するための手段】
即ち、本発明は、画素電極（例えばマトリクス状に配列された複数の画素電極：以下、同様）が配された表示部と、この表示部の周辺に配された周辺駆動回路部とを第１の基板（即ち、駆動用の基板：以下、同様）上に有し、この第１の基板と第２の基板（即ち、対向基板：以下、同様）との間に液晶などの所定の光学材料を介在させてなる電気光学装置、及びこの電気光学装置用の駆動基板のそれぞれの製造方法において、
前記第１の基板の一方の面上に段差を形成する工程と、
前記第１の基板の前記一方の面上に、単結晶シリコンの如き単結晶半導体と格子整合 の良い後述の物質層を形成する工程と、
この物質層を含む前記第１の基板上に多結晶又はアモルファスシリコン層の如き半導 体層を所定厚さに形成する工程と、
前記物質層を含む前記第１の基板上であって前記半導体層上又は下に低融点金属層を 形成するか、或いは、前記物質層を含む前記第１の基板上にシリコンの如き半導体材料 を含有する低融点金属層を形成する工程と、
加熱処理によって前記半導体層又は前記半導体材料を前記低融点金属層に溶解させる 工程と、
次いで冷却処理（望ましくは徐冷処理）によって前記半導体層の半導体材料又は前記 低融点金属層の半導体材料を前記物質層及び前記段差をシードとしてヘテロ及びグラフ ォエピタキシャル成長させ、単結晶シリコン層の如き単結晶半導体層を析出させる工程 と、
この単結晶半導体層に所定の処理を施して能動素子及び受動素子のうちの少なくとも 能動素子を形成する工程（例えば前記単結晶シリコン層の析出後に、この単結晶シリコ ン層に所定の処理を施して、前記段差による凹部内にチャンネル領域、この両側に前記 凹部外へ延設された単結晶シリコン層にソース領域及びドレイン領域を形成する工程と 、前記チャンネル領域の上部にゲート絶縁膜及びゲート電極からなるゲート部、更には ソース及びドレイン電極を形成して、絶縁ゲート型電界効果トランジスタの構成層を形 成し、前記周辺駆動回路部の少なくとも一部を構成するトップゲート型の第１の薄膜ト ランジスタ（特にＭＯＳＴＦＴ：以下、同様）を能動素子として形成する工程とを行う 工程、又は、抵抗、キャパシタンス、インダクタンス等の受動素子を形成する工程）とを有することを特徴とする、電気光学装置、及びこの電気光学装置用の駆動基板の製造方法に係るものである。なお、本発明において、上記単結晶半導体層は単結晶シリコン層は勿論、単結晶化合物半導体層も含む概念である（以下、同様）。また、上記能動素子は薄膜トランジスタやその他のダイオード等の素子を含む概念であり、上記受動素子は抵抗などを含む概念である（以下、同様）。その代表例としての薄膜トランジスタとは、電界効果トランジスタ（ＦＥＴ）（これにはＭＯＳ型と接合型があるが、いずれでもよい。）とバイポーラトランジスタとがあるが、本発明はいずれのトランジスタにも適用できる（以下、同様）。また、上記受動素子は抵抗、インダクタンス、キャパシタンス等を含む概念であり、例えばシリコンナイトライド（以後ＳｉＮと呼ぶ。）等の高誘電体膜を低抵抗化した前記単結晶シリコン層等（電極）で挟み込んで形成したキャパシタンスがある。
【００１０】
本発明によれば、特に単結晶シリコンと格子整合の良い上記物質層（例えば結晶性サファイア膜）及び上記段差をシードにして、多結晶シリコン又はアモルファスシリコン又はシリコンなどの半導体材料を溶解した低融点金属層から、ヘテロエピタキシャル成長で単結晶シリコン薄膜などの単結晶半導体薄膜を形成し、このエピタキシャル成長層をアクティブマトリクス基板などの駆動基板の周辺駆動回路のトップゲート型ＭＯＳＴＦＴや表示部−周辺駆動回路一体型のＬＣＤなどの電気光学装置の周辺駆動回路のトップゲート型ＭＯＳＴＦＴなどの能動素子や、抵抗、インダクタンス、キャパシタンス等の受動素子のうちの少なくとも能動素子に用いているので、次の（Ａ）〜（Ｇ）に示す顕著な作用効果を得ることができる。
【００１１】
（Ａ）単結晶シリコンと格子整合の良い物質層（例えば結晶性サファイア膜）を基板上に形成し、その物質層と段差をシードとしてヘテロエピタキシャル成長させることにより、５４０ｃｍ²／ｖ・ｓｅｃ以上の高い電子移動度の単結晶シリコン薄膜の如き単結晶半導体層が得られるので、高性能ドライバ内蔵の表示用薄膜半導体装置などの電気光学装置の製造が可能となる。
【００１２】
（Ｂ）特にこの単結晶シリコン薄膜は、従来のアモルファスシリコン薄膜や多結晶シリコン薄膜に比べて、単結晶シリコン基板並の高い電子及び正孔移動度を示すので、これによる単結晶シリコントップゲート型ＭＯＳＴＦＴは、高いスイッチング特性〔望ましくは更に、電界強度を緩和して低リーク電流化するＬＤＤ(Lightly doped drain) 構造〕を有するｎＭＯＳ又はｐＭＯＳＴＦＴ又はｃＭＯＳＴＦＴからなる表示部と、高い駆動能力のｃＭＯＳ、又はｎＭＯＳ、ｐＭＯＳＴＦＴ又はこれらの混在からなる周辺駆動回路部とを一体化した構成が可能となり、高画質、高精細、狭額縁、高効率、大画面の表示パネルが実現する。特に、多結晶シリコンではＬＣＤ用ＴＦＴとして、高い正孔移動度のｐＭＯＳＴＦＴは形成し難いが、本発明による単結晶シリコン薄膜は正孔でも十分に高い移動度を示すため、電子と正孔をそれぞれ単独でも、或いは双方を組み合せて駆動する周辺駆動回路を作製でき、これをｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳのＬＤＤ構造の表示部用ＴＦＴと一体化したパネルを実現できる。また、小型〜中型パネルの場合には、周辺の一対の垂直駆動回路の一方を省略できる可能性がある。
【００１３】
（Ｃ）そして、上記した物質層及び段差をヘテロエピタキシャル成長のシードとして用い、かつこの物質層上に上記した多結晶又はアモルファスシリコン層などをプラズマ又は減圧ＣＶＤ（化学的気相成長：基板温度１００〜４００℃）などの方法で形成でき、上記した低融点金属層は真空蒸着法又はスパッタ法などの方法で形成でき、更に、上記したシリコンエピタキシャル成長時の加熱処理温度は９３０℃以下が可能であるから、絶縁基板上に比較的低温（例えば４００〜４５０℃）でシリコン単結晶膜を均一に形成することができる。
【００１４】
（Ｄ）固相成長法の場合のような中温で長時間（約６００℃、十数時間）のアニールや、エキシマレーザーアニールが不要となるから、生産性が高く、高価な製造設備が不要でコストダウンが可能となる。
【００１５】
（Ｅ）このヘテロエピタキシャル成長では、結晶性サファイア等の物質層の結晶性、多結晶又はアモルファスシリコンと低融点金属との組成比、基板の加熱温度、冷却速度等の調整により広範囲のＰ型不純物濃度と高移動度の単結晶シリコン薄膜が容易に得られるので、Ｖｔｈ（しきい値）調整が容易であり、低抵抗化による高速動作が可能である。
【００１６】
（Ｆ）また、多結晶又はアモルファスシリコン又はシリコン含有低融点金属層の成膜時に、３族又は５族の不純物元素（ボロン、リン、アンチモン、ひ素、ビスマス、アルミニウムなど）を別途適量ドープしておけば、ヘテロエピタキシャル成長による単結晶シリコン薄膜の不純物種及び／又はその濃度、即ちＰ型／Ｎ型等の導電型及び／又はキャリア濃度を任意に制御することができる。
【００１７】
（Ｇ）結晶性サファイア薄膜などの上記物質層は、様々な原子の拡散バリアになるため、ガラス基板からの不純物の拡散を抑制することができる。
【００１８】
【発明の実施の形態】
本発明においては、前記単結晶シリコン層に所定の処理を施してチャンネル領域、ソース領域及びドレイン領域とし、前記チャンネル領域の上部にゲート部を有するトップゲート型の第１の薄膜トランジスタが前記周辺駆動回路部の少なくとも一部を構成するのがよい。
【００１９】
そして、前記第１の基板として絶縁基板が用いられるのがよい。前記物質層は、サファイア（Ａｌ₂Ｏ₃）、スピネル構造体（例えばＭｇＯ・Ａｌ₂Ｏ₃）、フッ化カルシウム（ＣａＦ₂）、フッ化ストロンチウム（ＳｒＦ₂）、フッ化バリウム（ＢａＦ₂）、リン化ボロン（ＢＰ）、酸化イットリウム（（Ｙ₂Ｏ₃）m）及び酸化ジルコニウム（（ＺｒＯ₂）_1-m）等からなる群より選ばれた物質で形成されている。
【００２０】
このような物質層上に、前記多結晶又はアモルファスシリコン層を減圧ＣＶＤ法、触媒ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などの基板温度１００〜４００℃の低温成膜技術で例えば数μｍ〜０．００５μｍの厚みに形成し、更に前記低融点金属層を前記多結晶又はアモルファスシリコン層の例えば数１０〜数１００倍の厚さに真空蒸着法又はスパッタ法などで堆積させた後、前記加熱処理を行うのがよい。
【００２１】
この場合、多結晶又はアモルファスシリコン層を上記した低温成膜技術で形成し、この上又は下に前記低融点金属層を堆積させてよい。或いは、前記シリコン含有の低融点金属層を堆積させ、前記加熱処理を行ってよい。
【００２２】
また、前記基板として絶縁基板、例えばガラス基板、耐熱性有機基板を使用し、前記低融点金属層をインジウム、ガリウム、スズ、ビスマス、鉛、亜鉛、アンチモン及びアルミニウムからなる群より選ばれた少なくとも１種で形成することができる。
【００２３】
この場合、前記低融点金属層をインジウムで形成するときには前記加熱処理を水素系（水素、又は窒素−水素混合物、又はアルゴン−水素混合物など：以下、同様）雰囲気下、８５０〜１１００℃（望ましくは９００〜９５０℃）で行ってインジウム・シリコン溶融液となし、前記低融点金属層をインジウム・ガリウム又はガリウムで形成するときには前記加熱処理を水素系雰囲気下、３００〜１１００℃（望ましくは３５０〜６００℃）又は４００〜１１００℃（望ましくは４２０〜６００℃）で行ってインジウム・ガリウム・シリコン溶融液又はガリウム・シリコン溶融液となすことができる。基板の加熱は、電気炉やランプ等を用いて基板全体を均一に加熱する方法の他、光レーザー、電子ビーム等によって、所定の場所のみを局部的に加熱する方法も可能である。
【００２４】
このようにシリコンを含有する低融点金属は、図１０に示す状態図から明らかなように、低融点金属の割合に応じて融点が低下する。インジウムを用いるときには、シリコンを含有（例えば１重量％含有）するインジウム溶融液層を８５０〜１１００℃の基板温度で形成するのは、１０００℃程度までは基板として石英板ガラスを使用でき、１１００℃〜８５０℃まではそれよりも耐熱性が低いガラス、例えば結晶化ガラスでも使用できることになる。ガリウムを用いるときにも、上記と同様の理由から、シリコンを含有（例えば１重量％含有）するガリウム溶融液層を４００〜１１００℃の基板温度で形成することができる。
【００２５】
後者の場合（インジウム・ガリウム・シリコン又はガリウム・シリコンの場合）、基板として、比較的歪点の低いガラス基板や耐熱性有機基板を用い得るので、大型ガラス基板（例えば１ｍ² 以上）上に半導体結晶層を作成することが可能であるが、このような基板は、安価で、薄板化が容易であり、長尺ロール化されたガラス板を作製できる。これを用いて、長尺ロール化ガラス板や耐熱性有機基板上に、上記手法により、ヘテロエピタキシャル成長による単結晶シリコン薄膜を連続して又は非連続に作製することができる。
【００２６】
このように、歪点が低いガラスの上層へは、このガラス内部から、その構成元素が拡散し易いので、これを抑える目的で、拡散バリア層の薄膜（例えばシリコンナイトライド（ＳｉＮ）：厚さ５０〜２００ｎｍ程度）などの膜を形成するのがよい。従ってこの場合、拡散バリア層上に前記多結晶又はアモルファスシリコン層又はシリコン含有の低融点金属層を形成する。
【００２７】
上記したシリコンを溶かした低融点金属から、徐冷によって、上記物質層をシードとしてヘテロエピタキシャル成長により前記単結晶シリコン層を析出させた後に、この上の前記低融点金属の層を塩酸などで溶解除去し、しかる後に前記単結晶シリコン層に所定の処理を施して能動素子と受動素子を作製することができる。
【００２８】
このように、徐冷後に単結晶シリコン層の上に析出したインジウムなどの低融点金属薄膜は塩酸等を用いて溶解除去するが、インジウム等はシリコン層中に微量（１０¹⁶ａｔｏｍｓ／ｃｃ程度）しか残留しないよう作成できるので、作成直後はＰ型の単結晶シリコン薄膜の半導体が作成される。従って、これはｎＭＯＳＴＦＴの作製にとって都合が良い。しかし、適量のリン原子などのＮ型不純物を全面又は選択的にイオン注入することによって、全面又は選択的にＮ型の単結晶シリコン薄膜を作成することができるので、ｐＭＯＳＴＦＴも作成することができる。このため、ｃＭＯＳＴＦＴも作成できることになる。多結晶又はアモルファスシリコン又はシリコン含有低融点金属層の成膜時に、溶解度が大きい３族又は５族の不純物元素（ボロン、リン、アンチモン、ひ素、ビスマスなど）を別途適量ドープしておけば、成長するシリコンエピタキシャル成長層の不純物種及び／又はその濃度、即ち、Ｐ型／Ｎ型及び／又はキャリア濃度を任意に制御することができる。
【００２９】
このように、基板上にヘテロエピタキシャル成長した前記単結晶シリコン層を周辺駆動回路の少なくとも一部を構成するトップゲート型ＭＯＳＴＦＴのチャンネル領域、ソース領域及びドレイン領域に適用し、これら各領域の不純物種及び／又はその濃度を制御することができる。
【００３０】
前記周辺駆動回路部及び前記表示部の薄膜トランジスタがｎチャンネル型、ｐチャンネル型又は相補型の絶縁ゲート電界効果トランジスタを構成し、例えば相補型とｎチャンネル型との組、相補型とｐチャンネル型との組、又は相補型とｎチャンネル型とｐチャンネル型との組からなっていてよい。また、前記周辺駆動回路部及び／又は前記表示部の薄膜トランジスタの少なくとも一部がＬＤＤ（Lightly doped drain)構造を有しているのがよい。なお、ＬＤＤ構造は、ゲート−ドレイン間のみならず、ゲート−ソース間にも、又はゲート−ソース間及びゲート−ドレイン間の両方に設けてもよい（これをダブルＬＤＤと呼ぶ）。
【００３１】
特に、前記ＭＯＳＴＦＴは表示部では、ｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳのＬＤＤ型ＴＦＴを構成し、また周辺駆動回路部では、ｃＭＯＳ又はｎＭＯＳ又はｐＭＯＳＴＦＴ又はこれらの混在を構成しているのがよい。
【００３２】
本発明においては、前記基板及び／又はその上の膜に段差を設け、この段差を断面において底面に対し側面が直角状若しくは下端側へ望ましくは９０°以下の底角をなすように傾斜状となるような凹部として、絶縁基板又はその上のＳｉＮなどの膜（或いはこれらの双方）に形成するのがよい。この段差は、前記単結晶シリコン層のヘテロエピタキシャル成長時のシードとなり、単結晶シリコン膜の結晶性を高め、その成長を促進させる作用があると思われる。この段差は、前記能動素子、例えば薄膜トランジスタの前記チャンネル領域、前記ソース領域及び前記ドレイン領域で形成される素子領域の少なくとも一辺に沿って形成するのがよい。また、前記受動素子、例えば抵抗が形成される素子領域の少なくとも一辺に沿って形成されているのがよい。
【００３３】
この場合、前記基板としての絶縁基板上に、前記ヘテロエピタキシャル成長のシードとなり、単結晶シリコン膜の結晶性を高め、その成長を促進する作用がある上記した如き所定形状の段差を所定位置に形成し、この段差を含む前記絶縁基板上に前記物質層を形成することができる。
【００３４】
或いは、前記物質層に上記と同様な所定形状の段差を形成し、この段差を含む前記物質層上に前記単結晶シリコン層を形成することができる。
【００３５】
これらの場合、上記物質層に加え、上記段差もヘテロエピタキシャル成長のシードとして作用するため、より結晶性の高い単結晶シリコン層を形成でき、その成長を促進することができる。
【００３６】
前記ＭＯＳＴＦＴの如き第１の薄膜トランジスタを前記段差による基板凹部内に設けるが、凹部外の凹部付近にも設けてよい。前記段差はリアクティブイオンエッチングなどのドライエッチングによって形成してよい。
【００３７】
この場合、前記第１の基板の一方の面上に上記の段差を形成し、この段差を含む前記基板上に結晶性サファイア膜と単結晶、多結晶又はアモルファスシリコン層を形成し、前記第２の薄膜トランジスタを、前記単結晶、多結晶又はアモルファスシリコン層をチャンネル領域、ソース領域及びドレイン領域とし、前記チャンネル領域の上部及び／又は下部にゲート部を有するトップゲート型、ボトムゲート型又はデュアルゲート型としてよい。
【００３８】
この場合も、断面において底面に対し側面が直角状若しくは下端側へ望ましくは９０°以下の底角をなすように傾斜状となるような凹部として上記と同様の前記段差を形成し、この段差を前記単結晶シリコン層のヘテロエピタキシャル成長時のシードとし、成長速度の向上及び結晶性を高める役割をさせる。
【００３９】
前記第２の薄膜トランジスタは、前記第１の基板及び／又はその上の膜に形成した前記段差による基板凹部内及び／又は外に設け、前記第１の薄膜トランジスタと同様にヘテロエピタキシャル成長による単結晶シリコン層を用いて、そのソース、ドレイン、チャンネルの各領域を形成してよい。
【００４０】
この第２の薄膜トランジスタでも、上記したと同様、前記単結晶、多結晶又はアモルファスシリコン層の３族又は５族の不純物種及び／又はその濃度を制御したり、前記段差を、前記第２の薄膜トランジスタの前記チャンネル領域、前記ソース領域及び前記ドレイン領域で形成される素子領域の少なくとも一辺に沿って形成してよい。また、前記単結晶、多結晶又はアモルファスシリコン層下のゲート電極をその側端部にて台形状にするのがよい。前記第１の基板と前記単結晶、多結晶又はアモルファスシリコン層との間に拡散バリア層を設けてよい。
【００４１】
前記第１及び／又は第２の薄膜トランジスタのソース又はドレイン電極を前記段差を含む領域上に形成するのがよい。
【００４２】
前記第１の薄膜トランジスタを、チャンネル領域の上部及び／又は下部にゲート部を有するトップゲート型、ボトムゲート型又はデュアルゲート型の中から選ばれた少なくともトップゲート型とし、かつ、表示部において画素電極をスイッチングするスイッチング素子を、前記トップゲート型、前記ボトムゲート型又は前記デュアルゲート型の第２の薄膜トランジスタとしてよい。
【００４３】
この場合、チャンネル領域の下部に設けられたゲート電極を耐熱性材料で形成したり、前記第２の薄膜トランジスタの上部ゲート電極と前記第１の薄膜トランジスタのゲート電極とを共通の材料で形成してよい。
【００４４】
前記周辺駆動回路部において、前記第１の薄膜トランジスタ以外に、多結晶又はアモルファスシリコン層をチャンネル領域とし、このチャンネル領域の上部及び／又は下部にゲート部を有するトップゲート型、ボトムゲート型又はデュアルゲート型の薄膜トランジスタ、或いは前記単結晶シリコン層又は多結晶シリコン層又はアモルファスシリコン層を用いたダイオード、抵抗、キャパシタンス、インダクタンス素子などを設けてよい。
【００４５】
前記周辺駆動回路部及び／又は前記表示部の薄膜トランジスタを、シングルゲート又はマルチゲートに構成してよい。
【００４６】
前記周辺駆動回路部及び／又は前記表示部のｎ又はｐチャンネル型の薄膜トランジスタがデュアルゲート型であるときには、上部又は下部ゲート電極を電気的にオープンとするか或いは任意の負電圧（ｎチャンネル型の場合）又は正電圧（ｐチャンネル型の場合）を印加し、ボトムゲート型又はトップゲート型の薄膜トランジスタとして動作するのがよい。
【００４７】
前記周辺駆動回路部の薄膜トランジスタをｎチャンネル型、ｐチャンネル型又は相補型の前記第１の薄膜トランジスタとし、前記表示部の薄膜トランジスタを、単結晶シリコン層をチャンネル領域とするときはｎチャンネル型、ｐチャンネル型又は相補型であり、多結晶シリコン層をチャンネル領域とするときにはｎチャンネル型、ｐチャンネル型又は相補型とし、アモルファスシリコン層をチャンネル領域とするときにはｎチャンネル型、ｐチャンネル型又は相補型としてよい。
【００４８】
本発明において、前記単結晶シリコン層の成長後、この単結晶シリコン層上にゲート絶縁膜とゲート電極とからなる上部ゲート部を形成し、この上部ゲート部をマスクとして前記単結晶シリコン層に３族又は５族の不純物元素を導入して前記チャンネル領域、前記ソース領域及び前記ドレイン領域を形成してよい。
【００４９】
また、前記第２の薄膜トランジスタがボトムゲート型又はデュアルゲート型であるときは、前記チャンネル領域の下部に耐熱性材料からなる下部ゲート電極を設け、このゲート電極上にゲート絶縁膜を形成して下部ゲート部を形成した後、前記段差の形成工程を含めて前記第１の薄膜トランジスタと共通の工程を経て前記第２の薄膜トランジスタを形成することができる。この場合、前記第２の薄膜トランジスタの上部ゲート電極と前記第１の薄膜トランジスタのゲート電極とを共通の材料で形成することができる。
【００５０】
また、前記下部ゲート部上に前記単結晶シリコン層を形成した後、この単結晶シリコン層に３族又は５族の不純物元素を導入し、ソース及びドレイン領域を形成した後に、活性化処理を行うことができる。
【００５１】
また、前記単結晶シリコン層の形成後にレジストをマスクとして前記第１及び第２の薄膜トランジスタの各ソース及びドレイン領域を前記不純物元素のイオン注入で形成し、このイオン注入後に前記活性化処理を行い、ゲート絶縁膜の形成後に、前記第１の薄膜トランジスタのゲート電極と、必要あれば前記第２の薄膜トランジスタの上部ゲート電極とを形成してよい。
【００５２】
前記薄膜トランジスタがトップゲート型のとき、前記単結晶シリコン層の形成後にレジストをマスクとして前記第１及び第２の薄膜トランジスタの各ソース及びドレイン領域を前記不純物元素のイオン注入で形成し、このイオン注入後に活性化処理を行い、しかる後に前記第１及び第２の薄膜トランジスタのゲート絶縁膜とゲート電極とからなる各ゲート部を形成することができる。
【００５３】
或いは、前記薄膜トランジスタがトップゲート型のとき、前記単結晶シリコン層の形成後に前記第１及び第２の薄膜トランジスタの各ゲート絶縁膜と耐熱性材料からなる各ゲート電極とを形成して各ゲート部を形成し、これらのゲート部をマスクとして各ソース及びドレイン領域を前記不純物元素のイオン注入で形成し、このイオン注入後に活性化処理を行ってもよい。
【００５４】
また、前記ＬＤＤ構造を形成する際に用いたレジストマスクを残して、これを覆うレジストマスクを用いてソース領域及びドレイン領域形成用のイオン注入を行うことができる。
【００５５】
また、前記基板を光学的に不透明又は透明とし、反射型、又は透過型の表示部用画素電極を設けてよい。
【００５６】
前記表示部が前記画素電極とカラーフィルタ層との積層構造を有していると、表示アレイ部上にカラーフィルタを作り込むことにより、表示パネルの開口率、輝度等の改善をはじめ、カラーフィルタ基板の省略、生産性改善等によるコストダウンが実現する。
【００５７】
この場合、前記画素電極が反射電極であるときは、樹脂膜に最適な反射特性と視野角特性を得るための凹凸を形成し、この上に画素電極を設け、また前記画素電極が透明電極であるときは、透明平坦化膜によって表面を平坦化し、この平坦化面上に画素電極を設けるのがよい。
【００５８】
前記表示部は、前記ＭＯＳＴＦＴによる駆動で発光又は調光を行うように構成し、例えば液晶表示装置（ＬＣＤ）、エレクトロルミネセンス表示装置（ＥＬ）又は電界放出型表示装置（ＦＥＤ）、発光ポリマー表示装置（ＬＥＰＤ）、発光ダイオード表示装置（ＬＥＤ）などとして構成してよい。この場合、前記表示部に複数の前記画素電極をマトリクス状に配列し、これらの画素電極のそれぞれに前記スイッチング素子を接続してよい。
【００５９】
次に、本発明を好ましい実施の形態について更に詳細に説明する。
【００６０】
＜第１の実施の形態＞
図１〜図１２は、本発明の第１の実施の形態を示すものである。
【００６１】
本実施の形態は、耐熱性基板に設けた上述した段差（凹部）を含む面上に、上述した物質層（例えば結晶性サファイア膜）を形成し、この物質層をシードとしてインジウム・シリコンから単結晶シリコン層を高温ヘテロエピタキシャル成長させ、これを用いてトップゲート型ＭＯＳＴＦＴを構成したアクティブマトリクス反射型液晶表示装置（ＬＣＤ）に関するものである。まず、この反射型ＬＣＤの全体のレイアウトを図１１〜図１３について説明する。
【００６２】
図１１に示すように、このアクティブマトリクス反射型ＬＣＤは、主基板１（これはアクティブマトリクス基板を構成する。）と対向基板３２とをスペーサ（図示せず）を介して貼り合わせたフラットパネル構造からなり、両基板１−３２間に液晶（ここでは図示せず）が封入されている。主基板１の表面には、マトリクス状に配列した画素電極２９（又は４１）と、この画素電極を駆動するスイッチング素子とからなる表示部、及びこの表示部に接続される周辺駆動回路部とが設けられている。
【００６３】
表示部のスイッチング素子は、本発明に基づくｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳでＬＤＤ構造のトップゲート型ＭＯＳＴＦＴで構成される。また、周辺駆動回路部にも、回路要素として、本発明に基づくトップゲート型ＭＯＳＴＦＴのｃＭＯＳ又はｎＭＯＳ又はｐＭＯＳＴＦＴ又はこれらの混在が形成されている。なお、一方の周辺駆動回路部はデータ信号を供給して各画素のＴＦＴを水平ライン毎に駆動する水平駆動回路であり、また他方の周辺駆動回路部は各画素のＴＦＴのゲートを走査ライン毎に駆動する垂直駆動回路であり、通常は表示部の両辺にそれぞれ設けられる。これらの駆動回路は、点順次アナログ方式、線順次デジタル方式のいずれも構成できる。
【００６４】
図１２に示すように、直交するゲートバスラインとデータバスラインの交差部に上記のＴＦＴが配置され、このＴＦＴを介して液晶容量（Ｃ_LC）に画像情報を書き込み、次の情報がくるまで電荷を保持する。この場合、ＴＦＴのチャンネル抵抗だけで保持させるには十分ではないので、それを補うため液晶容量と並列に蓄積容量（補助容量）（Ｃ_S ）を付加し、リーク電流による液晶電圧の低下を補ってよい。こうしたＬＣＤ用ＴＦＴでは、画素部（表示部）に使用するＴＦＴの特性と周辺駆動回路に使用するＴＦＴの特性とでは要求性能が異なり、特に画素部のＴＦＴではオフ電流の制御、オン電流の確保が重要な問題となる。このため、表示部には、後述の如きＬＤＤ構造のＴＦＴを設けることによって、ゲート−ドレイン間に電界がかかりにくい構造としてチャンネル領域にかかる実効的な電界を低減させ、オフ電流を低減し、特性の変化も小さくできる。しかし、プロセス的には複雑になり、素子サイズも大きくなり、かつオン電流が低下するなどの問題も発生するため、それぞれの使用目的に合わせた最適設計が必要である。
【００６５】
なお、使用可能な液晶としては、ＴＮ液晶（アクティブマトリクス駆動のＴＮモードに用いられるネマチック液晶）をはじめ、ＳＴＮ（スーパーツイステッドネマチック）、ＧＨ（ゲスト・ホスト）、ＰＣ（フェーズ・チェンジ）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ（反強誘電性液晶）、ＰＤＬＣ（ポリマー分散型液晶）等の各種モード用の液晶を採用してよい。
【００６６】
また、図１３について周辺駆動回路の回路方式とその駆動方法の概略を述べる。駆動回路はゲート側駆動回路とデータ側駆動回路に分けられ、ゲート側、データ側ともにシフトレジスタを構成する必要がある。シフトレジスタは一般的に、ｐＭＯＳＴＦＴとｎＭＯＳＴＦＴの両方を使用したもの（いわゆるＣＭＯＳ回路）やいずれか一方のＭＯＳＴＦＴのみを使用したものがあるが、動作速度、信頼性、低消費電力の面でｃＭＯＳＴＦＴ又はＣＭＯＳ回路が一般的である。
【００６７】
走査側駆動回路はシフトレジスタとバッファから構成されており、水平走査期間と同期したパルスをシフトレジスタから各ラインに送る。一方、データ側駆動回路は点順次方式と線順次方式の二つの駆動方法があり、図示した点順次方式では回路の構成は比較的簡単であって、表示信号をアナログスイッチを通してシフトレジスタで制御しながら直接に各画素に書き込む。各画素に一水平走査時間内に順次書き込む（図中のＲ、Ｇ、Ｂは各色毎に画素を概略的に示している）。
【００６８】
次に、図１〜図９について、本実施の形態によるアクティブマトリクス反射型ＬＣＤをその製造工程に従って説明する。但し、図１〜図６において、各図の左側は表示部の製造工程、右側は周辺駆動回路部の製造工程を示す。
【００６９】
まず、図１の（１）に示すように、石英ガラス、透明性結晶化ガラスなどの絶縁基板１の一主面において、少なくともＴＦＴ形成領域に、フォトレジスト２を所定パターンに形成し、これをマスクとして例えばＣＦ₄ プラズマのＦ⁺ イオン３を照射し、リアクティブイオンエッチング（ＲＩＥ）などの汎用フォトリソグラフィ及びエッチング（フォトエッチング）によって基板１に段差４を適当な形状及び寸法で複数個形成する。
【００７０】
この場合、絶縁基板１として石英ガラス、透明性結晶化ガラス、セラミック等（但し、後述の透過型ＬＣＤでは、不透明のセラミック基板や低透明性の結晶化ガラスは使用できない。）の高耐熱性基板（８〜１２インチφ、７００〜８００μｍ厚）が使用可能である。また、段差４は、後述の単結晶シリコンのエピタキシャル成長時のシードとなるものであって、深さｄ０．１〜０．４μｍ、幅ｗ２〜１０μｍ、長さ（紙面垂直方向）１０〜２０μｍであってよく、底辺と側面のなす角（底角）は直角とする。なお、基板１の表面には、ガラス基板からのＮａイオンなどの拡散防止のため、ＳｉＮ膜（例えば５０〜２００ｎｍ厚）と必要に応じてシリコン酸化膜（以後ＳｉＯ₂ 膜と呼ぶ。）（例えば約１００ｎｍ厚）を予め連続形成してよい。
【００７１】
次いで、図１の（２）に示すように、フォトレジスト２の除去後に、絶縁基板１の一主面において、段差４を含む少なくともＴＦＴ形成領域に、結晶性サファイア薄膜（厚さ２０〜２００ｎｍ）５０を形成する。この結晶性サファイア薄膜５０は、高密度プラズマＣＶＤ法や、触媒ＣＶＤ法（特開昭６３−４０３１４号公報参照）等により、トリメチルアルミニウムガスなどを酸化性ガス（酸素・水分）で酸化し、結晶化させて作成する。絶縁基板１として高耐熱性ガラス基板（８〜１２インチφ、７００〜８００μｍ厚）が使用可能である。
【００７２】
次いで、図１の（３）に示すように、公知の触媒ＣＶＤ法やプラズマＣＶＤ法、スパッタ法などによって、段差４を含む結晶性サファイア薄膜５０上の全面に多結晶シリコン膜５を基板温度約１００〜４００℃で数μｍ〜０．００５μｍ（例えば０．１μｍ）の厚みに堆積させる。なお、多結晶シリコン膜５に代えて、アモルファスシリコン膜を形成してもよいが、以下、多結晶シリコン膜を代表例として説明する。
【００７３】
次いで、図１の（４）に示すように、多結晶シリコン膜５上に、インジウム膜６をトリメチルインジウムのＭＯＣＶＤ法やスパッタ法、真空蒸着法によって多結晶シリコン膜５の数１０〜数１００倍の厚さ（例えば１０〜１５μｍ）に形成する。
【００７４】
次いで、基板１を水素又は窒素−水素混合物又はアルゴン−水素混合物等の水素系雰囲気下で１０００℃以下、特に９００〜９３０℃に約５分間保持する。これによって、多結晶シリコン５はインジウム６の溶融液に溶解する。この溶融液では、シリコンは本来の析出温度よりもずっと低温で析出する性質を呈する。基板１の加熱は、電気炉等を用いて基板全体を均一に加熱する方法の他に、光レーザー、電子ビーム等によって、所定の場所のみ、例えば、ＴＦＴ形成領域のみを局部的に加熱する方法も可能である。
【００７５】
次いで、徐々に冷却することによって、インジウムに溶解していたシリコンは、結晶性サファイア薄膜５０（更には段差４の底辺の角部）をシード（種）として図２の（５）に示すようにヘテロエピタキシャル成長し、厚さ例えば０．１μｍ程度のＰ型単結晶シリコン層７として析出する。
【００７６】
上記のようにして堆積した単結晶シリコン層７は結晶性サファイア膜５０が単結晶シリコンと良好な格子整合を示すために、例えば（１００）面が基板上にヘテロエピタキシャル成長する。この場合、段差４もグラフォエピタキシャル成長と称される公知の現象を加味したヘテロエピタキシャル成長に寄与し、より結晶性の高い単結晶シリコン層７が得られる。これについては、図８に示すように、非晶質基板（ガラス）１に上記の段差４の如き垂直な壁を作り、この上にエピタキシー層を形成すると、図８（ａ）のようなランダムな面方位であったものが図８（ｂ）のように（１００）面が段差４の面に沿って結晶成長する。この単結晶粒の大きさは、温度・時間に比例して大きくなるが、温度・時間を低く、短くする時は、上記段差の間隔を短くしなければならない。また、上記段差の形状を図９（ａ）〜（ｆ）のように種々に変えることによって、成長層の結晶方位を制御することができる。ＭＯＳトランジスタを作成する場合は、（１００）面が最も多く採用されている。要するに、段差４の断面形状は、底辺角部の角度（底角）が直角をはじめ、上端から下端にかけて内向き又は外向きに傾斜していてもよく、結晶成長が生じ易い特定方向の面を有していればよい。段差４の底角は通常は直角又は９０°以下が望ましく、その底面の角部は僅かな曲率を有しているのがよい。
【００７７】
こうして、ヘテロエピタキシャル成長によって基板１上に単結晶シリコン層７を析出させた後、図２の（６）のように、表面側に析出したインジウム膜６Ａを塩酸、硫酸などのよって溶解除去（この際、低級シリコン酸化膜が生成しないように後処理）し、単結晶シリコン層７をチャンネル領域とするトップゲート型ＭＯＳＴＦＴの作製を行う。
【００７８】
まず、上記のヘテロエピタキシャル成長による単結晶シリコン薄膜７はインジウムの含有によってＰ型化しているが、そのＰ型不純物濃度はばらついているので、ｐチャンネルＭＯＳＴＦＴ部をフォトレジスト（図示せず）でマスクし、Ｐ型不純物イオン（例えばＢ⁺ ）を１０ｋＶで２．７×１０¹¹ａｔｏｍｓ／ｃｍ² のドーズ量でドーピングし、比抵抗を調整する。また、図２の（７）に示すように、ｐＭＯＳＴＦＴ形成領域の不純物濃度制御のため、ｎＭＯＳＴＦＴ部をフォトレジスト６０でマスクし、Ｎ型不純物イオン（例えばＰ⁺ ）６５を１０ｋＶで１×１０¹¹ａｔｏｍｓ／ｃｍ² のドーズ量でドーピングし、Ｎ型ウエル７Ａを形成する。
【００７９】
次いで、図３の（８）に示すように、単結晶シリコン薄膜層７の全面上に、プラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等でＳｉＯ₂ （約２００ｎｍ厚）とＳｉＮ（約１００ｎｍ厚）をこの順に連続形成してゲート絶縁膜８を形成し、更に、モリブデン・タンタル（Ｍｏ・Ｔａ）合金のスパッタ膜９（５００〜６００ｎｍ厚）を形成する。
【００８０】
次いで、図３の（９）に示すように、汎用のフォトリソグラフィ技術により、表示領域のＴＦＴ部と、周辺駆動領域のＴＦＴ部とのそれぞれの段差領域（凹部内）にフォトレジストパターン１０を形成し、連続したエッチングにより、（Ｍｏ・Ｔａ）合金のゲート電極１１とゲート絶縁膜（ＳｉＮ／ＳｉＯ₂ ）１２とを形成し、単結晶シリコン薄膜層７を露出させる。（Ｍｏ・Ｔａ）合金膜９は酸系エッチング液、ＳｉＮはＣＦ₄ ガスのプラズマエッチング、ＳｉＯ₂ はフッ酸系エッチング液で処理する。
【００８１】
次いで、図３の（１０）に示すように、周辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示領域のｎＭＯＳＴＦＴのゲート部をフォトレジスト１３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレイン領域にリンイオン１４を例えば２０ｋＶで５×１０¹³ａｔｏｍｓ／ｃｍ² のドーズ量でドーピング（イオン注入）して、Ｎ^- 型層からなるＬＤＤ部１５を自己整合的（セルフアライン）に形成する。
【００８２】
次いで、図４の（１１）に示すように、周辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴのゲート及びＬＤＤ部とをフォトレジスト１６でカバーし、露出した領域にリン又はひ素イオン１７を例えば２０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ² のドーズ量でドーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ⁺ 型層からなるソース部１８及びドレイン部１９とＬＤＤ部１５とを形成する。
【００８３】
次いで、図４の（１２）に示すように、周辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジスト２０でカバーし、露出した領域にボロンイオン２１を例えば１０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ² のドーズ量でドーピング（イオン注入）してｐＭＯＳＴＦＴのＰ⁺ 層のソース部２２及びドレイン部２３を形成する。なお、この作業は、ｎＭＯＳ周辺駆動回路の場合はｐＭＯＳＴＦＴが無いので、不要な作業である。
【００８４】
次いで、図４の（１３）に示すように、ＴＦＴ、ダイオードなどの能動素子部や、抵抗、インダクタンスなどの受動素子部をアイランド化するため、フォトレジスト２４を設け、周辺駆動領域及び表示領域のすべての能動素子部及び受動素子部以外の単結晶シリコン薄膜層を汎用フォトリソグラフィ及びエッチング技術で除去する。エッチング液はフッ酸系である。
【００８５】
次いで、図５の（１４）に示すように、プラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＳｉＯ₂ 膜（約２００ｎｍ厚）及びリンシリケートガラス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に全面に連続形成して保護膜２５を形成する。
【００８６】
そして、この状態で単結晶シリコン層を活性化処理する。この活性化においてハロゲン等のランプアニール条件は約１０００℃、約１０秒程度であり、これに耐えるゲート電極材が必要であるが、高融点のＭｏ・Ｔａ合金は適している。このゲート電極材は従って、ゲート部のみならず配線として広範囲に亘って引き廻して設けることができる。なお、ここでは高価なエキシマレーザーアニールは使用しないが、仮に利用するとすれば、その条件はＸｅＣｌ（３０８ｎｍ波長）で全面、又は能動素子部及び受動素子部のみの選択的な９０％以上のオーバーラップスキャンニングが望ましい。
【００８７】
次いで、図５の（１５）に示すように、汎用フォトリソグラフィ及びエッチング技術により、周辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示用ＴＦＴのソース部のコンタクト用窓開けを行う。
【００８８】
そして、全面に５００〜６００ｎｍ厚のアルミニウム又はアルミニウム合金、例えば１％Ｓｉ入りアルミニウム又は１〜２％銅入りアルミニウム、銅等のスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、周辺駆動回路及び表示部のすべてのＴＦＴのソース電極２６と周辺駆動回路部のドレイン電極２７を形成すると同時に、データライン及びゲートラインを形成する。その後に、フォーミングガス（Ｎ₂ ＋Ｈ₂ ）中、約４００℃／１ｈで、シンター処理する。
【００８９】
次いで、図５の（１６）に示すように、プラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＰＳＧ膜（約３００ｎｍ厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜３６を全面に形成する。次いで、表示用ＴＦＴのドレイン部のコンタクト用窓開けを行う。なお、画素部のＳｉＯ₂ 、ＰＳＧ及びＳｉＮ膜は除去する必要はない。
【００９０】
反射型液晶表示装置の基本的要件としては、液晶パネルの内部に入射光を反射させる機能と散乱させる機能を合わせ持たなければならない。これは、ディスプレイに対する観察者の方向はほぼ決まっているが、入射光の方向が一義的に決められないためである。このため、任意の方向に点光源が存在することを想定して反射板の設計を行う必要がある。そこで、図６の（１７）に示すように、全面に、スピンコート等で２〜３μｍ厚みの感光性樹脂膜２８を形成し、図６の（１８）に示すように、汎用フォトリソグラフィ及びエッチング技術により、少なくとも画素部に最適な反射特性と視野角特性を得るための凹凸形状パターンを形成し、リフローさせて凹凸粗面２８Ａからなる反射面下部を形成する。同時に表示用ＴＦＴのドレイン部のコンタクト用の樹脂窓開けを行う。
【００９１】
次いで、図６の（１９）に示すように、全面に４００〜５００ｎｍ厚のアルミニウム又は１％Ｓｉ入りアルミニウム等のスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、画素部以外のアルミニウム膜等を除去し、表示用ＴＦＴのドレイン部１９と接続した凹凸形状のアルミニウム等の反射部２９を形成する。これは表示用の画素電極として用いられる。その後に、フォーミングガス中、約３００℃／１ｈでシンター処理し、コンタクトを十分にする。尚、反射率を高めるために、アルミニウム系に代えて銀又は銀合金を使用してもよい。
【００９２】
以上のようにして、段差４を含むサファイア薄膜５０を高温ヘテロエピタキシャル成長のシードとして単結晶シリコン層７を形成し、この単結晶シリコン層７を用いた表示部及び周辺駆動回路部にそれぞれ、トップゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、ｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ回路を作り込んだ表示部−周辺駆動回路部一体型のアクティブマトリクス基板３０を作製することができる。
【００９３】
次に、このアクティブマトリクス基板（駆動基板）３０を用いて、反射型液晶表示装置（ＬＣＤ）を製造する方法を図７について説明する。以降では、このアクティブマトリクス基板をＴＦＴ基板と呼称する。
【００９４】
このＬＣＤの液晶セルを面面組立で作製する場合（２インチサイズ以上の中／大型液晶パネルに適している。）、まずＴＦＴ基板３０と、全面ベタのＩＴＯ（Ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）電極３１を設けた対向基板３２の素子形成面に、ポリイミド配向膜３３、３４を形成する。このポリイミド配向膜はロールコート、スピンコート等により５０〜１００ｎｍ厚に形成し、１８０℃／２ｈで硬化キュアする。
【００９５】
次いで、ＴＦＴ基板３０と対向基板３２をラビング、又は光配向処理する。ラビングバフ材にはコットンやレーヨン等があるが、バフかす（ゴミ）やリタデーション等の面からはコットンの方が安定している。光配向は非接触の線型偏光紫外線照射による液晶分子の配向技術である。なお、配向には、ラビング以外にも、偏光又は非偏光を斜め入射させることによって高分子配向膜を形成することができる（このような高分子化合物は、例えばアゾベンゼンを有するポリメチルメタクリレート系高分子等がある）。
【００９６】
次いで、洗浄後に、ＴＦＴ基板３０側にはコモン剤塗布、対向基板３２側にはシール剤塗布する。ラビングバフかす除去のために、水、又はＩＰＡ（イソプロピルアルコール）洗浄する。コモン剤は導電性フィラーを含有したアクリル、又はエポキシアクリレート、又はエポキシ系接着剤であってよく、シール剤はアクリル、又はエポキシアクリレート、又はエポキシ系接着剤であってよい。加熱硬化、紫外線照射硬化、紫外線照射硬化＋加熱硬化のいずれも使用できるが、重ね合せの精度と作業性からは紫外線照射硬化＋加熱硬化タイプが良い。
【００９７】
次いで、対向基板３２側に所定のギャップを得るためのスペーサを散布し、ＴＦＴ基板３０と所定の位置で重ね合せる。対向基板３２側のアライメントマークとＴＦＴ基板３０側のアライメントマークとを精度よく合わせた後に、紫外線照射してシール剤を仮硬化させ、その後に一括して加熱硬化する。
【００９８】
次いで、スクライブブレークして、ＴＦＴ基板３０と対向基板３２を重ね合せた単個の液晶パネルを作成する。
【００９９】
次いで、液晶３５を両基板３０−３２間のギャップ内に注入し、注入口を紫外線接着剤で封止後に、ＩＰＡ洗浄する。液晶の種類はなんでも良いが、例えばネマティック液晶を用いる高速応答のＴＮ（ツイストネマティック）モードが一般的である。
【０１００】
次いで、加熱急冷処理して、液晶３５を配向させる。
【０１０１】
次いで、ＴＦＴ基板３０のパネル電極取り出し部にフレキシブル配線を異方性導電膜の熱圧着で接続し、更に対向基板３２に偏光板を貼合わせる。
【０１０２】
また、液晶パネルの面単組立の場合（２インチサイズ以下の小型液晶パネルに適している。）、上記と同様、ＴＦＴ基板３０と対向基板３２の素子形成面に、ポリイミド配向３３、３４を形成し、両基板をラビング、又は非接触の線型偏光紫外線光の配向処理する。
【０１０３】
次いで、ＴＦＴ基板３０と対向基板３２をダイシング又はスクライブブレークで単個に分割し、水又はＩＰＡ洗浄する。ＴＦＴ基板３０にはコモン剤塗布、対向基板３２にはスペーサ含有のシール剤塗布し、両基板を重ね合せる。これ以降のプロセスは上記に準ずる。
【０１０４】
上記した反射型ＬＣＤにおいて、対向基板３２はＣＦ（カラーフィルタ）基板であって、カラーフィルタ層４６をＩＴＯ電極３１下に設けたものである。対向基板３２側からの入射光は反射膜２９で効率良く反射されて対向基板３２側から出射する。
【０１０５】
他方、ＴＦＴ基板３０として、図７のような上記した基板構造以外に、ＴＦＴ基板３０にカラーフィルタを設けたオンチップカラーフィルタ（ＯＣＣＦ）構造のＴＦＴ基板とするときには、対向基板３２にはＩＴＯ電極がベタ付け（又はブラックマスク付きのＩＴＯ電極がベタ付け）される。
【０１０６】
なお、図１２に示した補助容量Ｃ_S を画素部に組み込む場合は、上記した基板１上に設けた誘電体層（図示せず）を単結晶シリコンのドレイン領域１９と接続すればよい。
【０１０７】
以上に説明したように、本実施の形態によれば、次の如き顕著な作用効果が得られる。
【０１０８】
（ａ）所定形状／寸法の段差４を設けた基板１に結晶性サファイア薄膜５０を形成し、これをシードとして高温ヘテロエピタキシャル成長（但し、成長時の加熱温度は９００〜９３０℃と比較的低温）させることにより、５４０ｃｍ² ／ｖ・ｓｅｃ以上の高い電子移動度の単結晶シリコン薄膜７が得られるので、高性能ドライバ内蔵のＬＣＤの製造が可能となる。段差４はこのヘテロエピタキシャル成長を促進するため、より結晶性の高い単結晶シリコン薄膜７が得られる。
【０１０９】
（ｂ）この単結晶シリコン薄膜は、従来のアモルファスシリコン薄膜や多結晶シリコン薄膜に比べて、単結晶シリコン基板並の高い電子及び正孔移動度を示すので、これによる単結晶シリコントップゲート型ＭＯＳＴＦＴは、高いスイッチング特性と低リーク電流のＬＤＤ構造を有するｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳＴＦＴの表示部と、高い駆動能力のｃＭＯＳ、ｎＭＯＳ又はｐＭＯＳＴＦＴ又はこれらの混在からなる周辺駆動回路部とを一体化した構成が可能となり、高画質、高精細、狭額縁、大画面、高効率の表示パネルが実現する。この単結晶シリコン薄膜７は十分に高い正孔移動度を示すため、電子と正孔をそれぞれ単独でも、或いは双方を組み合せて駆動する周辺駆動回路を作製でき、これをｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳのＬＤＤ構造の表示用ＴＦＴと一体化したパネルを実現できる。また、小型〜中型パネルの場合には、周辺の一対の垂直駆動回路の一方を省略できる可能性がある。
【０１１０】
（ｃ）そして、上記した多結晶シリコン（又はアモルファスシリコン）層５はプラズマ又は減圧ＣＶＤ（化学的気相成長：基板温度１００〜４００℃）などの方法で形成でき、上記した低融点金属層６は真空蒸着法又はスパッタ法などの方法で形成でき、更に、上記したヘテロエピタキシャル成長時の加熱処理温度は９３０℃以下が可能であるから、絶縁基板上に比較的低温（例えば９００〜９３０℃以下）で単結晶シリコン膜７を均一に形成することができる。なお、基板としては、石英ガラスや結晶化ガラス、セラミック基板などが使用可能である。
【０１１１】
（ｄ）固相成長法の場合のような中温で長時間のアニールや、エキシマレーザーアニールが不要となるから、生産性が高く、高価な製造設備が不要でコストダウンが可能となる。
【０１１２】
（ｅ）この高温ヘテロエピタキシャル成長では、結晶性サファイア薄膜等の結晶性、インジウム・シリコン組成比、段差の形状、基板加熱温度、冷却速度、添加するＮ型又はＰ型キャリア不純物濃度等の調整により、広範囲のＰ型不純物濃度と高移動度の単結晶シリコン薄膜が容易に得られるので、Ｖｔｈ（しきい値）調整が容易であり、低抵抗化による高速動作が可能である。
【０１１３】
（ｆ）表示アレイ部上にカラーフィルタを作り込めば、表示パネルの開口率、輝度等の改善をはじめ、カラーフィルタ基板の省略、生産性改善等によるコストダウンが実現する。
【０１１４】
（ｇ）結晶性サファイア薄膜などの上記物質層は、様々な原子の拡散バリアになるため、ガラス基板からの不純物の拡散を抑制することができる。
【０１１５】
＜第２の実施の形態＞
図１４は、本発明の第２の実施の形態を示すものである。
【０１１６】
本実施の形態では、上述の第１の実施の形態と同様のアクティブマトリクス反射型ＬＣＤに関するものであるが、上述の第１の実施の形態と比べて、図１の（２）の工程後に、図１４の（３）に示すように、段差４を含む結晶性サファイア薄膜５０上の全面にまず、例えばインジウム膜６をスパッタ法又は真空蒸着法で例えば１０〜２０μｍの厚みに形成する。インジウム膜６に代えて、インジウム・ガリウム膜又はガリウム膜も適用できるが、以下、インジウム膜を代表例として説明する。
【０１１７】
次いで、図１４の（４）に示すように、公知のプラズマＣＶＤ法によって、インジウム膜６上にアモルファスシリコン膜５を数μｍ〜０．００５μｍ（例えば０．１μｍ）の厚みに堆積させる。
【０１１８】
この場合、シリコン膜の形成温度は、低融点金属６の融点（インジウムは融点１５６℃、ガリウムの場合は融点２９．７７℃）を大幅に越えないようにすべきであるから、多結晶シリコン膜形成（６００〜６５０℃）は困難である。従って、プラズマＣＶＤにより、アモルファスシリコン膜５をインジウム膜６上に形成する。
【０１１９】
次いで、基板１を水素系雰囲気下で１０００℃以下（特に９００〜９３０℃）に約５分間保持する。これによって、アモルファスシリコン膜５はインジウムの溶融液に溶解する。
【０１２０】
次いで、徐々に冷却することによって、インジウム溶融液に溶解したシリコンは、結晶性サファイア薄膜５０（更には段差４）をシード（種）として図１４の（５）に示すようにヘテロエピタキシャル成長し、厚さ例えば０．１μｍ程度の単結晶シリコン層７として析出する。
【０１２１】
この場合、単結晶シリコン層７は上述したと同様に（１００）面が基板上にヘテロエピタキシャル成長したものであるが、上記段差の形状を図９（ａ）〜（ｆ）のように種々に変えることによって、成長層の結晶方位を制御することができる。
【０１２２】
こうして、ヘテロエピタキシャル成長によって基板１上に単結晶シリコン層７を析出させた後、上述した第１の実施の形態と同様に、表面側のインジウムを塩酸などによって溶解除去し、更に単結晶シリコン層７に所定の処理を施す工程を経て表示部及び周辺駆動回路部の各ＴＦＴの作製を行う。
【０１２３】
本実施の形態では、段差４上に低融点金属層６を形成し、この上にアモルファスシリコン層５を形成した後、加熱溶融、冷却処理しているが、低融点金属の溶融液からの単結晶シリコンのヘテロエピタキシャル成長は、既述した実施の形態と同様に生じる。
【０１２４】
＜第３の実施の形態＞
図１５は、本発明の第３の実施の形態を示すものである。
【０１２５】
本実施の形態は、上述の第１の実施の形態と同様のアクティブマトリクス反射型ＬＣＤに関するものであるが、上述の第１の実施の形態と比べて、図１の（２）の工程後に、図１５の（３）に示すように、段差４を含む結晶性サファイア薄膜５０上の全面に、所定量（例えば約１重量％）のシリコンを含有する例えばインジウム膜６Ａをスパッタ法又は真空蒸着法で例えば１０〜２０μｍの厚みに形成する。
【０１２６】
次いで、基板１を水素系雰囲気下で１０００℃以下（特に９００〜９３０℃）に約５分間保持する。これによって、上記のシリコンはインジウムの溶融液に溶解する。
【０１２７】
次いで、徐々に冷却することによって、インジウム溶融液に溶解したシリコンは、結晶性サファイア薄膜５０（更には段差４）をシード（種）として図１５の（４）に示すようにヘテロエピタキシャル成長し、厚さ例えば０．１μｍ程度の単結晶シリコン層７として析出する。
【０１２８】
この場合、単結晶シリコン層７は上述したと同様に（１００）面が基板上にヘテロエピタキシャル成長したものであるが、上記段差の形状を図９（ａ）〜（ｆ）のように種々に変えることによって、成長層の結晶方位を制御することができる。
【０１２９】
こうして、ヘテロエピタキシャル成長によって基板１上に単結晶シリコン層７を析出させた後、上述した第１の実施の形態と同様に、表面側のインジウムを塩酸などによって溶解除去し、更に単結晶シリコン層７に所定の処理を施す工程を経て表示部及び周辺駆動回路部の各ＴＦＴの作製を行う。
【０１３０】
本実施の形態では、段差４上にシリコンを含有する低融点金属層６Ａを形成した後、加熱溶融、冷却処理しているが、低融点金属の溶融液からの単結晶シリコンのヘテロエピタキシャル成長は、既述した実施の形態と同様に生じる。
【０１３１】
＜第４の実施の形態＞
図１６〜図１８について、本発明の第４の実施の形態を説明する。
【０１３２】
本実施の形態は、上述の第１の実施の形態と比べて、同様のトップゲート型ＭＯＳＴＦＴを表示部及び周辺駆動回路部に有するが、上述の第１の実施の形態とは異なって、透過型ＬＣＤに関するものである。即ち、図１の（１）から図５の（１６）に示す工程までは同様であるが、その工程後に、図１６の（１７）に示すように、絶縁膜２５、３６に表示用ＴＦＴのドレイン部コンタクト用の窓開け１９を行うと同時に、透過率向上のために画素開口部の不要なＳｉＯ₂ 、ＰＳＧ及びＳｉＮ膜を除去する。
【０１３３】
次いで、図１６の（１８）に示すように、全面にスピンコート等で２〜３μｍ厚みの感光性アクリル系透明樹脂の平坦化膜２８Ｂを形成し、汎用フォトリソグラフィにより、表示用ＴＦＴのドレイン側の透明樹脂２８Ｂの窓開けを行い、所定条件で硬化させる。
【０１３４】
次いで、図１６の（１９）に示すように、全面に１３０〜１５０ｎｍ厚のＩＴＯスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、表示用ＴＦＴのドレイン部１９とコンタクトしたＩＴＯ透明電極４１を形成する。そして、熱処理（フォーミングガス中、２００〜２５０℃／１ｈ）により、表示用ＴＦＴのドレインとＩＴＯのコンタクト抵抗の低減化とＩＴＯ透明度の向上を図る。
【０１３５】
そして、図１７に示すように、対向基板３２と組み合わせ、上述の第１の実施の形態と同様にして透過型ＬＣＤを組み立てる。但し、ＴＦＴ基板側にも偏光板を貼り合わせる。この透過型ＬＣＤでは、実線のように透過光が得られるが、一点鎖線のように対向基板３２側からの透過光が得られるようにもできる。
【０１３６】
この透過型ＬＣＤの場合、次のようにしてオンチップカラーフィルタ（ＯＣＣＦ）構造とオンチップブラック（ＯＣＢ）構造を作製することができる。
【０１３７】
即ち、図１の（１）〜図５の（１５）までの工程は上記の工程に準じて行うが、その後、図１８の（１６）に示すように、ＰＳＧ／ＳｉＯ₂ の絶縁膜２５のドレイン部も窓開けしてドレイン電極用のアルミニウム埋込み層４１Ａを形成した後、ＳｉＮ／ＰＳＧの絶縁膜３６を形成する。
【０１３８】
次いで、図１８の（１７）に示すように、Ｒ、Ｇ、Ｂの各色を各セグメント毎に顔料分散したフォトレジスト６１を所定厚さ（１〜１．５μｍ）で形成した後、図１８の（１８）に示すように、汎用フォトリソグラフィ技術で所定位置（各画素部）のみを残すパターニングで各カラーフィルタ層６１（Ｒ）、６１（Ｇ）、６１（Ｂ）を形成する（オンチップカラーフィルタ構造）。この際、ドレイン部の窓開けも行う。なお、不透明なセラミック基板や低透過率のガラス及び耐熱性樹脂基板は使用できない。
【０１３９】
次いで、図１８の（１８）に示すように、表示用ＴＦＴのドレインに連通するコンタクトホールに、カラーフィルタ層上にかけてブラックマスク層となる遮光層４３を金属のパターニングで形成する。例えば、スパッタ法により、モリブデンを２００〜２５０ｎｍ厚で成膜し、表示用ＴＦＴを覆って遮光する所定の形状にパターニングする（オンチップブラック構造）。
【０１４０】
次いで、図１８の（１９）に示すように、透明樹脂の平坦化膜２８Ｂを形成し、更にこの平坦化膜に設けたスルーホールにＩＴＯ透明電極４１を遮光層４３に接続するように形成する。
【０１４１】
このように、表示アレイ部上に、カラーフィルタ６１やブラックマスク４３を作り込むことにより、液晶表示パネルの開口率を改善し、またバックライトも含めたディスプレイモジュールの低消費電力化が実現する。
【０１４２】
＜第５の実施の形態＞
本発明の第５の実施の形態を説明する。
【０１４３】
本実施の形態は、歪点の低いガラス基板に上述した段差（凹部）４及び結晶性サファイア薄膜５０を形成し、これをシードとしてインジウム・ガリウム・シリコン又はガリウム・シリコン溶融液から単結晶シリコン層を低温ヘテロエピタキシャル成長させ、これを用いてトップゲート型ＭＯＳＴＦＴを構成したアクティブマトリクス反射型液晶表示装置（ＬＣＤ）に関するものである。
【０１４４】
即ち、本実施の形態では、上述の第１の実施の形態と比べて、図１の（１）に示す工程で、基板１として、歪点又は最高使用温度が例えば６００℃程度と低いガラス、例えばホウケイ酸ガラスやアルミノケイ酸ガラスなどのガラス基板を用いる。これは、安価でかつ大型化が容易であり、薄板大型化（例えば５００×６００×０．１〜１．１ｍｍ厚）すればロール化／長尺化が可能である。もちろん、石英基板や結晶化ガラス基板も採用することができる。
【０１４５】
そして、上述と同様に段差４及び結晶性サファイア薄膜５０、更には多結晶シリコン層５を形成した後、図１の（４）に示す工程で、多結晶シリコン膜５上に、インジウム・ガリウム膜（又はガリウム膜）をトリメチルインジウムガリウムやトリメチルガリウムのＭＯＣＶＤ法やスパッタ法、真空蒸着法によって多結晶シリコン膜５の数１０〜数１００倍の厚さ（例えば１０〜２０μｍ）に形成する。
【０１４６】
次いで、基板１を水素系雰囲気下で３００〜６００℃（又は４２０〜６００℃）に約５分間保持する。これによって、多結晶シリコン５（又はアモルファスシリコン）はインジウム・ガリウムの溶融液又はガリウムの溶融液に溶解する。この溶融液では、シリコンは本来の析出温度よりもずっと低温で析出する性質を呈する。
【０１４７】
次いで、徐々に冷却することによって、インジウム・ガリウム（又はガリウム）に溶解していたシリコンは、段差４の底辺の角部をシード（種）として図２の（５）に示すようにヘテロエピタキシャル成長し、厚さ例えば０．１μｍ程度の単結晶シリコン層７として析出する。
【０１４８】
この場合、単結晶シリコン層７は上述したと同様に（１００）面が基板上にヘテロエピタキシャル成長したものであるが、上記段差の形状を図９（ａ）〜（ｆ）のように種々に変えることによって、成長層の結晶方位を制御することができる。
【０１４９】
こうして、低温ヘテロエピタキシャル成長によって基板１上に単結晶シリコン層７を析出させた後、図２の（６）のように、表面側のインジウム・ガリウム（又はガリウム）を塩酸、硫酸などによって溶解除去する。
【０１５０】
しかる後、単結晶シリコン層７を用いて上述の第１の実施の形態と同様にして表示部及び周辺駆動回路部にトップゲート型のＭＯＳＴＦＴの作製を行う。また図７に示した構造は、本実施の形態でも同様に適用されてよい。
【０１５１】
本実施の形態によれば、上述した第１の実施の形態で述べた作用効果に加え、次の如き顕著な作用効果が得られる。
【０１５２】
（ａ）ガラス基板１上に、約３００〜６００℃又は４２０〜６００℃と更に低温でのヘテロエピタキシャル成長により、シリコン単結晶薄膜７を均一に形成することができる。
【０１５３】
（ｂ）従って、ガラス基板のみならず、有機基板などの絶縁基板上に、シリコン単結晶薄膜を形成できるため、歪点が低く、低コストで物性も良好な基板材質を任意に選択でき、また、基板の大型化も可能となる。ガラス基板や有機基板は、石英基板やセラミック基板に比べて、安価に作成することができ、さらに薄板化／長尺化／ロール化が可能であるので、シリコン単結晶薄膜を形成した薄板を長尺／ロール化した大型ガラス基板などを生産性良く、安価に作製することができる。ガラス基板として、ガラス歪点（又は最高使用温度）が低い（例えば５００℃）ガラスを用いると、この上層へガラス内部からその構成元素が拡散して、トランジスタ特性に影響する場合には、これを抑制する目的で、バリア層薄膜（例えばシリコンナイトライド：厚さ５０〜２００ｎｍ程度）を形成すればよい。しかし、これは、結晶性サファイア薄膜５０の拡散防止作用によって、省略可能である。
【０１５４】
（ｃ）この低温ヘテロエピタキシャル成長では、インジウム・ガリウム膜のインジウム／ガリウム組成比、加熱温度、冷却速度等の調整により、広範囲のＰ型不純物濃度と高移動度の単結晶シリコン薄膜が容易に得られるので、Ｖｔｈ調整が容易で低抵抗化による高速動作が可能である。
【０１５５】
＜第６の実施の形態＞
本発明の第６の実施の形態を説明する。
【０１５６】
本実施の形態は、上述の第５の実施の形態と比べて透過型ＬＣＤに関するものであってその製造工程は上述の第４の実施の形態で述べたと同様、インジウム・ガリウム膜を用いた低温ヘテロエピタキシャル成長によって単結晶シリコン薄膜を形成することができる。
【０１５７】
そして、この単結晶シリコン薄膜を用い、上述した第４の実施の形態で述べたと同様、図１６〜図１８に示した工程によって透過型ＬＣＤを作製することができる。但し、不透明のセラミック基板や、不透明又は低透過率の有機基板は適していない。
【０１５８】
従って、本実施の形態では、上述した第５の実施の形態及び第４の実施の形態の双方の優れた作用効果を併せ持つことができる。即ち、上述した第１の実施の形態の有する作用効果に加え、ホウケイ酸ガラスや耐熱性のポリイミド等の有機基板などの低コストで薄板、長尺化が可能な基板１を用い得ること、インジウム／ガリウム組成比によって単結晶シリコン薄膜７の導電型やＶｔｈの調整が容易となること、表示アレイ部上にカラーフィルタ４２やブラックマスク４３を作りこむことにより、液晶表示パネルの開口率を改善し、またバックライトも含めたディスプレイモジュールの低消費電力化が実現することである。
【０１５９】
＜第７の実施の形態＞
図１９〜図２７は、本発明の第７の実施の形態を示すものである。
【０１６０】
本実施の形態では、周辺駆動回路部は上述した第１の実施の形態と同様のトップゲート型のｐＭＯＳＴＦＴとｎＭＯＳＴＦＴとからなるＣＭＯＳ駆動回路で構成する。表示部は反射型ではあるが、ＴＦＴを各種ゲート構造のものとして、種々の組み合わせにしている。
【０１６１】
即ち、図１９（Ａ）は、上述した第１の実施の形態と同様のトップゲート型のｎＭＯＳＬＤＤ−ＴＦＴを表示部に設けているが、図１９（Ｂ）に示す表示部にはボトムゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、図１９（Ｃ）に示す表示部にはデュアルゲート型のｎＭＯＳＬＤＤ−ＴＦＴをそれぞれ設けている。これらのボトムゲート型、デュアルゲート型ＭＯＳＴＦＴのいずれも、後述のように、周辺駆動回路部のトップゲート型ＭＯＳＴＦＴと共通の工程で作製可能であるが、特にデュアルゲート型の場合には上下のゲート部によって駆動能力が向上し、高速スイッチングに適し、また上下のゲート部のいずれかを選択的に用いて場合に応じてトップゲート型又はボトムゲート型として動作させることもできる。
【０１６２】
なお、図１９（Ｂ）のボトムゲート型ＭＯＳＴＦＴにおいて、図中の７１はＭｏ・Ｔａ等のゲート電極であり、７２はＳｉＮ膜及び７３はＳｉＯ₂ 膜であってゲート絶縁膜を形成し、このゲート絶縁膜上にはトップゲート型ＭＯＳＴＦＴと同様の単結晶シリコン層を用いたチャンネル領域等が形成されている。また、図１９（Ｃ）のデュアルゲート型ＭＯＳＴＦＴにおいて、下部ゲート部はボトムゲート型ＭＯＳＴＦＴと同様であるが、上部ゲート部は、ゲート絶縁膜７３をＳｉＯ₂ 膜とＳｉＮ膜で形成し、この上に上部ゲート電極７４を設けている。但し、いずれにおいても、ヘテロエピタキシャル成長時のシードであると同時に単結晶シリコン膜の成長を促進し、その結晶性を高める作用を有する段差４の外側に各ゲート部を構成している。
【０１６３】
次に、上記のボトムゲート型ＭＯＳＴＦＴの製造方法を図２０〜図２４で、上記のデュアルゲート型ＭＯＳＴＦＴの製造方法を図２５〜図２７でそれぞれ説明する。なお、周辺駆動回路部のトップゲート型ＭＯＳＴＦＴの製造方法は図１〜図６において述べたものと同じであるので、ここでは図示を省略している。
【０１６４】
表示部において、ボトムゲート型ＭＯＳＴＦＴを製造するには、まず、図２０の（１）に示すように、基板１上に、モリブデン／タンタル（Ｍｏ・Ｔａ）合金のスパッタ膜７１（５００〜６００ｎｍ厚）を形成する。
【０１６５】
次いで、図２０の（２）に示すように、フォトレジスト７０を所定パターンに形成し、これをマスクにしてＭｏ・Ｔａ膜７１をテーパエッチングし、側端部７１ａが台形状に２０〜４５度でなだらかに傾斜したゲート電極７１を形成する。
【０１６６】
次いで、図２０の（３）に示すように、フォトレジスト７０の除去後に、モリブデン・タンタル合金膜７１を含む基板１上に、プラズマＣＶＤ法等により、ＳｉＮ膜（約１００ｎｍ厚）７２とＳｉＯ₂ 膜（約２００ｎｍ厚）７３とを、この順に積層したゲート絶縁膜を形成する。
【０１６７】
次いで、図２０の（４）に示すように、図１の（１）と同じ工程において、少なくともＴＦＴ形成領域に、フォトレジスト２を所定パターンに形成し、これをマスクとして上述したと同様に基板１上のゲート絶縁膜に（更には基板１にも）段差４を適当な形状及び寸法で複数個形成する。この段差４は、後述の単結晶シリコンのヘテロエピタキシャル成長時のシードであると同時に単結晶シリコン膜の成長を促進し、その結晶性を高める作用を有するものであって、深さｄ＝０．３〜０．４μｍ、幅ｗ＝２〜３μｍ、長さ（紙面垂直方向）＝１０〜２０μｍであってよく、底辺と側面のなす角（底角）は直角とする。
【０１６８】
次いで、図２０の（５）に示すように、フォトレジスト２の除去後に、図１の（２）と同じ工程において、上述したと同様に絶縁基板１の一主面において、段差４を含む少なくともＴＦＴ形成領域に、結晶性サファイア薄膜（厚さ２０〜２００ｎｍ）５０を形成する。
【０１６９】
次いで、図２１の（６）に示すように、図１の（３）と同じ工程において多結晶シリコン膜５を形成する。
【０１７０】
次いで、図２１の（７）に示すように、図１の（４）と同じ工程においてインジウム（又はインジウム・ガリウム又はガリウム）膜６を堆積させる。
【０１７１】
次いで、図２１の（８）に示すように、図１の（５）と同じ工程において、単結晶シリコンをヘテロエピタキシャル成長し、厚さ例えば０．１μｍ程度の単結晶シリコン層７として析出させる。この際、下地のゲート電極７１の側端部７１ａはなだらかな傾斜面となっているので、この面上には、段差４によるヘテロエピタキシャル成長を阻害せず、段切れなしに単結晶シリコン層７が成長することになる。
【０１７２】
次いで、図２１の（９）に示すように、インジウム等の膜６Ａを除去し、更に図２の（７）〜図３の（９）の工程を経た後、図２１の（１０）に示すように、図３の（１０）と同じ工程において、表示部のｎＭＯＳＴＦＴのゲート部をフォトレジスト１３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレイン領域にリンイオン１４をドーピング（イオン注入）して、Ｎ^- 型層からなるＬＤＤ部１５を自己整合的に形成する。このとき、ボトムゲート電極７１の存在によって表面高低差（又はパターン）を認識し易く、フォトレジスト１３の位置合わせ（マスク合わせ）を行い易く、アライメントずれが生じにくい。
【０１７３】
次いで、図２２の（１１）に示すように、図４の（１１）と同じ工程において、ｎＭＯＳＴＦＴのゲート部及びＬＤＤ部をフォトレジスト１６でカバーし、露出した領域にリン又はひ素イオン１７をドーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ⁺ 型層からなるソース部１８及びドレイン部１９を形成する。
【０１７４】
次いで、図２２の（１２）に示すように、図４の（１２）と同じ工程において、ｎＭＯＳＴＦＴの全部をフォトレジスト２０でカバーし、ボロンイオン２１をドーピング（イオン注入）して周辺駆動回路部のｐＭＯＳＴＦＴのＰ⁺ 層のソース部及びドレイン部を形成する。
【０１７５】
次いで、図２２の（１３）に示すように、図４の（１３）と同じ工程において、能動素子部と受動素子部をアイランド化するため、フォトレジスト２４を設け、単結晶シリコン薄膜層を汎用フォトリソグラフィ及びエッチング技術で選択的に除去する。
【０１７６】
次いで、図２２の（１４）に示すように、図５の（１４）と同じ工程において、プラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＳｉＯ₂ 膜５３（約３００ｎｍ厚）とリンシリケートガラス（ＰＳＧ）膜５４（約３００ｎｍ厚）をこの順に全面に形成する。なお、ＳｉＯ₂ 膜５３とＰＳＧ膜５４は上述した保護膜２５に相当するものである。そして、この状態で単結晶シリコン膜を上述したと同様に活性化処理する。
【０１７７】
次いで、図２３の（１５）に示すように、図５の（１５）と同じ工程において、汎用フォトリソグラフィ及びエッチング技術により、ソース部のコンタクト用窓開けを行う。そして、全面に４００〜５００ｎｍ厚のアルミニウム等のスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、ＴＦＴのソース電極２６を形成すると同時に、データライン及びゲートラインを形成する。その後に、フォーミングガス中、約４００℃／１ｈで、シンター処理する。
【０１７８】
次いで、図２３の（１６）に示すように、図５の（１６）と同じ工程において、高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＰＳＧ膜（約３００ｎｍ厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜３６を全面に形成し、表示用のＴＦＴのドレイン部のコンタクト用窓開けを行う。
【０１７９】
次いで、図２３の（１７）に示すように、図６の（１７）と同じ工程において、スピンコート等で２〜３μｍ厚みの感光性樹脂膜２８を形成し、図２３の（１８）に示すように、汎用フォトリソグラフィ及びエッチング技術により、少なくとも画素部に最適な反射特性と視野角特性を得るような凹凸形状パターンを形成し、リフローさせて凹凸粗面２８Ａからなる反射面下部を形成する。同時に表示用ＴＦＴのドレイン部のコンタクト用の樹脂窓開けを行う。
【０１８０】
次いで、図２３の（１８）に示すように、図６の（１９）と同じ工程において、全面に４００〜５００ｎｍ厚のアルミニウム等のスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、表示用ＴＦＴのドレイン部１９と接続した凹凸形状のアルミニウム等の反射部２９を形成する。
【０１８１】
以上のようにして、結晶性サファイア薄膜５０及び段差４をヘテロエピタキシャル成長のシードとして形成された単結晶シリコン層７を用いた表示部にボトムゲート型のｎＭＯＳＬＤＤ−ＴＦＴ（周辺部ではトップゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴからなるＣＭＯＳ駆動回路）を作り込んだ表示部−周辺駆動回路部一体型のアクティブマトリクス基板３０を作製することができる。
【０１８２】
図２４は、表示部に設ける上記のボトムゲート型ＭＯＳＴＦＴのゲート絶縁膜をＭｏ・Ｔａの陽極酸化法で形成した例を示す。
【０１８３】
即ち、図２０の（２）の工程後に、図２４の（３）に示すようにモリブデン・タンタル合金膜７１を公知の陽極酸化処理することによって、その表面にＴａ₂ Ｏ₅ からなるゲート絶縁膜７４を１００〜２００ｎｍ厚に形成する。
【０１８４】
この後の工程は、図２４の（４）に示すように、図２０の（４）〜図２１の（８）の工程と同様にして段差４、更には結晶性サファイア薄膜５０を形成し、単結晶シリコン膜７をヘテロエピタキシャル成長した後、図２１の（９）〜図２３の（１８）の工程と同様にして図２４の（５）に示すように、アクティブマトリクス基板３０を作製する。
【０１８５】
次に、表示部において、デュアルゲート型ＭＯＳＴＦＴを製造するには、まず、図２０の（１）〜図２１の（９）までの工程は、上述したと同様に行う。
【０１８６】
即ち、図２５の（１０）に示すように、絶縁膜７２、７３及び基板１に段差４を形成し、更に、結晶性サファイア薄膜５０及び段差４をシードとして単結晶シリコン層７をヘテロエピタキシャル成長させる。次いで、図３の（８）と同じ工程において、単結晶シリコン薄膜７上の全面に、プラズマＣＶＤ、触媒ＣＶＤ等によりＳｉＯ₂ 膜（約２００ｎｍ厚）とＳｉＮ膜（約１００ｎｍ厚）をこの順に連続形成して絶縁膜８０（これは上述の絶縁膜８に相当）を形成し、更に、Ｍｏ・Ｔａ合金のスパッタ膜８１（５００〜６００ｎｍ厚）（これは上述のスパッタ膜９に相当）を形成する。
【０１８７】
次いで、図２５の（１１）に示すように、図３の（９）と同じ工程において、フォトレジストパターン１０を形成し、連続したエッチングによりＭｏ・Ｔａ合金のトップゲート電極８２（これは上述のゲート電極１２に相当）と、ゲート絶縁膜８３（これは上述のゲート絶縁膜１１に相当）を形成し、単結晶シリコン薄膜層７を露出させる。
【０１８８】
次いで、図２５の（１２）に示すように、図３の（１０）と同じ工程において、ｎＭＯＳＴＦＴのトップゲート部をフォトレジスト１３でカバーし、露出した表示用のｎＭＯＳＴＦＴのソース／ドレイン領域にリンイオン１４をドーピング（イオン注入）して、Ｎ^- 型層のＬＤＤ部１５を形成する。
【０１８９】
次いで、図２５（１３）に示すように、図４の（１１）と同じ工程において、ｎＭＯＳＴＦＴのゲート部及びＬＤＤ部をフォトレジスト１６でカバーし、露出した領域にリン又はひ素イオン１７をドーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ⁺ 型層からなるソース部１８及びドレイン部１９を形成する。
【０１９０】
次いで、図２６の（１４）に示すように、図４の（１２）と同じ工程において、ｐＭＯＳＴＦＴのゲート部をフォトレジスト２０でカバーし、露出した領域にボロンイオン２１をドーピング（イオン注入）して周辺駆動回路部のｐＭＯＳＴＦＴのＰ⁺ 層のソース部及びドレイン部を形成する。
【０１９１】
次いで、図２６の（１５）に示すように、図４の（１３）と同じ工程において、能動素子部と受動素子部をアイランド化するため、フォトレジスト２４を設け、能動素子部と受動素子部以外の単結晶シリコン薄膜層を汎用フォトリソグラフィ及びエッチング技術で選択的に除去する。
【０１９２】
次いで、図２６の（１６）に示すように、図５の（１４）と同じ工程において、プラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＳｉＯ₂ 膜５３（約２００ｎｍ厚）とリンシリケートガラス（ＰＳＧ）膜５４（約３００ｎｍ厚）を全面に形成する。これらの膜５３、５４は上述の保護膜２５に相当する。そして、単結晶シリコン層７を活性化処理する。
【０１９３】
次いで、図２６の（１７）に示すように、図５の（１５）と同じ工程において、ソース部のコンタクト用窓開けを行う。そして、全面に４００〜５００ｎｍ厚のアルミニウムのスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、ソース電極２６を形成すると同時に、データライン及びゲートラインを形成する。
【０１９４】
次いで、図２７の（１８）に示すように、図５の（１６）と同じ工程でＰＳＧ膜（約３００ｎｍ厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜３６を全面に形成し、表示用のＴＦＴのドレイン部のコンタクト用窓開けを行う。
【０１９５】
次いで、図２７の（１９）に示すように、全面に、スピンコート等で２〜３μｍ厚みの感光性樹脂膜２８を形成し、図２７の（２０）に示すように、図６の（１８）、（１９）の工程と同様に、少なくとも画素部に凹凸粗面２８Ａからなる反射面下部を形成し、同時に表示用ＴＦＴのドレイン部のコンタクト用の樹脂窓開けを行い、更に表示用ＴＦＴのドレイン部１９と接続した、最適な反射特性と視野角特性を得るための凹凸形状のアルミニウム等の反射部２９を形成する。
【０１９６】
以上のようにして、サファイア薄膜５０及び段差４をヘテロエピタキシャル成長のシードとして形成された単結晶シリコン層７を用い、表示部にデュアルゲート型のｎＭＯＳＬＤＤＴＦＴを、周辺駆動回路部にトップゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴからなるＣＭＯＳ駆動回路を作り込んだ表示部−周辺駆動回路部一体型のアクティブマトリクス基板３０を作製することができる。
【０１９７】
＜第８の実施の形態＞
図２８〜図３３は、本発明の第８の実施の形態を示すものである。
【０１９８】
本実施の形態では、上述した実施の形態とは異なり、トップゲート部のゲート電極をアルミニウム等の比較的耐熱性の低い材料で形成している。
【０１９９】
まず、表示部及び周辺駆動回路部共にトップゲート型ＭＯＳＴＦＴを設ける場合には、上述した第１の実施の形態における図１の（１）〜図２の（７）までの工程は同様に行って、図２８の（７）に示すように、周辺駆動回路部のｐＭＯＳＴＦＴ部にＮ型ウエル７Ａを形成する。
【０２００】
次いで、図２８の（８）に示すように、周辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示領域のｎＭＯＳＴＦＴのゲート部をフォトレジスト１３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレイン領域にリンイオン１４を例えば２０ｋＶで５×１０¹³ａｔｏｍｓ／ｃｍ² のドーズ量でドーピング（イオン注入）して、Ｎ^- 型層からなるＬＤＤ部１５を自己整合的に形成する。
【０２０１】
次いで、図２９の（９）に示すように、周辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴのゲート及びＬＤＤ部とをフォトレジスト１６でカバーし、露出した領域にリン又はひ素イオン１７を例えば２０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ² のドーズ量でドーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ⁺ 型層からなるソース部１８及びドレイン部１９とＬＤＤ部１５とを形成する。この場合、仮想線のようにレジスト１３を残し、これを覆うようにレジスト１６を設ければ、レジスト１６形成時のマスクの位置合せをレジスト１３を目安にでき、マスク合せが容易となり、アライメントずれも少なくなる。
【０２０２】
次いで、図２９の（１０）に示すように、周辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジスト２０でカバーし、露出した領域にボロンイオン２１を例えば１０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ² のドーズ量でドーピング（イオン注入）してｐＭＯＳＴＦＴのＰ⁺ 層のソース部２２及びドレイン部２３を形成する。
【０２０３】
次いで、レジスト２０の除去後に、図２９の（１１）に示すように、単結晶シリコン層７、７Ａを上述したと同様に活性化処理し、更に表面にゲート絶縁膜１２、ゲート電極材料（アルミニウム又は１％Ｓｉ入りアルミニウム等）１１を形成する。ゲート電極材料層１１は真空蒸着法又はスパッタ法で形成可能である。
【０２０４】
次いで、上述したと同様に、各ゲート部をパターニングした後、能動素子部と受動素子部をアイランド化し、更に図３０の（１２）に示すように、ＳｉＯ₂ 膜（約２００ｎｍ厚）及びリンシリケートガラス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に全面に連続形成して保護膜２５を形成する。
【０２０５】
次いで、図３０の（１３）に示すように、汎用フォトリソグラフィ及びエッチング技術により、周辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示用ＴＦＴのソース部のコンタクト用窓開けを行う。
【０２０６】
そして、全面に５００〜６００ｎｍ厚のアルミニウム又は１％Ｓｉ入りアルミニウム等のスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、周辺駆動回路及び表示部のすべてのＴＦＴのソース電極２６と周辺駆動回路部のドレイン電極２７を形成すると同時に、データライン及びゲートラインを形成する。その後に、フォーミングガス（Ｎ₂ ＋Ｈ₂ ）中、約４００℃／１ｈで、シンター処理する。
【０２０７】
次いで、図５の（１６）〜図６の（１９）と同様にして単結晶シリコン層７を用いた表示部及び周辺駆動回路部にそれぞれ、アルミニウム又は１％Ｓｉ入りアルミニウム等をゲート電極とするトップゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、ｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ駆動回路を作り込んだ表示部−周辺駆動回路部一体型のアクティブマトリクス基板３０を作製することができる。
【０２０８】
本実施の形態では、単結晶シリコン層７の活性化処理後にアルミニウム又は１％Ｓｉ入りアルミニウム等のゲート電極１１を形成しているので、その活性化処理時の熱の影響はゲート電極材料の耐熱性とは無関係となるため、トップゲート電極材料として比較的耐熱性が低く、低コストのアルミニウム又は１％Ｓｉ入りアルミニウム等でも使用可能となり、電極材料の選択の幅も広がる。これは、表示部がボトムゲート型ＭＯＳＴＦＴの場合も同様である。
【０２０９】
次に、表示部にデュアルゲート型ＭＯＳＴＦＴ、周辺駆動回路はトップゲート型ＭＯＳＴＦＴを設ける場合には、上述した第７の実施の形態における図２０の（１）〜図２１の（９）までの工程は同様に行って、図３１の（９）に示すように、周辺駆動回路部のｐＭＯＳＴＦＴ部にＮ型ウエル７Ａを形成する。
【０２１０】
次いで、図３１の（１０）に示すように、図２８の（８）と同様にして、表示部のＴＦＴ部にリンイオン１４をドープしてＬＤＤ部１５を形成する。
【０２１１】
次いで、図３２の（１１）に示すように、図２９の（９）と同様にして表示部及び周辺駆動回路部のｎＭＯＳＴＦＴ部にリンイオン１７をドープしてＮ⁺ 型ソース領域１８及びドレイン領域１９をそれぞれ形成する。
【０２１２】
次いで、図３２の（１２）に示すように、図２９の（１０）と同様にして周辺駆動回路部のｐＭＯＳＴＦＴ部にボロンイオン２１をドープしてＰ⁺ 型ソース領域２２及びドレイン領域２３をそれぞれ形成する。
【０２１３】
次いで、レジスト２０の除去後に、図３２の（１３）に示すように、単結晶シリコン層７をパターニングして能動素子部と受動素子部をアイランド化した後、図３３の（１４）に示すように、単結晶シリコン層７、７Ａを上述したと同様に活性化処理し、更に表示部では表面にゲート絶縁膜８０を形成し、周辺駆動回路部では表面にゲート絶縁膜１２を形成する。
【０２１４】
次いで、図３３の（１５）に示すように、全面にスパッタ法で成膜したアルミニウム又は１％Ｓｉ入りアルミニウム等をパターニングして、表示部の各上部ゲート電極８３、周辺駆動回路部の各ゲート電極１１を形成する。
【０２１５】
次いで、図３３の（１６）に示すように、ＳｉＯ₂ 膜（約２００ｎｍ厚）及びリンシリケートガラス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に全面に連続形成して保護膜２５を形成する。
【０２１６】
次いで、上述したと同様にして、周辺駆動回路及び表示部のすべてのＴＦＴのソース電極２６と周辺駆動回路部のドレイン電極２７を形成し、単結晶シリコン層７を用いた表示部及び周辺駆動回路部にそれぞれ、アルミニウム等をゲート電極とするデュアルゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、トップゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ駆動回路を作り込んだ表示部−周辺駆動回路部一体型のアクティブマトリクス基板３０を作製することができる。
【０２１７】
本実施の形態でも、単結晶シリコン層７の活性化処理後にアルミニウム等のゲート電極１１、８３を形成しているので、その活性化処理時の熱の影響はゲート電極材料の耐熱性とは無関係となるため、トップゲート電極材料として比較的耐熱性が低く、低コストのアルミニウム等でも使用可能となり、電極材料の選択の幅も広がる。なお、図３３の（１５）の工程でソース電極２６を（更にはドレイン電極も）同時に形成することができるが、この場合には製法上のメリットがある。
【０２１８】
なお、上述したいずれの実施の形態においても、例えばボトムゲート型又はトップゲート型、デュアルゲート型ＭＯＳＴＦＴを作製するに際し、図３４（Ａ）に概略的に示すように、段差４を設けるとこの上に成長する単結晶シリコン膜７が薄いために段切れ（接続不良）や細り（抵抗の増大）を生じることがあるので、ソース電極２６（又はドレイン電極）との接続を確実に行うためには、図３４（Ｂ）、（Ｃ）に示すように、その電極を段差４を含む領域上に被着することが望ましい。
【０２１９】
なお、図２８の（８）の工程又は図３１の（１０）の工程において、単結晶シリコン層７上にトップゲート絶縁膜の形成後に、イオン注入、活性化処理し、その後にトップゲート電極、ソース、ドレイン電極をアルミニウムで同時に形成してよい。
【０２２０】
また、上記した段差４は、図３５（Ａ）に示すように、上述の例では基板１に（更にはその上のＳｉＮ等の膜にも）形成したが、例えば図３５（Ｂ）に示すように、基板１上の結晶性サファイア薄膜５０（これはガラス基板１からのイオンの拡散ストッパ機能がある。）に形成することもできる。この結晶性サファイア薄膜５０の代わりに、或いはこの結晶性サファイア膜の下に上述したゲート絶縁膜７２及び７３を設け、これに段差４を形成してもよい。結晶性サファイア薄膜５０に段差４を設けた例を図３５（Ｃ）、（Ｄ）、（Ｅ）にそれぞれ例示した。
【０２２１】
＜第９の実施の形態＞
図３６〜図３８は、本発明の第９の実施の形態を示すものである。
【０２２２】
本実施の形態では、上述した段差４の外側に（即ち、段差以外の基板１上に）各ＴＦＴを形成した各種の例を示す。なお、単結晶シリコン層７やゲート／ソース／ドレイン電極２６、２７については簡略に図示している。
【０２２３】
まず、図３６はトップゲート型ＴＦＴを示すが、（ａ）は段差による凹部４をソース側の一辺にソース領域に沿って形成し、この凹部以外の基板平坦面上において単結晶シリコン層７上にゲート絶縁膜１２及びゲート電極１１を形成している。同様に、（ｂ）は、段差による凹部４をソース領域のみならずチャンネル長方向にドレイン領域端まで沿って２辺に亘ってＬ字パターンに形成した例、（ｃ）は同様の凹部４をＴＦＴ能動領域を囲むように４辺に亘って矩形状に形成した例を示す。また、（ｄ）は同様の凹部４を３辺に亘って形成した例、（ｅ）は同様の凹部４を２辺に亘ってＬ字パターンに形成した例であるが、いずれも、隣接する凹部４−４間は連続していない。
【０２２４】
このように、各種パターンの凹部４を形成可能であると共に、ＴＦＴを凹部４以外の平坦面上に設けているので、ＴＦＴの作製が容易となる。
【０２２５】
図３７は、ボトムゲート型ＭＯＳＴＦＴの場合であるが、図３６に示した各種パターンの段差（又は凹部）４を同様に形成することができる。即ち、図３７（ａ）は図３６（ａ）に対応した例であって、ボトムゲート型ＭＯＳＴＦＴを段差による凹部４以外の平坦面上に形成したものである。同様に、図３７（ｂ）は図３６（ｂ）に、図３７（ｃ）は図３６（ｃ）や（ｄ）に対応した例を示す。図３７（ｄ）は結晶性サファイア薄膜５０に段差４を設けた場合である。
【０２２６】
図３８は、デュアルゲート型ＭＯＳＴＦＴの場合であるが、これも図３６に示した各種パターンの段差（又は凹部）４を同様に形成することができ、例えば図３６（ｃ）に示した段差４の内側領域の平坦面上にデュアルゲート型ＭＯＳＴＦＴを作製することができる。
【０２２７】
＜第１０の実施の形態＞
図３９〜図４１は、本発明の第１０の実施の形態を示すものである。
【０２２８】
図３９の例は、自己整合型ＬＤＤ構造のＴＦＴ、例えばトップゲート型ＬＤＤ−ＴＦＴを複数個連ねたダブルゲート型ＭＯＳＴＦＴに関するものである。
【０２２９】
これによれば、ゲート電極１１を２つに分岐させ、一方を第１のゲートとして第１のＬＤＤ−ＴＦＴ用、他方を第２のゲートとしての第２のＬＤＤ−ＴＦＴ用として用いる（但し、単結晶シリコン層の中央部においてゲート電極間にＮ⁺ 型領域１００を設け、低抵抗化を図っている）。この場合、各ゲートに異なる電圧を印加してもよいし、また何らかの原因で一方のゲートが動作不能になったとしても、残りのゲートを用いることによってソース／ドレイン間でのキャリアの移動を行え、信頼性の高いデバイスを提供できることになる。また、第１のＬＤＤ−ＴＦＴと第２のＬＤＤ−ＴＦＴとを直列に２個接続して各画素を駆動する薄膜トランジスタを形成するようにしたので、オフしているときに、各薄膜トランジスタのソース−ドレイン間に印加される電圧を大幅に減少させることができる。したがって、オフ時に流れるリーク電流を少なくすることができ、液晶ディスプレイのコントラスト及び画質を良好に改善することができる。また、上記ＬＤＤトランジスタにおける低濃度ドレイン領域と同じ半導体層のみを用いて上記２つのＬＤＤトランジスタを接続するようにしているので、各トランジスタ間の接続距離を短くすることができ、ＬＤＤトランジスタを２個つなげても所要面積が大きくならないようにすることができる。なお、上記の第１、第２のゲートは互いに完全に分離し、独立して動作させることも可能である。
【０２３０】
図４０の例は、ボトムゲート型ＭＯＳＴＦＴをダブルゲート構造としたもの（Ａ）と、デュアルゲート型ＭＯＳＴＦＴをダブルゲート構造としたもの（Ｂ）である。
【０２３１】
これらのダブルゲート型ＭＯＳＴＦＴも、上記のトップゲート型と同様の利点を有するが、このうちデュアルゲート型の場合は更に、上下のゲート部のいずれかが動作不能となっても一方のゲート部を使用できることも利点である。
【０２３２】
図４１には、上記の各ダブルゲート型ＭＯＳＴＦＴの等価回路図を示している。なお、上記においては、ゲートを２つに分岐したが、３つ又はそれ以上に分岐又は分割することもできる。これらのダブルゲート又はマルチゲート構造において、チャンネル領域内に２以上の分岐した同電位のゲート電極を有するか、又は分割された異電位又は同電位のゲート電極を有していてよい。
【０２３３】
＜第１１の実施の形態＞
図４２は、本発明の第１１の実施の形態を示すものであって、ｎＭＯＳＴＦＴのデュアルゲート型構造のＴＦＴにおいて、上下のゲート部のいずれか一方をトランジスタ動作させるが、他方のゲート部は次のように動作させている。
【０２３４】
即ち、図４２（Ａ）は、ｎＭＯＳＴＦＴにおいて、トップゲート側のゲート電極に常に任意の負電圧を印加してバックチャンネルのリーク電流を低減させるものである。トップゲート電極をオープンにする場合は、ボトムゲート型として使用するときである。また、図４２（Ｂ）は、ボトムゲート側のゲート電極に常に任意の負電圧を印加してバックチャンネルのリーク電流を低減させるものである。この場合も、ボトムゲート電極をオープンにすると、トップゲート型として使用できる。なお、ｐＭＯＳＴＦＴの場合には、常に任意の正電圧をゲート電極に印加すれば、バックチャンネルのリーク電流を減らせる。
【０２３５】
いずれも、単結晶シリコン層７と絶縁膜との界面は結晶性が悪く、リーク電流が流れやすいが、上記のような電極の負電圧印加によってリーク電流を遮断できる。これは、ＬＤＤ構造の効果と併せて、有利となる。また、ガラス基板１側から入射する光でリーク電流が流れることがあるが、ボトムゲート電極で光を遮断するので、リーク電流を低減できる。
【０２３６】
＜第１２の実施の形態＞
図４３〜図４８は、本発明の第１２の実施の形態を示すものである。
【０２３７】
本実施の形態は、基板には上述した如き段差（凹部）を設けず、基板の平坦面上に上述した物質層（例えば結晶性サファイア膜）を形成し、この物質層をシードとして単結晶シリコン層をヘテロエピタキシャル成長させ、これを用いてトップゲート型ＭＯＳＴＦＴを構成したアクティブマトリクス反射型液晶表示装置（ＬＣＤ）に関するものである。
【０２３８】
図４３〜図４８について、本実施の形態によるアクティブマトリクス反射型ＬＣＤをその製造工程に従って説明する。但し、図４３〜図４７において、各図の左側は表示部の製造工程、右側は周辺駆動回路部の製造工程を示す。
【０２３９】
まず、図４３の（１）に示すように、石英ガラス、透明性結晶化ガラスなどの絶縁基板１の一主面において、少なくともＴＦＴ形成領域に、結晶性サファイア薄膜（厚さ２０〜２００ｎｍ）５０を形成する。この結晶性サファイア薄膜５０は、高密度プラズマＣＶＤ法や、触媒ＣＶＤ法（特開昭６３−４０３１４号公報参照）等により、トリメチルアルミニウムガスなどを酸化性ガス（酸素・水分）で酸化し、結晶化させて作成する。絶縁基板１として高耐熱性ガラス基板（８〜１２インチφ、７００〜８００μｍ厚）が使用可能である。
【０２４０】
次いで、図４３の（２）に示すように、図１の（３）と同様に、公知の触媒ＣＶＤ法やプラズマＣＶＤ法、スパッタ法などによって、結晶性サファイア薄膜５０上の全面に多結晶シリコン膜５を基板温度約１００〜４００℃で数μｍ〜０．００５μｍ（例えば０．１μｍ）の厚みに堆積させる。
【０２４１】
次いで、図４３の（３）に示すように、多結晶シリコン膜５上に、インジウム膜６をトリメチルインジウムのＭＯＣＶＤ法やスパッタ法、真空蒸着法によって多結晶シリコン膜５の数１０〜数１００倍の厚さ（例えば１０〜１５μｍ）に形成する。なお、インジウム膜６に代えて、インジウム・ガリウム又はガリウム膜も適用可能であるが、以下、インジウム膜を代表例として説明する。
【０２４２】
次いで、基板１を水素又は窒素−水素混合物又はアルゴン−水素混合物等の水素系雰囲気下で１０００℃以下、特に９００〜９３０℃に約５分間保持する。これによって、多結晶シリコン５はインジウム６の溶融液に溶解する。この溶融液では、シリコンは本来の析出温度よりもずっと低温で析出する性質を呈する。基板１の加熱は、電気炉等を用いて基板全体を均一に加熱する方法の他に、光レーザー、電子ビーム等によって、所定の場所のみ、例えば、ＴＦＴ形成領域のみを局部的に加熱する方法も可能である。
【０２４３】
次いで、徐々に冷却することによって、インジウムに溶解していたシリコンは、結晶性サファイア薄膜５０をシード（種）として図４３の（４）に示すようにヘテロエピタキシャル成長し、厚さ例えば０．１μｍ程度のＰ型単結晶シリコン層７として析出する。
【０２４４】
上記のようにして堆積した単結晶シリコン層７は結晶性サファイア膜５０が単結晶シリコンと良好な格子整合を示すために、例えば（１００）面が基板上にヘテロエピタキシャル成長する。
【０２４５】
こうして、ヘテロエピタキシャル成長によって基板１上に単結晶シリコン層７を析出させた後、図４４の（５）に示すように、表面のインジウム膜６Ａを塩酸、硫酸などによって溶解除去し、更に上述したと同様にして、単結晶シリコン層７をチャンネル領域とするトップゲート型ＭＯＳＴＦＴの作製を行う。
【０２４６】
まず、上記のヘテロエピタキシャル成長による単結晶シリコン薄膜７の全面にＰ型キャリア不純物、例えばボロンイオンを適量ドーピングして比抵抗を調整する。また、ｐＭＯＳＴＦＴ形成領域のみ、選択的にＮ型キャリア不純物をドーピングしてＮ型ウエルを形成する。例えば、ｐチャンネルＴＦＴ部をフォトレジスト（図示せず）でマスクし、Ｐ型不純物イオン（例えばＢ⁺ ）を１０ｋＶで２．７×１０¹¹ａｔｏｍｓ／ｃｍ² のドーズ量でドーピングし、比抵抗を調整する。また、図４４の（６）に示すように、ｐＭＯＳＴＦＴ形成領域の不純物濃度制御のため、ｎＭＯＳＴＦＴ部をフォトレジスト６０でマスクし、Ｎ型不純物イオン（例えばＰ⁺ ）６５を１０ｋＶで１×１０¹¹ａｔｏｍｓ／ｃｍ² のドーズ量でドーピングし、Ｎ型ウエル７Ａを形成する。
【０２４７】
次いで、図４４の（７）に示すように、単結晶シリコン薄膜層７の全面上に、プラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等でＳｉＯ₂ （約２００ｎｍ厚）とＳｉＮ（約１００ｎｍ厚）をこの順に連続形成してゲート絶縁膜８を形成し、更に、モリブデン・タンタル（Ｍｏ・Ｔａ）合金のスパッタ膜９（５００〜６００ｎｍ厚）を形成する。
【０２４８】
次いで、図４４の（８）に示すように、汎用のフォトリソグラフィ技術により、表示領域のＴＦＴ部と、周辺駆動領域のＴＦＴ部とのそれぞれの段差領域（凹部内）にフォトレジストパターン１０を形成し、連続したエッチングにより、（Ｍｏ・Ｔａ）合金のゲート電極１１とゲート絶縁膜（ＳｉＮ／ＳｉＯ₂ ）１２とを形成し、単結晶シリコン薄膜層７を露出させる。（Ｍｏ・Ｔａ）合金膜９は酸系エッチング液、ＳｉＮはＣＦ₄ ガスのプラズマエッチング、ＳｉＯ₂ はフッ酸系エッチング液で処理する。
【０２４９】
次いで、図４５の（９）に示すように、周辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示領域のｎＭＯＳＴＦＴのゲート部をフォトレジスト１３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレイン領域にリンイオン１４を例えば２０ｋＶで５×１０¹³ａｔｏｍｓ／ｃｍ² のドーズ量でドーピング（イオン注入）して、Ｎ^- 型層からなるＬＤＤ部１５を自己整合的（セルフアライン）に形成する。
【０２５０】
次いで、図４５の（１０）に示すように、周辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴのゲート及びＬＤＤ部とをフォトレジスト１６でカバーし、露出した領域にリン又はひ素イオン１７を例えば２０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ² のドーズ量でドーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ⁺ 型層からなるソース部１８及びドレイン部１９とＬＤＤ部１５とを形成する。
【０２５１】
次いで、図４５の（１１）に示すように、周辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジスト２０でカバーし、露出した領域にボロンイオン２１を例えば１０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ² のドーズ量でドーピング（イオン注入）してｐＭＯＳＴＦＴのＰ⁺ 層のソース部２２及びドレイン部２３を形成する。なお、この作業は、ｎＭＯＳ周辺駆動回路の場合はｐＭＯＳＴＦＴが無いので、不要な作業である。
【０２５２】
次いで、図４６の（１２）に示すように、ＴＦＴ、ダイオードなどの能動素子部や、抵抗、インダクタンスなどの受動素子部をアイランド化するため、フォトレジスト２４を設け、周辺駆動領域及び表示領域のすべての能動素子部及び受動素子部以外の単結晶シリコン薄膜層を汎用フォトリソグラフィ及びエッチング技術で除去する。エッチング液はフッ酸系である。
【０２５３】
次いで、図４６の（１３）に示すように、プラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＳｉＯ₂ 膜（約２００ｎｍ厚）及びリンシリケートガラス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に全面に連続形成して保護膜２５を形成する。
【０２５４】
そして、この状態で単結晶シリコン層を活性化処理する。この活性化においてハロゲン等のランプアニール条件は約１０００℃、約１０秒程度であり、これに耐えるゲート電極材が必要であるが、高融点のＭｏ・Ｔａ合金は適している。このゲート電極材は従って、ゲート部のみならず配線として広範囲に亘って引き廻して設けることができる。なお、ここでは高価なエキシマレーザーアニールは使用しないが、仮に利用するとすれば、その条件はＸｅＣｌ（３０８ｎｍ波長）で全面、又は能動素子部及び受動素子部のみの選択的な９０％以上のオーバーラップスキャンニングが望ましい。
【０２５５】
次いで、図４６の（１４）に示すように、汎用フォトリソグラフィ及びエッチング技術により、周辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示用ＴＦＴのソース部のコンタクト用窓開けを行う。
【０２５６】
そして、全面に５００〜６００ｎｍ厚のアルミニウム又は１％Ｓｉ入りアルミニウム等のスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、周辺駆動回路及び表示部のすべてのＴＦＴのソース電極２６と周辺駆動回路部のドレイン電極２７を形成すると同時に、データライン及びゲートラインを形成する。その後に、フォーミングガス（Ｎ₂ ＋Ｈ₂ ）中、約４００℃／１ｈで、シンター処理する。
【０２５７】
次いで、図４６の（１５）に示すように、プラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＰＳＧ膜（約３００ｎｍ厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜３６を全面に形成する。次いで、表示用ＴＦＴのドレイン部のコンタクト用窓開けを行う。なお、画素部のＳｉＯ₂ 、ＰＳＧ及びＳｉＮ膜は除去する必要はない。
【０２５８】
次いで、図６の（１８）で述べたと同様の目的で、図４７の（１６）に示すように、全面に、スピンコート等で２〜３μｍ厚みの感光性樹脂膜２８を形成し、図４７の（１７）に示すように、汎用フォトリソグラフィ及びエッチング技術により、少なくとも画素部に最適な反射特性と視野角特性を得るための凹凸形状パターンを形成し、リフローさせて凹凸粗面２８Ａからなる反射面下部を形成する。同時に表示用ＴＦＴのドレイン部のコンタクト用の樹脂窓開けを行う。
【０２５９】
次いで、図４７の（１８）に示すように、全面に４００〜５００ｎｍ厚のアルミニウム又は１％Ｓｉ入りアルミニウム等のスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、画素部以外のアルミニウム膜等を除去し、表示用ＴＦＴのドレイン部１９と接続した凹凸形状のアルミニウム等の反射部２９を形成する。これは表示用の画素電極として用いられる。その後に、フォーミングガス中、約３００℃／１ｈでシンター処理し、コンタクトを十分にする。尚、反射率を高めるために、アルミニウム系に代えて銀又は銀合金を使用してもよい。
【０２６０】
以上のようにして、結晶性サファイア膜５０を高温ヘテロエピタキシャル成長のシードとして単結晶シリコン層７を形成し、この単結晶シリコン層７を用いた表示部及び周辺駆動回路部にそれぞれ、トップゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、ｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ回路を作り込んだ表示部−周辺駆動回路部一体型のアクティブマトリクス基板３０を作製することができる。
【０２６１】
こうして得られたアクティブマトリクス基板（駆動基板）３０を用いて、図７で述べたと同様にして図４８の反射型液晶表示装置（ＬＣＤ）を製造する。
【０２６２】
本実施の形態では、上述した第１の実施の形態で述べた優れた効果が得られることは明らかである。その上、基板１に段差を設けることなしに結晶性サファイア薄膜５０のみによって単結晶シリコン層７をヘテロエピタキシャル成長させているので、段差の形成工程を省略し、より製造工程を簡略化できると共に、成長する単結晶シリコン層の段切れ等の問題も解消できることになる。
【０２６３】
＜第１３の実施の形態＞
図４９は、本発明の第１３の実施の形態を示すものである。
【０２６４】
本実施の形態では、上述の第１２の実施の形態と同様のアクティブマトリクス反射型ＬＣＤに関するものであるが、上述の第１２の実施の形態と比べて、図４３の（１）の工程後に、図４９の（２）に示すように、結晶性サファイア薄膜５０上の全面にまず、例えばインジウム膜６をスパッタ法又は真空蒸着法で例えば１０〜２０μｍの厚みに形成する。
【０２６５】
次いで、図４９の（３）に示すように、公知のプラズマＣＶＤ法によって、インジウム膜６上にアモルファスシリコン膜５を数μｍ〜０．００５μｍ（例えば０．１μｍ）の厚みに堆積させる。
【０２６６】
この場合、シリコン膜の形成温度は、低融点金属６の融点（インジウムは融点１５６℃、ガリウムの場合は融点２９．７７℃）を大幅に越えないようにすべきであるから、多結晶シリコン膜形成（６００〜６５０℃）は困難である。従って、プラズマＣＶＤにより、アモルファスシリコン膜５をインジウム膜６上に形成する。
【０２６７】
次いで、基板１を水素系雰囲気下で１０００℃以下（特に９００〜９３０℃）に約５分間保持する。これによって、アモルファスシリコン膜５はインジウムの溶融液に溶解する。
【０２６８】
次いで、徐々に冷却することによって、インジウム溶融液に溶解したシリコンは、結晶性サファイア薄膜５０をシード（種）として図４９の（４）に示すようにヘテロエピタキシャル成長し、厚さ例えば０．１μｍ程度の単結晶シリコン層７として析出する。
【０２６９】
この場合、単結晶シリコン層７は上述したと同様に（１００）面が基板上にヘテロエピタキシャル成長したものである。
【０２７０】
こうして、ヘテロエピタキシャル成長によって基板１上に単結晶シリコン層７を析出させた後、上述した第１２の実施の形態と同様に、表面側のインジウムを塩酸などによって溶解除去し、更に単結晶シリコン層７に所定の処理を施す工程を経て表示部及び周辺駆動回路部の各ＴＦＴの作製を行う。
【０２７１】
本実施の形態では、結晶性サファイア薄膜５０上に低融点金属層６を形成し、この上にアモルファスシリコン層５を形成した後、加熱溶融、冷却処理しているが、低融点金属の溶融液からの単結晶シリコンのヘテロエピタキシャル成長は、既述した実施の形態と同様に生じる。
【０２７２】
＜第１４の実施の形態＞
図５０は、本発明の第１４の実施の形態を示すものである。
【０２７３】
本実施の形態は、上述の第１２の実施の形態と同様のアクティブマトリクス反射型ＬＣＤに関するものであるが、上述の第１の実施の形態と比べて、図４３の（１）の工程後に、図５０の（２）に示すように、結晶性サファイア薄膜５０上の全面に、所定量（例えば約１重量％）のシリコンを含有する例えばインジウム膜６Ａをスパッタ法又は真空蒸着法で例えば１０〜２０μｍの厚みに形成する。
【０２７４】
次いで、基板１を水素系雰囲気下で１０００℃以下（特に９００〜９３０℃）に約５分間保持する。これによって、上記のシリコンはインジウムの溶融液に溶解する。
【０２７５】
次いで、徐々に冷却することによって、インジウム溶融液に溶解したシリコンは、結晶性サファイア薄膜５０をシード（種）として図５０の（３）に示すようにヘテロエピタキシャル成長し、厚さ例えば０．１μｍ程度の単結晶シリコン層７として析出する。
【０２７６】
この場合、単結晶シリコン層７は上述したと同様に（１００）面が基板上にヘテロエピタキシャル成長したものである。
【０２７７】
こうして、ヘテロエピタキシャル成長によって基板１上に単結晶シリコン層７を析出させた後、上述した第１２の実施の形態と同様に、表面側のインジウムを塩酸などによって溶解除去し、更に単結晶シリコン層７に所定の処理を施す工程を経て表示部及び周辺駆動回路部の各ＴＦＴの作製を行う。
【０２７８】
本実施の形態では、結晶性サファイア薄膜５０上にシリコンを含有する低融点金属層６Ａを形成した後、加熱溶融、冷却処理しているが、低融点金属の溶融液からの単結晶シリコンのヘテロエピタキシャル成長は、既述した実施の形態と同様に生じる。
【０２７９】
＜第１５の実施の形態＞
図５１〜図５３について、本発明の第１５の実施の形態を説明する。
【０２８０】
本実施の形態は、上述の第１２の実施の形態と比べて、同様のトップゲート型ＭＯＳＴＦＴを表示部及び周辺駆動回路部に有するが、上述の第１２の実施の形態とは異なって、透過型ＬＣＤに関するものである。即ち、図４３の（１）から図４６の（１５）に示す工程までは同様であるが、その工程後に、図５１の（１６）に示すように、絶縁膜２５、３６に表示用ＴＦＴのドレイン部コンタクト用の窓開け１９を行うと同時に、透過率向上のために画素開口部の不要なＳｉＯ₂ 、ＰＳＧ及びＳｉＮ膜を除去する。
【０２８１】
次いで、図５１の（１７）に示すように、全面にスピンコート等で２〜３μｍ厚みの感光性アクリル系透明樹脂の平坦化膜２８Ｂを形成し、汎用フォトリソグラフィにより、表示用ＴＦＴのドレイン側の透明樹脂２８Ｂの窓開けを行い、所定条件で硬化させる。
【０２８２】
次いで、図５１の（１８）に示すように、全面に１３０〜１５０ｎｍ厚のＩＴＯスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、表示用ＴＦＴのドレイン部１９とコンタクトしたＩＴＯ透明電極４１を形成する。そして、熱処理（フォーミングガス中、２００〜２５０℃／１ｈ）により、表示用ＴＦＴのドレインとＩＴＯのコンタクト抵抗の低減化とＩＴＯ透明度の向上を図る。
【０２８３】
そして、図５２に示すように、対向基板３２と組み合わせ、上述の第４の実施の形態と同様にして透過型ＬＣＤを組み立てる。但し、ＴＦＴ基板側にも偏光板を貼り合わせる。この透過型ＬＣＤでは、実線のように透過光が得られるが、一点鎖線のように対向基板３２側からの透過光が得られるようにもできる。
【０２８４】
この透過型ＬＣＤの場合、次のようにしてオンチップカラーフィルタ（ＯＣＣＦ）構造とオンチップブラック（ＯＣＢ）構造を作製することができる。
【０２８５】
即ち、図４３の（１）〜図４６の（１４）までの工程は上記の工程に準じて行うが、その後、図５３の（１５）に示すように、ＰＳＧ／ＳｉＯ₂ の絶縁膜２５のドレイン部も窓開けしてドレイン電極用のアルミニウム埋込み層４１Ａを形成した後、ＳｉＮ／ＰＳＧの絶縁膜３６を形成する。
【０２８６】
次いで、図５３の（１６）に示すように、Ｒ、Ｇ、Ｂの各色を各セグメント毎に顔料分散したフォトレジスト６１を所定厚さ（１〜１．５μｍ）で形成した後、図５３の（１７）に示すように、汎用フォトリソグラフィ技術で所定位置（各画素部）のみを残すパターニングで各カラーフィルタ層６１（Ｒ）、６１（Ｇ）、６１（Ｂ）を形成する（オンチップカラーフィルタ構造）。この際、ドレイン部の窓開けも行う。なお、不透明なセラミック基板は使用できない。
【０２８７】
次いで、図５３の（１７）に示すように、表示用ＴＦＴのドレインに連通するコンタクトホールに、カラーフィルタ層上にかけてブラックマスク層となる遮光層４３を金属のパターニングで形成する。例えば、スパッタ法により、モリブデンを２００〜２５０ｎｍ厚で成膜し、表示用ＴＦＴを覆って遮光する所定の形状にパターニングする（オンチップブラック構造）。
【０２８８】
次いで、図５３の（１８）に示すように、透明樹脂の平坦化膜２８Ｂを形成し、更にこの平坦化膜に設けたスルーホールにＩＴＯ透明電極４１を遮光層４３に接続するように形成する。
【０２８９】
このように、表示アレイ部上に、カラーフィルタ６１やブラックマスク４３を作り込むことにより、液晶表示パネルの開口率を改善し、またバックライトも含めたディスプレイモジュールの低消費電力化が実現する。
【０２９０】
＜第１６の実施の形態＞
図５４〜図６２は、本発明の第１６の実施の形態を示すものである。
【０２９１】
本実施の形態では、周辺駆動回路部は上述した第１２の実施の形態と同様のトップゲート型のｐＭＯＳＴＦＴとｎＭＯＳＴＦＴとからなるＣＭＯＳ駆動回路で構成する。表示部は反射型ではあるが、ＴＦＴを各種ゲート構造のものとして、種々の組み合わせにしている。
【０２９２】
即ち、図５４（Ａ）は、上述した第１２の実施の形態と同様のトップゲート型のｎＭＯＳＬＤＤ−ＴＦＴを表示部に設けているが、図５４（Ｂ）に示す表示部にはボトムゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、図５４（Ｃ）に示す表示部にはデュアルゲート型のｎＭＯＳＬＤＤ−ＴＦＴをそれぞれ設けている。これらのボトムゲート型、デュアルゲート型ＭＯＳＴＦＴのいずれも、後述のように、周辺駆動回路部のトップゲート型ＭＯＳＴＦＴと共通の工程で作製可能であるが、特にデュアルゲート型の場合には上下のゲート部によって駆動能力が向上し、高速スイッチングに適し、また上下のゲート部のいずれかを選択的に用いて場合に応じてトップゲート型又はボトムゲート型として動作させることもできる。
【０２９３】
なお、図５４（Ｂ）のボトムゲート型ＭＯＳＴＦＴにおいて、図中の７１はＭｏ・Ｔａ等のゲート電極であり、７２はＳｉＮ膜及び７３はＳｉＯ₂ 膜であってゲート絶縁膜を形成し、このゲート絶縁膜上にはトップゲート型ＭＯＳＴＦＴと同様の単結晶シリコン層を用いたチャンネル領域等が形成されている。また、図５４（Ｃ）のデュアルゲート型ＭＯＳＴＦＴにおいて、下部ゲート部はボトムゲート型ＭＯＳＴＦＴと同様であるが、上部ゲート部は、ゲート絶縁膜７３をＳｉＯ₂ 膜とＳｉＮ膜で形成し、この上に上部ゲート電極７４を設けている。
【０２９４】
次に、上記のボトムゲート型ＭＯＳＴＦＴの製造方法を図５５〜図５９で、上記のデュアルゲート型ＭＯＳＴＦＴの製造方法を図６０〜図６２でそれぞれ説明する。なお、周辺駆動回路部のトップゲート型ＭＯＳＴＦＴの製造方法は図４３〜図４７において述べたものと同じであるので、ここでは図示を省略している。
【０２９５】
表示部において、ボトムゲート型ＭＯＳＴＦＴを製造するには、まず、図５５の（１）に示すように、基板１上に、モリブデン／タンタル（Ｍｏ・Ｔａ）合金のスパッタ膜７１（５００〜６００ｎｍ厚）を形成する。
【０２９６】
次いで、図５５の（２）に示すように、フォトレジスト７０を所定パターンに形成し、これをマスクにしてＭｏ・Ｔａ膜７１をテーパエッチングし、側端部７１ａが台形状に２０〜４５度でなだらかに傾斜したゲート電極７１を形成する。
【０２９７】
次いで、図５５の（３）に示すように、フォトレジスト７０の除去後に、モリブデン・タンタル合金膜７１を含む基板１上に、プラズマＣＶＤ法等により、ＳｉＮ膜（約１００ｎｍ厚）７２とＳｉＯ₂ 膜（約２００ｎｍ厚）７３とを、この順に積層したゲート絶縁膜を形成する。
【０２９８】
次いで、図５６の（４）に示すように、図４３の（１）と同じ工程において、上述したと同様に絶縁基板１の一主面において、少なくともＴＦＴ形成領域に、結晶性サファイア薄膜（厚さ２０〜２００ｎｍ）５０を形成する。
【０２９９】
次いで、図５６の（５）に示すように、図４３の（２）〜（４）と同じ工程において、上述したと同様に単結晶シリコンをヘテロエピタキシャル成長し、厚さ例えば０．１μｍ程度の単結晶シリコン層７として析出させる。この際、下地のゲート電極７１の側端部７１ａはなだらかな傾斜面となっているので、この面上には、段差４によるヘテロエピタキシャル成長を阻害せず、段切れなしに単結晶シリコン層７が成長することになる。
【０３００】
次いで、図５６の（６）に示すように、図４４の（５）〜（８）の工程を経た後、図４５の（９）と同じ工程において、表示部のｎＭＯＳＴＦＴのゲート部をフォトレジスト１３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレイン領域にリンイオン１４をドーピング（イオン注入）して、Ｎ^- 型層からなるＬＤＤ部１５を自己整合的に形成する。このとき、ボトムゲート電極７１の存在によって表面高低差（又はパターン）を認識し易く、フォトレジスト１３の位置合わせ（マスク合わせ）を行い易く、アライメントずれが生じにくい。
【０３０１】
次いで、図５７の（７）に示すように、図４５の（１０）と同じ工程において、ｎＭＯＳＴＦＴのゲート部及びＬＤＤ部をフォトレジスト１６でカバーし、露出した領域にリン又はひ素イオン１７をドーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ⁺ 型層からなるソース部１８及びドレイン部１９を形成する。
【０３０２】
次いで、図５７の（８）に示すように、図４５の（１１）と同じ工程において、ｎＭＯＳＴＦＴの全部をフォトレジスト２０でカバーし、ボロンイオン２１をドーピング（イオン注入）して周辺駆動回路部のｐＭＯＳＴＦＴのＰ⁺ 層のソース部及びドレイン部を形成する。
【０３０３】
次いで、図５７の（９）に示すように、図４６の（１２）と同じ工程において、能動素子部と受動素子部をアイランド化するため、フォトレジスト２４を設け、単結晶シリコン薄膜層を汎用フォトリソグラフィ及びエッチング技術で選択的に除去する。
【０３０４】
次いで、図５７の（１０）に示すように、図４６の（１３）と同じ工程において、プラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＳｉＯ₂ 膜５３（約３００ｎｍ厚）とリンシリケートガラス（ＰＳＧ）膜５４（約３００ｎｍ厚）をこの順に全面に形成する。なお、ＳｉＯ₂ 膜５３とＰＳＧ膜５４は上述した保護膜２５に相当するものである。そして、この状態で単結晶シリコン膜を上述したと同様に活性化処理する。
【０３０５】
次いで、図５８の（１１）に示すように、図４６の（１４）と同じ工程において、汎用フォトリソグラフィ及びエッチング技術により、ソース部のコンタクト用窓開けを行う。そして、全面に４００〜５００ｎｍ厚のアルミニウム又は１％Ｓｉ入りアルミニウム等のスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、ＴＦＴのソース電極２６を形成すると同時に、データライン及びゲートラインを形成する。その後に、フォーミングガス中、約４００℃／１ｈで、シンター処理する。
【０３０６】
次いで、図５８の（１２）に示すように、図４６の（１５）と同じ工程において、高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＰＳＧ膜（約３００ｎｍ厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜３６を全面に形成し、表示用のＴＦＴのドレイン部のコンタクト用窓開けを行う。
【０３０７】
次いで、図５８の（１３）に示すように、図４７の（１６）と同じ工程において、スピンコート等で２〜３μｍ厚みの感光性樹脂膜２８を形成し、図５８の（１４）に示すように、汎用フォトリソグラフィ及びエッチング技術により、少なくとも画素部に最適な反射特性と視野角特性を得るような凹凸形状パターンを形成し、リフローさせて凹凸粗面２８Ａからなる反射面下部を形成する。同時に表示用ＴＦＴのドレイン部のコンタクト用の樹脂窓開けを行う。
【０３０８】
次いで、図５８の（１４）に示すように、図４７の（１８）と同じ工程において、全面に４００〜５００ｎｍ厚のアルミニウム又は１％Ｓｉ入りアルミニウム等のスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、表示用ＴＦＴのドレイン部１９と接続した凹凸形状のアルミニウム反射部２９を形成する。
【０３０９】
以上のようにして、結晶性サファイア薄膜５０を高温ヘテロエピタキシャル成長のシードとして形成された単結晶シリコン層７を用いた表示部にボトムゲート型のｎＭＯＳＬＤＤ−ＴＦＴ（周辺部ではトップゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴからなるＣＭＯＳ駆動回路）を作り込んだ表示部−周辺駆動回路部一体型のアクティブマトリクス基板３０を作製することができる。
【０３１０】
図５９は、表示部に設ける上記のボトムゲート型ＭＯＳＴＦＴのゲート絶縁膜をＭｏ・Ｔａの陽極酸化法で形成した例を示す。
【０３１１】
即ち、図５５の（２）の工程後に、図５９の（３）に示すようにモリブデン・タンタル合金膜７１を公知の陽極酸化処理することによって、その表面にＴａ₂ Ｏ₅ からなるゲート絶縁膜７４を１００〜２００ｎｍ厚に形成する。
【０３１２】
この後の工程は、図５９の（４）に示すように、図５５の（４）〜図５６の（５）の工程と同様にして結晶性サファイア薄膜５０を形成し、単結晶シリコン膜７をヘテロエピタキシャル成長した後、図５６の（６）〜図５８の（１４）の工程と同様にして図５９の（５）に示すように、アクティブマトリクス基板３０を作製する。
【０３１３】
次に、表示部において、デュアルゲート型ＭＯＳＴＦＴを製造するには、まず、図５５の（１）〜図５５の（５）までの工程は、上述したと同様に行う。
【０３１４】
即ち、図６０の（６）に示すように、絶縁膜７２、７３上に結晶性サファイア薄膜５０を形成し、更に、この結晶性サファイア薄膜５０をシードとして単結晶シリコン層７をヘテロエピタキシャル成長させる。次いで、図４４の（７）と同じ工程において、単結晶シリコン薄膜７上の全面に、プラズマＣＶＤ、触媒ＣＶＤ等によりＳｉＯ₂ 膜（約２００ｎｍ厚）とＳｉＮ膜（約１００ｎｍ厚）をこの順に連続形成して絶縁膜８０（これは上述の絶縁膜８に相当）を形成し、更に、Ｍｏ・Ｔａ合金のスパッタ膜８１（５００〜６００ｎｍ厚）（これは上述のスパッタ膜７１に相当）を形成する。
【０３１５】
次いで、図６０の（７）に示すように、図４４の（８）と同じ工程において、フォトレジストパターン１０を形成し、連続したエッチングによりＭｏ・Ｔａ合金のトップゲート電極８２（これは上述のゲート電極１２に相当）と、ゲート絶縁膜８３（これは上述のゲート絶縁膜１１に相当）を形成し、単結晶シリコン薄膜層７を露出させる。
【０３１６】
次いで、図６０の（８）に示すように、図４５の（９）と同じ工程において、ｎＭＯＳＴＦＴのトップゲート部をフォトレジスト１３でカバーし、露出した表示用のｎＭＯＳＴＦＴのソース／ドレイン領域にリンイオン１４をドーピング（イオン注入）して、Ｎ^- 型層のＬＤＤ部１５を形成する。
【０３１７】
次いで、図６０（９）に示すように、図４５の（１０）と同じ工程において、ｎＭＯＳＴＦＴのゲート部及びＬＤＤ部をフォトレジスト１６でカバーし、露出した領域にリン又はひ素イオン１７をドーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ⁺ 型層からなるソース部１８及びドレイン部１９を形成する。
【０３１８】
次いで、図６１の（１０）に示すように、図４５の（１１）と同じ工程において、ｐＭＯＳＴＦＴのゲート部をフォトレジスト２０でカバーし、露出した領域にボロンイオン２１をドーピング（イオン注入）して周辺駆動回路部のｐＭＯＳＴＦＴのＰ⁺ 層のソース部及びドレイン部を形成する。
【０３１９】
次いで、図６１の（１１）に示すように、図４６の（１２）と同じ工程において、能動素子部と受動素子部をアイランド化するため、フォトレジスト２４を設け、能動素子部と受動素子部以外の単結晶シリコン薄膜層を汎用フォトリソグラフィ及びエッチング技術で選択的に除去する。
【０３２０】
次いで、図６１の（１２）に示すように、図４６の（１３）と同じ工程において、プラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＳｉＯ₂ 膜５３（約２００ｎｍ厚）とリンシリケートガラス（ＰＳＧ）膜５４（約３００ｎｍ厚）を全面に形成する。これらの膜５３、５４は上述の保護膜２５に相当する。そして、単結晶シリコン層７を活性化処理する。
【０３２１】
次いで、図６１の（１３）に示すように、図４６の（１４）と同じ工程において、ソース部のコンタクト用窓開けを行う。そして、全面に４００〜５００ｎｍ厚のアルミニウム又は１％Ｓｉ入りアルミニウム等のスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、ソース電極２６を形成すると同時に、データライン及びゲートラインを形成する。
【０３２２】
次いで、図６２の（１４）に示すように、図４７の（１６）と同じ工程でＰＳＧ膜（約３００ｎｍ厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜３６を全面に形成し、表示用のＴＦＴのドレイン部のコンタクト用窓開けを行う。
【０３２３】
次いで、図６２の（１５）に示すように、全面に、スピンコート等で２〜３μｍ厚みの感光性樹脂膜２８を形成し、図６２の（１６）に示すように、図４７の（１７）、（１８）の工程と同様に、少なくとも画素部に凹凸粗面２８Ａからなる反射面下部を形成し、同時に表示用ＴＦＴのドレイン部のコンタクト用の樹脂窓開けを行い、更に表示用ＴＦＴのドレイン部１９と接続した、最適な反射特性と視野角特性を得るための凹凸形状のアルミニウム等の反射部２９を形成する。
【０３２４】
以上のようにして、結晶性サファイア薄膜５０をヘテロエピタキシャル成長のシードとして形成された単結晶シリコン層７を用い、表示部にデュアルゲート型のｎＭＯＳＬＤＤＴＦＴを、周辺駆動回路部にトップゲート型のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴからなるＣＭＯＳ駆動回路を作り込んだ表示部−周辺駆動回路部一体型のアクティブマトリクス基板３０を作製することができる。
【０３２５】
＜第１７の実施の形態＞
図６３〜図６５は、本発明の第１７の実施の形態を示すものである。
【０３２６】
本実施の形態では、上述した実施の形態とは異なり、トップゲート部のゲート電極をアルミニウム等の比較的耐熱性の低い材料で形成している。
【０３２７】
まず、表示部及び周辺駆動回路部共にトップゲート型ＭＯＳＴＦＴを設ける場合には、上述した第１２の実施の形態における図４３の（１）〜図４４の（６）までの工程は同様に行って、図６３の（６）に示すように、周辺駆動回路部のｐＭＯＳＴＦＴ部にＮ型ウエル７Ａを形成する。
【０３２８】
次いで、図６３の（７）に示すように、周辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示領域のｎＭＯＳＴＦＴのゲート部をフォトレジスト１３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレイン領域にリンイオン１４を例えば２０ｋＶで５×１０¹³ａｔｏｍｓ／ｃｍ² のドーズ量でドーピング（イオン注入）して、Ｎ^- 型層からなるＬＤＤ部１５を自己整合的に形成する。
【０３２９】
次いで、図６４の（８）に示すように、周辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴのゲート及びＬＤＤ部とをフォトレジスト１６でカバーし、露出した領域にリン又はひ素イオン１７を例えば２０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ² のドーズ量でドーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ⁺ 型層からなるソース部１８及びドレイン部１９とＬＤＤ部１５とを形成する。この場合、仮想線のようにレジスト１３を残し、これを覆うようにレジスト１６を設ければ、レジスト１６形成時のマスクの位置合せをレジスト１３を目安にでき、マスク合せが容易となり、アライメントずれも少なくなる。
【０３３０】
次いで、図６４の（９）に示すように、周辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジスト２０でカバーし、露出した領域にボロンイオン２１を例えば１０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ² のドーズ量でドーピング（イオン注入）してｐＭＯＳＴＦＴのＰ⁺ 層のソース部２２及びドレイン部２３を形成する。
【０３３１】
次いで、レジスト２０の除去後に、図６４の（１０）に示すように、単結晶シリコン層７、７Ａを上述したと同様に活性化処理し、更に表面にゲート絶縁膜１２、ゲート電極材料（アルミニウム又は１％Ｓｉ入りアルミニウム等）１１を形成する。ゲート電極材料層１１は真空蒸着法又はスパッタ法で形成可能である。
【０３３２】
次いで、上述したと同様に、各ゲート部をパターニングした後、能動素子部と受動素子部をアイランド化し、更に図６５の（１１）に示すように、ＳｉＯ₂ 膜（約２００ｎｍ厚）及びリンシリケートガラス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に全面に連続形成して保護膜２５を形成する。
【０３３３】
次いで、図６５の（１２）に示すように、汎用フォトリソグラフィ及びエッチング技術により、周辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示用ＴＦＴのソース部のコンタクト用窓開けを行う。
【０３３４】
そして、全面に５００〜６００ｎｍ厚のアルミニウムのスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、周辺駆動回路及び表示部のすべてのＴＦＴのソース電極２６と周辺駆動回路部のドレイン電極２７を形成すると同時に、データライン及びゲートラインを形成する。その後に、フォーミングガス（Ｎ₂ ＋Ｈ₂ ）中、約４００℃／１ｈで、シンター処理する。
【０３３５】
次いで、図４６の（１５）〜図４７の（１８）と同様にして単結晶シリコン層７を用いた表示部及び周辺駆動回路部にそれぞれ、アルミニウム又は１％Ｓｉ入りアルミニウム等をゲート電極とするトップゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、ｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ駆動回路を作り込んだ表示部−周辺駆動回路部一体型のアクティブマトリクス基板３０を作製することができる。
【０３３６】
本実施の形態では、単結晶シリコン層７の活性化処理後にアルミニウム又は１％Ｓｉ入りアルミニウム等のゲート電極１１を形成しているので、その活性化処理時の熱の影響はゲート電極材料の耐熱性とは無関係となるため、トップゲート電極材料として比較的耐熱性が低く、低コストのアルミニウム又は１％Ｓｉ入りアルミニウム等でも使用可能となり、電極材料の選択の幅も広がる。これは、表示部がボトムゲート型ＭＯＳＴＦＴの場合も同様である。
【０３３７】
次に、表示部にデュアルゲート型ＭＯＳＴＦＴ、周辺駆動回路にトップゲート型ＭＯＳＴＦＴを設ける場合には、上述した第８の実施の形態における図３１の（９）〜図３３の（１６）で述べた工程と同様に行って、表示部及び周辺駆動回路部にそれぞれ、アルミニウム等をゲート電極とするデュアルゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、トップゲート型ｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ駆動回路を作り込んだ表示部−周辺駆動回路部一体型のアクティブマトリクス基板３０を作製することができる。
【０３３８】
＜第１８の実施の形態＞
図６６〜図６７は、本発明の第１８の実施の形態を示すものである。
【０３３９】
図６６の例は、上述の第１２の実施の形態において、自己整合型ＬＤＤ構造のＴＦＴ、例えばトップゲート型ＬＤＤ−ＴＦＴを複数個連ねたダブルゲート型ＭＯＳＴＦＴに関するものである。
【０３４０】
図６７の例は、ボトムゲート型ＭＯＳＴＦＴをダブルゲート構造としたもの（Ａ）と、デュアルゲート型ＭＯＳＴＦＴをダブルゲート構造としたもの（Ｂ）である。
【０３４１】
これらのダブルゲート型ＭＯＳＴＦＴも、上述した図３９〜図４０で述べたと同様の利点を有する。
【０３４２】
＜第１９の実施の形態＞
図６８〜図７６は、本発明の第１９の実施の形態を示すものである。
【０３４３】
上述したように、トップゲート型、ボトムゲート型、デュアルゲート型の各ＴＦＴはそれぞれ構造上、機能上の差異又は特長があることから、これらを表示部と周辺駆動回路部において採用する際に、これら各部間でＴＦＴを種々に組み合わせて設けることが有利なことがある。
【０３４４】
例えば、図６８に示すように、表示部にトップゲート型、ボトムゲート型、デュアルゲート型のいずれかのＭＯＳＴＦＴを採用した場合、周辺駆動回路にはトップゲート型ＭＯＳＴＦＴ、ボトムゲート型ＭＯＳＴＦＴ、デュアルゲート型ＭＯＳＴＦＴのうち、少なくともトップゲート型を採用するか、或いはそれらが混在することも可能である。この組み合わせは１２通り（No.1〜No.12)挙げられる。特に、周辺駆動回路のＭＯＳＴＦＴにデュアルゲート構造を用いると、このようなデュアルゲート構造は、上下のゲート部の選択によってトップゲート型にもボトムゲート型にも容易に変更することができ、また、周辺駆動回路の一部に大きな駆動能力のＴＦＴが必要な場合は、デュアルゲート型が必要となる場合もある。例えば、ＬＣＤ以外の電気光学装置として本発明を有機ＥＬやＦＥＤ等に適用する場合は必要であると考えられる。
【０３４５】
図６９及び図７０は表示部のＭＯＳＴＦＴがＬＤＤ構造でないとき、図７１及び図７２は表示部のＭＯＳＴＦＴがＬＤＤ構造であるとき、図７３及び図７４は周辺駆動回路部のＭＯＳＴＦＴがＬＤＤ構造のＴＦＴを含むとき、図７５及び図７６は周辺駆動回路部と表示部の双方がＬＤＤ構造のＭＯＳＴＦＴを含むときのそれぞれにおいて、周辺駆動回路部と表示部の各ＭＯＳＴＦＴの組み合わせをチャンネル導電型別に示した各種の例（No.1〜No.216）を示す。
【０３４６】
このように、図６８に示したゲート構造別の組み合わせは、具体的には図６９〜図７６に示したようになる。これは、周辺駆動回路部がトップゲート型と他のゲート型との混在したＭＯＳＴＦＴからなっている場合も、同様の組み合わせが可能である。なお、図６８〜図７６に示したＴＦＴの各種組合せは、ＴＦＴのチャンネル領域などを単結晶シリコンで形成する場合に限らず、多結晶シリコンやアモルファスシリコン（但し、表示部のみ）で形成する場合も同様に適用可能である。
【０３４７】
＜第２０の実施の形態＞
図７７〜図７８は、本発明の第２０の実施の形態を示すものである。
【０３４８】
本実施の形態では、アクティブマトリクス駆動ＬＣＤにおいて、周辺駆動回路部は、駆動能力の向上の点から、本発明に基づいて上述の単結晶シリコン層を用いたＴＦＴを設ける。但し、これはトップゲート型に限らず、他のゲート型が混在してよいし、チャンネル導電型も種々であってもよく、また単結晶シリコン層以外の多結晶シリコン層を用いたＭＯＳＴＦＴが含まれていてもよい。これに対し、表示部のＭＯＳＴＦＴは、単結晶シリコン層を用いるのが望ましいが、これに限らず、多結晶シリコンやアモルファスシリコン層を用いたものであってよく、或いは３種のシリコン層の少なくとも２種が混在したものであってもよい。但し、表示部をｎＭＯＳＴＦＴで形成するときは、アモルファスシリコン層を用いても実用的なスイッチング速度は得られるが、単結晶シリコン又は多結晶シリコン層の方がＴＦＴ面積を小さくでき、画素欠陥の減少の面でもアモルファスシリコンよりは有利である。なお、既述したヘテロエピタキシャル成長時に単結晶シリコンだけでなく、多結晶シリコンも同時に生じ、いわゆるＣＧＳ（Continuous grain silicon）構造も含まれることもあるが、これも能動素子と受動素子の形成に利用できる。
【０３４９】
図７７には、各部間でのＭＯＳＴＦＴの各種組み合わせ例（Ａ）、（Ｂ）、（Ｃ）を示し、図７８にはその具体例を例示した。単結晶シリコンを用いると、電流駆動能力が向上するため、素子を小さくでき、大画面化が可能となり、表示部では開口率が向上する。
【０３５０】
なお、周辺駆動回路部では、上記のＭＯＳＴＦＴだけでなく、ダイオード、キャパシタンス、抵抗、インダクタンス等を集積した電子回路が絶縁基板（ガラス基板等）に一体形成されてよいことは勿論である。
【０３５１】
＜第２１の実施の形態＞
図７９は、本発明の第２１の実施の形態例を示すものである。
【０３５２】
本実施の形態は、上述した各実施の形態がアクティブマトリクス駆動の例についてのものであるのに対し、本発明をパッシブマトリクス駆動に適用したものである。
【０３５３】
即ち、表示部は、上述したＭＯＳＴＦＴの如きスイッチング素子を設けず、対向する基板に形成した一対の電極間に印加する電圧による電位差でのみ表示部の入射光又は反射光が調光される。こうした調光素子には、反射型、透過型のＬＣＤをはじめ、有機又は無機ＥＬ（エレクトロルミネセンス表示素子）、ＦＥＤ（電界放出型表示素子）、ＬＥＰＤ（発光ポリマー表示素子）、ＬＥＤ（発光ダイオード表示素子）なども含まれる。
【０３５４】
＜第２２の実施の形態＞
図８０は、本発明の第２２の実施の形態を示すものである。
【０３５５】
本実施の形態は、本発明をＬＣＤ以外の電気光学装置である有機又は無機ＥＬ（エレクトロルミネセンス）素子やＦＥＤ（電界放出型表示素子）、ＬＥＰＤ（発光ポリマー表示素子）、ＬＥＤ（発光ダイオード表示素子）などに適用したものである。
【０３５６】
即ち、図８０（Ａ）には、アクティブマトリクス駆動のＥＬ素子を示し、例えばアモルファス有機化合物を用いた有機ＥＬ層（又はＺｎＳ：Ｍｎを用いた無機ＥＬ層）９０を基板１上に設け、その下部に既述した透明電極（ＩＴＯ）４１を形成し、上部に陰極９１を形成し、これら両極間の電圧印加によって所定色の発光がフィルタ６１を通して得られる。
【０３５７】
この際、アクティブマトリクス駆動により透明電極４１へデータ電圧を印加するために、基板１上の結晶性サファイア膜５０（更には段差４）をシードとしてヘテロエピタキシャル成長させた単結晶シリコン層を用いた本発明による単結晶シリコンＭＯＳＴＦＴ（即ち、ｎＭＯＳＬＤＤ−ＴＦＴ）が基板１上に作り込まれている。同様のＴＦＴは周辺駆動回路にも設けられる。このＥＬ素子は、単結晶シリコン層を用いたＭＯＳＬＤＤ−ＴＦＴで駆動しているので、スイッチング速度が早く、またリーク電流も少ない。なお、上記のフィルタ６１は、ＥＬ層９０が特定色を発光するものであれば、省略可能である。
【０３５８】
なお、ＥＬ素子の場合、駆動電圧が高いため、周辺駆動回路部には、上記のＭＯＳＴＦＴ以外に、高耐圧のドライバ素子（高耐圧ｃＭＯＳＴＦＴとバイポーラ素子など）を設けるのが有利である。
【０３５９】
図８０（Ｂ）は、パッシブマトリクス駆動のＦＥＤを示すが、対向するガラス基板１−３２間の真空部において、両電極９２−９３間の印加電圧によって冷陰極９４から放出された電子をゲートライン９５の選択によって対向する螢光体層９６へ入射させ、所定色の発光を得るものである。
【０３６０】
ここで、エミッタライン９２は、周辺駆動回路へ導かれ、データ電圧で駆動されるが、その周辺駆動回路には、本発明に基づいて単結晶シリコン層を用いたＭＯＳＴＦＴが設けられ、エミッタライン９２の高速駆動に寄与している。なお、このＦＥＤは、各画素に上記のＭＯＳＴＦＴを接続することにより、アクティブマトリクス駆動させることも可能である。
【０３６１】
なお、図８０（Ａ）の素子において、ＥＬ層９０の代わりに公知の発光ポリマーを用いれば、パッシブマトリクス又はアクティブマトリクス駆動の発光ポリマー表示装置（ＬＥＰＤ）として構成することができる。その他、図８０（Ｂ）の素子において、ダイアモンド薄膜をカソード側に用いたＦＥＤと類似のデバイスも構成できる。また、発光ダイオードにおいて、発光部に本発明によりエピタキシャル成長させた単結晶シリコンのＭＯＳＴＦＴにより、例えばガリウム系（ガリウム・アルミニウム・ひ素など）の膜からなる発光部を駆動できる。或いは、本発明のエピタキシャル成長法で発光部の膜を単結晶成長させることも考えられる。
【０３６２】
以上に述べた本発明の実施の形態は、本発明の技術的思想に基いて種々変形が可能である。
【０３６３】
例えば、上述した多結晶シリコン膜５の成膜時に、溶解度が大きい３族又は５族元素を、例えばボロン、リン、アンチモン、ひ素、アルミニウム、ガリウム、インジウム、ビスマスなどを多結晶シリコン又はアモルファスシリコン膜５に適量ドープしておけば、成長するシリコンエピタキシャル成長層７のＰ型又はＮ型のチャンネル導電型や、そのキャリア濃度を任意に制御することができる。
【０３６４】
また、上述した第５の実施の形態（インジウム・ガリウム又は金属ガリウムを使用）に、上述した第２又は第３の実施の形態の手法を適用してよい。また、ガラス基板からのイオンの拡散防止のために基板表面にＳｉＮ膜（例えば５０〜２００ｎｍ厚）、更には必要に応じてＳｉＯ₂ 膜（例えば１００ｎｍ厚）を設けてよく、またこれらの膜に既述した如き段差４を形成してもよい。上述した段差はＲＩＥ以外にもイオンミリング法などによっても形成可能である。また、上述したように、段差４を基板１に形成する以外にも、結晶性サファイア膜又はサファイア基板自体の厚み内に段差４を形成してもよいことは勿論である。
【０３６５】
また、上述したサファイア（Ａｌ₂ Ｏ₃ ）に代えて、単結晶シリコンと格子整合の良好なスピネル構造体（例えばマグネシアスピネル）（ＭｇＯ・Ａｌ₂ Ｏ₃ ）や、ＣａＦ₂ 、ＳｒＦ₂ 、ＢａＦ₂ 、ＢＰ、（Ｙ₂ Ｏ₃ ）_m 、（ＺｒＯ₂ ）_{1 -m}等が使用可能である。
【０３６６】
また、本発明は周辺駆動回路のＴＦＴに好適なものであるが、それ以外にもダイオードなどの素子の能動領域や、抵抗、キャパシタンス、インダクタンスなどの受動領域を本発明による単結晶シリコン層で形成することも可能である。
【０３６７】
【発明の作用効果】
本発明によれば、特に単結晶シリコンと格子整合の良い上記物質層（例えば結晶性サファイア膜）及び上記段差をシードにして、多結晶シリコン又はアモルファスシリコン又はシリコンなどの半導体材料を溶解した低融点金属層から、ヘテロエピタキシャル成長で単結晶シリコン薄膜などの単結晶半導体薄膜を形成し、このエピタキシャル成長層をアクティブマトリクス基板などの駆動基板の周辺駆動回路のトップゲート型ＭＯＳＴＦＴや表示部−周辺駆動回路一体型のＬＣＤなどの電気光学装置の周辺駆動回路のトップゲート型ＭＯＳＴＦＴなどの能動素子や、抵抗、インダクタンス、キャパシタンス等の受動素子のうちの少なくとも能動素子に用いているので、次の（Ａ）〜（Ｇ）に示す顕著な作用効果を得ることができる。
【０３６８】
（Ａ）単結晶シリコンと格子整合の良い物質層（例えば結晶性サファイア膜）を基板上に形成し、その物質層及び上記段差をシードとしてヘテロエピタキシャル成長させることにより、５４０ｃｍ²／ｖ・ｓｅｃ以上の高い電子移動度の単結晶シリコン薄膜の如き単結晶半導体層が得られるので、高性能ドライバ内蔵の表示用薄膜半導体装置などの電気光学装置の製造が可能となる。
【０３６９】
（Ｂ）特にこの単結晶シリコン薄膜による単結晶シリコントップゲート型ＴＦＴは、高いスイッチング特性を有し、ＬＤＤ構造を有するｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳＴＦＴの表示部と、高い駆動能力のｃＭＯＳ、又はｎＭＯＳ又はｐＭＯＳＴＦＴ又はこれらの混在からなる周辺駆動回路とを一体化した構成が可能となり、高画質、高精細、狭額縁、高効率、大画面の表示パネルが実現する。
【０３７０】
（Ｃ）そして、上記した物質層及び段差をヘテロエピタキシャル成長のシードとして用い、かつこの物質層上に上記した多結晶又はアモルファスシリコン層などをプラズマ又は減圧ＣＶＤ（化学的気相成長：基板温度１００〜４００℃）などの方法で形成でき、上記した低融点金属層は真空蒸着法又はスパッタ法などの方法で形成でき、更に、上記したシリコンエピタキシャル成長時の加熱処理温度は９３０℃以下が可能であるから、絶縁基板上に比較的低温（例えば４００〜４５０℃）でシリコン単結晶膜を均一に形成することができる。
【０３７１】
（Ｄ）固相成長法の場合のような中温で長時間（約６００℃、十数時間）のアニールや、エキシマレーザーアニールが不要となるから、生産性が高く、高価な製造設備が不要でコストダウンが可能となる。
【０３７２】
（Ｅ）このヘテロエピタキシャル成長では、結晶性サファイア膜等の物質層の結晶性、多結晶又はアモルファスシリコンと低融点金属との組成比、基板の加熱温度、冷却速度等の調整により広範囲のＰ型不純物濃度と高移動度の単結晶シリコン薄膜が容易に得られるので、Ｖｔｈ（しきい値）調整が容易であり、低抵抗化による高速動作が可能である。
【０３７３】
（Ｆ）また、多結晶又はアモルファスシリコン又はシリコン含有低融点金属層の成膜時に、３族又は５族の不純物元素（ボロン、リン、アンチモン、ひ素、ビスマス、アルミニウムなど）を別途適量ドープしておけば、ヘテロエピタキシャル成長による単結晶シリコン薄膜の不純物種及び／又はその濃度、即ちＰ型／Ｎ型等の導電型及び／又はキャリア濃度を任意に制御することができる。
【０３７４】
（Ｇ）結晶性サファイア薄膜などの上記物質層は、様々な原子の拡散バリアになるため、ガラス基板からの不純物の拡散を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるＬＣＤ（液晶表示装置）の製造プロセスを工程順に示す断面図である。
【図２】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図３】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図４】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図５】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図６】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図７】同、ＬＣＤの要部断面図である。
【図８】非晶質基板上のシリコン結晶成長の状況を説明するための概略斜視図である。
【図９】グラフォエピタキシャル成長技術における各種段差形状とシリコン成長結晶方位を示す概略断面図である。
【図１０】Ｓｉ−Ｉｎ状態図（Ａ）及びＳｉ−Ｇａ状態図（Ｂ）である。
【図１１】本発明の第１の実施の形態によるＬＣＤの全体の概略レイアウトを示す斜視図である。
【図１２】同、ＬＣＤの等価回路図である。
【図１３】同、ＬＣＤの概略構成図である。
【図１４】本発明の第２の実施の形態によるＬＣＤの製造プロセスを工程順に示す断面図である。
【図１５】本発明の第３の実施の形態によるＬＣＤの製造プロセスを工程順に示す断面図である。
【図１６】本発明の第４の実施の形態によるＬＣＤの製造プロセスを工程順に示す断面図である。
【図１７】同、ＬＣＤの要部断面図である。
【図１８】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図１９】本発明の第７の実施の形態によるＬＣＤの要部断面図である。
【図２０】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図２１】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図２２】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図２３】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図２４】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図２５】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図２６】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図２７】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図２８】本発明の第８の実施の形態によるＬＣＤの製造プロセスを工程順に示す断面図である。
【図２９】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図３０】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図３１】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図３２】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図３３】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図３４】同、ＬＣＤの製造時の要部断面図である。
【図３５】同、ＬＣＤの製造時の要部断面図である。
【図３６】本発明の第９の実施の形態によるＬＣＤの各種ＴＦＴを示す平面図又は断面図である。
【図３７】同、ＬＣＤの製造時の各種ＴＦＴを示す断面図である。
【図３８】同、ＬＣＤの要部断面図である。
【図３９】本発明の第１０の実施の形態によるＬＣＤの要部断面図又は平面図である。
【図４０】同、ＬＣＤの各種ＴＦＴの要部断面図である。
【図４１】同、ＬＣＤのＴＦＴの等価回路図である。
【図４２】本発明の第１１の実施の形態によるＬＣＤのＴＦＴの要部断面図である。
【図４３】本発明の第１２の実施の形態によるＬＣＤの製造プロセスを工程順に示す断面図である。
【図４４】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図４５】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図４６】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図４７】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図４８】同、ＬＣＤの要部断面図である。
【図４９】本発明の第１３の実施の形態によるＬＣＤの製造プロセスを工程順に示す断面図である。
【図５０】本発明の第１４の実施の形態によるＬＣＤの製造プロセスを工程順に示す断面図である。
【図５１】本発明の第１５の実施の形態によるＬＣＤの製造プロセスを工程順に示す断面図である。
【図５２】同、ＬＣＤの要部断面図である。
【図５３】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図５４】本発明の第１６の実施の形態によるＬＣＤの要部断面図である。
【図５５】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図５６】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図５７】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図５８】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図５９】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図６０】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図６１】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図６２】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図６３】本発明の第１７の実施の形態によるＬＣＤの製造プロセスを工程順に示す断面図である。
【図６４】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図６５】同、ＬＣＤの製造プロセスを工程順に示す断面図である。
【図６６】本発明の第１８の実施の形態によるＬＣＤの要部断面図又は平面図である。
【図６７】同、ＬＣＤの各種ＴＦＴの要部断面図である。
【図６８】本発明の第１９の実施の形態によるＬＣＤの各部ＴＦＴの組み合せを示す図である。
【図６９】同、ＬＣＤの各部ＴＦＴの組み合せを示す図である。
【図７０】同、ＬＣＤの各部ＴＦＴの組み合せを示す図である。
【図７１】同、ＬＣＤの各部ＴＦＴの組み合せを示す図である。
【図７２】同、ＬＣＤの各部ＴＦＴの組み合せを示す図である。
【図７３】同、ＬＣＤの各部ＴＦＴの組み合せを示す図である。
【図７４】同、ＬＣＤの各部ＴＦＴの組み合せを示す図である。
【図７５】同、ＬＣＤの各部ＴＦＴの組み合せを示す図である。
【図７６】同、ＬＣＤの各部ＴＦＴの組み合せを示す図である。
【図７７】本発明の第２０の実施の形態によるＬＣＤの概略レイアウト図である。
【図７８】同、ＬＣＤの各部ＴＦＴの組み合わせを示す図である。
【図７９】本発明の第２１の実施例によるデバイスの概略レイアウト図である。
【図８０】本発明の第２２の実施の形態によるＥＬ及びＦＥＤの要部断面図である。
【符号の説明】
１…ガラス（又は石英）基板、４…段差、７…単結晶シリコン層、
９…Ｍｏ・Ｔａ層、１１…ゲート電極、１２…ゲート酸化膜、
１４、１７…Ｎ型不純物イオン、１５…ＬＤＤ部、
１８、１９…Ｎ⁺ 型ソース又はドレイン領域、２１…Ｐ型不純物イオン、
２２、２３…Ｐ⁺ 型ソース又はドレイン領域、２５、３６…絶縁膜、
２６、２７、３１、４１…電極、２８…平坦化膜、２８Ａ…粗面（凹凸）、
２９…反射膜（又は電極）、３０…ＬＣＤ（ＴＦＴ）基板、
３３、３４…配向膜、３５…液晶、３７、４６…カラーフィルタ層、
４３…ブラックマスク層、５０…結晶性サファイア薄膜

Claims (6)

1. 画素電極が配された表示部と、この表示部の周辺に配された周辺駆動回路部とを第１の基板上に有し、この第１の基板と第２の基板との間に所定の光学材料を介在させてなる電気光学装置の製造方法において、
   前記第１の基板の一方の面上に段差を形成する上程と、
   前記第１の基板の前記一方の面上に、サファイア、スピネル構造体、フッ化カルシウ ム、フッ化ストロンチウム、フッ化バリウム、リン化ボロン、酸化イットリウム及び酸 化ジルコニウムからなる群より選ばれた物質からなる物質層を形成する工程と、
   この物質層を含む前記第１の基板上に多結晶又はアモルファスシリコン層の如き半導 体層を所定厚さに形成する工程と、
   前記物質層を含む前記第１の基板上であって前記半導体層上又は下に低融点金属層を 形成するか、或いは、前記物質層を含む前記第１の基板上にシリコンの如き半導体材料 を含有する低融点金属層を形成する工程と、
   加熱処理によって前記半導体層又は前記半導体材料を前記低融点金属層に溶解させる 工程と、
   次いで冷却処理によって前記半導体層の半導体材料又は前記低融点金属層の半導体材 料を前記物質層及び前記段差をシードとしてヘテロ及びグラフォエピタキシャル成長さ せ、単結晶シリコン層の如き単結晶半導体層を析出させる工程と、
   この単結晶半導体層に所定の処理を施して、前記段差による凹部内に存在する前記単 結晶半導体層をチャンネル領域とし、この両側に前記凹部外へ延設された前記単結晶半 導体層をソース領域及びドレイン領域とする電界効果トランジスタの構成層を形成する 工程と
   を有することを特徴とする、電気光学装置の製造方法。
2. 前記第１の基板上に前記段差を形成し、この段差を含む前記第１の基板上に前記物質層を形成し、この物質層上に前記単結晶シリコン層を形成する、請求項１に記載した電気光学装置の製造方法。
3. 断面において底面に対し側面が直角状若しくは下端側へ傾斜状となるような前記凹部として前記段差を形成し、この段差を前記物質層と共に前記単結晶シリコン層のエピタキシャル成長時のシードとする、請求項２に記載した電気光学装置の製造方法。
4. 前記物質層に前記段差を形成し、この段差を含む前記物質層上に前記単結晶シリコン層を形成する、請求項１に記載した電気光学装置の製造方法。
5. 断面において底面に対し側面が直角状若しくは下端側へ傾斜状となるような前記凹部として前記段差を形成し、この段差を前記物質層と共に前記単結晶シリコン層のエピタキシャル成長時のシードとする、請求項４に記載した電気光学装置の製造方法。
6. 画素電極が配された表示部と、この表示部の周辺に配された周辺駆動回路部とを基板上に有する、電気光学装置用の駆動基板の製造方法において、
   前記基板の一方の面上に段差を形成する工程と、
   前記基板の前記一方の面上に、サファイア、スピネル構造体、フッ化カルシウム、フ ッ化ストロンチウム、フッ化バリウム、リン化ボロン、酸化イットリウム及び酸化ジル コニウムからなる群より選ばれた物質からなる物質層を形成する工程と、
   この物質層を含む前記基板上に多結晶又はアモルファスシリコン層の如き半導体層を 所定厚さに形成する工程と、
   前記物質層を含む前記基板上であって前記半導体層上又は下に低融点金属層を形成す るか、或いは、前記物質層を含む前記基板上にシリコンの如き半導体材料を含有する低 融点金属層を形成する工程と、
   加熱処理によって前記半導体層又は前記半導体材料を前記低融点金属層に溶解させる 工程と、
   次いで、冷却処理によって前記半導体層の半導体材料又は前記低融点金属層の半導体 材料を前記物質層及び前記段差をシードとしてヘテロ及びグラフォエピタキシャル成長 させ、単結晶シリコン層の如き単結晶半導体層を析出させる工程と、
   この単結晶半導体層に所定の処理を施して、前記段差による凹部内に存在する前記単 結晶半導体層をチャンネル領域とし、この両側に前記凹部外へ延設された前記単結晶半 導体層をソース領域及びドレイン領域とする電界効果トランジスタの構成層を形成する 工程と
   を有することを特徴とする、電気光学装置用の駆動基板の製造方法。

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