JP2000068514A

JP2000068514A - 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法

Info

Publication number: JP2000068514A
Application number: JP23185598A
Authority: JP
Inventors: Hideo Yamanaka; 英雄山中; Hisayoshi Yamoto; 久良矢元; Yuichi Sato; 勇一佐藤; Hajime Yagi; 肇矢木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-08-18
Filing date: 1998-08-18
Publication date: 2000-03-03

Abstract

(57)【要約】【課題】高い電子／正孔移動度の単結晶シリコン薄膜
を比較的低温でかつ均一に成膜して、高性能ドライバ内
蔵のアクティブマトリクス基板と、これを用いた表示用
薄膜半導体装置等の電気光学装置の製造を可能とし、高
いスイッチング特性と低リーク電流を有するＬＤＤ構造
を有するｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳＴＦＴの表
示部と、高い駆動能力のｃＭＯＳ又はｎ又はｐＭＯＳＴ
ＦＴ又はこれらの混在からなる周辺回路とを一体化した
構成を可能とし、高画質、高精細、狭額縁、高効率、大
画面化の表示パネルを実現することができ、しかも歪点
が比較的低い大型のガラス基板であっても使用でき、生
産性が高く、高価な製造設備が不要であってコストダウ
ンが可能となり、更に、しきい値調整が容易であって低
抵抗化による高速動作を可能にすること。【解決手段】基板１に形成した段差４をシードにして
触媒ＣＶＤ法等により単結晶シリコンをグラフォエピタ
キシャル成長させ、得られる単結晶シリコン層７を表示
部−周辺駆動回路一体型のＬＣＤなどの電気光学装置の
トップゲート型ＭＯＳＴＦＴに用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気光学装置の製
造方法及び電気光学装置用の駆動基板の製造方法に関
し、特に絶縁基板上にグラフォエピタキシャル成長させ
た単結晶シリコン層を能動領域に用いるトップゲート型
の薄膜絶縁ゲート型電界効果トランジスタ（以降、トッ
プゲート型ＭＯＳＴＦＴと呼ぶ。尚、トップゲート型に
はスタガー型とコプラナー型が含まれる。）と受動領域
を有する液晶表示装置などに好適な方法に関するもので
ある。

【０００２】

【従来の技術】アクティブマトリクス型の液晶表示装置
として、アモルファスシリコンをＴＦＴに用いた表示部
と外付け駆動回路用ＩＣとを有するものや、固相成長法
による多結晶シリコンをＴＦＴに用いた表示部と駆動回
路との一体型（特開平６−２４２４３３号公報）、エキ
シマレーザーアニールを行った多結晶シリコンをＴＦＴ
に用いた表示部と駆動回路との一体型（特開平７−１３
１０３０号公報）などが知られている。

【０００３】

【発明が解決しようとする課題】しかし、上記した従来
のアモルファスシリコンＴＦＴは、生産性は良いが、電
子移動度は０．５〜１．０ｃｍ²／ｖ・ｓｅｃ前後と低
いために、ｐチャンネルのＭＯＳＴＦＴ（以降、ｐＭＯ
ＳＴＦＴと呼ぶ。）を作ることができない。従って、ｐ
ＭＯＳＴＦＴを用いた周辺駆動部を表示部と同じガラス
基板上に形成できないため、ドライバＩＣは外付けとな
り、ＴＡＢ方式等により実装されるので、コストダウン
が難しい。また、このために、高精細化には限界があ
る。更に、電子移動度は０．５〜１．０ｃｍ²／ｖ・ｓ
ｅｃ前後と低いので、十分なオン電流がとれず、表示部
に用いた場合、トランジスタサイズが必然的に大きくな
り、画素の高開口率に不利である。

【０００４】また、上記した従来の多結晶シリコンＴＦ
Ｔの電子移動度は７０〜１００ｃｍ²／ｖ・ｓｅｃで高
精細化にも対応できるので、最近は駆動回路一体型の多
結晶シリコンＴＦＴを用いたＬＣＤ（液晶表示装置）が
注目されている。しかし、１５インチ以上の大型ＬＣＤ
の場合は、多結晶シリコンの電子移動度は７０〜１００
ｃｍ²／ｖ・ｓｅｃであるため、駆動能力が不足し、結
局、外付けの駆動回路用ＩＣが必要となっている。

【０００５】また、固相成長法により成膜された多結晶
シリコンを用いるＴＦＴでは、６００℃以上で十数時間
のアニールと、約１０００℃の熱酸化によるゲートＳｉ
Ｏ₂の形成が必要なために、半導体製造装置を採用せざ
るを得ない。そのために、ウエーハサイズ８〜１２イン
チφが限界であり、高耐熱性で高価な石英ガラスの採用
が余儀なくされ、コストダウンが難しい。従って、ＥＶ
Ｆやデータ／ＡＶプロジェクタ用途に限定されている。

【０００６】更に、上記した従来のエキシマレーザーア
ニールによる多結晶シリコンＴＦＴでは、エキシマレー
ザー出力の安定性、生産性、大型化による装置価格の上
昇、歩留／品質低下等の問題が山積している。

【０００７】特に、１ｍ角等の大型ガラス基板になる
と、前記の問題が拡大し、ますます性能／品質向上とコ
ストダウンが難しくなる。

【０００８】本発明の目的は、特に周辺駆動回路部にお
いて、高い電子／正孔移動度の単結晶シリコン薄膜を比
較的低温でかつ均一に成膜して、高性能ドライバ内蔵の
アクティブマトリクス基板と、これを用いた表示用薄膜
半導体装置等の電気光学装置の製造を可能とし、高いス
イッチング特性と低リーク電流を有するＬＤＤ構造（Li
ghtly doped drain 構造) のｎチャンネルのＭＯＳＴＦ
Ｔ（以降、ｎＭＯＳＴＦＴと呼ぶ。）又はｐＭＯＳＴＦ
Ｔ又は高い駆動能力の相補型薄膜絶縁ゲート電界効果ト
ランジスタ（以降、ｃＭＯＳＴＦＴと呼ぶ。）の表示部
と、このｃＭＯＳＴＦＴ又はｎＭＯＳＴＦＴ又はｐＭＯ
ＳＴＦＴ、或いはこれらの混在からなる周辺駆動回路と
を一体化した構成を可能とし、高画質、高精細、狭額
縁、高効率、大画面の表示パネルを実現することがで
き、しかも歪点が比較的低い大型のガラス基板であって
も使用でき、生産性が高く、高価な製造設備が不要であ
ってコストダウンが可能となり、更に、しきい値調整が
容易であって低抵抗化による高速動作と大画面化を可能
にすることにある。

【０００９】

【課題を解決するための手段】即ち、本発明は、画素電
極（例えばマトリクス状に配列された複数の画素電極：
以下、同様）が配された表示部と、この表示部の周辺に
配された周辺駆動回路部とを第１の基板（即ち、駆動用
の基板：以下、同様）上に有し、この第１の基板と第２
の基板（即ち、対向基板：以下、同様）との間に液晶な
どの所定の光学材料を介在させてなる電気光学装置の製
造方法、及びこの電気光学装置用の駆動基板の製造方法
において、前記第１の基板の一方の面上に段差を形成す
る工程と、触媒ＣＶＤ（化学的気相成長）法又は高密度
プラズマＣＶＤ法等により前記段差をシードとして単結
晶シリコン層の如き単結晶半導体層をグラフォエピタキ
シャル成長させる工程と、この単結晶半導体層に所定の
処理を施して能動素子及び受動素子のうちの少なくとも
能動素子を形成する工程（例えば前記単結晶シリコン層
の析出後に、この単結晶シリコン層に所定の処理を施し
てチャンネル領域、ソース領域及びドレイン領域を形成
する工程と、前記チャネル領域の上部にゲート絶縁膜及
びゲート電極からなるゲート部、更にはソース及びドレ
イン電極を形成して、前記周辺駆動回路部の少なくとも
一部を構成するトップゲート型の第１の薄膜トランジス
タ（特にＭＯＳＦＥＴ：以下、同様）を能動素子として
形成する工程とを行う工程、又は、抵抗、キャパシタン
ス、インダクタンス等の受動素子を形成する工程）とを
有することを特徴とする、電気光学装置、及びその駆動
基板の製造方法に係るものである。なお、本発明におい
て、上記単結晶半導体層は単結晶シリコン層は勿論、単
結晶化合物半導体層も含む概念である（以下、同様）。
また、上記能動素子は薄膜トランジスタやその他のダイ
オード等の素子を含む概念である（以下、同様）。その
代表例としての薄膜トランジスタとは、電界効果トラン
ジスタ（ＦＥＴ）（これにはＭＯＳ型と接合型がある
が、いずれでもよい。）とバイポーラトランジスタとが
あるが、本発明はいずれのトランジスタにも適用できる
（以下、同様）。また、上記受動素子は抵抗、インダク
タンス、キャパシタンス等を含む概念であり、例えばシ
リコンナイトライド（以後ＳｉＮと呼ぶ。）等の高誘電
体膜を前記単結晶シリコン層（電極）で挟み込んで形成
したキャパシタンスがある（以下、同様）。

【００１０】本発明によれば、基板に形成した上記段差
をシードにして触媒ＣＶＤ法、高密度プラズマＣＶＤ法
等によるグラフォエピタキシャル成長で単結晶シリコン
薄膜などの単結晶半導体薄膜を形成し、これをアクティ
ブマトリクス基板などの駆動基板の周辺駆動回路のトッ
プゲート型ＭＯＳＴＦＴや表示部−周辺駆動回路一体型
のＬＣＤなどの電気光学装置の周辺駆動回路のトップゲ
ート型ＭＯＳＴＦＴなどの能動素子や、抵抗、インダク
タンス、キャパシタンス等の受動素子のうちの少なくと
も能動素子に用いているので、次の（Ａ）〜（Ｆ）に示
す顕著な作用効果を得ることができる。

【００１１】（Ａ）所定形状／寸法の段差を基板上に形
成し、その段差の底辺の角（底角）をシードとしてグラ
フォエピタキシャル成長させることにより、５４０ｃｍ
²／ｖ・ｓｅｃ以上の高い電子移動度の単結晶シリコン
薄膜の如き単結晶半導体層が得られるので、高性能ドラ
イバ内蔵の表示用薄膜半導体装置などの電気光学装置の
製造が可能となる。この場合、断面において底面に対し
側面が直角状若しくは下端側へ望ましくは９０°以下の
底角をなすように傾斜状となるような凹部として前記段
差が形成されるのがよい。

【００１２】（Ｂ）特にこの単結晶シリコン薄膜は、従
来のアモルファスシリコン薄膜や多結晶シリコン薄膜に
比べて、単結晶シリコン基板並の高い電子及び正孔移動
度を示すので、これによる単結晶シリコントップゲート
型ＭＯＳＴＦＴは、高いスイッチング特性〔望ましくは
更に、電界強度を緩和して低リーク電流化するＬＤＤ(L
ightly doped drain) 構造〕を有するｎＭＯＳ又はｐＭ
ＯＳＴＦＴ又はｃＭＯＳＴＦＴからなる表示部と、高い
駆動能力のｃＭＯＳ、又はｎＭＯＳ、ｐＭＯＳＴＦＴ又
はこれらの混在からなる周辺駆動回路部とを一体化した
構成が可能となり、高画質、高精細、狭額縁、高効率、
大画面の表示パネルが実現する。特に、多結晶シリコン
ではＬＣＤ用ＴＦＴとして、高い正孔移動度のｐＭＯＳ
ＴＦＴは形成し難いが、本発明による単結晶シリコン薄
膜は正孔でも十分に高い移動度を示すため、電子と正孔
をそれぞれ単独でも、或いは双方を組み合せて駆動する
周辺駆動回路を作製でき、これをｎＭＯＳ又はｐＭＯＳ
又はｃＭＯＳのＬＤＤ構造の表示部用ＴＦＴと一体化し
たパネルを実現できる。また、小型〜中型パネルの場合
には、周辺の一対の垂直駆動回路の一方を省略できる可
能性がある。

【００１３】（Ｃ）そして、上記した段差をグラフォエ
ピタキシャル成長のシードとして用い、かつこの段差上
に触媒ＣＶＤ法（触媒を用いた化学的気相成長：基板温
度２００〜８００℃、特に２００〜６００℃）等の低温
成膜技術で単結晶シリコン層などの単結晶半導体層を形
成できるから、基板上に低温でシリコン単結晶膜などを
均一に形成することができる。従って、歪点の比較的低
いガラス基板や耐熱性有機基板などの入手し易く、低コ
ストで物性も良好な基板を用いることができ、また基板
の大型化も可能となる。

【００１４】（Ｄ）固相成長法の場合のような中温で長
時間（約６００℃、十数時間）のアニールや、エキシマ
レーザーアニールが不要となるから、生産性が高く、高
価な製造設備が不要でコストダウンが可能となる。

【００１５】（Ｅ）このグラフォエピタキシャル成長で
は、触媒ＣＶＤ等のガス組成比、基板の加熱温度、冷却
速度等の調整により、広範囲のＰ型又はＮ型等の導電型
と高移動度の単結晶シリコン薄膜が容易に得られるの
で、Ｖｔｈ（しきい値）調整が容易であり、低抵抗化に
よる高速動作が可能である。

【００１６】（Ｆ）また、触媒ＣＶＤ等による単結晶シ
リコンの成膜時に３族又は５族の不純物元素（ボロン、
リン、アンチモン、ひ素、ビスマス、アルミニウムな
ど）をドーピングガスから別途適量ドープしておけば、
グラフォエピタキシャル成長による単結晶シリコン薄膜
の不純物種及び／又はその濃度、即ちＰ型／Ｎ型の導電
型及び／又はキャリア濃度を任意に制御することができ
る。

【００１７】

【発明の実施の形態】本発明においては、前記段差を、
断面において底面に対し側面が直角状若しくは下端側へ
望ましくは９０°以下の底角をなすように傾斜状となる
ような凹部として、絶縁基板又はその上の拡散バリア、
例えばシリコンナイトライド（ＳｉＮ）などの膜（或い
はこれらの双方）に形成し、この段差を前記単結晶シリ
コン層のグラフォエピタキシャル成長時のシードとする
のがよい。この段差は、前記能動素子、例えば薄膜トラ
ンジスタの前記チャンネル領域、前記ソース領域及び前
記ドレイン領域で形成される素子領域の少なくとも一辺
に沿って形成するのがよい。また、前記受動素子、例え
ば抵抗が形成される素子領域の少なくとも一辺に沿って
形成されているのがよい。

【００１８】この場合、前記ＭＯＳＴＦＴの如き第１の
薄膜トランジスタを前記段差による基板凹部内に設けて
よいが、凹部外又はこれらの双方にて基板上に設けてよ
い。

【００１９】前記段差をリアクティブイオンエッチング
などのドライエッチングによって形成し、前記単結晶シ
リコン層を触媒ＣＶＤ法（基板温度約２００〜８００
℃）で形成することができる。基板の加熱は、電気炉や
ランプ等を用いて基板全体を均一に加熱する方法の他、
光レーザー、電子ビーム等によって所定の場所のみを局
部的に加熱する方法も可能である。

【００２０】前記触媒ＣＶＤ法による前記単結晶シリコ
ン層の形成に際しては、水素化ケイ素を主成分とするガ
スを例えば８００〜２０００℃（融点未満）に加熱され
た触媒体に接触させて分解させ、前記基板上に前記単結
晶シリコン層を堆積させることができる。

【００２１】この場合、前記水素化ケイ素としてモノシ
ラン、ジシラン、トリシラン及びテトラシラン等のシラ
ンを使用し、前記触媒体としてタングステン、酸化トリ
ウムを含有するタングステン、モリブデン、白金、パラ
ジウム、シリコン、アルミナ、金属を付着したセラミッ
クス、及び炭化ケイ素からなる群より選ばれた少なくと
も１種の材料を使用してよい。

【００２２】本発明の方法においては、基板として、絶
縁基板、特に歪点の低いガラス基板や耐熱性有機基板を
用いるので、大型ガラス基板（例えば１ｍ²以上）上に
単結晶シリコン層を作成することが可能であるが、触媒
ＣＶＤ時の基板温度が上記したように低いため、ガラス
基板として、歪点が４７０〜６７０℃と低いガラスを用
いることができる。このような基板は、安価で、薄板化
が容易であり、長尺ロール化されたガラス板を作製でき
る。これを用いて、長尺ロール化ガラス板や耐熱性有機
基板上に、上記手法により、グラフォエピタキシャル成
長による単結晶シリコン薄膜を連続して又は非連続に作
製することができる。

【００２３】このように、歪点が低いガラスの上層へ
は、このガラス内部から、その構成元素が拡散し易いの
で、これを抑える目的で、拡散バリア層の薄膜（例えば
ＳｉＮ：厚さ５０〜２００ｎｍ程度）を形成するのがよ
い。

【００２４】上記の触媒ＣＶＤ時などにおいて、供給ガ
ス中にＰＨ₃やＢ₂Ｈ₆などのドーピングガスを混合し
ておけば、単結晶シリコン層をＮ型又はＰ型化し、ｎＭ
ＯＳＴＦＴ又はｐＭＯＳＴＦＴを作成することができ
る。このため、ｃＭＯＳＴＦＴも作成できることにな
る。

【００２５】このように、基板上にグラフォエピタキシ
ャル成長した前記単結晶シリコン層を周辺駆動回路の少
なくとも一部を構成するトップゲート型ＭＯＳＴＦＴの
チャンネル領域、ソース領域及びドレイン領域に適用
し、これら各領域の不純物種及び／又はその濃度を制御
することができる。

【００２６】前記周辺駆動回路部及び前記表示部の薄膜
トランジスタがｎチャンネル型、ｐチャンネル型又は相
補型の絶縁ゲート電界効果トランジスタを構成し、例え
ば相補型とｎチャンネル型との組、相補型とｐチャンネ
ル型との組、又は相補型とｎチャンネル型とｐチャンネ
ル型との組からなっていてよい。また、前記周辺駆動回
路部及び／又は前記表示部の薄膜トランジスタの少なく
とも一部がＬＤＤ（Lightly doped drain)構造を有して
いるのがよい。なお、ＬＤＤ構造は、ゲート−ドレイン
間のみならず、ゲート−ソース間にも、又はゲート−ソ
ース間及びゲート−ドレイン間の両方に設けてもよい
（これをダブルＬＤＤと呼ぶ）。

【００２７】特に、前記ＭＯＳＴＦＴは表示部では、ｎ
ＭＯＳ又はｐＭＯＳ又はｃＭＯＳのＬＤＤ型ＴＦＴを構
成し、また周辺駆動回路部では、ｃＭＯＳ又はｎＭＯＳ
又はｐＭＯＳＴＦＴ又はこれらの混在を構成しているの
がよい。

【００２８】そして、前記ＭＯＳＴＦＴを前記段差によ
る基板凹部内及び／又は基板凹部外の凹部付近に設けて
よい。

【００２９】この場合、前記第１の基板の一方の面上に
段差を形成し、この段差を含む前記基板上に単結晶、多
結晶又はアモルファスシリコン層を形成し、前記第２の
薄膜トランジスタを、前記単結晶、多結晶又はアモルフ
ァスシリコン層をチャンネル領域、ソース領域及びドレ
イン領域とし、前記チャンネル領域の上部及び／又は下
部にゲート部を有するトップゲート型、ボトムゲート型
又はデュアルゲート型としてよい。

【００３０】この場合も、断面において底面に対し側面
が直角状若しくは下端側へ望ましくは９０°以下の底角
をなすように傾斜状となるような凹部として上記と同様
の前記段差を形成し、この段差を前記単結晶シリコン層
のグラフォエピタキシャル成長時のシードとする。

【００３１】前記第２の薄膜トランジスタは、前記第１
の基板及び／又はその上の膜に形成した前記段差による
基板凹部内及び／又は外に設け、前記第１の薄膜トラン
ジスタと同様にグラフォエピタキシャル成長による単結
晶シリコン層を用いて、そのソース、ドレイン、チャン
ネルの各領域を形成してよい。

【００３２】この第２の薄膜トランジスタでも、上記し
たと同様、前記単結晶、多結晶又はアモルファスシリコ
ン層の３族又は５族の不純物種及び／又はその濃度を制
御したり、前記段差を、前記第２の薄膜トランジスタの
前記チャンネル領域、前記ソース領域及び前記ドレイン
領域で形成される素子領域の少なくとも一辺に沿って形
成してよい。また、前記単結晶、多結晶又はアモルファ
スシリコン層下のゲート電極をその側端部にて台形状に
するのがよい。前記第１の基板と前記単結晶、多結晶又
はアモルファスシリコン層との間に拡散バリア層が設け
てよい。

【００３３】前記第１及び／又は第２の薄膜トランジス
タのソース又はドレイン電極を前記段差を含む領域上に
形成するのがよい。

【００３４】前記第１の薄膜トランジスタを、チャンネ
ル領域の上部及び／又は下部にゲート部を有するトップ
ゲート型、ボトムゲート型又はデュアルゲート型の中か
ら選ばれた少なくともトップゲート型とし、かつ、表示
部において画素電極をスイッチングするスイッチング素
子を、前記トップゲート型、前記ボトムゲート型又は前
記デュアルゲート型の第２の薄膜トランジスタとしてよ
い。

【００３５】この場合、チャンネル領域の下部に設けら
れたゲート電極を耐熱性材料で形成したり、前記第２の
薄膜トランジスタの上部ゲート電極と前記第１の薄膜ト
ランジスタのゲート電極とを共通の材料で形成してよ
い。

【００３６】前記周辺駆動回路部において、前記第１の
薄膜トランジスタ以外に、多結晶又はアモルファスシリ
コン層をチャンネル領域とし、このチャンネル領域の上
部及び／又は下部にゲート部を有するトップゲート型、
ボトムゲート型又はデュアルゲート型の薄膜トランジス
タ、或いは前記単結晶シリコン層又は多結晶シリコン層
又はアモルファスシリコン層を用いたダイオード、抵
抗、キャパシタンス、インダクタンス素子などを設けて
よい。

【００３７】前記周辺駆動回路部及び／又は前記表示部
の薄膜トランジスタを、シングルゲート又はマルチゲー
トに構成してよい。

【００３８】前記周辺駆動回路部及び／又は前記表示部
のｎ又はｐチャンネル型の薄膜トランジスタがデュアル
ゲート型であるときには、上部又は下部ゲート電極を電
気的にオープンとするか或いは任意の負電圧（ｎチャン
ネル型の場合）又は正電圧（ｐチャンネル型の場合）を
印加し、ボトムゲート型又はトップゲート型の薄膜トラ
ンジスタとして動作するのがよい。

【００３９】前記周辺駆動回路部の薄膜トランジスタを
ｎチャンネル型、ｐチャンネル型又は相補型の前記第１
の薄膜トランジスタとし、前記表示部の薄膜トランジス
タを、単結晶シリコン層をチャンネル領域とするときは
ｎチャンネル型、ｐチャンネル型又は相補型であり、多
結晶シリコン層をチャンネル領域とするときにはｎチャ
ンネル型、ｐチャンネル型又は相補型とし、アモルファ
スシリコン層をチャンネル領域とするときにはｎチャン
ネル型、ｐチャンネル型又は相補型としてよい。

【００４０】本発明において、前記単結晶シリコン層の
成長後、この単結晶シリコン層上にゲート絶縁膜とゲー
ト電極とからなる上部ゲート部を形成し、この上部ゲー
ト部をマスクとして前記単結晶シリコン層に３族又は５
族の不純物元素を導入して前記チャンネル領域、前記ソ
ース領域及び前記ドレイン領域を形成してよい。

【００４１】また、前記第２の薄膜トランジスタがボト
ムゲート型又はデュアルゲート型であるときは、前記チ
ャンネル領域の下部に耐熱性材料からなる下部ゲート電
極を設け、このゲート電極上にゲート絶縁膜を形成して
下部ゲート部を形成した後、前記段差の形成工程を含め
て前記第１の薄膜トランジスタと共通の工程を経て前記
第２の薄膜トランジスタを形成することができる。この
場合、前記第２の薄膜トランジスタの上部ゲート電極と
前記第１の薄膜トランジスタのゲート電極とを共通の材
料で形成することができる。

【００４２】また、前記下部ゲート部上に前記単結晶シ
リコン層を形成した後、この単結晶シリコン層に３族又
は５族の不純物元素を導入し、ソース及びドレイン領域
を形成した後に、活性化処理を行うことができる。

【００４３】また、前記単結晶シリコン層の形成後にレ
ジストをマスクとして前記第１及び第２の薄膜トランジ
スタの各ソース及びドレイン領域を前記不純物元素のイ
オン注入で形成し、このイオン注入後に前記活性化処理
を行い、ゲート絶縁膜の形成後に、前記第１の薄膜トラ
ンジスタのゲート電極と、必要あれば前記第２の薄膜ト
ランジスタの上部ゲート電極とを形成してよい。

【００４４】前記薄膜トランジスタがトップゲート型の
とき、前記単結晶シリコン層の形成後にレジストをマス
クとして前記第１及び第２の薄膜トランジスタの各ソー
ス及びドレイン領域を前記不純物元素のイオン注入で形
成し、このイオン注入後に活性化処理を行い、しかる後
に前記第１及び第２の薄膜トランジスタのゲート絶縁膜
とゲート電極とからなる各ゲート部を形成することがで
きる。

【００４５】或いは、前記薄膜トランジスタがトップゲ
ート型のとき、前記単結晶シリコン層の形成後に前記第
１及び第２の薄膜トランジスタの各ゲート絶縁膜と耐熱
性材料からなる各ゲート電極とを形成して各ゲート部を
形成し、これらのゲート部をマスクとして各ソース及び
ドレイン領域を前記不純物元素のイオン注入で形成し、
このイオン注入後に活性化処理を行ってもよい。

【００４６】また、前記ＬＤＤ構造を形成する際に用い
たレジストマスクを残して、これを覆うレジストマスク
を用いてソース領域及びドレイン領域形成用のイオン注
入を行うことができる。

【００４７】また、前記基板を光学的に不透明又は透明
とし、反射型、又は透過型の表示部用画素電極を設けて
よい。

【００４８】前記表示部が前記画素電極とカラーフィル
タ層との積層構造を有していると、表示アレイ部上にカ
ラーフィルタを作り込むことにより、表示パネルの開口
率、輝度等の改善をはじめ、カラーフィルタ基板の省
略、生産性改善等によるコストダウンが実現する。

【００４９】この場合、前記画素電極が反射電極である
ときは、樹脂膜に最適な反射特性と視野角特性を得るた
めの凹凸を形成し、この上に画素電極を設け、また前記
画素電極が透明電極であるときは、透明平坦化膜によっ
て表面を平坦化し、この平坦化面上に画素電極を設ける
のがよい。

【００５０】前記表示部は、前記ＭＯＳＴＦＴによる駆
動で発光又は調光を行うように構成し、例えば液晶表示
装置（ＬＣＤ）、エレクトロルミネセンス表示装置（Ｅ
Ｌ）又は電界放出型表示装置（ＦＥＤ）、発光ポリマー
表示装置（ＬＥＰＤ）、発光ダイオード表示装置（ＬＥ
Ｄ）などとして構成してよい。この場合、前記表示部に
複数の前記画素電極をマトリクス状に配列し、これらの
画素電極のそれぞれに前記スイッチング素子を接続して
よい。

【００５１】次に、本発明を好ましい実施の形態につい
て更に詳細に説明する。

【００５２】＜第１の実施の形態＞図１〜図１２は、本
発明の第１の実施の形態を示すものである。

【００５３】本実施の形態は、耐熱性基板に設けた上述
した段差（凹部）をシードとして触媒ＣＶＤ法により単
結晶シリコン層を低温グラフォエピタキシャル成長さ
せ、これを用いてトップゲート型ＭＯＳＴＦＴを構成し
たアクティブマトリクス反射型液晶表示装置（ＬＣＤ）
に関するものである。まず、この反射型ＬＣＤの全体の
レイアウトを図１０〜図１２について説明する。

【００５４】図１０に示すように、このアクティブマト
リクス反射型ＬＣＤは、主基板１（これはアクティブマ
トリクス基板を構成する。）と対向基板３２とをスペー
サ（図示せず）を介して貼り合わせたフラットパネル構
造からなり、両基板１−３２間に液晶（ここでは図示せ
ず）が封入されている。主基板１の表面には、マトリク
ス状に配列した画素電極２９（又は４１）と、この画素
電極を駆動するスイッチング素子とからなる表示部、及
びこの表示部に接続される周辺駆動回路部とが設けられ
ている。

【００５５】表示部のスイッチング素子は、本発明に基
づくｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳでＬＤＤ構造の
トップゲート型ＭＯＳＴＦＴで構成される。また、周辺
駆動回路部にも、回路要素として、本発明に基づくトッ
プゲート型ＭＯＳＴＦＴのｃＭＯＳ又はｎＭＯＳ又はｐ
ＭＯＳＴＦＴ又はこれらの混在が形成されている。な
お、一方の周辺駆動回路部はデータ信号を供給して各画
素のＴＦＴを水平ライン毎に駆動する水平駆動回路であ
り、また他方の周辺駆動回路部は各画素のＴＦＴのゲー
トを走査ライン毎に駆動する垂直駆動回路であり、通常
は表示部の両辺にそれぞれ設けられる。これらの駆動回
路は、点順次アナログ方式、線順次デジタル方式のいず
れも構成できる。

【００５６】図１１に示すように、直交するゲートバス
ラインとデータバスラインの交差部に上記のＴＦＴが配
置され、このＴＦＴを介して液晶容量（Ｃ_LC）に画像情
報を書き込み、次の情報がくるまで電荷を保持する。こ
の場合、ＴＦＴのチャンネル抵抗だけで保持させるには
十分ではないので、それを補うため液晶容量と並列に蓄
積容量（補助容量）（Ｃ_S）を付加し、リーク電流によ
る液晶電圧の低下を補ってよい。こうしたＬＣＤ用ＴＦ
Ｔでは、画素部（表示部）に使用するＴＦＴの特性と周
辺駆動回路に使用するＴＦＴの特性とでは要求性能が異
なり、特に画素部のＴＦＴではオフ電流の制御、オン電
流の確保が重要な問題となる。このため、表示部には、
後述の如きＬＤＤ構造のＴＦＴを設けることによって、
ゲート−ドレイン間に電界がかかりにくい構造としてチ
ャンネル領域にかかる実効的な電界を低減させ、オフ電
流を低減し、特性の変化も小さくできる。しかし、プロ
セス的には複雑になり、素子サイズも大きくなり、かつ
オン電流が低下するなどの問題も発生するため、それぞ
れの使用目的に合わせた最適設計が必要である。

【００５７】なお、使用可能な液晶としては、ＴＮ液晶
（アクティブマトリクス駆動のＴＮモードに用いられる
ネマチック液晶）をはじめ、ＳＴＮ（スーパーツイステ
ッドネマチック）、ＧＨ（ゲスト・ホスト）、ＰＣ（フ
ェーズ・チェンジ）、ＦＬＣ（強誘電性液晶）、ＡＦＬ
Ｃ（反強誘電性液晶）、ＰＤＬＣ（ポリマー分散型液
晶）等の各種モード用の液晶を採用してよい。

【００５８】また、図１２について周辺駆動回路の回路
方式とその駆動方法の概略を述べる。駆動回路はゲート
側駆動回路とデータ側駆動回路に分けられ、ゲート側、
データ側ともにシフトレジスタを構成する必要がある。
シフトレジスタは一般的に、ｐＭＯＳＴＦＴとｎＭＯＳ
ＴＦＴの両方を使用したもの（いわゆるＣＭＯＳ回路）
やいずれか一方のＭＯＳＴＦＴのみを使用したものがあ
るが、動作速度、信頼性、低消費電力の面でｃＭＯＳＴ
ＦＴ又はＣＭＯＳ回路が一般的である。

【００５９】走査側駆動回路はシフトレジスタとバッフ
ァから構成されており、水平走査期間と同期したパルス
をシフトレジスタから各ラインに送る。一方、データ側
駆動回路は点順次方式と線順次方式の二つの駆動方法が
あり、図示した点順次方式では回路の構成は比較的簡単
であって、表示信号をアナログスイッチを通してシフト
レジスタで制御しながら直接に各画素に書き込む。各画
素に一水平走査時間内に順次書き込む（図中のＲ、Ｇ、
Ｂは各色毎に画素を概略的に示している）。

【００６０】次に、図１〜図９について、本実施の形態
によるアクティブマトリクス反射型ＬＣＤをその製造工
程に従って説明する。但し、図１〜図５において、各図
の左側は表示部の製造工程、右側は周辺駆動回路部の製
造工程を示す。

【００６１】まず、図１の（１）に示すように、ほうけ
い酸ガラス、石英ガラス、透明性結晶化ガラスなどの絶
縁基板１の一主面において、少なくともＴＦＴ形成領域
に、フォトレジスト２を所定パターンに形成し、これを
マスクとして例えばＣＦ₄プラズマのＦ⁺イオン３を照
射し、リアクティブイオンエッチング（ＲＩＥ）などの
汎用フォトリソグラフィ及びエッチング（フォトエッチ
ング）によって基板１に段差４を適当な形状及び寸法で
複数個形成する。

【００６２】この場合、絶縁基板１として石英ガラス、
透明性結晶化ガラス、セラミック等（但し、後述の透過
型ＬＣＤでは、不透明のセラミック基板や低透明性の結
晶化ガラスは使用できない。）の高耐熱性基板（８〜１
２インチφ、７００〜８００μｍ厚）が使用可能であ
る。また、段差４は、後述の単結晶シリコンのグラフォ
エピタキシャル成長時のシードとなるものであって、深
さｄ０．１μｍ、幅ｗ５〜１０μｍ、長さ（紙面垂直方
向）１０〜２０μｍであってよく、底辺と側面のなす角
（底角）は直角とする。なお、基板１の表面には、ガラ
ス基板からのＮａイオンなどの拡散防止のため、ＳｉＮ
膜（例えば５０〜２００ｎｍ厚）と必要に応じてシリコ
ン酸化膜（以後ＳｉＯ₂膜と呼ぶ。）（例えば約１００
ｎｍ厚）を予め連続形成してよい。

【００６３】次いで、図１の（２）に示すように、フォ
トレジスト２の除去後に、特開昭６３−４０３１４号公
報などにも示されている触媒ＣＶＤ法（基板温度２００
〜８００℃）によって、段差４を含む全面に単結晶シリ
コン膜７を数μｍ〜０．００５μｍ（例えば０．１μ
ｍ）の厚みにグラフォエピタキシャル成長させる。基板
１がほうけい酸ガラスの場合は基板温度を２００〜６０
０℃とし、石英ガラスや結晶化ガラス、セラミック基板
の場合は基板温度を６００〜８００℃とする。

【００６４】この場合、触媒ＣＶＤは、図７に示す装置
を用いて行なってよい。この触媒ＣＶＤ装置によれば水
素化ケイ素（例えばモノシラン又はジシラン）ガス１０
０（及び必要に応じてＢ₂Ｈ₆やＰＨ₆、Ａ_SＨ₃など
のドーピングガス）は供給導管から堆積室１０１へ導入
される。堆積室１０１の内部には、基板１を支持するた
めのサセプター１０２と、このサセプターに対向配置さ
れたコイル状の触媒体１０３とがそれぞれ配されてい
る。そして、基板１は外部加熱手段１０４（例えば電熱
手段）で加熱され、また触媒体１０３は例えば抵抗線と
して融点以下（特に８００〜２０００℃、タングステン
の場合は約１７００℃）に加熱して活性化される。

【００６５】そして、堆積室１０１内では、雰囲気を窒
素から水素に換気（約１５〜２０分）してから約２００
〜８００℃に昇温し、シランガスが触媒体１０３と接触
して触媒的に分解し、低温（例えば３００℃）に保持さ
れた基板１上に堆積する。堆積時間は成長させるエピタ
キシャル成長層厚から求め、また成長終了後は降温さ
せ、水素を窒素に換気し、基板１を取出す。このように
して、触媒体１０３による触媒反応又は熱分解反応によ
って、高エネルギーをもつシリコン原子又は原子の集団
を形成し、しかもシードとなる段差４上に堆積させるの
で、通常の熱又はプラズマＣＶＤ法における堆積可能温
度より著しく低い低温の領域でシリコン膜を堆積させる
ことができる。

【００６６】なお、基板１の加熱は、電気炉等を用いて
基板全体を均一に加熱する方法の他に、光レーザー、電
子ビーム等によって、所定の場所のみ、例えば、ＴＦＴ
形成領域のみを局部的に加熱する方法も可能である。

【００６７】上記のようにして堆積した単結晶シリコン
層７は（１００）面が基板上にエピタキシャル成長した
ものであるが、これは、グラフォエピタキシャル成長と
称される公知の現象によるものである。これについて
は、図８に示すように、非晶質基板（ガラス）１に上記
の段差４の如き垂直な壁を作り、この上にエピタキシャ
ル成長層を形成すると、図８（ａ）のようなランダムな
面方位であったものが図８（ｂ）のように（１００）面
が段差４の面に沿って結晶成長する。この単結晶粒の大
きさは、温度・時間に比例して大きくなるが、温度・時
間を低く、短くする時は、上記段差の間隔を短くしなけ
ればならない。また、上記段差の形状を図９（ａ）〜
（ｆ）のように種々に変えることによって、成長層の結
晶方位を制御することができる。ＭＯＳトランジスタを
作成する場合は、（１００）面が最も多く採用されてい
る。要するに、段差４の断面形状は、底辺角部の角度
（底角）が直角をはじめ、上端から下端にかけて内向き
又は外向きに傾斜していてもよく、結晶成長が生じ易い
特定方向の面を有していればよい。段差４の底角は通常
は直角又は９０°以下が望ましく、その底面の角部は僅
かな曲率を有しているのがよい。

【００６８】こうして、触媒ＣＶＤ法とグラフォエピタ
キシャル成長によって基板１上に単結晶シリコン層７を
析出させた後、単結晶シリコン層７をチャンネル領域と
するトップゲート型ＭＯＳＴＦＴの作製を行う。

【００６９】まず、上記のグラフォエピタキシャル成長
による単結晶シリコン薄膜７の不純物濃度はばらついて
いるので、全面にＰ型キャリア不純物、例えばボロンイ
オンを適量ドーピングして比抵抗を調整する。また、ｐ
ＭＯＳＴＦＴ形成領域のみ、選択的にＮ型キャリア不純
物をドーピングしてＮ型ウエルを形成する。例えば、ｐ
チャンネルＴＦＴ部をフォトレジスト（図示せず）でマ
スクし、Ｐ型不純物イオン（例えばＢ⁺）を１０ｋＶで
２．７×１０¹¹ａｔｏｍｓ／ｃｍ²のドーズ量でドーピ
ングし、比抵抗を調整する。また、図１（３）に示すよ
うに、ｐＭＯＳＴＦＴ形成領域の不純物濃度制御のた
め、ｎＭＯＳＴＦＴ部をフォトレジスト６０でマスク
し、Ｎ型不純物イオン（例えばＰ⁺）６５を１０ｋＶで
１×１０¹¹ａｔｏｍｓ／ｃｍ²のドーズ量でドーピング
し、Ｎ型ウエル７Ａを形成する。

【００７０】次いで、図２の（４）に示すように、単結
晶シリコン薄膜層７の全面上に、プラズマＣＶＤ、高密
度プラズマＣＶＤ、触媒ＣＶＤ法等でＳｉＯ₂（約２０
０ｎｍ厚）とＳｉＮ（約１００ｎｍ厚）をこの順に連続
形成してゲート絶縁膜８を形成し、更に、モリブデン・
タンタル（Ｍｏ・Ｔａ）合金のスパッタ膜９（５００〜
６００ｎｍ厚）を形成する。

【００７１】次いで、図２の（５）に示すように、汎用
のフォトリソグラフィ技術により、表示領域のＴＦＴ部
と、周辺駆動領域のＴＦＴ部とのそれぞれの段差領域
（凹部内）にフォトレジストパターン１０を形成し、連
続したエッチングにより、（Ｍｏ・Ｔａ）合金のゲート
電極１１とゲート絶縁膜（ＳｉＮ／ＳｉＯ₂）１２とを
形成し、単結晶シリコン薄膜層７を露出させる。（Ｍｏ
・Ｔａ）合金膜９は酸系エッチング液、ＳｉＮはＣＦ₄
ガスのプラズマエッチング、ＳｉＯ₂はフッ酸系エッチ
ング液で処理する。

【００７２】次いで、図２の（６）に示すように、周辺
駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示領
域のｎＭＯＳＴＦＴのゲート部をフォトレジスト１３で
カバーし、露出したｎＭＯＳＴＦＴのソース／ドレイン
領域にリンイオン１４を例えば２０ｋＶで５×１０¹³ａ
ｔｏｍｓ／ｃｍ²のドーズ量でドーピング（イオン注
入）して、Ｎ^-型層からなるＬＤＤ部１５を自己整合的
（セルフアライン）に形成する。

【００７３】次いで、図３の（７）に示すように、周辺
駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎＭ
ＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴの
ゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はひ素イオン１７を例えば２
０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でド
ーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ⁺型
層からなるソース部１８及びドレイン部１９とＬＤＤ部
１５とを形成する。

【００７４】次いで、図３の（８）に示すように、周辺
駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴＦ
Ｔの全部とｐＭＯＳＴＦＴのゲート部をフォトレジスト
２０でカバーし、露出した領域にボロンイオン２１を例
えば１０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ
量でドーピング（イオン注入）してｐＭＯＳＴＦＴのＰ
⁺層のソース部２２及びドレイン部２３を形成する。な
お、この作業は、ｎＭＯＳ周辺駆動回路の場合はｐＭＯ
ＳＴＦＴが無いので、不要な作業である。

【００７５】次いで、図３の（９）に示すように、ＴＦ
Ｔ、ダイオードなどの能動素子部や、抵抗、インダクタ
ンスなどの受動素子部をアイランド化するため、フォト
レジスト２４を設け、周辺駆動領域及び表示領域のすべ
ての能動素子部及び受動素子部以外の単結晶シリコン薄
膜層を汎用フォトリソグラフィ及びエッチング技術で除
去する。エッチング液はフッ酸系である。

【００７６】次いで、図４の（１０）に示すように、プ
ラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等
により、ＳｉＯ₂膜（約２００ｎｍ厚）及びリンシリケ
ートガラス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に
全面に連続形成して保護膜２５を形成する。

【００７７】そして、この状態で単結晶シリコン層を活
性化処理する。この活性化においてハロゲン等のランプ
アニール条件は約１０００℃、約１０秒程度であり、こ
れに耐えるゲート電極材が必要であるが、高融点のＭｏ
・Ｔａ合金は適している。このゲート電極材は従って、
ゲート部のみならず配線として広範囲に亘って引き廻し
て設けることができる。なお、ここでは高価なエキシマ
レーザーアニールは使用しないが、仮に利用するとすれ
ば、その条件はＸｅＣｌ（３０８ｎｍ波長）で全面、又
は能動素子部及び受動素子部のみの選択的な９０％以上
のオーバーラップスキャンニングが望ましい。

【００７８】次いで、図４の（１１）に示すように、汎
用フォトリソグラフィ及びエッチング技術により、周辺
駆動回路の全ＴＦＴのソース／ドレイン部、及び表示用
ＴＦＴのソース部のコンタクト用窓開けを行う。

【００７９】そして、全面に５００〜６００ｎｍ厚のア
ルミニウムのスパッタ膜を形成し、汎用フォトリソグラ
フィ及びエッチング技術により、周辺駆動回路及び表示
部のすべてのＴＦＴのソース電極２６と周辺駆動回路部
のドレイン電極２７を形成すると同時に、データライン
及びゲートラインを形成する。その後に、フォーミング
ガス（Ｎ₂＋Ｈ₂）中、約４００℃／１ｈで、シンター
処理する。

【００８０】次いで、図４の（１２）に示すように、プ
ラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等
により、ＰＳＧ膜（約３００ｎｍ厚）及びＳｉＮ膜（約
３００ｎｍ厚）からなる絶縁膜３６を全面に形成する。
次いで、表示用ＴＦＴのドレイン部のコンタクト用窓開
けを行う。なお、画素部のＳｉＯ₂、ＰＳＧ及びＳｉＮ
膜は除去する必要はない。

【００８１】反射型液晶表示装置の基本的要件として
は、液晶パネルの内部に入射光を反射させる機能と散乱
させる機能を合わせ持たなければならない。これは、デ
ィスプレイに対する観察者の方向はほぼ決まっている
が、入射光の方向が一義的に決められないためである。
このため、任意の方向に点光源が存在することを想定し
て反射板の設計を行う必要がある。そこで、図５の（１
３）に示すように、全面に、スピンコート等で２〜３μ
ｍ厚みの感光性樹脂膜２８を形成し、図５の（１４）に
示すように、汎用フォトリソグラフィ及びエッチング技
術により、少なくとも画素部に最適な反射特性と視野角
特性を得るための凹凸形状パターンを形成し、リフロー
させて凹凸粗面２８Ａからなる反射面下部を形成する。
同時に表示用ＴＦＴのドレイン部のコンタクト用の樹脂
窓開けを行う。

【００８２】次いで、図５の（１５）に示すように、全
面に４００〜５００ｎｍ厚のアルミニウムのスパッタ膜
を形成し、汎用フォトリソグラフィ及びエッチング技術
により、画素部以外のアルミニウム膜を除去し、表示用
ＴＦＴのドレイン部１９と接続した凹凸形状のアルミニ
ウム反射部２９を形成する。これは表示用の画素電極と
して用いられる。その後に、フォーミングガス中、約３
００℃／１ｈでシンター処理し、コンタクトを十分にす
る。尚、反射率を高めるために、アルミニウムに代えて
銀を使用してもよい。

【００８３】以上のようにして、触媒ＣＶＤ法により段
差４を低温グラフォエピタキシャル成長のシードとして
単結晶シリコン層７を形成し、この単結晶シリコン層７
を用いた表示部及び周辺駆動回路部にそれぞれ、トップ
ゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、ｐＭＯＳＴＦＴ及
びｎＭＯＳＴＦＴで構成するＣＭＯＳ回路を作り込んだ
表示部−周辺駆動回路部一体型のアクティブマトリクス
基板３０を作製することができる。

【００８４】次に、このアクティブマトリクス基板（駆
動基板）３０を用いて、反射型液晶表示装置（ＬＣＤ）
を製造する方法を図６について説明する。以降では、こ
のアクティブマトリクス基板をＴＦＴ基板と呼称する。

【００８５】このＬＣＤの液晶セルを面面組立で作製す
る場合（２インチサイズ以上の中／大型液晶パネルに適
している。）、まずＴＦＴ基板３０と、全面ベタのＩＴ
Ｏ（Ｉｎｄｉｕｍｔｉｎｏｘｉｄｅ）電極３１を設
けた対向基板３２の素子形成面に、ポリイミド配向膜３
３、３４を形成する。このポリイミド配向膜はロールコ
ート、スピンコート等により５０〜１００ｎｍ厚に形成
し、１８０℃／２ｈで硬化キュアする。

【００８６】次いで、ＴＦＴ基板３０と対向基板３２を
ラビング、又は光配向処理する。ラビングバフ材にはコ
ットンやレーヨン等があるが、バフかす（ゴミ）やリタ
デーション等の面からはコットンの方が安定している。
光配向は非接触の線型偏光紫外線照射による液晶分子の
配向技術である。なお、配向には、ラビング以外にも、
偏光又は非偏光を斜め入射させることによって高分子配
向膜を形成することができる（このような高分子化合物
は、例えばアゾベンゼンを有するポリメチルメタクリレ
ート系高分子等がある）。

【００８７】次いで、洗浄後に、ＴＦＴ基板３０側には
コモン剤塗布、対向基板３２側にはシール剤塗布する。
ラビングバフかす除去のために、水、又はＩＰＡ（イソ
プロピルアルコール）洗浄する。コモン剤は導電性フィ
ラーを含有したアクリル、又はエポキシアクリレート、
又はエポキシ系接着剤であってよく、シール剤はアクリ
ル、又はエポキシアクリレート、又はエポキシ系接着剤
であってよい。加熱硬化、紫外線照射硬化、紫外線照射
硬化＋加熱硬化のいずれも使用できるが、重ね合せの精
度と作業性からは紫外線照射硬化＋加熱硬化タイプが良
い。

【００８８】次いで、対向基板３２側に所定のギャップ
を得るためのスペーサを散布し、ＴＦＴ基板３０と所定
の位置で重ね合せる。対向基板３２側のアライメントマ
ークとＴＦＴ基板３０側のアライメントマークとを精度
よく合わせた後に、紫外線照射してシール剤を仮硬化さ
せ、その後に一括して加熱硬化する。

【００８９】次いで、スクライブブレークして、ＴＦＴ
基板３０と対向基板３２を重ね合せた単個の液晶パネル
を作成する。

【００９０】次いで、液晶３５を両基板３０−３２間の
ギャップ内に注入し、注入口を紫外線接着剤で封止後
に、ＩＰＡ洗浄する。液晶の種類はなんでも良いが、例
えばネマティック液晶を用いる高速応答のＴＮ（ツイス
トネマティック）モードが一般的である。

【００９１】次いで、加熱急冷処理して、液晶３５を配
向させる。

【００９２】次いで、ＴＦＴ基板３０のパネル電極取り
出し部にフレキシブル配線を異方性導電膜の熱圧着で接
続し、更に対向基板３２に偏光板を貼合わせる。

【００９３】また、液晶パネルの面単組立の場合（２イ
ンチサイズ以下の小型液晶パネルに適している。）、上
記と同様、ＴＦＴ基板３０と対向基板３２の素子形成面
に、ポリイミド配向３３、３４を形成し、両基板をラビ
ング、又は非接触の線型偏光紫外線光の配向処理する。

【００９４】次いで、ＴＦＴ基板３０と対向基板３２を
ダイシング又はスクライブブレークで単個に分割し、水
又はＩＰＡ洗浄する。ＴＦＴ基板３０にはコモン剤塗
布、対向基板３２にはスペーサ含有のシール剤塗布し、
両基板を重ね合せる。これ以降のプロセスは上記に準ず
る。

【００９５】上記した反射型ＬＣＤにおいて、対向基板
３２はＣＦ（カラーフィルタ）基板であって、カラーフ
ィルタ層４６をＩＴＯ電極３１下に設けたものである。
対向基板３２側からの入射光は反射膜２９で効率良く反
射されて対向基板３２側から出射する。

【００９６】他方、ＴＦＴ基板３０として、図６のよう
な上記した基板構造以外に、ＴＦＴ基板３０にカラーフ
ィルタを設けたオンチップカラーフィルタ（ＯＣＣＦ）
構造のＴＦＴ基板とするときには、対向基板３２にはＩ
ＴＯ電極がベタ付け（又はブラックマスク付きのＩＴＯ
電極がベタ付け）される。

【００９７】なお、図１１に示した補助容量Ｃ_Sを画素
部に組み込む場合は、上記した基板１上に設けた誘電体
層（図示せず）を単結晶シリコンのドレイン領域１９と
接続すればよい。

【００９８】以上に説明したように、本実施の形態によ
れば、次の如き顕著な作用効果が得られる。

【００９９】（ａ）所定形状／寸法の段差４を基板１に
形成し、その段差の底辺の角をシードとして低温グラフ
ォエピタキシャル成長（但し、成長時の加熱温度は２０
０〜８００℃、更には２００〜６００℃と比較的低温）
させることにより、５４０ｃｍ²／ｖ・ｓｅｃ以上の高
い電子移動度の単結晶シリコン薄膜７が得られるので、
高性能ドライバ内蔵のＬＣＤの製造が可能となる。

【０１００】（ｂ）この単結晶シリコン薄膜は、従来の
アモルファスシリコン薄膜や多結晶シリコン薄膜に比べ
て、単結晶シリコン基板並の高い電子及び正孔移動度を
示すので、これによる単結晶シリコントップゲート型Ｍ
ＯＳＴＦＴは、高いスイッチング特性と低リーク電流の
ＬＤＤ構造を有するｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳ
ＴＦＴの表示部と、高い駆動能力のｃＭＯＳ、ｎＭＯＳ
又はｐＭＯＳＴＦＴ又はこれらの混在からなる周辺駆動
回路部とを一体化した構成が可能となり、高画質、高精
細、狭額縁、大画面、高効率の表示パネルが実現する。
この単結晶シリコン薄膜７は十分に高い正孔移動度を示
すため、電子と正孔をそれぞれ単独でも、或いは双方を
組み合せて駆動する周辺駆動回路を作製でき、これをｎ
ＭＯＳ又はｐＭＯＳ又はｃＭＯＳのＬＤＤ構造の表示用
ＴＦＴと一体化したパネルを実現できる。また、小型〜
中型パネルの場合には、周辺の一対の垂直駆動回路の一
方を省略できる可能性がある。

【０１０１】（ｃ）そして、上記したシリコンエピタキ
シャル成長時の加熱処理温度は８００℃以下が可能であ
るから、絶縁基板上に比較的低温（例えば２００〜６０
０℃以下）で単結晶シリコン膜７を均一に形成すること
ができる。なお、基板としては、石英ガラスや結晶化ガ
ラス、セラミック基板などをはじめ、ほうけい酸ガラス
（更には耐熱性有機基板）などのように歪点が低く、低
コストで物性も良好な基板材質を任意に選択でき、ま
た、基板の大型化も可能となる。

【０１０２】（ｄ）固相成長法の場合のような中温で長
時間のアニールや、エキシマレーザーアニールが不要と
なるから、生産性が高く、高価な製造設備が不要でコス
トダウンが可能となる。

【０１０３】（ｅ）このグラフォエピタキシャル成長で
は、触媒ＣＶＤのガス組成比などの条件、段差の形状、
基板加熱温度、添加するＮ型又はＰ型キャリア不純物濃
度等の調整により、広範囲のＮ型又はＰ型等の導電型と
高移動度の単結晶シリコン薄膜が容易に得られるので、
Ｖｔｈ（しきい値）調整が容易であり、低抵抗化による
高速動作が可能である。

【０１０４】（ｆ）表示アレイ部上にカラーフィルタを
作り込めば、表示パネルの開口率、輝度等の改善をはじ
め、カラーフィルタ基板の省略、生産性改善等によるコ
ストダウンが実現する。

【０１０５】＜第２の実施の形態＞図１３〜図１５につ
いて、本発明の第２の実施の形態を説明する。

【０１０６】本実施の形態は、上述の第１の実施の形態
と比べて、同様のトップゲート型ＭＯＳＴＦＴを表示部
及び周辺駆動回路部に有するが、上述の第１の実施の形
態とは異なって、透過型ＬＣＤに関するものである。即
ち、図１の（１）から図４の（１２）に示す工程までは
同様であるが、その工程後に、図１３の（１３）に示す
ように、絶縁膜２５、３６に表示用ＴＦＴのドレイン部
コンタクト用の窓開け１９を行うと同時に、透過率向上
のために画素開口部の不要なＳｉＯ₂、ＰＳＧ及びＳｉ
Ｎ膜を除去する。

【０１０７】次いで、図１３の（１４）に示すように、
全面にスピンコート等で２〜３μｍ厚みの感光性アクリ
ル系透明樹脂の平坦化膜２８Ｂを形成し、汎用フォトリ
ソグラフィにより、表示用ＴＦＴのドレイン側の透明樹
脂２８Ｂの窓開けを行い、所定条件で硬化させる。

【０１０８】次いで、図１３の（１５）に示すように、
全面に１３０〜１５０ｎｍ厚のＩＴＯスパッタ膜を形成
し、汎用フォトリソグラフィ及びエッチング技術によ
り、表示用ＴＦＴのドレイン部１９とコンタクトしたＩ
ＴＯ透明電極４１を形成する。そして、熱処理（フォー
ミングガス中、２００〜２５０℃／１ｈ）により、表示
用ＴＦＴのドレインとＩＴＯのコンタクト抵抗の低減化
とＩＴＯ透明度の向上を図る。

【０１０９】そして、図１４に示すように、対向基板３
２と組み合わせ、上述の第１の実施の形態と同様にして
透過型ＬＣＤを組み立てる。但し、ＴＦＴ基板側にも偏
光板を貼り合わせる。この透過型ＬＣＤでは、実線のよ
うに透過光が得られるが、一点鎖線のように対向基板３
２側からの透過光が得られるようにもできる。

【０１１０】この透過型ＬＣＤの場合、次のようにして
オンチップカラーフィルタ（ＯＣＣＦ）構造とオンチッ
プブラック（ＯＣＢ）構造を作製することができる。

【０１１１】即ち、図１の（１）〜図４の（１１）まで
の工程は上記の工程に準じて行うが、その後、図１５の
（１２）に示すように、ＰＳＧ／ＳｉＯ₂の絶縁膜２５
のドレイン部も窓開けしてドレイン電極用のアルミニウ
ム埋込み層４１Ａを形成した後、ＳｉＮ／ＰＳＧの絶縁
膜３６を形成する。

【０１１２】次いで、図１５の（１３）に示すように、
Ｒ、Ｇ、Ｂの各色を各セグメント毎に顔料分散したフォ
トレジスト６１を所定厚さ（１〜１．５μｍ）で形成し
た後、図１５の（１４）に示すように、汎用フォトリソ
グラフィ技術で所定位置（各画素部）のみを残すパター
ニングで各カラーフィルタ層６１（Ｒ）、６１（Ｇ）、
６１（Ｂ）を形成する（オンチップカラーフィルタ構
造）。この際、ドレイン部の窓開けも行う。なお、不透
明なセラミック基板は使用できない。

【０１１３】次いで、図１５の（１４）に示すように、
表示用ＴＦＴのドレインに連通するコンタクトホール
に、カラーフィルタ層上にかけてブラックマスク層とな
る遮光層４３を金属のパターニングで形成する。例え
ば、スパッタ法により、モリブデンを２００〜２５０ｎ
ｍ厚で成膜し、表示用ＴＦＴを覆って遮光する所定の形
状にパターニングする（オンチップブラック構造）。

【０１１４】次いで、図１５の（１５）に示すように、
透明樹脂の平坦化膜２８Ｂを形成し、更にこの平坦化膜
に設けたスルーホールにＩＴＯ透明電極４１を遮光層４
３に接続するように形成する。

【０１１５】このように、表示アレイ部上に、カラーフ
ィルタ６１やブラックマスク４３を作り込むことによ
り、液晶表示パネルの開口率を改善し、またバックライ
トも含めたディスプレイモジュールの低消費電力化が実
現する。

【０１１６】＜第３の実施の形態＞図１６〜図２４は、
本発明の第３の実施の形態を示すものである。

【０１１７】本実施の形態では、周辺駆動回路部は上述
した第１の実施の形態と同様のトップゲート型のｐＭＯ
ＳＴＦＴとｎＭＯＳＴＦＴとからなるＣＭＯＳ駆動回路
で構成する。表示部は反射型ではあるが、ＴＦＴを各種
ゲート構造のものとして、種々の組み合わせにしてい
る。

【０１１８】即ち、図１６（Ａ）は、上述した第１の実
施の形態と同様のトップゲート型のｎＭＯＳＬＤＤ−Ｔ
ＦＴを表示部に設けているが、図１６（Ｂ）に示す表示
部にはボトムゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、図１
６（Ｃ）に示す表示部にはデュアルゲート型のｎＭＯＳ
ＬＤＤ−ＴＦＴをそれぞれ設けている。これらのボトム
ゲート型、デュアルゲート型ＭＯＳＴＦＴのいずれも、
後述のように、周辺駆動回路部のトップゲート型ＭＯＳ
ＴＦＴと共通の工程で作製可能であるが、特にデュアル
ゲート型の場合には上下のゲート部によって駆動能力が
向上し、高速スイッチングに適し、また上下のゲート部
のいずれかを選択的に用いて場合に応じてトップゲート
型又はボトムゲート型として動作させることもできる。

【０１１９】なお、図１６（Ｂ）のボトムゲート型ＭＯ
ＳＴＦＴにおいて、図中の７１はＭｏ・Ｔａ等のゲート
電極であり、７２はＳｉＮ膜及び７３はＳｉＯ₂膜であ
ってゲート絶縁膜を形成し、このゲート絶縁膜上にはト
ップゲート型ＭＯＳＴＦＴと同様の単結晶シリコン層を
用いたチャンネル領域等が形成されている。また、図１
６（Ｃ）のデュアルゲート型ＭＯＳＴＦＴにおいて、下
部ゲート部はボトムゲート型ＭＯＳＴＦＴと同様である
が、上部ゲート部は、ゲート絶縁膜７３をＳｉＯ₂膜と
ＳｉＮ膜で形成し、この上に上部ゲート電極７４を設け
ている。但し、いずれにおいても、グラフォエピタキシ
ャル成長のシードとなる段差４の外側に各ゲート部を構
成している。

【０１２０】次に、上記のボトムゲート型ＭＯＳＴＦＴ
の製造方法を図１７〜図２１で、上記のデュアルゲート
型ＭＯＳＴＦＴの製造方法を図２２〜図２４でそれぞれ
説明する。なお、周辺駆動回路部のトップゲート型ＭＯ
ＳＴＦＴの製造方法は図１〜図５において述べたものと
同じであるので、ここでは図示を省略している。

【０１２１】表示部において、ボトムゲート型ＭＯＳＴ
ＦＴを製造するには、まず、図１７の（１）に示すよう
に、基板１上に、モリブデン／タンタル（Ｍｏ・Ｔａ）
合金のスパッタ膜７１（５００〜６００ｎｍ厚）を形成
する。

【０１２２】次いで、図１７（２）に示すように、フォ
トレジスト７０を所定パターンに形成し、これをマスク
にしてＭｏ・Ｔａ膜９をテーパエッチングし、側端部７
１ａが台形状に２０〜４５度でなだらかに傾斜したゲー
ト電極７１を形成する。

【０１２３】次いで、図１７（３）に示すように、フォ
トレジスト７１の除去後に、モリブデン・タンタル合金
膜７１を含む基板１上に、プラズマＣＶＤ法等により、
ＳｉＮ膜（約１００ｎｍ厚）７２とＳｉＯ₂膜（約２０
０ｎｍ厚）７３とを、この順に積層したゲート絶縁膜を
形成する。

【０１２４】次いで、図１８の（４）に示すように、図
１の（１）と同じ工程において、少なくともＴＦＴ形成
領域に、フォトレジスト２を所定パターンに形成し、こ
れをマスクとして上述したと同様に基板１上のゲート絶
縁膜に（更には基板１にも）段差４を適当な形状及び寸
法で複数個形成する。この段差４は、後述の単結晶シリ
コンのグラフォエピタキシャル成長時のシードとなるも
のであって、深さｄ＝０．３〜０．４μｍ、幅ｗ＝２〜
３μｍ、長さ（紙面垂直方向）＝１０〜２０μｍであっ
てよく、底辺と側面のなす角（底角）は直角とする。

【０１２５】次いで、図１８（５）に示すように、フォ
トレジスト２の除去後に、図１の（２）と同じ工程にお
いて、上述したと同様に触媒ＣＶＤ法によって単結晶シ
リコンをグラフォエピタキシャル成長し、厚さ例えば
０．１μｍ程度の単結晶シリコン層７として析出させ
る。この際、下地のゲート電極７１の側端部７１ａはな
だらかな傾斜面となっているので、この面上には、段差
４によるエピタキシャル成長を阻害せず、段切れなしに
単結晶シリコン層７が成長することになる。

【０１２６】次いで、図１８の（６）に示すように、図
２の（６）と同じ工程において、表示部のｎＭＯＳＴＦ
Ｔのゲート部をフォトレジスト１３でカバーし、露出し
たｎＭＯＳＴＦＴのソース／ドレイン領域にリンイオン
１４をドーピング（イオン注入）して、Ｎ^-型層からな
るＬＤＤ部１５を自己整合的に形成する。このとき、ボ
トムゲート電極７１の存在によって表面高低差（又はパ
ターン）を認識し易く、フォトレジスト１３の位置合わ
せ（マスク合わせ）を行い易く、アライメントずれが生
じにくい。

【０１２７】次いで、図１９（７）に示すように、図３
の（７）と同じ工程において、ｎＭＯＳＴＦＴのゲート
部及びＬＤＤ部をフォトレジスト１６でカバーし、露出
した領域にリン又はひ素イオン１７をドーピング（イオ
ン注入）して、ｎＭＯＳＴＦＴのＮ⁺型層からなるソー
ス部１８及びドレイン部１９を形成する。

【０１２８】次いで、図１９の（８）に示すように、図
３の（８）と同じ工程において、ｎＭＯＳＴＦＴの全部
をフォトレジスト２０でカバーし、ポロンイオン２１を
ドーピング（イオン注入）して周辺駆動回路部のｐＭＯ
ＳＴＦＴのＰ⁺層のソース部及びドレイン部を形成す
る。

【０１２９】次いで、図１９の（９）に示すように、図
３の（９）と同じ工程において、能動素子部と受動素子
部をアイランド化するため、フォトレジスト２４を設
け、単結晶シリコン薄膜層を汎用フォトリソグラフィ及
びエッチング技術で選択的に除去する。

【０１３０】次いで、図１９の（１０）に示すように、
図４の（１０）と同じ工程において、プラズマＣＶＤ、
高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＳｉＯ
₂膜５３（約３００ｎｍ厚）とリンシリケートガラス
（ＰＳＧ）膜５４（約３００ｎｍ厚）をこの順に全面に
形成する。なお、ＳｉＯ₂膜５３とＰＳＧ膜５４は上述
した保護膜２５に相当するものである。そして、この状
態で単結晶シリコン膜を上述したと同様に活性化処理す
る。

【０１３１】次いで、図２０の（１１）に示すように、
図４の（１１）と同じ工程において、汎用フォトリソグ
ラフィ及びエッチング技術により、ソース部のコンタク
ト用窓開けを行う。そして、全面に４００〜５００ｎｍ
厚のアルミニウムのスパッタ膜を形成し、汎用フォトリ
ソグラフィ及びエッチング技術により、ＴＦＴのソース
電極２６を形成すると同時に、データライン及びゲート
ラインを形成する。その後に、フォーミングガス中、約
４００℃／１ｈで、シンター処理する。

【０１３２】次いで、図２０の（１２）に示すように、
図４の（１２）と同じ工程において、高密度プラズマＣ
ＶＤ、触媒ＣＶＤ法等により、ＰＳＧ膜（約３００ｎｍ
厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜３
６を全面に形成し、表示用のＴＦＴのドレイン部のコン
タクト用窓開けを行う。

【０１３３】次いで、図２０の（１３）に示すように、
図５の（１３）と同じ工程において、スピンコート等で
２〜３μｍ厚みの感光性樹脂膜２８を形成し、図２０の
（１４）に示すように、汎用フォトリソグラフィ及びエ
ッチング技術により、少なくとも画素部に最適な反射特
性と視野角特性を得るような凹凸形状パターンを形成
し、リフローさせて凹凸粗面２８Ａからなる反射面下部
を形成する。同時に表示用ＴＦＴのドレイン部のコンタ
クト用の樹脂窓開けを行う。

【０１３４】次いで、図２０の（１５）に示すように、
図５の（１５）と同じ工程において、全面に４００〜５
００ｎｍ厚のアルミニウムのスパッタ膜を形成し、汎用
フォトリソグラフィ及びエッチング技術により、表示用
ＴＦＴのドレイン部１９と接続した凹凸形状のアルミニ
ウム反射部２９を形成する。

【０１３５】以上のようにして、触媒ＣＶＤ法により段
差４を低温グラフォエピタキシャル成長のシードとして
形成された単結晶シリコン層７を用いた表示部にボトム
ゲート型のｎＭＯＳＬＤＤ−ＴＦＴ（周辺部ではｐＭＯ
ＳＴＦＴ及びｎＭＯＳＴＦＴからなるＣＭＯＳ駆動回
路）を作り込んだ表示部−周辺駆動回路部一体型のアク
ティブマトリクス基板３０を作製することができる。

【０１３６】図２１は、表示部に設ける上記のボトムゲ
ート型ＭＯＳＴＦＴのゲート絶縁膜をＭｏ・Ｔａの陽極
酸化法で形成した例を示す。

【０１３７】即ち、図１７の（２）の工程後に、図２１
の（３）に示すようにモリブデン・タンタル合金膜７１
を公知の陽極酸化処理することによって、その表面にＴ
ａ₂Ｏ₅からなるゲート絶縁膜７４を１００〜２００ｎ
ｍ厚に形成する。

【０１３８】この後の工程は、図２１の（４）に示すよ
うに、図１８の（４）及び（５）の工程と同様にして段
差４を形成し、触媒ＣＶＤ法により単結晶シリコン膜７
をグラフォエピタキシャル成長した後、図１８の（６）
〜図２０の（１４）の工程と同様にして図２１の（５）
に示すように、アクティブマトリクス基板３０を作製す
る。

【０１３９】次に、表示部において、デュアルゲート型
ＭＯＳＴＦＴを製造するには、まず、図１７の（１）〜
図１８の（５）までの工程は、上述したと同様に行う。

【０１４０】即ち、図２２の（６）に示すように、絶縁
膜７２、７３及び基板１に段差４を形成し、更に、段差
４をシードとして単結晶シリコン層７をグラフォエピタ
キシャル成長させる。次いで、図２の（４）と同じ工程
において、単結晶シリコン薄膜７上の全面に、プラズマ
ＣＶＤ、触媒ＣＶＤ等によりＳｉＯ₂膜（約２００ｎｍ
厚）とＳｉＮ膜（約１００ｎｍ厚）をこの順に連続形成
して絶縁膜８０（これは上述の絶縁膜８に相当）を形成
し、更に、Ｍｏ・Ｔａ合金のスパッタ膜８１（５００〜
６００ｎｍ厚）（これは上述のスパッタ膜９に相当）を
形成する。

【０１４１】次いで、図２２の（７）に示すように、図
２の（５）と同じ工程において、フォトレジストパター
ン１０を形成し、連続したエッチングによりＭｏ・Ｔａ
合金のトップゲート電極８２（これは上述のゲート電極
１２に相当）と、ゲート絶縁膜８３（これは上述のゲー
ト絶縁膜１１に相当）を形成し、単結晶シリコン薄膜層
７を露出させる。

【０１４２】次いで、図２２の（８）に示すように、図
２の（６）と同じ工程において、ｎＭＯＳＴＦＴのトッ
プゲート部をフォトレジスト１３でカバーし、露出した
表示用のｎＭＯＳＴＦＴのソース／ドレイン領域にリン
イオン１４をドーピング（イオン注入）して、Ｎ^-型層
のＬＤＤ部１５を形成する。

【０１４３】次いで、図２２（９）に示すように、図３
の（７）と同じ工程において、ｎＭＯＳＴＦＴのゲート
部及びＬＤＤ部をフォトレジスト１６でカバーし、露出
した領域にリン又はひ素イオン１７をドーピング（イオ
ン注入）して、ｎＭＯＳＴＦＴのＮ⁺型層からなるソー
ス部１８及びドレイン部１９を形成する。

【０１４４】次いで、図２３の（１０）に示すように、
図３の（８）と同じ工程において、ｐＭＯＳＴＦＴのゲ
ート部をフォトレジスト２０でカバーし、露出した領域
にボロンイオン２１をドーピング（イオン注入）して周
辺駆動回路部のｐＭＯＳＴＦＴのＰ⁺層のソース部及び
ドレイン部を形成する。

【０１４５】次いで、図２３の（１１）に示すように、
図３の（９）と同じ工程において、能動素子部と受動素
子部をアイランド化するため、フォトレジスト２４を設
け、能動素子部と受動素子部以外の単結晶シリコン薄膜
層を汎用フォトリソグラフィ及びエッチング技術で選択
的に除去する。

【０１４６】次いで、図２３の（１２）に示すように、
図４の（１０）と同じ工程において、プラズマＣＶＤ、
高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＳｉＯ
₂膜５３（約２００ｎｍ厚）とリンシリケートガラス
（ＰＳＧ）膜５４（約３００ｎｍ厚）を全面に形成す
る。これらの膜５３、５４は上述の保護膜２５に相当す
る。そして、単結晶シリコン層７を活性化処理する。

【０１４７】次いで、図２３の（１３）に示すように、
図４の（１１）と同じ工程において、ソース部のコンタ
クト用窓開けを行う。そして、全面に４００〜５００ｎ
ｍ厚のアルミニウムのスパッタ膜を形成し、汎用フォト
リソグラフィ及びエッチング技術により、ソース電極２
６を形成すると同時に、データライン及びゲートライン
を形成する。

【０１４８】次いで、図２４の（１４）に示すように、
図４の（１２）と同じ工程でＰＳＧ膜（約３００ｎｍ
厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜３
６を全面に形成し、表示用のＴＦＴのドレイン部のコン
タクト用窓開けを行う。

【０１４９】次いで、図２４の（１５）に示すように、
全面に、スピンコート等で２〜３μｍ厚みの感光性樹脂
膜２８を形成し、図２４の（１６）に示すように、図５
の（１４）、（１５）の工程と同様に、少なくとも画素
部に凹凸粗面２８Ａからなる反射面下部を形成し、同時
に表示用ＴＦＴのドレイン部のコンタクト用の樹脂窓開
けを行い、更に表示用ＴＦＴのドレイン部１９と接続し
た、最適な反射特性と視野角特性を得るための凹凸形状
のアルミニウム反射部２９を形成する。

【０１５０】以上のようにして、触媒ＣＶＤ法により段
差４を低温グラフォエピタキシャル成長のシードとして
形成された単結晶シリコン層７を用い、表示部にデュア
ルゲート型のｎＭＯＳＬＤＤＴＦＴを、周辺駆動回路部
にｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴからなるＣＭＯＳ
駆動回路を作り込んだ表示部−周辺駆動回路部一体型の
アクティブマトリクス基板３０を作製することができ
る。

【０１５１】＜第４の実施の形態＞図２５〜図３３は、
本発明の第４の実施の形態を示すものである。

【０１５２】本実施の形態では、上述した実施の形態と
は異なり、トップゲート部のゲート電極をアルミニウム
等の比較的耐熱性の低い材料で形成している。

【０１５３】まず、表示部用及び周辺駆動回路部共にト
ップゲート型ＭＯＳＴＦＴを設ける場合には、上述した
第１の実施の形態における図１の（１）〜（３）までの
工程は同様に行って、図２５の（３）に示すように、周
辺駆動回路部のｐＭＯＳＴＦＴ部にＮ型ウエル７Ａを形
成する。

【０１５４】次いで、図２５の（４）に示すように、周
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部をフォトレジスト１３
でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレイ
ン領域にリンイオン１４を例えば２０ｋＶで５×１０¹³
ａｔｏｍｓ／ｃｍ²のドーズ量でドーピング（イオン注
入）して、Ｎ^-型層からなるＬＤＤ部１５を自己整合的
に形成する。

【０１５５】次いで、図２６の（５）に示すように、周
辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎ
ＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴ
のゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はひ素イオン１７を例えば２
０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でド
ーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ⁺型
層からなるソース部１８及びドレイン部１９とＬＤＤ部
１５とを形成する。この場合、仮想線のようにレジスト
１３を残し、これを覆うようにレジスト１６を設けれ
ば、レジスト１６形成時のマスクの位置合せをレジスト
１３を目安にでき、マスク合せが容易となり、アライメ
ントずれも少なくなる。

【０１５６】次いで、図２６の（６）に示すように、周
辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴ
ＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジス
ト２０でカバーし、露出した領域にボロンイオン２１を
例えば１０ｋＶで５×１０¹⁵ａｔｏｍｓ／ｃｍ²のドー
ズ量でドーピング（イオン注入）してｐＭＯＳＴＦＴの
Ｐ⁺層のソース部２２及びドレイン部２３を形成する。

【０１５７】次いで、レジスト２０の除去後に、図２６
の（７）に示すように、単結晶シリコン層７、７Ａを上
述したと同様に活性化処理し、更に表面にゲート絶縁膜
１２、ゲート電極材料（アルミニウム）１１を形成す
る。ゲート電極材料層１１は真空蒸着又はスパッタ法で
形成可能である。

【０１５８】次いで、上述したと同様に、各ゲート部を
パターニングした後、能動素子部と受動素子部をアイラ
ンド化し、更に図２７の（８）に示すように、ＳｉＯ₂
膜（約２００ｎｍ厚）及びリンシリケートガラス（ＰＳ
Ｇ）膜（約３００ｎｍ厚）をこの順に全面に連続形成し
て保護膜２５を形成する。

【０１５９】次いで、図２７の（９）に示すように、汎
用フォトリソグラフィ及びエッチング技術により、周辺
駆動回路の全ＴＦＴのソース／ドレイン部、及び表示用
ＴＦＴのソース部のコンタクト用窓開けを行う。

【０１６０】そして、全面に５００〜６００ｎｍ厚のア
ルミニウムのスパッタ膜を形成し、汎用フォトリソグラ
フィ及びエッチング技術により、周辺駆動回路及び表示
部のすべてのＴＦＴのソース電極２６と周辺駆動回路部
のドレイン電極２７を形成すると同時に、データライン
及びゲートラインを形成する。その後に、フォーミング
ガス（Ｎ₂＋Ｈ₂）中、約４００℃／１ｈで、シンター
処理する。

【０１６１】次いで、図４の（１２）〜図５の（１５）
と同様にして単結晶シリコン層７を用いた表示部及び周
辺駆動回路部にそれぞれ、アルミニウムをゲート電極と
するトップゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、ｐＭＯ
ＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ駆動回
路を作り込んだ表示部−周辺駆動回路部一体型のアクテ
ィブマトリクス基板３０を作製することができる。

【０１６２】本実施の形態では、単結晶シリコン層７の
活性化処理後にアルミニウムゲート電極１１を形成して
いるので、その活性化処理時の熱の影響はゲート電極材
料の耐熱性とは無関係となるため、トップゲート電極材
料として比較的耐熱性が低く、低コストのアルミニウム
でも使用可能となり、電極材料の選択の幅も広がる。こ
れは、表示部がボトムゲート型ＭＯＳＴＦＴの場合も同
様である。

【０１６３】次に、表示部にデュアルゲート型ＭＯＳＴ
ＦＴ、周辺駆動回路はトップゲート型ＭＯＳＴＦＴを設
ける場合には、上述した第３の実施の形態における図１
７の（１）〜図１８の（５）までの工程は同様に行っ
て、図２８の（５）に示すように、周辺駆動回路部のｐ
ＭＯＳＴＦＴ部にＮ型ウエル７Ａを形成する。

【０１６４】次いで、図２８の（６）に示すように、図
２５の（４）と同様にして、表示部のＴＦＴ部にリンイ
オン１４をドープしてＬＤＤ部１５を形成する。

【０１６５】次いで、図２９の（７）に示すように、図
２６の（５）と同様にして表示部及び周辺駆動回路部の
ｎＭＯＳＴＦＴ部にリンイオン１７をドープしてＮ⁺型
ソース領域１８及びドレイン領域１９をそれぞれ形成す
る。

【０１６６】次いで、図２９の（８）に示すように、図
２６の（６）と同様にして周辺駆動回路部のｐＭＯＳＴ
ＦＴ部にボロンイオン２１をドープしてＰ⁺型ソース領
域２２及びドレイン領域２３をそれぞれ形成する。

【０１６７】次いで、レジスト２０の除去後に、図２９
の（９）に示すように、単結晶シリコン層７をパターニ
ングして能動素子部と受動素子部をアイランド化した
後、図３０の（１０）に示すように、単結晶シリコン層
７、７Ａを上述したと同様に活性化処理し、更に表示部
では表面にゲート絶縁膜８０を形成し、周辺駆動回路部
では表面にゲート絶縁膜１２を形成する。

【０１６８】次いで、図３０の（１１）に示すように、
全面にスパッタ法で成膜したアルミニウムをパターニン
グして、表示部の各上部ゲート電極８３、周辺駆動回路
部の各ゲート電極１１を形成する。

【０１６９】次いで、図３０の（１２）に示すように、
ＳｉＯ₂膜（約２００ｎｍ厚）及びリンシリケートガラ
ス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に全面に連
続形成して保護膜２５を形成する。

【０１７０】次いで、上述したと同様にして、周辺駆動
回路及び表示部のすべてのＴＦＴのソース電極２６と周
辺駆動回路部のドレイン電極２７を形成し、単結晶シリ
コン層７を用いた表示部及び周辺駆動回路部にそれぞ
れ、アルミニウムをゲート電極とするデュアルゲート型
のｎＭＯＳＬＤＤ−ＴＦＴ、ｐＭＯＳＴＦＴ及びｎＭＯ
ＳＴＦＴで構成するＣＭＯＳ駆動回路を作り込んだ表示
部−周辺駆動回路部一体型のアクティブマトリクス基板
３０を作製することができる。

【０１７１】本実施の形態でも、単結晶シリコン層７の
活性化処理後にアルミニウムゲート電極１１、８３を形
成しているので、その活性化処理時の熱の影響はゲート
電極材料の耐熱性とは無関係となるため、トップゲート
電極材料として比較的耐熱性が低く、低コストのアルミ
ニウムでも使用可能となり、電極材料の選択の幅も広が
る。なお、図３０の（１１）の工程でソース電極２６を
（更にはドレイン電極も）同時に形成することができる
が、この場合には製法上のメリットがある。

【０１７２】なお、上述したいずれの実施の形態におい
ても、例えばボトムゲート型又はトップゲート型ＭＯＳ
ＴＦＴを作製するに際し、図３１（Ａ）に概略的に示す
ように、段差４を設けるとこの上に成長する単結晶シリ
コン膜７が薄いために段切れ（接続不良）や細り（抵抗
の増大）を生じることがあるので、ソース電極２６（又
はドレイン電極）との接続を確実に行うためには、図３
１（Ｂ）、（Ｃ）に示すように、その電極を段差４を含
む領域上に被着することが望ましい。

【０１７３】なお、図２５の（４）の工程又は図２８の
（６）の工程において、単結晶シリコン層７上にトップ
ゲート絶縁膜の形成後に、イオン注入、活性化処理し、
その後にトップゲート電極、ソース、ドレイン電極をア
ルミニウムで同時に形成してよい。

【０１７４】また、上記した段差４は、図３２（Ａ）に
示すように、上述の例では基板１に（更にはその上のＳ
ｉＮ等の膜にも）形成したが、例えば図３２（Ｂ）に示
すように、基板１上のＳｉＮ膜５１（これはガラス基板
１からのイオンの拡散ストッパ機能がある。）に形成す
ることもできる。このＳｉＮ膜５１の代わりに、或いは
このＳｉＮ膜の上に上述したゲート絶縁膜７２及び７３
を設け、これに段差４を形成してもよい。

【０１７５】＜第５の実施の形態＞図３３〜図３５は、
本発明の第５の実施の形態を示すものである。

【０１７６】本実施の形態では、上述した段差４の外側
に（即ち、段差以外の基板１上に）各ＴＦＴを形成した
各種の例を示す。なお、単結晶シリコン層７やゲート／
ソース／ドレイン電極２６、２７については簡略に図示
している。

【０１７７】まず、図３３はトップゲート型ＭＯＳＴＦ
Ｔを示すが、（ａ）は段差による凹部４をソース側の一
辺にソース領域に沿って形成し、この凹部以外の基板平
坦面上において単結晶シリコン層７上にゲート絶縁膜１
２及びゲート電極１１を形成している。同様に、（ｂ）
は、段差による凹部４をソース領域のみならずチャンネ
ル長方向にドレイン領域端まで沿って２辺に亘ってＬ字
パターンに形成した例、（ｃ）は同様の凹部４をＴＦＴ
能動領域を囲むように４辺に亘って矩形状に形成した例
を示す。また、（ｄ）は同様の凹部４を３辺に亘って形
成した例、（ｅ）は同様の凹部４を２辺に亘ってＬ字パ
ターンに形成した例であるが、いずれも、隣接する凹部
４−４間は連続していない。

【０１７８】このように、各種パターンの凹部４を形成
可能であると共に、ＴＦＴを凹部４以外の平坦面上に設
けているので、ＴＦＴの作製が容易となる。

【０１７９】図３４は、ボトムゲート型ＭＯＳＴＦＴの
場合であるが、図３３に示した各種パターンの段差（又
は凹部）４を同様に形成することができる。即ち、図３
４（ａ）は図３３（ａ）に対応した例であって、ボトム
ゲート型ＭＯＳＴＦＴを段差による凹部４以外の平坦面
上に形成したものである。同様に、図３４（ｂ）は図３
３（ｂ）に、図３４（ｃ）は図３３（ｃ）や（ｄ）に対
応した例を示す。

【０１８０】図３５は、デュアルゲート型ＭＯＳＴＦＴ
の場合であるが、これも図３３に示した各種パターンの
段差（又は凹部）４を同様に形成することができ、例え
ば図３３（ａ）や（ｃ）に示した段差４の内側領域の平
坦面上にデュアルゲート型ＭＯＳＴＦＴを作製すること
ができる。

【０１８１】＜第６の実施の形態＞図３６〜図３８は、
本発明の第６の実施の形態を示すものである。

【０１８２】図３６の例は、自己整合型ＬＤＤ構造のＴ
ＦＴ、例えばトップゲート型ＬＤＤ−ＴＦＴを複数個連
ねたダブルゲート型ＭＯＳＴＦＴに関するものである。

【０１８３】これによれば、ゲート電極１１を２つに分
岐させ、一方を第１のゲートとして第１のＬＤＤ−ＴＦ
Ｔ用、他方を第２のゲートとしての第２のＬＤＤ−ＴＦ
Ｔ用として用いる（但し、単結晶シリコン層の中央部に
おいてゲート電極間にＮ⁺型領域１００を設け、低抵抗
化を図っている）。この場合、各ゲートに異なる電圧を
印加してもよいし、また何らかの原因で一方のゲートが
動作不能になったとしても、残りのゲートを用いること
によってソース／ドレイン間でのキャリアの移動を行
え、信頼性の高いデバイスを提供できることになる。ま
た、第１のＬＤＤ−ＴＦＴと第２のＬＤＤ−ＴＦＴとを
直列に２個接続して各画素を駆動する薄膜トランジスタ
を形成するようにしたので、オフしているときに、各薄
膜トランジスタのソース−ドレイン間に印加される電圧
を大幅に減少させることができる。したがって、オフ時
に流れるリーク電流を少なくすることができ、液晶ディ
スプレイのコントラスト及び画質を良好に改善すること
ができる。また、上記ＬＤＤトランジスタにおける低濃
度ドレイン領域と同じ半導体層のみを用いて上記２つの
ＬＤＤトランジスタを接続するようにしているので、各
トランジスタ間の接続距離を短くすることができ、この
ためＬＤＤトランジスタを２個つなげても所要面積が大
きくならないようにすることができる。なお、上記の第
１、第２のゲートは互いに完全に分離し、独立して動作
させることも可能である。

【０１８４】図３７の例は、ボトムゲート型ＭＯＳＴＦ
Ｔをダブルゲート構造としたもの（Ａ）と、デュアルゲ
ート型ＭＯＳＴＦＴをダブルゲート構造としたもの
（Ｂ）である。

【０１８５】これらのダブルゲート型ＭＯＳＴＦＴも、
上記のトップゲート型と同様の利点を有するが、このう
ちデュアルゲート型の場合は更に、上下のゲート部のい
ずれかが動作不能となっても一方のゲート部を使用でき
ることも利点である。

【０１８６】図３８には、上記の各ダブルゲート型ＭＯ
ＳＴＦＴの等価回路図を示している。なお、上記におい
ては、ゲートを２つに分岐したが、３つ又はそれ以上に
分岐又は分割することもできる。これらのダブルゲート
またはマルチゲート構造において、チャンネル領域内に
２以上の分岐した同電位のゲート電極を有するか、また
は分割された異電位又は同電位のゲート電極を有してい
てよい。

【０１８７】＜第７の実施の形態＞図３９は、本発明の
第７の実施の形態を示すものであって、ｎＭＯＳＴＦＴ
のデュアルゲート型構造のＴＦＴにおいて、上下のゲー
ト部のいずれか一方をトランジスタ動作させるが、他方
のゲート部は次のように動作させている。

【０１８８】即ち、図３９（Ａ）は、ｎＭＯＳＴＦＴに
おいて、トップゲート側のゲート電極に常に任意の負電
圧を印加してバックチャンネルのリーク電流を低減させ
るものである。トップゲート電極をオープンにする場合
は、ボトムゲート型として使用するときである。また、
図３９（Ｂ）は、ボトムゲート側のゲート電極に常に任
意の負電圧を印加してバックチャンネルのリーク電流を
低減させるものである。この場合も、ボトムゲート電極
をオープンにすると、トップゲート型として使用でき
る。なお、ｐＭＯＳＴＦＴの場合には、常に任意の正電
圧をゲート電極に印加すれば、バックチャンネルのリー
ク電流を減らせる。

【０１８９】いずれも、単結晶シリコン層７と絶縁膜と
の界面は結晶性が悪く、リーク電流が流れやすいが、上
記のような電極の負電圧印加によってリーク電流を遮断
できる。これは、ＬＤＤ構造の効果と併せて、有利とな
る。また、ガラス基板１側から入射する光でリーク電流
が流れることがあるが、ボトムゲート電極で光を遮断す
るので、リーク電流を低減できる。

【０１９０】＜第８の実施の形態＞図４０〜図４８は、
本発明の第８の実施の形態を示すものである。

【０１９１】上述したように、トップゲート型、ボトム
ゲート型、デュアルゲート型の各ＴＦＴはそれぞれ構造
上、機能上の差異又は特長があることから、これらを表
示部と周辺駆動回路部において採用する際に、これら各
部間でＴＦＴを種々に組み合わせて設けることが有利な
ことがある。

【０１９２】例えば、図４０に示すように、表示部にト
ップゲート型、ボトムゲート型、デュアルゲート型のい
ずれかのＭＯＳＴＦＴを採用した場合、周辺駆動回路に
はトップゲート型ＭＯＳＴＦＴ、ボトムゲート型ＭＯＳ
ＴＦＴ、デュアルゲート型ＭＯＳＴＦＴのうち、少なく
ともトップゲート型を採用するか、或いはそれらが混在
することも可能である。この組み合わせは１２通り（N
o.1〜No.12)挙げられる。特に、周辺駆動回路のＭＯＳ
ＴＦＴにデュアルゲート構造を用いると、このようなデ
ュアルゲート構造は、上下のゲート部の選択によってト
ップゲート型にもボトムゲート型にも容易に変更するこ
とができ、また、周辺駆動回路の一部に大きな駆動能力
のＴＦＴが必要な場合は、デュアルゲート型が必要とな
る場合もある。例えば、ＬＣＤ以外の電気光学装置とし
て本発明を有機ＥＬやＦＥＤ等に適用する場合は必要で
あると考えられる。

【０１９３】図４１及び図４２は表示部のＭＯＳＴＦＴ
がＬＤＤ構造でないとき、図４３及び図４４は表示部の
ＭＯＳＴＦＴがＬＤＤ構造であるとき、図４５及び図４
６は周辺駆動回路部のＭＯＳＴＦＴがＬＤＤ構造のＴＦ
Ｔを含むとき、図４７及び図４８は周辺駆動回路部と表
示部の双方がＬＤＤ構造のＭＯＳＴＦＴを含むときのそ
れぞれにおいて、周辺駆動回路部と表示部の各ＭＯＳＴ
ＦＴの組み合わせをチャンネル導電型別に示した各種の
例（No.1〜No.216）を示す。

【０１９４】このように、図４０に示したゲート構造別
の組み合わせは、具体的には図４１〜図４８に示したよ
うになる。これは、周辺駆動回路部がトップゲート型と
他のゲート型との混在したＭＯＳＴＦＴからなっている
場合も、同様の組み合わせが可能である。なお、図４０
〜図４８に示したＴＦＴの各種組合せは、ＴＦＴのチャ
ンネル領域などを単結晶シリコンで形成する場合に限ら
ず、多結晶シリコンや、アモルファスシリコン（但し、
表示部のみ）で形成する場合も同様に適用可能である。

【０１９５】＜第９の実施の形態＞図４９〜図５０は、
本発明の第９の実施の形態を示すものである。

【０１９６】本実施の形態では、アクティブマトリクス
駆動ＬＣＤにおいて、周辺駆動回路部は、駆動能力の向
上の点から、本発明に基づいて上述の単結晶シリコン層
を用いたＴＦＴを設ける。但し、これはトップゲート型
に限らず、他のゲート型が混在してよいし、チャンネル
導電型も種々であってもよく、また単結晶シリコン層以
外の多結晶シリコン層を用いたＭＯＳＴＦＴが含まれて
いてもよい。これに対し、表示部のＭＯＳＴＦＴは、単
結晶シリコン層を用いるのが望ましいが、これに限ら
ず、多結晶シリコンやアモルファスシリコン層を用いた
ものであってよく、或いは３種のシリコン層の少なくと
も２種が混在したものであってもよい。但し、表示部を
ｎＭＯＳＴＦＴで形成するときは、アモルファスシリコ
ン層を用いても実用的なスイッチング速度は得られる
が、単結晶シリコン又は多結晶シリコン層の方がＴＦＴ
面積を小さくでき、画素欠陥の減少の面でもアモルファ
スシリコンよりは有利である。なお、既述したグラフォ
エピタキシャル成長時に単結晶シリコンだけでなく、多
結晶シリコンも同時に生じ、いわゆるＣＧＳ（Continuo
us grain silicon）構造も含まれることもあるが、これ
も能動素子と受動素子の形成に利用できる。

【０１９７】図４９には、各部間でのＭＯＳＴＦＴの各
種組み合わせ例（Ａ）、（Ｂ）、（Ｃ）を示し、図５０
にはその具体例を例示した。単結晶シリコンを用いる
と、電流駆動能力が向上するため、素子を小さくでき、
大画面化が可能となり、表示部では開口率が向上する。

【０１９８】なお、周辺駆動回路部では、上記のＭＯＳ
ＴＦＴだけでなく、ダイオード、キャパシタンス、抵
抗、インダクタンス等を集積した電子回路が絶縁基板
（ガラス基板等）に一体形成されてよいことは勿論であ
る。

【０１９９】＜第１０の実施の形態＞図５１は、本発明
の第１０の実施の形態例を示すものである。

【０２００】本実施の形態は、上述した各実施の形態が
アクティブマトリクス駆動の例についてのものであるの
に対し、本発明をパッシブマトリクス駆動に適用したも
のである。

【０２０１】即ち、表示部は、上述したＭＯＳＴＦＴの
如きスイッチング素子を設けず、対向する基板に形成し
た一対の電極間に印加する電圧による電位差でのみ表示
部の入射光又は反射光が調光される。こうした調光素子
には、反射型、透過型のＬＣＤをはじめ、有機ＥＬ（エ
レクトロルミネセンス表示素子）、ＦＥＤ（電界放出型
表示素子）、ＬＥＰＤ（発光ポリマー表示素子）、ＬＥ
Ｄ（発光ダイオード表示素子）なども含まれる。

【０２０２】＜第１１の実施の形態＞図５２は、本発明
の第１１の実施の形態を示すものである。

【０２０３】本実施の形態は、本発明をＬＣＤ以外の電
気光学装置である有機又は無機ＥＬ（エレクトロルミネ
センス表示素子）やＦＥＤ（電界放出型表示素子）、Ｌ
ＥＰＤ（発光ポリマー表示素子）、ＬＥＤ（発光ダイオ
ード表示素子）などに適用したものである。

【０２０４】即ち、図５２（Ａ）には、アクティブマト
リクス駆動のＥＬ素子を示し、例えばアモルファス有機
化合物を用いた有機ＥＬ層（又はＺｎＳ：Ｍｎを用いた
無機ＥＬ層）９０を基板１上に設け、その下部に既述し
た透明電極（ＩＴＯ）４１を形成し、上部に陰極９１を
形成し、これら両極間の電圧印加によって所定色の発光
がフィルタ６１を通して得られる。

【０２０５】この際、アクティブマトリクス駆動により
透明電極４１へデータ電圧を印加するために、基板１上
の段差４をシードとして触媒ＣＶＤ法によりグラフォエ
ピタキシャル成長させた単結晶シリコン層を用いた本発
明による単結晶シリコンＭＯＳＴＦＴ（即ち、ｎＭＯＳ
ＬＤＤ−ＴＦＴ）が基板１上に作り込まれている。同様
のＴＦＴは周辺駆動回路にも設けられる。このＥＬ素子
は、単結晶シリコン層を用いたＭＯＳＬＤＤ−ＴＦＴで
駆動しているので、スイッチング速度が早く、またリー
ク電流も少ない。なお、上記のフィルタ６１は、ＥＬ層
９０が特定色を発光するものであれば、省略可能であ
る。

【０２０６】なお、ＥＬ素子の場合、駆動電圧が高いた
め、周辺駆動回路部には、上記のＭＯＳＴＦＴ以外に、
高耐圧のドライバ素子（高耐圧ｃＭＯＳＴＦＴとバイポ
ーラ素子など）を設けるのが有利である。

【０２０７】図５２（Ｂ）は、パッシブマトリクス駆動
のＦＥＤを示すが、対向するガラス基板１−３２間の真
空部において、両電極９２−９３間の印加電圧によって
冷陰極９４から放出された電子をゲートライン９５の選
択によって対向する螢光体層９６へ入射させ、所定色の
発光を得るものである。

【０２０８】ここで、エミッタライン９２は、周辺駆動
回路へ導かれ、データ電圧で駆動されるが、その周辺駆
動回路には、本発明に基づいて単結晶シリコン層を用い
たＭＯＳＴＦＴが設けられ、エミッタライン９２の高速
駆動に寄与している。なお、このＦＥＤは、各画素に上
記のＭＯＳＴＦＴを接続することにより、アクティブマ
トリクス駆動させることも可能である。

【０２０９】なお、図５２（Ａ）の素子において、ＥＬ
層９０の代わりに公知の発光ポリマーを用いれば、パッ
シブマトリクス又はアクティブマトリクス駆動の発光ポ
リマー表示装置（ＬＥＰＤ）として構成することができ
る。その他、図５２（Ｂ）の素子において、ダイアモン
ド薄膜をカソード側に用いたＦＥＤと類似のデバイスも
構成できる。また、発光ダイオードにおいて、発光部に
本発明によりエピタキシャル成長させた単結晶シリコン
のＭＯＳＴＦＴにより、例えばガリウム系（ガリウム・
アルミニウム・ひ素など）の膜からなる発光部を駆動で
きる。或いは、本発明のエピタキシャル成長法で発光部
の膜を単結晶成長させることも考えられる。

【０２１０】以上に述べた本発明の実施の形態は、本発
明の技術的思想に基いて種々変形が可能である。

【０２１１】例えば、上述した触媒ＣＶＤ法による単結
晶シリコン膜７の成膜時に、ジボラン（Ｂ₂Ｈ₆）、ホ
スフィン（ＰＨ₃）、アルシン（ＡｓＨ₃）、スチビン
（ＳｂＨ₃）などを供給し、この供給ガスの分解により
例えばボロン、リン、アンチモン、ひ素などを単結晶シ
リコ膜７に適量ドープすれば、成長するシリコンエピタ
キシャル成長層７のＰ型又はＮ型の導電型や、そのキャ
リア濃度を任意に制御することができる。また、単結晶
シリコン膜７は、高密度プラズマＣＶＤ法、例えばＥＣ
Ｒ（電子サイクロトロン共鳴）ＣＶＤによっても形成可
能である。

【０２１２】また、ガラス基板からのイオンの拡散防止
のために基板表面にＳｉＮ膜（例えば５０〜２００ｎｍ
厚）、更には必要に応じてＳｉＯ₂膜（例えば１００ｎ
ｍ厚）を設けてよく、またこれらの膜に既述した如き段
差４を形成してもよい。上述した段差はＲＩＥ以外にも
イオンミリング法などによっても形成可能である。

【０２１３】また、本発明は周辺駆動回路のＴＦＴに好
適なものであるが、それ以外にもダイオードなどの素子
の能動領域や、抵抗、インダクタンスなどの受動領域を
本発明による単結晶シリコン層で形成することも可能で
ある。

【０２１４】

【発明の作用効果】本発明によれば、基板に形成した上
記段差をシードにして触媒ＣＶＤ法や高密度プラズマＣ
ＶＤ法等で単結晶シリコンをグラフォエピタキシャル成
長させ、得られた単結晶シリコン薄膜層の如き単結晶半
導体層を表示部−周辺駆動回路一体型のＬＣＤなどの電
気光学装置の周辺駆動回路部のトップゲート型ＭＯＳＴ
ＦＴなどの能動素子と受動素子の少なくとも能動素子に
用いているので、次の（Ａ）〜（Ｆ）に示す顕著な作用
効果を得ることができる。

【０２１５】（Ａ）所定形状／寸法の段差を基板に形成
し、その段差の底辺の角をシードとしてグラフォエピタ
キシャル成長させることにより、５４０ｃｍ²／ｖ・ｓ
ｅｃ以上の高い電子移動度の単結晶シリコン薄膜の如き
単結晶半導体層が得られるので、高性能ドライバ内蔵の
表示用薄膜半導体装置などの電気光学装置の製造が可能
となる。

【０２１６】（Ｂ）特にこの単結晶シリコン薄膜による
単結晶シリコントップゲート型ＭＯＳＴＦＴは、高いス
イッチング特性を有し、ＬＤＤ構造を有するｎＭＯＳ又
はｐＭＯＳ又はｃＭＯＳＴＦＴの表示部と、高い駆動能
力のｃＭＯＳ、又はｎＭＯＳ又はｐＭＯＳＴＦＴ又はこ
れらの混在からなる周辺駆動回路とを一体化した構成が
可能となり、高画質、高精細、狭額縁、高効率、大画面
の表示パネルが実現する。

【０２１７】（Ｃ）上記した段差をグラフォエピタキシ
ャル成長のシードとして用い、かつこの段差上に、触媒
ＣＶＤ法（触媒を用いた化学的気相成長：基板温度２０
０〜８００℃、特に２００〜６００℃）等の低温成膜技
術で単結晶シリコン層を形成できるから、基板上に低温
で単結晶シリコンなどの単結晶半導体層を均一に形成す
ることができる。従って、歪点の比較的低いガラス基板
や耐熱性有機基板などの入手し易く、低コストで物性も
良好な基板を用いることができ、また基板の大型化も可
能となる。

【０２１８】（Ｄ）固相成長法の場合のような中温で長
時間のアニールや、エキシマレーザーアニールが不要と
なるから、生産性が高く、高価な製造設備が不要でコス
トダウンが可能となる。

【０２１９】（Ｅ）このグラフォエピタキシャル成長で
は、触媒ＣＶＤ等のガス組成比や、基板加熱温度、冷却
速度等の調整により、広範囲のＰ型又はＮ型等の導電型
と高移動度の単結晶シリコン薄膜が容易に得られるの
で、Ｖｔｈ調整が容易であり、低抵抗化による高速動作
が可能である。

【０２２０】（Ｆ）また、触媒ＣＶＤ等による単結晶シ
リコンの成膜時に３族又は５族の不純物元素（ボロン、
リン、アンチモン、ひ素、ビスマス、アルミニウムな
ど）をドーピングガスから別途適量ドープしておけば、
グラフォエピタキシャル成長による単結晶シリコン薄膜
の不純物種及び／又はその濃度、即ちＰ型／Ｎ型の導電
型及び／又はキャリア濃度を任意に制御することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態によるＬＣＤ（液晶
表示装置）の製造プロセスを工程順に示す断面図であ
る。

【図２】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。

【図３】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。

【図４】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。

【図５】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。

【図６】同、ＬＣＤの要部断面図である。

【図７】同、ＬＣＤの製造の用いる触媒ＣＶＤ装置の概
略図である。

【図８】非晶質基板上のシリコン結晶成長の状況を説明
するための概略斜視図である。

【図９】グラフォエピタキシャル成長技術における各種
段差形状とシリコン成長結晶方位を示す概略断面図であ
る。

【図１０】本発明の第１の実施の形態によるＬＣＤの全
体の概略レイアウトを示す斜視図である。

【図１１】同、ＬＣＤの等価回路図である。

【図１２】同、ＬＣＤの概略構成図である。

【図１３】本発明の第２の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。

【図１４】同、ＬＣＤの要部断面図である。

【図１５】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図１６】本発明の第３の実施の形態によるＬＣＤの要
部断面図である。

【図１７】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図１８】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図１９】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２０】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２１】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２２】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２３】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２４】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２５】本発明の第４の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。

【図２６】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２７】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２８】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図２９】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図３０】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。

【図３１】同、ＬＣＤの製造時の要部断面図である。

【図３２】同、ＬＣＤの製造時の要部断面図である。

【図３３】本発明の第５の実施の形態によるＬＣＤの各
種ＴＦＴを示す平面図又は断面図である。

【図３４】同、ＬＣＤの製造時の各種ＴＦＴを示す断面
図である。

【図３５】同、ＬＣＤの要部断面図である。

【図３６】本発明の第６の実施の形態によるＬＣＤの要
部断面図又は平面図である。

【図３７】同、ＬＣＤの各種ＴＦＴの要部断面図であ
る。

【図３８】同、ＬＣＤのＴＦＴの等価回路図である。

【図３９】本発明の第７の実施の形態によるＬＣＤのＴ
ＦＴの要部断面図である。

【図４０】本発明の第８の実施の形態によるＬＣＤの各
部ＴＦＴの組み合せを示す図である。

【図４１】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。

【図４２】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。

【図４３】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。

【図４４】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。

【図４５】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。

【図４６】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。

【図４７】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。

【図４８】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。

【図４９】本発明の第９の実施の形態によるＬＣＤの概
略レイアウト図である。

【図５０】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。

【図５１】本発明の第１０の実施例によるデバイスの概
略レイアウト図である。

【図５２】本発明の第１１の実施の形態によるＥＬ及び
ＦＥＤの要部断面図である。

【符号の説明】

１…ガラス（又は石英）基板、４…段差、７…単結晶シ
リコン層、９…Ｍｏ・Ｔａ層、１１…ゲート電極、１２
…ゲート酸化膜、１４、１７…Ｎ型不純物イオン、１５
…ＬＤＤ部、１８、１９…Ｎ⁺型ソース又はドレイン領
域、２１…Ｐ型不純物イオン、２２、２３…Ｐ⁺型ソー
ス又はドレイン領域、２５、３６…絶縁膜、２６、２
７、３１、４１…電極、２８…平坦化膜、２８Ａ…粗面
（凹凸）、２９…反射膜（又は電極）、３０…ＬＣＤ
（ＴＦＴ）基板、３３、３４…配向膜、３５…液晶、３
７、４６…カラーフィルタ層、４３…ブラックマスク
層、１００…水素化ケイ素ガス、１０１…堆積室、１０
３…触媒体、１０４…外部加熱手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐藤勇一東京都品川区北品川６丁目７番35号ソニー株式会社内 (72)発明者矢木肇東京都品川区北品川６丁目７番35号ソニー株式会社内Ｆターム(参考） 2H092 GA16 GA17 GA22 HA03 HA05 JA24 JA25 JA26 JA29 JA33 JA35 JA43 JA46 JA47 JB03 JB07 JB44 JB52 JB57 JB58 JB67 KA03 KA07 KA12 KA18 KA24 KB13 KB21 KB26 MA03 MA07 MA13 MA17 MA27 MA28 MA30 MA41 NA05 NA21 NA25 PA01 PA08 PA09 PA12 RA10

Claims

【特許請求の範囲】

【請求項１】画素電極が配された表示部と、この表示
部の周辺に配された周辺駆動回路部とを第１の基板上に
有し、この第１の基板と第２の基板との間に所定の光学
材料を介在させてなる電気光学装置の製造方法におい
て、前記第１の基板の一方の面上に段差を形成する工程と、前記段差を含む前記第１の基板上に、触媒ＣＶＤ法又は
高密度プラズマＣＶＤ法等により前記段差をシードとし
て単結晶シリコン層の如き単結晶半導体層をグラフォエ
ピタキシャル成長させる工程と、この単結晶半導体層に所定の処理を施して能動素子及び
受動素子のうちの少なくとも能動素子を形成する工程と
を有することを特徴とする、電気光学装置の製造方法。
【請求項２】前記単結晶シリコン層の成長後に、この単結晶シリコン層に所定の処理を施してチャンネル
領域、ソース領域及びドレイン領域を形成する工程と、前記チャンネル領域の上部にゲート部を形成して、前記
周辺駆動回路部の少なくとも一部を構成するトップゲー
ト型の第１の薄膜トランジスタを形成する工程とを有す
る、請求項１に記載した、電気光学装置の製造方法。
【請求項３】断面において底面に対し側面が直角状若
しくは下端側へ傾斜状となるような凹部として前記段差
を形成し、この段差を前記単結晶シリコン層のグラフォ
エピタキシャル成長時のシードとする、請求項１に記載
した電気光学装置の製造方法。
【請求項４】前記段差をドライエッチングによって絶
縁基板に形成し、前記単結晶シリコン層を２００〜８０
０℃で形成する、請求項１に記載した電気光学装置の製
造方法。
【請求項５】前記触媒ＣＶＤ法による前記単結晶シリ
コン層の形成に際し、水素化ケイ素を主成分とするガス
を加熱された触媒体に接触させて分解させ、前記第１の
基板上に前記単結晶シリコン層を堆積させる、請求項１
に記載した電気光学装置の製造方法。
【請求項６】前記水素化ケイ素としてモノシラン、ジ
シラン、トリシラン及びテトラシラン等のシランを使用
し、前記触媒体としてタングステン、酸化トリウムを含
有するタングステン、モリブデン、白金、パラジウム、
シリコン、アルミナ、金属を付着したセラミックス、及
び炭化ケイ素からなる群より選ばれた少なくとも１種の
材料を使用する、請求項５に記載した電気光学装置の製
造方法。
【請求項７】前記第１の基板上に拡散バリア層を形成
し、この上に前記単結晶シリコン層を形成する、請求項
１に記載した電気光学装置の製造方法。
【請求項８】前記単結晶シリコン層の成膜時に３族又
は５族の不純物元素を混入させ、これによって前記単結
晶シリコン層の不純物種及び／又はその濃度を制御す
る、請求項１に記載した電気光学装置の製造方法。
【請求項９】前記第１の薄膜トランジスタを、前記第
１の基板及び／又はその上の膜に形成した前記段差によ
る基板凹部内及び／又は外に設ける、請求項２に記載し
た電気光学装置の製造方法。
【請求項１０】前記第１の薄膜トランジスタの前記チ
ャンネル領域、前記ソース領域及び前記ドレイン領域で
形成される素子領域の少なくとも一辺に沿って、前記段
差を形成する、請求項２に記載した電気光学装置の製造
方法。
【請求項１１】前記単結晶シリコン層の成長後、この
単結晶シリコン層上にゲート絶縁膜とゲート電極とから
なる上部ゲート部を形成し、この上部ゲート部をマスク
として前記単結晶シリコン層に３族又は５族の不純物元
素を導入して前記チャンネル領域、前記ソース領域及び
前記ドレイン領域を形成する、請求項２に記載した電気
光学装置の製造方法。
【請求項１２】前記周辺駆動回路部において、前記第
１の薄膜トランジスタ以外に、多結晶又はアモルファス
シリコン層をチャンネル領域とし、このチャンネル領域
の上部及び／又は下部にゲート部を有するトップゲート
型、ボトムゲート型又はデュアルゲート型の薄膜トラン
ジスタ、或いは、前記単結晶シリコン層又は多結晶シリ
コン層又はアモルファスシリコン層を用いたダイオー
ド、抵抗、キャパシタンス、インダクタンス素子などを
設ける、請求項２に記載した電気光学装置の製造方法。
【請求項１３】前記表示部において前記画素電極をス
イッチングするためのスイッチング素子を前記第１の基
板上に設ける、請求項２に記載した電気光学装置の製造
方法。
【請求項１４】前記第１の薄膜トランジスタを、チャ
ンネル領域の上部及び／又は下部にゲート部を有するト
ップゲート型、ボトムゲート型又はデュアルゲート型の
中から選ばれた少なくともトップゲート型とし、かつ、
前記スイッチング素子として、前記トップゲート型、前
記ボトムゲート型又は前記デュアルゲート型の第２の薄
膜トランジスタを形成する、請求項１３に記載した電気
光学装置の製造方法。
【請求項１５】前記第２の薄膜トランジスタがボトム
ゲート型又はデュアルゲート型であるときは、前記チャ
ンネル領域の下部に耐熱性材料からなる下部ゲート電極
を設け、このゲート電極上にゲート絶縁膜を形成して下
部ゲート部を形成した後、前記段差の形成工程を含めて
前記第１の薄膜トランジスタと共通の工程を経て前記第
２の薄膜トランジスタを形成する、請求項１４に記載し
た電気光学装置の製造方法。
【請求項１６】前記第２の薄膜トランジスタの上部ゲ
ート電極と前記第１の薄膜トランジスタのゲート電極と
を共通の材料で形成する、請求項１５に記載した電気光
学装置の製造方法。
【請求項１７】前記下部ゲート部上に前記単結晶シリ
コン層を形成した後、この単結晶シリコン層に３族又は
５族の不純物元素を導入し、ソース及びドレイン領域を
形成した後に、活性化処理を行う、請求項１５に記載し
た電気光学装置の製造方法。
【請求項１８】前記単結晶シリコン層の形成後にレジ
ストをマスクとして前記第１及び第２の薄膜トランジス
タの各ソース及びドレイン領域を前記不純物元素のイオ
ン注入で形成し、このイオン注入後に前記活性化処理を
行い、ゲート絶縁膜の形成後に、前記第１の薄膜トラン
ジスタのゲート電極と、必要あれば前記第２の薄膜トラ
ンジスタの上部ゲート電極とを形成する、請求項１７に
記載した電気光学装置の製造方法。
【請求項１９】前記薄膜トランジスタがトップゲート
型のとき、前記単結晶シリコン層の形成後にレジストを
マスクとして前記第１及び第２の薄膜トランジスタの各
ソース及びドレイン領域を不純物元素のイオン注入で形
成し、このイオン注入後に活性化処理を行い、しかる後
に前記第１及び第２の薄膜トランジスタのゲート絶縁膜
とゲート電極とからなる各ゲート部を形成する、請求項
１４に記載した電気光学装置の製造方法。
【請求項２０】前記薄膜トランジスタがトップゲート
型のとき、前記単結晶シリコン層の形成後に前記第１及
び第２の薄膜トランジスタの各ゲート絶縁膜と耐熱性材
料からなる各ゲート電極とを形成して各ゲート部を形成
し、これらのゲート部をマスクとして各ソース及びドレ
イン領域を不純物元素のイオン注入で形成し、このイオ
ン注入後に活性化処理を行う、請求項１４に記載した電
気光学装置の製造方法。
【請求項２１】前記周辺駆動回路部及び前記表示部の
薄膜トランジスタとしてｎチャンネル型、ｐチャンネル
型又は相補型の絶縁ゲート電界効果トランジスタを構成
する、請求項１４に記載した電気光学装置の製造方法。
【請求項２２】前記周辺駆動回路部の前記薄膜トラン
ジスタを相補型とｎチャンネル型との組、相補型とｐチ
ャンネル型との組、又は相補型とｎチャンネル型とｐチ
ャンネル型との組で形成する、請求項２１に記載した電
気光学装置の製造方法。
【請求項２３】前記周辺駆動回路部及び／又は前記表
示部の薄膜トランジスタの少なくとも一部をＬＤＤ（Li
ghtly doped drain)構造とし、このＬＤＤ構造をゲート
とソース又はドレインとの間にＬＤＤ部が存在するシン
グルタイプ、又はゲートとソース及びドレインとの間に
ＬＤＤ部をそれぞれ有するダブルタイプとする、請求項
１４に記載した電気光学装置の製造方法。
【請求項２４】前記ＬＤＤ構造を形成する際に用いた
レジストマスクを残して、これを覆うレジストマスクを
用いてソース領域及びドレイン領域形成用のイオン注入
を行う、請求項２３に記載した電気光学装置の製造方
法。
【請求項２５】前記第１の基板の一方の面上に段差を
形成し、この段差を含む前記基板上に単結晶、多結晶又
はアモルファスシリコン層を形成し、前記単結晶、多結
晶又はアモルファスシリコン層をチャンネル領域、ソー
ス領域及びドレイン領域とし、その上部及び／又は下部
にゲート部を有する前記第２の薄膜トランジスタを形成
する、請求項１４に記載した電気光学装置の製造方法。
【請求項２６】断面において底面に対し側面が直角状
若しくは下端側へ傾斜状となるような凹部として前記段
差を形成し、この段差を前記単結晶シリコン層のグラフ
ォエピタキシャル成長時のシードとする、請求項２５に
記載した電気光学装置の製造方法。
【請求項２７】前記第１及び／又は第２の薄膜トラン
ジスタのソース又はドレイン電極を前記段差を含む領域
上に形成する、請求項２５に記載した電気光学装置の製
造方法。
【請求項２８】前記第２の薄膜トランジスタを、前記
第１の基板及び／又はその上の膜に形成した前記段差に
よる基板凹部内及び／又は外に設ける、請求項２５に記
載した電気光学装置の製造方法。
【請求項２９】前記単結晶、多結晶又はアモルファス
シリコン層の３族又は５族の不純物種及び／又はその濃
度を制御する、請求項２５に記載した電気光学装置の製
造方法。
【請求項３０】前記第２の薄膜トランジスタの前記チ
ャンネル領域、前記ソース領域及び前記ドレイン領域で
形成される素子領域の少なくとも一辺に沿って前記段差
を形成する、請求項２５に記載した電気光学装置の製造
方法。
【請求項３１】前記単結晶、多結晶又はアモルファス
シリコン層下のゲート電極をその側端部にて台形状にす
る、請求項２５に記載した電気光学装置の製造方法。
【請求項３２】前記第１の基板と前記単結晶、多結晶
又はアモルファスシリコン層との間に拡散バリア層を設
ける、請求項２５に記載した電気光学装置の製造方法。
【請求項３３】前記第１の基板としてガラス基板又は
耐熱性有機基板を使用する、請求項１に記載した電気光
学装置の製造方法。
【請求項３４】前記第１の基板を光学的に不透明又は
透明とする、請求項１に記載した電気光学装置の製造方
法。
【請求項３５】前記画素電極を反射型又は透過型の表
示部用として設ける、請求項１に記載した電気光学装置
の製造方法。
【請求項３６】前記表示部に前記画素電極とカラーフ
ィルタ層との積層構造を設ける、請求項１に記載した電
気光学装置の製造方法。
【請求項３７】前記画素電極が反射電極であるとき
は、樹脂膜に凹凸を形成し、この上に画素電極を設け、
また前記画素電極が透明電極であるときは、透明平坦化
膜によって表面を平坦化し、この平坦化面上に前記画素
電極を設ける、請求項１に記載した電気光学装置の製造
方法。
【請求項３８】前記表示部を前記スイッチング素子に
よる駆動で発光又は調光を行うように構成する、請求項
１３に記載した電気光学装置の製造方法。
【請求項３９】前記表示部に複数の前記画素電極をマ
トリクス状に配列し、これらの画素電極のそれぞれに前
記スイッチング素子を接続する、請求項１３に記載した
電気光学装置の製造方法。
【請求項４０】液晶表示装置、エレクトロルミネセン
ス表示装置、電界放出型表示装置、発光ポリマー表示装
置、発光ダイオード表示装置などとして製造する、請求
項１に記載した電気光学装置の製造方法。
【請求項４１】画素電極が配された表示部と、この表
示部の周辺に配された周辺駆動回路部とを基板上に有す
る電気光学装置用の駆動基板の製造方法において、前記基板の一方の面上に段差を形成する工程と、前記段差を含む前記基板上に、触媒ＣＶＤ法又は高密度
プラズマＣＶＤ法等により前記段差をシードとして単結
晶シリコン層の如き単結晶半導体層をグラフォエピタキ
シャル成長させる工程と、この単結晶半導体層に所定の処理を施して能動素子及び
受動素子のうちの少なくとも能動素子を形成する工程と
を有することを特徴とする、電気光学装置用の駆動基板
の製造方法。
【請求項４２】前記単結晶シリコン層の成長後に、この単結晶シリコン層に所定の処理を施してチャンネル
領域、ソース領域及びドレイン領域を形成する工程と、前記チャンネル領域の上部にゲート部を形成して、前記
周辺駆動回路部の少なくとも一部を構成するトップゲー
ト型の第１の薄膜トランジスタを形成する工程とを有す
る、請求項４１に記載した、電気光学装置用の駆動基板
の製造方法。
【請求項４３】断面において底面に対し側面が直角状
若しくは下端側へ傾斜状となるような凹部として前記段
差を形成し、この段差を前記単結晶シリコン層のグラフ
ォエピタキシャル成長時のシードとする、請求項４１に
記載した電気光学装置用の駆動基板の製造方法。
【請求項４４】前記段差をドライエッチングによって
絶縁基板に形成し、前記単結晶シリコン層を２００〜８
００℃で形成する、請求項４１に記載した電気光学装置
用の駆動基板の製造方法。
【請求項４５】前記触媒ＣＶＤ法による前記単結晶シ
リコン層の形成に際し、水素化ケイ素を主成分とするガ
スを加熱された触媒体に接触させて分解させ、前記第１
の基板上に前記単結晶シリコン層を堆積させる、請求項
４１に記載した電気光学装置用の駆動基板の製造方法。
【請求項４６】前記水素化ケイ素としてモノシラン、
ジシラン、トリシラン及びテトラシラン等のシランを使
用し、前記触媒体としてタングステン、酸化トリウムを
含有するタングステン、モリブデン、白金、パラジウ
ム、シリコン、アルミナ、金属を付着したセラミック
ス、及び炭化ケイ素からなる群より選ばれた少なくとも
１種の材料を使用する、請求項４５に記載した電気光学
装置用の駆動基板の製造方法。
【請求項４７】前記基板上に拡散バリア層を形成し、
この上に前記単結晶シリコン層を形成する、請求項４１
に記載した電気光学装置用の駆動基板の製造方法。
【請求項４８】前記単結晶シリコン層の成膜時に３族
又は５族の不純物元素を混入させ、これによって前記単
結晶シリコン層の不純物種及び／又はその濃度を制御す
る、請求項４１に記載した電気光学装置用の駆動基板の
製造方法。
【請求項４９】前記第１の薄膜トランジスタを、前記
基板及び／又はその上の膜に形成した前記段差による基
板凹部内及び／又は外に設ける、請求項４２に記載した
電気光学装置用の駆動基板の製造方法。
【請求項５０】前記第１の薄膜トランジスタの前記チ
ャンネル領域、前記ソース領域及び前記ドレイン領域で
形成される素子領域の少なくとも一辺に沿って、前記段
差を形成する、請求項４２に記載した電気光学装置用の
駆動基板の製造方法。
【請求項５１】前記単結晶シリコン層の成長後、この
単結晶シリコン層上にゲート絶縁膜とゲート電極とから
なる上部ゲート部を形成し、この上部ゲート部をマスク
として前記単結晶シリコン層に３族又は５族の不純物元
素を導入して前記チャンネル領域、前記ソース領域及び
前記ドレイン領域を形成する、請求項４２に記載した電
気光学装置用の駆動基板の製造方法。
【請求項５２】前記周辺駆動回路部において、前記第
１の薄膜トランジスタ以外に、多結晶又はアモルファス
シリコン層をチャンネル領域とし、このチャンネル領域
の上部及び／又は下部にゲート部を有するトップゲート
型、ボトムゲート型又はデュアルゲート型の薄膜トラン
ジスタ、或いは、前記単結晶シリコン層又は多結晶シリ
コン層又はアモルファスシリコン層を用いたダイオー
ド、抵抗、キャパシタンス、インダクタンス素子などを
設ける、請求項４２に記載した電気光学装置用の駆動基
板の製造方法。
【請求項５３】前記表示部において前記画素電極をス
イッチングするためのスイッチング素子を前記基板上に
設ける、請求項４２に記載した電気光学装置用の駆動基
板の製造方法。
【請求項５４】前記第１の薄膜トランジスタを、チャ
ンネル領域の上部及び／又は下部にゲート部を有するト
ップゲート型、ボトムゲート型又はデュアルゲート型の
中から選ばれた少なくともトップゲート型とし、かつ、
前記スイッチング素子として、前記トップゲート型、前
記ボトムゲート型又は前記デュアルゲート型の第２の薄
膜トランジスタを形成する、請求項５３に記載した電気
光学装置用の駆動基板の製造方法。
【請求項５５】前記第２の薄膜トランジスタがボトム
ゲート型又はデュアルゲート型であるときは、前記チャ
ンネル領域の下部に耐熱性材料からなる下部ゲート電極
を設け、このゲート電極上にゲート絶縁膜を形成して下
部ゲート部を形成した後、前記段差の形成工程を含めて
前記第１の薄膜トランジスタと共通の工程を経て前記第
２の薄膜トランジスタを形成する、請求項５４に記載し
た電気光学装置用の駆動基板の製造方法。
【請求項５６】前記第２の薄膜トランジスタの上部ゲ
ート電極と前記第１の薄膜トランジスタのゲート電極と
を共通の材料で形成する、請求項５５に記載した電気光
学装置用の駆動基板の製造方法。
【請求項５７】前記下部ゲート部上に前記単結晶シリ
コン層を形成した後、この単結晶シリコン層に３族又は
５族の不純物元素を導入し、ソース及びドレイン領域を
形成した後に、活性化処理を行う、請求項５５に記載し
た電気光学装置用の駆動基板の製造方法。
【請求項５８】前記単結晶シリコン層の形成後にレジ
ストをマスクとして前記第１及び第２の薄膜トランジス
タの各ソース及びドレイン領域を前記不純物元素のイオ
ン注入で形成し、このイオン注入後に前記活性化処理を
行い、ゲート絶縁膜の形成後に、前記第１の薄膜トラン
ジスタのゲート電極と、必要あれば前記第２の薄膜トラ
ンジスタの上部ゲート電極とを形成する、請求項５７に
記載した電気光学装置用の駆動基板の製造方法。
【請求項５９】前記薄膜トランジスタがトップゲート
型のとき、前記単結晶シリコン層の形成後にレジストを
マスクとして前記第１及び第２の薄膜トランジスタの各
ソース及びドレイン領域を不純物元素のイオン注入で形
成し、このイオン注入後に活性化処理を行い、しかる後
に前記第１及び第２の薄膜トランジスタのゲート絶縁膜
とゲート電極とからなる各ゲート部を形成する、請求項
５４に記載した電気光学装置用の駆動基板の製造方法。
【請求項６０】前記薄膜トランジスタがトップゲート
型のとき、前記単結晶シリコン層の形成後に前記第１及
び第２の薄膜トランジスタのゲート絶縁膜と耐熱性材料
からなるゲート電極とを形成して各ゲート部を形成し、
これらのゲート部をマスクとして各ソース及びドレイン
領域を不純物元素のイオン注入で形成し、このイオン注
入後に活性化処理を行う、請求項５４に記載した電気光
学装置用の駆動基板の製造方法。
【請求項６１】前記周辺駆動回路部及び前記表示部の
薄膜トランジスタとしてｎチャンネル型、ｐチャンネル
型又は相補型の絶縁ゲート電界効果トランジスタを構成
する、請求項５４に記載した電気光学装置用の駆動基板
の製造方法。
【請求項６２】前記周辺駆動回路部の前記薄膜トラン
ジスタを相補型とｎチャンネル型との組、相補型とｐチ
ャンネル型との組、又は相補型とｎチャンネル型とｐチ
ャンネル型との組で形成する、請求項６１に記載した電
気光学装置用の駆動基板の製造方法。
【請求項６３】前記周辺駆動回路部及び／又は前記表
示部の薄膜トランジスタの少なくとも一部をＬＤＤ（Li
ghtly doped drain)構造とし、このＬＤＤ構造をゲート
とソース又はドレインとの間にＬＤＤ部が存在するシン
グルタイプ、又はゲートとソース及びドレインとの間に
ＬＤＤ部をそれぞれ有するダブルタイプとする、請求項
５４に記載した電気光学装置用の駆動基板の製造方法。
【請求項６４】前記ＬＤＤ構造を形成する際に用いた
レジストマスクを残して、これを覆うレジストマスクを
用いてソース領域及びドレイン領域形成用のイオン注入
を行う、請求項６３に記載した電気光学装置用の駆動基
板の製造方法。
【請求項６５】前記基板の一方の面上に段差を形成
し、この段差を含む前記基板上に単結晶、多結晶又はア
モルファスシリコン層を形成し、前記単結晶、多結晶又
はアモルファスシリコン層をチャンネル領域、ソース領
域及びドレイン領域とし、その上部及び／又は下部にゲ
ート部を有する前記第２の薄膜トランジスタを形成す
る、請求項５４に記載した電気光学装置用の駆動基板の
製造方法。
【請求項６６】断面において底面に対し側面が直角状
若しくは下端側へ傾斜状となるような凹部として前記段
差を形成し、この段差を前記単結晶シリコン層のグラフ
ォエピタキシャル成長時のシードとする、請求項６５に
記載した電気光学装置用の駆動基板の製造方法。
【請求項６７】前記第１及び／又は第２の薄膜トラン
ジスタのソース又はドレイン電極を前記段差を含む領域
上に形成する、請求項６５に記載した電気光学装置用の
駆動基板の製造方法。
【請求項６８】前記第２の薄膜トランジスタを、前記
基板及び／又はその上の膜に形成した前記段差による基
板凹部内及び／又は外に設ける、請求項６５に記載した
電気光学装置用の駆動基板の製造方法。
【請求項６９】前記単結晶、多結晶又はアモルファス
シリコン層の３族又は５族の不純物種及び／又はその濃
度を制御する、請求項６５に記載した電気光学装置用の
駆動基板の製造方法。
【請求項７０】前記第２の薄膜トランジスタの前記チ
ャンネル領域、前記ソース領域及び前記ドレイン領域で
形成される素子領域の少なくとも一辺に沿って前記段差
を形成する、請求項６５に記載した電気光学装置用の駆
動基板の製造方法。
【請求項７１】前記単結晶、多結晶又はアモルファス
シリコン層下のゲート電極をその側端部にて台形状にす
る、請求項６５に記載した電気光学装置用の駆動基板の
製造方法。
【請求項７２】前記基板と前記単結晶、多結晶又はア
モルファスシリコン層との間に拡散バリア層を設ける、
請求項６５に記載した電気光学装置用の駆動基板の製造
方法。
【請求項７３】前記基板としてガラス基板又は耐熱性
有機基板を使用する、請求項４１に記載した電気光学装
置用の駆動基板の製造方法。
【請求項７４】前記基板を光学的に不透明又は透明と
する、請求項４１に記載した電気光学装置用の駆動基板
の製造方法。
【請求項７５】前記画素電極を反射型又は透過型の表
示部用として設ける、請求項４１に記載した電気光学装
置用の駆動基板の製造方法。
【請求項７６】前記表示部に前記画素電極とカラーフ
ィルタ層との積層構造を設ける、請求項４１に記載した
電気光学装置用の駆動基板の製造方法。
【請求項７７】前記画素電極が反射電極であるとき
は、樹脂膜に凹凸を形成し、この上に画素電極を設け、
また前記画素電極が透明電極であるときは、透明平坦化
膜によって表面を平坦化し、この平坦化面上に前記画素
電極を設ける、請求項４１に記載した電気光学装置用の
駆動基板の製造方法。
【請求項７８】前記表示部を前記スイッチング素子に
よる駆動で発光又は調光を行うように構成する、請求項
５３に記載した電気光学装置用の駆動基板の製造方法。
【請求項７９】前記表示部に複数の前記画素電極をマ
トリクス状に配列し、これらの画素電極のそれぞれに前
記スイッチング素子を接続する、請求項５３に記載した
電気光学装置用の駆動基板の製造方法。
【請求項８０】液晶表示装置、エレクトロルミネセン
ス表示装置、電界放出型表示装置、発光ポリマー表示装
置、発光ダイオード表示装置など用として製造する、請
求項４１に記載した電気光学装置用の駆動基板の製造方
法。