JP2000111948A - 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法 - Google Patents
電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法Info
- Publication number
- JP2000111948A JP2000111948A JP10282586A JP28258698A JP2000111948A JP 2000111948 A JP2000111948 A JP 2000111948A JP 10282586 A JP10282586 A JP 10282586A JP 28258698 A JP28258698 A JP 28258698A JP 2000111948 A JP2000111948 A JP 2000111948A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- electro
- silicon layer
- optical device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Cold Cathode And The Manufacture (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 高い電子／正孔移動度の単結晶シリコン薄膜
を比較的低温でかつ均一に成膜して、高性能ドライバ内
蔵のアクティブマトリクス基板と、これを用いた表示用
薄膜半導体装置等の電気光学装置の製造方法を提供す
る。 【解決手段】 基板１に形成した段差４をシードにして
多結晶シリコン等を溶解した低融点金属層６からグラフ
ォエピタキシャル成長により単結晶シリコン層７を形成
し、この単結晶シリコン層７を表示部−周辺駆動回路一
体型のＬＣＤなどの電気光学装置のボトムゲート型ＭＯ
ＳＴＦＴに用いる。
を比較的低温でかつ均一に成膜して、高性能ドライバ内
蔵のアクティブマトリクス基板と、これを用いた表示用
薄膜半導体装置等の電気光学装置の製造方法を提供す
る。 【解決手段】 基板１に形成した段差４をシードにして
多結晶シリコン等を溶解した低融点金属層６からグラフ
ォエピタキシャル成長により単結晶シリコン層７を形成
し、この単結晶シリコン層７を表示部−周辺駆動回路一
体型のＬＣＤなどの電気光学装置のボトムゲート型ＭＯ
ＳＴＦＴに用いる。
Description
【０００１】
【発明の属する技術分野】本発明は、電気光学装置の製
造方法及び電気光学装置用の駆動基板の製造方法に関
し、特に絶縁基板上にグラフォエピタキシャル成長させ
た単結晶シリコン層を能動領域に用いるボトムゲート型
の薄膜絶縁ゲート型電界効果トランジスタ（以降、ボト
ムゲート型ＭＯＳＴＦＴと呼ぶ。尚、ボトムゲート型に
は逆スタガーＮＳＩ型と逆スタガーＩＳＩ型が含まれ
る。）と受動領域を有する液晶表示装置などに好適な方
法に関するものである。
造方法及び電気光学装置用の駆動基板の製造方法に関
し、特に絶縁基板上にグラフォエピタキシャル成長させ
た単結晶シリコン層を能動領域に用いるボトムゲート型
の薄膜絶縁ゲート型電界効果トランジスタ（以降、ボト
ムゲート型ＭＯＳＴＦＴと呼ぶ。尚、ボトムゲート型に
は逆スタガーＮＳＩ型と逆スタガーＩＳＩ型が含まれ
る。）と受動領域を有する液晶表示装置などに好適な方
法に関するものである。
【０００２】
【従来の技術】アクティブマトリクス型の液晶表示装置
として、アモルファスシリコンをＴＦＴに用いた表示部
と外付け駆動回路用ＩＣとを有するものや、固相成長法
による多結晶シリコンをＴＦＴに用いた表示部と駆動回
路との一体型（特開平６−２４２４３３号公報）、エキ
シマレーザーアニールを行った多結晶シリコンをＴＦＴ
に用いた表示部と駆動回路との一体型（特開平７−１３
１０３０号公報）などが知られている。
として、アモルファスシリコンをＴＦＴに用いた表示部
と外付け駆動回路用ＩＣとを有するものや、固相成長法
による多結晶シリコンをＴＦＴに用いた表示部と駆動回
路との一体型（特開平６−２４２４３３号公報）、エキ
シマレーザーアニールを行った多結晶シリコンをＴＦＴ
に用いた表示部と駆動回路との一体型（特開平７−１３
１０３０号公報）などが知られている。
【０００３】
【発明が解決しようとする課題】しかし、上記した従来
のアモルファスシリコンＴＦＴは、生産性は良いが、電
子移動度は０．５〜１．０ｃｍ2 ／ｖ・ｓｅｃ前後と低
いために、ｐチャンネルのＭＯＳＴＦＴ（以降、ｐＭＯ
ＳＴＦＴと呼ぶ。）を作ることができない。従って、ｐ
ＭＯＳＴＦＴを用いた周辺駆動部を表示部と同じガラス
基板上に形成できないため、ドライバＩＣは外付けとな
り、ＴＡＢ方式等により実装されるので、コストダウン
が難しい。また、このために、高精細化には限界があ
る。更に、電子移動度は０．５〜１．０ｃｍ2 ／ｖ・ｓ
ｅｃ前後と低いので、十分なオン電流がとれず、表示部
に用いた場合、トランジスタサイズが必然的に大きくな
り、画素の高開口率に不利である。
のアモルファスシリコンＴＦＴは、生産性は良いが、電
子移動度は０．５〜１．０ｃｍ2 ／ｖ・ｓｅｃ前後と低
いために、ｐチャンネルのＭＯＳＴＦＴ（以降、ｐＭＯ
ＳＴＦＴと呼ぶ。）を作ることができない。従って、ｐ
ＭＯＳＴＦＴを用いた周辺駆動部を表示部と同じガラス
基板上に形成できないため、ドライバＩＣは外付けとな
り、ＴＡＢ方式等により実装されるので、コストダウン
が難しい。また、このために、高精細化には限界があ
る。更に、電子移動度は０．５〜１．０ｃｍ2 ／ｖ・ｓ
ｅｃ前後と低いので、十分なオン電流がとれず、表示部
に用いた場合、トランジスタサイズが必然的に大きくな
り、画素の高開口率に不利である。
【０００４】また、上記した従来の多結晶シリコンＴＦ
Ｔの電子移動度は７０〜１００ｃｍ2 ／ｖ・ｓｅｃで高
精細化にも対応できるので、最近は駆動回路一体型の多
結晶シリコンＴＦＴを用いたＬＣＤ（液晶表示装置）が
注目されている。しかし、１５インチ以上の大型ＬＣＤ
の場合は、多結晶シリコンの電子移動度は７０〜１００
ｃｍ2 ／ｖ・ｓｅｃであるため、駆動能力が不足し、結
局、外付けの駆動回路用ＩＣが必要となっている。
Ｔの電子移動度は７０〜１００ｃｍ2 ／ｖ・ｓｅｃで高
精細化にも対応できるので、最近は駆動回路一体型の多
結晶シリコンＴＦＴを用いたＬＣＤ（液晶表示装置）が
注目されている。しかし、１５インチ以上の大型ＬＣＤ
の場合は、多結晶シリコンの電子移動度は７０〜１００
ｃｍ2 ／ｖ・ｓｅｃであるため、駆動能力が不足し、結
局、外付けの駆動回路用ＩＣが必要となっている。
【０００５】また、固相成長法により成膜された多結晶
シリコンを用いるＴＦＴでは、６００℃以上で十数時間
のアニールと、約１０００℃の熱酸化によるゲートＳｉ
Ｏ2の形成が必要なために、半導体製造装置を採用せざ
るを得ない。そのために、ウエーハサイズ８〜１２イン
チφが限界であり、高耐熱性で高価な石英ガラスの採用
が余儀なくされ、コストダウンが難しい。従って、ＥＶ
Ｆやデータ／ＡＶプロジェクタ用途に限定されている。
シリコンを用いるＴＦＴでは、６００℃以上で十数時間
のアニールと、約１０００℃の熱酸化によるゲートＳｉ
Ｏ2の形成が必要なために、半導体製造装置を採用せざ
るを得ない。そのために、ウエーハサイズ８〜１２イン
チφが限界であり、高耐熱性で高価な石英ガラスの採用
が余儀なくされ、コストダウンが難しい。従って、ＥＶ
Ｆやデータ／ＡＶプロジェクタ用途に限定されている。
【０００６】更に、上記した従来のエキシマレーザーア
ニールによる多結晶シリコンＴＦＴでは、エキシマレー
ザー出力の安定性、生産性、大型化による装置価格の上
昇、歩留／品質低下等の問題が山積している。
ニールによる多結晶シリコンＴＦＴでは、エキシマレー
ザー出力の安定性、生産性、大型化による装置価格の上
昇、歩留／品質低下等の問題が山積している。
【０００７】特に、１ｍ角等の大型ガラス基板になる
と、前記の問題が拡大し、ますます性能／品質向上とコ
ストダウンが難しくなる。
と、前記の問題が拡大し、ますます性能／品質向上とコ
ストダウンが難しくなる。
【０００８】本発明の目的は、特に周辺駆動回路部にお
いて、高い電子／正孔移動度の単結晶シリコン層を比較
的低温でかつ均一に成膜して、高性能ドライバ内蔵のア
クティブマトリクス基板と、これを用いた表示用薄膜半
導体装置等の電気光学装置の製造を可能とし、高いスイ
ッチング特性と低リーク電流を有するＬＤＤ構造（Ligh
tly doped drain 構造) のｎチャンネルのＭＯＳＴＦＴ
（以降、ｎＭＯＳＴＦＴと呼ぶ。）又はｐＭＯＳＴＦＴ
又は高い駆動能力の相補型薄膜絶縁ゲート電界効果トラ
ンジスタ（以降、ｃＭＯＳＴＦＴと呼ぶ。）の表示部
と、このｃＭＯＳＴＦＴ又はｎＭＯＳＴＦＴ又はｐＭＯ
ＳＴＦＴ、或いはこれらの混在からなる周辺駆動回路と
を一体化した構成を可能とし、高画質、高精細、狭額
縁、高効率、大画面の表示パネルを実現することがで
き、しかも歪点が比較的低い大型のガラス基板であって
も使用でき、生産性が高く、高価な製造設備が不要であ
ってコストダウンが可能となり、更に、しきい値調整が
容易であって低抵抗化による高速動作と大画面化を可能
にすることにある。
いて、高い電子／正孔移動度の単結晶シリコン層を比較
的低温でかつ均一に成膜して、高性能ドライバ内蔵のア
クティブマトリクス基板と、これを用いた表示用薄膜半
導体装置等の電気光学装置の製造を可能とし、高いスイ
ッチング特性と低リーク電流を有するＬＤＤ構造（Ligh
tly doped drain 構造) のｎチャンネルのＭＯＳＴＦＴ
（以降、ｎＭＯＳＴＦＴと呼ぶ。）又はｐＭＯＳＴＦＴ
又は高い駆動能力の相補型薄膜絶縁ゲート電界効果トラ
ンジスタ（以降、ｃＭＯＳＴＦＴと呼ぶ。）の表示部
と、このｃＭＯＳＴＦＴ又はｎＭＯＳＴＦＴ又はｐＭＯ
ＳＴＦＴ、或いはこれらの混在からなる周辺駆動回路と
を一体化した構成を可能とし、高画質、高精細、狭額
縁、高効率、大画面の表示パネルを実現することがで
き、しかも歪点が比較的低い大型のガラス基板であって
も使用でき、生産性が高く、高価な製造設備が不要であ
ってコストダウンが可能となり、更に、しきい値調整が
容易であって低抵抗化による高速動作と大画面化を可能
にすることにある。
【０００９】
【課題を解決するための手段】即ち、本発明は、画素電
極（例えばマトリクス状に配列された複数の画素電極：
以下、同様）が配された表示部と、この表示部の周辺に
配された周辺駆動回路部とを第１の基板（即ち、駆動用
の基板：以下、同様）上に有し、この第１の基板と第２
の基板（即ち、対向基板：以下、同様）との間に液晶な
どの所定の光学材料を介在させてなる電気光学装置、及
びこの電気光学装置用の駆動基板のそれぞれの製造方法
において、前記第１の基板の一方の面上にゲート電極と
ゲート絶縁膜とからなるゲート部を形成する工程と、前
記第１の基板の前記一方の面上に段差を形成する工程
と、この段差及び前記ゲート部を含む前記第１の基板上
に多結晶又はアモルファスシリコン層を所定厚さに形成
した後に前記第１の基板上であって前記多結晶又はアモ
ルファスシリコン層上又は下に低融点金属層を形成する
か、或いは、前記段差を含む前記第１の基板上にシリコ
ンを含有する低融点金属層を形成する工程と、加熱処理
によって前記多結晶又はアモルファスシリコン層又は前
記低融点金属層のシリコンを前記低融点金属層に溶解さ
せる工程と、次いで冷却処理（望ましくは徐冷処理）に
よって前記第１の基板上に、多結晶又はアモルファスシ
リコン層のシリコン又は前記低融点金属層のシリコンを
前記段差をシードとしてグラフォエピタキシャル成長さ
せ、単結晶シリコン層を析出させる工程と、この単結晶
シリコン層に所定の処理を施してチャンネル領域、ソー
ス領域及びドレイン領域を形成する工程と、前記チャン
ネル領域の下部にゲート部を有し、前記周辺駆動回路部
の少なくとも一部を構成するボトムゲート型の第１の薄
膜トランジスタ（特にＭＯＳＴＦＴ：以下、同様）を形
成する工程とを有することを特徴とする、電気光学装
置、及びその駆動基板の製造方法に係るものである。な
お、本発明において、上記薄膜トランジスタとは、電界
効果トランジスタ（ＦＥＴ）（これにはＭＯＳ型と接合
型があるが、いずれでもよい。）とバイポーラトランジ
スタとがあるが、本発明はいずれのトランジスタにも適
用できる（以下、同様）。
極（例えばマトリクス状に配列された複数の画素電極：
以下、同様）が配された表示部と、この表示部の周辺に
配された周辺駆動回路部とを第１の基板（即ち、駆動用
の基板：以下、同様）上に有し、この第１の基板と第２
の基板（即ち、対向基板：以下、同様）との間に液晶な
どの所定の光学材料を介在させてなる電気光学装置、及
びこの電気光学装置用の駆動基板のそれぞれの製造方法
において、前記第１の基板の一方の面上にゲート電極と
ゲート絶縁膜とからなるゲート部を形成する工程と、前
記第１の基板の前記一方の面上に段差を形成する工程
と、この段差及び前記ゲート部を含む前記第１の基板上
に多結晶又はアモルファスシリコン層を所定厚さに形成
した後に前記第１の基板上であって前記多結晶又はアモ
ルファスシリコン層上又は下に低融点金属層を形成する
か、或いは、前記段差を含む前記第１の基板上にシリコ
ンを含有する低融点金属層を形成する工程と、加熱処理
によって前記多結晶又はアモルファスシリコン層又は前
記低融点金属層のシリコンを前記低融点金属層に溶解さ
せる工程と、次いで冷却処理（望ましくは徐冷処理）に
よって前記第１の基板上に、多結晶又はアモルファスシ
リコン層のシリコン又は前記低融点金属層のシリコンを
前記段差をシードとしてグラフォエピタキシャル成長さ
せ、単結晶シリコン層を析出させる工程と、この単結晶
シリコン層に所定の処理を施してチャンネル領域、ソー
ス領域及びドレイン領域を形成する工程と、前記チャン
ネル領域の下部にゲート部を有し、前記周辺駆動回路部
の少なくとも一部を構成するボトムゲート型の第１の薄
膜トランジスタ（特にＭＯＳＴＦＴ：以下、同様）を形
成する工程とを有することを特徴とする、電気光学装
置、及びその駆動基板の製造方法に係るものである。な
お、本発明において、上記薄膜トランジスタとは、電界
効果トランジスタ（ＦＥＴ）（これにはＭＯＳ型と接合
型があるが、いずれでもよい。）とバイポーラトランジ
スタとがあるが、本発明はいずれのトランジスタにも適
用できる（以下、同様）。
【００１０】本発明によれば、基板に形成した上記段差
をシードにして、多結晶シリコン又はアモルファスシリ
コン層又はシリコンを含有する低融点金属層から、グラ
フォエピタキシャル成長で単結晶シリコン層を形成し、
これをアクティブマトリクス基板などの駆動基板の周辺
駆動回路のボトムゲート型ＭＯＳＴＦＴや表示部−周辺
駆動回路一体型のＬＣＤなどの電気光学装置の周辺駆動
回路のボトムゲート型ＭＯＳＴＦＴなどに用いているの
で、次の（Ａ）〜（Ｆ）に示す顕著な作用効果を得るこ
とができる。
をシードにして、多結晶シリコン又はアモルファスシリ
コン層又はシリコンを含有する低融点金属層から、グラ
フォエピタキシャル成長で単結晶シリコン層を形成し、
これをアクティブマトリクス基板などの駆動基板の周辺
駆動回路のボトムゲート型ＭＯＳＴＦＴや表示部−周辺
駆動回路一体型のＬＣＤなどの電気光学装置の周辺駆動
回路のボトムゲート型ＭＯＳＴＦＴなどに用いているの
で、次の（Ａ）〜（Ｆ）に示す顕著な作用効果を得るこ
とができる。
【００１１】（Ａ）所定形状／寸法の段差を基板上に形
成し、その段差の底辺の角（底角）をシードとしてグラ
フォエピタキシャル成長させることにより、５４０ｃｍ
2 ／ｖ・ｓｅｃ以上の高い電子移動度の単結晶シリコン
層が得られるので、高性能ドライバ内蔵の表示用薄膜半
導体装置などの電気光学装置の製造が可能となる。この
場合、断面において底面に対し側面が直角状若しくは下
端側へ望ましくは９０°以下の底角をなすように傾斜状
となるような凹部として前記段差が形成されるのがよ
い。
成し、その段差の底辺の角（底角）をシードとしてグラ
フォエピタキシャル成長させることにより、５４０ｃｍ
2 ／ｖ・ｓｅｃ以上の高い電子移動度の単結晶シリコン
層が得られるので、高性能ドライバ内蔵の表示用薄膜半
導体装置などの電気光学装置の製造が可能となる。この
場合、断面において底面に対し側面が直角状若しくは下
端側へ望ましくは９０°以下の底角をなすように傾斜状
となるような凹部として前記段差が形成されるのがよ
い。
【００１２】（Ｂ）特にこの単結晶シリコン層は、従来
のアモルファスシリコン層や多結晶シリコン層に比べ
て、単結晶シリコン基板並の高い電子及び正孔移動度を
示すので、これによる単結晶シリコンボトムゲート型Ｍ
ＯＳＴＦＴは、高いスイッチング特性〔望ましくは更
に、電界強度を緩和して低リーク電流化するＬＤＤ(Lig
htly doped drain) 構造〕を有するｎＭＯＳ又はｐＭＯ
ＳＴＦＴ又はｃＭＯＳＴＦＴからなる表示部と、高い駆
動能力のｃＭＯＳ、又はｎＭＯＳ、ｐＭＯＳＴＦＴ又は
これらの混在からなる周辺駆動回路部とを一体化した構
成が可能となり、高画質、高精細、狭額縁、高効率、大
画面の表示パネルが実現する。特に、多結晶シリコンで
はＬＣＤ用ＴＦＴとして、高い正孔移動度のｐＭＯＳＴ
ＦＴは形成し難いが、本発明による単結晶シリコン層は
正孔でも十分に高い移動度を示すため、電子と正孔をそ
れぞれ単独でも、或いは双方を組み合せて駆動する周辺
駆動回路を作製でき、これをｎＭＯＳ又はｐＭＯＳ又は
ｃＭＯＳのＬＤＤ構造の表示部用ＴＦＴと一体化したパ
ネルを実現できる。また、小型〜中型パネルの場合に
は、周辺の一対の垂直駆動回路の一方を省略できる可能
性がある。
のアモルファスシリコン層や多結晶シリコン層に比べ
て、単結晶シリコン基板並の高い電子及び正孔移動度を
示すので、これによる単結晶シリコンボトムゲート型Ｍ
ＯＳＴＦＴは、高いスイッチング特性〔望ましくは更
に、電界強度を緩和して低リーク電流化するＬＤＤ(Lig
htly doped drain) 構造〕を有するｎＭＯＳ又はｐＭＯ
ＳＴＦＴ又はｃＭＯＳＴＦＴからなる表示部と、高い駆
動能力のｃＭＯＳ、又はｎＭＯＳ、ｐＭＯＳＴＦＴ又は
これらの混在からなる周辺駆動回路部とを一体化した構
成が可能となり、高画質、高精細、狭額縁、高効率、大
画面の表示パネルが実現する。特に、多結晶シリコンで
はＬＣＤ用ＴＦＴとして、高い正孔移動度のｐＭＯＳＴ
ＦＴは形成し難いが、本発明による単結晶シリコン層は
正孔でも十分に高い移動度を示すため、電子と正孔をそ
れぞれ単独でも、或いは双方を組み合せて駆動する周辺
駆動回路を作製でき、これをｎＭＯＳ又はｐＭＯＳ又は
ｃＭＯＳのＬＤＤ構造の表示部用ＴＦＴと一体化したパ
ネルを実現できる。また、小型〜中型パネルの場合に
は、周辺の一対の垂直駆動回路の一方を省略できる可能
性がある。
【００１３】（Ｃ）そして、上記した段差をグラフォエ
ピタキシャル成長のシードとして用い、かつこの段差上
に上記した多結晶又はアモルファスシリコン層などをプ
ラズマ又は減圧ＣＶＤ（化学的気相成長：基板温度１０
０〜４００℃）などの方法で形成でき、上記した低融点
金属層は真空蒸着法又はスパッタ法などの方法で形成で
き、更に、上記したシリコンエピタキシャル成長時の加
熱温度は９３０℃以下が可能であるから、絶縁基板上に
比較的低温（例えば４００〜４５０℃）でシリコン単結
晶膜を均一に形成することができる。
ピタキシャル成長のシードとして用い、かつこの段差上
に上記した多結晶又はアモルファスシリコン層などをプ
ラズマ又は減圧ＣＶＤ（化学的気相成長：基板温度１０
０〜４００℃）などの方法で形成でき、上記した低融点
金属層は真空蒸着法又はスパッタ法などの方法で形成で
き、更に、上記したシリコンエピタキシャル成長時の加
熱温度は９３０℃以下が可能であるから、絶縁基板上に
比較的低温（例えば４００〜４５０℃）でシリコン単結
晶膜を均一に形成することができる。
【００１４】（Ｄ）固相成長法の場合のような中温で長
時間（約６００℃、十数時間）のアニールや、エキシマ
レーザーアニールが不要となるから、生産性が高く、高
価な製造設備が不要でコストダウンが可能となる。
時間（約６００℃、十数時間）のアニールや、エキシマ
レーザーアニールが不要となるから、生産性が高く、高
価な製造設備が不要でコストダウンが可能となる。
【００１５】（Ｅ）このグラフォエピタキシャル成長で
は、多結晶又はアモルファスシリコンと低融点金属との
組成比、基板の加熱温度、冷却速度等の調整により広範
囲のＰ型不純物濃度と高移動度の単結晶シリコン層が容
易に得られるので、Ｖｔｈ（しきい値）調整が容易であ
り、低抵抗化による高速動作が可能である。
は、多結晶又はアモルファスシリコンと低融点金属との
組成比、基板の加熱温度、冷却速度等の調整により広範
囲のＰ型不純物濃度と高移動度の単結晶シリコン層が容
易に得られるので、Ｖｔｈ（しきい値）調整が容易であ
り、低抵抗化による高速動作が可能である。
【００１６】（Ｆ）また、多結晶又はアモルファスシリ
コン又はシリコン含有低融点金属層の成膜時に、３族又
は５族の不純物元素（ボロン、リン、アンチモン、ひ
素、ビスマス、アルミニウムなど）を別途適量ドープし
ておけば、グラフォエピタキシャル成長による単結晶シ
リコン層の不純物種及び／又はその濃度、即ちＰ型／Ｎ
型等の導電型及び／又はキャリア濃度を任意に制御する
ことができる。
コン又はシリコン含有低融点金属層の成膜時に、３族又
は５族の不純物元素（ボロン、リン、アンチモン、ひ
素、ビスマス、アルミニウムなど）を別途適量ドープし
ておけば、グラフォエピタキシャル成長による単結晶シ
リコン層の不純物種及び／又はその濃度、即ちＰ型／Ｎ
型等の導電型及び／又はキャリア濃度を任意に制御する
ことができる。
【００１７】
【発明の実施の形態】本発明においては、前記段差を、
断面において底面に対し側面が直角状若しくは下端側へ
望ましくは９０°以下の底角をなすように傾斜状となる
ような凹部として、絶縁基板又はその上の拡散バリア、
例えばシリコンナイトライド（以後ＳｉＮと呼ぶ。）な
どの膜（或いはこれらの双方）に形成し、この段差を前
記単結晶シリコン層のグラフォエピタキシャル成長時の
シードとするのがよい。この段差は、前記薄膜トランジ
スタの前記チャンネル領域、前記ソース領域及び前記ド
レイン領域で形成される素子領域の少なくとも一辺に沿
って形成するのがよい。また、受動素子、例えば抵抗を
前記単結晶シリコン層で形成する場合、抵抗が形成され
る素子領域の少なくとも一辺に沿って前記段差が形成さ
れるのがよい。
断面において底面に対し側面が直角状若しくは下端側へ
望ましくは９０°以下の底角をなすように傾斜状となる
ような凹部として、絶縁基板又はその上の拡散バリア、
例えばシリコンナイトライド（以後ＳｉＮと呼ぶ。）な
どの膜（或いはこれらの双方）に形成し、この段差を前
記単結晶シリコン層のグラフォエピタキシャル成長時の
シードとするのがよい。この段差は、前記薄膜トランジ
スタの前記チャンネル領域、前記ソース領域及び前記ド
レイン領域で形成される素子領域の少なくとも一辺に沿
って形成するのがよい。また、受動素子、例えば抵抗を
前記単結晶シリコン層で形成する場合、抵抗が形成され
る素子領域の少なくとも一辺に沿って前記段差が形成さ
れるのがよい。
【００１８】この場合、前記ＭＯＳＴＦＴの如き第１の
薄膜トランジスタを前記段差による基板凹部内に設けて
よいが、凹部外又はこれらの双方にて基板上に設けてよ
い。
薄膜トランジスタを前記段差による基板凹部内に設けて
よいが、凹部外又はこれらの双方にて基板上に設けてよ
い。
【００１９】前記段差をリアクティブイオンエッチング
などのドライエッチングによって形成し、前記多結晶又
はアモルファスシリコン層を減圧ＣＶＤ法、触媒ＣＶＤ
法、プラズマＣＶＤ法、スパッタ法などの基板温度１０
０〜４００℃の低温成膜技術で例えば数μｍ〜０．００
５μｍの厚みに形成し、更に前記低融点金属層を前記多
結晶又はアモルファスシリコン層の例えば数１０〜数１
００倍の厚さに真空蒸着法又はスパッタ法などで堆積さ
せた後、前記加熱処理を行うのがよい。
などのドライエッチングによって形成し、前記多結晶又
はアモルファスシリコン層を減圧ＣＶＤ法、触媒ＣＶＤ
法、プラズマＣＶＤ法、スパッタ法などの基板温度１０
０〜４００℃の低温成膜技術で例えば数μｍ〜０．００
５μｍの厚みに形成し、更に前記低融点金属層を前記多
結晶又はアモルファスシリコン層の例えば数１０〜数１
００倍の厚さに真空蒸着法又はスパッタ法などで堆積さ
せた後、前記加熱処理を行うのがよい。
【００２０】この場合、多結晶又はアモルファスシリコ
ン層を上記した低温成膜技術で形成し、この上又は下に
前記低融点金属層を堆積させてよい。或いは、前記シリ
コン含有の低融点金属層を堆積させ、前記加熱処理を行
ってよい。
ン層を上記した低温成膜技術で形成し、この上又は下に
前記低融点金属層を堆積させてよい。或いは、前記シリ
コン含有の低融点金属層を堆積させ、前記加熱処理を行
ってよい。
【００２１】また、前記基板として絶縁基板、例えばガ
ラス基板、耐熱性有機基板を使用し、前記低融点金属層
をインジウム、ガリウム、スズ、ビスマス、鉛、亜鉛、
アンチモン及びアルミニウムからなる群より選ばれた少
なくとも１種で形成することができる。
ラス基板、耐熱性有機基板を使用し、前記低融点金属層
をインジウム、ガリウム、スズ、ビスマス、鉛、亜鉛、
アンチモン及びアルミニウムからなる群より選ばれた少
なくとも１種で形成することができる。
【００２２】この場合、前記低融点金属層をインジウム
で形成するときには前記加熱処理を水素系（水素、又は
窒素−水素混合物、又はアルゴン−水素混合物など：以
下、同様）雰囲気下、８５０〜１１００℃（望ましくは
９００〜９５０℃）で行ってインジウム・シリコン溶融
液となし、前記低融点金属層をインジウム・ガリウム又
はガリウムで形成するときには前記加熱処理を水素系雰
囲気下、３００〜１１００℃（望ましくは３５０〜６０
０℃）又は４００〜１１００℃（望ましくは４２０〜６
００℃）で行ってインジウム・ガリウム・シリコン溶融
液又はガリウム・シリコン溶融液となすことができる。
基板の加熱は、電気炉やランプ等を用いて基板全体を均
一に加熱する方法の他、光レーザー、電子ビーム等によ
って、所定の場所のみを局部的に加熱する方法も可能で
ある。
で形成するときには前記加熱処理を水素系（水素、又は
窒素−水素混合物、又はアルゴン−水素混合物など：以
下、同様）雰囲気下、８５０〜１１００℃（望ましくは
９００〜９５０℃）で行ってインジウム・シリコン溶融
液となし、前記低融点金属層をインジウム・ガリウム又
はガリウムで形成するときには前記加熱処理を水素系雰
囲気下、３００〜１１００℃（望ましくは３５０〜６０
０℃）又は４００〜１１００℃（望ましくは４２０〜６
００℃）で行ってインジウム・ガリウム・シリコン溶融
液又はガリウム・シリコン溶融液となすことができる。
基板の加熱は、電気炉やランプ等を用いて基板全体を均
一に加熱する方法の他、光レーザー、電子ビーム等によ
って、所定の場所のみを局部的に加熱する方法も可能で
ある。
【００２３】このようにシリコンを含有する低融点金属
は、図１１に示す状態図から明らかなように、低融点金
属の割合に応じて融点が低下する。インジウムを用いる
ときには、シリコンを含有（例えば１重量％含有）する
インジウム溶融液層を８５０〜１１００℃の基板温度で
形成するのは、１１００℃程度までは基板として石英板
ガラスを使用でき、１１００℃〜８５０℃まではそれよ
りも耐熱性が低いガラス、例えば結晶化ガラスでも使用
できることになる。ガリウムを用いるときにも、上記と
同様の理由から、シリコンを含有（例えば１重量％含
有）するガリウム溶融液層を４００〜１１００℃の基板
温度で形成することができる。
は、図１１に示す状態図から明らかなように、低融点金
属の割合に応じて融点が低下する。インジウムを用いる
ときには、シリコンを含有（例えば１重量％含有）する
インジウム溶融液層を８５０〜１１００℃の基板温度で
形成するのは、１１００℃程度までは基板として石英板
ガラスを使用でき、１１００℃〜８５０℃まではそれよ
りも耐熱性が低いガラス、例えば結晶化ガラスでも使用
できることになる。ガリウムを用いるときにも、上記と
同様の理由から、シリコンを含有（例えば１重量％含
有）するガリウム溶融液層を４００〜１１００℃の基板
温度で形成することができる。
【００２４】後者の場合（インジウム・ガリウム・シリ
コン又はガリウム・シリコンの場合）、基板として、比
較的歪点の低いガラス基板や耐熱性有機基板を用い得る
ので、大型ガラス基板（例えば１ｍ2 以上）上に半導体
結晶層を作成することが可能であるが、このような基板
は、安価で、薄板化が容易であり、長尺ロール化された
ガラス板を作製できる。これを用いて、長尺ロール化ガ
ラス板や耐熱性有機基板上に、上記手法により、グラフ
ォエピタキシャル成長による単結晶シリコン薄膜を連続
して又は非連続に作製することができる。
コン又はガリウム・シリコンの場合）、基板として、比
較的歪点の低いガラス基板や耐熱性有機基板を用い得る
ので、大型ガラス基板（例えば１ｍ2 以上）上に半導体
結晶層を作成することが可能であるが、このような基板
は、安価で、薄板化が容易であり、長尺ロール化された
ガラス板を作製できる。これを用いて、長尺ロール化ガ
ラス板や耐熱性有機基板上に、上記手法により、グラフ
ォエピタキシャル成長による単結晶シリコン薄膜を連続
して又は非連続に作製することができる。
【００２５】このように、歪点が低いガラスの上層へ
は、このガラス内部から、その構成元素が拡散し易いの
で、これを抑える目的で、拡散バリア層の薄膜（例えば
シリコンナイトライド（ＳｉＮ：厚さ５０〜２００ｎｍ
程度）などの膜を形成するのがよい。従ってこの場合、
拡散バリア層上に前記多結晶又はアモルファスシリコン
層又はシリコン含有の低融点金属層を形成する。
は、このガラス内部から、その構成元素が拡散し易いの
で、これを抑える目的で、拡散バリア層の薄膜（例えば
シリコンナイトライド（ＳｉＮ：厚さ５０〜２００ｎｍ
程度）などの膜を形成するのがよい。従ってこの場合、
拡散バリア層上に前記多結晶又はアモルファスシリコン
層又はシリコン含有の低融点金属層を形成する。
【００２６】上記したシリコンを溶かした低融点金属か
ら、徐冷によって、上記段差をシードとしてグラフォエ
ピタキシャル成長により前記単結晶シリコン層を析出さ
せた後に、この上の前記低融点金属の層を塩酸などで溶
解除去し、しかる後に前記単結晶シリコン層に所定の処
理を施して能動素子と受動素子を作製することができ
る。
ら、徐冷によって、上記段差をシードとしてグラフォエ
ピタキシャル成長により前記単結晶シリコン層を析出さ
せた後に、この上の前記低融点金属の層を塩酸などで溶
解除去し、しかる後に前記単結晶シリコン層に所定の処
理を施して能動素子と受動素子を作製することができ
る。
【００２７】このように、冷却後に単結晶シリコン層の
上に析出したインジウムなどの低融点金属薄膜は塩酸等
を用いて溶解除去するが、インジウム等はシリコン層中
に微量（１０16ａｔｏｍｓ／ｃｃ程度）しか残留しない
よう作成できるので、作成直後はＰ型の単結晶シリコン
薄膜の半導体が作成される。従って、これはｎＭＯＳＴ
ＦＴの作製にとって都合が良い。しかし、適量のリン原
子などのＮ型不純物を全面又は選択的にイオン注入する
ことによって、全面又は選択的にＮ型の単結晶シリコン
薄膜を作成することができるので、ｐＭＯＳＴＦＴも作
成することができる。このため、ｃＭＯＳＴＦＴも作成
できることになる。多結晶又はアモルファスシリコン又
はシリコン含有低融点金属層の成膜時に、溶解度が大き
い３族又は５族の不純物元素（ボロン、リン、アンチモ
ン、ひ素、ビスマスなど）を別途適量ドープしておけ
ば、成長するシリコンエピタキシャル成長層の不純物種
及び／又はその濃度、即ちＰ型／Ｎ型及び／又はキャリ
ア濃度を任意に制御することができる。
上に析出したインジウムなどの低融点金属薄膜は塩酸等
を用いて溶解除去するが、インジウム等はシリコン層中
に微量（１０16ａｔｏｍｓ／ｃｃ程度）しか残留しない
よう作成できるので、作成直後はＰ型の単結晶シリコン
薄膜の半導体が作成される。従って、これはｎＭＯＳＴ
ＦＴの作製にとって都合が良い。しかし、適量のリン原
子などのＮ型不純物を全面又は選択的にイオン注入する
ことによって、全面又は選択的にＮ型の単結晶シリコン
薄膜を作成することができるので、ｐＭＯＳＴＦＴも作
成することができる。このため、ｃＭＯＳＴＦＴも作成
できることになる。多結晶又はアモルファスシリコン又
はシリコン含有低融点金属層の成膜時に、溶解度が大き
い３族又は５族の不純物元素（ボロン、リン、アンチモ
ン、ひ素、ビスマスなど）を別途適量ドープしておけ
ば、成長するシリコンエピタキシャル成長層の不純物種
及び／又はその濃度、即ちＰ型／Ｎ型及び／又はキャリ
ア濃度を任意に制御することができる。
【００２８】このように、基板上にグラフォエピタキシ
ャル成長した前記単結晶シリコン層を周辺駆動回路の少
なくとも一部を構成するボトムゲート型ＭＯＳＴＦＴの
チャンネル領域、ソース領域及びドレイン領域に適用
し、これら各領域の不純物種及び／又はその濃度を制御
することができる。
ャル成長した前記単結晶シリコン層を周辺駆動回路の少
なくとも一部を構成するボトムゲート型ＭＯＳＴＦＴの
チャンネル領域、ソース領域及びドレイン領域に適用
し、これら各領域の不純物種及び／又はその濃度を制御
することができる。
【００２９】前記周辺駆動回路部及び前記表示部の薄膜
トランジスタがｎチャンネル型、ｐチャンネル型又は相
補型の絶縁ゲート電界効果トランジスタを構成し、例え
ば相補型とｎチャンネル型との組、相補型とｐチャンネ
ル型との組、又は相補型とｎチャンネル型とｐチャンネ
ル型との組からなっていてよい。また、前記周辺駆動回
路部及び／又は前記表示部の薄膜トランジスタの少なく
とも一部がＬＤＤ（Lightly doped drain)構造を有して
いるのがよい。なお、ＬＤＤ構造は、ゲート−ドレイン
間のみならず、ゲート−ソース間にも、又はゲート−ソ
ース間及びゲート−ドレイン間の両方に設けてもよい
（これをダブルＬＤＤと呼ぶ）。
トランジスタがｎチャンネル型、ｐチャンネル型又は相
補型の絶縁ゲート電界効果トランジスタを構成し、例え
ば相補型とｎチャンネル型との組、相補型とｐチャンネ
ル型との組、又は相補型とｎチャンネル型とｐチャンネ
ル型との組からなっていてよい。また、前記周辺駆動回
路部及び／又は前記表示部の薄膜トランジスタの少なく
とも一部がＬＤＤ（Lightly doped drain)構造を有して
いるのがよい。なお、ＬＤＤ構造は、ゲート−ドレイン
間のみならず、ゲート−ソース間にも、又はゲート−ソ
ース間及びゲート−ドレイン間の両方に設けてもよい
（これをダブルＬＤＤと呼ぶ）。
【００３０】特に、前記ＭＯＳＴＦＴは表示部では、ｎ
ＭＯＳ又はｐＭＯＳ又はｃＭＯＳのＬＤＤ型ＴＦＴを構
成し、また周辺駆動回路部では、ｃＭＯＳ又はｎＭＯＳ
又はｐＭＯＳＴＦＴ又はこれらの混在を構成しているの
がよい。
ＭＯＳ又はｐＭＯＳ又はｃＭＯＳのＬＤＤ型ＴＦＴを構
成し、また周辺駆動回路部では、ｃＭＯＳ又はｎＭＯＳ
又はｐＭＯＳＴＦＴ又はこれらの混在を構成しているの
がよい。
【００３１】そして、前記ＭＯＳＴＦＴを前記段差によ
る基板凹部内及び／又は基板凹部外の凹部付近に設けて
よい。
る基板凹部内及び／又は基板凹部外の凹部付近に設けて
よい。
【００３２】この場合、前記第１の基板の一方の面上に
段差を形成し、この段差を含む前記基板上に単結晶、多
結晶又はアモルファスシリコン層を形成し、前記第２の
薄膜トランジスタを、前記単結晶、多結晶又はアモルフ
ァスシリコン層をチャンネル領域、ソース領域及びドレ
イン領域とし、前記チャンネル領域の上部及び／又は下
部にゲート部を有するトップゲート型、ボトムゲート型
又はデュアルゲート型としてよい。
段差を形成し、この段差を含む前記基板上に単結晶、多
結晶又はアモルファスシリコン層を形成し、前記第２の
薄膜トランジスタを、前記単結晶、多結晶又はアモルフ
ァスシリコン層をチャンネル領域、ソース領域及びドレ
イン領域とし、前記チャンネル領域の上部及び／又は下
部にゲート部を有するトップゲート型、ボトムゲート型
又はデュアルゲート型としてよい。
【００３３】この場合も、断面において底面に対し側面
が直角状若しくは下端側へ望ましくは９０°以下の底角
をなすように傾斜状となるような凹部として上記と同様
の前記段差を形成し、この段差を前記単結晶シリコン層
のグラフォエピタキシャル成長時のシードとする。
が直角状若しくは下端側へ望ましくは９０°以下の底角
をなすように傾斜状となるような凹部として上記と同様
の前記段差を形成し、この段差を前記単結晶シリコン層
のグラフォエピタキシャル成長時のシードとする。
【００３４】前記第２の薄膜トランジスタは、前記第１
の基板及び／又はその上の膜に形成した前記段差による
基板凹部内及び／又は外に設け、前記第１の薄膜トラン
ジスタと同様にグラフォエピタキシャル成長による単結
晶シリコン層を用いて、そのソース、ドレイン、チャン
ネルの各領域を形成してよい。
の基板及び／又はその上の膜に形成した前記段差による
基板凹部内及び／又は外に設け、前記第１の薄膜トラン
ジスタと同様にグラフォエピタキシャル成長による単結
晶シリコン層を用いて、そのソース、ドレイン、チャン
ネルの各領域を形成してよい。
【００３５】この第２の薄膜トランジスタでも、上記し
たと同様、前記単結晶、多結晶又はアモルファスシリコ
ン層の３族又は５族の不純物種及び／又はその濃度を制
御したり、前記段差を、前記第２の薄膜トランジスタの
前記チャンネル領域、前記ソース領域及び前記ドレイン
領域で形成される素子領域の少なくとも一辺に沿って形
成してよい。また、前記単結晶、多結晶又はアモルファ
スシリコン層下のゲート電極をその側端部にて台形状に
するのがよい。前記第１の基板と前記単結晶、多結晶又
はアモルファスシリコン層との間に拡散バリア層が設け
てよい。
たと同様、前記単結晶、多結晶又はアモルファスシリコ
ン層の３族又は５族の不純物種及び／又はその濃度を制
御したり、前記段差を、前記第２の薄膜トランジスタの
前記チャンネル領域、前記ソース領域及び前記ドレイン
領域で形成される素子領域の少なくとも一辺に沿って形
成してよい。また、前記単結晶、多結晶又はアモルファ
スシリコン層下のゲート電極をその側端部にて台形状に
するのがよい。前記第１の基板と前記単結晶、多結晶又
はアモルファスシリコン層との間に拡散バリア層が設け
てよい。
【００３６】前記第１及び／又は第２の薄膜トランジス
タのソース又はドレイン電極を前記段差を含む領域上に
形成するのがよい。
タのソース又はドレイン電極を前記段差を含む領域上に
形成するのがよい。
【００３７】前記第１の薄膜トランジスタを、チャンネ
ル領域の上部及び／又は下部にゲート部を有するトップ
ゲート型、ボトムゲート型又はデュアルゲート型の中か
ら選ばれた少なくともボトムゲート型とし、かつ、表示
部において画素電極をスイッチングするスイッチング素
子を、前記トップゲート型、前記ボトムゲート型又は前
記デュアルゲート型の第２の薄膜トランジスタとしてよ
い。
ル領域の上部及び／又は下部にゲート部を有するトップ
ゲート型、ボトムゲート型又はデュアルゲート型の中か
ら選ばれた少なくともボトムゲート型とし、かつ、表示
部において画素電極をスイッチングするスイッチング素
子を、前記トップゲート型、前記ボトムゲート型又は前
記デュアルゲート型の第２の薄膜トランジスタとしてよ
い。
【００３８】この場合、チャンネル領域の下部に設けら
れたゲート電極を耐熱性材料で形成したり、前記第２の
薄膜トランジスタの上部ゲート電極と前記第１の薄膜ト
ランジスタのゲート電極とを共通の材料で形成してよ
い。
れたゲート電極を耐熱性材料で形成したり、前記第２の
薄膜トランジスタの上部ゲート電極と前記第１の薄膜ト
ランジスタのゲート電極とを共通の材料で形成してよ
い。
【００３９】前記周辺駆動回路部において、前記第１の
薄膜トランジスタ以外に、多結晶又はアモルファスシリ
コン層をチャンネル領域とし、このチャンネル領域の上
部及び／又は下部にゲート部を有するトップゲート型、
ボトムゲート型又はデュアルゲート型の薄膜トランジス
タ、或いは前記単結晶シリコン層又は多結晶シリコン層
又はアモルファスシリコン層を用いたダイオード、抵
抗、キャパシタンス、インダクタンス素子などを設けて
よい。
薄膜トランジスタ以外に、多結晶又はアモルファスシリ
コン層をチャンネル領域とし、このチャンネル領域の上
部及び／又は下部にゲート部を有するトップゲート型、
ボトムゲート型又はデュアルゲート型の薄膜トランジス
タ、或いは前記単結晶シリコン層又は多結晶シリコン層
又はアモルファスシリコン層を用いたダイオード、抵
抗、キャパシタンス、インダクタンス素子などを設けて
よい。
【００４０】前記周辺駆動回路部及び／又は前記表示部
の薄膜トランジスタを、シングルゲート又はマルチゲー
トに構成してよい。
の薄膜トランジスタを、シングルゲート又はマルチゲー
トに構成してよい。
【００４１】前記周辺駆動回路部及び／又は前記表示部
のｎ又はｐチャンネル型の薄膜トランジスタがデュアル
ゲート型であるときには、上部又は下部ゲート電極を電
気的にオープンとするか或いは任意の負電圧（ｎチャン
ネル型の場合）又は正電圧（ｐチャンネル型の場合）を
印加し、ボトムゲート型又はトップゲート型の薄膜トラ
ンジスタとして動作するのがよい。
のｎ又はｐチャンネル型の薄膜トランジスタがデュアル
ゲート型であるときには、上部又は下部ゲート電極を電
気的にオープンとするか或いは任意の負電圧（ｎチャン
ネル型の場合）又は正電圧（ｐチャンネル型の場合）を
印加し、ボトムゲート型又はトップゲート型の薄膜トラ
ンジスタとして動作するのがよい。
【００４２】前記周辺駆動回路部の薄膜トランジスタを
ｎチャンネル型、ｐチャンネル型又は相補型の前記第１
の薄膜トランジスタとし、前記表示部の薄膜トランジス
タを、単結晶シリコン層をチャンネル領域とするときは
ｎチャンネル型、ｐチャンネル型又は相補型であり、多
結晶シリコン層をチャンネル領域とするときにはｎチャ
ンネル型、ｐチャンネル型又は相補型とし、アモルファ
スシリコン層をチャンネル領域とするときにはｎチャン
ネル型、ｐチャンネル型又は相補型としてよい。
ｎチャンネル型、ｐチャンネル型又は相補型の前記第１
の薄膜トランジスタとし、前記表示部の薄膜トランジス
タを、単結晶シリコン層をチャンネル領域とするときは
ｎチャンネル型、ｐチャンネル型又は相補型であり、多
結晶シリコン層をチャンネル領域とするときにはｎチャ
ンネル型、ｐチャンネル型又は相補型とし、アモルファ
スシリコン層をチャンネル領域とするときにはｎチャン
ネル型、ｐチャンネル型又は相補型としてよい。
【００４３】本発明において、前記単結晶シリコン層の
成長後、この単結晶シリコン層上にゲート絶縁膜とゲー
ト電極とからなる上部ゲート部を形成し、この上部ゲー
ト部をマスクとして前記単結晶シリコン層に３族又は５
族の不純物元素を導入して前記チャンネル領域、前記ソ
ース領域及び前記ドレイン領域を形成してよい。
成長後、この単結晶シリコン層上にゲート絶縁膜とゲー
ト電極とからなる上部ゲート部を形成し、この上部ゲー
ト部をマスクとして前記単結晶シリコン層に３族又は５
族の不純物元素を導入して前記チャンネル領域、前記ソ
ース領域及び前記ドレイン領域を形成してよい。
【００４４】また、前記第２の薄膜トランジスタがボト
ムゲート型又はデュアルゲート型であるときは、前記チ
ャンネル領域の下部に耐熱性材料からなる下部ゲート電
極を設け、このゲート電極上にゲート絶縁膜を形成して
下部ゲート部を形成した後、前記段差の形成工程を含め
て前記第１の薄膜トランジスタと共通の工程を経て前記
第２の薄膜トランジスタを形成することができる。この
場合、前記第２の薄膜トランジスタの上部ゲート電極と
前記第１の薄膜トランジスタのゲート電極とを共通の材
料で形成することができる。
ムゲート型又はデュアルゲート型であるときは、前記チ
ャンネル領域の下部に耐熱性材料からなる下部ゲート電
極を設け、このゲート電極上にゲート絶縁膜を形成して
下部ゲート部を形成した後、前記段差の形成工程を含め
て前記第１の薄膜トランジスタと共通の工程を経て前記
第２の薄膜トランジスタを形成することができる。この
場合、前記第２の薄膜トランジスタの上部ゲート電極と
前記第１の薄膜トランジスタのゲート電極とを共通の材
料で形成することができる。
【００４５】また、前記下部ゲート部上に前記単結晶シ
リコン層を形成した後、この単結晶シリコン層に３族又
は５族の不純物元素を導入し、ソース及びドレイン領域
を形成した後に、活性化処理を行うことができる。
リコン層を形成した後、この単結晶シリコン層に３族又
は５族の不純物元素を導入し、ソース及びドレイン領域
を形成した後に、活性化処理を行うことができる。
【００４６】また、前記単結晶シリコン層の形成後にレ
ジストをマスクとして前記第１及び第２の薄膜トランジ
スタの各ソース及びドレイン領域を前記不純物元素のイ
オン注入で形成し、このイオン注入後に前記活性化処理
を行い、ゲート絶縁膜の形成後に、前記第２の薄膜トラ
ンジスタの上部ゲート電極を形成してよい。
ジストをマスクとして前記第１及び第２の薄膜トランジ
スタの各ソース及びドレイン領域を前記不純物元素のイ
オン注入で形成し、このイオン注入後に前記活性化処理
を行い、ゲート絶縁膜の形成後に、前記第２の薄膜トラ
ンジスタの上部ゲート電極を形成してよい。
【００４７】前記第２の薄膜トランジスタがトップゲー
ト型のとき、前記単結晶シリコン層の形成後にレジスト
をマスクとして前記第１及び第２の薄膜トランジスタの
各ソース及びドレイン領域を前記不純物元素のイオン注
入で形成し、このイオン注入後に活性化処理を行い、し
かる後に前記第２の薄膜トランジスタのゲート絶縁膜と
ゲート電極とからなるゲート部を形成することができ
る。
ト型のとき、前記単結晶シリコン層の形成後にレジスト
をマスクとして前記第１及び第２の薄膜トランジスタの
各ソース及びドレイン領域を前記不純物元素のイオン注
入で形成し、このイオン注入後に活性化処理を行い、し
かる後に前記第２の薄膜トランジスタのゲート絶縁膜と
ゲート電極とからなるゲート部を形成することができ
る。
【００４８】或いは、前記第２の薄膜トランジスタがト
ップゲート型のとき、前記単結晶シリコン層の形成後に
前記第２の薄膜トランジスタのゲート絶縁膜と耐熱性材
料からなるゲート電極とを形成してゲート部を形成し、
このゲート部及びレジストをマスクとして前記第１及び
第２の薄膜トランジスタの各ソース及びドレイン領域を
前記不純物元素のイオン注入で形成し、このイオン注入
後に活性化処理を行ってもよい。
ップゲート型のとき、前記単結晶シリコン層の形成後に
前記第２の薄膜トランジスタのゲート絶縁膜と耐熱性材
料からなるゲート電極とを形成してゲート部を形成し、
このゲート部及びレジストをマスクとして前記第１及び
第２の薄膜トランジスタの各ソース及びドレイン領域を
前記不純物元素のイオン注入で形成し、このイオン注入
後に活性化処理を行ってもよい。
【００４９】また、前記ＬＤＤ構造を形成する際に用い
たレジストマスクを残して、これを覆うレジストマスク
を用いてソース領域及びドレイン領域形成用のイオン注
入を行うことができる。
たレジストマスクを残して、これを覆うレジストマスク
を用いてソース領域及びドレイン領域形成用のイオン注
入を行うことができる。
【００５０】また、前記基板を光学的に不透明又は透明
とし、反射型、又は透過型の表示部用画素電極を設けて
よい。
とし、反射型、又は透過型の表示部用画素電極を設けて
よい。
【００５１】前記表示部が前記画素電極とカラーフィル
タ層との積層構造を有していると、表示アレイ部上にカ
ラーフィルタを作り込むことにより、表示パネルの開口
率、輝度等の改善をはじめ、カラーフィルタ基板の省
略、生産性改善等によるコストダウンが実現する。
タ層との積層構造を有していると、表示アレイ部上にカ
ラーフィルタを作り込むことにより、表示パネルの開口
率、輝度等の改善をはじめ、カラーフィルタ基板の省
略、生産性改善等によるコストダウンが実現する。
【００５２】この場合、前記画素電極が反射電極である
ときは、樹脂膜に最適な反射特性と視野角特性を得るた
めの凹凸を形成し、この上に画素電極を設け、また前記
画素電極が透明電極であるときは、透明平坦化膜によっ
て表面を平坦化し、この平坦化面上に画素電極を設ける
のがよい。
ときは、樹脂膜に最適な反射特性と視野角特性を得るた
めの凹凸を形成し、この上に画素電極を設け、また前記
画素電極が透明電極であるときは、透明平坦化膜によっ
て表面を平坦化し、この平坦化面上に画素電極を設ける
のがよい。
【００５３】前記表示部は、前記ＭＯＳＴＦＴによる駆
動で発光又は調光を行うように構成し、例えば液晶表示
装置（ＬＣＤ）、エレクトロルミネセンス表示装置（Ｅ
Ｌ）又は電界放出型表示装置（ＦＥＤ）、発光ポリマー
表示装置（ＬＥＰＤ）、発光ダイオード表示装置（ＬＥ
Ｄ）などとして構成してよい。この場合、前記表示部に
複数の前記画素電極をマトリクス状に配列し、これらの
画素電極のそれぞれに前記スイッチング素子を接続して
よい。
動で発光又は調光を行うように構成し、例えば液晶表示
装置（ＬＣＤ）、エレクトロルミネセンス表示装置（Ｅ
Ｌ）又は電界放出型表示装置（ＦＥＤ）、発光ポリマー
表示装置（ＬＥＰＤ）、発光ダイオード表示装置（ＬＥ
Ｄ）などとして構成してよい。この場合、前記表示部に
複数の前記画素電極をマトリクス状に配列し、これらの
画素電極のそれぞれに前記スイッチング素子を接続して
よい。
【００５４】次に、本発明を好ましい実施の形態につい
て更に詳細に説明する。
て更に詳細に説明する。
【００５５】＜第１の実施の形態＞図１〜図１４は、本
発明の第１の実施の形態を示すものである。
発明の第１の実施の形態を示すものである。
【００５６】本実施の形態は、耐熱性基板に設けた上述
した段差（凹部）をシードとしてインジウム・シリコン
から単結晶シリコン層を高温グラフォエピタキシャル成
長させ、これを用いてボトムゲート型ＭＯＳＴＦＴを周
辺駆動回路部に構成したアクティブマトリクス反射型液
晶表示装置（ＬＣＤ）に関するものである。まず、この
反射型ＬＣＤの全体のレイアウトを図１２〜図１４につ
いて説明する。
した段差（凹部）をシードとしてインジウム・シリコン
から単結晶シリコン層を高温グラフォエピタキシャル成
長させ、これを用いてボトムゲート型ＭＯＳＴＦＴを周
辺駆動回路部に構成したアクティブマトリクス反射型液
晶表示装置（ＬＣＤ）に関するものである。まず、この
反射型ＬＣＤの全体のレイアウトを図１２〜図１４につ
いて説明する。
【００５７】図１２に示すように、このアクティブマト
リクス反射型ＬＣＤは、主基板１（これはアクティブマ
トリクス基板を構成する。）と対向基板３２とをスペー
サ（図示せず）を介して貼り合わせたフラットパネル構
造からなり、両基板１−３２間に液晶（ここでは図示せ
ず）が封入されている。主基板１の表面には、マトリク
ス状に配列した画素電極２９（又は４１）と、この画素
電極を駆動するスイッチング素子とからなる表示部、及
びこの表示部に接続される周辺駆動回路部とが設けられ
ている。
リクス反射型ＬＣＤは、主基板１（これはアクティブマ
トリクス基板を構成する。）と対向基板３２とをスペー
サ（図示せず）を介して貼り合わせたフラットパネル構
造からなり、両基板１−３２間に液晶（ここでは図示せ
ず）が封入されている。主基板１の表面には、マトリク
ス状に配列した画素電極２９（又は４１）と、この画素
電極を駆動するスイッチング素子とからなる表示部、及
びこの表示部に接続される周辺駆動回路部とが設けられ
ている。
【００５８】表示部のスイッチング素子は、本発明に基
づくｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳでＬＤＤ構造の
トップゲート型ＭＯＳＴＦＴで構成される。また、周辺
駆動回路部にも、回路要素として、本発明に基づくボト
ムゲート型ＭＯＳＴＦＴのｃＭＯＳ又はｎＭＯＳ又はｐ
ＭＯＳＴＦＴ又はこれらの混在が形成されている。な
お、一方の周辺駆動回路部はデータ信号を供給して各画
素のＴＦＴを水平ライン毎に駆動する水平駆動回路であ
り、また他方の周辺駆動回路部は各画素のＴＦＴのゲー
トを走査ライン毎に駆動する垂直駆動回路であり、通常
は表示部の両辺にそれぞれ設けられる。これらの駆動回
路は、点順次アナログ方式、線順次デジタル方式のいず
れも構成できる。
づくｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳでＬＤＤ構造の
トップゲート型ＭＯＳＴＦＴで構成される。また、周辺
駆動回路部にも、回路要素として、本発明に基づくボト
ムゲート型ＭＯＳＴＦＴのｃＭＯＳ又はｎＭＯＳ又はｐ
ＭＯＳＴＦＴ又はこれらの混在が形成されている。な
お、一方の周辺駆動回路部はデータ信号を供給して各画
素のＴＦＴを水平ライン毎に駆動する水平駆動回路であ
り、また他方の周辺駆動回路部は各画素のＴＦＴのゲー
トを走査ライン毎に駆動する垂直駆動回路であり、通常
は表示部の両辺にそれぞれ設けられる。これらの駆動回
路は、点順次アナログ方式、線順次デジタル方式のいず
れも構成できる。
【００５９】図１３に示すように、直交するゲートバス
ラインとデータバスラインの交差部に上記のＴＦＴが配
置され、このＴＦＴを介して液晶容量（ＣLC）に画像情
報を書き込み、次の情報がくるまで電荷を保持する。こ
の場合、ＴＦＴのチャンネル抵抗だけで保持させるには
十分ではないので、それを補うため液晶容量と並列に蓄
積容量（補助容量）（ＣS ）を付加し、リーク電流によ
る液晶電圧の低下を補ってよい。こうしたＬＣＤ用ＴＦ
Ｔでは、画素部（表示部）に使用するＴＦＴの特性と周
辺駆動回路に使用するＴＦＴの特性とでは要求性能が異
なり、特に画素部のＴＦＴではオフ電流の制御、オン電
流の確保が重要な問題となる。このため、表示部には、
後述の如きＬＤＤ構造のＴＦＴを設けることによって、
ゲート−ドレイン間に電界がかかりにくい構造としてチ
ャンネル領域にかかる実効的な電界を低減させ、オフ電
流を低減し、特性の変化も小さくできる。しかし、プロ
セス的には複雑になり、素子サイズも大きくなり、かつ
オン電流が低下するなどの問題も発生するため、それぞ
れの使用目的に合わせた最適設計が必要である。
ラインとデータバスラインの交差部に上記のＴＦＴが配
置され、このＴＦＴを介して液晶容量（ＣLC）に画像情
報を書き込み、次の情報がくるまで電荷を保持する。こ
の場合、ＴＦＴのチャンネル抵抗だけで保持させるには
十分ではないので、それを補うため液晶容量と並列に蓄
積容量（補助容量）（ＣS ）を付加し、リーク電流によ
る液晶電圧の低下を補ってよい。こうしたＬＣＤ用ＴＦ
Ｔでは、画素部（表示部）に使用するＴＦＴの特性と周
辺駆動回路に使用するＴＦＴの特性とでは要求性能が異
なり、特に画素部のＴＦＴではオフ電流の制御、オン電
流の確保が重要な問題となる。このため、表示部には、
後述の如きＬＤＤ構造のＴＦＴを設けることによって、
ゲート−ドレイン間に電界がかかりにくい構造としてチ
ャンネル領域にかかる実効的な電界を低減させ、オフ電
流を低減し、特性の変化も小さくできる。しかし、プロ
セス的には複雑になり、素子サイズも大きくなり、かつ
オン電流が低下するなどの問題も発生するため、それぞ
れの使用目的に合わせた最適設計が必要である。
【００６０】なお、使用可能な液晶としては、ＴＮ液晶
（アクティブマトリクス駆動のＴＮモードに用いられる
ネマチック液晶）をはじめ、ＳＴＮ（スーパーツイステ
ッドネマチック）、ＧＨ（ゲスト・ホスト）、ＰＣ（フ
ェーズ・チェンジ）、ＦＬＣ（強誘電性液晶）、ＡＦＬ
Ｃ（反強誘電性液晶）、ＰＤＬＣ（ポリマー分散型液
晶）等の各種モード用の液晶を採用してよい。
（アクティブマトリクス駆動のＴＮモードに用いられる
ネマチック液晶）をはじめ、ＳＴＮ（スーパーツイステ
ッドネマチック）、ＧＨ（ゲスト・ホスト）、ＰＣ（フ
ェーズ・チェンジ）、ＦＬＣ（強誘電性液晶）、ＡＦＬ
Ｃ（反強誘電性液晶）、ＰＤＬＣ（ポリマー分散型液
晶）等の各種モード用の液晶を採用してよい。
【００６１】また、図１４について周辺駆動回路の回路
方式とその駆動方法の概略を述べる。駆動回路はゲート
側駆動回路とデータ側駆動回路に分けられ、ゲート側、
データ側ともにシフトレジスタを構成する必要がある。
シフトレジスタは一般的に、ｐＭＯＳＴＦＴとｎＭＯＳ
ＴＦＴの両方を使用したもの（いわゆるＣＭＯＳ回路）
やいずれか一方のＭＯＳＴＦＴのみを使用したものがあ
るが、動作速度、信頼性、低消費電力の面でｃＭＯＳＴ
ＦＴ又はＣＭＯＳ回路が一般的である。
方式とその駆動方法の概略を述べる。駆動回路はゲート
側駆動回路とデータ側駆動回路に分けられ、ゲート側、
データ側ともにシフトレジスタを構成する必要がある。
シフトレジスタは一般的に、ｐＭＯＳＴＦＴとｎＭＯＳ
ＴＦＴの両方を使用したもの（いわゆるＣＭＯＳ回路）
やいずれか一方のＭＯＳＴＦＴのみを使用したものがあ
るが、動作速度、信頼性、低消費電力の面でｃＭＯＳＴ
ＦＴ又はＣＭＯＳ回路が一般的である。
【００６２】走査側駆動回路はシフトレジスタとバッフ
ァから構成されており、水平走査期間と同期したパルス
をシフトレジスタから各ラインに送る。一方、データ側
駆動回路は点順次方式と線順次方式の二つの駆動方法が
あり、図示した点順次方式では回路の構成は比較的簡単
であって、表示信号をアナログスイッチを通してシフト
レジスタで制御しながら直接に各画素に書き込む。各画
素に一水平走査時間内に順次書き込む（図中のＲ、Ｇ、
Ｂは各色毎に画素を概略的に示している）。
ァから構成されており、水平走査期間と同期したパルス
をシフトレジスタから各ラインに送る。一方、データ側
駆動回路は点順次方式と線順次方式の二つの駆動方法が
あり、図示した点順次方式では回路の構成は比較的簡単
であって、表示信号をアナログスイッチを通してシフト
レジスタで制御しながら直接に各画素に書き込む。各画
素に一水平走査時間内に順次書き込む（図中のＲ、Ｇ、
Ｂは各色毎に画素を概略的に示している）。
【００６３】次に、図１〜図１０について、本実施の形
態によるアクティブマトリクス反射型ＬＣＤをその製造
工程に従って説明する。但し、図１〜図７において、各
図の左側は表示部の製造工程、右側は周辺駆動回路部の
製造工程を示す。
態によるアクティブマトリクス反射型ＬＣＤをその製造
工程に従って説明する。但し、図１〜図７において、各
図の左側は表示部の製造工程、右側は周辺駆動回路部の
製造工程を示す。
【００６４】まず、図１の（１）に示すように、石英ガ
ラス、透明性結晶化ガラスなどの絶縁基板１の一主面に
おいて、モリブデン／タンタル（Ｍｏ・Ｔａ）合金のス
パッタ膜７１（５００〜６００ｎｍ厚）を形成する。
ラス、透明性結晶化ガラスなどの絶縁基板１の一主面に
おいて、モリブデン／タンタル（Ｍｏ・Ｔａ）合金のス
パッタ膜７１（５００〜６００ｎｍ厚）を形成する。
【００６５】次いで、図１の（２）に示すように、フォ
トレジスト７０を所定パターンに形成し、これをマスク
にしてＭｏ・Ｔａ膜７１をテーパエッチングし、側端部
７１ａが台形状に２０〜４５度でなだらかに傾斜したゲ
ート電極７１を形成する。
トレジスト７０を所定パターンに形成し、これをマスク
にしてＭｏ・Ｔａ膜７１をテーパエッチングし、側端部
７１ａが台形状に２０〜４５度でなだらかに傾斜したゲ
ート電極７１を形成する。
【００６６】次いで、図１の（３）に示すように、フォ
トレジスト７０の除去後に、モリブデン・タンタル合金
膜７１を含む基板１上に、プラズマＣＶＤ法等により、
ＳｉＮ膜（約１００ｎｍ厚）７２とＳｉＯ2 膜（約２０
０ｎｍ厚）７３とを、この順に積層したゲート絶縁膜を
形成する。
トレジスト７０の除去後に、モリブデン・タンタル合金
膜７１を含む基板１上に、プラズマＣＶＤ法等により、
ＳｉＮ膜（約１００ｎｍ厚）７２とＳｉＯ2 膜（約２０
０ｎｍ厚）７３とを、この順に積層したゲート絶縁膜を
形成する。
【００６７】次いで、図２の（４）に示すように、少な
くともＴＦＴ形成領域に、フォトレジスト２を所定パタ
ーンに形成し、これをマスクとして例えばＣＦ4 プラズ
マのＦ+ イオン３を照射し、リアクティブイオンエッチ
ング（ＲＩＥ）などの汎用フォトリソグラフィ及びエッ
チング（フォトエッチング）によってゲート絶縁膜に
（更には基板１にも）段差４を適当な形状及び寸法で複
数個形成する。
くともＴＦＴ形成領域に、フォトレジスト２を所定パタ
ーンに形成し、これをマスクとして例えばＣＦ4 プラズ
マのＦ+ イオン３を照射し、リアクティブイオンエッチ
ング（ＲＩＥ）などの汎用フォトリソグラフィ及びエッ
チング（フォトエッチング）によってゲート絶縁膜に
（更には基板１にも）段差４を適当な形状及び寸法で複
数個形成する。
【００６８】この場合、絶縁基板１として石英ガラス、
透明性結晶化ガラス、セラミック等（但し、後述の透過
型ＬＣＤでは、不透明のセラミック基板や低透明性の結
晶化ガラスは使用できない。）の高耐熱性基板（８〜１
２インチφ、７００〜８００μｍ厚）が使用可能であ
る。また、段差４は、後述の単結晶シリコンのグラフォ
エピタキシャル成長時のシードとなるものであって、深
さｄ０．１〜０．４μｍ、幅ｗ２〜１０μｍ、長さ（紙
面垂直方向）１０〜２０μｍであってよく、底辺と側面
のなす角（底角）は直角とする。なお、基板１の表面に
は、ガラス基板からのＮａイオンなどの拡散防止のた
め、ＳｉＮ膜（例えば５０〜２００ｎｍ厚）と必要に応
じてシリコン酸化膜（以後ＳｉＯ2 膜と呼ぶ。）（例え
ば約１００ｎｍ厚）を予め連続形成してよい。
透明性結晶化ガラス、セラミック等（但し、後述の透過
型ＬＣＤでは、不透明のセラミック基板や低透明性の結
晶化ガラスは使用できない。）の高耐熱性基板（８〜１
２インチφ、７００〜８００μｍ厚）が使用可能であ
る。また、段差４は、後述の単結晶シリコンのグラフォ
エピタキシャル成長時のシードとなるものであって、深
さｄ０．１〜０．４μｍ、幅ｗ２〜１０μｍ、長さ（紙
面垂直方向）１０〜２０μｍであってよく、底辺と側面
のなす角（底角）は直角とする。なお、基板１の表面に
は、ガラス基板からのＮａイオンなどの拡散防止のた
め、ＳｉＮ膜（例えば５０〜２００ｎｍ厚）と必要に応
じてシリコン酸化膜（以後ＳｉＯ2 膜と呼ぶ。）（例え
ば約１００ｎｍ厚）を予め連続形成してよい。
【００６９】次いで、図２の（５）に示すように、フォ
トレジスト２の除去後に、公知の触媒ＣＶＤ法やプラズ
マＣＶＤ法、スパッタ法などによって、段差４を含む全
面に多結晶シリコン膜５を基板温度約１００〜４００℃
で数μｍ〜０．００５μｍ（例えば０．１μｍ）の厚み
に堆積させる。この際、下地のゲート電極７１の側端部
７１ａはなだらかな傾斜面となっているので、この面上
には、段差４によるエピタキシャル成長を阻害せず、段
切れなしに単結晶シリコン層７が成長することになる。
なお、多結晶シリコン膜５に代えて、アモルファスシリ
コン膜を形成してもよいが、以下、多結晶シリコン膜を
代表例として説明する。
トレジスト２の除去後に、公知の触媒ＣＶＤ法やプラズ
マＣＶＤ法、スパッタ法などによって、段差４を含む全
面に多結晶シリコン膜５を基板温度約１００〜４００℃
で数μｍ〜０．００５μｍ（例えば０．１μｍ）の厚み
に堆積させる。この際、下地のゲート電極７１の側端部
７１ａはなだらかな傾斜面となっているので、この面上
には、段差４によるエピタキシャル成長を阻害せず、段
切れなしに単結晶シリコン層７が成長することになる。
なお、多結晶シリコン膜５に代えて、アモルファスシリ
コン膜を形成してもよいが、以下、多結晶シリコン膜を
代表例として説明する。
【００７０】次いで、図２の（６）に示すように、多結
晶シリコン膜５上に、インジウム膜６をトリメチルイン
ジウムのＭＯＣＶＤ法やスパッタ法、真空蒸着法によっ
て多結晶シリコン膜５の数十〜数百倍の厚さ（例えば１
０〜１５μｍ）に形成する。
晶シリコン膜５上に、インジウム膜６をトリメチルイン
ジウムのＭＯＣＶＤ法やスパッタ法、真空蒸着法によっ
て多結晶シリコン膜５の数十〜数百倍の厚さ（例えば１
０〜１５μｍ）に形成する。
【００７１】次いで、基板１を水素又は窒素−水素混合
物又はアルゴン−水素混合物等の水素系雰囲気下で１０
００℃以下、特に９００〜９３０℃に約５分間保持す
る。これによって、多結晶シリコン５はインジウム６の
溶融液に溶解する。この溶融液では、シリコンは本来の
析出温度よりもずっと低温で析出する性質を呈する。基
板１の加熱は、電気炉等を用いて基板全体を均一に加熱
する方法の他に、光レーザー、電子ビーム等によって、
所定の場所のみ、例えば、ＴＦＴ形成領域のみを局部的
に加熱する方法も可能である。
物又はアルゴン−水素混合物等の水素系雰囲気下で１０
００℃以下、特に９００〜９３０℃に約５分間保持す
る。これによって、多結晶シリコン５はインジウム６の
溶融液に溶解する。この溶融液では、シリコンは本来の
析出温度よりもずっと低温で析出する性質を呈する。基
板１の加熱は、電気炉等を用いて基板全体を均一に加熱
する方法の他に、光レーザー、電子ビーム等によって、
所定の場所のみ、例えば、ＴＦＴ形成領域のみを局部的
に加熱する方法も可能である。
【００７２】次いで、徐々に冷却することによって、イ
ンジウムに溶解していたシリコンは、段差４の底辺の角
部をシード（種）として図３の（７）に示すようにグラ
フォエピタキシャル成長し、厚さ例えば０．１μｍ程度
のＰ型単結晶シリコン層７として析出する。
ンジウムに溶解していたシリコンは、段差４の底辺の角
部をシード（種）として図３の（７）に示すようにグラ
フォエピタキシャル成長し、厚さ例えば０．１μｍ程度
のＰ型単結晶シリコン層７として析出する。
【００７３】上記のようにして堆積した単結晶シリコン
層７は（１００）面が基板上にエピタキシャル成長した
ものであるが、これは、グラフォエピタキシャル成長と
称される公知の現象によるものである。これについて
は、図９に示すように、非晶質基板（ガラス）１に上記
の段差４の如き垂直な壁を作り、この上にエピタキシャ
ル成長層を形成すると、図９（ａ）のようなランダムな
面方位であったものが図９（ｂ）のように（１００）面
が段差４の面に沿って結晶成長する。この単結晶粒の大
きさは、温度・時間に比例して大きくなるが、温度・時
間を低く、短くする時は、上記段差の間隔を短くしなけ
ればならない。また、上記段差の形状を図１０（ａ）〜
（ｆ）のように種々に変えることによって、成長層の結
晶方位を制御することができる。ＭＯＳトランジスタを
作成する場合は、（１００）面が最も多く採用されてい
る。要するに、段差４の断面形状は、底辺角部の角度
（底角）が直角をはじめ、上端から下端にかけて内向き
又は外向きに傾斜していてもよく、結晶成長が生じ易い
特定方向の面を有していればよい。段差４の底角は通常
は直角又は９０°以下が望ましく、その底面の角部は僅
かな曲率を有しているのがよい。
層７は（１００）面が基板上にエピタキシャル成長した
ものであるが、これは、グラフォエピタキシャル成長と
称される公知の現象によるものである。これについて
は、図９に示すように、非晶質基板（ガラス）１に上記
の段差４の如き垂直な壁を作り、この上にエピタキシャ
ル成長層を形成すると、図９（ａ）のようなランダムな
面方位であったものが図９（ｂ）のように（１００）面
が段差４の面に沿って結晶成長する。この単結晶粒の大
きさは、温度・時間に比例して大きくなるが、温度・時
間を低く、短くする時は、上記段差の間隔を短くしなけ
ればならない。また、上記段差の形状を図１０（ａ）〜
（ｆ）のように種々に変えることによって、成長層の結
晶方位を制御することができる。ＭＯＳトランジスタを
作成する場合は、（１００）面が最も多く採用されてい
る。要するに、段差４の断面形状は、底辺角部の角度
（底角）が直角をはじめ、上端から下端にかけて内向き
又は外向きに傾斜していてもよく、結晶成長が生じ易い
特定方向の面を有していればよい。段差４の底角は通常
は直角又は９０°以下が望ましく、その底面の角部は僅
かな曲率を有しているのがよい。
【００７４】こうして、グラフォエピタキシャル成長に
よって基板１上に単結晶シリコン層７を析出させた後、
図３の（８）のように、表面側に析出したインジウム膜
６Ａを塩酸、硫酸などによって溶解除去（この際、低級
シリコン酸化膜が生成しないように後処理）し、単結晶
シリコン層７をチャンネル領域とするボトムゲート型Ｍ
ＯＳＴＦＴを周辺駆動回路部に、トップゲート型ＭＯＳ
ＴＦＴを表示部にそれぞれ作製する。
よって基板１上に単結晶シリコン層７を析出させた後、
図３の（８）のように、表面側に析出したインジウム膜
６Ａを塩酸、硫酸などによって溶解除去（この際、低級
シリコン酸化膜が生成しないように後処理）し、単結晶
シリコン層７をチャンネル領域とするボトムゲート型Ｍ
ＯＳＴＦＴを周辺駆動回路部に、トップゲート型ＭＯＳ
ＴＦＴを表示部にそれぞれ作製する。
【００７５】まず、上記のグラフォエピタキシャル成長
による単結晶シリコン層７はインジウムの含有によって
Ｐ型化しているが、そのＰ型不純物濃度はばらついてい
るので、ｐチャンネルＭＯＳＴＦＴ部をフォトレジスト
（図示せず）でマスクし、Ｐ型不純物イオン（例えばＢ
+ ）を１０ｋＶで２．７×１０11ａｔｏｍｓ／ｃｍ2の
ドーズ量でドーピングし、比抵抗を調整する。また、図
３（９）に示すように、ｐＭＯＳＴＦＴ形成領域の不純
物濃度制御のため、ｎＭＯＳＴＦＴ部をフォトレジスト
６０でマスクし、Ｎ型不純物イオン（例えばＰ+ ）６５
を１０ｋＶで１×１０11ａｔｏｍｓ／ｃｍ2 のドーズ量
でドーピングし、Ｎ型ウエル７Ａを形成する。
による単結晶シリコン層７はインジウムの含有によって
Ｐ型化しているが、そのＰ型不純物濃度はばらついてい
るので、ｐチャンネルＭＯＳＴＦＴ部をフォトレジスト
（図示せず）でマスクし、Ｐ型不純物イオン（例えばＢ
+ ）を１０ｋＶで２．７×１０11ａｔｏｍｓ／ｃｍ2の
ドーズ量でドーピングし、比抵抗を調整する。また、図
３（９）に示すように、ｐＭＯＳＴＦＴ形成領域の不純
物濃度制御のため、ｎＭＯＳＴＦＴ部をフォトレジスト
６０でマスクし、Ｎ型不純物イオン（例えばＰ+ ）６５
を１０ｋＶで１×１０11ａｔｏｍｓ／ｃｍ2 のドーズ量
でドーピングし、Ｎ型ウエル７Ａを形成する。
【００７６】次いで、図４の（１０）に示すように、単
結晶シリコン層７の全面上に、プラズマＣＶＤ、高密度
プラズマＣＶＤ、触媒ＣＶＤ法等でＳｉＯ2 （約２００
ｎｍ厚）とＳｉＮ（約１００ｎｍ厚）をこの順に連続形
成してゲート絶縁膜８を形成し、更に、モリブデン・タ
ンタル（Ｍｏ・Ｔａ）合金のスパッタ膜９（５００〜６
００ｎｍ厚）を形成する。
結晶シリコン層７の全面上に、プラズマＣＶＤ、高密度
プラズマＣＶＤ、触媒ＣＶＤ法等でＳｉＯ2 （約２００
ｎｍ厚）とＳｉＮ（約１００ｎｍ厚）をこの順に連続形
成してゲート絶縁膜８を形成し、更に、モリブデン・タ
ンタル（Ｍｏ・Ｔａ）合金のスパッタ膜９（５００〜６
００ｎｍ厚）を形成する。
【００７７】次いで、図４の（１１）に示すように、汎
用のフォトリソグラフィ技術により、表示領域のＴＦＴ
部の段差領域（凹部内）にフォトレジストパターン１０
を形成し、連続したエッチングにより、（Ｍｏ・Ｔａ）
合金のゲート電極１１とゲート絶縁膜（ＳｉＮ／ＳｉＯ
2 ）１２とを形成し、単結晶シリコン薄膜層７を露出さ
せる。（Ｍｏ・Ｔａ）合金膜９は酸系エッチング液、Ｓ
ｉＮはＣＦ4 ガスのプラズマエッチング、ＳｉＯ2 はフ
ッ酸系エッチング液で処理する。
用のフォトリソグラフィ技術により、表示領域のＴＦＴ
部の段差領域（凹部内）にフォトレジストパターン１０
を形成し、連続したエッチングにより、（Ｍｏ・Ｔａ）
合金のゲート電極１１とゲート絶縁膜（ＳｉＮ／ＳｉＯ
2 ）１２とを形成し、単結晶シリコン薄膜層７を露出さ
せる。（Ｍｏ・Ｔａ）合金膜９は酸系エッチング液、Ｓ
ｉＮはＣＦ4 ガスのプラズマエッチング、ＳｉＯ2 はフ
ッ酸系エッチング液で処理する。
【００７８】次いで、図４の（１２）に示すように、周
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部をフォトレジスト１３
でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレイ
ン領域にリンイオン１４を例えば２０ｋＶで５×１０13
ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオン注
入）して、Ｎ- 型層からなるＬＤＤ部１５を自己整合的
（セルフアライン）に形成する。
辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表示
領域のｎＭＯＳＴＦＴのゲート部をフォトレジスト１３
でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレイ
ン領域にリンイオン１４を例えば２０ｋＶで５×１０13
ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオン注
入）して、Ｎ- 型層からなるＬＤＤ部１５を自己整合的
（セルフアライン）に形成する。
【００７９】次いで、図５の（１３）に示すように、周
辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎ
ＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴ
のゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はひ素イオン１７を例えば２
０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でド
ーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型
層からなるソース部１８及びドレイン部１９とＬＤＤ部
１５とを形成する。
辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域のｎ
ＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦＴ
のゲート及びＬＤＤ部とをフォトレジスト１６でカバー
し、露出した領域にリン又はひ素イオン１７を例えば２
０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量でド
ーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型
層からなるソース部１８及びドレイン部１９とＬＤＤ部
１５とを形成する。
【００８０】次いで、図５の（１４）に示すように、周
辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴ
ＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジス
ト２０でカバーし、露出した領域にボロンイオン２１を
例えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドー
ズ量でドーピング（イオン注入）してｐＭＯＳＴＦＴの
Ｐ+ 層のソース部２２及びドレイン部２３を形成する。
なお、この作業は、ｎＭＯＳ周辺駆動回路の場合はｐＭ
ＯＳＴＦＴが無いので、不要な作業である。
辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳＴ
ＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジス
ト２０でカバーし、露出した領域にボロンイオン２１を
例えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドー
ズ量でドーピング（イオン注入）してｐＭＯＳＴＦＴの
Ｐ+ 層のソース部２２及びドレイン部２３を形成する。
なお、この作業は、ｎＭＯＳ周辺駆動回路の場合はｐＭ
ＯＳＴＦＴが無いので、不要な作業である。
【００８１】次いで、図５の（１５）に示すように、Ｔ
ＦＴ、ダイオードなどの能動素子部や、抵抗、インダク
タンスなどの受動素子部をアイランド化するため、フォ
トレジスト２４を設け、周辺駆動領域及び表示領域のす
べての能動素子部及び受動素子部以外の単結晶シリコン
薄膜層を汎用フォトリソグラフィ及びエッチング技術で
除去する。エッチング液はフッ酸系である。
ＦＴ、ダイオードなどの能動素子部や、抵抗、インダク
タンスなどの受動素子部をアイランド化するため、フォ
トレジスト２４を設け、周辺駆動領域及び表示領域のす
べての能動素子部及び受動素子部以外の単結晶シリコン
薄膜層を汎用フォトリソグラフィ及びエッチング技術で
除去する。エッチング液はフッ酸系である。
【００８２】次いで、図６の（１６）に示すように、プ
ラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等
により、ＳｉＯ2 膜（約２００ｎｍ厚）及びリンシリケ
ートガラス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に
全面に連続形成して保護膜２５を形成する。
ラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等
により、ＳｉＯ2 膜（約２００ｎｍ厚）及びリンシリケ
ートガラス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に
全面に連続形成して保護膜２５を形成する。
【００８３】そして、この状態で単結晶シリコン層を活
性化処理する。この活性化においてハロゲン等のランプ
アニール条件は約１０００℃、約１０秒程度であり、こ
れに耐えるゲート電極材が必要であるが、高融点のＭｏ
・Ｔａ合金は適している。このゲート電極材は従って、
ゲート部のみならず配線として広範囲に亘って引き廻し
て設けることができる。なお、ここでは高価なエキシマ
レーザーアニールは使用しないが、仮に利用するとすれ
ば、その条件はＸｅＣｌ（３０８ｎｍ波長）で全面、又
は能動素子部及び受動素子部のみの選択的な９０％以上
のオーバーラップスキャンニングが望ましい。
性化処理する。この活性化においてハロゲン等のランプ
アニール条件は約１０００℃、約１０秒程度であり、こ
れに耐えるゲート電極材が必要であるが、高融点のＭｏ
・Ｔａ合金は適している。このゲート電極材は従って、
ゲート部のみならず配線として広範囲に亘って引き廻し
て設けることができる。なお、ここでは高価なエキシマ
レーザーアニールは使用しないが、仮に利用するとすれ
ば、その条件はＸｅＣｌ（３０８ｎｍ波長）で全面、又
は能動素子部及び受動素子部のみの選択的な９０％以上
のオーバーラップスキャンニングが望ましい。
【００８４】次いで、図６の（１７）に示すように、汎
用フォトリソグラフィ及びエッチング技術により、周辺
駆動回路の全ＴＦＴのソース／ドレイン部、及び表示用
ＴＦＴのソース部のコンタクト用窓開けを行う。
用フォトリソグラフィ及びエッチング技術により、周辺
駆動回路の全ＴＦＴのソース／ドレイン部、及び表示用
ＴＦＴのソース部のコンタクト用窓開けを行う。
【００８５】そして、全面に５００〜６００ｎｍ厚のア
ルミニウム又はアルミニウム合金、例えば１％Ｓｉ入り
アルミニウム又は１〜２％銅入りアルミニウム、銅等の
スパッタ膜を形成し、汎用フォトリソグラフィ及びエッ
チング技術により、周辺駆動回路及び表示部のすべての
ＴＦＴのソース電極２６と周辺駆動回路部のドレイン電
極２７を形成すると同時に、データライン及びゲートラ
インを形成する。その後に、フォーミングガス（Ｎ2 ＋
Ｈ2 ）中、約４００℃／１ｈで、シンター処理する。
ルミニウム又はアルミニウム合金、例えば１％Ｓｉ入り
アルミニウム又は１〜２％銅入りアルミニウム、銅等の
スパッタ膜を形成し、汎用フォトリソグラフィ及びエッ
チング技術により、周辺駆動回路及び表示部のすべての
ＴＦＴのソース電極２６と周辺駆動回路部のドレイン電
極２７を形成すると同時に、データライン及びゲートラ
インを形成する。その後に、フォーミングガス（Ｎ2 ＋
Ｈ2 ）中、約４００℃／１ｈで、シンター処理する。
【００８６】次いで、図６の（１８）に示すように、プ
ラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等
により、ＰＳＧ膜（約３００ｎｍ厚）及びＳｉＮ膜（約
３００ｎｍ厚）からなる絶縁膜３６を全面に形成する。
次いで、表示用ＴＦＴのドレイン部のコンタクト用窓開
けを行う。なお、画素部のＳｉＯ2 、ＰＳＧ及びＳｉＮ
膜は除去する必要はない。
ラズマＣＶＤ、高密度プラズマＣＶＤ、触媒ＣＶＤ法等
により、ＰＳＧ膜（約３００ｎｍ厚）及びＳｉＮ膜（約
３００ｎｍ厚）からなる絶縁膜３６を全面に形成する。
次いで、表示用ＴＦＴのドレイン部のコンタクト用窓開
けを行う。なお、画素部のＳｉＯ2 、ＰＳＧ及びＳｉＮ
膜は除去する必要はない。
【００８７】反射型液晶表示装置の基本的要件として
は、液晶パネルの内部に入射光を反射させる機能と散乱
させる機能を合わせ持たなければならない。これは、デ
ィスプレイに対する観察者の方向はほぼ決まっている
が、入射光の方向が一義的に決められないためである。
このため、任意の方向に点光源が存在することを想定し
て反射板の設計を行う必要がある。そこで、図７の（１
９）に示すように、全面に、スピンコート等で２〜３μ
ｍ厚みの感光性樹脂膜２８を形成し、図７の（２０）に
示すように、汎用フォトリソグラフィ及びエッチング技
術により、少なくとも画素部に最適な反射特性と視野角
特性を得るための凹凸形状パターンを形成し、リフロー
させて凹凸粗面２８Ａからなる反射面下部を形成する。
同時に表示用ＴＦＴのドレイン部のコンタクト用の樹脂
窓開けを行う。
は、液晶パネルの内部に入射光を反射させる機能と散乱
させる機能を合わせ持たなければならない。これは、デ
ィスプレイに対する観察者の方向はほぼ決まっている
が、入射光の方向が一義的に決められないためである。
このため、任意の方向に点光源が存在することを想定し
て反射板の設計を行う必要がある。そこで、図７の（１
９）に示すように、全面に、スピンコート等で２〜３μ
ｍ厚みの感光性樹脂膜２８を形成し、図７の（２０）に
示すように、汎用フォトリソグラフィ及びエッチング技
術により、少なくとも画素部に最適な反射特性と視野角
特性を得るための凹凸形状パターンを形成し、リフロー
させて凹凸粗面２８Ａからなる反射面下部を形成する。
同時に表示用ＴＦＴのドレイン部のコンタクト用の樹脂
窓開けを行う。
【００８８】次いで、図７の（２１）に示すように、全
面に４００〜５００ｎｍ厚のアルミニウム又は１％Ｓｉ
入りアルミニウム等ののスパッタ膜を形成し、汎用フォ
トリソグラフィ及びエッチング技術により、画素部以外
のアルミニウム膜等を除去し、表示用ＴＦＴのドレイン
部１９と接続した凹凸形状のアルミニウム等の反射部２
９を形成する。これは表示用の画素電極として用いられ
る。その後に、フォーミングガス中、約３００℃／１ｈ
でシンター処理し、コンタクトを十分にする。尚、反射
率を高めるために、アルミニウムに代えて銀又は銀合金
を使用してもよい。
面に４００〜５００ｎｍ厚のアルミニウム又は１％Ｓｉ
入りアルミニウム等ののスパッタ膜を形成し、汎用フォ
トリソグラフィ及びエッチング技術により、画素部以外
のアルミニウム膜等を除去し、表示用ＴＦＴのドレイン
部１９と接続した凹凸形状のアルミニウム等の反射部２
９を形成する。これは表示用の画素電極として用いられ
る。その後に、フォーミングガス中、約３００℃／１ｈ
でシンター処理し、コンタクトを十分にする。尚、反射
率を高めるために、アルミニウムに代えて銀又は銀合金
を使用してもよい。
【００８９】以上のようにして、段差４を高温グラフォ
エピタキシャル成長のシードとして単結晶シリコン層７
を形成し、この単結晶シリコン層７を用いた表示部及び
周辺駆動回路部にそれぞれ、トップゲート型のｎＭＯＳ
ＬＤＤ−ＴＦＴ、ボトムゲート型のｐＭＯＳＴＦＴ及び
ｎＭＯＳＴＦＴで構成するＣＭＯＳ回路を作り込んだ表
示部−周辺駆動回路部一体型のアクティブマトリクス基
板３０を作製することができる。
エピタキシャル成長のシードとして単結晶シリコン層７
を形成し、この単結晶シリコン層７を用いた表示部及び
周辺駆動回路部にそれぞれ、トップゲート型のｎＭＯＳ
ＬＤＤ−ＴＦＴ、ボトムゲート型のｐＭＯＳＴＦＴ及び
ｎＭＯＳＴＦＴで構成するＣＭＯＳ回路を作り込んだ表
示部−周辺駆動回路部一体型のアクティブマトリクス基
板３０を作製することができる。
【００９０】次に、このアクティブマトリクス基板（駆
動基板）３０を用いて、反射型液晶表示装置（ＬＣＤ）
を製造する方法を図８について説明する。以降では、こ
のアクティブマトリクス基板をＴＦＴ基板と呼称する。
動基板）３０を用いて、反射型液晶表示装置（ＬＣＤ）
を製造する方法を図８について説明する。以降では、こ
のアクティブマトリクス基板をＴＦＴ基板と呼称する。
【００９１】このＬＣＤの液晶セルを面面組立で作製す
る場合（２インチサイズ以上の中／大型液晶パネルに適
している。）、まずＴＦＴ基板３０と、全面ベタのＩＴ
Ｏ（Ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）電極３１を設
けた対向基板３２の素子形成面に、ポリイミド配向膜３
３、３４を形成する。このポリイミド配向膜はロールコ
ート、スピンコート等により５０〜１００ｎｍ厚に形成
し、１８０℃／２ｈで硬化キュアする。
る場合（２インチサイズ以上の中／大型液晶パネルに適
している。）、まずＴＦＴ基板３０と、全面ベタのＩＴ
Ｏ（Ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）電極３１を設
けた対向基板３２の素子形成面に、ポリイミド配向膜３
３、３４を形成する。このポリイミド配向膜はロールコ
ート、スピンコート等により５０〜１００ｎｍ厚に形成
し、１８０℃／２ｈで硬化キュアする。
【００９２】次いで、ＴＦＴ基板３０と対向基板３２を
ラビング、又は光配向処理する。ラビングバフ材にはコ
ットンやレーヨン等があるが、バフかす（ゴミ）やリタ
デーション等の面からはコットンの方が安定している。
光配向は非接触の線型偏光紫外線照射による液晶分子の
配向技術である。なお、配向には、ラビング以外にも、
偏光又は非偏光を斜め入射させることによって高分子配
向膜を形成することができる（このような高分子化合物
は、例えばアゾベンゼンを有するポリメチルメタクリレ
ート系高分子等がある）。
ラビング、又は光配向処理する。ラビングバフ材にはコ
ットンやレーヨン等があるが、バフかす（ゴミ）やリタ
デーション等の面からはコットンの方が安定している。
光配向は非接触の線型偏光紫外線照射による液晶分子の
配向技術である。なお、配向には、ラビング以外にも、
偏光又は非偏光を斜め入射させることによって高分子配
向膜を形成することができる（このような高分子化合物
は、例えばアゾベンゼンを有するポリメチルメタクリレ
ート系高分子等がある）。
【００９３】次いで、洗浄後に、ＴＦＴ基板３０側には
コモン剤塗布、対向基板３２側にはシール剤塗布する。
ラビングバフかす除去のために、水、又はＩＰＡ（イソ
プロピルアルコール）洗浄する。コモン剤は導電性フィ
ラーを含有したアクリル、又はエポキシアクリレート、
又はエポキシ系接着剤であってよく、シール剤はアクリ
ル、又はエポキシアクリレート、又はエポキシ系接着剤
であってよい。加熱硬化、紫外線照射硬化、紫外線照射
硬化＋加熱硬化のいずれも使用できるが、重ね合せの精
度と作業性からは紫外線照射硬化＋加熱硬化タイプが良
い。
コモン剤塗布、対向基板３２側にはシール剤塗布する。
ラビングバフかす除去のために、水、又はＩＰＡ（イソ
プロピルアルコール）洗浄する。コモン剤は導電性フィ
ラーを含有したアクリル、又はエポキシアクリレート、
又はエポキシ系接着剤であってよく、シール剤はアクリ
ル、又はエポキシアクリレート、又はエポキシ系接着剤
であってよい。加熱硬化、紫外線照射硬化、紫外線照射
硬化＋加熱硬化のいずれも使用できるが、重ね合せの精
度と作業性からは紫外線照射硬化＋加熱硬化タイプが良
い。
【００９４】次いで、対向基板３２側に所定のギャップ
を得るためのスペーサを散布し、ＴＦＴ基板３０と所定
の位置で重ね合せる。対向基板３２側のアライメントマ
ークとＴＦＴ基板３０側のアライメントマークとを精度
よく合わせた後に、紫外線照射してシール剤を仮硬化さ
せ、その後に一括して加熱硬化する。
を得るためのスペーサを散布し、ＴＦＴ基板３０と所定
の位置で重ね合せる。対向基板３２側のアライメントマ
ークとＴＦＴ基板３０側のアライメントマークとを精度
よく合わせた後に、紫外線照射してシール剤を仮硬化さ
せ、その後に一括して加熱硬化する。
【００９５】次いで、スクライブブレークして、ＴＦＴ
基板３０と対向基板３２を重ね合せた単個の液晶パネル
を作成する。
基板３０と対向基板３２を重ね合せた単個の液晶パネル
を作成する。
【００９６】次いで、液晶３５を両基板３０−３２間の
ギャップ内に注入し、注入口を紫外線接着剤で封止後
に、ＩＰＡ洗浄する。液晶の種類はなんでも良いが、例
えばネマティック液晶を用いる高速応答のＴＮ（ツイス
トネマティック）モードが一般的である。
ギャップ内に注入し、注入口を紫外線接着剤で封止後
に、ＩＰＡ洗浄する。液晶の種類はなんでも良いが、例
えばネマティック液晶を用いる高速応答のＴＮ（ツイス
トネマティック）モードが一般的である。
【００９７】次いで、加熱急冷処理して、液晶３５を配
向させる。
向させる。
【００９８】次いで、ＴＦＴ基板３０のパネル電極取り
出し部にフレキシブル配線を異方性導電膜の熱圧着で接
続し、更に対向基板３２に偏光板を貼合わせる。
出し部にフレキシブル配線を異方性導電膜の熱圧着で接
続し、更に対向基板３２に偏光板を貼合わせる。
【００９９】また、液晶パネルの面単組立の場合（２イ
ンチサイズ以下の小型液晶パネルに適している。）、上
記と同様、ＴＦＴ基板３０と対向基板３２の素子形成面
に、ポリイミド配向３３、３４を形成し、両基板をラビ
ング、又は非接触の線型偏光紫外線光の配向処理する。
ンチサイズ以下の小型液晶パネルに適している。）、上
記と同様、ＴＦＴ基板３０と対向基板３２の素子形成面
に、ポリイミド配向３３、３４を形成し、両基板をラビ
ング、又は非接触の線型偏光紫外線光の配向処理する。
【０１００】次いで、ＴＦＴ基板３０と対向基板３２を
ダイシング又はスクライブブレークで単個に分割し、水
又はＩＰＡ洗浄する。ＴＦＴ基板３０にはコモン剤塗
布、対向基板３２にはスペーサ含有のシール剤塗布し、
両基板を重ね合せる。これ以降のプロセスは上記に準ず
る。
ダイシング又はスクライブブレークで単個に分割し、水
又はＩＰＡ洗浄する。ＴＦＴ基板３０にはコモン剤塗
布、対向基板３２にはスペーサ含有のシール剤塗布し、
両基板を重ね合せる。これ以降のプロセスは上記に準ず
る。
【０１０１】上記した反射型ＬＣＤにおいて、対向基板
３２はＣＦ（カラーフィルタ）基板であって、カラーフ
ィルタ層４６をＩＴＯ電極３１下に設けたものである。
対向基板３２側からの入射光は反射膜２９で効率良く反
射されて対向基板３２側から出射する。
３２はＣＦ（カラーフィルタ）基板であって、カラーフ
ィルタ層４６をＩＴＯ電極３１下に設けたものである。
対向基板３２側からの入射光は反射膜２９で効率良く反
射されて対向基板３２側から出射する。
【０１０２】他方、ＴＦＴ基板３０として、図８のよう
な上記した基板構造以外に、ＴＦＴ基板３０にカラーフ
ィルタを設けたオンチップカラーフィルタ（ＯＣＣＦ）
構造のＴＦＴ基板とするときには、対向基板３２にはＩ
ＴＯ電極がベタ付け（又はブラックマスク付きのＩＴＯ
電極がベタ付け）される。
な上記した基板構造以外に、ＴＦＴ基板３０にカラーフ
ィルタを設けたオンチップカラーフィルタ（ＯＣＣＦ）
構造のＴＦＴ基板とするときには、対向基板３２にはＩ
ＴＯ電極がベタ付け（又はブラックマスク付きのＩＴＯ
電極がベタ付け）される。
【０１０３】なお、図１２に示した補助容量ＣS を画素
部に組み込む場合は、上記した基板１上に設けた誘電体
層（図示せず）を単結晶シリコンのドレイン領域１９と
接続すればよい。
部に組み込む場合は、上記した基板１上に設けた誘電体
層（図示せず）を単結晶シリコンのドレイン領域１９と
接続すればよい。
【０１０４】以上に説明したように、本実施の形態によ
れば、次の如き顕著な作用効果が得られる。
れば、次の如き顕著な作用効果が得られる。
【０１０５】（ａ）所定形状／寸法の段差４を基板１に
形成し、その段差の底辺の角をシードとして高温グラフ
ォエピタキシャル成長（但し、成長時の加熱温度は９０
０〜９３０℃と比較的低温）させることにより、５４０
ｃｍ2 ／ｖ・ｓｅｃ以上の高い電子移動度の単結晶シリ
コン層７が得られるので、高性能ドライバ内蔵のＬＣＤ
の製造が可能となる。
形成し、その段差の底辺の角をシードとして高温グラフ
ォエピタキシャル成長（但し、成長時の加熱温度は９０
０〜９３０℃と比較的低温）させることにより、５４０
ｃｍ2 ／ｖ・ｓｅｃ以上の高い電子移動度の単結晶シリ
コン層７が得られるので、高性能ドライバ内蔵のＬＣＤ
の製造が可能となる。
【０１０６】（ｂ）この単結晶シリコン層は、従来のア
モルファスシリコン層や多結晶シリコン層に比べて、単
結晶シリコン基板並の高い電子及び正孔移動度を示すの
で、これによる単結晶シリコンボトムゲート型ＭＯＳＴ
ＦＴは、高いスイッチング特性と低リーク電流のＬＤＤ
構造を有するｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳＴＦＴ
の表示部と、高い駆動能力のｃＭＯＳ、ｎＭＯＳ又はｐ
ＭＯＳＴＦＴ又はこれらの混在からなる周辺駆動回路部
とを一体化した構成が可能となり、高画質、高精細、狭
額縁、大画面、高効率の表示パネルが実現する。この単
結晶シリコン層７は十分に高い正孔移動度を示すため、
電子と正孔をそれぞれ単独でも、或いは双方を組み合せ
て駆動する周辺駆動回路を作製でき、これをｎＭＯＳ又
はｐＭＯＳ又はｃＭＯＳのＬＤＤ構造の表示用ＴＦＴと
一体化したパネルを実現できる。また、小型〜中型パネ
ルの場合には、周辺の一対の垂直駆動回路の一方を省略
できる可能性がある。
モルファスシリコン層や多結晶シリコン層に比べて、単
結晶シリコン基板並の高い電子及び正孔移動度を示すの
で、これによる単結晶シリコンボトムゲート型ＭＯＳＴ
ＦＴは、高いスイッチング特性と低リーク電流のＬＤＤ
構造を有するｎＭＯＳ又はｐＭＯＳ又はｃＭＯＳＴＦＴ
の表示部と、高い駆動能力のｃＭＯＳ、ｎＭＯＳ又はｐ
ＭＯＳＴＦＴ又はこれらの混在からなる周辺駆動回路部
とを一体化した構成が可能となり、高画質、高精細、狭
額縁、大画面、高効率の表示パネルが実現する。この単
結晶シリコン層７は十分に高い正孔移動度を示すため、
電子と正孔をそれぞれ単独でも、或いは双方を組み合せ
て駆動する周辺駆動回路を作製でき、これをｎＭＯＳ又
はｐＭＯＳ又はｃＭＯＳのＬＤＤ構造の表示用ＴＦＴと
一体化したパネルを実現できる。また、小型〜中型パネ
ルの場合には、周辺の一対の垂直駆動回路の一方を省略
できる可能性がある。
【０１０７】（ｃ）そして、上記した多結晶シリコン
（又はアモルファスシリコン）層５はプラズマ又は減圧
ＣＶＤ（化学的気相成長：基板温度１００〜４００℃）
などの方法で形成でき、上記した低融点金属層６は真空
蒸着法又はスパッタ法などの方法で形成でき、更に、上
記したグラフォエピタキシャル成長時の加熱処理温度は
９３０℃以下が可能であるから、絶縁基板上に比較的低
温（例えば９００〜９３０℃以下）で単結晶シリコン層
７を均一に形成することができる。なお、基板として
は、石英ガラスや結晶化ガラス、セラミック基板などが
使用可能である。
（又はアモルファスシリコン）層５はプラズマ又は減圧
ＣＶＤ（化学的気相成長：基板温度１００〜４００℃）
などの方法で形成でき、上記した低融点金属層６は真空
蒸着法又はスパッタ法などの方法で形成でき、更に、上
記したグラフォエピタキシャル成長時の加熱処理温度は
９３０℃以下が可能であるから、絶縁基板上に比較的低
温（例えば９００〜９３０℃以下）で単結晶シリコン層
７を均一に形成することができる。なお、基板として
は、石英ガラスや結晶化ガラス、セラミック基板などが
使用可能である。
【０１０８】（ｄ）固相成長法の場合のような中温で長
時間のアニールや、エキシマレーザーアニールが不要と
なるから、生産性が高く、高価な製造設備が不要でコス
トダウンが可能となる。
時間のアニールや、エキシマレーザーアニールが不要と
なるから、生産性が高く、高価な製造設備が不要でコス
トダウンが可能となる。
【０１０９】（ｅ）この高温グラフォエピタキシャル成
長では、インジウム・シリコン組成比、段差の形状、基
板加熱温度、冷却速度、添加するＮ型又はＰ型キャリア
不純物濃度等の調整により、広範囲のＰ型不純物濃度と
高移動度の単結晶シリコン薄膜が容易に得られるので、
Ｖｔｈ（しきい値）調整が容易であり、低抵抗化による
高速動作が可能である。
長では、インジウム・シリコン組成比、段差の形状、基
板加熱温度、冷却速度、添加するＮ型又はＰ型キャリア
不純物濃度等の調整により、広範囲のＰ型不純物濃度と
高移動度の単結晶シリコン薄膜が容易に得られるので、
Ｖｔｈ（しきい値）調整が容易であり、低抵抗化による
高速動作が可能である。
【０１１０】（ｆ）表示アレイ部上にカラーフィルタを
作り込めば、表示パネルの開口率、輝度等の改善をはじ
め、カラーフィルタ基板の省略、生産性改善等によるコ
ストダウンが実現する。
作り込めば、表示パネルの開口率、輝度等の改善をはじ
め、カラーフィルタ基板の省略、生産性改善等によるコ
ストダウンが実現する。
【０１１１】＜第２の実施の形態＞図１５は、本発明の
第２の実施の形態を示すものである。
第２の実施の形態を示すものである。
【０１１２】本実施の形態では、上述の第１の実施の形
態と同様のアクティブマトリクス反射型ＬＣＤに関する
ものであるが、上述の第１の実施の形態と比べて、図２
（４）の工程後に、図１５の（５）に示すように、段差
４を含む全面にまず、例えばインジウム膜６をスパッタ
法又は真空蒸着法で例えば１０〜２０μｍの厚みに形成
する。インジウム膜６に代えて、インジウム・ガリウム
膜又はガリウム膜も適用できるが、以下、インジウム膜
を代表例として説明する。
態と同様のアクティブマトリクス反射型ＬＣＤに関する
ものであるが、上述の第１の実施の形態と比べて、図２
（４）の工程後に、図１５の（５）に示すように、段差
４を含む全面にまず、例えばインジウム膜６をスパッタ
法又は真空蒸着法で例えば１０〜２０μｍの厚みに形成
する。インジウム膜６に代えて、インジウム・ガリウム
膜又はガリウム膜も適用できるが、以下、インジウム膜
を代表例として説明する。
【０１１３】次いで、図１５の（６）に示すように、公
知のプラズマＣＶＤ法によって、インジウム膜６上にア
モルファスシリコン膜５を数μｍ〜０．００５μｍ（例
えば０．１μｍ）の厚みに堆積させる。
知のプラズマＣＶＤ法によって、インジウム膜６上にア
モルファスシリコン膜５を数μｍ〜０．００５μｍ（例
えば０．１μｍ）の厚みに堆積させる。
【０１１４】この場合、単結晶シリコン層の形成温度
は、低融点金属６の融点（インジウムは融点１５６℃、
ガリウムの場合は融点２９．７７℃）を大幅に越えない
ようにすべきであるから、多結晶シリコン膜形成（６０
０〜６５０℃）は困難である。従って、プラズマＣＶＤ
により、アモルファスシリコン膜５をインジウム膜６上
に形成する。
は、低融点金属６の融点（インジウムは融点１５６℃、
ガリウムの場合は融点２９．７７℃）を大幅に越えない
ようにすべきであるから、多結晶シリコン膜形成（６０
０〜６５０℃）は困難である。従って、プラズマＣＶＤ
により、アモルファスシリコン膜５をインジウム膜６上
に形成する。
【０１１５】次いで、基板１を水素系雰囲気下で１００
０℃以下（特に９００〜９３０℃）に約５分間保持す
る。これによって、アモルファスシリコン膜５はインジ
ウムの溶融液に溶解する。
０℃以下（特に９００〜９３０℃）に約５分間保持す
る。これによって、アモルファスシリコン膜５はインジ
ウムの溶融液に溶解する。
【０１１６】次いで、徐々に冷却することによって、イ
ンジウム溶融液に溶解したシリコンは、段差４をシード
（種）として図１５の（７）に示すようにグラフォエピ
タキシャル成長し、厚さ例えば０．１μｍ程度の単結晶
シリコン層７として析出する。
ンジウム溶融液に溶解したシリコンは、段差４をシード
（種）として図１５の（７）に示すようにグラフォエピ
タキシャル成長し、厚さ例えば０．１μｍ程度の単結晶
シリコン層７として析出する。
【０１１７】この場合、単結晶シリコン層７は上述した
と同様に（１００）面が基板上にエピタキシャル成長し
たものであるが、上記段差の形状を図９（ａ）〜（ｆ）
のように種々に変えることによって、成長層の結晶方位
を制御することができる。
と同様に（１００）面が基板上にエピタキシャル成長し
たものであるが、上記段差の形状を図９（ａ）〜（ｆ）
のように種々に変えることによって、成長層の結晶方位
を制御することができる。
【０１１８】こうして、グラフォエピタキシャル成長に
よって基板１上に単結晶シリコン層７を析出させた後、
上述した第１の実施の形態と同様に、表面側のインジウ
ムを塩酸などによって溶解除去し、更に単結晶シリコン
層７に所定の処理を施す工程を経て表示部及び周辺駆動
回路部の各ＴＦＴの作製を行う。
よって基板１上に単結晶シリコン層７を析出させた後、
上述した第１の実施の形態と同様に、表面側のインジウ
ムを塩酸などによって溶解除去し、更に単結晶シリコン
層７に所定の処理を施す工程を経て表示部及び周辺駆動
回路部の各ＴＦＴの作製を行う。
【０１１９】本実施の形態では、段差４上に低融点金属
層６を形成し、この上にアモルファスシリコン層５を形
成した後、加熱溶融、冷却処理しているが、低融点金属
の溶融液からの単結晶シリコンのグラフォエピタキシャ
ル成長は、既述した実施の形態と同様に生じる。
層６を形成し、この上にアモルファスシリコン層５を形
成した後、加熱溶融、冷却処理しているが、低融点金属
の溶融液からの単結晶シリコンのグラフォエピタキシャ
ル成長は、既述した実施の形態と同様に生じる。
【０１２０】＜第３の実施の形態＞図１６は、本発明の
第３の実施の形態を示すものである。
第３の実施の形態を示すものである。
【０１２１】本実施の形態は、上述の第１の実施の形態
と同様のアクティブマトリクス反射型ＬＣＤに関するも
のであるが、上述の第１の実施の形態と比べて、図２
（４）の工程後に、図１６の（５）に示すように、段差
４を含む全面に、所定量（例えば約１重量％）のシリコ
ンを含有する例えばインジウム膜６Ａをスパッタ法又は
真空蒸着法で例えば１０〜２０μｍの厚みに形成する。
と同様のアクティブマトリクス反射型ＬＣＤに関するも
のであるが、上述の第１の実施の形態と比べて、図２
（４）の工程後に、図１６の（５）に示すように、段差
４を含む全面に、所定量（例えば約１重量％）のシリコ
ンを含有する例えばインジウム膜６Ａをスパッタ法又は
真空蒸着法で例えば１０〜２０μｍの厚みに形成する。
【０１２２】次いで、基板１を水素系雰囲気下で１００
０℃以下（特に９００〜９３０℃）に約５分間保持す
る。これによって、上記のシリコンはインジウムの溶融
液に溶解する。
０℃以下（特に９００〜９３０℃）に約５分間保持す
る。これによって、上記のシリコンはインジウムの溶融
液に溶解する。
【０１２３】次いで、徐々に冷却することによって、イ
ンジウム溶融液に溶解したシリコンは、段差４をシード
（種）として図１６の（６）に示すようにグラフォエピ
タキシャル成長し、厚さ例えば０．１μｍ程度の単結晶
シリコン層７として析出する。
ンジウム溶融液に溶解したシリコンは、段差４をシード
（種）として図１６の（６）に示すようにグラフォエピ
タキシャル成長し、厚さ例えば０．１μｍ程度の単結晶
シリコン層７として析出する。
【０１２４】この場合、単結晶シリコン層７は上述した
と同様に（１００）面が基板上にグラフォエピタキシャ
ル成長したものであるが、上記段差の形状を図９（ａ）
〜（ｆ）のように種々に変えることによって、成長層の
結晶方位を制御することができる。
と同様に（１００）面が基板上にグラフォエピタキシャ
ル成長したものであるが、上記段差の形状を図９（ａ）
〜（ｆ）のように種々に変えることによって、成長層の
結晶方位を制御することができる。
【０１２５】こうして、グラフォエピタキシャル成長に
よって基板１上に単結晶シリコン層７を析出させた後、
上述した第１の実施の形態と同様に、表面側のインジウ
ムを塩酸などによって溶解除去し、更に単結晶シリコン
層７に所定の処理を施す工程を経て表示部及び周辺駆動
回路部の各ＴＦＴの作製を行う。
よって基板１上に単結晶シリコン層７を析出させた後、
上述した第１の実施の形態と同様に、表面側のインジウ
ムを塩酸などによって溶解除去し、更に単結晶シリコン
層７に所定の処理を施す工程を経て表示部及び周辺駆動
回路部の各ＴＦＴの作製を行う。
【０１２６】本実施の形態では、段差４上にシリコンを
含有する低融点金属層６Ａを形成した後、加熱溶融、冷
却処理しているが、低融点金属の溶融液からの単結晶シ
リコンのグラフォエピタキシャル成長は、既述した実施
の形態と同様に生じる。
含有する低融点金属層６Ａを形成した後、加熱溶融、冷
却処理しているが、低融点金属の溶融液からの単結晶シ
リコンのグラフォエピタキシャル成長は、既述した実施
の形態と同様に生じる。
【０１２７】＜第４の実施の形態＞図１７〜図１９つい
て、本発明の第４の実施の形態を説明する。
て、本発明の第４の実施の形態を説明する。
【０１２８】本実施の形態は、上述の第１の実施の形態
と比べて、同様のトップゲート型ＭＯＳＴＦＴを表示部
に、ボトムゲート型ＭＯＳＴＦＴを周辺駆動回路部に有
するが、上述の第１の実施の形態とは異なって、透過型
ＬＣＤに関するものである。即ち、図１の（１）から図
６の（１８）に示す工程までは同様であるが、その工程
後に、図１７の（１９）に示すように、絶縁膜２５、３
６に表示用ＴＦＴのドレイン部コンタクト用の窓開け１
９を行うと同時に、透過率向上のために画素開口部の不
要なＳｉＯ2 、ＰＳＧ及びＳｉＮ膜を除去する。
と比べて、同様のトップゲート型ＭＯＳＴＦＴを表示部
に、ボトムゲート型ＭＯＳＴＦＴを周辺駆動回路部に有
するが、上述の第１の実施の形態とは異なって、透過型
ＬＣＤに関するものである。即ち、図１の（１）から図
６の（１８）に示す工程までは同様であるが、その工程
後に、図１７の（１９）に示すように、絶縁膜２５、３
６に表示用ＴＦＴのドレイン部コンタクト用の窓開け１
９を行うと同時に、透過率向上のために画素開口部の不
要なＳｉＯ2 、ＰＳＧ及びＳｉＮ膜を除去する。
【０１２９】次いで、図１７の（２０）に示すように、
全面にスピンコート等で２〜３μｍ厚みの感光性アクリ
ル系透明樹脂の平坦化膜２８Ｂを形成し、汎用フォトリ
ソグラフィにより、表示用ＴＦＴのドレイン側の透明樹
脂２８Ｂの窓開けを行い、所定条件で硬化させる。
全面にスピンコート等で２〜３μｍ厚みの感光性アクリ
ル系透明樹脂の平坦化膜２８Ｂを形成し、汎用フォトリ
ソグラフィにより、表示用ＴＦＴのドレイン側の透明樹
脂２８Ｂの窓開けを行い、所定条件で硬化させる。
【０１３０】次いで、図１７の（２１）に示すように、
全面に１３０〜１５０ｎｍ厚のＩＴＯスパッタ膜を形成
し、汎用フォトリソグラフィ及びエッチング技術によ
り、表示用ＴＦＴのドレイン部１９とコンタクトしたＩ
ＴＯ透明電極４１を形成する。そして、熱処理（フォー
ミングガス中、２００〜２５０℃／１ｈ）により、表示
用ＴＦＴのドレインとＩＴＯのコンタクト抵抗の低減化
とＩＴＯ透明度の向上を図る。
全面に１３０〜１５０ｎｍ厚のＩＴＯスパッタ膜を形成
し、汎用フォトリソグラフィ及びエッチング技術によ
り、表示用ＴＦＴのドレイン部１９とコンタクトしたＩ
ＴＯ透明電極４１を形成する。そして、熱処理（フォー
ミングガス中、２００〜２５０℃／１ｈ）により、表示
用ＴＦＴのドレインとＩＴＯのコンタクト抵抗の低減化
とＩＴＯ透明度の向上を図る。
【０１３１】そして、図１８に示すように、対向基板３
２と組み合わせ、上述の第１の実施の形態と同様にして
透過型ＬＣＤを組み立てる。但し、ＴＦＴ基板側にも偏
光板を貼り合わせる。この透過型ＬＣＤでは、実線のよ
うに透過光が得られるが、一点鎖線のように対向基板３
２側からの透過光が得られるようにもできる。
２と組み合わせ、上述の第１の実施の形態と同様にして
透過型ＬＣＤを組み立てる。但し、ＴＦＴ基板側にも偏
光板を貼り合わせる。この透過型ＬＣＤでは、実線のよ
うに透過光が得られるが、一点鎖線のように対向基板３
２側からの透過光が得られるようにもできる。
【０１３２】この透過型ＬＣＤの場合、次のようにして
オンチップカラーフィルタ（ＯＣＣＦ）構造とオンチッ
プブラック（ＯＣＢ）構造を作製することができる。
オンチップカラーフィルタ（ＯＣＣＦ）構造とオンチッ
プブラック（ＯＣＢ）構造を作製することができる。
【０１３３】即ち、図１の（１）〜図６の（１７）まで
の工程は上記の工程に準じて行うが、その後、図１９の
（１８）に示すように、ＰＳＧ／ＳｉＯ2 の絶縁膜２５
のドレイン部も窓開けしてドレイン電極用のアルミニウ
ム埋込み層４１Ａを形成した後、ＳｉＮ／ＰＳＧの絶縁
膜３６を形成する。
の工程は上記の工程に準じて行うが、その後、図１９の
（１８）に示すように、ＰＳＧ／ＳｉＯ2 の絶縁膜２５
のドレイン部も窓開けしてドレイン電極用のアルミニウ
ム埋込み層４１Ａを形成した後、ＳｉＮ／ＰＳＧの絶縁
膜３６を形成する。
【０１３４】次いで、図１９の（１９）に示すように、
Ｒ、Ｇ、Ｂの各色を各セグメント毎に顔料分散したフォ
トレジスト６１を所定厚さ（１〜１．５μｍ）で形成し
た後、図１９の（２０）に示すように、汎用フォトリソ
グラフィ技術で所定位置（各画素部）のみを残すパター
ニングで各カラーフィルタ層６１（Ｒ）、６１（Ｇ）、
６１（Ｂ）を形成する（オンチップカラーフィルタ構
造）。この際、ドレイン部の窓開けも行う。なお、不透
明なセラミック基板や低透過率のガラス及び耐熱性樹脂
基板は使用できない。
Ｒ、Ｇ、Ｂの各色を各セグメント毎に顔料分散したフォ
トレジスト６１を所定厚さ（１〜１．５μｍ）で形成し
た後、図１９の（２０）に示すように、汎用フォトリソ
グラフィ技術で所定位置（各画素部）のみを残すパター
ニングで各カラーフィルタ層６１（Ｒ）、６１（Ｇ）、
６１（Ｂ）を形成する（オンチップカラーフィルタ構
造）。この際、ドレイン部の窓開けも行う。なお、不透
明なセラミック基板や低透過率のガラス及び耐熱性樹脂
基板は使用できない。
【０１３５】次いで、図１９の（２０）に示すように、
表示用ＴＦＴのドレインに連通するコンタクトホール
に、カラーフィルタ層上にかけてブラックマスク層とな
る遮光層４３を金属のパターニングで形成する。例え
ば、スパッタ法により、モリブデンを２００〜２５０ｎ
ｍ厚で成膜し、表示用ＴＦＴを覆って遮光する所定の形
状にパターニングする（オンチップブラック構造）。
表示用ＴＦＴのドレインに連通するコンタクトホール
に、カラーフィルタ層上にかけてブラックマスク層とな
る遮光層４３を金属のパターニングで形成する。例え
ば、スパッタ法により、モリブデンを２００〜２５０ｎ
ｍ厚で成膜し、表示用ＴＦＴを覆って遮光する所定の形
状にパターニングする（オンチップブラック構造）。
【０１３６】次いで、図１９の（２１）に示すように、
透明樹脂の平坦化膜２８Ｂを形成し、更にこの平坦化膜
に設けたスルーホールにＩＴＯ透明電極４１を遮光層４
３に接続するように形成する。
透明樹脂の平坦化膜２８Ｂを形成し、更にこの平坦化膜
に設けたスルーホールにＩＴＯ透明電極４１を遮光層４
３に接続するように形成する。
【０１３７】このように、表示アレイ部上に、カラーフ
ィルタ６１やブラックマスク４３を作り込むことによ
り、液晶表示パネルの開口率を改善し、またバックライ
トも含めたディスプレイモジュールの低消費電力化が実
現する。
ィルタ６１やブラックマスク４３を作り込むことによ
り、液晶表示パネルの開口率を改善し、またバックライ
トも含めたディスプレイモジュールの低消費電力化が実
現する。
【０１３８】＜第５の実施の形態＞本発明の第５の実施
の形態を説明する。
の形態を説明する。
【０１３９】本実施の形態は、歪点の低いガラス基板に
上述した段差（凹部）４を形成し、これをシードとして
インジウム・ガリウム・シリコン又はガリウム・シリコ
ン溶融液から単結晶シリコン層を低温グラフォエピタキ
シャル成長させ、これを用いてトップゲート型ＭＯＳＴ
ＦＴを構成したアクティブマトリクス反射型液晶表示装
置（ＬＣＤ）に関するものである。
上述した段差（凹部）４を形成し、これをシードとして
インジウム・ガリウム・シリコン又はガリウム・シリコ
ン溶融液から単結晶シリコン層を低温グラフォエピタキ
シャル成長させ、これを用いてトップゲート型ＭＯＳＴ
ＦＴを構成したアクティブマトリクス反射型液晶表示装
置（ＬＣＤ）に関するものである。
【０１４０】即ち、本実施の形態では、上述の第１の実
施の形態と比べて、図１の（１）に示す工程で、基板１
として、歪点又は最高使用温度が例えば６００℃程度と
低いガラス、例えばホウケイ酸ガラスやアルミノケイ酸
ガラスなどのガラス基板を用いる。これは、安価でかつ
大型化が容易であり、薄板大型化（例えば５００×６０
０×０．１〜１．１ｍｍ厚）すればロール化／長尺化が
可能である。もちろん、石英基板や結晶化ガラス基板も
採用することができる。
施の形態と比べて、図１の（１）に示す工程で、基板１
として、歪点又は最高使用温度が例えば６００℃程度と
低いガラス、例えばホウケイ酸ガラスやアルミノケイ酸
ガラスなどのガラス基板を用いる。これは、安価でかつ
大型化が容易であり、薄板大型化（例えば５００×６０
０×０．１〜１．１ｍｍ厚）すればロール化／長尺化が
可能である。もちろん、石英基板や結晶化ガラス基板も
採用することができる。
【０１４１】そして、上述と同様に段差４、更には多結
晶シリコン層５を形成した後、図２の（６）に示す工程
で、多結晶シリコン膜５上に、インジウム・ガリウム膜
（又はガリウム膜）をトリメチルインジウムガリウムや
トリメチルガリウムのＭＯＣＶＤ法やスパッタ法、真空
蒸着法によって多結晶シリコン膜５の数１０〜数１００
倍の厚さ（例えば１０〜２０μｍ）に形成する。
晶シリコン層５を形成した後、図２の（６）に示す工程
で、多結晶シリコン膜５上に、インジウム・ガリウム膜
（又はガリウム膜）をトリメチルインジウムガリウムや
トリメチルガリウムのＭＯＣＶＤ法やスパッタ法、真空
蒸着法によって多結晶シリコン膜５の数１０〜数１００
倍の厚さ（例えば１０〜２０μｍ）に形成する。
【０１４２】次いで、基板１を水素系雰囲気下で３００
〜６００℃（又は４２０〜６００℃）に約５分間保持す
る。これによって、多結晶シリコン５（又はアモルファ
スシリコン）はインジウム・ガリウムの溶融液又はガリ
ウムの溶融液に溶解する。この溶融液では、シリコンは
本来の析出温度よりもずっと低温で析出する性質を呈す
る。
〜６００℃（又は４２０〜６００℃）に約５分間保持す
る。これによって、多結晶シリコン５（又はアモルファ
スシリコン）はインジウム・ガリウムの溶融液又はガリ
ウムの溶融液に溶解する。この溶融液では、シリコンは
本来の析出温度よりもずっと低温で析出する性質を呈す
る。
【０１４３】次いで、徐々に冷却することによって、イ
ンジウム・ガリウム（又はガリウム）に溶解していたシ
リコンは、段差４の底辺の角部をシード（種）として図
３の（７）に示すようにグラフォエピタキシャル成長
し、厚さ例えば０．１μｍ程度の単結晶シリコン層７と
して析出する。
ンジウム・ガリウム（又はガリウム）に溶解していたシ
リコンは、段差４の底辺の角部をシード（種）として図
３の（７）に示すようにグラフォエピタキシャル成長
し、厚さ例えば０．１μｍ程度の単結晶シリコン層７と
して析出する。
【０１４４】この場合、単結晶シリコン層７は上述した
と同様に（１００）面が基板上にエピタキシャル成長し
たものであるが、上記段差の形状を図９（ａ）〜（ｆ）
のように種々に変えることによって、成長層の結晶方位
を制御することができる。
と同様に（１００）面が基板上にエピタキシャル成長し
たものであるが、上記段差の形状を図９（ａ）〜（ｆ）
のように種々に変えることによって、成長層の結晶方位
を制御することができる。
【０１４５】こうして、低温グラフォエピタキシャル成
長によって基板１上に単結晶シリコン層７を析出させた
後、図２の（６）のように、表面側のインジウム・ガリ
ウム（又はガリウム）を塩酸、硫酸などによって溶解除
去する。
長によって基板１上に単結晶シリコン層７を析出させた
後、図２の（６）のように、表面側のインジウム・ガリ
ウム（又はガリウム）を塩酸、硫酸などによって溶解除
去する。
【０１４６】しかる後、単結晶シリコン層７を用いて上
述の第１の実施の形態と同様にして表示部にトップゲー
ト型のＭＯＳＴＦＴ、周辺駆動回路部にボトムゲート型
のＭＯＳＴＦＴの作製を行う。また図８に示した構造
は、本実施の形態でも同様に適用されてよい。
述の第１の実施の形態と同様にして表示部にトップゲー
ト型のＭＯＳＴＦＴ、周辺駆動回路部にボトムゲート型
のＭＯＳＴＦＴの作製を行う。また図８に示した構造
は、本実施の形態でも同様に適用されてよい。
【０１４７】本実施の形態によれば、上述した第１の実
施の形態で述べた作用効果に加え、次の如き顕著な作用
効果が得られる。
施の形態で述べた作用効果に加え、次の如き顕著な作用
効果が得られる。
【０１４８】（ａ）ガラス基板１上に、約３００〜６０
０℃又は４２０〜６００℃と更に低温でのグラフォエピ
タキシャル成長により、単結晶シリコン層７を均一に形
成することができる。
０℃又は４２０〜６００℃と更に低温でのグラフォエピ
タキシャル成長により、単結晶シリコン層７を均一に形
成することができる。
【０１４９】（ｂ）従って、ガラス基板のみならず、有
機基板などの絶縁基板上に、単結晶シリコン層を形成で
きるため、歪点が低く、低コストで物性も良好な基板材
質を任意に選択でき、また、基板の大型化も可能とな
る。ガラス基板や有機基板は、石英基板やセラミック基
板に比べて、安価に作成することができ、さらに薄板化
／長尺化／ロール化が可能であるので、単結晶シリコン
層を形成した薄板を長尺／ロール化した大型ガラス基板
などを生産性良く、安価に作製することができる。ガラ
ス基板として、ガラス歪点（又は最高使用温度）が低い
（例えば５００℃）ガラスを用いると、この上層へガラ
ス内部からその構成元素が拡散して、トランジスタ特性
に影響する場合には、これを抑制する目的で、バリア層
薄膜（例えばシリコンナイトライド：厚さ５０〜２００
ｎｍ程度）を形成すればよい。
機基板などの絶縁基板上に、単結晶シリコン層を形成で
きるため、歪点が低く、低コストで物性も良好な基板材
質を任意に選択でき、また、基板の大型化も可能とな
る。ガラス基板や有機基板は、石英基板やセラミック基
板に比べて、安価に作成することができ、さらに薄板化
／長尺化／ロール化が可能であるので、単結晶シリコン
層を形成した薄板を長尺／ロール化した大型ガラス基板
などを生産性良く、安価に作製することができる。ガラ
ス基板として、ガラス歪点（又は最高使用温度）が低い
（例えば５００℃）ガラスを用いると、この上層へガラ
ス内部からその構成元素が拡散して、トランジスタ特性
に影響する場合には、これを抑制する目的で、バリア層
薄膜（例えばシリコンナイトライド：厚さ５０〜２００
ｎｍ程度）を形成すればよい。
【０１５０】（ｃ）この低温グラフォエピタキシャル成
長では、インジウム・ガリウム膜のインジウム／ガリウ
ム組成比、加熱温度、冷却速度等の調整により、広範囲
のＰ型不純物濃度と高移動度の単結晶シリコン薄膜が容
易に得られるので、Ｖｔｈ調整が容易で低抵抗化による
高速動作が可能である。
長では、インジウム・ガリウム膜のインジウム／ガリウ
ム組成比、加熱温度、冷却速度等の調整により、広範囲
のＰ型不純物濃度と高移動度の単結晶シリコン薄膜が容
易に得られるので、Ｖｔｈ調整が容易で低抵抗化による
高速動作が可能である。
【０１５１】＜第６の実施の形態＞本発明の第６の実施
の形態を説明する。
の形態を説明する。
【０１５２】本実施の形態は、上述の第５の実施の形態
と比べて透過型ＬＣＤに関するものであってその製造工
程は上述の第４の実施の形態で述べたと同様、インジウ
ム・ガリウム膜を用いた低温グラフォエピタキシャル成
長によって単結晶シリコン層を形成することができる。
と比べて透過型ＬＣＤに関するものであってその製造工
程は上述の第４の実施の形態で述べたと同様、インジウ
ム・ガリウム膜を用いた低温グラフォエピタキシャル成
長によって単結晶シリコン層を形成することができる。
【０１５３】そして、この単結晶シリコン薄膜を用い、
上述した第４の実施の形態で述べたと同様、図１７〜図
１９に示した工程によって透過型ＬＣＤを作製すること
ができる。但し、不透明のセラミック基板や、不透明又
は低透過率の有機基板は適していない。
上述した第４の実施の形態で述べたと同様、図１７〜図
１９に示した工程によって透過型ＬＣＤを作製すること
ができる。但し、不透明のセラミック基板や、不透明又
は低透過率の有機基板は適していない。
【０１５４】従って、本実施の形態では、上述した第５
の実施の形態及び第４の実施の形態の双方の優れた作用
効果を併せ持つことができる。即ち、上述した第１の実
施の形態の有する作用効果に加え、ホウケイ酸ガラスや
耐熱性のポリイミド等の有機基板などの低コストで薄
板、長尺化が可能な基板１を用い得ること、インジウム
／ガリウム組成比によって単結晶シリコン薄膜７の導電
型やＶｔｈの調整が容易となること、表示アレイ部上に
カラーフィルタ４２やブラックマスク４３を作りこむこ
とにより、液晶表示パネルの開口率を改善し、またバッ
クライトも含めたディスプレイモジュールの低消費電力
化が実現することである。
の実施の形態及び第４の実施の形態の双方の優れた作用
効果を併せ持つことができる。即ち、上述した第１の実
施の形態の有する作用効果に加え、ホウケイ酸ガラスや
耐熱性のポリイミド等の有機基板などの低コストで薄
板、長尺化が可能な基板１を用い得ること、インジウム
／ガリウム組成比によって単結晶シリコン薄膜７の導電
型やＶｔｈの調整が容易となること、表示アレイ部上に
カラーフィルタ４２やブラックマスク４３を作りこむこ
とにより、液晶表示パネルの開口率を改善し、またバッ
クライトも含めたディスプレイモジュールの低消費電力
化が実現することである。
【０１５５】＜第７の実施の形態＞図２０〜図２８は、
本発明の第７の実施の形態を示すものである。
本発明の第７の実施の形態を示すものである。
【０１５６】本実施の形態では、周辺駆動回路部は上述
した第１の実施の形態と同様のボトムゲート型のｐＭＯ
ＳＴＦＴとｎＭＯＳＴＦＴとからなるＣＭＯＳ駆動回路
で構成する。表示部は反射型ではあるが、ＴＦＴを各種
ゲート構造のものとして、種々の組み合わせにしてい
る。
した第１の実施の形態と同様のボトムゲート型のｐＭＯ
ＳＴＦＴとｎＭＯＳＴＦＴとからなるＣＭＯＳ駆動回路
で構成する。表示部は反射型ではあるが、ＴＦＴを各種
ゲート構造のものとして、種々の組み合わせにしてい
る。
【０１５７】即ち、図２０（Ａ）は、上述した第１の実
施の形態と同様のトップゲート型のｎＭＯＳＬＤＤ−Ｔ
ＦＴを表示部に設けているが、図２０（Ｂ）に示す表示
部にはボトムゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、図２
０（Ｃ）に示す表示部にはデュアルゲート型のｎＭＯＳ
ＬＤＤ−ＴＦＴをそれぞれ設けている。これらのボトム
ゲート型、デュアルゲート型ＭＯＳＴＦＴのいずれも、
後述のように、周辺駆動回路部のボトムゲート型ＭＯＳ
ＴＦＴと共通の工程で作製可能であるが、特にデュアル
ゲート型の場合には上下のゲート部によって駆動能力が
向上し、高速スイッチングに適し、また上下のゲート部
のいずれかを選択的に用いて場合に応じてトップゲート
型又はボトムゲート型として動作させることもできる。
施の形態と同様のトップゲート型のｎＭＯＳＬＤＤ−Ｔ
ＦＴを表示部に設けているが、図２０（Ｂ）に示す表示
部にはボトムゲート型のｎＭＯＳＬＤＤ−ＴＦＴ、図２
０（Ｃ）に示す表示部にはデュアルゲート型のｎＭＯＳ
ＬＤＤ−ＴＦＴをそれぞれ設けている。これらのボトム
ゲート型、デュアルゲート型ＭＯＳＴＦＴのいずれも、
後述のように、周辺駆動回路部のボトムゲート型ＭＯＳ
ＴＦＴと共通の工程で作製可能であるが、特にデュアル
ゲート型の場合には上下のゲート部によって駆動能力が
向上し、高速スイッチングに適し、また上下のゲート部
のいずれかを選択的に用いて場合に応じてトップゲート
型又はボトムゲート型として動作させることもできる。
【０１５８】なお、図２０（Ｂ）のボトムゲート型ＭＯ
ＳＴＦＴにおいて、図中の７１はＭｏ・Ｔａ等のゲート
電極であり、７２はＳｉＮ膜及び７３はＳｉＯ2 膜であ
ってゲート絶縁膜を形成し、このゲート絶縁膜上には周
辺駆動回路部のボトムゲート型ＭＯＳＴＦＴと同様の単
結晶シリコン層を用いたチャンネル領域等が形成されて
いる。また、図２０（Ｃ）のデュアルゲート型ＭＯＳＴ
ＦＴにおいて、下部ゲート部はボトムゲート型ＭＯＳＴ
ＦＴと同様であるが、上部ゲート部は、ゲート絶縁膜８
２をＳｉＯ2 膜とＳｉＮ膜で形成し、この上に上部ゲー
ト電極８３を設けている。但し、いずれにおいても、グ
ラフォエピタキシャル成長のシードとなる段差４の外側
に各ゲート部を構成している。
ＳＴＦＴにおいて、図中の７１はＭｏ・Ｔａ等のゲート
電極であり、７２はＳｉＮ膜及び７３はＳｉＯ2 膜であ
ってゲート絶縁膜を形成し、このゲート絶縁膜上には周
辺駆動回路部のボトムゲート型ＭＯＳＴＦＴと同様の単
結晶シリコン層を用いたチャンネル領域等が形成されて
いる。また、図２０（Ｃ）のデュアルゲート型ＭＯＳＴ
ＦＴにおいて、下部ゲート部はボトムゲート型ＭＯＳＴ
ＦＴと同様であるが、上部ゲート部は、ゲート絶縁膜８
２をＳｉＯ2 膜とＳｉＮ膜で形成し、この上に上部ゲー
ト電極８３を設けている。但し、いずれにおいても、グ
ラフォエピタキシャル成長のシードとなる段差４の外側
に各ゲート部を構成している。
【０１５９】次に、上記のボトムゲート型ＭＯＳＴＦＴ
の製造方法を図２１〜図２５で、上記のデュアルゲート
型ＭＯＳＴＦＴの製造方法を図２６〜図２８でそれぞれ
説明する。なお、周辺駆動回路部のボトムゲート型ＭＯ
ＳＴＦＴの製造方法は図１〜図６において述べたものと
同じであるので、ここでは図示を省略している。
の製造方法を図２１〜図２５で、上記のデュアルゲート
型ＭＯＳＴＦＴの製造方法を図２６〜図２８でそれぞれ
説明する。なお、周辺駆動回路部のボトムゲート型ＭＯ
ＳＴＦＴの製造方法は図１〜図６において述べたものと
同じであるので、ここでは図示を省略している。
【０１６０】表示部において、ボトムゲート型ＭＯＳＴ
ＦＴを製造するには、まず、図２１の（１）に示すよう
に、図１の（１）と同じ工程において、基板１上に、モ
リブデン／タンタル（Ｍｏ・Ｔａ）合金のスパッタ膜７
１（５００〜６００ｎｍ厚）を形成する。
ＦＴを製造するには、まず、図２１の（１）に示すよう
に、図１の（１）と同じ工程において、基板１上に、モ
リブデン／タンタル（Ｍｏ・Ｔａ）合金のスパッタ膜７
１（５００〜６００ｎｍ厚）を形成する。
【０１６１】次いで、図２１の（２）に示すように、図
１の（２）と同じ工程において、フォトレジスト７０を
所定パターンに形成し、これをマスクにしてＭｏ・Ｔａ
膜７１をテーパエッチングし、側端部７１ａが台形状に
２０〜４５度でなだらかに傾斜したゲート電極７１を形
成する。
１の（２）と同じ工程において、フォトレジスト７０を
所定パターンに形成し、これをマスクにしてＭｏ・Ｔａ
膜７１をテーパエッチングし、側端部７１ａが台形状に
２０〜４５度でなだらかに傾斜したゲート電極７１を形
成する。
【０１６２】次いで、図２１の（３）に示すように、図
１の（３）と同じ工程において、フォトレジスト７０の
除去後に、モリブデン・タンタル合金膜７１を含む基板
１上に、プラズマＣＶＤ法等により、ＳｉＮ膜（約１０
０ｎｍ厚）７２とＳｉＯ2 膜（約２００ｎｍ厚）７３と
を、この順に積層したゲート絶縁膜を形成する。
１の（３）と同じ工程において、フォトレジスト７０の
除去後に、モリブデン・タンタル合金膜７１を含む基板
１上に、プラズマＣＶＤ法等により、ＳｉＮ膜（約１０
０ｎｍ厚）７２とＳｉＯ2 膜（約２００ｎｍ厚）７３と
を、この順に積層したゲート絶縁膜を形成する。
【０１６３】次いで、図２１の（４）に示すように、図
２の（４）と同じ工程において、少なくともＴＦＴ形成
領域に、フォトレジスト２を所定パターンに形成し、こ
れをマスクとして上述したと同様に基板１上のゲート絶
縁膜に（更には基板１にも）段差４を適当な形状及び寸
法で複数個形成する。この段差４は、後述の単結晶シリ
コンのグラフォエピタキシャル成長時のシードとなるも
のであって、深さｄ＝０．３〜０．４μｍ、幅ｗ＝２〜
３μｍ、長さ（紙面垂直方向）＝１０〜２０μｍであっ
てよく、底辺と側面のなす角（底角）は直角とする。
２の（４）と同じ工程において、少なくともＴＦＴ形成
領域に、フォトレジスト２を所定パターンに形成し、こ
れをマスクとして上述したと同様に基板１上のゲート絶
縁膜に（更には基板１にも）段差４を適当な形状及び寸
法で複数個形成する。この段差４は、後述の単結晶シリ
コンのグラフォエピタキシャル成長時のシードとなるも
のであって、深さｄ＝０．３〜０．４μｍ、幅ｗ＝２〜
３μｍ、長さ（紙面垂直方向）＝１０〜２０μｍであっ
てよく、底辺と側面のなす角（底角）は直角とする。
【０１６４】次いで、図２２の（５）に示すように、フ
ォトレジスト２の除去後に、図２の（５）と同じ工程に
おいて、多結晶シリコン膜５を形成する。
ォトレジスト２の除去後に、図２の（５）と同じ工程に
おいて、多結晶シリコン膜５を形成する。
【０１６５】次いで、図２２の（６）に示すように、図
２の（６）と同じ工程においてインジウム（又はインジ
ウム・ガリウム又はガリウム）膜６を堆積させる。
２の（６）と同じ工程においてインジウム（又はインジ
ウム・ガリウム又はガリウム）膜６を堆積させる。
【０１６６】次いで、図２２の（７）に示すように、図
３の（７）と同じ工程において、単結晶シリコンをグラ
フォエピタキシャル成長し、厚さ例えば０．１μｍ程度
の単結晶シリコン層７として析出させる。この際、下地
のゲート電極７１の側端部７１ａはなだらかな傾斜面と
なっているので、この面上には、段差４によるエピタキ
シャル成長を阻害せず、段切れなしに単結晶シリコン層
７が成長することになる。
３の（７）と同じ工程において、単結晶シリコンをグラ
フォエピタキシャル成長し、厚さ例えば０．１μｍ程度
の単結晶シリコン層７として析出させる。この際、下地
のゲート電極７１の側端部７１ａはなだらかな傾斜面と
なっているので、この面上には、段差４によるエピタキ
シャル成長を阻害せず、段切れなしに単結晶シリコン層
７が成長することになる。
【０１６７】次いで、図２２の（８）に示すように、イ
ンジウム等の膜６Ａを除去し、更に図３の（９）〜図４
の（１１）の工程を経た後、図２２の（９）に示すよう
に、図４の（１２）と同じ工程において、表示部のｎＭ
ＯＳＴＦＴのゲート部をフォトレジスト１３でカバー
し、露出したｎＭＯＳＴＦＴのソース／ドレイン領域に
リンイオン１４をドーピング（イオン注入）して、Ｎ-
型層からなるＬＤＤ部１５を自己整合的に形成する。こ
のとき、ボトムゲート電極７１の存在によって表面高低
差（又はパターン）を認識し易く、フォトレジスト１３
の位置合わせ（マスク合わせ）を行い易く、アライメン
トずれが生じにくい。
ンジウム等の膜６Ａを除去し、更に図３の（９）〜図４
の（１１）の工程を経た後、図２２の（９）に示すよう
に、図４の（１２）と同じ工程において、表示部のｎＭ
ＯＳＴＦＴのゲート部をフォトレジスト１３でカバー
し、露出したｎＭＯＳＴＦＴのソース／ドレイン領域に
リンイオン１４をドーピング（イオン注入）して、Ｎ-
型層からなるＬＤＤ部１５を自己整合的に形成する。こ
のとき、ボトムゲート電極７１の存在によって表面高低
差（又はパターン）を認識し易く、フォトレジスト１３
の位置合わせ（マスク合わせ）を行い易く、アライメン
トずれが生じにくい。
【０１６８】次いで、図２３（１０）に示すように、図
５の（１３）と同じ工程において、ｎＭＯＳＴＦＴのゲ
ート部及びＬＤＤ部をフォトレジスト１６でカバーし、
露出した領域にリン又はひ素イオン１７をドーピング
（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型層からな
るソース部１８及びドレイン部１９を形成する。
５の（１３）と同じ工程において、ｎＭＯＳＴＦＴのゲ
ート部及びＬＤＤ部をフォトレジスト１６でカバーし、
露出した領域にリン又はひ素イオン１７をドーピング
（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型層からな
るソース部１８及びドレイン部１９を形成する。
【０１６９】次いで、図２３の（１１）に示すように、
図５の（１４）と同じ工程において、ｎＭＯＳＴＦＴの
全部をフォトレジスト２０でカバーし、ボロンイオン２
１をドーピング（イオン注入）して周辺駆動回路部のｐ
ＭＯＳＴＦＴのＰ+ 層のソース部及びドレイン部を形成
する。
図５の（１４）と同じ工程において、ｎＭＯＳＴＦＴの
全部をフォトレジスト２０でカバーし、ボロンイオン２
１をドーピング（イオン注入）して周辺駆動回路部のｐ
ＭＯＳＴＦＴのＰ+ 層のソース部及びドレイン部を形成
する。
【０１７０】次いで、図２３の（１２）に示すように、
図５の（１５）と同じ工程において、能動素子部と受動
素子部をアイランド化するため、フォトレジスト２４を
設け、単結晶シリコン層を汎用フォトリソグラフィ及び
エッチング技術で選択的に除去する。
図５の（１５）と同じ工程において、能動素子部と受動
素子部をアイランド化するため、フォトレジスト２４を
設け、単結晶シリコン層を汎用フォトリソグラフィ及び
エッチング技術で選択的に除去する。
【０１７１】次いで、図２３の（１３）に示すように、
図６の（１６）と同じ工程において、プラズマＣＶＤ、
高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＳｉＯ
2 膜５３（約３００ｎｍ厚）とリンシリケートガラス
（ＰＳＧ）膜５４（約３００ｎｍ厚）をこの順に全面に
形成する。なお、ＳｉＯ2 膜５３とＰＳＧ膜５４は上述
した保護膜２５に相当するものである。そして、この状
態で単結晶シリコン膜を上述したと同様に活性化処理す
る。
図６の（１６）と同じ工程において、プラズマＣＶＤ、
高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＳｉＯ
2 膜５３（約３００ｎｍ厚）とリンシリケートガラス
（ＰＳＧ）膜５４（約３００ｎｍ厚）をこの順に全面に
形成する。なお、ＳｉＯ2 膜５３とＰＳＧ膜５４は上述
した保護膜２５に相当するものである。そして、この状
態で単結晶シリコン膜を上述したと同様に活性化処理す
る。
【０１７２】次いで、図２４の（１４）に示すように、
図６の（１７）と同じ工程において、汎用フォトリソグ
ラフィ及びエッチング技術により、ソース部のコンタク
ト用窓開けを行う。そして、全面に４００〜５００ｎｍ
厚のアルミニウム等のスパッタ膜を形成し、汎用フォト
リソグラフィ及びエッチング技術により、ＴＦＴのソー
ス電極２６を形成すると同時に、データライン及びゲー
トラインを形成する。その後に、フォーミングガス中、
約４００℃／１ｈで、シンター処理する。
図６の（１７）と同じ工程において、汎用フォトリソグ
ラフィ及びエッチング技術により、ソース部のコンタク
ト用窓開けを行う。そして、全面に４００〜５００ｎｍ
厚のアルミニウム等のスパッタ膜を形成し、汎用フォト
リソグラフィ及びエッチング技術により、ＴＦＴのソー
ス電極２６を形成すると同時に、データライン及びゲー
トラインを形成する。その後に、フォーミングガス中、
約４００℃／１ｈで、シンター処理する。
【０１７３】次いで、図２４の（１５）に示すように、
図６の（１８）と同じ工程において、高密度プラズマＣ
ＶＤ、触媒ＣＶＤ法等により、ＰＳＧ膜（約３００ｎｍ
厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜３
６を全面に形成し、表示用のＴＦＴのドレイン部のコン
タクト用窓開けを行う。
図６の（１８）と同じ工程において、高密度プラズマＣ
ＶＤ、触媒ＣＶＤ法等により、ＰＳＧ膜（約３００ｎｍ
厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜３
６を全面に形成し、表示用のＴＦＴのドレイン部のコン
タクト用窓開けを行う。
【０１７４】次いで、図２４の（１６）に示すように、
図７の（１９）と同じ工程において、スピンコート等で
２〜３μｍ厚みの感光性樹脂膜２８を形成し、図２１の
（１４）に示すように、汎用フォトリソグラフィ及びエ
ッチング技術により、少なくとも画素部に最適な反射特
性と視野角特性を得るような凹凸形状パターンを形成
し、リフローさせて凹凸粗面２８Ａからなる反射面下部
を形成する。同時に表示用ＴＦＴのドレイン部のコンタ
クト用の樹脂窓開けを行う。
図７の（１９）と同じ工程において、スピンコート等で
２〜３μｍ厚みの感光性樹脂膜２８を形成し、図２１の
（１４）に示すように、汎用フォトリソグラフィ及びエ
ッチング技術により、少なくとも画素部に最適な反射特
性と視野角特性を得るような凹凸形状パターンを形成
し、リフローさせて凹凸粗面２８Ａからなる反射面下部
を形成する。同時に表示用ＴＦＴのドレイン部のコンタ
クト用の樹脂窓開けを行う。
【０１７５】次いで、図２４の（１７）に示すように、
図７の（２１）と同じ工程において、全面に４００〜５
００ｎｍ厚のアルミニウム等のスパッタ膜を形成し、汎
用フォトリソグラフィ及びエッチング技術により、表示
用ＴＦＴのドレイン部１９と接続した凹凸形状のアルミ
ニウム反射部２９を形成する。
図７の（２１）と同じ工程において、全面に４００〜５
００ｎｍ厚のアルミニウム等のスパッタ膜を形成し、汎
用フォトリソグラフィ及びエッチング技術により、表示
用ＴＦＴのドレイン部１９と接続した凹凸形状のアルミ
ニウム反射部２９を形成する。
【０１７６】以上のようにして、段差４を高温グラフォ
エピタキシャル成長のシードとして形成された単結晶シ
リコン層７を用いた表示部にボトムゲート型のｎＭＯＳ
ＬＤＤ−ＴＦＴ（周辺部ではボトムゲート型のｐＭＯＳ
ＴＦＴ及びｎＭＯＳＴＦＴからなるＣＭＯＳ駆動回路）
を作り込んだ表示部−周辺駆動回路部一体型のアクティ
ブマトリクス基板３０を作製することができる。
エピタキシャル成長のシードとして形成された単結晶シ
リコン層７を用いた表示部にボトムゲート型のｎＭＯＳ
ＬＤＤ−ＴＦＴ（周辺部ではボトムゲート型のｐＭＯＳ
ＴＦＴ及びｎＭＯＳＴＦＴからなるＣＭＯＳ駆動回路）
を作り込んだ表示部−周辺駆動回路部一体型のアクティ
ブマトリクス基板３０を作製することができる。
【０１７７】図２４は、表示部に設ける上記のボトムゲ
ート型ＭＯＳＴＦＴのゲート絶縁膜をＭｏ・Ｔａの陽極
酸化法で形成した例を示す。
ート型ＭＯＳＴＦＴのゲート絶縁膜をＭｏ・Ｔａの陽極
酸化法で形成した例を示す。
【０１７８】即ち、図２１の（２）の工程後に、図２５
の（３）に示すようにモリブデン・タンタル合金膜７１
を公知の陽極酸化処理することによって、その表面にＴ
ａ2Ｏ5 からなるゲート絶縁膜７４を１００〜２００ｎ
ｍ厚に形成する。
の（３）に示すようにモリブデン・タンタル合金膜７１
を公知の陽極酸化処理することによって、その表面にＴ
ａ2Ｏ5 からなるゲート絶縁膜７４を１００〜２００ｎ
ｍ厚に形成する。
【０１７９】この後の工程は、図２５の（４）に示すよ
うに、図２１の（４）〜図２２の（８）の工程と同様に
して段差４を形成し、単結晶シリコン膜７をグラフォエ
ピタキシャル成長した後、図２２の（９）〜図２４の
（１７）の工程と同様にして図２５の（５）に示すよう
に、アクティブマトリクス基板３０を作製する。
うに、図２１の（４）〜図２２の（８）の工程と同様に
して段差４を形成し、単結晶シリコン膜７をグラフォエ
ピタキシャル成長した後、図２２の（９）〜図２４の
（１７）の工程と同様にして図２５の（５）に示すよう
に、アクティブマトリクス基板３０を作製する。
【０１８０】次に、表示部において、デュアルゲート型
ＭＯＳＴＦＴを製造するには、まず、図２１の（１）〜
図２２の（８）までの工程は、上述したと同様に行う。
ＭＯＳＴＦＴを製造するには、まず、図２１の（１）〜
図２２の（８）までの工程は、上述したと同様に行う。
【０１８１】即ち、図２６の（９）に示すように、絶縁
膜７２、７３及び基板１に段差４を形成し、更に、段差
４をシードとして単結晶シリコン層７をグラフォエピタ
キシャル成長させる。次いで、図４の（１０）と同じ工
程において、単結晶シリコン薄膜７上の全面に、プラズ
マＣＶＤ、触媒ＣＶＤ等によりＳｉＯ2 膜（約２００ｎ
ｍ厚）とＳｉＮ膜（約１００ｎｍ厚）をこの順に連続形
成して絶縁膜８０（これは上述の絶縁膜８に相当）を形
成し、更に、Ｍｏ・Ｔａ合金のスパッタ膜８１（５００
〜６００ｎｍ厚）（これは上述のスパッタ膜９に相当）
を形成する。
膜７２、７３及び基板１に段差４を形成し、更に、段差
４をシードとして単結晶シリコン層７をグラフォエピタ
キシャル成長させる。次いで、図４の（１０）と同じ工
程において、単結晶シリコン薄膜７上の全面に、プラズ
マＣＶＤ、触媒ＣＶＤ等によりＳｉＯ2 膜（約２００ｎ
ｍ厚）とＳｉＮ膜（約１００ｎｍ厚）をこの順に連続形
成して絶縁膜８０（これは上述の絶縁膜８に相当）を形
成し、更に、Ｍｏ・Ｔａ合金のスパッタ膜８１（５００
〜６００ｎｍ厚）（これは上述のスパッタ膜９に相当）
を形成する。
【０１８２】次いで、図２６の（１０）に示すように、
図４の（１１）と同じ工程において、フォトレジストパ
ターン１０を形成し、連続したエッチングによりＭｏ・
Ｔａ合金のトップゲート電極８２（これは上述のゲート
電極１２に相当）と、ゲート絶縁膜８３（これは上述の
ゲート絶縁膜１１に相当）を形成し、単結晶シリコン薄
膜層７を露出させる。
図４の（１１）と同じ工程において、フォトレジストパ
ターン１０を形成し、連続したエッチングによりＭｏ・
Ｔａ合金のトップゲート電極８２（これは上述のゲート
電極１２に相当）と、ゲート絶縁膜８３（これは上述の
ゲート絶縁膜１１に相当）を形成し、単結晶シリコン薄
膜層７を露出させる。
【０１８３】次いで、図２６の（１１）に示すように、
図４の（１２）と同じ工程において、ｎＭＯＳＴＦＴの
トップゲート部をフォトレジスト１３でカバーし、露出
した表示用のｎＭＯＳＴＦＴのソース／ドレイン領域に
リンイオン１４をドーピング（イオン注入）して、Ｎ-
型層のＬＤＤ部１５を形成する。
図４の（１２）と同じ工程において、ｎＭＯＳＴＦＴの
トップゲート部をフォトレジスト１３でカバーし、露出
した表示用のｎＭＯＳＴＦＴのソース／ドレイン領域に
リンイオン１４をドーピング（イオン注入）して、Ｎ-
型層のＬＤＤ部１５を形成する。
【０１８４】次いで、図２６の（１２）に示すように、
図５の（１３）と同じ工程において、ｎＭＯＳＴＦＴの
ゲート部及びＬＤＤ部をフォトレジスト１６でカバー
し、露出した領域にリン又はひ素イオン１７をドーピン
グ（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型層から
なるソース部１８及びドレイン部１９を形成する。
図５の（１３）と同じ工程において、ｎＭＯＳＴＦＴの
ゲート部及びＬＤＤ部をフォトレジスト１６でカバー
し、露出した領域にリン又はひ素イオン１７をドーピン
グ（イオン注入）して、ｎＭＯＳＴＦＴのＮ+ 型層から
なるソース部１８及びドレイン部１９を形成する。
【０１８５】次いで、図２７の（１３）に示すように、
図５の（１４）と同じ工程において、ｐＭＯＳＴＦＴの
ゲート部をフォトレジスト２０でカバーし、露出した領
域にボロンイオン２１をドーピング（イオン注入）して
周辺駆動回路部のｐＭＯＳＴＦＴのＰ+ 層のソース部及
びドレイン部を形成する。
図５の（１４）と同じ工程において、ｐＭＯＳＴＦＴの
ゲート部をフォトレジスト２０でカバーし、露出した領
域にボロンイオン２１をドーピング（イオン注入）して
周辺駆動回路部のｐＭＯＳＴＦＴのＰ+ 層のソース部及
びドレイン部を形成する。
【０１８６】次いで、図２７の（１４）に示すように、
図５の（１５）と同じ工程において、能動素子部と受動
素子部をアイランド化するため、フォトレジスト２４を
設け、能動素子部と受動素子部以外の単結晶シリコン層
を汎用フォトリソグラフィ及びエッチング技術で選択的
に除去する。
図５の（１５）と同じ工程において、能動素子部と受動
素子部をアイランド化するため、フォトレジスト２４を
設け、能動素子部と受動素子部以外の単結晶シリコン層
を汎用フォトリソグラフィ及びエッチング技術で選択的
に除去する。
【０１８７】次いで、図２７の（１５）に示すように、
図６の（１６）と同じ工程において、プラズマＣＶＤ、
高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＳｉＯ
2 膜５３（約２００ｎｍ厚）とリンシリケートガラス
（ＰＳＧ）膜５４（約３００ｎｍ厚）を全面に形成す
る。これらの膜５３、５４は上述の保護膜２５に相当す
る。そして、単結晶シリコン層７を活性化処理する。
図６の（１６）と同じ工程において、プラズマＣＶＤ、
高密度プラズマＣＶＤ、触媒ＣＶＤ法等により、ＳｉＯ
2 膜５３（約２００ｎｍ厚）とリンシリケートガラス
（ＰＳＧ）膜５４（約３００ｎｍ厚）を全面に形成す
る。これらの膜５３、５４は上述の保護膜２５に相当す
る。そして、単結晶シリコン層７を活性化処理する。
【０１８８】次いで、図２７の（１６）に示すように、
図６の（１７）と同じ工程において、ソース部のコンタ
クト用窓開けを行う。そして、全面に４００〜５００ｎ
ｍ厚のアルミニウム等のスパッタ膜を形成し、汎用フォ
トリソグラフィ及びエッチング技術により、ソース電極
２６を形成すると同時に、データライン及びゲートライ
ンを形成する。
図６の（１７）と同じ工程において、ソース部のコンタ
クト用窓開けを行う。そして、全面に４００〜５００ｎ
ｍ厚のアルミニウム等のスパッタ膜を形成し、汎用フォ
トリソグラフィ及びエッチング技術により、ソース電極
２６を形成すると同時に、データライン及びゲートライ
ンを形成する。
【０１８９】次いで、図２８の（１７）に示すように、
図６の（１８）と同じ工程でＰＳＧ膜（約３００ｎｍ
厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜３
６を全面に形成し、表示用のＴＦＴのドレイン部のコン
タクト用窓開けを行う。
図６の（１８）と同じ工程でＰＳＧ膜（約３００ｎｍ
厚）及びＳｉＮ膜（約３００ｎｍ厚）からなる絶縁膜３
６を全面に形成し、表示用のＴＦＴのドレイン部のコン
タクト用窓開けを行う。
【０１９０】次いで、図２８の（１８）に示すように、
全面に、スピンコート等で２〜３μｍ厚みの感光性樹脂
膜２８を形成し、図２８の（１９）に示すように、図７
の（２０）、（２１）の工程と同様に、少なくとも画素
部に凹凸粗面２８Ａからなる反射面下部を形成し、同時
に表示用ＴＦＴのドレイン部のコンタクト用の樹脂窓開
けを行い、更に表示用ＴＦＴのドレイン部１９と接続し
た、最適な反射特性と視野角特性を得るための凹凸形状
のアルミニウム反射部２９を形成する。
全面に、スピンコート等で２〜３μｍ厚みの感光性樹脂
膜２８を形成し、図２８の（１９）に示すように、図７
の（２０）、（２１）の工程と同様に、少なくとも画素
部に凹凸粗面２８Ａからなる反射面下部を形成し、同時
に表示用ＴＦＴのドレイン部のコンタクト用の樹脂窓開
けを行い、更に表示用ＴＦＴのドレイン部１９と接続し
た、最適な反射特性と視野角特性を得るための凹凸形状
のアルミニウム反射部２９を形成する。
【０１９１】以上のようにして、段差４を高温グラフォ
エピタキシャル成長のシードとして形成された単結晶シ
リコン層７を用い、表示部にデュアルゲート型のｎＭＯ
ＳＬＤＤＴＦＴを、周辺駆動回路部にボトムゲート型の
ｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴからなるＣＭＯＳ駆
動回路を作り込んだ表示部−周辺駆動回路部一体型のア
クティブマトリクス基板３０を作製することができる。
エピタキシャル成長のシードとして形成された単結晶シ
リコン層７を用い、表示部にデュアルゲート型のｎＭＯ
ＳＬＤＤＴＦＴを、周辺駆動回路部にボトムゲート型の
ｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴからなるＣＭＯＳ駆
動回路を作り込んだ表示部−周辺駆動回路部一体型のア
クティブマトリクス基板３０を作製することができる。
【０１９２】＜第８の実施の形態＞図２９〜図３６は、
本発明の第８の実施の形態を示すものである。
本発明の第８の実施の形態を示すものである。
【０１９３】本実施の形態では、上述した実施の形態と
は異なり、トップゲート部のゲート電極をアルミニウ
ム、アルミニウム合金（例えば１％Ｓｉ入りアルミニウ
ム、１〜２％銅入りアルミニウム）、銅等の比較的耐熱
性の低い材料で形成している。
は異なり、トップゲート部のゲート電極をアルミニウ
ム、アルミニウム合金（例えば１％Ｓｉ入りアルミニウ
ム、１〜２％銅入りアルミニウム）、銅等の比較的耐熱
性の低い材料で形成している。
【０１９４】まず、表示部にトップゲート型ＭＯＳＴＦ
Ｔを、周辺駆動回路部にボトムゲート型ＭＯＳＴＦＴを
設ける場合には、上述した第１の実施の形態における図
１の（１）〜図３の（９）までの工程は同様に行って、
図２９の（９）に示すように、周辺駆動回路部のｐＭＯ
ＳＴＦＴ部にＮ型ウエル７Ａを形成する。
Ｔを、周辺駆動回路部にボトムゲート型ＭＯＳＴＦＴを
設ける場合には、上述した第１の実施の形態における図
１の（１）〜図３の（９）までの工程は同様に行って、
図２９の（９）に示すように、周辺駆動回路部のｐＭＯ
ＳＴＦＴ部にＮ型ウエル７Ａを形成する。
【０１９５】次いで、図２９の（１０）に示すように、
周辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表
示領域のｎＭＯＳＴＦＴのゲート部をフォトレジスト１
３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレ
イン領域にリンイオン１４を例えば２０ｋＶで５×１０
13ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオン
注入）して、Ｎ- 型層からなるＬＤＤ部１５を自己整合
的に形成する。
周辺駆動領域のｎＭＯＳ及びｐＭＯＳＴＦＴ全部と、表
示領域のｎＭＯＳＴＦＴのゲート部をフォトレジスト１
３でカバーし、露出したｎＭＯＳＴＦＴのソース／ドレ
イン領域にリンイオン１４を例えば２０ｋＶで５×１０
13ａｔｏｍｓ／ｃｍ2 のドーズ量でドーピング（イオン
注入）して、Ｎ- 型層からなるＬＤＤ部１５を自己整合
的に形成する。
【０１９６】次いで、図３０の（１１）に示すように、
周辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域の
ｎＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦ
Ｔのゲート及びＬＤＤ部とをフォトレジスト１６でカバ
ーし、露出した領域にリン又はひ素イオン１７を例えば
２０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量で
ドーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ+
型層からなるソース部１８及びドレイン部１９とＬＤＤ
部１５とを形成する。この場合、仮想線のようにレジス
ト１３を残し、これを覆うようにレジスト１６を設けれ
ば、レジスト１６形成時のマスクの位置合せをレジスト
１３を目安にでき、マスク合せが容易となり、アライメ
ントずれも少なくなる。
周辺駆動領域のｐＭＯＳＴＦＴ全部と、周辺駆動領域の
ｎＭＯＳＴＦＴのゲート部と、表示領域のｎＭＯＳＴＦ
Ｔのゲート及びＬＤＤ部とをフォトレジスト１６でカバ
ーし、露出した領域にリン又はひ素イオン１７を例えば
２０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ量で
ドーピング（イオン注入）して、ｎＭＯＳＴＦＴのＮ+
型層からなるソース部１８及びドレイン部１９とＬＤＤ
部１５とを形成する。この場合、仮想線のようにレジス
ト１３を残し、これを覆うようにレジスト１６を設けれ
ば、レジスト１６形成時のマスクの位置合せをレジスト
１３を目安にでき、マスク合せが容易となり、アライメ
ントずれも少なくなる。
【０１９７】次いで、図３０の（１２）に示すように、
周辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳ
ＴＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジ
スト２０でカバーし、露出した領域にボロンイオン２１
を例えば１０ｋＶで５×１０ 15ａｔｏｍｓ／ｃｍ2 のド
ーズ量でドーピング（イオン注入）してｐＭＯＳＴＦＴ
のＰ+ 層のソース部２２及びドレイン部２３を形成す
る。
周辺駆動領域のｎＭＯＳＴＦＴ及び表示領域のｎＭＯＳ
ＴＦＴの全部とｐＭＯＳＴＦＴのゲート部をフォトレジ
スト２０でカバーし、露出した領域にボロンイオン２１
を例えば１０ｋＶで５×１０ 15ａｔｏｍｓ／ｃｍ2 のド
ーズ量でドーピング（イオン注入）してｐＭＯＳＴＦＴ
のＰ+ 層のソース部２２及びドレイン部２３を形成す
る。
【０１９８】次いで、レジスト２０の除去後に、図３０
の（１３）に示すように、単結晶シリコン層７、７Ａを
上述したと同様に活性化処理し、更に表面にゲート絶縁
膜１２、ゲート電極材料（アルミニウム又は１％Ｓｉ入
りアルミニウム等）１１を形成する。ゲート電極材料層
１１は真空蒸着又はスパッタ法で形成可能である。
の（１３）に示すように、単結晶シリコン層７、７Ａを
上述したと同様に活性化処理し、更に表面にゲート絶縁
膜１２、ゲート電極材料（アルミニウム又は１％Ｓｉ入
りアルミニウム等）１１を形成する。ゲート電極材料層
１１は真空蒸着又はスパッタ法で形成可能である。
【０１９９】次いで、上述したと同様に、各ゲート部を
パターニングした後、能動素子部と受動素子部をアイラ
ンド化し、更に図３１の（１４）に示すように、ＳｉＯ
2 膜（約２００ｎｍ厚）及びリンシリケートガラス（Ｐ
ＳＧ）膜（約３００ｎｍ厚）をこの順に全面に連続形成
して保護膜２５を形成する。
パターニングした後、能動素子部と受動素子部をアイラ
ンド化し、更に図３１の（１４）に示すように、ＳｉＯ
2 膜（約２００ｎｍ厚）及びリンシリケートガラス（Ｐ
ＳＧ）膜（約３００ｎｍ厚）をこの順に全面に連続形成
して保護膜２５を形成する。
【０２００】次いで、図３１の（１５）に示すように、
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示
用ＴＦＴのソース部のコンタクト用窓開けを行う。
汎用フォトリソグラフィ及びエッチング技術により、周
辺駆動回路の全ＴＦＴのソース／ドレイン部、及び表示
用ＴＦＴのソース部のコンタクト用窓開けを行う。
【０２０１】そして、全面に５００〜６００ｎｍ厚のア
ルミニウム又は１％Ｓｉ入りアルミニウム等のスパッタ
膜を形成し、汎用フォトリソグラフィ及びエッチング技
術により、周辺駆動回路及び表示部のすべてのＴＦＴの
ソース電極２６と周辺駆動回路部のドレイン電極２７を
形成すると同時に、データライン及びゲートラインを形
成する。その後に、フォーミングガス（Ｎ2 ＋Ｈ2 ）
中、約４００℃／１ｈで、シンター処理する。
ルミニウム又は１％Ｓｉ入りアルミニウム等のスパッタ
膜を形成し、汎用フォトリソグラフィ及びエッチング技
術により、周辺駆動回路及び表示部のすべてのＴＦＴの
ソース電極２６と周辺駆動回路部のドレイン電極２７を
形成すると同時に、データライン及びゲートラインを形
成する。その後に、フォーミングガス（Ｎ2 ＋Ｈ2 ）
中、約４００℃／１ｈで、シンター処理する。
【０２０２】次いで、図６の（１８）〜図７の（２１）
と同様にして単結晶シリコン層７を用いた表示部及び周
辺駆動回路部にそれぞれ、アルミニウム又は１％Ｓｉ入
りアルミニウム等をゲート電極とするトップゲート型の
ｎＭＯＳＬＤＤ−ＴＦＴ、ボトムゲート型のｐＭＯＳＴ
ＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ駆動回路を
作り込んだ表示部−周辺駆動回路部一体型のアクティブ
マトリクス基板３０を作製することができる。
と同様にして単結晶シリコン層７を用いた表示部及び周
辺駆動回路部にそれぞれ、アルミニウム又は１％Ｓｉ入
りアルミニウム等をゲート電極とするトップゲート型の
ｎＭＯＳＬＤＤ−ＴＦＴ、ボトムゲート型のｐＭＯＳＴ
ＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ駆動回路を
作り込んだ表示部−周辺駆動回路部一体型のアクティブ
マトリクス基板３０を作製することができる。
【０２０３】本実施の形態では、単結晶シリコン層７の
活性化処理後にアルミニウム又は１％Ｓｉ入りアルミニ
ウム等のゲート電極１１を形成しているので、その活性
化処理時の熱の影響はゲート電極材料の耐熱性とは無関
係となるため、トップゲート電極材料として比較的耐熱
性が低く、低コストのアルミニウム又は１％Ｓｉ入りア
ルミニウム等でも使用可能となり、電極材料の選択の幅
も広がる。これは、表示部がボトムゲート型ＭＯＳＴＦ
Ｔの場合も同様である。
活性化処理後にアルミニウム又は１％Ｓｉ入りアルミニ
ウム等のゲート電極１１を形成しているので、その活性
化処理時の熱の影響はゲート電極材料の耐熱性とは無関
係となるため、トップゲート電極材料として比較的耐熱
性が低く、低コストのアルミニウム又は１％Ｓｉ入りア
ルミニウム等でも使用可能となり、電極材料の選択の幅
も広がる。これは、表示部がボトムゲート型ＭＯＳＴＦ
Ｔの場合も同様である。
【０２０４】次に、表示部にデュアルゲート型ＭＯＳＴ
ＦＴ、周辺駆動回路はボトムゲート型ＭＯＳＴＦＴを設
ける場合には、上述した第７の実施の形態における図２
１の（１）〜図２２の（８）までの工程は同様に行っ
て、図３２の（８）に示すように、周辺駆動回路部のｐ
ＭＯＳＴＦＴ部にＮ型ウエル７Ａを形成する。
ＦＴ、周辺駆動回路はボトムゲート型ＭＯＳＴＦＴを設
ける場合には、上述した第７の実施の形態における図２
１の（１）〜図２２の（８）までの工程は同様に行っ
て、図３２の（８）に示すように、周辺駆動回路部のｐ
ＭＯＳＴＦＴ部にＮ型ウエル７Ａを形成する。
【０２０５】次いで、図３２の（９）に示すように、図
２９の（１０）と同様にして、表示部のＴＦＴ部にリン
イオン１４をドープしてＬＤＤ部１５を形成する。
２９の（１０）と同様にして、表示部のＴＦＴ部にリン
イオン１４をドープしてＬＤＤ部１５を形成する。
【０２０６】次いで、図３３の（１０）に示すように、
図３０の（１１）と同様にして表示部及び周辺駆動回路
部のｎＭＯＳＴＦＴ部にリンイオン１７をドープしてＮ
+ 型ソース領域１８及びドレイン領域１９をそれぞれ形
成する。
図３０の（１１）と同様にして表示部及び周辺駆動回路
部のｎＭＯＳＴＦＴ部にリンイオン１７をドープしてＮ
+ 型ソース領域１８及びドレイン領域１９をそれぞれ形
成する。
【０２０７】次いで、図３３の（１１）に示すように、
図３０の（１２）と同様にして周辺駆動回路部のｐＭＯ
ＳＴＦＴ部にボロンイオン２１をドープしてＰ+ 型ソー
ス領域２２及びドレイン領域２３をそれぞれ形成する。
図３０の（１２）と同様にして周辺駆動回路部のｐＭＯ
ＳＴＦＴ部にボロンイオン２１をドープしてＰ+ 型ソー
ス領域２２及びドレイン領域２３をそれぞれ形成する。
【０２０８】次いで、レジスト２０の除去後に、図３３
の（１２）に示すように、単結晶シリコン層７をパター
ニングして能動素子部と受動素子部をアイランド化した
後、図３４の（１３）に示すように、単結晶シリコン層
７、７Ａを上述したと同様に活性化処理し、更に表面に
ゲート絶縁膜８０を形成する。
の（１２）に示すように、単結晶シリコン層７をパター
ニングして能動素子部と受動素子部をアイランド化した
後、図３４の（１３）に示すように、単結晶シリコン層
７、７Ａを上述したと同様に活性化処理し、更に表面に
ゲート絶縁膜８０を形成する。
【０２０９】次いで、図３４の（１４）に示すように、
全面にスパッタ法で成膜したアルミニウムをパターニン
グして、表示部の各上部ゲート電極８３を形成する。
全面にスパッタ法で成膜したアルミニウムをパターニン
グして、表示部の各上部ゲート電極８３を形成する。
【０２１０】次いで、図３４の（１５）に示すように、
ＳｉＯ2 膜（約２００ｎｍ厚）及びリンシリケートガラ
ス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に全面に連
続形成して保護膜２５を形成する。
ＳｉＯ2 膜（約２００ｎｍ厚）及びリンシリケートガラ
ス（ＰＳＧ）膜（約３００ｎｍ厚）をこの順に全面に連
続形成して保護膜２５を形成する。
【０２１１】次いで、上述したと同様にして、周辺駆動
回路及び表示部のすべてのＴＦＴのソース電極２６と周
辺駆動回路部のドレイン電極２７を形成し、単結晶シリ
コン層７を用いた表示部及び周辺駆動回路部にそれぞ
れ、アルミニウムをトップゲート電極とするデュアルゲ
ート型のｎＭＯＳＬＤＤ−ＴＦＴ、ボトムゲート型のｐ
ＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ駆
動回路を作り込んだ表示部−周辺駆動回路部一体型のア
クティブマトリクス基板３０を作製することができる。
回路及び表示部のすべてのＴＦＴのソース電極２６と周
辺駆動回路部のドレイン電極２７を形成し、単結晶シリ
コン層７を用いた表示部及び周辺駆動回路部にそれぞ
れ、アルミニウムをトップゲート電極とするデュアルゲ
ート型のｎＭＯＳＬＤＤ−ＴＦＴ、ボトムゲート型のｐ
ＭＯＳＴＦＴ及びｎＭＯＳＴＦＴで構成するＣＭＯＳ駆
動回路を作り込んだ表示部−周辺駆動回路部一体型のア
クティブマトリクス基板３０を作製することができる。
【０２１２】本実施の形態でも、単結晶シリコン層７の
活性化処理後にアルミニウムゲート電極８３を形成して
いるので、その活性化処理時の熱の影響はゲート電極材
料の耐熱性とは無関係となるため、トップゲート電極材
料として比較的耐熱性が低く、低コストのアルミニウ
ム、アルミニウム合金、銅等でも使用可能となり、電極
材料の選択の幅も広がる。なお、図３４の（１４）の工
程でソース電極２６を（更にはドレイン電極も）同時に
形成することができるが、この場合には製法上のメリッ
トがある。
活性化処理後にアルミニウムゲート電極８３を形成して
いるので、その活性化処理時の熱の影響はゲート電極材
料の耐熱性とは無関係となるため、トップゲート電極材
料として比較的耐熱性が低く、低コストのアルミニウ
ム、アルミニウム合金、銅等でも使用可能となり、電極
材料の選択の幅も広がる。なお、図３４の（１４）の工
程でソース電極２６を（更にはドレイン電極も）同時に
形成することができるが、この場合には製法上のメリッ
トがある。
【０２１３】なお、上述したいずれの実施の形態におい
ても、例えばボトムゲート型又はトップゲート型又はデ
ュアルゲート型ＭＯＳＴＦＴを作製するに際し、図３５
（Ａ）に概略的に示すように、段差４を設けるとこの上
に成長する単結晶シリコン膜７が薄いために段切れ（接
続不良）や細り（抵抗の増大）を生じることがあるの
で、ソース電極２６（又はドレイン電極）との接続を確
実に行うためには、図３５（Ｂ）、（Ｃ）に示すよう
に、その電極を段差４を含む領域上に被着することが望
ましい。
ても、例えばボトムゲート型又はトップゲート型又はデ
ュアルゲート型ＭＯＳＴＦＴを作製するに際し、図３５
（Ａ）に概略的に示すように、段差４を設けるとこの上
に成長する単結晶シリコン膜７が薄いために段切れ（接
続不良）や細り（抵抗の増大）を生じることがあるの
で、ソース電極２６（又はドレイン電極）との接続を確
実に行うためには、図３５（Ｂ）、（Ｃ）に示すよう
に、その電極を段差４を含む領域上に被着することが望
ましい。
【０２１４】なお、図２９の（１０）の工程又は図３２
の（９）の工程において、単結晶シリコン層７上にトッ
プゲート絶縁膜の形成後に、イオン注入、活性化処理
し、その後にトップゲート電極、ソース、ドレイン電極
をアルミニウムで同時に形成してよい。
の（９）の工程において、単結晶シリコン層７上にトッ
プゲート絶縁膜の形成後に、イオン注入、活性化処理
し、その後にトップゲート電極、ソース、ドレイン電極
をアルミニウムで同時に形成してよい。
【０２１５】また、上記した段差４は、図３６（Ａ）に
示すように、上述の例では基板１に（更にはその上のＳ
ｉＮ等の膜にも）形成したが、例えば図３６（Ｂ）に示
すように、基板１上のＳｉＮ膜５１（これはガラス基板
１からのイオンの拡散ストッパ機能がある。）に形成す
ることもできる。
示すように、上述の例では基板１に（更にはその上のＳ
ｉＮ等の膜にも）形成したが、例えば図３６（Ｂ）に示
すように、基板１上のＳｉＮ膜５１（これはガラス基板
１からのイオンの拡散ストッパ機能がある。）に形成す
ることもできる。
【０２１６】＜第９の実施の形態＞図３７〜図３９は、
本発明の第９の実施の形態を示すものである。
本発明の第９の実施の形態を示すものである。
【０２１７】本実施の形態では、上述した段差４の外側
に（即ち、段差以外の基板１上に）各ＴＦＴを形成した
各種の例を示す。なお、単結晶シリコン層７やゲート／
ソース／ドレイン電極２６、２７については簡略に図示
している。
に（即ち、段差以外の基板１上に）各ＴＦＴを形成した
各種の例を示す。なお、単結晶シリコン層７やゲート／
ソース／ドレイン電極２６、２７については簡略に図示
している。
【０２１８】まず、図３７はトップゲート型ＭＯＳＴＦ
Ｔを示すが、（ａ）は段差による凹部４をソース側の一
辺にソース領域に沿って形成し、この凹部以外の基板平
坦面上において単結晶シリコン層７上にゲート絶縁膜１
２及びゲート電極１１を形成している。同様に、（ｂ）
は、段差による凹部４をソース領域のみならずチャンネ
ル長方向にドレイン領域端まで沿って２辺に亘ってＬ字
パターンに形成した例、（ｃ）は同様の凹部４をＴＦＴ
能動領域を囲むように４辺に亘って矩形状に形成した例
を示す。また、（ｄ）は同様の凹部４を３辺に亘って形
成した例、（ｅ）は同様の凹部４を２辺に亘ってＬ字パ
ターンに形成した例であるが、いずれも、隣接する凹部
４−４間は連続していない。
Ｔを示すが、（ａ）は段差による凹部４をソース側の一
辺にソース領域に沿って形成し、この凹部以外の基板平
坦面上において単結晶シリコン層７上にゲート絶縁膜１
２及びゲート電極１１を形成している。同様に、（ｂ）
は、段差による凹部４をソース領域のみならずチャンネ
ル長方向にドレイン領域端まで沿って２辺に亘ってＬ字
パターンに形成した例、（ｃ）は同様の凹部４をＴＦＴ
能動領域を囲むように４辺に亘って矩形状に形成した例
を示す。また、（ｄ）は同様の凹部４を３辺に亘って形
成した例、（ｅ）は同様の凹部４を２辺に亘ってＬ字パ
ターンに形成した例であるが、いずれも、隣接する凹部
４−４間は連続していない。
【０２１９】このように、各種パターンの凹部４を形成
可能であると共に、ＴＦＴを凹部４以外の平坦面上に設
けているので、ＴＦＴの作製が容易となる。
可能であると共に、ＴＦＴを凹部４以外の平坦面上に設
けているので、ＴＦＴの作製が容易となる。
【０２２０】図３８は、ボトムゲート型ＭＯＳＴＦＴの
場合であるが、図３７に示した各種パターンの段差（又
は凹部）４を同様に形成することができる。即ち、図３
８（ａ）は図３７（ａ）に対応した例であって、ボトム
ゲート型ＭＯＳＴＦＴを段差による凹部４以外の平坦面
上に形成したものである。同様に、図３８（ｂ）は図３
７（ｂ）に、図３８（ｃ）は図３７（ｃ）や（ｄ）に対
応した例を示す。
場合であるが、図３７に示した各種パターンの段差（又
は凹部）４を同様に形成することができる。即ち、図３
８（ａ）は図３７（ａ）に対応した例であって、ボトム
ゲート型ＭＯＳＴＦＴを段差による凹部４以外の平坦面
上に形成したものである。同様に、図３８（ｂ）は図３
７（ｂ）に、図３８（ｃ）は図３７（ｃ）や（ｄ）に対
応した例を示す。
【０２２１】図３９は、デュアルゲート型ＭＯＳＴＦＴ
の場合であるが、これも図３７に示した各種パターンの
段差（又は凹部）４を同様に形成することができ、例え
ば図３７（ｃ）や（ｄ）に示した段差４の内側領域の平
坦面上にデュアルゲート型ＭＯＳＴＦＴを作製すること
ができる。
の場合であるが、これも図３７に示した各種パターンの
段差（又は凹部）４を同様に形成することができ、例え
ば図３７（ｃ）や（ｄ）に示した段差４の内側領域の平
坦面上にデュアルゲート型ＭＯＳＴＦＴを作製すること
ができる。
【０２２２】＜第１０の実施の形態＞図４０〜図４２
は、本発明の第１０の実施の形態を示すものである。
は、本発明の第１０の実施の形態を示すものである。
【０２２３】図４０の例は、自己整合型ＬＤＤ構造のＴ
ＦＴ、例えばトップゲート型ＬＤＤ−ＴＦＴを複数個連
ねたダブルゲート型ＭＯＳＴＦＴに関するものである。
ＦＴ、例えばトップゲート型ＬＤＤ−ＴＦＴを複数個連
ねたダブルゲート型ＭＯＳＴＦＴに関するものである。
【０２２４】これによれば、ゲート電極１１を２つに分
岐させ、一方を第１のゲートとして第１のＬＤＤ−ＴＦ
Ｔ用、他方を第２のゲートとしての第２のＬＤＤ−ＴＦ
Ｔ用として用いる（但し、単結晶シリコン層の中央部に
おいてゲート電極間にＮ+ 型領域１００を設け、低抵抗
化を図っている）。この場合、各ゲートに異なる電圧を
印加してもよいし、また何らかの原因で一方のゲートが
動作不能になったとしても、残りのゲートを用いること
によってソース／ドレイン間でのキャリアの移動を行
え、信頼性の高いデバイスを提供できることになる。ま
た、第１のＬＤＤ−ＴＦＴと第２のＬＤＤ−ＴＦＴとを
直列に２個接続して各画素を駆動する薄膜トランジスタ
を形成するようにしたので、オフしているときに、各薄
膜トランジスタのソース−ドレイン間に印加される電圧
を大幅に減少させることができる。したがって、オフ時
に流れるリーク電流を少なくすることができ、液晶ディ
スプレイのコントラスト及び画質を良好に改善すること
ができる。また、上記ＬＤＤトランジスタにおける低濃
度ドレイン領域と同じ半導体層のみを用いて上記２つの
ＬＤＤトランジスタを接続するようにしているので、各
トランジスタ間の接続距離を短くすることができ、この
ためＬＤＤトランジスタを２個つなげても所要面積が大
きくならないようにすることができる。なお、上記の第
１、第２のゲートは互いに完全に分離し、独立して動作
させることも可能である。
岐させ、一方を第１のゲートとして第１のＬＤＤ−ＴＦ
Ｔ用、他方を第２のゲートとしての第２のＬＤＤ−ＴＦ
Ｔ用として用いる（但し、単結晶シリコン層の中央部に
おいてゲート電極間にＮ+ 型領域１００を設け、低抵抗
化を図っている）。この場合、各ゲートに異なる電圧を
印加してもよいし、また何らかの原因で一方のゲートが
動作不能になったとしても、残りのゲートを用いること
によってソース／ドレイン間でのキャリアの移動を行
え、信頼性の高いデバイスを提供できることになる。ま
た、第１のＬＤＤ−ＴＦＴと第２のＬＤＤ−ＴＦＴとを
直列に２個接続して各画素を駆動する薄膜トランジスタ
を形成するようにしたので、オフしているときに、各薄
膜トランジスタのソース−ドレイン間に印加される電圧
を大幅に減少させることができる。したがって、オフ時
に流れるリーク電流を少なくすることができ、液晶ディ
スプレイのコントラスト及び画質を良好に改善すること
ができる。また、上記ＬＤＤトランジスタにおける低濃
度ドレイン領域と同じ半導体層のみを用いて上記２つの
ＬＤＤトランジスタを接続するようにしているので、各
トランジスタ間の接続距離を短くすることができ、この
ためＬＤＤトランジスタを２個つなげても所要面積が大
きくならないようにすることができる。なお、上記の第
１、第２のゲートは互いに完全に分離し、独立して動作
させることも可能である。
【０２２５】図４１の例は、ボトムゲート型ＭＯＳＴＦ
Ｔをダブルゲート構造としたもの（Ａ）と、デュアルゲ
ート型ＭＯＳＴＦＴをダブルゲート構造としたもの
（Ｂ）である。
Ｔをダブルゲート構造としたもの（Ａ）と、デュアルゲ
ート型ＭＯＳＴＦＴをダブルゲート構造としたもの
（Ｂ）である。
【０２２６】これらのダブルゲート型ＭＯＳＴＦＴも、
上記のトップゲート型と同様の利点を有するが、このう
ちデュアルゲート型の場合は更に、上下のゲート部のい
ずれかが動作不能となっても一方のゲート部を使用でき
ることも利点である。
上記のトップゲート型と同様の利点を有するが、このう
ちデュアルゲート型の場合は更に、上下のゲート部のい
ずれかが動作不能となっても一方のゲート部を使用でき
ることも利点である。
【０２２７】図４２には、上記の各ダブルゲート型ＭＯ
ＳＴＦＴの等価回路図を示している。なお、上記におい
ては、ゲートを２つに分岐したが、３つ又はそれ以上に
分岐又は分割することもできる。これらのダブルゲート
またはマルチゲート構造において、チャンネル領域内に
２以上の分岐した同電位のゲート電極を有するか、また
は分割された異電位又は同電位のゲート電極を有してい
てよい。
ＳＴＦＴの等価回路図を示している。なお、上記におい
ては、ゲートを２つに分岐したが、３つ又はそれ以上に
分岐又は分割することもできる。これらのダブルゲート
またはマルチゲート構造において、チャンネル領域内に
２以上の分岐した同電位のゲート電極を有するか、また
は分割された異電位又は同電位のゲート電極を有してい
てよい。
【０２２８】＜第１１の実施の形態＞図４３は、本発明
の第１１の実施の形態を示すものであって、ｎＭＯＳＴ
ＦＴのデュアルゲート型構造のＴＦＴにおいて、上下の
ゲート部のいずれか一方をトランジスタ動作させるが、
他方のゲート部は次のように動作させている。
の第１１の実施の形態を示すものであって、ｎＭＯＳＴ
ＦＴのデュアルゲート型構造のＴＦＴにおいて、上下の
ゲート部のいずれか一方をトランジスタ動作させるが、
他方のゲート部は次のように動作させている。
【０２２９】即ち、図４３（Ａ）は、ｎＭＯＳＴＦＴに
おいて、トップゲート側のゲート電極に常に任意の負電
圧を印加してバックチャンネルのリーク電流を低減させ
るものである。トップゲート電極をオープンにする場合
は、ボトムゲート型として使用するときである。また、
図４３（Ｂ）は、ボトムゲート側のゲート電極に常に任
意の負電圧を印加してバックチャンネルのリーク電流を
低減させるものである。この場合も、ボトムゲート電極
をオープンにすると、トップゲート型として使用でき
る。なお、ｐＭＯＳＴＦＴの場合には、常に任意の正電
圧をゲート電極に印加すれば、バックチャンネルのリー
ク電流を減らせる。
おいて、トップゲート側のゲート電極に常に任意の負電
圧を印加してバックチャンネルのリーク電流を低減させ
るものである。トップゲート電極をオープンにする場合
は、ボトムゲート型として使用するときである。また、
図４３（Ｂ）は、ボトムゲート側のゲート電極に常に任
意の負電圧を印加してバックチャンネルのリーク電流を
低減させるものである。この場合も、ボトムゲート電極
をオープンにすると、トップゲート型として使用でき
る。なお、ｐＭＯＳＴＦＴの場合には、常に任意の正電
圧をゲート電極に印加すれば、バックチャンネルのリー
ク電流を減らせる。
【０２３０】いずれも、単結晶シリコン層７と絶縁膜と
の界面は結晶性が悪く、リーク電流が流れやすいが、上
記のような電極の負電圧印加によってリーク電流を遮断
できる。これは、ＬＤＤ構造の効果と併せて、有利とな
る。また、ガラス基板１側から入射する光でリーク電流
が流れることがあるが、ボトムゲート電極で光を遮断す
るので、リーク電流を低減できる。
の界面は結晶性が悪く、リーク電流が流れやすいが、上
記のような電極の負電圧印加によってリーク電流を遮断
できる。これは、ＬＤＤ構造の効果と併せて、有利とな
る。また、ガラス基板１側から入射する光でリーク電流
が流れることがあるが、ボトムゲート電極で光を遮断す
るので、リーク電流を低減できる。
【０２３１】＜第１２の実施の形態＞図４４〜図５２
は、本発明の第１２の実施の形態を示すものである。
は、本発明の第１２の実施の形態を示すものである。
【０２３２】上述したように、トップゲート型、ボトム
ゲート型、デュアルゲート型の各ＴＦＴはそれぞれ構造
上、機能上の差異又は特長があることから、これらを表
示部と周辺駆動回路部において採用する際に、これら各
部間でＴＦＴを種々に組み合わせて設けることが有利な
ことがある。
ゲート型、デュアルゲート型の各ＴＦＴはそれぞれ構造
上、機能上の差異又は特長があることから、これらを表
示部と周辺駆動回路部において採用する際に、これら各
部間でＴＦＴを種々に組み合わせて設けることが有利な
ことがある。
【０２３３】例えば、図４４に示すように、表示部にト
ップゲート型、ボトムゲート型、デュアルゲート型のい
ずれかのＭＯＳＴＦＴを採用した場合、周辺駆動回路に
はトップゲート型ＭＯＳＴＦＴ、ボトムゲート型ＭＯＳ
ＴＦＴ、デュアルゲート型ＭＯＳＴＦＴのうち、少なく
ともボトムゲート型を採用するか、或いはそれらが混在
することも可能である。この組み合わせは１２通り（N
o.1〜No.12)挙げられる。特に、周辺駆動回路のＭＯＳ
ＴＦＴにデュアルゲート構造を用いると、このようなデ
ュアルゲート構造は、上下のゲート部の選択によってト
ップゲート型にもボトムゲート型にも容易に変更するこ
とができ、また、周辺駆動回路の一部に大きな駆動能力
のＴＦＴが必要な場合は、デュアルゲート型が必要とな
る場合もある。例えば、ＬＣＤ以外の電気光学装置とし
て本発明を有機ＥＬやＦＥＤ等に適用する場合は必要で
あると考えられる。
ップゲート型、ボトムゲート型、デュアルゲート型のい
ずれかのＭＯＳＴＦＴを採用した場合、周辺駆動回路に
はトップゲート型ＭＯＳＴＦＴ、ボトムゲート型ＭＯＳ
ＴＦＴ、デュアルゲート型ＭＯＳＴＦＴのうち、少なく
ともボトムゲート型を採用するか、或いはそれらが混在
することも可能である。この組み合わせは１２通り（N
o.1〜No.12)挙げられる。特に、周辺駆動回路のＭＯＳ
ＴＦＴにデュアルゲート構造を用いると、このようなデ
ュアルゲート構造は、上下のゲート部の選択によってト
ップゲート型にもボトムゲート型にも容易に変更するこ
とができ、また、周辺駆動回路の一部に大きな駆動能力
のＴＦＴが必要な場合は、デュアルゲート型が必要とな
る場合もある。例えば、ＬＣＤ以外の電気光学装置とし
て本発明を有機ＥＬやＦＥＤ等に適用する場合は必要で
あると考えられる。
【０２３４】図４５及び図４６は表示部のＭＯＳＴＦＴ
がＬＤＤ構造でないとき、図４７及び図４５は表示部の
ＭＯＳＴＦＴがＬＤＤ構造であるとき、図４９及び図５
０は周辺駆動回路部のＭＯＳＴＦＴがＬＤＤ構造のＴＦ
Ｔを含むとき、図５１及び図５２は周辺駆動回路部と表
示部の双方がＬＤＤ構造のＭＯＳＴＦＴを含むときのそ
れぞれにおいて、周辺駆動回路部と表示部の各ＭＯＳＴ
ＦＴの組み合わせをチャンネル導電型別に示した各種の
例（No.1〜No.216）を示す。
がＬＤＤ構造でないとき、図４７及び図４５は表示部の
ＭＯＳＴＦＴがＬＤＤ構造であるとき、図４９及び図５
０は周辺駆動回路部のＭＯＳＴＦＴがＬＤＤ構造のＴＦ
Ｔを含むとき、図５１及び図５２は周辺駆動回路部と表
示部の双方がＬＤＤ構造のＭＯＳＴＦＴを含むときのそ
れぞれにおいて、周辺駆動回路部と表示部の各ＭＯＳＴ
ＦＴの組み合わせをチャンネル導電型別に示した各種の
例（No.1〜No.216）を示す。
【０２３５】このように、図４４に示したゲート構造別
の組み合わせは、具体的には図４５〜図５２に示したよ
うになる。これは、周辺駆動回路部がトップゲート型と
他のゲート型との混在したＭＯＳＴＦＴからなっている
場合も、同様の組み合わせが可能である。なお、図４４
〜図５２に示したＴＦＴの各種組合せは、ＴＦＴのチャ
ンネル領域などを単結晶シリコンで形成する場合に限ら
ず、多結晶シリコンや、アモルファスシリコン（但し、
表示部のみ）で形成する場合も同様に適用可能である。
の組み合わせは、具体的には図４５〜図５２に示したよ
うになる。これは、周辺駆動回路部がトップゲート型と
他のゲート型との混在したＭＯＳＴＦＴからなっている
場合も、同様の組み合わせが可能である。なお、図４４
〜図５２に示したＴＦＴの各種組合せは、ＴＦＴのチャ
ンネル領域などを単結晶シリコンで形成する場合に限ら
ず、多結晶シリコンや、アモルファスシリコン（但し、
表示部のみ）で形成する場合も同様に適用可能である。
【０２３６】＜第１３の実施の形態＞図５３〜図５４
は、本発明の第１３の実施の形態を示すものである。
は、本発明の第１３の実施の形態を示すものである。
【０２３７】本実施の形態では、アクティブマトリクス
駆動ＬＣＤにおいて、周辺駆動回路部は、駆動能力の向
上の点から、本発明に基づいて上述の単結晶シリコン層
を用いたＴＦＴを設ける。但し、これはボトムゲート型
に限らず、他のゲート型が混在してよいし、チャンネル
導電型も種々であってもよく、また単結晶シリコン層以
外の多結晶シリコン層を用いたＭＯＳＴＦＴが含まれて
いてもよい。これに対し、表示部のＭＯＳＴＦＴは、単
結晶シリコン層を用いるのが望ましいが、これに限ら
ず、多結晶シリコンやアモルファスシリコン層を用いた
ものであってよく、或いは３種のシリコン層の少なくと
も２種が混在したものであってもよい。但し、表示部を
ｎＭＯＳＴＦＴで形成するときは、アモルファスシリコ
ン層を用いても実用的なスイッチング速度は得られる
が、単結晶シリコン又は多結晶シリコン層の方がＴＦＴ
面積を小さくでき、画素欠陥の減少の面でもアモルファ
スシリコンよりは有利である。なお、既述したグラフォ
エピタキシャル成長時に単結晶シリコンだけでなく、多
結晶シリコンも同時に生じ、いわゆるＣＧＳ（Continuo
us grain silicon）構造も含まれることもあるが、これ
も能動素子と受動素子の形成に利用できる。
駆動ＬＣＤにおいて、周辺駆動回路部は、駆動能力の向
上の点から、本発明に基づいて上述の単結晶シリコン層
を用いたＴＦＴを設ける。但し、これはボトムゲート型
に限らず、他のゲート型が混在してよいし、チャンネル
導電型も種々であってもよく、また単結晶シリコン層以
外の多結晶シリコン層を用いたＭＯＳＴＦＴが含まれて
いてもよい。これに対し、表示部のＭＯＳＴＦＴは、単
結晶シリコン層を用いるのが望ましいが、これに限ら
ず、多結晶シリコンやアモルファスシリコン層を用いた
ものであってよく、或いは３種のシリコン層の少なくと
も２種が混在したものであってもよい。但し、表示部を
ｎＭＯＳＴＦＴで形成するときは、アモルファスシリコ
ン層を用いても実用的なスイッチング速度は得られる
が、単結晶シリコン又は多結晶シリコン層の方がＴＦＴ
面積を小さくでき、画素欠陥の減少の面でもアモルファ
スシリコンよりは有利である。なお、既述したグラフォ
エピタキシャル成長時に単結晶シリコンだけでなく、多
結晶シリコンも同時に生じ、いわゆるＣＧＳ（Continuo
us grain silicon）構造も含まれることもあるが、これ
も能動素子と受動素子の形成に利用できる。
【０２３８】図５３には、各部間でのＭＯＳＴＦＴの各
種組み合わせ例（Ａ）、（Ｂ）、（Ｃ）を示し、図５４
にはその具体例を例示した。単結晶シリコンを用いる
と、電流駆動能力が向上するため、素子を小さくでき、
大画面化が可能となり、表示部では開口率が向上する。
種組み合わせ例（Ａ）、（Ｂ）、（Ｃ）を示し、図５４
にはその具体例を例示した。単結晶シリコンを用いる
と、電流駆動能力が向上するため、素子を小さくでき、
大画面化が可能となり、表示部では開口率が向上する。
【０２３９】なお、周辺駆動回路部では、上記のＭＯＳ
ＴＦＴだけでなく、ダイオード、キャパシタンス、抵
抗、インダクタンス等を集積した電子回路が絶縁基板
（ガラス基板等）に一体形成されてよいことは勿論であ
る。
ＴＦＴだけでなく、ダイオード、キャパシタンス、抵
抗、インダクタンス等を集積した電子回路が絶縁基板
（ガラス基板等）に一体形成されてよいことは勿論であ
る。
【０２４０】＜第１４の実施の形態＞図５５は、本発明
の第１４の実施の形態を示すものである。
の第１４の実施の形態を示すものである。
【０２４１】本実施の形態は、上述した各実施の形態が
アクティブマトリクス駆動の例についてのものであるの
に対し、本発明をパッシブマトリクス駆動に適用したも
のである。
アクティブマトリクス駆動の例についてのものであるの
に対し、本発明をパッシブマトリクス駆動に適用したも
のである。
【０２４２】即ち、表示部は、上述したＭＯＳＴＦＴの
如きスイッチング素子を設けず、対向する基板に形成し
た一対の電極間に印加する電圧による電位差でのみ表示
部の入射光又は反射光が調光される。こうした調光素子
には、反射型、透過型のＬＣＤをはじめ、有機又は無機
ＥＬ（エレクトロルミネセンス表示素子）、ＦＥＤ（電
界放出型表示素子）、ＬＥＰＤ（発光ポリマー表示素
子）、ＬＥＤ（発光ダイオード表示素子）なども含まれ
る。
如きスイッチング素子を設けず、対向する基板に形成し
た一対の電極間に印加する電圧による電位差でのみ表示
部の入射光又は反射光が調光される。こうした調光素子
には、反射型、透過型のＬＣＤをはじめ、有機又は無機
ＥＬ（エレクトロルミネセンス表示素子）、ＦＥＤ（電
界放出型表示素子）、ＬＥＰＤ（発光ポリマー表示素
子）、ＬＥＤ（発光ダイオード表示素子）なども含まれ
る。
【０２４３】＜第１５の実施の形態＞図５６は、本発明
の第１５の実施の形態を示すものである。
の第１５の実施の形態を示すものである。
【０２４４】本実施の形態は、本発明をＬＣＤ以外の電
気光学装置である有機又は無機ＥＬ（エレクトロルミネ
センス表示素子）やＦＥＤ（電界放出型表示素子）、Ｌ
ＥＰＤ（発光ポリマー表示素子）、ＬＥＤ（発光ダイオ
ード表示素子）などに適用したものである。
気光学装置である有機又は無機ＥＬ（エレクトロルミネ
センス表示素子）やＦＥＤ（電界放出型表示素子）、Ｌ
ＥＰＤ（発光ポリマー表示素子）、ＬＥＤ（発光ダイオ
ード表示素子）などに適用したものである。
【０２４５】即ち、図５６（Ａ）には、アクティブマト
リクス駆動のＥＬ素子を示し、例えばアモルファス有機
化合物を用いた有機ＥＬ層（又はＺｎＳ：Ｍｎを用いた
無機ＥＬ層）９０を基板１上に設け、その下部に既述し
た透明電極（ＩＴＯ）４１を形成し、上部に陰極９１を
形成し、これら両極間の電圧印加によって所定色の発光
がフィルタ６１を通して得られる。
リクス駆動のＥＬ素子を示し、例えばアモルファス有機
化合物を用いた有機ＥＬ層（又はＺｎＳ：Ｍｎを用いた
無機ＥＬ層）９０を基板１上に設け、その下部に既述し
た透明電極（ＩＴＯ）４１を形成し、上部に陰極９１を
形成し、これら両極間の電圧印加によって所定色の発光
がフィルタ６１を通して得られる。
【０２４６】この際、アクティブマトリクス駆動により
透明電極４１へデータ電圧を印加するために、基板１上
の段差４をシードとしてグラフォエピタキシャル成長さ
せた単結晶シリコン層を用いた本発明による単結晶シリ
コンＭＯＳＴＦＴ（即ち、ｎＭＯＳＬＤＤ−ＴＦＴ）が
基板１上に作り込まれている。同様のＴＦＴは周辺駆動
回路にも設けられる。このＥＬ素子は、単結晶シリコン
層を用いたＭＯＳＬＤＤ−ＴＦＴで駆動しているので、
スイッチング速度が早く、またリーク電流も少ない。な
お、上記のフィルタ６１は、ＥＬ層９０が特定色を発光
するものであれば、省略可能である。
透明電極４１へデータ電圧を印加するために、基板１上
の段差４をシードとしてグラフォエピタキシャル成長さ
せた単結晶シリコン層を用いた本発明による単結晶シリ
コンＭＯＳＴＦＴ（即ち、ｎＭＯＳＬＤＤ−ＴＦＴ）が
基板１上に作り込まれている。同様のＴＦＴは周辺駆動
回路にも設けられる。このＥＬ素子は、単結晶シリコン
層を用いたＭＯＳＬＤＤ−ＴＦＴで駆動しているので、
スイッチング速度が早く、またリーク電流も少ない。な
お、上記のフィルタ６１は、ＥＬ層９０が特定色を発光
するものであれば、省略可能である。
【０２４７】なお、ＥＬ素子の場合、駆動電圧が高いた
め、周辺駆動回路部には、上記のＭＯＳＴＦＴ以外に、
高耐圧のドライバ素子（高耐圧ｃＭＯＳＴＦＴとバイポ
ーラ素子など）を設けるのが有利である。
め、周辺駆動回路部には、上記のＭＯＳＴＦＴ以外に、
高耐圧のドライバ素子（高耐圧ｃＭＯＳＴＦＴとバイポ
ーラ素子など）を設けるのが有利である。
【０２４８】図５６（Ｂ）は、パッシブマトリクス駆動
のＦＥＤを示すが、対向するガラス基板１−３２間の真
空部において、両電極９２−９３間の印加電圧によって
冷陰極９４から放出された電子をゲートライン９５の選
択によって対向する螢光体層９６へ入射させ、所定色の
発光を得るものである。
のＦＥＤを示すが、対向するガラス基板１−３２間の真
空部において、両電極９２−９３間の印加電圧によって
冷陰極９４から放出された電子をゲートライン９５の選
択によって対向する螢光体層９６へ入射させ、所定色の
発光を得るものである。
【０２４９】ここで、エミッタライン９２は、周辺駆動
回路へ導かれ、データ電圧で駆動されるが、その周辺駆
動回路には、本発明に基づいて単結晶シリコン層を用い
たＭＯＳＴＦＴが設けられ、エミッタライン９２の高速
駆動に寄与している。なお、このＦＥＤは、各画素に上
記のＭＯＳＴＦＴを接続することにより、アクティブマ
トリクス駆動させることも可能である。
回路へ導かれ、データ電圧で駆動されるが、その周辺駆
動回路には、本発明に基づいて単結晶シリコン層を用い
たＭＯＳＴＦＴが設けられ、エミッタライン９２の高速
駆動に寄与している。なお、このＦＥＤは、各画素に上
記のＭＯＳＴＦＴを接続することにより、アクティブマ
トリクス駆動させることも可能である。
【０２５０】なお、図５６（Ａ）の素子において、ＥＬ
層９０の代わりに公知の発光ポリマーを用いれば、パッ
シブマトリクス又はアクティブマトリクス駆動の発光ポ
リマー表示装置（ＬＥＰＤ）として構成することができ
る。その他、図５６（Ｂ）の素子において、ダイアモン
ド薄膜をカソード側に用いたＦＥＤと類似のデバイスも
構成できる。また、発光ダイオードにおいて、発光部に
本発明によりエピタキシャル成長させた単結晶シリコン
のＭＯＳＴＦＴにより、例えばガリウム系（ガリウム・
アルミニウム・ひ素など）の膜からなる発光部を駆動で
きる。
層９０の代わりに公知の発光ポリマーを用いれば、パッ
シブマトリクス又はアクティブマトリクス駆動の発光ポ
リマー表示装置（ＬＥＰＤ）として構成することができ
る。その他、図５６（Ｂ）の素子において、ダイアモン
ド薄膜をカソード側に用いたＦＥＤと類似のデバイスも
構成できる。また、発光ダイオードにおいて、発光部に
本発明によりエピタキシャル成長させた単結晶シリコン
のＭＯＳＴＦＴにより、例えばガリウム系（ガリウム・
アルミニウム・ひ素など）の膜からなる発光部を駆動で
きる。
【０２５１】以上に述べた本発明の実施の形態は、本発
明の技術的思想に基いて種々変形が可能である。
明の技術的思想に基いて種々変形が可能である。
【０２５２】例えば、上述した多結晶シリコン膜５の成
膜時に、溶解度が大きい３族又は５族元素を、例えばボ
ロン、リン、アンチモン、ひ素、アルミニウム、ガリウ
ム、インジウム、ビスマスなどを多結晶シリコン又はア
モルファスシリコン膜５に適量ドープしておけば、成長
するシリコンエピタキシャル成長層７のＰ型又はＮ型の
チャンネル導電型や、そのキャリア濃度を任意に制御す
ることができる。
膜時に、溶解度が大きい３族又は５族元素を、例えばボ
ロン、リン、アンチモン、ひ素、アルミニウム、ガリウ
ム、インジウム、ビスマスなどを多結晶シリコン又はア
モルファスシリコン膜５に適量ドープしておけば、成長
するシリコンエピタキシャル成長層７のＰ型又はＮ型の
チャンネル導電型や、そのキャリア濃度を任意に制御す
ることができる。
【０２５３】また、上述した第５の実施の形態（インジ
ウム・ガリウム又はガリウムを使用）に、上述した第２
又は第３の実施の形態の手法を適用してよい。
ウム・ガリウム又はガリウムを使用）に、上述した第２
又は第３の実施の形態の手法を適用してよい。
【０２５４】また、ガラス基板からのイオンの拡散防止
のために基板表面にＳｉＮ膜（例えば５０〜２００ｎｍ
厚）、更には必要に応じてＳｉＯ2 膜（例えば１００ｎ
ｍ厚）を設けてよく、またこれらの膜に既述した如き段
差４を形成してもよい。上述した段差はＲＩＥ以外にも
イオンミリング法などによっても形成可能である。
のために基板表面にＳｉＮ膜（例えば５０〜２００ｎｍ
厚）、更には必要に応じてＳｉＯ2 膜（例えば１００ｎ
ｍ厚）を設けてよく、またこれらの膜に既述した如き段
差４を形成してもよい。上述した段差はＲＩＥ以外にも
イオンミリング法などによっても形成可能である。
【０２５５】また、本発明は周辺駆動回路のＴＦＴに好
適なものであるが、それ以外にもダイオードなどの素子
の能動領域や、抵抗、キャパシタンス、インダクタンス
などの受動領域を本発明による単結晶シリコン層で形成
することも可能である。
適なものであるが、それ以外にもダイオードなどの素子
の能動領域や、抵抗、キャパシタンス、インダクタンス
などの受動領域を本発明による単結晶シリコン層で形成
することも可能である。
【０２５６】
【発明の作用効果】本発明によれば、基板に形成した上
記段差をシードにして多結晶シリコン又はアモルファス
シリコン又はシリコンなどの半導体材料を溶解した低融
点金属層から、グラフォエピタキシャル成長で単結晶シ
リコン層を形成し、このエピタキシャル成長層をアクテ
ィブマトリクス基板などの駆動基板の周辺駆動回路のボ
トムゲート型ＭＯＳＴＦＴや表示部−周辺駆動回路一体
型のＬＣＤなどの電気光学装置の周辺駆動回路のボトム
ゲート型ＭＯＳＴＦＴなどに用いているので、次の
（Ａ）〜（Ｆ）に示す顕著な作用効果を得ることができ
る。
記段差をシードにして多結晶シリコン又はアモルファス
シリコン又はシリコンなどの半導体材料を溶解した低融
点金属層から、グラフォエピタキシャル成長で単結晶シ
リコン層を形成し、このエピタキシャル成長層をアクテ
ィブマトリクス基板などの駆動基板の周辺駆動回路のボ
トムゲート型ＭＯＳＴＦＴや表示部−周辺駆動回路一体
型のＬＣＤなどの電気光学装置の周辺駆動回路のボトム
ゲート型ＭＯＳＴＦＴなどに用いているので、次の
（Ａ）〜（Ｆ）に示す顕著な作用効果を得ることができ
る。
【０２５７】（Ａ）所定形状／寸法の段差を基板に形成
し、その段差の底辺の角をシードとしてグラフォエピタ
キシャル成長させることにより、５４０ｃｍ2 ／ｖ・ｓ
ｅｃ以上の高い電子移動度の単結晶シリコン層が得られ
るので、高性能ドライバ内蔵の表示用薄膜半導体装置な
どの電気光学装置の製造が可能となる。
し、その段差の底辺の角をシードとしてグラフォエピタ
キシャル成長させることにより、５４０ｃｍ2 ／ｖ・ｓ
ｅｃ以上の高い電子移動度の単結晶シリコン層が得られ
るので、高性能ドライバ内蔵の表示用薄膜半導体装置な
どの電気光学装置の製造が可能となる。
【０２５８】（Ｂ）特にこの単結晶シリコン層による単
結晶シリコンボトムゲート型ＭＯＳＴＦＴは、高いスイ
ッチング特性を有し、ＬＤＤ構造を有するｎＭＯＳ又は
ｐＭＯＳ又はｃＭＯＳＴＦＴの表示部と、高い駆動能力
のｃＭＯＳ、又はｎＭＯＳ又はｐＭＯＳＴＦＴ又はこれ
らの混在からなる周辺駆動回路とを一体化した構成が可
能となり、高画質、高精細、狭額縁、高効率、大画面の
表示パネルが実現する。
結晶シリコンボトムゲート型ＭＯＳＴＦＴは、高いスイ
ッチング特性を有し、ＬＤＤ構造を有するｎＭＯＳ又は
ｐＭＯＳ又はｃＭＯＳＴＦＴの表示部と、高い駆動能力
のｃＭＯＳ、又はｎＭＯＳ又はｐＭＯＳＴＦＴ又はこれ
らの混在からなる周辺駆動回路とを一体化した構成が可
能となり、高画質、高精細、狭額縁、高効率、大画面の
表示パネルが実現する。
【０２５９】（Ｃ）上記した段差をグラフォエピタキシ
ャル成長のシードとして用い、かつこの段差上に、上記
した多結晶又はアモルファスシリコン層などをプラズマ
又は減圧ＣＶＤ（化学的気相成長：基板温度１００〜４
００℃）などの方法で形成でき、上記した低融点金属層
は真空蒸着法又はスパッタ法などの方法で形成でき、更
に、シリコンエピタキシャル成長時の加熱処理温度は９
３０℃以下が可能であるから、絶縁基板上に比較的低温
（例えば４００〜４５０℃）で単結晶シリコン層を均一
に形成することができる。
ャル成長のシードとして用い、かつこの段差上に、上記
した多結晶又はアモルファスシリコン層などをプラズマ
又は減圧ＣＶＤ（化学的気相成長：基板温度１００〜４
００℃）などの方法で形成でき、上記した低融点金属層
は真空蒸着法又はスパッタ法などの方法で形成でき、更
に、シリコンエピタキシャル成長時の加熱処理温度は９
３０℃以下が可能であるから、絶縁基板上に比較的低温
（例えば４００〜４５０℃）で単結晶シリコン層を均一
に形成することができる。
【０２６０】（Ｄ）固相成長法の場合のような中温で長
時間のアニールや、エキシマレーザーアニールが不要と
なるから、生産性が高く、高価な製造設備が不要でコス
トダウンが可能となる。
時間のアニールや、エキシマレーザーアニールが不要と
なるから、生産性が高く、高価な製造設備が不要でコス
トダウンが可能となる。
【０２６１】（Ｅ）このグラフォエピタキシャル成長で
は、多結晶又はアモルファスシリコンと低融点金属との
組成比、基板の加熱温度、冷却速度等の調整により広範
囲のＰ型不純物濃度と高移動度の単結晶シリコン層が容
易に得られるので、Ｖｔｈ（しきい値）調整が容易であ
り、低抵抗化による高速動作が可能である。
は、多結晶又はアモルファスシリコンと低融点金属との
組成比、基板の加熱温度、冷却速度等の調整により広範
囲のＰ型不純物濃度と高移動度の単結晶シリコン層が容
易に得られるので、Ｖｔｈ（しきい値）調整が容易であ
り、低抵抗化による高速動作が可能である。
【０２６２】（Ｆ）また、多結晶又はアモルファスシリ
コン又はシリコン含有低融点金属層の成膜時に、３族又
は５族の不純物元素（ボロン、リン、アンチモン、ひ
素、ビスマス、アルミニウムなど）を別途適量ドープし
ておけば、グラフォエピタキシャル成長による単結晶シ
リコン層の不純物種及び／又はその濃度、即ちＰ型／Ｎ
型等の導電型及び／又はキャリア濃度を任意に制御する
ことができる。
コン又はシリコン含有低融点金属層の成膜時に、３族又
は５族の不純物元素（ボロン、リン、アンチモン、ひ
素、ビスマス、アルミニウムなど）を別途適量ドープし
ておけば、グラフォエピタキシャル成長による単結晶シ
リコン層の不純物種及び／又はその濃度、即ちＰ型／Ｎ
型等の導電型及び／又はキャリア濃度を任意に制御する
ことができる。
【図１】本発明の第１の実施の形態によるＬＣＤ（液晶
表示装置）の製造プロセスを工程順に示す断面図であ
る。
表示装置）の製造プロセスを工程順に示す断面図であ
る。
【図２】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
図である。
【図３】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
図である。
【図４】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
図である。
【図５】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
図である。
【図６】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
図である。
【図７】同、ＬＣＤの製造プロセスを工程順に示す断面
図である。
図である。
【図８】同、ＬＣＤの要部断面図である。
【図９】非晶質基板上のシリコン結晶成長の状況を説明
するための概略斜視図である。
するための概略斜視図である。
【図１０】グラフォエピタキシャル成長技術における各
種段差形状とシリコン成長結晶方位を示す概略断面図で
ある。
種段差形状とシリコン成長結晶方位を示す概略断面図で
ある。
【図１１】Ｓｉ−Ｉｎ状態図（Ａ）及びＳｉ−Ｇａ状態
図（Ｂ）である。
図（Ｂ）である。
【図１２】本発明の第１の実施の形態によるＬＣＤの全
体の概略レイアウトを示す斜視図である。
体の概略レイアウトを示す斜視図である。
【図１３】同、ＬＣＤの等価回路図である。
【図１４】同、ＬＣＤの概略構成図である。
【図１５】本発明の第２の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。
造プロセスを工程順に示す断面図である。
【図１６】本発明の第３の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。
造プロセスを工程順に示す断面図である。
【図１７】本発明の第４の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。
造プロセスを工程順に示す断面図である。
【図１８】同、ＬＣＤの要部断面図である。
【図１９】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図２０】本発明の第７の実施の形態によるＬＣＤの要
部断面図である。
部断面図である。
【図２１】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図２２】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図２３】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図２４】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図２５】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図２６】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図２７】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図２８】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図２９】本発明の第８の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。
造プロセスを工程順に示す断面図である。
【図３０】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図３１】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図３２】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図３３】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図３４】同、ＬＣＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図３５】同、ＬＣＤの製造時の要部断面図である。
【図３６】同、ＬＣＤの製造時の要部断面図である。
【図３７】本発明の第９の実施の形態によるＬＣＤの各
種ＴＦＴを示す平面図又は断面図である。
種ＴＦＴを示す平面図又は断面図である。
【図３８】同、ＬＣＤの製造時の各種ＴＦＴを示す断面
図である。
図である。
【図３９】同、ＬＣＤの要部断面図である。
【図４０】本発明の第１０の実施の形態によるＬＣＤの
要部断面図である。
要部断面図である。
【図４１】同、ＬＣＤの各種ＴＦＴの要部断面図であ
る。
る。
【図４２】同、ＬＣＤのＴＦＴの等価回路図である。
【図４３】本発明の第１１の実施の形態によるＬＣＤの
ＴＦＴの要部断面図である。
ＴＦＴの要部断面図である。
【図４４】本発明の第１２の実施の形態によるＬＣＤの
各部ＴＦＴの組み合せを示す図である。
各部ＴＦＴの組み合せを示す図である。
【図４５】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
である。
【図４６】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
である。
【図４７】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
である。
【図４８】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
である。
【図４９】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
である。
【図５０】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
である。
【図５１】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
である。
【図５２】同、ＬＣＤの各部ＴＦＴの組み合せを示す図
である。
である。
【図５３】本発明の第１３の実施の形態によるＬＣＤの
概略レイアウト図である。
概略レイアウト図である。
【図５４】同、ＬＣＤの各部ＴＦＴの組み合わせを示す
図である。
図である。
【図５５】本発明の第１４の実施例によるデバイスの概
略レイアウト図である。
略レイアウト図である。
【図５６】本発明の第１５の実施の形態によるＥＬ及び
ＦＥＤの要部断面図である。
ＦＥＤの要部断面図である。
１…ガラス（又は石英）基板、４…段差、７…単結晶シ
リコン層、９…Ｍｏ・Ｔａ層、１１、７１…ゲート電
極、１２…ゲート酸化膜、１４、１７…Ｎ型不純物イオ
ン、１５…ＬＤＤ部、１８、１９…Ｎ+ 型ソース又はド
レイン領域、２１…Ｐ型不純物イオン、２２、２３…Ｐ
+ 型ソース又はドレイン領域、２５、３６…絶縁膜、２
６、２７、３１、４１…電極、２８…平坦化膜、２８Ａ
…粗面（凹凸）、２９…反射膜（又は電極）、３０…Ｌ
ＣＤ（ＴＦＴ）基板、３３、３４…配向膜、３５…液
晶、３７、４６…カラーフィルタ層、４３…ブラックマ
スク層、７２…ＳｉＮ膜、７３…ＳｉＯ2 膜
リコン層、９…Ｍｏ・Ｔａ層、１１、７１…ゲート電
極、１２…ゲート酸化膜、１４、１７…Ｎ型不純物イオ
ン、１５…ＬＤＤ部、１８、１９…Ｎ+ 型ソース又はド
レイン領域、２１…Ｐ型不純物イオン、２２、２３…Ｐ
+ 型ソース又はドレイン領域、２５、３６…絶縁膜、２
６、２７、３１、４１…電極、２８…平坦化膜、２８Ａ
…粗面（凹凸）、２９…反射膜（又は電極）、３０…Ｌ
ＣＤ（ＴＦＴ）基板、３３、３４…配向膜、３５…液
晶、３７、４６…カラーフィルタ層、４３…ブラックマ
スク層、７２…ＳｉＮ膜、７３…ＳｉＯ2 膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２７Ｇ (72)発明者 佐藤 勇一 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 矢木 肇 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 2H092 JA02 JA24 JA25 JA26 JA27 JA34 JA37 JB52 JB69 KA03 KA04 KA05 MA05 MA06 MA07 MA15 MA22 MA29 MA30 NA05 NA07 NA19 NA27 NA29 PA01 PA08 QA07 QA08 QA10 QA11 QA13 QA14 QA15 5C094 AA05 AA13 AA14 AA25 AA43 BA03 BA43 DA09 DA13 GB01 5F110 AA06 AA08 AA09 AA18 BB02 BB04 CC02 CC08 DD21 EE03 EE06 EE23 EE28 EE30 EE44 FF02 FF03 FF29 FF30 GG02 GG12 GG13 GG15 GG24 GG25 GG32 GG34 GG52 HJ01 HJ04 HJ13 HJ23 HL03 HL06 HL23 NN03 NN04 NN23 NN24 NN25 NN44 NN46 NN47 NN54 PP02 PP34 QQ09 QQ11 QQ19
Claims (80)
- 【請求項１】 画素電極が配された表示部と、この表示
部の周辺に配された周辺駆動回路部とを第１の基板上に
有し、この第１の基板と第２の基板との間に所定の光学
材料を介在させてなる電気光学装置の製造方法におい
て、 前記第１の基板の一方の面上にゲート電極とゲート絶縁
膜とからなるゲート部を形成する工程と、 前記第１の基板の前記一方の面上に段差を形成する工程
と、 前記段差及び前記ゲート部を含む前記第１の基板上に多
結晶又はアモルファスシリコン層を所定厚さに形成した
後に前記第１の基板上であって前記多結晶又はアモルフ
ァスシリコン層上又は下に低融点金属層を形成するか、
或いは、 前記段差を含む前記第１の基板上にシリコンを含有する
低融点金属層を形成する工程と、 加熱処理によって前記多結晶又はアモルファスシリコン
層又は前記低融点金属層のシリコンを前記低融点金属層
に溶解させる工程と、 次いで冷却処理（望ましくは徐冷処理）によって前記第
１の基板上に、多結晶又はアモルファスシリコン層のシ
リコン又は前記低融点金属層のシリコンを前記段差をシ
ードとしてグラフォエピタキシャル成長させ、単結晶シ
リコン層を析出させる工程と、 この単結晶シリコン層に所定の処理を施してチャンネル
領域、ソース領域及びドレイン領域を形成する工程と、 前記チャンネル領域の下部に前記ゲート部を有し、前記
周辺駆動回路部の少なくとも一部を構成するボトムゲー
ト型の第１の薄膜トランジスタを形成する工程とを有す
ることを特徴とする、電気光学装置の製造方法。 - 【請求項２】 断面において底面に対し側面が直角状若
しくは下端側へ傾斜状となるような凹部として前記段差
を形成し、この段差を前記単結晶シリコン層のグラフォ
エピタキシャル成長時のシードとする、請求項１に記載
した電気光学装置の製造方法。 - 【請求項３】 前記多結晶又はアモルファスシリコン層
を低温成膜技術で形成し、この上又は下に前記低融点金
属層を堆積させるか、或いは、前記シリコン含有の低融
点金属層を堆積させ、前記加熱処理及び前記冷却処理
（望ましくは徐冷処理）を行う、請求項１に記載した電
気光学装置の製造方法。 - 【請求項４】 前記第１の基板としてガラス基板又は耐
熱性有機基板を使用し、前記低融点金属層をインジウ
ム、ガリウム、スズ、ビスマス、鉛、亜鉛、アンチモン
及びアルミニウムからなる群より選ばれた少なくとも１
種で形成する、請求項１に記載した電気光学装置の製造
方法。 - 【請求項５】 前記低融点金属層をインジウムで形成す
るときには前記加熱処理を水素系雰囲気下、８５０〜１
１００℃で行い、前記低融点金属層をインジウム・ガリ
ウム又はガリウムで形成するときには前記加熱処理を水
素系雰囲気下、３００〜１１００℃又は４００〜１１０
０℃で行う、請求項４に記載した電気光学装置の製造方
法。 - 【請求項６】 前記第１の基板上に拡散バリア層を形成
し、この上に前記多結晶又はアモルファスシリコン層又
は前記シリコンを含有する低融点金属層を形成する、請
求項１に記載した電気光学装置の製造方法。 - 【請求項７】 前記多結晶又はアモルファスシリコン
層、又は前記シリコン含有の低融点金属層の成膜時に３
族又は５族の不純物元素を混入させ、これによって前記
単結晶シリコン層の不純物種及び／又はその濃度を制御
する、請求項１に記載した電気光学装置の製造方法。 - 【請求項８】 前記第１の薄膜トランジスタを、前記第
１の基板及び／又はその上の膜に形成した前記段差によ
る基板凹部内及び／又は外に設ける、請求項１に記載し
た電気光学装置の製造方法。 - 【請求項９】 前記第１の薄膜トランジスタの前記チャ
ンネル領域、前記ソース領域及び前記ドレイン領域で形
成される素子領域の少なくとも一辺に沿って、前記段差
を形成する、請求項１に記載した電気光学装置の製造方
法。 - 【請求項１０】 前記単結晶シリコン層下の前記ゲート
電極をその側端部にて台形状にする、請求項１に記載し
た電気光学装置の製造方法。 - 【請求項１１】 前記単結晶シリコン層の成長後、この
単結晶シリコン層に３族又は５族の不純物元素を導入し
て前記チャンネル領域、前記ソース領域及び前記ドレイ
ン領域を形成する、請求項１に記載した電気光学装置の
製造方法。 - 【請求項１２】 前記周辺駆動回路部において、前記第
１の薄膜トランジスタ以外に、多結晶又はアモルファス
シリコン層をチャンネル領域とし、このチャンネル領域
の上部及び／又は下部にゲート部を有するトップゲート
型、ボトムゲート型又はデュアルゲート型の薄膜トラン
ジスタ、或いは、前記単結晶シリコン層又は多結晶シリ
コン層又はアモルファスシリコン層を用いたダイオー
ド、抵抗、キャパシタンス、インダクタンス素子などを
設ける、請求項１に記載した電気光学装置の製造方法。 - 【請求項１３】 前記表示部において前記画素電極をス
イッチングするためのスイッチング素子を前記第１の基
板上に設ける、請求項１に記載した電気光学装置の製造
方法。 - 【請求項１４】 前記第１の薄膜トランジスタを、チャ
ンネル領域の上部及び／又は下部にゲート部を有するト
ップゲート型、ボトムゲート型又はデュアルゲート型の
中から選ばれた少なくともボトムゲート型とし、かつ、
前記スイッチング素子として、前記トップゲート型、前
記ボトムゲート型又は前記デュアルゲート型の第２の薄
膜トランジスタを形成する、請求項１３に記載した電気
光学装置の製造方法。 - 【請求項１５】 前記第２の薄膜トランジスタがボトム
ゲート型又はデュアルゲート型であるときは、前記チャ
ンネル領域の下部に耐熱性材料からなる下部ゲート電極
を設け、このゲート電極上にゲート絶縁膜を形成して下
部ゲート部を形成した後、前記段差の形成工程を含めて
前記第１の薄膜トランジスタと共通の工程を経て前記第
２の薄膜トランジスタを形成する、請求項１４に記載し
た電気光学装置の製造方法。 - 【請求項１６】 前記下部ゲート部上に前記単結晶シリ
コン層を形成した後、この単結晶シリコン層に３族又は
５族の不純物元素を導入し、ソース及びドレイン領域を
形成した後に、活性化処理を行う、請求項１４に記載し
た電気光学装置の製造方法。 - 【請求項１７】 前記単結晶シリコン層の形成後にレジ
ストをマスクとして前記第１及び第２の薄膜トランジス
タの各ソース及びドレイン領域を前記不純物元素のイオ
ン注入で形成し、このイオン注入後に前記活性化処理を
行い、ゲート絶縁膜の形成後に、前記第２の薄膜トラン
ジスタの上部ゲート電極を形成する、請求項１６に記載
した電気光学装置の製造方法。 - 【請求項１８】 前記第２の薄膜トランジスタがトップ
ゲート型のとき、前記単結晶シリコン層の形成後にレジ
ストをマスクとして前記第１及び第２の薄膜トランジス
タの各ソース及びドレイン領域を不純物元素のイオン注
入で形成し、このイオン注入後に活性化処理を行い、し
かる後に前記第２の薄膜トランジスタのゲート絶縁膜と
ゲート電極とからなるゲート部を形成する、請求項１４
に記載した電気光学装置の製造方法。 - 【請求項１９】 前記第２の薄膜トランジスタがトップ
ゲート型のとき、前記単結晶シリコン層の形成後に前記
第２の薄膜トランジスタのゲート絶縁膜と耐熱性材料か
らなるゲート電極とを形成してゲート部を形成し、この
ゲート部及びレジストをマスクとして前記第１及び第２
の薄膜トランジスタの各ソース及びドレイン領域を不純
物元素のイオン注入で形成し、このイオン注入後に活性
化処理を行う、請求項１４に記載した電気光学装置の製
造方法。 - 【請求項２０】 前記周辺駆動回路部及び前記表示部の
薄膜トランジスタとしてｎチャンネル型、ｐチャンネル
型又は相補型の絶縁ゲート電界効果トランジスタを構成
する、請求項１４に記載した電気光学装置の製造方法。 - 【請求項２１】 前記周辺駆動回路部の前記薄膜トラン
ジスタを相補型とｎチャンネル型との組、相補型とｐチ
ャンネル型との組、又は相補型とｎチャンネル型とｐチ
ャンネル型との組で形成する、請求項２０に記載した電
気光学装置の製造方法。 - 【請求項２２】 前記周辺駆動回路部及び／又は前記表
示部の薄膜トランジスタの少なくとも一部をＬＤＤ（Li
ghtly doped drain)構造とし、このＬＤＤ構造をゲート
とソース又はドレインとの間にＬＤＤ部が存在するシン
グルタイプ、又はゲートとソース及びドレインとの間に
ＬＤＤ部をそれぞれ有するダブルタイプとする、請求項
１４に記載した電気光学装置の製造方法。 - 【請求項２３】 前記ＬＤＤ構造を形成する際に用いた
レジストマスクを残して、これを覆うレジストマスクを
用いてソース領域及びドレイン領域形成用のイオン注入
を行う、請求項２２に記載した電気光学装置の製造方
法。 - 【請求項２４】 前記第１の基板の一方の面上に段差を
形成し、この段差を含む前記第１の基板上に単結晶、多
結晶又はアモルファスシリコン層を形成し、前記単結
晶、多結晶又はアモルファスシリコン層をチャンネル領
域、ソース領域及びドレイン領域とし、その上部及び／
又は下部にゲート部を有する前記第２の薄膜トランジス
タを形成する、請求項１４に記載した電気光学装置の製
造方法。 - 【請求項２５】 前記周辺駆動回路部の薄膜トランジス
タをｎチャンネル型、ｐチャンネル型又は相補型の前記
第１の薄膜トランジスタとし、前記表示部の薄膜トラン
ジスタを、単結晶シリコン層をチャンネル領域とすると
きはｎチャンネル型、ｐチャンネル型又は相補型とし、
多結晶シリコン層をチャンネル領域とするときにはｎチ
ャンネル型、ｐチャンネル型又は相補型とし、アモルフ
ァスシリコン層をチャンネル領域とするときにはｎチャ
ンネル型、ｐチャンネル型又は相補型とする、請求項２
４に記載した電気光学装置の製造方法 - 【請求項２６】 断面において底面に対し側面が直角状
若しくは下端側へ傾斜状となるような凹部として前記段
差を形成し、この段差を前記単結晶シリコン層のグラフ
ォエピタキシャル成長時のシードとする、請求項２４に
記載した電気光学装置の製造方法。 - 【請求項２７】 前記第１及び／又は第２の薄膜トラン
ジスタのソース又はドレイン電極を前記段差を含む領域
上に形成する、請求項２４に記載した電気光学装置の製
造方法。 - 【請求項２８】 前記第２の薄膜トランジスタを、前記
第１の基板及び／又はその上の膜に形成した前記段差に
よる基板凹部内及び／又は外に設ける、請求項２４に記
載した電気光学装置の製造方法。 - 【請求項２９】 前記単結晶、多結晶又はアモルファス
シリコン層の３族又は５族の不純物種及び／又はその濃
度を制御する、請求項２４に記載した電気光学装置の製
造方法。 - 【請求項３０】 前記第２の薄膜トランジスタの前記チ
ャンネル領域、前記ソース領域及び前記ドレイン領域で
形成される素子領域の少なくとも一辺に沿って前記段差
を形成する、請求項２４に記載した電気光学装置の製造
方法。 - 【請求項３１】 前記単結晶、多結晶又はアモルファス
シリコン層下のゲート電極をその側端部にて台形状にす
る、請求項２４に記載した電気光学装置の製造方法。 - 【請求項３２】 前記第１の基板と前記単結晶、多結晶
又はアモルファスシリコン層との間に拡散バリア層を設
ける、請求項２４に記載した電気光学装置の製造方法。 - 【請求項３３】 前記第１の基板としてガラス基板又は
耐熱性有機基板を使用する、請求項１に記載した電気光
学装置の製造方法。 - 【請求項３４】 前記第１の基板を光学的に不透明又は
透明とする、請求項１に記載した電気光学装置の製造方
法。 - 【請求項３５】 前記画素電極を反射型又は透過型の表
示部用として設ける、請求項１に記載した電気光学装置
の製造方法。 - 【請求項３６】 前記表示部に前記画素電極とカラーフ
ィルタ層との積層構造を設ける、請求項１に記載した電
気光学装置の製造方法。 - 【請求項３７】 前記画素電極が反射電極であるとき
は、樹脂膜に凹凸を形成し、この上に画素電極を設け、
また前記画素電極が透明電極であるときは、透明平坦化
膜によって表面を平坦化し、この平坦化面上に前記画素
電極を設ける、請求項１に記載した電気光学装置の製造
方法。 - 【請求項３８】 前記表示部を前記スイッチング素子に
よる駆動で発光又は調光を行うように構成する、請求項
１３に記載した電気光学装置の製造方法。 - 【請求項３９】 前記表示部に複数の前記画素電極をマ
トリクス状に配列し、これらの画素電極のそれぞれに前
記スイッチング素子を接続する、請求項１３に記載した
電気光学装置の製造方法。 - 【請求項４０】 液晶表示装置、エレクトロルミネセン
ス表示装置、電界放出型表示装置、発光ポリマー表示装
置、発光ダイオード表示装置などとして製造する、請求
項１に記載した電気光学装置の製造方法。 - 【請求項４１】 画素電極が配された表示部と、この表
示部の周辺に配された周辺駆動回路部とを基板上に有す
る電気光学装置用の駆動基板の製造方法において、 前記基板の一方の面上にゲート電極とゲート絶縁膜とか
らなるゲート部を形成する工程と、 前記基板の前記一方の面上に段差を形成する工程と、 前記段差及び前記ゲート部を含む前記基板上に多結晶又
はアモルファスシリコン層を所定厚さに形成した後に前
記基板上であって前記多結晶又はアモルファスシリコン
層上又は下に低融点金属層を形成するか、或いは、前記
段差を含む前記基板上にシリコンを含有する低融点金属
層を形成する工程と、 加熱処理によって前記多結晶又はアモルファスシリコン
層又は前記低融点金属層のシリコンを前記低融点金属層
に溶解させる工程と、 次いで冷却処理（望ましくは徐冷処理）によって前記基
板上に、多結晶又はアモルファスシリコン層のシリコン
又は前記低融点金属層のシリコンを前記段差をシードと
してグラフォエピタキシャル成長させ、単結晶シリコン
層を析出させる工程と、 この単結晶シリコン層に所定の処理を施してチャンネル
領域、ソース領域及びドレイン領域を形成する工程と、 前記チャンネル領域の下部に前記ゲート部を有し、前記
周辺駆動回路部の少なくとも一部を構成するボトムゲー
ト型の第１の薄膜トランジスタを形成する工程とを有す
ることを特徴とする、電気光学装置用の駆動基板の製造
方法。 - 【請求項４２】 断面において底面に対し側面が直角状
若しくは下端側へ傾斜状となるような凹部として前記段
差を形成し、この段差を前記単結晶シリコン層のグラフ
ォエピタキシャル成長時のシードとする、請求項４１に
記載した電気光学装置用の駆動基板の製造方法。 - 【請求項４３】 前記多結晶又はアモルファスシリコン
層を低温成膜技術で形成し、この上又は下に前記低融点
金属層を堆積させるか、或いは、前記シリコン含有の低
融点金属層を堆積させ、前記加熱処理及び前記冷却処理
（望ましくは徐冷処理）を行う、請求項４１に記載した
電気光学装置用の駆動基板の製造方法。 - 【請求項４４】 前記基板としてガラス基板又は耐熱性
有機基板を使用し、前記低融点金属層をインジウム、ガ
リウム、スズ、ビスマス、鉛、亜鉛、アンチモン及びア
ルミニウムからなる群より選ばれた少なくとも１種で形
成する、請求項４１に記載した電気光学装置用の駆動基
板の製造方法。 - 【請求項４５】 前記低融点金属層をインジウムで形成
するときには前記加熱処理を水素系雰囲気下、８５０〜
１１００℃で行い、前記低融点金属層をインジウム・ガ
リウム又はガリウムで形成するときには前記加熱処理を
水素系雰囲気下、３００〜１１００℃又は４００〜１１
００℃で行う、請求項４４に記載した電気光学装置用の
駆動基板の製造方法。 - 【請求項４６】 前記基板上に拡散バリア層を形成し、
この上に前記多結晶又はアモルファスシリコン層又は前
記シリコンを含有する低融点金属層を形成する、請求項
４１に記載した電気光学装置用の駆動基板の製造方法。 - 【請求項４７】 前記多結晶又はアモルファスシリコン
層、又は前記シリコン含有の低融点金属層の成膜時に３
族又は５族の不純物元素を混入させ、これによって前記
単結晶シリコン層の不純物種及び／又はその濃度を制御
する、請求項４１に記載した電気光学装置用の駆動基板
の製造方法。 - 【請求項４８】 前記第１の薄膜トランジスタを、前記
基板及び／又はその上の膜に形成した前記段差による基
板凹部内及び／又は外に設ける、請求項４１に記載した
電気光学装置用の駆動基板の製造方法。 - 【請求項４９】 前記第１の薄膜トランジスタの前記チ
ャンネル領域、前記ソース領域及び前記ドレイン領域で
形成される素子領域の少なくとも一辺に沿って、前記段
差を形成する、請求項４１に記載した電気光学装置用の
駆動基板の製造方法。 - 【請求項５０】 前記単結晶シリコン層下の前記ゲート
電極をその側端部にて台形状にする、請求項４１に記載
した電気光学装置用の駆動基板の製造方法。 - 【請求項５１】 前記単結晶シリコン層の成長後、この
単結晶シリコン層に３族又は５族の不純物元素を導入し
て前記チャンネル領域、前記ソース領域及び前記ドレイ
ン領域を形成する、請求項４１に記載した電気光学装置
用の駆動基板の製造方法。 - 【請求項５２】 前記周辺駆動回路部において、前記第
１の薄膜トランジスタ以外に、多結晶又はアモルファス
シリコン層をチャンネル領域とし、このチャンネル領域
の上部及び／又は下部にゲート部を有するトップゲート
型、ボトムゲート型又はデュアルゲート型の薄膜トラン
ジスタ、或いは、前記単結晶シリコン層又は多結晶シリ
コン層又はアモルファスシリコン層を用いたダイオー
ド、抵抗、キャパシタンス、インダクタンス素子などを
設ける、請求項４１に記載した電気光学装置用の駆動基
板の製造方法。 - 【請求項５３】 前記表示部において前記画素電極をス
イッチングするためのスイッチング素子を前記基板上に
設ける、請求項４１に記載した電気光学装置用の駆動基
板の製造方法。 - 【請求項５４】 前記第１の薄膜トランジスタを、チャ
ンネル領域の上部及び／又は下部にゲート部を有するト
ップゲート型、ボトムゲート型又はデュアルゲート型の
中から選ばれた少なくともボトムゲート型とし、かつ、
前記スイッチング素子として、前記トップゲート型、前
記ボトムゲート型又は前記デュアルゲート型の第２の薄
膜トランジスタを形成する、請求項５３に記載した電気
光学装置用の駆動基板の製造方法。 - 【請求項５５】 前記第２の薄膜トランジスタがボトム
ゲート型又はデュアルゲート型であるときは、前記チャ
ンネル領域の下部に耐熱性材料からなる下部ゲート電極
を設け、このゲート電極上にゲート絶縁膜を形成して下
部ゲート部を形成した後、前記段差の形成工程を含めて
前記第１の薄膜トランジスタと共通の工程を経て前記第
２の薄膜トランジスタを形成する、請求項５４に記載し
た電気光学装置用の駆動基板の製造方法。 - 【請求項５６】 前記下部ゲート部上に前記単結晶シリ
コン層を形成した後、この単結晶シリコン層に３族又は
５族の不純物元素を導入し、ソース及びドレイン領域を
形成した後に、活性化処理を行う、請求項５４に記載し
た電気光学装置用の駆動基板の製造方法。 - 【請求項５７】 前記単結晶シリコン層の形成後にレジ
ストをマスクとして前記第１及び第２の薄膜トランジス
タの各ソース及びドレイン領域を前記不純物元素のイオ
ン注入で形成し、このイオン注入後に前記活性化処理を
行い、ゲート絶縁膜の形成後に、前記第２の薄膜トラン
ジスタの上部ゲート電極を形成する、請求項５６に記載
した電気光学装置用の駆動基板の製造方法。 - 【請求項５８】 前記第２の薄膜トランジスタがトップ
ゲート型のとき、前記単結晶シリコン層の形成後にレジ
ストをマスクとして前記第１及び第２の薄膜トランジス
タの各ソース及びドレイン領域を不純物元素のイオン注
入で形成し、このイオン注入後に活性化処理を行い、し
かる後に前記第２の薄膜トランジスタのゲート絶縁膜と
ゲート電極とからなるゲート部を形成する、請求項５４
に記載した電気光学装置用の駆動基板の製造方法。 - 【請求項５９】 前記第２の薄膜トランジスタがトップ
ゲート型のとき、前記単結晶シリコン層の形成後に前記
第２の薄膜トランジスタのゲート絶縁膜と耐熱性材料か
らなるゲート電極とを形成してゲート部を形成し、この
ゲート部及びレジストをマスクとして前記第１及び第２
の薄膜トランジスタの各ソース及びドレイン領域を不純
物元素のイオン注入で形成し、このイオン注入後に活性
化処理を行う、請求項５４に記載した電気光学装置用の
駆動基板の製造方法。 - 【請求項６０】 前記周辺駆動回路部及び前記表示部の
薄膜トランジスタとしてｎチャンネル型、ｐチャンネル
型又は相補型の絶縁ゲート電界効果トランジスタを構成
する、請求項５４に記載した電気光学装置用の駆動基板
の製造方法。 - 【請求項６１】 前記周辺駆動回路部の前記薄膜トラン
ジスタを相補型とｎチャンネル型との組、相補型とｐチ
ャンネル型との組、又は相補型とｎチャンネル型とｐチ
ャンネル型との組で形成する、請求項６０に記載した電
気光学装置用の駆動基板の製造方法。 - 【請求項６２】 前記周辺駆動回路部及び／又は前記表
示部の薄膜トランジスタの少なくとも一部をＬＤＤ（Li
ghtly doped drain)構造とし、このＬＤＤ構造をゲート
とソース又はドレインとの間にＬＤＤ部が存在するシン
グルタイプ、又はゲートとソース及びドレインとの間に
ＬＤＤ部をそれぞれ有するダブルタイプとする、請求項
５４に記載した電気光学装置用の駆動基板の製造方法。 - 【請求項６３】 前記ＬＤＤ構造を形成する際に用いた
レジストマスクを残して、これを覆うレジストマスクを
用いてソース領域及びドレイン領域形成用のイオン注入
を行う、請求項６２に記載した電気光学装置用の駆動基
板の製造方法。 - 【請求項６４】 前記基板の一方の面上に段差を形成
し、この段差を含む前記基板上に単結晶、多結晶又はア
モルファスシリコン層を形成し、前記単結晶、多結晶又
はアモルファスシリコン層をチャンネル領域、ソース領
域及びドレイン領域とし、その上部及び／又は下部にゲ
ート部を有する前記第２の薄膜トランジスタを形成す
る、請求項５４に記載した電気光学装置用の駆動基板の
製造方法。 - 【請求項６５】 前記周辺駆動回路部の薄膜トランジス
タをｎチャンネル型、ｐチャンネル型又は相補型の前記
第１の薄膜トランジスタとし、前記表示部の薄膜トラン
ジスタを、単結晶シリコン層をチャンネル領域とすると
きはｎチャンネル型、ｐチャンネル型又は相補型とし、
多結晶シリコン層をチャンネル領域とするときにはｎチ
ャンネル型、ｐチャンネル型又は相補型とし、アモルフ
ァスシリコン層をチャンネル領域とするときにはｎチャ
ンネル型、ｐチャンネル型又は相補型とする、請求項６
４に記載した電気光学装置用の駆動基板の製造方法。 - 【請求項６６】 断面において底面に対し側面が直角状
若しくは下端側へ傾斜状となるような凹部として前記段
差を形成し、この段差を前記単結晶シリコン層のグラフ
ォエピタキシャル成長時のシードとする、請求項６４に
記載した電気光学装置用の駆動基板の製造方法。 - 【請求項６７】 前記第１及び／又は第２の薄膜トラン
ジスタのソース又はドレイン電極を前記段差を含む領域
上に形成する、請求項６４に記載した電気光学装置用の
駆動基板の製造方法。 - 【請求項６８】 前記第２の薄膜トランジスタを、前記
基板及び／又はその上の膜に形成した前記段差による基
板凹部内及び／又は外に設ける、請求項６４に記載した
電気光学装置用の駆動基板の製造方法。 - 【請求項６９】 前記単結晶、多結晶又はアモルファス
シリコン層の３族又は５族の不純物種及び／又はその濃
度を制御する、請求項６４に記載した電気光学装置用の
駆動基板の製造方法。 - 【請求項７０】 前記第２の薄膜トランジスタの前記チ
ャンネル領域、前記ソース領域及び前記ドレイン領域で
形成される素子領域の少なくとも一辺に沿って、前記段
差を形成する、請求項６４に記載した電気光学装置用の
駆動基板の製造方法。 - 【請求項７１】 前記単結晶、多結晶又はアモルファス
シリコン層下のゲート電極をその側端部にて台形状にす
る、請求項６４に記載した電気光学装置用の駆動基板の
製造方法。 - 【請求項７２】 前記基板と前記単結晶、多結晶又はア
モルファスシリコン層との間に拡散バリア層を設ける、
請求項６４に記載した電気光学装置用の駆動基板の製造
方法。 - 【請求項７３】 前記基板としてガラス基板又は耐熱性
有機基板を使用する、請求項４１に記載した電気光学装
置用の駆動基板の製造方法。 - 【請求項７４】 前記基板を光学的に不透明又は透明と
する、請求項４１に記載した電気光学装置用の駆動基板
の製造方法。 - 【請求項７５】 前記画素電極を反射型又は透過型の表
示部用として設ける、請求項４１に記載した電気光学装
置用の駆動基板の製造方法。 - 【請求項７６】 前記表示部に前記画素電極とカラーフ
ィルタ層との積層構造を設ける、請求項４１に記載した
電気光学装置用の駆動基板の製造方法。 - 【請求項７７】 前記画素電極が反射電極であるとき
は、樹脂膜に凹凸を形成し、この上に画素電極を設け、
また前記画素電極が透明電極であるときは、透明平坦化
膜によって表面を平坦化し、この平坦化面上に前記画素
電極を設ける、請求項４１に記載した電気光学装置用の
駆動基板の製造方法。 - 【請求項７８】 前記表示部を前記スイッチング素子に
よる駆動で発光又は調光を行うように構成する、請求項
５３に記載した電気光学装置用の駆動基板の製造方法。 - 【請求項７９】 前記表示部に複数の前記画素電極をマ
トリクス状に配列し、これらの画素電極のそれぞれに前
記スイッチング素子を接続する、請求項５３に記載した
電気光学装置用の駆動基板の製造方法。 - 【請求項８０】 液晶表示装置、エレクトロルミネセン
ス表示装置、電界放出型表示装置、発光ポリマー表示装
置、発光ダイオード表示装置用などとして製造する、請
求項４１に記載した電気光学装置用の駆動基板の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10282586A JP2000111948A (ja) | 1998-10-05 | 1998-10-05 | 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法 |
| US09/798,832 US6492190B2 (en) | 1998-10-05 | 2001-03-02 | Method of producing electrooptical device and method of producing driving substrate for driving electrooptical device |
| US10/300,387 US6767755B2 (en) | 1998-10-05 | 2002-11-20 | Method of producing electrooptical device and method of producing driving substrate for driving electrooptical device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10282586A JP2000111948A (ja) | 1998-10-05 | 1998-10-05 | 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000111948A true JP2000111948A (ja) | 2000-04-21 |
Family
ID=17654437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10282586A Pending JP2000111948A (ja) | 1998-10-05 | 1998-10-05 | 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000111948A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002090742A (ja) * | 2000-09-19 | 2002-03-27 | Sony Corp | 液晶表示装置 |
| JP2014068023A (ja) * | 2009-09-04 | 2014-04-17 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1998
- 1998-10-05 JP JP10282586A patent/JP2000111948A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002090742A (ja) * | 2000-09-19 | 2002-03-27 | Sony Corp | 液晶表示装置 |
| JP4560924B2 (ja) * | 2000-09-19 | 2010-10-13 | ソニー株式会社 | 液晶表示装置 |
| JP2014068023A (ja) * | 2009-09-04 | 2014-04-17 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8957411B2 (en) | 2009-09-04 | 2015-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and method for manufacturing the same |
| US9431465B2 (en) | 2009-09-04 | 2016-08-30 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and method for manufacturing the same |
| US10672915B2 (en) | 2009-09-04 | 2020-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and method for manufacturing the same |
| US11024747B2 (en) | 2009-09-04 | 2021-06-01 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and method for manufacturing the same |
| US11626521B2 (en) | 2009-09-04 | 2023-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and method for manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000101088A (ja) | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 | |
| US6521525B2 (en) | Electro-optic device, drive substrate for electro-optic device and method of manufacturing the same | |
| JP4366732B2 (ja) | 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法 | |
| JP2000111945A (ja) | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 | |
| US6492190B2 (en) | Method of producing electrooptical device and method of producing driving substrate for driving electrooptical device | |
| JP2000231124A (ja) | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 | |
| JP2000187243A (ja) | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 | |
| JP2000231118A (ja) | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 | |
| JP2000235355A (ja) | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 | |
| JP4300435B2 (ja) | 電気光学装置の製造方法、及び電気光学装置用の駆動基板の製造方法 | |
| JP2000180893A (ja) | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 | |
| JP2000111948A (ja) | 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法 | |
| JP4228248B2 (ja) | 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法 | |
| JP2000231122A (ja) | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 | |
| JP2000122090A (ja) | 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法 | |
| JP2000068514A (ja) | 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法 | |
| JP4366731B2 (ja) | 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法 | |
| JP2000114540A (ja) | 電気光学装置の製造方法及び電気光学装置用の製造方法 | |
| JP2000124459A (ja) | 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法 | |
| JP2000214484A (ja) | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 | |
| JP2000111949A (ja) | 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法 | |
| JP2000114539A (ja) | 電気光学装置の製造方法及び電気光学装置用の製造方法 | |
| JP2000122087A (ja) | 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法 | |
| JP2000155334A (ja) | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 | |
| JP2000180892A (ja) | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |