JP2014068023A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2014068023A
JP2014068023A JP2013231160A JP2013231160A JP2014068023A JP 2014068023 A JP2014068023 A JP 2014068023A JP 2013231160 A JP2013231160 A JP 2013231160A JP 2013231160 A JP2013231160 A JP 2013231160A JP 2014068023 A JP2014068023 A JP 2014068023A
Authority
JP
Japan
Prior art keywords
layer
conductive layer
transistor
light
oxide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013231160A
Other languages
English (en)
Other versions
JP5478768B2 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Junichiro Sakata
淳一郎 坂田
Masayuki Sakakura
真之 坂倉
Yoshiaki Oikawa
欣聡 及川
Kenichi Okazaki
健一 岡崎
Hodaka Maruyama
穂高 丸山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2013231160A priority Critical patent/JP5478768B2/ja
Publication of JP2014068023A publication Critical patent/JP2014068023A/ja
Application granted granted Critical
Publication of JP5478768B2 publication Critical patent/JP5478768B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H01L29/247—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/38—Devices specially adapted for multicolour light emission comprising colour filters or colour changing media [CCM]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/805—Electrodes
    • H10K59/8051—Anodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/302—Details of OLEDs of OLED structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Optical Filters (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Led Devices (AREA)
  • Heating, Cooling, Or Curing Plastics Or The Like In General (AREA)

Abstract

【課題】表示部には封止基板の貼り合わせ精度に依存することのないカラーフィルタ構造を提供し、表示部の周辺の端子部には好適な構造を提供する。
【解決手段】酸化物半導体層を有するトランジスタを表示部に有し、当該表示部において、カラーフィルタ層は発光素子の第１の電極の下方にある。発光素子からの光は、カラーフィルタを介して射出される。表示部の周辺の端子部では、トランジスタの構造にならって積層構造が構成され、ゲート電極と同一層となる導電層の電位はフローティング状態となる。静電気対策、ノイズ対策が図られた構造である。
【選択図】図１１

Description

有機化合物を含む層を発光層とする発光装置およびその作製方法に関する。例えば、有機
発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、発光装置などの電気光学装置、半導体回路及び電子機器は全て半導体装置で
ある。
薄型軽量、高速応答性、直流低電圧駆動などの特徴を有する有機化合物を発光体として用
いた発光素子は、次世代のフラットパネルディスプレイや、次世代の照明への応用が検討
されている。特に、発光素子をマトリクス状に配置した表示装置は、従来の液晶表示装置
と比較して、視野角が広く視認性が優れる点に優位性があると考えられている。
発光素子の発光機構は、一対の電極間にＥＬ層を挟んで電圧を印加することにより、陰極
から注入された電子および陽極から注入された正孔がＥＬ層の発光中心で再結合して分子
励起子を形成し、その分子励起子が基底状態に緩和する際にエネルギーを放出して発光す
るといわれている。励起状態には一重項励起と三重項励起が知られ、発光はどちらの励起
状態を経ても可能であると考えられている。
発光素子を構成するＥＬ層は、少なくとも発光層を有する。また、ＥＬ層は、発光層の他
に、正孔注入層、正孔輸送層、電子輸送層、電子注入層などを有する積層構造とすること
もできる。
また、半導体特性を示す材料として金属酸化物が注目されている。半導体特性を示す金属
酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などが
あり、このような半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジス
タが既に知られている（特許文献１及び特許文献２）。
また、酸化物半導体を適用したＴＦＴは、電界効果移動度が高い。そのため、当該ＴＦＴ
を用いて、表示装置などの駆動回路を構成することもできる。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
酸化物半導体膜を用いる薄膜トランジスタには、動作速度が速く、製造工程が比較的簡単
であり、十分な信頼性が求められている。
酸化物半導体膜を用いる薄膜トランジスタにおいて、動作特性や信頼性を向上させること
を課題の一つとする。
特に、駆動回路に用いる薄膜トランジスタの動作速度は、速い方が好ましい。
例えば、薄膜トランジスタのチャネル長（Ｌ）を短くする、またはチャネル幅Ｗを広くす
ると動作速度が高速化される。しかし、チャネル長を短くすると、スイッチング特性、例
えばオンオフ比が小さくなる問題がある。また、チャネル幅Ｗを広くすると薄膜トランジ
スタ自身の容量負荷を上昇させる問題がある。
また、チャネル長が短くとも、安定した電気特性を有する薄膜トランジスタを備えた発光
装置を提供することも課題の一とする。
また、絶縁表面上に複数の異なる回路を形成する場合、例えば、画素部と駆動回路を同一
基板上に形成する場合には、画素部に用いる薄膜トランジスタは、優れたスイッチング特
性、例えばオンオフ比が大きいことが要求され、駆動回路に用いる薄膜トランジスタには
動作速度が速いことが要求される。特に、表示装置の精細度が高精細であればあるほど、
表示画像の書き込み時間が短くなるため、駆動回路に用いる薄膜トランジスタは速い動作
速度とすることが好ましい。
また、酸化物半導体膜を用いる薄膜トランジスタの電気特性のバラツキを低減することも
課題の一つとする。
本発明の発光装置の一形態は、同一基板上に駆動回路用トランジスタを含む駆動回路部と
、画素用トランジスタを含む画素部とを有し、駆動回路用トランジスタ及び画素用トラン
ジスタはゲート電極層と、ゲート電極層上のゲート絶縁層と、ゲート絶縁層上の酸化物半
導体層と、酸化物半導体層上のソース電極層及びドレイン電極層と、酸化物半導体層、ソ
ース電極層及びドレイン電極層上に酸化物半導体層の一部と接する酸化物絶縁層を有し、
画素部において酸化物絶縁層上にカラーフィルタ層、カラーフィルタ層上に画素用トラン
ジスタと電気的に接続する第１の電極層、ＥＬ層、第２の電極層の積層が設けられ、駆動
回路用トランジスタにおいて、酸化物絶縁層上にゲート電極層及び酸化物半導体層と重な
る導電層が設けられ、ゲート電極層、ソース電極層及びドレイン電極層は金属導電膜であ
る。
本発明の発光装置の他の一形態は、同一基板上に駆動回路用トランジスタを含む駆動回路
部と、画素用トランジスタを含む画素部とを有し、駆動回路用トランジスタ及び画素用ト
ランジスタはゲート電極層と、ゲート電極層上のゲート絶縁層と、ゲート絶縁層上の酸化
物半導体層と、酸化物半導体層上のソース電極層及びドレイン電極層と、酸化物半導体層
、ソース電極層及びドレイン電極層上に酸化物半導体層の一部と接する酸化物絶縁層を有
し、画素部において酸化物絶縁層上にカラーフィルタ層、カラーフィルタ層上に画素用ト
ランジスタと接続電極層を介して電気的に接続する第１の電極層、ＥＬ層、第２の電極層
の積層が設けられ、駆動回路用トランジスタにおいて、酸化物絶縁層上にゲート電極層及
び酸化物半導体層と重なる導電層が設けられ、ゲート電極層、ソース電極層及びドレイン
電極層は金属導電膜である。
画素用トランジスタ及び駆動回路用トランジスタとして、ボトムゲート構造の逆スタガ型
トランジスタを用いる。画素用トランジスタ及び駆動回路用トランジスタはソース電極層
及びドレイン電極層との間に露呈した酸化物半導体層に接する酸化物絶縁膜が設けられた
チャネルエッチ型トランジスタである。
駆動回路用トランジスタは、酸化物半導体層をゲート電極と導電層で挟み込む構成とする
。これにより、トランジスタのしきい値ばらつきを低減させることができ、安定した電気
特性を有するトランジスタを備えた発光装置を提供することができる。導電層は、ゲート
電極層と同電位としても良いし、フローティング電位でも良いし、固定電位、例えばＧＮ
Ｄ電位や０Ｖでもよい。また、導電層に任意の電位を与えることで、トランジスタのしき
い値を制御することができる。
画素用トランジスタと画素電極は直接、接して形成されてもよいし、間に接続電極層を介
して電気的に接続されてもよい。接続電極層は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、
Ｗから選ばれた元素を主成分とする膜、若しくはそれらの合金膜とを組み合わせた積層膜
を用いることができる。
駆動回路用トランジスタの酸化物半導体層上に設けられる該導電層、第１の配線（端子ま
たは接続電極ともいう）、及び第２の配線（端子または接続電極ともいう）は、画素電極
と同工程で酸化インジウム、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金
、または酸化亜鉛などの酸化物導電材料を用いて形成してもよいし、接続電極層と同工程
でＡｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする膜、若しく
はそれらの合金膜などの金属材料を用いて形成してもよい。
また、同一基板上に複数種類の発光色の発光素子と、発光素子に電気的に接続する画素用
トランジスタを形成して表示ディスプレイなどの発光装置を製造することができる。
また、白色の発光色の発光素子を複数設け、それぞれの発光素子の発光領域に重なるよう
に光学フィルム、具体的にはカラーフィルタを設けてフルカラーの発光表示装置とするこ
ともできる。なお、ここでカラーフィルタとはブラックマトリクスやオーバーコートを含
めた３色のカラーフィルタ層（赤色カラーフィルタ、青色カラーフィルタ、緑色カラーフ
ィルタなど）を備えたフィルム全体を指しているのではなく、一つの色のカラーフィルタ
を指している。
上記構造を実現するための本発明の発光装置の作製方法の一形態は、駆動回路部及び画素
部を含む絶縁表面を有する基板上に金属導電膜を用いてゲート電極層を形成し、ゲート電
極層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、酸化物半導
体層を脱水化または脱水素化した後、大気に触れることなく、酸化物半導体層への水や水
素の再混入を防ぎ、酸化物半導体層上に金属導電膜を用いてソース電極層及びドレイン電
極層を形成し、酸化物半導体層、ソース電極層及びドレイン電極層上に、酸化物半導体層
の一部と接する酸化物絶縁層を形成して駆動回路部に駆動回路用トランジスタ、及び画素
部に画素用トランジスタを形成し、画素部において酸化物絶縁層上にカラーフィルタ層を
形成し、カラーフィルタ層上に画素用トランジスタと電気的に接続する第１の電極層を形
成し、第１の電極層上にＥＬ層、ＥＬ層上に第２の電極層を形成し、駆動回路部において
、駆動回路用トランジスタのゲート電極層及び酸化物半導体層と重なる酸化物絶縁層上に
、第１の電極層と同工程で導電層を形成する。
上記構造を実現するための本発明の発光装置の作製方法の一形態は、駆動回路部及び画素
部を含む絶縁表面を有する基板上に金属導電膜を用いてゲート電極層を形成し、ゲート電
極層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、酸化物半導
体層を脱水化または脱水素化した後、大気に触れることなく、酸化物半導体層への水や水
素の再混入を防ぎ、酸化物半導体層上に金属導電膜を用いてソース電極層及びドレイン電
極層を形成し、酸化物半導体層、ソース電極層及びドレイン電極層上に、酸化物半導体層
の一部と接する酸化物絶縁層を形成して駆動回路部に駆動回路用トランジスタ、及び画素
部に画素用トランジスタを形成し、画素部において酸化物絶縁層上にカラーフィルタ層を
形成し、カラーフィルタ層上に画素用トランジスタと接続電極層を介して電気的に接続す
る第１の電極層を形成し、第１の電極層上にＥＬ層、ＥＬ層上に第２の電極層を形成し、
駆動回路部において、駆動回路用トランジスタのゲート電極層及び酸化物半導体層と重な
る酸化物絶縁層上に、接続電極層と同工程で導電層を形成する。
なお、前述の発光装置の作製工程におけるフォトリソグラフィ工程において、透過した光
が複数の強度となる露光マスクである多階調マスクによって形成されたマスク層を用いて
エッチング工程を行っても良い。
多階調マスクを用いて形成したマスク層は複数の膜厚を有する形状となり、マスク層に対
してエッチングを行うことでさらに形状を変形することができるため、異なるパターンに
加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによ
って、少なくとも二種類以上の異なるパターンに対応するマスク層を形成することができ
る。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減
できるため、工程の簡略化が可能となる。
上記構成は、上記課題の少なくとも一つを解決する。
また、本明細書中で用いる酸化物半導体は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記さ
れる薄膜を形成し、その薄膜を酸化物半導体層として用いた薄膜トランジスタを作製する
。なお、Ｍは、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の
金属元素を示す。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉまたはＧａと
Ｆｅなど、Ｇａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体にお
いて、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属
元素、または該遷移金属の酸化物が含まれているものがある。本明細書においては、Ｉｎ
ＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体層のうち、ＭとしてＧａ
を含む構造の酸化物半導体をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とよび、その薄膜をＩ
ｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜とも呼ぶ。
また、酸化物半導体層に適用する金属酸化物として上記の他にも、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ
系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ
−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−
Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することができる。また上記金属酸化
物からなる酸化物半導体層に酸化珪素を含ませてもよい。
窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下での加熱処理を行
った場合、酸化物半導体層は加熱処理により酸素欠乏型となって低抵抗化、即ちＮ型化（
Ｎ−化など）させ、その後、酸化物半導体層に接する酸化物絶縁膜の形成や、形成後に加
熱処理を行うことにより酸化物半導体層を酸素過剰な状態とすることで高抵抗化、即ちＩ
型化させているとも言える。また、酸化物半導体層を酸素過剰な状態とする固相酸化を行
っているとも呼べる。これにより、電気特性が良好で信頼性のよい薄膜トランジスタを有
する発光装置を作製し、提供することが可能となる。
脱水化または脱水素化は、窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体
雰囲気下での４００℃以上７５０℃以下、好ましくは４２５℃以上７５０℃以下の加熱処
理を行い、酸化物半導体層の含有水分などの不純物を低減する。また、その後の水（Ｈ２
Ｏ）の再含浸を防ぐことができる。
脱水化または脱水素化の加熱処理は、Ｈ２Ｏが２０ｐｐｍ以下の窒素雰囲気で行うことが
好ましい。また、Ｈ２Ｏが２０ｐｐｍ以下の超乾燥空気中で行っても良い。
脱水化または脱水素化を行った酸化物半導体層は、脱水化または脱水素化後の酸化物半導
体層に対してＴＤＳで４５０℃まで測定を行っても水の２つのピーク、少なくとも３００
℃付近に現れる１つのピークは検出されない程度の加熱処理条件とする。従って、脱水化
または脱水素化が行われた酸化物半導体層を用いた薄膜トランジスタに対してＴＤＳで４
５０℃まで測定を行っても少なくとも３００℃付近に現れる水のピークは検出されない。
そして、酸化物半導体層に対して脱水化または脱水素化を行う加熱温度Ｔから、脱水化ま
たは脱水素化を行った同じ炉で大気に触れさせることなく、水または水素が再び混入させ
ないことが重要である。脱水化または脱水素化を行い、酸化物半導体層を低抵抗化、即ち
Ｎ型化（Ｎ−など）させた後、高抵抗化させてＩ型とした酸化物半導体層を用いて薄膜ト
ランジスタを作製すると、薄膜トランジスタのしきい値電圧（Ｖｔｈ）をプラスとするこ
とができ、所謂ノーマリーオフのスイッチング素子を実現できる。薄膜トランジスタのゲ
ート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成されることが半導体
装置（発光装置）には望ましい。なお、薄膜トランジスタのしきい値電圧がマイナスであ
ると、ゲート電圧が０Ｖでもソース電極とドレイン電極の間に電流が流れる、所謂ノーマ
リーオンとなりやすい。アクティブマトリクス型の表示装置においては、回路を構成する
薄膜トランジスタの電気特性が重要であり、この電気特性が表示装置の性能を左右する。
特に、薄膜トランジスタの電気特性のうち、しきい値電圧が重要である。電界効果移動度
が高くともしきい値電圧値が高い、或いはしきい値電圧値がマイナスであると、回路とし
て制御することが困難である。しきい値電圧値が高く、しきい値電圧の絶対値が大きい薄
膜トランジスタの場合には、駆動電圧が低い状態ではＴＦＴとしてのスイッチング機能を
果たすことができず、負荷となる恐れがある。ｎチャネル型の薄膜トランジスタの場合、
ゲート電圧に正の電圧を印加してはじめてチャネルが形成されて、ドレイン電流が流れ出
すトランジスタが望ましい。駆動電圧を高くしないとチャネルが形成されないトランジス
タや、負の電圧状態でもチャネルが形成されてドレイン電流が流れるトランジスタは、回
路に用いる薄膜トランジスタとしては不向きである。
また、加熱温度Ｔから下げるガス雰囲気は、加熱温度Ｔまで昇温したガス雰囲気と異なる
ガス雰囲気に切り替えてもよい。例えば、脱水化または脱水素化を行った同じ炉で大気に
触れさせることなく、炉の中を高純度の酸素ガスまたはＮ２Ｏガス、超乾燥エア（露点が
−４０℃以下、好ましくは−６０℃以下）で満たして冷却を行う。
脱水化または脱水素化を行う加熱処理によって膜中の含有水分を低減させた後、水分を含
まない雰囲気（露点が−４０℃以下、好ましくは−６０℃以下）下で徐冷（または冷却）
した酸化物半導体膜を用いて、薄膜トランジスタの電気特性を向上させるとともに、量産
性と高性能の両方を備えた薄膜トランジスタを実現する。
本明細書では、窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下で
の加熱処理を脱水化または脱水素化のための加熱処理と呼ぶ。本明細書では、この加熱処
理によってＨ２として脱離させていることのみを脱水素化と呼んでいるわけではなく、Ｈ
、ＯＨなどを脱離することを含めて脱水化または脱水素化と便宜上呼ぶこととする。
窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下での加熱処理を行
った場合、酸化物半導体層は加熱処理により酸素欠乏型となって低抵抗化、即ちＮ型化（
Ｎ−化など）させる。
また、ドレイン電極層と重なる酸素欠乏型である高抵抗ドレイン領域（ＨＲＤ（Ｈｉｇｈ
Ｒｅｓｉｓｔａｎｃｅ Ｄｒａｉｎ）領域とも呼ぶ）が形成される。また、ソース電極
層と重なる酸素欠乏型である高抵抗ソース領域（ＨＲＳ（Ｈｉｇｈ Ｒｅｓｉｓｔａｎｃ
ｅ Ｓｏｕｒｃｅ）領域とも呼ぶ）が形成される。
具体的には、高抵抗ドレイン領域のキャリア濃度は、１×１０１８／ｃｍ３以上の範囲内
であり、少なくともチャネル形成領域のキャリア濃度（１×１０１８／ｃｍ３未満）より
も高い領域である。なお、本明細書のキャリア濃度は、室温にてＨａｌｌ効果測定から求
めたキャリア濃度の値を指す。
この後、脱水化または脱水素化した酸化物半導体層の少なくとも一部を酸素過剰な状態と
することで、高抵抗化、即ちＩ型化させてチャネル形成領域を形成する。なお、脱水化ま
たは脱水素化した酸化物半導体層の一部を酸素過剰な状態とする処理としては、以下の方
法のいずれかによって行う。脱水化または脱水素化した酸化物半導体層に接する酸化物絶
縁膜をスパッタリング法で成膜する、または脱水化または脱水素化した酸化物半導体層に
接するように酸化物絶縁膜を成膜し、さらに加熱処理を行う、または脱水化または脱水素
化した酸化物半導体層に接するように酸化物絶縁膜を成膜し、さらに酸素を含む雰囲気で
加熱処理を行う、または脱水化または脱水素化した酸化物半導体層に接するように酸化物
絶縁膜を成膜した後に不活性ガス雰囲気下で加熱し、さらに酸素雰囲気下で冷却処理を行
う、または脱水化または脱水素化した酸化物半導体層に接するように酸化物絶縁膜を成膜
した後に不活性ガス雰囲気下で加熱し、さらに超乾燥エア（露点が−４０℃以下、好まし
くは−６０℃以下）で冷却処理を行う。
また、脱水化または脱水素化した酸化物半導体層の少なくとも一部（ゲート電極層と重な
る部分）をチャネル形成領域とするため、選択的に酸素過剰な状態とすることで、高抵抗
化、即ちＩ型化させることもできる。脱水化または脱水素化した酸化物半導体層上に接し
てＴｉなどの金属電極からなるソース電極層やドレイン電極層を形成し、ソース電極層や
ドレイン電極層に重ならない露出領域を選択的に酸素過剰な状態としてチャネル形成領域
を形成することができる。選択的に酸素過剰な状態とする場合、ソース電極層に重なる第
１の高抵抗ソース領域と、ドレイン電極層に重なる第２の高抵抗ドレイン領域とが形成さ
れ、第１の高抵抗ソース領域と第２の高抵抗ドレイン領域との間の領域がチャネル形成領
域となる。即ち、チャネル形成領域がソース電極層及びドレイン電極層の間に自己整合的
に形成される。
これにより、電気特性が良好で信頼性のよい薄膜トランジスタを有する発光装置を作製し
、提供することが可能となる。
なお、ドレイン電極層と重畳した酸化物半導体層において高抵抗ドレイン領域を形成する
ことにより、駆動回路を形成した際の信頼性の向上を図ることができる。具体的には、高
抵抗ドレイン領域を形成することで、ドレイン電極層から高抵抗ドレイン領域、チャネル
形成領域にかけて、導電性を段階的に変化させうるような構造とすることができる。その
ため、ドレイン電極層に高電源電位ＶＤＤを供給する配線に接続して動作させる場合、ゲ
ート電極層とドレイン電極層との間に高電界が印加されても高抵抗ドレイン領域がバッフ
ァとなり局所的な高電界が印加されず、薄膜トランジスタの耐圧を向上させた構成とする
ことができる。
また、ドレイン電極層及びソース電極層と重畳した酸化物半導体層において、高抵抗ドレ
イン領域及び高抵抗ソース領域を形成することにより、駆動回路を形成した際のチャネル
形成領域でのリーク電流の低減を図ることができる。具体的には、高抵抗ドレイン領域を
形成することで、ドレイン電極層とソース電極層との間に流れるトランジスタのリーク電
流の経路として、ドレイン電極層、ドレイン電極層側の高抵抗ドレイン領域、チャネル形
成領域、ソース電極層側の高抵抗ソース領域、ソース電極層の順となる。このときチャネ
ル形成領域では、ドレイン電極層側の高抵抗ドレイン領域よりチャネル領域に流れるリー
ク電流を、トランジスタがオフ時に高抵抗となるゲート絶縁層とチャネル形成領域の界面
近傍に集中させることができ、バックチャネル部（ゲート電極層から離れているチャネル
形成領域の表面の一部）でのリーク電流を低減することができる。
また、ソース電極層に重なる高抵抗ソース領域と、ドレイン電極層に重なる高抵抗ドレイ
ン領域は、ゲート電極層の幅にもよるが、ゲート電極層の一部とゲート絶縁層を介して重
なり、より効果的にドレイン電極層の端部近傍の電界強度を緩和させることができる。
また、酸化物半導体層とソース電極及びドレイン電極の間に、酸化物導電層を形成しても
よい。酸化物導電層は、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含
まないものであることが好ましい。例えば、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜
鉛アルミニウム、酸化亜鉛ガリウムなどを用いることができる。酸化物導電層は、低抵抗
ドレイン領域（ＬＲＮ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｎ−ｔｙｐｅ ｃｏｎｄｕｃｔ
ｉｖｉｔｙ）領域、ＬＲＤ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｄｒａｉｎ）領域とも呼ぶ
）としても機能する。具体的には、低抵抗ドレイン領域のキャリア濃度は、高抵抗ドレイ
ン領域（ＨＲＤ領域）よりも大きく、例えば１×１０２０／ｃｍ３以上１×１０２１／ｃ
ｍ３以下の範囲内であると好ましい。酸化物導電層を酸化物半導体層とソース電極及びド
レイン電極の間に設けることで、接触抵抗を低減でき、トランジスタの高速動作を実現す
ることができるため、周辺回路（駆動回路）の周波数特性を向上させることができる。
酸化物導電層とソース電極及びドレイン電極を形成するための金属層は、連続成膜が可能
である。
また、前述した第１の配線及び第２の配線を、ＬＲＮもしくはＬＲＤとして機能する酸化
物導電層と同じ材料と金属材料によって構成された積層配線としてもよい。金属と酸化物
導電層の積層とすることで、下層配線の乗り越えや開口などの段差に対する被覆性が改善
し、配線抵抗を下げることができる。また、マイグレーションなどによる配線の局所的な
高抵抗化や断線を防ぐ効果も期待できるため、信頼性の高い発光装置を提供することがで
きる。
また、前述した第１の配線と第２の配線の接続に際しても、酸化物導電層を間に挟んで接
続することにより、接続部（コンタクト部）の金属表面に絶縁性酸化物が形成されること
による接触抵抗（コンタクト抵抗）の増大を防ぐことが期待でき、信頼性の高い発光装置
を提供することができる。
また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース
線に対して、画素部の薄膜トランジスタの保護用の保護回路を同一基板上に設けることが
好ましい。保護回路は、酸化物半導体層を用いた非線形素子を用いて構成することが好ま
しい。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
酸化物半導体層を用い、電気特性や信頼性に優れた薄膜トランジスタを備えた半導体装置
である発光装置を実現できる。
発光装置を説明する図。 発光装置の作製方法を説明する図。 発光装置の作製方法を説明する図。 発光装置の作製方法を説明する図。 発光装置の作製方法を説明する図。 発光装置の作製方法を説明する図。 発光装置の作製方法を説明する図。 発光装置の作製方法を説明する図。 発光装置の作製方法を説明する図。 発光装置を説明する図。 発光装置を説明する図。 発光装置のブロック図を説明する図。 信号線駆動回路の構成を説明する図。 シフトレジスタの構成を示す回路図。 シフトレジスタの回路図及び動作を説明するタイミングチャート。 発光装置を説明する図。 発光装置の作製方法を説明する図。 発光装置の作製方法を説明する図。 発光装置の画素等価回路を説明する図 発光装置を説明する図。 発光素子を説明する図。 発光装置を説明する図。 電子機器を示す図。 電子機器を示す図。 電子機器を示す図。 電子機器を示す図。
実施の形態について、図面を用いて詳細に説明する。但し、以下の説明に限定されず、趣
旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者
であれば容易に理解される。従って、以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。なお、以下に説明する構成において、同一部分又は同様な機能を有す
る部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
（実施の形態１）
薄膜トランジスタを含む発光装置、及びその作製工程について、図１乃至図５及び図１１
を用いて説明する。
本発明の一形態である発光装置を図１に示す。図１の発光装置は、基板１００上に、発光
素子、薄膜トランジスタ１７０及び容量１４７を含む画素部と、薄膜トランジスタ１８０
を含む駆動回路部とが設けられており、さらにゲート配線の端子部には第１の端子１２１
、接続電極１２０、及び接続用の端子電極１２８、ソース配線の端子部には第２の端子１
２２及び接続用の端子電極１２９が設けられている。また、薄膜トランジスタ１８０及び
薄膜トランジスタ１７０上には酸化物絶縁膜１０７及び保護絶縁層１０６が形成されてい
る。
発光素子は、第１の電極層１１０、ＥＬ層１９４、及び第２の電極層１９５の積層によっ
て構成され、薄膜トランジスタ１７０のドレイン電極層と第１の電極層１１０とが接して
形成されることで、薄膜トランジスタ１７０と電気的に接続している。画素部において、
保護絶縁層１０６上にはカラーフィルタ層１９１が形成され、カラーフィルタ層１９１は
オーバーコート層１９２で覆われ、さらに保護絶縁層１０９によって覆われている。第１
の電極層１１０は保護絶縁層１０９上に形成される。また、各発光素子の間を隔てる隔壁
１９３が薄膜トランジスタ１７０上に形成されている。
駆動回路部において、薄膜トランジスタ１８０はゲート電極層及び半導体層の上方に導電
層１１１が設けられ、ドレイン電極層１６５ｂはゲート電極層と同工程で形成される導電
層１６２と電気的に接続している。
以下、図２乃至５、及び図１１を用いて作製方法を詳細に説明する。図２乃至図５は発光
装置の断面図に相当する。
絶縁表面を有する基板である基板１００上に、導電層を基板１００全面に形成した後、第
１のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な
部分を除去して配線及び電極（ゲート電極層１０１、ゲート電極層１６１、導電層１６２
、容量配線層１０８、及び第１の端子１２１）を形成する。図２（Ａ）のように、配線及
び電極の端部にテーパー形状が形成されるようにエッチングすると、積層する膜の被覆性
が向上するため好ましい。なお、ゲート電極層１０１、ゲート電極層１６１はそれぞれゲ
ート配線に含まれる。
絶縁表面を有する基板１００に使用することができる基板に大きな制限はないが、少なく
とも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。絶縁表面を
有する基板１００にはガラス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、ア
ルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている
。なお、ホウ酸と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な
耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いるこ
とが好ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。本実
施の形態で示す発光装置は基板１００側の面から発光を取り出す下面射出型であるので、
基板１００としては透光性を有する基板を用いるが、基板１００とは逆側の面から発光を
取り出す上面射出型である場合は基板１００として非透光性の金属基板等の基板を用いて
もよい。
下地膜となる絶縁膜を基板１００とゲート電極層１０１、ゲート電極層１６１、導電層１
６２、容量配線層１０８、及び第１の端子１２１との間に設けてもよい。下地膜は、基板
１００からの不純物元素の拡散を防止する機能があり、窒化珪素膜、酸化珪素膜、窒化酸
化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜による積層構造により形成す
ることができる。
ゲート電極層１０１、ゲート電極層１６１、導電層１６２、容量配線層１０８、及び第１
の端子１２１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミ
ニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を
用いて、単層で又は積層して形成することができる。
例えば、ゲート電極層１０１、ゲート電極層１６１、導電層１６２、容量配線層１０８、
及び第１の端子１２１の２層の積層構造としては、アルミニウム層上にモリブデン層が積
層された２層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層
上に窒化チタン層若しくは窒化タンタルを積層した二層構造、窒化チタン層とモリブデン
層とを積層した二層構造とすることが好ましい。３層の積層構造としては、タングステン
層または窒化タングステンと、アルミニウムと珪素の合金またはアルミニウムとチタンの
合金と、窒化チタンまたはチタン層とを積層した積層とすることが好ましい。
次いで、ゲート電極層１０１、ゲート電極層１６１、導電層１６２、容量配線層１０８、
及び第１の端子１２１上にゲート絶縁層１０２を形成する（図２（Ａ）参照。）。
ゲート絶縁層１０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層
、窒化珪素層、酸化窒化珪素層、窒化酸化珪素層、又は酸化アルミニウム層を単層で又は
積層して形成することができる。例えば、成膜ガスとして、ＳｉＨ４、酸素及び窒素を用
いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。ゲート絶縁層１０２の膜
厚は、１００ｎｍ以上５００ｎｍ以下とし、積層の場合は、例えば、膜厚５０ｎｍ以上２
００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上に膜厚５ｎｍ以上３００ｎ
ｍ以下の第２のゲート絶縁層の積層とする。
本実施の形態では、ゲート絶縁層１０２としてプラズマＣＶＤ法により膜厚２００ｎｍ以
下の窒化珪素層を形成する。
次いで、ゲート絶縁層１０２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜１３
０を形成する（図２（Ｂ）参照。）。
なお、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタリングを行い、ゲート絶縁層１０２の表面に付着してい
るゴミを除去することが好ましい。逆スパッタリングとは、アルゴン雰囲気下で基板側に
ＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法であ
る。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン
雰囲気に酸素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にＣｌ
２、ＣＦ４などを加えた雰囲気で行ってもよい。
酸化物半導体膜１３０の形成後に脱水化または脱水素化のための加熱処理を行っても酸化
物半導体膜を非晶質な状態とするため、膜厚を５０ｎｍ以下と薄くすることが好ましい。
酸化物半導体膜の膜厚を薄くすることで酸化物半導体層の形成後に加熱処理した場合に、
結晶化してしまうのを抑制することができる。
酸化物半導体膜１３０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系
、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−
Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ
系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタリング法により成膜する。また、
酸化物半導体膜１３０は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は
希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタリング法により形成す
ることができる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重
量％以下含むターゲットを用いて成膜を行い、酸化物半導体膜１３０に結晶化を阻害する
ＳｉＯｘ（ｘ＞０）を含ませ、後の工程で行う脱水化または脱水素化のための加熱処理の
際に結晶化してしまうのを抑制することが好ましい。
ここでは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ
３：ＺｎＯ＝１：１：１［ｍｏｌ％］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔ％］）
を用いて、基板とターゲットの間との距離を１００ｍｍ、圧力０．２Ｐａ、直流（ＤＣ）
電源０．５ｋＷ、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：２０ｓｃｃｍ、酸
素流量比率４０％）雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を用いると、ご
みが軽減でき、膜厚分布も均一となるために好ましい。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶
膜の膜厚は、５ｎｍ以上２００ｎｍ以下とする。本実施の形態では、酸化物半導体膜とし
て、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタリング法により膜
厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を成膜する。
スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法
と、ＤＣスパッタリング法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッ
タリング法もある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣ
スパッタリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタリング装置もある。多元ス
パッタリング装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャン
バーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッ
タリング装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥ
ＣＲスパッタリング法を用いるスパッタリング装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタリ
ングガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリ
ング法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
次に、酸化物半導体膜１３０上に第２のフォトリソグラフィ工程を行い、レジストマスク
１３７を形成し、エッチングにより酸化物半導体膜１３０及びゲート絶縁層１０２の不要
な部分を除去して、ゲート絶縁層１０２に、第１の端子１２１に達するコンタクトホール
１１９と、導電層１６２に達するコンタクトホール１１８を形成する（図２（Ｃ）参照。
）。
このように、酸化物半導体膜１３０をゲート絶縁層１０２全面に積層した状態で、ゲート
絶縁層１０２にコンタクトホールを形成する工程を行うと、ゲート絶縁層１０２表面にレ
ジストマスクが直接接しないため、ゲート絶縁層１０２表面の汚染（不純物等の付着など
）を防ぐことができる。よって、ゲート絶縁層１０２と酸化物半導体膜１３０との界面状
態を良好とすることができるため、信頼性向上につながる。
ゲート絶縁層に直接レジストパターンを形成してコンタクトホールの開口を行っても良い
。その場合には、レジストを剥離した後で加熱処理を行い、ゲート絶縁膜表面の脱水化、
脱水素化、脱水酸基化の処理を行うことが好ましい。例えば、不活性ガス雰囲気（窒素、
またはヘリウム、ネオン、アルゴン等）下、酸素雰囲気下において加熱処理（４００℃以
上７５０℃以下）を行い、ゲート絶縁層内に含まれる水素及び水などの不純物を除去すれ
ばよい。
次いで、レジストマスク１３７を除去し、酸化物半導体膜１３０を第３のフォトリソグラ
フィ工程により形成したレジストマスク１３５ａ、１３５ｂを用いてエッチングして、島
状の酸化物半導体層１３１、１３２を形成する（図３（Ａ）参照。）。また、島状の酸化
物半導体層を形成するためのレジストマスク１３５ａ、１３５ｂをインクジェット法で形
成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しな
いため、製造コストを低減できる。
次いで、酸化物半導体層１３１、１３２の脱水化または脱水素化を行い、脱水化または脱
水素化された酸化物半導体層１３３、１３４を形成する（図３（Ｂ）参照。）。脱水化ま
たは脱水素化を行う第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４
２５℃以上７５０℃以下とする。なお、４２５℃以上であれば加熱処理時間は１時間以下
でよいが、４２５℃未満であれば加熱処理時間は、１時間よりも長時間行うこととする。
ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒
素雰囲気下において加熱処理を行った後、大気に触れることなく、酸化物半導体層への水
や水素の再混入を防ぎ、酸化物半導体層１３３、１３４を得る。本実施の形態では、酸化
物半導体層の脱水化または脱水素化を行う加熱温度Ｔから、再び水が入らないような十分
な温度まで同じ炉を用い、具体的には加熱温度Ｔよりも１００℃以上下がるまで窒素雰囲
気下で徐冷する。また、窒素雰囲気に限定されず、ヘリウム、ネオン、アルゴン等の希ガ
ス雰囲気下において脱水化または脱水素化を行う。
酸化物半導体層を４００℃から７００℃の温度で加熱処理することで、酸化物半導体層の
脱水化、脱水素化が図られ、その後の水（Ｈ２Ｏ）の再含浸を防ぐことができる。
なお、加熱処理装置は電気炉に限られず、例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用
いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノン
アークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのラ
ンプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＬＲ
ＴＡ装置は、ランプだけでなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によ
って、被処理物を加熱する装置を備えていてもよい。ＧＲＴＡとは高温のガスを用いて加
熱処理を行う方法である。ガスには、アルゴンなどの希ガス、または窒素のような、加熱
処理によって被処理物と反応しない不活性気体が用いられる。ＲＴＡ法を用いて、６００
℃〜７５０℃で数分間加熱処理を行ってもよい。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。特に酸化物半導体層に対して、４００℃
〜７５０℃で行われる脱水化、脱水素化の加熱処理は、Ｈ２Ｏが２０ｐｐｍ以下の窒素雰
囲気で行うことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネ
オン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（
９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ
以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、結晶化し、微結
晶膜または多結晶膜となる場合もある。例えば、結晶化率が９０％以上、または８０％以
上の微結晶の酸化物半導体膜となる場合もある。また、第１の加熱処理の条件、または酸
化物半導体膜の材料によっては、結晶成分を含まない非晶質の酸化物半導体膜となる場合
もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層１３１、１３２に加工
する前の酸化物半導体膜１３０に行うこともできる。その場合には、第１の加熱処理後に
、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の加熱処理は、酸化物半導体層成膜後、酸化物
半導体層上にソース電極及びドレイン電極を積層させた後、ソース電極及びドレイン電極
上にパッシベーション膜を形成した後、のいずれで行っても良い。
また、図２（Ｃ）に示すようなゲート絶縁層１０２にコンタクトホール１１８、１１９を
形成する工程を、酸化物半導体膜１３０に脱水化または脱水素化処理を行った後に行って
もよい。
なお、ここでの酸化物半導体膜のエッチングは、ウェットエッチングに限定されずドライ
エッチングを用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣ
ｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ
６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ
）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを
添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、ア
ンモニア過水（３１重量％過酸化水素：２８重量％アンモニア水：水＝５：２：２）など
を用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によっ
て除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を
再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等
の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる
。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング
液、エッチング時間、温度等）を適宜調節する。
次に、酸化物半導体層１３３、１３４上に金属材料からなる金属導電膜をスパッタリング
法や真空蒸着法で形成する。
金属導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた
元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が
挙げられる。また、金属導電膜は、単層構造でも、２層以上の積層構造としてもよい。例
えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層す
る２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上に
Ｔｉ膜を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル
（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ
）、スカンジウム（Ｓｃ）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、
もしくは窒化膜を用いてもよい。
金属導電膜後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を金属導電膜に持
たせることが好ましい。
次に、第４のフォトリソグラフィ工程を行い、レジストマスク１３６ａ、１３６ｂ、１３
６ｃ、１３６ｄ、１３６ｅ、１３６ｆ、１３６ｇを形成し、金属導電膜のエッチングによ
り不要な部分を除去してソース電極層１０５ａ、ドレイン電極層１０５ｂ、ソース電極層
１６５ａ、ドレイン電極層１６５ｂ、容量電極層１４９、接続電極１２０、及び第２の端
子１２２を形成する（図３（Ｃ）参照。）。
なお、金属導電膜のエッチングの際に、酸化物半導体層１３３、１３４は除去されないよ
うにそれぞれの材料及びエッチング条件を適宜調節する。
本実施の形態では、金属導電膜としてＴｉ膜を用いて、酸化物半導体層１３３、１３４に
はＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いて、酸化物半導体層１３３、１３４のエッチング
液として、アンモニア過水（３１重量％過酸化水素：２８重量％アンモニア水：水＝５：
２：２）などを用いる。
この第４のフォトリソグラフィ工程において、ソース電極層１０５ａ、１６５ａ、ドレイ
ン電極層１０５ｂ、１６５ｂと同じ材料である、接続電極１２０、第２の端子１２２をそ
れぞれ端子部に形成する。なお、第２の端子１２２はソース配線（ソース電極層１０５ａ
、１６５ａを含むソース配線）と電気的に接続されている。また、接続電極１２０はコン
タクトホール１１９において第１の端子１２１と接して形成され電気的に接続する。
なお、ソース電極層及びドレイン電極層を形成するためのレジストマスク１３６ａ、１３
６ｂ、１３６ｃ、１３６ｄ、１３６ｅ、１３６ｆ、１３６ｇをインクジェット法で形成し
てもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないた
め、製造コストを低減できる。
次に、レジストマスク１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ、１３６ｅ、１３６ｆ、
１３６ｇを除去し、酸化物半導体層１３３、１３４に接する保護絶縁膜となる酸化物絶縁
膜１０７を形成する。
この段階で、酸化物半導体層１３３、１３４は、酸化物絶縁膜と接する領域が形成され、
この領域のうち、ゲート電極層とゲート絶縁層を介して酸化物絶縁膜１０７と重なる領域
がチャネル形成領域となる。
酸化物絶縁膜１０７は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化
物絶縁膜１０７に水、水素等の不純物を混入させない方法を適宜用いて形成することがで
きる。本実施の形態では、酸化物絶縁膜１０７として膜厚３００ｎｍの酸化珪素膜をスパ
ッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよ
く、本実施の形態では室温とする。酸化珪素膜のスパッタリング法による成膜は、希ガス
（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）
及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲッ
トまたは珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素
雰囲気下でスパッタリング法により酸化珪素を形成することができる。低抵抗化した酸化
物半導体層に接して形成する酸化物絶縁膜は、水分や、水素イオンや、ＯＨ−などの不純
物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的に
は酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、または酸化窒化アルミニウムなど
を用いる。
次いで、不活性ガス雰囲気下、または窒素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲
気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物絶縁
膜１０７と重なる酸化物半導体層１３３、１３４の一部が酸化物絶縁膜１０７と接した状
態で加熱される。
以上の工程を経ることによって、成膜後の酸化物半導体層に対して脱水化または脱水素化
のための加熱処理を行って低抵抗化した後、酸化物半導体層の一部を選択的に酸素過剰な
状態とする。
その結果、酸化物半導体層１３３において、ゲート電極層１６１と重なるチャネル形成領
域１６６は、Ｉ型となり、ソース電極層１６５ａに重なる高抵抗ソース領域１６７ａと、
ドレイン電極層１６５ｂに重なる高抵抗ドレイン領域１６７ｂとが自己整合的に形成され
、酸化物半導体層１６３が形成される。同様に、酸化物半導体層１３４において、ゲート
電極層１０１と重なるチャネル形成領域１１６は、Ｉ型となり、ソース電極層１０５ａに
重なる高抵抗ソース領域１１７ａと、ドレイン電極層１０５ｂに重なる高抵抗ドレイン領
域１１７ｂとが自己整合的に形成され、酸化物半導体層１０３が形成される。
なお、ドレイン電極層１０５ｂ、１６５ｂ（及びソース電極層１０５ａ、１６５ａ）と重
畳した酸化物半導体層１０３、１６３において高抵抗ドレイン領域１１７ｂ、１６７ｂ（
又は高抵抗ソース領域１１７ａ、１６７ａ）を形成することにより、回路を形成した際の
信頼性の向上を図ることができる。具体的には、高抵抗ドレイン領域１１７ｂ、１６７ｂ
を形成することで、ドレイン電極層１０５ｂ、１６５ｂから高抵抗ドレイン領域１１７ｂ
、１６７ｂ、チャネル形成領域１１６、１６６にかけて、導電性を段階的に変化させうる
ような構造とすることができる。そのため、ドレイン電極層１０５ｂ、１６５ｂに高電源
電位ＶＤＤを供給する配線に接続して動作させる場合、ゲート電極層１０１、１６１とド
レイン電極層１０５ｂ、１６５ｂとの間に高電界が印加されても高抵抗ドレイン領域がバ
ッファとなり局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成とする
ことができる。
また、ドレイン電極層１０５ｂ、１６５ｂ（及びソース電極層１０５ａ、１６５ａ）と重
畳した酸化物半導体層１０３、１６３において高抵抗ドレイン領域１１７ｂ、１６７ｂ（
又は高抵抗ソース領域１１７ａ、１６７ａ）を形成することにより、回路を形成した際の
チャネル形成領域１１６、１６６でのリーク電流の低減を図ることができる。
本実施の形態では、スパッタリング法により、酸化物絶縁膜１０７として酸化珪素膜を形
成した後、２５０℃〜３５０℃の加熱処理をして、ソース領域とドレイン領域の間の酸化
物半導体層の露出部分（チャネル形成領域）より、酸化物半導体層中へ酸素を含侵、拡散
を行う。スパッタリング法で酸化珪素膜を作製することで、当該酸化珪素膜中に過剰な酸
素を含ませることができ、その酸素を加熱処理により、酸化物半導体層中に含侵、拡散さ
せることができる。酸化物半導体層中への酸素の含侵、拡散によりチャネル領域を高抵抗
化（Ｉ型化）を図ることができる。それにより、ノーマリーオフとなる薄膜トランジスタ
を得ることができる。
また、酸化物半導体層における高抵抗ソース領域又は高抵抗ドレイン領域は、酸化物半導
体層の膜厚が１５ｎｍ以下と薄い場合は膜厚方向全体にわたって形成されるが、酸化物半
導体層の膜厚が３０ｎｍ以上５０ｎｍ以下とより厚い場合は、酸化物半導体層の一部、ソ
ース電極層又はドレイン電極層と接する領域及びその近傍が低抵抗化し高抵抗ソース領域
又は高抵抗ドレイン領域が形成され、酸化物半導体層においてゲート絶縁膜に近い領域は
Ｉ型とすることもできる。
酸化物絶縁膜１０７上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッタリン
グ法を用いて窒化珪素膜を形成する。ＲＦスパッタリング法は、量産性がよいため、保護
絶縁層の成膜方法として好ましい。保護絶縁層は、水分や、水素イオンや、ＯＨ−などの
不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化
珪素膜、窒化アルミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウムなどを用いる。本
実施の形態では、保護絶縁層として保護絶縁層１０６を窒化珪素膜を用いて形成する。（
図４（Ａ）参照。）。
以上の工程により、同一基板上において、駆動回路部に薄膜トランジスタ１８０、画素部
に薄膜トランジスタ１７０、容量１４７を作製することができる。薄膜トランジスタ１７
０、１８０は、高抵抗ソース領域、高抵抗ドレイン領域、及びチャネル形成領域を含む酸
化物半導体層を含むボトムゲート型薄膜トランジスタである。よって、薄膜トランジスタ
１７０、１８０は、高電界が印加されても高抵抗ドレイン領域または高抵抗ソース領域が
バッファとなり局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成とな
っている。
容量１４７は、容量部におけるゲート絶縁層１０２を誘電体として、容量配線層１０８と
容量電極層１４９とで形成される。
同一基板上に駆動回路と画素部を形成することによって、駆動回路と外部信号との接続配
線が短縮でき、発光装置の小型化、低コスト化が可能である。
次に、保護絶縁層１０６上にカラーフィルタ層１９１を形成する。カラーフィルタ層とし
ては緑色のカラーフィルタ層、青色のカラーフィルタ層、赤色のカラーフィルタ層などを
用いることができ、緑色のカラーフィルタ層、青色のカラーフィルタ層、赤色のカラーフ
ィルタ層を順次形成する。各カラーフィルタ層は、印刷法、インクジェット法、フォトリ
ソグラフィ技術を用いたエッチング方法などでそれぞれ形成する。カラーフィルタ層を設
けることによって、封止基板の貼り合わせ精度に依存することなくカラーフィルタ層と発
光素子の発光領域との位置合わせを行うことができる。本実施の形態では第５、第６、第
７のフォトリソグラフィ工程を行い、各緑色のカラーフィルタ層、青色のカラーフィルタ
層、赤色のカラーフィルタ層を形成する。
次いで、カラーフィルタ層（緑色のカラーフィルタ層、青色のカラーフィルタ層、及び赤
色のカラーフィルタ層）を覆うオーバーコート層１９２を形成する。オーバーコート層１
９２は透光性を有する樹脂を用いる。本実施の形態では第８のフォトリソグラフィ工程を
行い、オーバーコート層１９２を形成する。
ここではＲＧＢの３色を用いてフルカラー表示する例を示したが、特に限定されず、ＲＧ
ＢＷの４色を用いてフルカラー表示を行ってもよい。
次いで、オーバーコート層１９２及び保護絶縁層１０６を覆う保護絶縁層１０９を形成す
る（図４（Ｂ）参照。）。保護絶縁層１０９は、無機絶縁膜を用い、窒化珪素膜、窒化ア
ルミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウムなどを用いる。保護絶縁層１０９
としては、保護絶縁層１０６と同じ組成の絶縁膜とすると、後のコンタクトホール形成の
際に１回の工程でエッチングすることができるため、好ましい。
次に、第９のフォトリソグラフィ工程を行い、レジストマスクを形成し、酸化物絶縁膜１
０７、保護絶縁層１０６、保護絶縁層１０９のエッチングにより、ドレイン電極層１０５
ｂに達するコンタクトホール１２５を形成し、レジストマスクを除去する（図５（Ａ）参
照。）。また、ここでのエッチングにより第２の端子１２２に達するコンタクトホール１
２７、接続電極１２０に達するコンタクトホール１２６も形成する。また、該コンタクト
ホールを形成するためのレジストマスクをインクジェット法で形成してもよい。レジスト
マスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低
減できる。
次いで、透光性を有する導電膜を成膜する。透光性を有する導電膜の材料としては、酸化
インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴ
Ｏと略記する）などをスパッタリング法や真空蒸着法などを用いて形成する。透光性を有
する導電膜の他の材料として、窒素を含ませたＡｌ−Ｚｎ−Ｏ系非単結晶膜、即ちＡｌ−
Ｚｎ−Ｏ−Ｎ系非単結晶膜や、窒素を含ませたＺｎ−Ｏ系非単結晶膜や、窒素を含ませた
Ｓｎ−Ｚｎ−Ｏ系非単結晶膜を用いてもよい。なお、Ａｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜の
亜鉛の組成比（原子％）は、４７原子％以下とし、非単結晶膜中のアルミニウムの組成比
（原子％）より大きく、非単結晶膜中のアルミニウムの組成比（原子％）は、非単結晶膜
中の窒素の組成比（原子％）より大きい。このような材料のエッチング処理は塩酸系の溶
液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング
加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用いても
良い。
なお、透光性を有する導電膜の組成比の単位は原子％とし、電子線マイクロアナライザー
（ＥＰＭＡ：Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｘ−ｒａｙ ＭｉｃｒｏＡｎａｌｙｚｅｒ
）を用いた分析により評価するものとする。
次に、第１０のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングに
より透光性を有する導電膜の不要な部分を除去して第１の電極層１１０、導電層１１１、
端子電極１２８、１２９を形成し、レジストマスクを除去する。
ゲート絶縁層１０２を誘電体とし容量配線層１０８と容量電極層１４９とで形成される容
量１４７も同一基板上に形成することができる。また、発光装置において、容量電極層１
４９は、電源供給線の一部であり、容量配線層１０８は、駆動ＴＦＴのゲート電極層の一
部である。
端子部に形成された端子電極１２８、１２９はＦＰＣとの接続に用いられる電極または配
線となる。第１の端子１２１上に接続電極１２０を介して形成された端子電極１２８は、
ゲート配線の入力端子として機能する接続用の端子電極となる。第２の端子１２２上に形
成された端子電極１２９は、ソース配線の入力端子として機能する接続用の端子電極であ
る。
また、図１１（Ａ１）、図１１（Ａ２）は、この段階でのゲート配線端子部の断面図及び
上面図をそれぞれ図示している。図１１（Ａ１）は図１１（Ａ２）中のＣ１−Ｃ２線に沿
った断面図に相当する。図１１（Ａ１）において、酸化物絶縁膜１０７上に形成される導
電膜１５５は、入力端子として機能する接続用の端子電極である。また、図１１（Ａ１）
において、端子部では、ゲート配線と同じ材料で形成される第１の端子１５１と、ソース
配線と同じ材料で形成される接続電極１５３とがゲート絶縁層１０２を介して重なり直接
接して導通させている。また、接続電極１５３と導電膜１５５が酸化物絶縁膜１０７に設
けられたコンタクトホールを介して直接接して導通させている。
また、図１１（Ｂ１）、及び図１１（Ｂ２）は、ソース配線端子部の断面図及び上面図を
それぞれ図示している。また、図１１（Ｂ１）は図１１（Ｂ２）中のＤ１−Ｄ２線に沿っ
た断面図に相当する。図１１（Ｂ１）において、酸化物絶縁膜１０７上に形成される導電
膜１５５は、入力端子として機能する接続用の端子電極である。また、図１１（Ｂ１）に
おいて、端子部では、ゲート配線と同じ材料で形成される電極１５６が、ソース配線と電
気的に接続される第２の端子１５０の下方にゲート絶縁層１０２を介して重なる。電極１
５６は第２の端子１５０とは電気的に接続しておらず、電極１５６を第２の端子１５０と
異なる電位、例えばフローティング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のため
の容量または静電気対策のための容量を形成することができる。また、第２の端子１５０
は、酸化物絶縁膜１０７を介して導電膜１５５と電気的に接続している。
ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである
。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第
２の端子、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの
端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
薄膜トランジスタと保持容量を個々の画素に対応してマトリクス状に配置して画素部を構
成し、アクティブマトリクス型の表示装置を作製するための一方の基板とすることができ
る。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
導電層１１１を酸化物半導体層のチャネル形成領域１６６と重なる位置に設けることによ
って、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ
試験という）において、ＢＴ試験前後における薄膜トランジスタ１８０のしきい値電圧の
変化量を低減することができる。また、導電層１１１は、電位がゲート電極層１６１と同
じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる
。また、導電層１１１の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい
。
次いで、第１の電極層１１０の周縁部を覆うように隔壁１９３を形成する。隔壁１９３は
、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜またはシロ
キサン系樹脂を用いて形成する。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
隔壁１９３としては、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等も用いる
ことができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、隔壁１
９３を形成してもよい。
隔壁１９３の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ＳＯＧ
法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリー
ン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナ
イフコーター等を用いることができる。また、発光装置に用いる他の絶縁層として隔壁１
９３の例として示した上記材料及び方法を用いてもよい。
隔壁１９３は、特に感光性の樹脂材料を用い、第１の電極層１１０上に開口部を形成し、
その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成するとよい
。隔壁１９３として感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省
略することができる。本実施の形態では第１１のフォトリソグラフィ工程を行い、隔壁１
９３を形成する。
第１の電極層１１０上にＥＬ層１９４を形成し、ＥＬ層１９４上に第２の電極層１９５を
形成して発光素子を形成する。なお、第２の電極層１９５は、共通電位線と電気的に接続
する。第２の電極層１９５は様々な材料を用いることができるが、仕事関数が小さい材料
、例えば、具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアル
カリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥ
ｒ等の希土類金属等が好ましい。本実施の形態では、第２の電極層１９５としてアルミニ
ウム膜を用いる。
こうして１１回のフォトリソグラフィ工程により、１１枚のフォトマスクを使用して、薄
膜トランジスタ１８０を有する駆動回路部、薄膜トランジスタ１７０、及び発光素子を有
する画素部、保持容量を有する容量１４７、及び外部取り出し端子部を有する図１に示す
本実施の形態の発光装置を作製することができる。
また、本実施の形態では、酸化物絶縁膜１０７、保護絶縁層１０６、及び保護絶縁層１０
９へのコンタクトホールの形成を一回のフォトリソグラフィ工程で行う例を示すが、異な
るフォトマスクを用いて複数のフォトリソグラフィ工程にわけて行ってもよい。例えば、
層間絶縁層となる酸化物絶縁膜１０７及び保護絶縁層１０６に先に第５のフォトリソグラ
フィ工程を行ってコンタクトホールを形成し、第６乃至第９のフォトリソグラフィ工程に
よって、ＲＧＢのカラーフィルタ層、オーバーコート層を形成した後、さらに第１０のフ
ォトリソグラフィ工程を行って保護絶縁層１０９へのコンタクトホールの形成を行っても
よい。この場合、フォトリソグラフィ工程及びフォトマスク数は１つ増加し、発光装置の
作製は１２回のフォトリソグラフィ工程及び１２枚のフォトマスクを用いることとなる。
なお、前述のフォトリソグラフィ工程において、透過した光が複数の強度となる露光マス
クである多階調マスクによって形成されたマスク層を用いてエッチング工程を行っても良
い。
多階調マスクを用いて形成したマスク層は複数の膜厚を有する形状となり、マスク層に対
してエッチングを行うことでさらに形状を変形することができるため、異なるパターンに
加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによ
って、少なくとも二種類以上の異なるパターンに対応するマスク層を形成することができ
る。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減
できるため、工程の簡略化が可能となる。
また、発光装置を作製する場合、駆動用ＴＦＴのソース電極層と電気的に接続する電源供
給線を設け、その電源供給線は、ゲート配線と交差し、かつソース配線と交差し、且つ、
ゲート電極層と同じ材料、同じ工程で形成する。
また、発光装置を作製する場合、発光素子の一方の電極は駆動用ＴＦＴのドレイン電極層
と電気的に接続させ、発光素子のもう一方の電極と電気的に接続する共通電位線を設ける
。なお、その共通電位線は、ゲート電極層と同じ材料、同じ工程で形成することができる
。
また、発光装置を作製する場合、１つの画素に複数の薄膜トランジスタを有し、一方の薄
膜トランジスタのゲート電極層ともう一方のドレイン電極層とを接続する接続部が設けら
れる。
酸化物半導体を用いた薄膜トランジスタで形成することにより、製造コストを低減するこ
とができる。特に、上記方法によって、酸化物半導体層に接して酸化物絶縁膜を形成する
ことによって、安定した電気特性を有する薄膜トランジスタを作製し、提供することがで
きる。よって、電気特性が良好で信頼性のよい薄膜トランジスタを有する発光装置を提供
することができる。
チャネル形成領域の半導体層は高抵抗化領域であるので、薄膜トランジスタの電気特性は
安定化し、オフ電流の増加などを防止することができる。よって、電気特性が良好で信頼
性のよい薄膜トランジスタを有する発光装置とすることが可能となる。
また、薄膜トランジスタは静電気などにより破壊されやすいため、画素部または駆動回路
と同一基板上に保護回路を設けることが好ましい。保護回路は、酸化物半導体層を用いた
非線形素子を用いて構成することが好ましい。例えば、保護回路は画素部と、走査線入力
端子及び信号線入力端子との間に配設されている。本実施の形態では複数の保護回路を配
設して、走査線、信号線及び容量バス線に静電気等によりサージ電圧が印加され、画素ト
ランジスタなどが破壊されないように構成されている。そのため、保護回路にはサージ電
圧が印加されたときに、共通配線に電荷を逃がすように構成する。また、保護回路は、走
査線に対して並列に配置された非線形素子によって構成されている。非線形素子は、ダイ
オードのような二端子素子又はトランジスタのような三端子素子で構成される。例えば、
画素部の薄膜トランジスタ１７０と同じ工程で形成することも可能であり、例えばゲート
端子とドレイン端子を接続することによりダイオードと同様の特性を持たせることができ
る。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態２）
本実施の形態では、実施の形態１において、酸化物半導体層とソース電極層又はドレイン
電極層との間に、ソース領域及びドレイン領域として酸化物導電層を設ける例を図６及び
図７に示す。従って、他は実施の形態１と同様に行うことができ、実施の形態１と同一部
分又は同様な機能を有する部分、及び工程の繰り返しの説明は省略する。また、図６及び
図７は、図１乃至図５と工程が一部異なる点以外は同じであるため、同じ箇所には同じ符
号を用い、同じ箇所の詳細な説明は省略する。
まず、実施の形態１に従って、実施の形態１における図３（Ｂ）の工程まで行う。図６（
Ａ）は、図３（Ｂ）と同一である。
脱水化または脱水素化された酸化物半導体層１３３、１３４上に酸化物導電膜１４０を形
成し、酸化物導電膜１４０上に金属導電材料からなる金属導電膜を積層する。
酸化物導電膜１４０の成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法な
ど）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電膜１４
０の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まな
いものであることが好ましい。そのような酸化物導電膜１４０として、酸化亜鉛、酸化亜
鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができ
る。膜厚は５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。また、スパッタリング
法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を
行い、酸化物導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う脱
水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制することが好まし
い。
次に、第４のフォトリソグラフィ工程を行い、レジストマスク１３６ａ、１３６ｂ、１３
６ｃ、１３６ｄ、１３６ｅ、１３６ｆ、１３６ｇを形成し、エッチングにより金属導電膜
の不要な部分を除去してソース電極層１０５ａ、ドレイン電極層１０５ｂ、ソース電極層
１６５ａ、ドレイン電極層１６５ｂ、容量電極層１４９、接続電極１２０、及び第２の端
子１２２を形成する（図６（Ｂ）参照。）。
なお、金属導電膜のエッチングの際に、酸化物導電膜１４０及び酸化物半導体層１３３、
１３４も除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
次に、レジストマスク１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ、１３６ｅ、１３６ｆ、
１３６ｇを除去し、ソース電極層１０５ａ、ドレイン電極層１０５ｂ、ソース電極層１６
５ａ、ドレイン電極層１６５ｂをマスクとして、酸化物導電膜１４０をエッチングし、酸
化物導電層１６４ａ、１６４ｂ、酸化物導電層１０４ａ、１０４ｂ、容量電極層１８５を
形成する（図６（Ｃ）参照。）。酸化亜鉛を成分とする酸化物導電膜１４０は、例えばレ
ジストの剥離液のようなアルカリ性溶液を用いて容易にエッチングすることができる。ま
た同工程で、端子部にも酸化物導電層１３８、１３９が形成される。
酸化物半導体層と酸化物導電層のエッチング速度の差を利用して、チャネル領域を形成す
るために酸化物導電層を分割するためのエッチング処理を行う。酸化物導電層のエッチン
グ速度が酸化物半導体層と比較して速いことを利用して、酸化物半導体層上の酸化物導電
層を選択的にエッチングする。
よって、レジストマスク１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ、１３６ｅ、１３６ｆ
、１３６ｇの除去は、アッシング工程によって除去することが好ましい。剥離液を用いた
エッチングの場合は、酸化物導電膜１４０及び酸化物半導体層１３３、１３４が過剰にエ
ッチングされないように、エッチング条件（エッチャントの種類、濃度、エッチング時間
）を適宜調整する。
本実施の形態のように、酸化物半導体層を島状にエッチングした後に、酸化物導電膜と金
属導電膜を積層させて、同一マスクでソース電極層及びドレイン電極層を含む配線パター
ンをエッチングすることにより、金属導電膜の配線パターンの下に、酸化物導電膜を残存
させることができる。
ゲート配線（導電層１６２）とソース配線（ドレイン電極層１６５ｂ）のコンタクトにお
いても、ソース配線の下層に酸化物導電層１６４ｂが形成されていることにより、バッフ
ァとなり、厚さ分の直列抵抗のみであり、金属とは絶縁性の酸化物を作らないので好まし
い
酸化物半導体層１３３、１３４に接する保護絶縁膜となる酸化物絶縁膜１０７を形成する
。本実施の形態では、酸化物絶縁膜１０７として膜厚３００ｎｍの酸化珪素膜を、スパッ
タリング法を用いて成膜する。
次いで、不活性ガス雰囲気下、または窒素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲
気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物絶縁
膜１０７と重なる酸化物半導体層１３３、１３４の一部が酸化物絶縁膜１０７と接した状
態で加熱される。
以上の工程を経ることによって、成膜後の酸化物半導体層に対して脱水化または脱水素化
のための加熱処理を行って低抵抗化した後、酸化物半導体層の一部を選択的に酸素過剰な
状態とする。
その結果、酸化物半導体層１３３において、ゲート電極層１６１と重なるチャネル形成領
域１６６は、Ｉ型となり、ソース電極層１６５ａ及び酸化物導電層１６４ａに重なる高抵
抗ソース領域１６７ａと、ドレイン電極層１６５ｂ及び酸化物導電層１６４ｂに重なる高
抵抗ドレイン領域１６７ｂとが自己整合的に形成され、酸化物半導体層１６３が形成され
る。同様に、酸化物半導体層１３４において、ゲート電極層１０１と重なるチャネル形成
領域１１６は、Ｉ型となり、ソース電極層１０５ａ及び酸化物導電層１０４ａに重なる高
抵抗ソース領域１１７ａと、ドレイン電極層１０５ｂ及び酸化物導電層１６４ｂに重なる
高抵抗ドレイン領域１１７ｂとが自己整合的に形成され、酸化物半導体層１０３が形成さ
れる。
酸化物半導体層１０３、１６３と金属材料からなるドレイン電極層１０５ｂ、ドレイン電
極層１６５ｂの間に設けられる酸化物導電層１０４ｂ、１６４ｂは低抵抗ドレイン領域（
ＬＲＮ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｎ−ｔｙｐｅ ｃｏｎｄｕｃｔｉｖｉｔｙ）領
域、ＬＲＤ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｄｒａｉｎ）領域とも呼ぶ）としても機能
する。同様に、酸化物半導体層１０３、１６３と金属材料からなるソース電極層１０５ａ
、ソース電極層１６５ａの間に設けられる酸化物導電層１０４ａ、１６４ａは低抵抗ソー
ス領域（ＬＲＮ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｎ−ｔｙｐｅ ｃｏｎｄｕｃｔｉｖｉ
ｔｙ）領域、ＬＲＳ（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｓｏｕｒｃｅ）領域とも呼ぶ）と
しても機能する。酸化物半導体層、低抵抗ドレイン領域、金属材料からなるドレイン電極
層の構成とすることによって、よりトランジスタの耐圧を向上させることができる。具体
的には、低抵抗ドレイン領域のキャリア濃度は、高抵抗ドレイン領域（ＨＲＤ領域）より
も大きく、例えば１×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下の範囲内であると
好ましい。
以上の工程により、同一基板上において、駆動回路部に薄膜トランジスタ１８１、画素部
に薄膜トランジスタ１７１を作製することができる。薄膜トランジスタ１７１、１８１は
、高抵抗ソース領域、高抵抗ドレイン領域、及びチャネル形成領域を含む酸化物半導体層
を含むボトムゲート型薄膜トランジスタである。よって、薄膜トランジスタ１７１、１８
１は、高電界が印加されても高抵抗ドレイン領域または高抵抗ソース領域がバッファとな
り局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成となっている。
また、容量部において、容量配線層１０８、ゲート絶縁層１０２、酸化物導電層１０４ｂ
と同工程で形成される容量電極層１８５、ドレイン電極層１０５ｂと同工程で形成される
容量電極層１４９との積層でなる容量１４６形成されている。
次いで、酸化物絶縁膜１０７上に保護絶縁層１０６を形成し、画素部において保護絶縁層
１０６上にカラーフィルタ層１９１を形成する。カラーフィルタ層１９１を覆うようにオ
ーバーコート層１９２を形成し、保護絶縁層１０６及びオーバーコート層１９２を覆って
保護絶縁層１０９を形成する。
次に、実施の形態１と同様に第９のフォトリソグラフィ工程を行い、レジストマスクを形
成し、酸化物絶縁膜１０７、保護絶縁層１０６及び保護絶縁層１０９のエッチングにより
ドレイン電極層１０５ｂに達するコンタクトホール１２５を形成し、レジストマスクを除
去する（図６（Ｄ）参照。）。また、ここでのエッチングにより接続電極１２０に達する
コンタクトホール１２６、第２の端子１２２に達するコンタクトホール１２７も形成する
。
次に、透光性を有する導電膜を成膜し、第１０のフォトリソグラフィ工程を行い、レジス
トマスクを形成し、エッチングにより不要な部分を除去して第１の電極層１１０、導電層
１１１、端子電極１２８、１２９を形成し、レジストマスクを除去する（図７（Ａ）参照
。）。
実施の形態１と同様に、第１１のフォトリソグラフィ工程を行って隔壁１９３を形成し、
第１の電極層１１０上にＥＬ層１９４、第２の電極層１９５を積層して発光素子を有する
本実施の形態の発光装置を作製する（図７（Ｂ）参照。）。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層とソース電極層及び
ドレイン電極層との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図るこ
とができ、トランジスタの高速動作をすることができる。ソース領域及びドレイン領域と
して酸化物導電層を用いることは、周辺回路（駆動回路）の周波数特性を向上させるため
に有効である。金属電極（Ｔｉ等）と酸化物半導体層との接触に比べ、金属電極（Ｔｉ等
）と酸化物導電層との接触は、接触抵抗を下げることができるからである。
また、発光装置で配線材料の一部として用いられているモリブデン（Ｍｏ）は（例えば、
Ｍｏ／Ａｌ／Ｍｏ）、酸化物半導体層との接触抵抗が高くて課題であった。これは、Ｔｉ
に比べＭｏは酸化しにくいため酸化物半導体層から酸素を引き抜く作用が弱く、Ｍｏと酸
化物半導体層の接触界面がｎ型化しないためである。しかし、かかる場合でも、酸化物半
導体層とソース電極層及びドレイン電極層との間に酸化物導電層を介在させることで接触
抵抗を低減でき、周辺回路（駆動回路）の周波数特性を向上させることができる。
薄膜トランジスタのチャネル長が、酸化物導電層のエッチングの際に決められるため、よ
り短チャネル化ができる。例えば、チャネル長Ｌ０．１μｍ以上２μｍ以下と短くして、
動作速度を高速化することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態３）
本実施の形態では、実施の形態１又は実施の形態２において、酸化物半導体層とソース電
極層又はドレイン電極層との間に、ソース領域及びドレイン領域として酸化物導電層を設
ける他の例を図８及び図９に示す。従って、他は実施の形態１又は実施の形態２と同様に
行うことができ、実施の形態１又は実施の形態２と同一部分又は同様な機能を有する部分
、及び工程の繰り返しの説明は省略する。また、図８及び図９は、図１乃至図７と工程が
一部異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説
明は省略する。
まず、実施の形態１に従って、基板１００上に金属導電膜を形成し、金属導電膜を第１の
フォトリソグラフィ工程により形成したレジストマスクを用いてエッチングし、第１の端
子１２１、ゲート電極層１６１、導電層１６２、ゲート電極層１０１、容量配線層１０８
を形成する。
次に、第１の端子１２１、ゲート電極層１６１、導電層１６２、ゲート電極層１０１、容
量配線層１０８上にゲート絶縁層１０２を形成し、酸化物半導体膜、酸化物導電膜を積層
する。ゲート絶縁層、酸化物半導体膜、及び酸化物導電膜は大気に曝さずに連続的に成膜
することができる。
酸化物導電膜上に第２のフォトリソグラフィ工程によりレジストマスクを形成する。レジ
ストマスクを用いてゲート絶縁層、酸化物半導体膜、及び酸化物導電膜をエッチングし、
第１の端子１２１に達するコンタクトホール１１９、導電層１６２に達するコンタクトホ
ール１１８を形成する。
第２のフォトリソグラフィ工程によるレジストマスクを除去し、次に酸化物導電膜上に第
３のフォトリソグラフィ工程によりレジストマスクを形成する。第３のフォトリソグラフ
ィ工程によるレジストマスクを用いて島状の酸化物半導層及び酸化物導電層を形成する。
このように、酸化物半導体膜及び酸化物導電膜をゲート絶縁層全面に積層した状態で、ゲ
ート絶縁層にコンタクトホールを形成する工程を行うと、ゲート絶縁層表面にレジストマ
スクが直接接しないため、ゲート絶縁層表面の汚染（不純物等の付着など）を防ぐことが
できる。よって、ゲート絶縁層と酸化物半導体膜、酸化物導電膜との界面状態を良好とす
ることができるため、信頼性向上につながる。
次いで、酸化物半導体層及び酸化物導電層を積層させた状態で脱水化、脱水素化の加熱処
理を行う。４００℃から７００℃の温度で加熱処理することで、酸化物半導体層の脱水化
、脱水素化が図られ、その後の水（Ｈ２Ｏ）の再含浸を防ぐことができる。
この加熱処理により、酸化物導電層に酸化珪素のような結晶化阻害物質が含まれていない
限り、酸化物導電層は結晶化する。酸化物導電層の結晶は下地面に対して柱状に成長する
。その結果、ソース電極層及びドレイン電極層を形成するために、酸化物導電層の上層の
金属導電膜をエッチングする場合、アンダーカットが形成されるのを防ぐことができる。
また、酸化物半導体層の脱水化、脱水素化の加熱処理によって、酸化物導電層の導電性を
向上させることができる。なお、酸化物導電層のみ酸化物半導体層の加熱処理より低温で
加熱処理しても良い。
また、酸化物半導体層及び酸化物導電層の第１の加熱処理は、島状の酸化物半導体層及び
酸化物導電層に加工する前の酸化物半導体膜及び酸化物導電膜に行うこともできる。その
場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程
を行う。
以上の工程で、酸化物半導体層１３３、１３４、酸化物導電層１４２、１４３が得られる
（図８（Ａ）参照。）。酸化物半導体層１３３及び酸化物導電層１４２、酸化物半導体層
１３４及び酸化物導電層１４３はそれぞれ同じマスクを用いて形成された島状の積層であ
る。
次に、第４のフォトリソグラフィ工程を行い、レジストマスク１３６ａ、１３６ｂ、１３
６ｃ、１３６ｄ、１３６ｅ、１３６ｆ、１３６ｇを形成し、エッチングにより金属導電膜
の不要な部分を除去してソース電極層１０５ａ、ドレイン電極層１０５ｂ、ソース電極層
１６５ａ、ドレイン電極層１６５ｂ、容量電極層１４９、接続電極１２０、及び第２の端
子１２２を形成する（図８（Ｂ）参照。）。
なお、金属導電膜のエッチングの際に、酸化物導電層１４２、１４３及び酸化物半導体層
１３３、１３４も除去されないようにそれぞれの材料及びエッチング条件を適宜調節する
。
次に、レジストマスク１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ、１３６ｅ、１３６ｆ、
１３６ｇを除去し、ソース電極層１０５ａ、ドレイン電極層１０５ｂ、ソース電極層１６
５ａ、ドレイン電極層１６５ｂをマスクとして、酸化物導電層１４２、１４３をエッチン
グし、酸化物導電層１６４ａ、１６４ｂ、酸化物導電層１０４ａ、１０４ｂを形成する（
図８（Ｃ）参照。）。酸化亜鉛を成分とする酸化物導電層１４２、１４３は、例えばレジ
ストの剥離液のようなアルカリ性溶液を用いて容易にエッチングすることができる。
よって、レジストマスク１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ、１３６ｅ、１３６ｆ
、１３６ｇの除去は、アッシング工程によって除去することが好ましい。剥離液を用いた
エッチングの場合は、酸化物導電層１４２、１４３及び酸化物半導体層１３３、１３４が
過剰にエッチングされないように、エッチング条件（エッチャントの種類、濃度、エッチ
ング時間）を適宜調整する。
酸化物半導体層１３３、１３４に接する保護絶縁膜となる酸化物絶縁膜１０７を形成する
。本実施の形態では、酸化物絶縁膜１０７として膜厚３００ｎｍの酸化珪素膜を、スパッ
タリング法を用いて成膜する。
次いで、不活性ガス雰囲気下、または窒素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲
気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物絶縁
膜１０７と重なる酸化物半導体層１３３、１３４の一部が酸化物絶縁膜１０７と接した状
態で加熱される。
以上の工程を経ることによって、成膜後の酸化物半導体層に対して脱水化または脱水素化
のための加熱処理を行って低抵抗化した後、酸化物半導体層の一部を選択的に酸素過剰な
状態とする。
その結果、酸化物半導体層１３３において、ゲート電極層１６１と重なるチャネル形成領
域１６６は、Ｉ型となり、ソース電極層１６５ａ及び酸化物導電層１６４ａに重なる高抵
抗ソース領域１６７ａと、ドレイン電極層１６５ｂ及び酸化物導電層１６４ｂに重なる高
抵抗ドレイン領域１６７ｂとが自己整合的に形成され、酸化物半導体層１６３が形成され
る。同様に、酸化物半導体層１３４において、ゲート電極層１０１と重なるチャネル形成
領域１１６は、Ｉ型となり、ソース電極層１０５ａ及び酸化物導電層１０４ａに重なる高
抵抗ソース領域１１７ａと、ドレイン電極層１０５ｂ及び酸化物導電層１６４ｂに重なる
高抵抗ドレイン領域１１７ｂとが自己整合的に形成され、酸化物半導体層１０３が形成さ
れる。
酸化物半導体層１０３、１６３と金属材料からなるドレイン電極層１０５ｂ、ドレイン電
極層１６５ｂの間に設けられる酸化物導電層１０４ｂ、１６４ｂは低抵抗ドレイン領域（
ＬＲＮ領域、ＬＲＤ領域とも呼ぶ）としても機能する。同様に、酸化物半導体層１０３、
１６３と金属材料からなるソース電極層１０５ａ、ソース電極層１６５ａの間に設けられ
る酸化物導電層１０４ａ、１６４ａは低抵抗ソース領域（ＬＲＮ領域、ＬＲＳ領域とも呼
ぶ）としても機能する。酸化物半導体層、低抵抗ドレイン領域、金属材料からなるドレイ
ン電極層の構成とすることによって、よりトランジスタの耐圧を向上させることができる
。具体的には、低抵抗ドレイン領域のキャリア濃度は、高抵抗ドレイン領域（ＨＲＤ領域
）よりも大きく、例えば１×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下の範囲内で
あると好ましい。
以上の工程により、同一基板上において、駆動回路部に薄膜トランジスタ１８２、画素部
に薄膜トランジスタ１７２を作製することができる。薄膜トランジスタ１７２、１８２は
、高抵抗ソース領域、高抵抗ドレイン領域、及びチャネル形成領域を含む酸化物半導体層
を含むボトムゲート型薄膜トランジスタである。よって、薄膜トランジスタ１７２、１８
２は、高電界が印加されても高抵抗ドレイン領域または高抵抗ソース領域がバッファとな
り局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成となっている。
また、容量部において、容量配線層１０８、ゲート絶縁層１０２、ドレイン電極層１０５
ｂと同工程で形成される容量電極層１４９との積層でなる容量１４６形成されている。
次いで、酸化物絶縁膜１０７上に保護絶縁層１０６を形成し、画素部において保護絶縁層
１０６上にカラーフィルタ層１９１を形成する。カラーフィルタ層１９１を覆うようにオ
ーバーコート層１９２を形成し、保護絶縁層１０６及びオーバーコート層１９２を覆って
保護絶縁層１０９を形成する。
次に、実施の形態１と同様に第９のフォトリソグラフィ工程を行い、レジストマスクを形
成し、酸化物絶縁膜１０７、保護絶縁層１０６及び保護絶縁層１０９のエッチングにより
ドレイン電極層１０５ｂに達するコンタクトホール１２５を形成し、レジストマスクを除
去する（図８（Ｄ）参照。）。また、ここでのエッチングにより第２の端子１２２に達す
るコンタクトホール１２７、接続電極１２０に達するコンタクトホール１２６も形成する
。
次に、透光性を有する導電膜を成膜し、第１０のフォトリソグラフィ工程を行い、レジス
トマスクを形成し、エッチングにより不要な部分を除去して第１の電極層１１０、導電層
１１１、端子電極１２８、１２９を形成し、レジストマスクを除去する（図９（Ａ）参照
。）。
実施の形態１と同様に、第１１のフォトリソグラフィ工程を行って隔壁１９３を形成し、
第１の電極層１１０上にＥＬ層１９４、第２の電極層１９５を積層して発光素子を有する
本実施の形態の発光装置を作製する（図９（Ｂ）参照。）。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層とソース電極層及び
ドレイン電極層との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図るこ
とができ、トランジスタの高速動作をすることができる。ソース領域及びドレイン領域と
して酸化物導電層を用いることは、周辺回路（駆動回路）の周波数特性を向上させるため
に有効である。金属電極（Ｔｉ等）と酸化物半導体層との接触に比べ、金属電極（Ｔｉ等
）と酸化物導電層との接触は、接触抵抗を下げることができるからである。
酸化物半導体層とソース電極層及びドレイン電極層との間に酸化物導電層を介在させるこ
とで接触抵抗を低減でき、周辺回路（駆動回路）の周波数特性を向上させることができる
。
薄膜トランジスタのチャネル長が、酸化物導電層のエッチングの際に決められるため、よ
りチャネル長を短くすることができる。例えば、チャネル長Ｌ０．１μｍ以上２μｍ以下
と短くして、動作速度を高速化することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態４）
本実施の形態では、画素部の薄膜トランジスタと発光素子の第１の電極層とを接続電極層
を間に介して電気的に接続する発光装置の例を図１６乃至図１８に示す。なお、本実施の
形態においては、画素部のトランジスタと発光素子の第１の電極層の接続方法が異なる点
以外は同様の材料、及び手法を用いることができる。従って、他は実施の形態１と同様に
行うことができ、実施の形態１と同一部分又は同様な機能を有する部分、及び工程の繰り
返しの説明は省略する。また、図１６乃至図１８は、図１乃至図５と工程が一部異なる点
以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する
。
本実施の形態の発光装置を図１６に示す。画素部の薄膜トランジスタ１７０のドレイン電
極層１０５ｂは接続電極層１９６を間に介して第１の電極層１１０と電気的に接続されて
いる。図１７及び図１８を用いて図１６に示す発光装置の作製方法を説明する。
まず、実施の形態１に従って、実施の形態１における図４（Ａ）の工程まで行う。図１７
（Ａ）は、図４（Ａ）と同一である。
次に、第５のフォトリソグラフィ工程を行い、レジストマスクを形成し、酸化物絶縁膜１
０７及び保護絶縁層１０６のエッチングによりドレイン電極層１０５ｂに達するコンタク
トホール１２５、第２の端子１２２に達するコンタクトホール１２７、接続電極１２０に
達するコンタクトホール１２６を形成し、レジストマスクを除去する（図１７（Ｂ）参照
。）。
次に、導電膜を成膜し、第６のフォトリソグラフィ工程を行い、レジストマスクを形成し
、エッチングにより不要な部分を除去して接続電極層１９６、導電層１１２、端子電極１
１３、１１４を形成し、レジストマスクを除去する（図１７（Ｃ）参照。）。導電膜とし
ては金属導電膜を用いることができるので、接続電極層１９６、導電層１１２、端子電極
１１３、１１４も金属導電層とすることができる。
接続電極層１９６は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成
分とする膜、若しくはそれらの合金膜とを組み合わせた積層膜を用いることができる。よ
って本実施の形態のように導電層１１２、端子電極１１３、１１４を接続電極層１９６と
同工程で形成する場合、導電層１１２、端子電極１１３、１１４にもＡｌ、Ｃｒ、Ｃｕ、
Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を主成分とする膜、若しくはそれらの合金膜とを
組み合わせた積層膜を用いることができる。導電膜は、上述した元素を含む単層に限定さ
れず、二層以上の積層を用いることができる。また、導電膜の成膜方法は、スパッタリン
グ法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、
スプレー法を用いることができる。
次いで、画素部において保護絶縁層１０６上に第７乃至９のフォトリソグラフィ工程を行
いＲＧＢのカラーフィルタ層１９１を形成し、第１０のフォトリソグラフィ工程を行い、
カラーフィルタ層１９１を覆うようにオーバーコート層１９２を形成する。接続電極層１
９６、導電層１１２、端子電極１１３、１１４、保護絶縁層１０６及びオーバーコート層
１９２を覆って保護絶縁層１０９を形成する（図１７（Ｄ）参照。）。
次に、第１１のフォトリソグラフィ工程を行い、レジストマスクを形成し、保護絶縁層１
０９のエッチングにより接続電極層１９６に達するコンタクトホール１２５を形成し、レ
ジストマスクを除去する。また、ここでのエッチングにより端子電極１１３、１１４上の
保護絶縁層１０９も除去し、端子電極１１３、１１４を露出させる（図１８（Ａ）参照。
）。
次に、透光性を有する導電膜を成膜し、第１２のフォトリソグラフィ工程を行い、レジス
トマスクを形成し、エッチングにより不要な部分を除去して第１の電極層１１０を形成し
、レジストマスクを除去する。
実施の形態１と同様に、第１３のフォトリソグラフィ工程を行って隔壁１９３を形成し、
第１の電極層１１０上にＥＬ層１９４、第２の電極層１９５を積層して発光素子を有する
本実施の形態の発光装置を作製する（図１８（Ｂ）参照。）。
接続電極層１９６を形成する場合、電源供給線を接続電極層１９６と同じ材料、同じ工程
で形成することができる。また、共通電位線も、接続電極層１９６と同じ材料、同じ工程
で形成することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することができ
る。
（実施の形態５）
本実施の形態では、薄膜トランジスタの作製工程の一部が実施の形態１と異なる例を図１
０に示す。図１０は、図１乃至図５と工程が一部異なる点以外は同じであるため、同じ箇
所には同じ符号を用い、同じ箇所の詳細な説明は省略する。
まず、実施の形態１に従って、基板上にゲート電極層、ゲート絶縁層を形成し、画素部に
おいて第２のフォトリソグラフィ工程を用いてゲート電極層に達するコンタクトホールを
形成する（図示せず）。
次に酸化物半導体膜１３０の形成を行い、酸化物半導体膜１３０を第３のフォトリソグラ
フィ工程により島状の酸化物半導体層１３１、１３２に加工する。
次いで、酸化物半導体層１３１、１３２の脱水化または脱水素化を行う。脱水化または脱
水素化を行う第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４２５℃
以上７５０℃以下とする。なお、４２５℃以上であれば加熱処理時間は１時間以下でよい
が、４２５℃未満であれば加熱処理時間は、１時間よりも長時間行うこととする。ここで
は、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲
気下において加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素
の再混入を防ぎ、酸化物半導体層を得る。その後、同じ炉に高純度の酸素ガス、高純度の
Ｎ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）を導入し
て冷却を行う。酸素ガスまたはＮ２Ｏガスに、水、水素などが含まれないことが好ましい
。または、加熱処理装置に導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ（９９．９
９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素ガスまたはＮ
２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好
ましい。
なお、加熱処理装置は電気炉に限られず、例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用
いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノン
アークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのラ
ンプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＬＲ
ＴＡ装置、ランプだけでなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によっ
て、被処理物を加熱する装置を備えていてもよい。ＧＲＴＡとは高温のガスを用いて加熱
処理を行う方法である。ガスには、アルゴンなどの希ガス、または窒素のような、加熱処
理によって被処理物と反応しない不活性気体が用いられる。ＲＴＡ法を用いて、６００℃
〜７５０℃で数分間加熱処理を行ってもよい。
また、脱水化または脱水素化を行う第１の加熱処理後に２００℃以上４００℃以下、好ま
しくは２００℃以上３００℃以下の温度で酸素ガスまたはＮ２Ｏガス雰囲気下での加熱処
理を行ってもよい。
また、酸化物半導体層１３１、１３２の第１の加熱処理は、島状の酸化物半導体層に加工
する前の酸化物半導体膜１３０に行うこともできる。その場合には、第１の加熱処理後に
、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
以上の工程を経ることによって酸化物半導体膜全体を酸素過剰な状態とすることで、高抵
抗化、即ちＩ型化させる。よって、全体がＩ型化した酸化物半導体層１６８、１９８を得
る。
次いで、酸化物半導体層１６８、１９８上に、第４のフォトリソグラフィ工程によりレジ
ストマスクを形成し、選択的にエッチングを行ってソース電極層及びドレイン電極層を形
成し、スパッタリング法で酸化物絶縁膜１０７を形成する。
次いで、薄膜トランジスタの電気的特性のばらつきを軽減するため、不活性ガス雰囲気下
、または窒素ガス雰囲気下で加熱処理（好ましくは１５０℃以上３５０℃未満）を行って
もよい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
次いで、酸化物絶縁膜１０７上に保護絶縁層１０６を形成し、画素部において保護絶縁層
１０６上にカラーフィルタ層１９１を形成する。カラーフィルタ層１９１を覆うようにオ
ーバーコート層１９２を形成し、保護絶縁層１０６及びオーバーコート層１９２を覆って
保護絶縁層１０９を形成する。
次に、第９のフォトリソグラフィ工程を行い、レジストマスクを形成し、ゲート絶縁層１
０２、酸化物絶縁膜１０７、保護絶縁層１０６及び保護絶縁層１０９のエッチングにより
第１の端子１２１、導電層１６２、ドレイン電極層１０５ｂ、第２の端子１２２に達する
コンタクトホールを形成する。透光性を有する導電膜を形成した後、第１０のフォトリソ
グラフィ工程によりレジストマスクを形成し、選択的にエッチングを行って第１の電極層
１１０、端子電極１２８、端子電極１２９、配線層１４５を形成する。
本実施の形態では、第１の端子１２１と端子電極１２８との接続を、接続電極１２０を介
さずに直接行う例である。また、ドレイン電極層１６５ｂと導電層１６２との接続は、配
線層１４５を介して行う。
また、容量部において、容量配線層１０８、ゲート絶縁層１０２、ソース電極層及びドレ
イン電極層と同工程で形成される容量電極層１４９との積層でなる容量１４７が形成され
ている。
以上の工程により、同一基板上において、駆動回路部に薄膜トランジスタ１８３、画素部
に薄膜トランジスタ１７３を作製することができる。
実施の形態１と同様に、隔壁１９３を形成し、第１の電極層１１０上にＥＬ層１９４、第
２の電極層１９５を積層して発光素子を有する本実施の形態の発光装置を作製する（図１
０参照。）。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することができ
る。
（実施の形態６）
本実施の形態では、実施の形態１乃至５に示した発光装置において、薄膜トランジスタと
、エレクトロルミネッセンスを利用する発光素子とを用い、アクティブマトリクス型の発
光表示装置を作製する一例を示す。
エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機
化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子
と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
図１９は、発光装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す
図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素
に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一
方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆
動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、
ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０
７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。
発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一
基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位よりも高電源電位が高い電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが
設定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印
加して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電
位と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそ
れぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、
駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。
駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも
高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、
（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図１９と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４
の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４
０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデ
オ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジ
スタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジス
タ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子
６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図１９に示す画素構成は、これに限定されない。例えば、図１９に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図２０を用いて説明する。ここでは、駆動用ＴＦＴがｎ
型の場合を例に挙げて、画素の断面構造について説明する。図２０（Ａ）（Ｂ）（Ｃ）の
発光装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は、実施
の形態１乃至５で示す薄膜トランジスタと同様に作製でき、酸化物半導体層を含む信頼性
の高い薄膜トランジスタである。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出構造や、基板側の面から発光を取り出す下面射出構造や、基板側及び基板
とは反対側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出
構造の発光素子にも適用することができる。
下面射出構造の発光素子について図２０（Ａ）を用いて説明する。
駆動用ＴＦＴ７０１１がｎ型で、発光素子７０１２から発せられる光が第１の電極層７０
１３側に射出する場合の、画素の断面図を示す。図２０（Ａ）では、駆動用ＴＦＴ７０１
１と電気的に接続された透光性を有する導電膜７０１７上に、発光素子７０１２の第１の
電極層７０１３が形成されており、第１の電極層７０１３上にＥＬ層７０１４、第２の電
極層７０１５が順に積層されている。なお、導電膜７０１７は、保護絶縁層７０３５、保
護絶縁層７０３２、及び酸化物絶縁層７０３１に形成されたコンタクトホールを介して駆
動用ＴＦＴ７０１１のドレイン電極層と電気的に接続されている。
透光性を有する導電膜７０１７としては、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いることができる。
また、発光素子の第１の電極層７０１３は様々な材料を用いることができる。例えば、第
１の電極層７０１３を陰極として用いる場合には、仕事関数が小さい材料、具体的には、
例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、
およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金
属等が好ましい。図２０（Ａ）では、第１の電極層７０１３の膜厚は、光を透過する程度
（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニ
ウム膜を、第１の電極層７０１３として用いる。
なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングし
て透光性を有する導電膜７０１７と第１の電極層７０１３を形成してもよく、この場合、
同じマスクを用いてエッチングすることができるため、好ましい。
また、第１の電極層７０１３の周縁部は、隔壁７０１９で覆う。隔壁７０１９は、ポリイ
ミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロ
キサンを用いて形成する。隔壁７０１９は、特に感光性の樹脂材料を用い、第１の電極層
７０１３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜
面となるように形成することが好ましい。隔壁７０１９として感光性の樹脂材料を用いる
場合、レジストマスクを形成する工程を省略することができる。
また、第１の電極層７０１３及び隔壁７０１９上に形成するＥＬ層７０１４は、少なくと
も発光層を含めば良く、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。ＥＬ層７０１４が複数の層で構成されている場合、陰極と
して機能する第１の電極層７０１３上に電子注入層、電子輸送層、発光層、ホール輸送層
、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。
また、上記積層順に限定されず、第１の電極層７０１３を陽極として機能させ、第１の電
極層７０１３上にホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に
積層してもよい。ただし、消費電力を比較する場合、第１の電極層７０１３を陰極として
機能させ、第１の電極層７０１３上に電子注入層、電子輸送層、発光層、ホール輸送層、
ホール注入層の順に積層するほうが、駆動回路部の電圧上昇を抑制でき、消費電力を少な
くできるため好ましい。
また、ＥＬ層７０１４上に形成する第２の電極層７０１５としては、様々な材料を用いる
ことができる。例えば、第２の電極層７０１５を陽極として用いる場合、仕事関数が大き
い材料、例えば、ＺｒＮ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ等や、ＩＴＯ、ＩＺＯ、ＺｎＯな
どの透明導電性材料が好ましい。また、第２の電極層７０１５上に遮蔽膜７０１６、例え
ば光を遮光する金属、光を反射する金属等を用いる。本実施の形態では、第２の電極層７
０１５としてＩＴＯ膜を用い、遮蔽膜７０１６としてＴｉ膜を用いる。
第１の電極層７０１３及び第２の電極層７０１５で、発光層を含むＥＬ層７０１４を挟ん
でいる領域が発光素子７０１２に相当する。図２０（Ａ）に示した素子構造の場合、発光
素子７０１２から発せられる光は、矢印で示すように第１の電極層７０１３側に射出し、
カラーフィルタ層７０３３を通過して外部へ射出する。
カラーフィルタ層７０３３はインクジェット法などの液滴吐出法や、印刷法、フォトリソ
グラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０３３はオーバーコート層７０３４で覆われ、さらに保護絶縁
層７０３５によって覆う。なお、図２０（Ａ）ではオーバーコート層７０３４は薄い膜厚
で図示したが、オーバーコート層７０３４は、カラーフィルタ層７０３３に起因する凹凸
を平坦化する機能を有している。
次に、両面射出構造の発光素子について、図２０（Ｂ）を用いて説明する。
図２０（Ｂ）では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７
０２７上に、発光素子７０２２の第１の電極層７０２３が形成されており、第１の電極層
７０２３上にＥＬ層７０２４、第２の電極層７０２５が順に積層されている。なお、導電
膜７０２７は保護絶縁層７０４５、保護絶縁層７０４２、及び酸化物絶縁層７０４１に形
成されたコンタクトホールを介して駆動用ＴＦＴ７０２１のドレイン電極層と電気的に接
続されている。
透光性を有する導電膜７０２７としては、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いることができる。
また、第１の電極層７０２３は様々な材料を用いることができる。例えば、第１の電極層
７０２３を陰極として用いる場合、仕事関数が小さい材料、具体的には、例えば、Ｌｉや
Ｃｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを
含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等が好ましい
。本実施の形態では、第１の電極層７０２３を陰極として用い、その膜厚は、光を透過す
る程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するア
ルミニウム膜を、陰極として用いる。
なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングし
て透光性を有する導電膜７０２７と第１の電極層７０２３を形成してもよく、この場合、
同じマスクを用いてエッチングすることができ、好ましい。
また、第１の電極層７０２３の周縁部は、隔壁７０２９で覆う。隔壁７０２９は、ポリイ
ミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロ
キサンを用いて形成する。隔壁７０２９は、特に感光性の樹脂材料を用い、第１の電極層
７０２３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜
面となるように形成することが好ましい。隔壁７０２９として感光性の樹脂材料を用いる
場合、レジストマスクを形成する工程を省略することができる。
また、第１の電極層７０２３及び隔壁７０２９上に形成するＥＬ層７０２４は、発光層を
含めば良く、単数の層で構成されていても、複数の層が積層されるように構成されていて
もどちらでも良い。ＥＬ層７０２４が複数の層で構成されている場合、陰極として機能す
る第１の電極層７０２３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注
入層の順に積層する。なおこれらの層を全て設ける必要はない。
また、上記積層順に限定されず、第１の電極層７０２３を陽極として用い、陽極上にホー
ル注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層してもよい。ただ
し、消費電力を比較する場合、第１の電極層７０２３を陰極として用い、陰極上に電子注
入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層するほうが消費電力
が少ないため好ましい。
また、ＥＬ層７０２４上に形成する第２の電極層７０２５としては、様々な材料を用いる
ことができる。例えば、第２の電極層７０２５を陽極として用いる場合、仕事関数が大き
い材料、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯなどの透明導電性材料を好ましく用いることが
できる。本実施の形態では、第２の電極層７０２５を陽極として用い、酸化珪素を含むＩ
ＴＯ膜を形成する。
第１の電極層７０２３及び第２の電極層７０２５で、発光層を含むＥＬ層７０２４を挟ん
でいる領域が発光素子７０２２に相当する。図２０（Ｂ）に示した素子構造の場合、発光
素子７０２２から発せられる光は、矢印で示すように第２の電極層７０２５側と第１の電
極層７０２３側の両方に射出する。
カラーフィルタ層７０４３はインクジェット法などの液滴吐出法や、印刷法、フォトリソ
グラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０４３はオーバーコート層７０４４で覆われ、さらに保護絶縁
層７０４５によって覆う。
ただし、両面射出構造の発光素子を用い、どちらの表示面もフルカラー表示とする場合、
第２の電極層７０２５側からの光はカラーフィルタ層７０４３を通過しないため、別途カ
ラーフィルタ層を備えた封止基板を第２の電極層７０２５上方に設けることが好ましい。
次に、上面射出構造の発光素子について、図２０（Ｃ）を用いて説明する。
図２０（Ｃ）に、駆動用ＴＦＴであるＴＦＴ７００１がｎ型で、発光素子７００２から発
せられる光が第２の電極層７００５側に抜ける場合の、画素の断面図を示す。図２０（Ｃ
）では、ＴＦＴ７００１と電気的に接続された発光素子７００２の第１の電極層７００３
が形成されており、第１の電極層７００３上にＥＬ層７００４、第２の電極層７００５が
順に積層されている。
また、第１の電極層７００３は様々な材料を用いることができる。例えば、第１の電極層
７００３を陰極として用いる場合、仕事関数が小さい材料、具体的には、例えば、Ｌｉや
Ｃｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを
含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等が好ましい
。
また、第１の電極層７００３の周縁部は、隔壁７００９で覆う。隔壁７００９は、ポリイ
ミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロ
キサンを用いて形成する。隔壁７００９は、特に感光性の樹脂材料を用い、第１の電極層
７００３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜
面となるように形成することが好ましい。隔壁７００９として感光性の樹脂材料を用いる
場合、レジストマスクを形成する工程を省略することができる。
また、第１の電極層７００３及び隔壁７００９上に形成するＥＬ層７００４は、少なくと
も発光層を含めば良く、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。ＥＬ層７００４が複数の層で構成されている場合、陰極と
して用いる第１の電極層７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、
ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。
また、上記積層順に限定されず、陽極として用いる第１の電極層７００３上にホール注入
層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層してもよい。
図２０（Ｃ）ではＴｉ膜、アルミニウム膜、Ｔｉ膜の順に積層した積層膜上に、ホール注
入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層し、その上にＭｇ：Ａ
ｇ合金薄膜とＩＴＯ膜との積層を形成する。
ただし、ＴＦＴ７００１がｎ型の場合、第１の電極層７００３上に電子注入層、電子輸送
層、発光層、ホール輸送層、ホール注入層の順に積層するほうが、駆動回路における電圧
上昇を抑制することができ、消費電力を少なくできるため好ましい。
第２の電極層７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば
酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化
物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジ
ウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの
透光性を有する導電膜を用いても良い。
第１の電極層７００３及び第２の電極層７００５で発光層を含むＥＬ層７００４を挟んで
いる領域が発光素子７００２に相当する。図２０（Ｃ）に示した画素の場合、発光素子７
００２から発せられる光は、矢印で示すように第２の電極層７００５側に射出する。
また、図２０（Ｃ）において、ＴＦＴ７００１のドレイン電極層は、酸化物絶縁層７０５
１、保護絶縁層７０５２及び保護絶縁層７０５５に形成されたコンタクトホールを介して
第１の電極層７００３と電気的に接続する。平坦化絶縁層７０５３は、ポリイミド、アク
リル、ベンゾシクロブテン、ポリアミド、エポキシ等の樹脂材料を用いることができる。
また上記樹脂材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ
（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これら
の材料で形成される絶縁膜を複数積層させることで、平坦化絶縁層７０５３を形成しても
よい。平坦化絶縁層７０５３の形成法は、特に限定されず、その材料に応じて、スパッタ
リング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェ
ット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カー
テンコーター、ナイフコーター等を用いることができる。
また、第１の電極層７００３と、隣り合う画素の第１の電極層とを絶縁するために隔壁７
００９を設ける。隔壁７００９は、ポリイミド、アクリル、ポリアミド、エポキシ等の有
機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。隔壁７００９は、特
に感光性の樹脂材料を用い、第１の電極層７００３上に開口部を形成し、その開口部の側
壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。隔壁
７００９として感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略す
ることができる。
また、図２０（Ｃ）の構造においては、フルカラー表示を行う場合、例えば発光素子７０
０２を緑色発光素子とし、隣り合う一方の発光素子を赤色発光素子とし、もう一方の発光
素子を青色発光素子とする。また、３種類の発光素子だけでなく白色素子を加えた４種類
の発光素子でフルカラー表示ができる発光表示装置を作製してもよい。
また、図２０（Ｃ）の構造においては、配置する複数の発光素子を全て白色発光素子とし
て、発光素子７００２上方にカラーフィルタなどを有する封止基板を配置する構成とし、
フルカラー表示ができる発光表示装置を作製してもよい。白色などの単色の発光を示す材
料を形成し、カラーフィルタや色変換層を組み合わせることによりフルカラー表示を行う
ことができる。
図２０（Ａ）乃至（Ｃ）においては、薄膜トランジスタと第１の電極層とが直接接する例
を示すが、実施の形態４のように薄膜トランジスタのドレイン電極層と、第１の電極層と
の間に接続電極層を間に介して電気的に接続する構成としてもよい。また、ＴＦＴ７００
１、７０１１、７０２１も実施の形態２、実施の形態３、実施の形態５に示すような薄膜
トランジスタを用いることもできる。
もちろん単色発光の表示を行ってもよい。例えば、白色発光を用いて照明装置を形成して
もよいし、単色発光を用いてエリアカラータイプの発光装置を形成してもよい。
また、必要があれば、円偏光板などの偏光フィルムなどの光学フィルムを設けてもよい。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的
に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接
続されている構成であってもよい。
本実施の形態は他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、実施の形態１乃至６に示した発光素子の素子構造の一例について説明
する。
図２１（Ａ）に示す素子構造は、一対の電極（第１の電極１００１、第２の電極１００２
）間に発光領域を含むＥＬ層１００３が挟まれた構造を有する。なお、以下の本実施の形
態の説明においては、例として、第１の電極１００１を陽極として用い、第２の電極１０
０２を陰極として用いるものとする。
また、ＥＬ層１００３は、少なくとも発光層を含んで形成されていればよく、発光層以外
の機能層を含む積層構造であっても良い。発光層以外の機能層としては、正孔注入性の高
い物質、正孔輸送性の高い物質、電子輸送性の高い物質、電子注入性の高い物質、バイポ
ーラ性（電子及び正孔の輸送性の高い物質）の物質等を含む層を用いることができる。具
体的には、正孔注入層、正孔輸送層、電子輸送層、電子注入層等の機能層を適宜組み合わ
せて用いることができる。
図２１（Ａ）に示す発光素子は、第１の電極１００１と第２の電極１００２との間に生じ
た電位差により電流が流れ、ＥＬ層１００３において正孔と電子とが再結合し、発光する
ものである。つまりＥＬ層１００３に発光領域が形成されるような構成となっている。
発光は、第１の電極１００１または第２の電極１００２のいずれか一方または両方を通っ
て外部に取り出される。従って、第１の電極１００１または第２の電極１００２のいずれ
か一方または両方は、透光性を有する物質で成る。
なお、ＥＬ層は図２１（Ｂ）のように第１の電極１００１と第２の電極１００２との間に
複数積層されていても良い。ｎ（ｎは２以上の自然数）層の積層構造を有する場合には、
ｍ（ｍは自然数、ｍは１以上ｎ−１以下）番目のＥＬ層と、（ｍ＋１）番目のＥＬ層との
間には、それぞれ電荷発生層１００４を設けることが好ましい。
電荷発生層１００４は、有機化合物と金属酸化物の複合材料、金属酸化物、有機化合物と
アルカリ金属、アルカリ土類金属、またはこれらの化合物との複合材料の他、これらを適
宜組み合わせて形成することができる。有機化合物と金属酸化物の複合材料としては、例
えば、有機化合物とＶ２Ｏ５やＭｏＯ３やＷＯ３等の金属酸化物を含む。有機化合物とし
ては、芳香族アミン化合物、カルバゾール誘導体、芳香族炭化水素、高分子化合物（オリ
ゴマー、デンドリマー、ポリマー等）など、種々の化合物を用いることができる。なお、
有機化合物としては、正孔輸送性有機化合物として正孔移動度が１０−６ｃｍ２／Ｖｓ以
上であるものを適用することが好ましい。但し、電子よりも正孔の輸送性の高い物質であ
れば、これら以外のものを用いてもよい。なお、電荷発生層１００４に用いるこれらの材
料は、キャリア注入性、キャリア輸送性に優れているため、発光素子の低電流駆動、およ
び低電圧駆動を実現することができる。
なお、電荷発生層１００４は、有機化合物と金属酸化物の複合材料と他の材料とを組み合
わせて形成してもよい。例えば、有機化合物と金属酸化物の複合材料を含む層と、電子供
与性物質の中から選ばれた一の化合物と電子輸送性の高い化合物とを含む層とを組み合わ
せて形成してもよい。また、有機化合物と金属酸化物の複合材料を含む層と、透明導電膜
とを組み合わせて形成してもよい。
このような構成を有する発光素子は、エネルギーの移動や消光などの問題が起こり難く、
材料の選択の幅が広がることで高い発光効率と長い寿命とを併せ持つ発光素子とすること
が容易である。また、一方のＥＬ層で燐光発光、他方で蛍光発光を得ることも容易である
。
なお、電荷発生層１００４とは、第１の電極１００１と第２の電極１００２に電圧を印加
したときに、電荷発生層１００４に接して形成される一方のＥＬ層１００３に対して正孔
を注入する機能を有し、他方のＥＬ層１００３に電子を注入する機能を有する。
図２１（Ｂ）に示す発光素子は、発光層に用いる発光物質の種類を変えることにより様々
な発光色を得ることができる。また、発光物質として発光色の異なる複数の発光物質を用
いることにより、ブロードなスペクトルの発光や白色発光を得ることもできる。
図２１（Ｂ）に示す発光素子を用いて、白色発光を得る場合、複数の発光層の組み合わせ
としては、赤、青及び緑色の光を含んで白色に発光する構成であればよく、例えば、青色
の蛍光材料を発光物質として含む第１のＥＬ層と、緑色と赤色の燐光材料を発光物質とし
て含む第２のＥＬ層を有する構成が挙げられる。また、赤色の発光を示す第１のＥＬ層と
、緑色の発光を示す第２のＥＬ層と、青色の発光を示す第３のＥＬ層とを有する構成とす
ることもできる。または、補色の関係にある光を発する発光層を有する構成であっても白
色発光が得られる。ＥＬ層が２層積層された積層型素子において、第１のＥＬ層から得ら
れる発光の発光色と第２のＥＬ層から得られる発光の発光色を補色の関係にする場合、補
色の関係としては、青色と黄色、あるいは青緑色と赤色などが挙げられる。
なお、上述した積層型素子の構成において、積層されるＥＬ層の間に電荷発生層を配置す
ることにより、電流密度を低く保ったまま、高輝度領域での長寿命素子を実現することが
できる。また、電極材料の抵抗による電圧降下を小さくできるので、大面積での均一発光
が可能となる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、発光表示パネル（発光パネルともいう）の外観及び断面について、図
２２を用いて説明する。図２２（Ａ）は、第１の基板上に形成された薄膜トランジスタ及
び発光素子を、第２の基板との間にシール材によって封止した、パネルの平面図であり、
図２２（Ｂ）は、図２２（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィル
ム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図２２（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、実施の形態１乃至５で示した酸化物半導体層を
含む信頼性の高い薄膜トランジスタを適用することができる。駆動回路用の薄膜トランジ
スタ４５０９としては、実施の形態１乃至５で示した薄膜トランジスタ１８０、１８１、
１８２、画素用の薄膜トランジスタ４５１０としては、薄膜トランジスタ１７０、１７１
、１７２を用いることができる。本実施の形態において、薄膜トランジスタ４５０９、４
５１０はｎチャネル型薄膜トランジスタである。
絶縁層４５４４上において駆動回路用の薄膜トランジスタ４５０９の酸化物半導体層のチ
ャネル形成領域と重なる位置に導電層４５４０が設けられている。導電層４５４０を酸化
物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後におけ
る薄膜トランジスタ４５０９のしきい値電圧の変化量を低減することができる。また、導
電層４５４０は、電位が薄膜トランジスタ４５０９のゲート電極層と同じでもよいし、異
なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層４
５４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
図示しないが、酸化物絶縁層４５４２と絶縁層４５４４との間に実施の形態１で示したよ
うな保護絶縁層１０６を設けてもよい。
また、薄膜トランジスタ４５１０は、第１電極層４５１７と電気的に接続されている。
酸化物絶縁層４５４２は実施の形態１で示した酸化物絶縁膜１０７と同様な材料及び方法
で形成すればよい。
発光素子４５１１の発光領域と重なるようにカラーフィルタ層４５４５が、酸化物絶縁層
４５４２上に形成される。
また、カラーフィルタ層４５４５の表面凹凸を低減するため平坦化絶縁膜として機能する
オーバーコート層４５４３で覆う構成となっている。
また、オーバーコート層４５４３上に絶縁層４５４４が形成されている。絶縁層４５４４
は実施の形態１で示した保護絶縁層１０９と同様な材料及び方法で形成すればよい。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１電極層
４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的に
接続されている。なお発光素子４５１１の構成は、第１電極層４５１７、電界発光層４５
１２、第２電極層４５１３の積層構造であるが、示した構成に限定されない。発光素子４
５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成は適宜変えること
ができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
接続端子電極４５１５が、発光素子４５１１が有する第１電極層４５１７と同じ導電膜か
ら形成され、端子電極４５１６は、薄膜トランジスタ４５０９のソース電極層及びドレイ
ン電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する基板には、第２の基板は透光性でな
ければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまた
はアクリルフィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用い
ればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、図２２の構成に限定されない。
以上の工程により、半導体装置として信頼性の高い発光装置（表示パネル）を作製するこ
とができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態９）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜ト
ランジスタを作製する例について以下に説明する。
画素部に配置する薄膜トランジスタは、実施の形態１乃至５に従って形成する。また、実
施の形態１乃至５に示す薄膜トランジスタはｎチャネル型ＴＦＴであるため、駆動回路の
うち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部の薄膜トラン
ジスタと同一基板上に形成する。
アクティブマトリクス型表示装置のブロック図の一例を図１２（Ａ）に示す。表示装置の
基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆
動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線
が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路
５３０２、及び第２の走査線駆動回路５３０３から延伸して配置されている。なお走査線
と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されてい
る。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉ
ｒｃｕｉｔ）等の接続部を介して、タイミング制御回路５３０５（コントローラ、制御Ｉ
Ｃともいう）に接続されている。
図１２（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信
号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため
、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。ま
た、基板５３００外部に駆動回路を設けた場合の配線を延伸させることによる接続部での
接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
なお、タイミング制御回路５３０５は、第１の走査線駆動回路５３０２に対し、一例とし
て、第１の走査線駆動回路用スタート信号（ＧＳＰ１）、走査線駆動回路用クロック信号
（ＧＣＬＫ１）を供給する。また、タイミング制御回路５３０５は、第２の走査線駆動回
路５３０３に対し、一例として、第２の走査線駆動回路用スタート信号（ＧＳＰ２）（ス
タートパルスともいう）、走査線駆動回路用クロック信号（ＧＣＬＫ２）を供給する。タ
イミング制御回路５３０５は、信号線駆動回路５３０４に、信号線駆動回路用スタート信
号（ＳＳＰ）、信号線駆動回路用クロック信号（ＳＣＬＫ）、ビデオ信号用データ（ＤＡ
ＴＡ）（単にビデオ信号ともいう）、ラッチ信号（ＬＡＴ）を供給するものとする。なお
各クロック信号は、周期のずれた複数のクロック信号でもよいし、クロック信号を反転さ
せた信号（ＣＫＢ）とともに供給されるものであってもよい。なお、第１の走査線駆動回
路５３０２と第２の走査線駆動回路５３０３との一方を省略することが可能である。
図１２（Ｂ）では、駆動周波数が低い回路（例えば、第１の走査線駆動回路５３０２、第
２の走査線駆動回路５３０３）を画素部５３０１と同じ基板５３００に形成し、信号線駆
動回路５３０４を画素部５３０１とは別の基板に形成する構成について示している。当該
構成により、単結晶半導体を用いたトランジスタと比較すると電界効果移動度が小さい薄
膜トランジスタによって、基板５３００に形成する駆動回路を構成することができる。し
たがって、表示装置の大型化、コストの低減、又は歩留まりの向上などを図ることができ
る。
また、実施の形態１乃至５に示す薄膜トランジスタは、ｎチャネル型ＴＦＴである。図１
３（Ａ）、図１３（Ｂ）ではｎチャネル型ＴＦＴで構成する信号線駆動回路の構成、動作
について一例を示し説明する。
信号線駆動回路は、シフトレジスタ５６０１、及びスイッチング回路５６０２を有する。
スイッチング回路５６０２は、スイッチング回路５６０２＿１〜５６０２＿Ｎ（Ｎは自然
数）という複数の回路を有する。スイッチング回路５６０２＿１〜５６０２＿Ｎは、各々
、薄膜トランジスタ５６０３＿１〜５６０３＿ｋ（ｋは自然数）という複数のトランジス
タを有する。薄膜トランジスタ５６０３＿１〜５６０３＿ｋは、ｎチャネル型ＴＦＴであ
る例を説明する。
信号線駆動回路の接続関係について、スイッチング回路５６０２＿１を例にして説明する
。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第１端子は、各々、配線５６０４＿１
〜５６０４＿ｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿ｋの第２端子
は、各々、信号線Ｓ１〜Ｓｋと接続される。薄膜トランジスタ５６０３＿１〜５６０３＿
ｋのゲートは、配線５６０５＿１と接続される。
シフトレジスタ５６０１は、配線５６０５＿１〜５６０５＿Ｎに順番にＨレベル（Ｈ信号
、高電源電位レベル、ともいう）の信号を出力し、スイッチング回路５６０２＿１〜５６
０２＿Ｎを順番に選択する機能を有する。
スイッチング回路５６０２＿１は、配線５６０４＿１〜５６０４＿ｋと信号線Ｓ１〜Ｓｋ
との導通状態（第１端子と第２端子との間の導通）に制御する機能、即ち配線５６０４＿
１〜５６０４＿ｋの電位を信号線Ｓ１〜Ｓｋに供給するか否かを制御する機能を有する。
このように、スイッチング回路５６０２＿１は、セレクタとしての機能を有する。また薄
膜トランジスタ５６０３＿１〜５６０３＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋ
と信号線Ｓ１〜Ｓｋとの導通状態を制御する機能、即ち配線５６０４＿１〜５６０４＿ｋ
の電位を信号線Ｓ１〜Ｓｋに供給する機能を有する。このように、薄膜トランジスタ５６
０３＿１〜５６０３＿ｋは、各々、スイッチとしての機能を有する。
なお、配線５６０４＿１〜５６０４＿ｋには、各々、ビデオ信号用データ（ＤＡＴＡ）が
入力される。ビデオ信号用データ（ＤＡＴＡ）は、画像情報又は画像信号に応じたアナロ
グ信号である場合が多い。
次に、図１３（Ａ）の信号線駆動回路の動作について、図１３（Ｂ）のタイミングチャー
トを参照して説明する。図１３（Ｂ）には、信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎ、及び信号
Ｖｄａｔａ＿１〜Ｖｄａｔａ＿ｋの一例を示す。信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎは、各
々、シフトレジスタ５６０１の出力信号の一例であり、信号Ｖｄａｔａ＿１〜Ｖｄａｔａ
＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋに入力される信号の一例である。なお、
信号線駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。１ゲー
ト選択期間は、一例として、期間Ｔ１〜期間ＴＮに分割される。期間Ｔ１〜ＴＮは、各々
、選択された行に属する画素にビデオ信号用データ（ＤＡＴＡ）を書き込むための期間で
ある。
なお、本実施の形態の図面等において示す各構成の、信号波形のなまり等は、明瞭化のた
めに誇張して表記している場合がある。よって、必ずしもそのスケールに限定されないも
のであることを付記する。
期間Ｔ１〜期間ＴＮにおいて、シフトレジスタ５６０１は、Ｈレベルの信号を配線５６０
５＿１〜５６０５＿Ｎに順番に出力する。例えば、期間Ｔ１において、シフトレジスタ５
６０１は、ハイレベルの信号を配線５６０５＿１に出力する。すると、薄膜トランジスタ
５６０３＿１〜５６０３＿ｋはオンになるので、配線５６０４＿１〜５６０４＿ｋと、信
号線Ｓ１〜Ｓｋとが導通状態になる。このとき、配線５６０４＿１〜５６０４＿ｋには、
Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）が入力される。Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ
）は、各々、薄膜トランジスタ５６０３＿１〜５６０３＿ｋを介して、選択される行に属
する画素のうち、１列目〜ｋ列目の画素に書き込まれる。こうして、期間Ｔ１〜ＴＮにお
いて、選択された行に属する画素に、ｋ列ずつ順番にビデオ信号用データ（ＤＡＴＡ）が
書き込まれる。
以上のように、ビデオ信号用データ（ＤＡＴＡ）が複数の列ずつ画素に書き込まれること
によって、ビデオ信号用データ（ＤＡＴＡ）の数、又は配線の数を減らすことができる。
よって、外部回路との接続数を減らすことができる。また、ビデオ信号が複数の列ずつ画
素に書き込まれることによって、書き込み時間を長くすることができ、ビデオ信号の書き
込み不足を防止することができる。
なお、シフトレジスタ５６０１及びスイッチング回路５６０２としては、実施の形態１乃
至５に示す薄膜トランジスタで構成される回路を用いることが可能である。
走査線駆動回路及び／または信号線駆動回路の一部に用いるシフトレジスタの一形態につ
いて図１４及び図１５を用いて説明する。
走査線駆動回路は、シフトレジスタを有している。また場合によってはレベルシフタやバ
ッファ等を有していても良い。走査線駆動回路において、シフトレジスタにクロック信号
（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成
される。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給さ
れる。走査線には、１ライン分の画素のトランジスタのゲート電極が接続されている。そ
して、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッフ
ァは大きな電流を流すことが可能なものが用いられる。
シフトレジスタは、第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎ（
Ｎは３以上の自然数）を有している（図１４（Ａ）参照）。図１４（Ａ）に示すシフトレ
ジスタの第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎには、第１の
配線１１より第１のクロック信号ＣＫ１、第２の配線１２より第２のクロック信号ＣＫ２
、第３の配線１３より第３のクロック信号ＣＫ３、第４の配線１４より第４のクロック信
号ＣＫ４が供給される。また第１のパルス出力回路１０＿１では、第５の配線１５からの
スタートパルスＳＰ１（第１のスタートパルス）が入力される。また２段目以降の第ｎの
パルス出力回路１０＿ｎ（ｎは、２以上Ｎ以下の自然数）では、一段前段のパルス出力回
路１０＿ｎ−１からの信号（前段信号ＯＵＴ（ｎ−１）という）（ｎ以上２の自然数）が
入力される。また第１のパルス出力回路１０＿１では、２段後段の第３のパルス出力回路
１０＿３からの信号が入力される。同様に、２段目以降の第ｎのパルス出力回路１０＿ｎ
では、２段後段の第（ｎ＋２）のパルス出力回路１０＿（ｎ＋２）からの信号（後段信号
ＯＵＴ（ｎ＋２）という）が入力される。従って、各段のパルス出力回路からは、後段及
び／または前段のパルス出力回路に入力するための第１の出力信号（ＯＵＴ（１）（ＳＲ
）〜ＯＵＴ（Ｎ）（ＳＲ））、別の回路等に入力される第２の出力信号（ＯＵＴ（１）〜
ＯＵＴ（Ｎ））が出力される。なお、図１４（Ａ）に示すように、シフトレジスタの最終
段の２つの段には、後段信号ＯＵＴ（ｎ＋２）が入力されないため、一例としては、別途
第２のスタートパルスＳＰ２、第３のスタートパルスＳＰ３をそれぞれ入力する構成とす
ればよい。
なお、クロック信号（ＣＫ）は、一定の間隔でＨレベルとＬレベル（Ｌ信号、低電源電位
レベル、ともいう）を繰り返す信号である。ここで、第１のクロック信号（ＣＫ１）〜第
４のクロック信号（ＣＫ４）は、順に１／４周期分遅延している（すなわち、互いに９０
°位相がずれている）。本実施の形態では、第１のクロック信号（ＣＫ１）〜第４のクロ
ック信号（ＣＫ４）を利用して、パルス出力回路の駆動の制御等を行う。なお、クロック
信号は、入力される駆動回路に応じて、ＧＣＫ、ＳＣＫということもあるが、ここではＣ
Ｋとして説明を行う。
図１４（Ｂ）に図１４（Ａ）で示したパルス出力回路１０＿１〜１０＿Ｎの一つを示す。
第１の入力端子２１、第２の入力端子２２及び第３の入力端子２３は、第１の配線１１〜
第４の配線１４のいずれかと電気的に接続されている。例えば、図１４（Ａ）において、
第１のパルス出力回路１０＿１は、第１の入力端子２１が第１の配線１１と電気的に接続
され、第２の入力端子２２が第２の配線１２と電気的に接続され、第３の入力端子２３が
第３の配線１３と電気的に接続されている。また、第２のパルス出力回路１０＿２は、第
１の入力端子２１が第２の配線１２と電気的に接続され、第２の入力端子２２が第３の配
線１３と電気的に接続され、第３の入力端子２３が第４の配線１４と電気的に接続されて
いる。
第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎの各々は、第１の入力端
子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第５の入力端
子２５、第１の出力端子２６、第２の出力端子２７を有しているとする（図１４（Ｂ）参
照）。第１のパルス出力回路１０＿１において、第１の入力端子２１に第１のクロック信
号ＣＫ１が入力され、第２の入力端子２２に第２のクロック信号ＣＫ２が入力され、第３
の入力端子２３に第３のクロック信号ＣＫ３が入力され、第４の入力端子２４にスタート
パルスが入力され、第５の入力端子２５に後段信号ＯＵＴ（３）が入力され、第１の出力
端子２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力端子２７より
第２の出力信号ＯＵＴ（１）が出力されていることとなる。
なお第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎは、３端子の薄膜ト
ランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒともいう）の他に、上
記実施の形態で説明した４端子の薄膜トランジスタを用いることができる。なお、本明細
書において、薄膜トランジスタが半導体層を介して二つのゲート電極を有する場合、半導
体層より下方のゲート電極を下方のゲート電極、半導体層に対して上方のゲート電極を上
方のゲート電極とも呼ぶ。
酸化物半導体を薄膜トランジスタのチャネル形成領域を含む半導体層に用いた場合、製造
工程により、しきい値電圧がマイナス側、或いはプラス側にシフトすることがある。その
ため、チャネル形成領域を含む半導体層に酸化物半導体を用いた薄膜トランジスタでは、
しきい値電圧の制御を行うことのできる構成が好適である。４端子の薄膜トランジスタの
しきい値電圧は、上方及び／または下方のゲート電極の電位を制御することにより所望の
値に制御することができる。
次に、図１４（Ｂ）に示したパルス出力回路の具体的な回路構成の一例について、図１４
（Ｃ）で説明する。
図１４（Ｃ）に示したパルス出力回路は、第１のトランジスタ３１〜第１３のトランジス
タ４３を有している。また、上述した第１の入力端子２１〜第５の入力端子２５、に加え
、第１の高電源電位ＶＤＤが供給される電源線５１、第２の高電源電位ＶＣＣが供給され
る電源線５２、低電源電位ＶＳＳが供給される電源線５３から、第１のトランジスタ３１
〜第１３のトランジスタ４３に信号、または電源電位が供給される。また、第１の出力端
子２６及び第２の出力端子２７へ信号等が出力される。ここで、図１４（Ｃ）における各
電源線の電源電位の大小関係は、第１の電源電位ＶＤＤは第２の電源電位ＶＣＣ以上の電
位とし、第２の電源電位ＶＣＣは第３の電源電位ＶＳＳより大きい電位とする。なお、第
１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、一定の間隔でＨレベル
とＬレベルを繰り返す信号であるが、ＨレベルのときＶＤＤ、ＬレベルのときＶＳＳであ
るとする。なお電源線５１の電位ＶＤＤを、電源線５２の電位ＶＣＣより高くすることに
より、動作に影響を与えることなく、トランジスタのゲート電極に印加される電位を低く
抑えることができ、トランジスタのしきい値のシフトを低減し、劣化を抑制することがで
きる。なお、第１のトランジスタ３１〜第１３のトランジスタ４３のうち、第１のトラン
ジスタ３１、第６のトランジスタ３６乃至第９のトランジスタ３９には、４端子の薄膜ト
ランジスタを用いることが好ましい。第１のトランジスタ３１、第６のトランジスタ３６
乃至第９のトランジスタ３９は、ソースまたはドレインとなる電極の一方が接続されたノ
ードの電位を、ゲート電極の制御信号によって切り替えることが求められるトランジスタ
であり、ゲート電極に入力される制御信号に対する応答が速い（オン電流の立ち上がりが
急峻）ことによりパルス出力回路の誤動作を低減することができるトランジスタである。
そのため、４端子の薄膜トランジスタを用いることによりしきい値電圧を制御することが
でき、誤動作がより低減できるパルス出力回路とすることができる。
図１４（Ｃ）において、第１のトランジスタ３１は、第１端子が電源線５１に電気的に接
続され、第２端子が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極
（下方のゲート電極及び上方のゲート電極）が第４の入力端子２４に電気的に接続されて
いる。第２のトランジスタ３２は、第１端子が電源線５３に電気的に接続され、第２端子
が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極が第４のトランジ
スタ３４のゲート電極に電気的に接続されている。第３のトランジスタ３３は、第１端子
が第１の入力端子２１に電気的に接続され、第２端子が第１の出力端子２６に電気的に接
続されている。第４のトランジスタ３４は、第１端子が電源線５３に電気的に接続され、
第２端子が第１の出力端子２６に電気的に接続されている。第５のトランジスタ３５は、
第１端子が電源線５３に電気的に接続され、第２端子が第２のトランジスタ３２のゲート
電極及び第４のトランジスタ３４のゲート電極に電気的に接続され、ゲート電極が第４の
入力端子２４に電気的に接続されている。第６のトランジスタ３６は、第１端子が電源線
５２に電気的に接続され、第２端子が第２のトランジスタ３２のゲート電極及び第４のト
ランジスタ３４のゲート電極に電気的に接続され、ゲート電極（下方のゲート電極及び上
方のゲート電極）が第５の入力端子２５に電気的に接続されている。第７のトランジスタ
３７は、第１端子が電源線５２に電気的に接続され、第２端子が第８のトランジスタ３８
の第２端子に電気的に接続され、ゲート電極（下方のゲート電極及び上方のゲート電極）
が第３の入力端子２３に電気的に接続されている。第８のトランジスタ３８は、第１端子
が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気
的に接続され、ゲート電極（下方のゲート電極及び上方のゲート電極）が第２の入力端子
２２に電気的に接続されている。第９のトランジスタ３９は、第１端子が第１のトランジ
スタ３１の第２端子及び第２のトランジスタ３２の第２端子に電気的に接続され、第２端
子が第３のトランジスタ３３のゲート電極及び第１０のトランジスタ４０のゲート電極に
電気的に接続され、ゲート電極（下方のゲート電極及び上方のゲート電極）が電源線５２
に電気的に接続されている。第１０のトランジスタ４０は、第１端子が第１の入力端子２
１に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続され、ゲート電極
が第９のトランジスタ３９の第２端子に電気的に接続されている。第１１のトランジスタ
４１は、第１端子が電源線５３に電気的に接続され、第２端子が第２の出力端子２７に電
気的に接続され、ゲート電極が第２のトランジスタ３２のゲート電極及び第４のトランジ
スタ３４のゲート電極に電気的に接続されている。第１２のトランジスタ４２は、第１端
子が電源線５３に電気的に接続され、第２端子が第２の出力端子２７に電気的に接続され
、ゲート電極が第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方のゲー
ト電極）に電気的に接続されている。第１３のトランジスタ４３は、第１端子が電源線５
３に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続され、ゲート電極
が第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方のゲート電極）に電
気的に接続されている。
図１４（Ｃ）において、第３のトランジスタ３３のゲート電極、第１０のトランジスタ４
０のゲート電極、及び第９のトランジスタ３９の第２端子の接続箇所をノードＡとする。
また、第２のトランジスタ３２のゲート電極、第４のトランジスタ３４のゲート電極、第
５のトランジスタ３５の第２端子、第６のトランジスタ３６の第２端子、第８のトランジ
スタ３８の第１端子、及び第１１のトランジスタ４１のゲート電極の接続箇所をノードＢ
とする。
図１５（Ａ）に、図１４（Ｃ）で説明したパルス出力回路を第１のパルス出力回路１０＿
１に適用した場合に、第１の入力端子２１乃至第５の入力端子２５と第１の出力端子２６
及び第２の出力端子２７に入力または出力される信号を示している。
具体的には、第１の入力端子２１に第１のクロック信号ＣＫ１が入力され、第２の入力端
子２２に第２のクロック信号ＣＫ２が入力され、第３の入力端子２３に第３のクロック信
号ＣＫ３が入力され、第４の入力端子２４にスタートパルス（ＳＰ１）が入力され、第５
の入力端子２５に後段信号ＯＵＴ（３）が入力され、第１の出力端子２６より第１の出力
信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力端子２７より第２の出力信号ＯＵＴ（
１）が出力される。
なお、薄膜トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの
端子を有する素子である。また、ゲートと重畳した領域にチャネル領域が形成される半導
体を有しており、ゲートの電位を制御することで、チャネル領域を介してドレインとソー
スの間に流れる電流を制御することが出来る。ここで、ソースとドレインとは、薄膜トラ
ンジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインである
かを限定することが困難である。そこで、ソース及びドレインとして機能する領域を、ソ
ースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１
端子、第２端子と表記する場合がある。
なお図１４（Ｃ）、図１５（Ａ）において、ノードＡを浮遊状態とすることによりブート
ストラップ動作を行うための、容量素子を別途設けても良い。またノードＢの電位を保持
するため、一方の電極をノードＢに電気的に接続した容量素子を別途設けてもよい。
ここで、図１５（Ａ）に示したパルス出力回路を複数具備するシフトレジスタのタイミン
グチャートについて図１５（Ｂ）に示す。なおシフトレジスタが走査線駆動回路である場
合、図１５（Ｂ）中の期間６１は垂直帰線期間であり、期間６２はゲート選択期間に相当
する。
なお、図１５（Ａ）に示すように、ゲート電極に第２の電源電位ＶＣＣが印加される第９
のトランジスタ３９を設けておくことにより、ブートストラップ動作の前後において、以
下のような利点がある。
ゲート電極に第２の電源電位ＶＣＣが印加される第９のトランジスタ３９がない場合、ブ
ートストラップ動作によりノードＡの電位が上昇すると、第１のトランジスタ３１の第２
端子であるソースの電位が上昇していき、第１の電源電位ＶＤＤより大きくなる。そして
、第１のトランジスタ３１のソースが第１端子側、即ち電源線５１側に切り替わる。その
ため、第１のトランジスタ３１においては、ゲートとソースの間、ゲートとドレインの間
ともに、大きなバイアス電圧が印加されるために大きなストレスがかかり、トランジスタ
の劣化の要因となりうる。そこで、ゲート電極に第２の電源電位ＶＣＣが印加される第９
のトランジスタ３９を設けておくことにより、ブートストラップ動作によりノードＡの電
位は上昇するものの、第１のトランジスタ３１の第２端子の電位の上昇を生じないように
することができる。つまり、第９のトランジスタ３９を設けることにより、第１のトラン
ジスタ３１のゲートとソースの間に印加される負のバイアス電圧の値を小さくすることが
できる。よって、本実施の形態の回路構成とすることにより、第１のトランジスタ３１の
ゲートとソースの間に印加される負のバイアス電圧も小さくできるため、ストレスによる
第１のトランジスタ３１の劣化を抑制することができる。
なお、第９のトランジスタ３９を設ける箇所については、第１のトランジスタ３１の第２
端子と第３のトランジスタ３３のゲートとの間に第１端子と第２端子を介して接続される
ように設ける構成であればよい。なお、本実施形態でのパルス出力回路を複数具備するシ
フトレジスタの場合、走査線駆動回路より段数の多い信号線駆動回路では、第９のトラン
ジスタ３９を省略してもよく、トランジスタ数を削減することが利点がある。
なお第１のトランジスタ３１乃至第１３のトランジスタ４３の半導体層として、酸化物半
導体を用いることにより、薄膜トランジスタのオフ電流を低減すると共に、オン電流及び
電界効果移動度を高めることが出来ると共に、劣化の度合いを低減することが出来るため
、回路内の誤動作を低減することができる。また酸化物半導体を用いたトランジスタは、
アモルファスシリコンを用いたトランジスタに比べ、ゲート電極に高電位が印加されるこ
とによるトランジスタの劣化の程度が小さい。そのため、第２の電源電位ＶＣＣを供給す
る電源線に、第１の電源電位ＶＤＤを供給しても同様の動作が得られ、且つ回路間を引き
回す電源線の数を低減することができるため、回路の小型化を図ることが出来る。
なお、第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方のゲート電極）
に第３の入力端子２３によって供給されるクロック信号、第８のトランジスタ３８のゲー
ト電極（下方のゲート電極及び上方のゲート電極）に第２の入力端子２２によって供給さ
れるクロック信号は、第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方
のゲート電極）に第２の入力端子２２によって供給されるクロック信号、第８のトランジ
スタ３８のゲート電極（下方のゲート電極及び上方のゲート電極）に第３の入力端子２３
によって供給されるクロック信号となるように、結線関係を入れ替えても同様の作用を奏
する。なお、図１５（Ａ）に示すシフトレジスタにおいて、第７のトランジスタ３７及び
第８のトランジスタ３８が共にオンの状態から、第７のトランジスタ３７がオフ、第８の
トランジスタ３８がオンの状態、次いで第７のトランジスタ３７がオフ、第８のトランジ
スタ３８がオフの状態とすることによって、第２の入力端子２２及び第３の入力端子２３
の電位が低下することで生じる、ノードＢの電位の低下が第７のトランジスタ３７のゲー
ト電極の電位の低下、及び第８のトランジスタ３８のゲート電極の電位の低下に起因して
２回生じることとなる。一方、図１５（Ａ）に示すシフトレジスタにおいて、第７のトラ
ンジスタ３７及び第８のトランジスタ３８が共にオンの状態から、第７のトランジスタ３
７がオン、第８のトランジスタ３８がオフの状態、次いで、第７のトランジスタ３７がオ
フ、第８のトランジスタ３８がオフの状態とすることによって、第２の入力端子２２及び
第３の入力端子２３の電位が低下することで生じるノードＢの電位の低下を、第８のトラ
ンジスタ３８のゲート電極の電位の低下による一回に低減することができる。そのため、
第７のトランジスタ３７のゲート電極（下方のゲート電極及び上方のゲート電極）に第３
の入力端子２３からクロック信号ＣＫ３が供給され、第８のトランジスタ３８のゲート電
極（下方のゲート電極及び上方のゲート電極）に第２の入力端子２２からクロック信号Ｃ
Ｋ２が供給される結線関係とすることが好適である。なぜなら、ノードＢの電位の変動回
数が低減され、またノイズを低減することが出来るからである。
このように、第１の出力端子２６及び第２の出力端子２７の電位をＬレベルに保持する期
間に、ノードＢに定期的にＨレベルの信号が供給される構成とすることにより、パルス出
力回路の誤動作を抑制することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１０）
本明細書に開示する発光装置は、さまざまな電子機器（遊技機も含む）に適用することが
できる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受
信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ
、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲ
ーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる
。
図２３（Ａ）は、携帯電話機の一例を示している。携帯電話機１１００は、筐体１１０１
に組み込まれた表示部１１０２の他、操作ボタン１１０３、外部接続ポート１１０４、ス
ピーカー１１０５、マイク１１０６などを備えている。
図２３（Ａ）に示す携帯電話機１１００は、表示部１１０２を指などで触れることで、情
報を入力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部
１１０２を指などで触れることにより行うことができる。
表示部１１０２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１１０２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部１１０２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
また、携帯電話機１１００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機１１００の向き（縦か横か）を判断して、表
示部１１０２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１１０２を触れること、又は筐体１１０１の操作
ボタン１１０３の操作により行われる。また、表示部１１０２に表示される画像の種類に
よって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画の
データであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部１１０２の光センサで検出される信号を検知し、表示
部１１０２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
表示部１１０２は、イメージセンサとして機能させることもできる。例えば、表示部１１
０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
表示部１１０２に実施の形態１乃至９に示す発光装置を用いるため信頼性を高くすること
ができる。
図２３（Ｂ）は携帯型情報端末の一例である。図２３（Ｂ）を一例とした携帯型情報端末
は、複数の機能を備えることができる。例えば電話機能に加えて、コンピュータを内蔵し
、様々なデータ処理機能を備えることもできる。
図２３（Ｂ）に示す携帯型情報端末は、筐体１８００及び筐体１８０１の二つの筐体で構
成されている。筐体１８０１には、表示パネル１８０２、スピーカー１８０３、マイクロ
フォン１８０４、ポインティングデバイス１８０６、カメラ用レンズ１８０７、外部接続
端子１８０８などを備え、筐体１８００には、キーボード１８１０、外部メモリスロット
１８１１などを備えている。また、アンテナは筐体１８００または１８０１内部に内蔵さ
れている。
また、表示パネル１８０２はタッチパネルを備えており、図２３（Ｂ）には映像表示され
ている複数の操作キー１８０５を点線で示している。
また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵していてもよい。
発光装置は、表示パネル１８０２に用いることができ、使用形態に応じて表示の方向が適
宜変化する。また、表示パネル１８０２と同一面上にカメラ用レンズ１８０７を備えてい
るため、テレビ電話が可能である。スピーカー１８０３及びマイクロフォン１８０４は音
声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体１８００と筐
体１８０１は、スライドし、図２３（Ｂ）のように展開している状態から重なり合った状
態とすることができ、携帯に適した小型化が可能である。
外部接続端子１８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能
であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部
メモリスロット１８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応でき
る。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであっても
よい。
図２４（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、
筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示
することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持し
た構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
表示部９６０３には、実施の形態１乃至９に示す発光装置を用いるため信頼性を高くする
ことができる。
図２４（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタ
ルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示
部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影
した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
表示部９７０３には、実施の形態１乃至９に示す発光装置を用いるため信頼性を高くする
ことができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２５は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成されてお
り、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部９８８
２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。
表示部９８８２および９８８３には、実施の形態１乃至９に示す発光装置を用いるため信
頼性を高くすることができる。
また、図２５に示す携帯型遊技機は、その他、スピーカー部９８８４、記録媒体挿入部９
８８６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、セン
サ９８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温
度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度
、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を
備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明
細書に開示する薄膜トランジスタを備えた構成であればよく、その他付属設備が適宜設け
られた構成とすることができる。図２５に示す携帯型遊技機は、記録媒体に記録されてい
るプログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線
通信を行って情報を共有する機能を有する。なお、図２５に示す携帯型遊技機が有する機
能はこれに限定されず、様々な機能を有することができる。
図２６は、上記実施の形態を適用して形成される発光装置を、室内の照明装置３００１と
して用いた例である。上記実施の形態で示した発光装置は大面積化も可能であるため、大
面積の照明装置として用いることができる。また、上記実施の形態２で示した発光装置は
、卓上照明器具３０００として用いることも可能である。なお、照明器具には天井固定型
の照明器具、卓上照明器具の他にも、壁掛け型の照明器具、車内用照明、誘導灯なども含
まれる。
以上のように、実施の形態１乃至９で示した発光装置は、上記のような様々な電子機器の
表示パネルに配置することができ、信頼性の高い電子機器を提供することができる。
１０ パルス出力回路
１１ 配線
１２ 配線
１３ 配線
１４ 配線
１５ 配線
２１ 入力端子
２２ 入力端子
２３ 入力端子
２４ 入力端子
２５ 入力端子
２６ 出力端子
２７ 出力端子
３１ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ トランジスタ
３５ トランジスタ
３６ トランジスタ
３７ トランジスタ
３８ トランジスタ
３９ トランジスタ
４０ トランジスタ
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
５１ 電源線
５２ 電源線
５３ 電源線
１００ 基板
１０１ ゲート電極層
１０２ ゲート絶縁層
１０３ 酸化物半導体層
１０６ 保護絶縁層
１０７ 酸化物絶縁膜
１０８ 容量配線層
１０９ 保護絶縁層
１１０ 電極層
１１１ 導電層
１１２ 導電層
１１３ 端子電極
１１６ チャネル形成領域
１１８ コンタクトホール
１１９ コンタクトホール
１２０ 接続電極
１２１ 端子
１２２ 端子
１２５ コンタクトホール
１２６ コンタクトホール
１２７ コンタクトホール
１２８ 端子電極
１２９ 端子電極
１３０ 酸化物半導体膜
１３１ 酸化物半導体層
１３３ 酸化物半導体層
１３４ 酸化物半導体層
１３７ レジストマスク
１３８ 酸化物導電層
１４０ 酸化物導電膜
１４２ 酸化物導電層
１４３ 酸化物導電層
１４５ 配線層
１４６ 容量
１４７ 容量
１４９ 容量電極層
１５０ 端子
１５１ 端子
１５３ 接続電極
１５５ 導電膜
１５６ 電極
１６１ ゲート電極層
１６２ 導電層
１６３ 酸化物半導体層
１６６ チャネル形成領域
１６８ 酸化物半導体層
１７０ 薄膜トランジスタ
１７１ 薄膜トランジスタ
１７２ 薄膜トランジスタ
１７３ 薄膜トランジスタ
１８０ 薄膜トランジスタ
１８１ 薄膜トランジスタ
１８２ 薄膜トランジスタ
１８３ 薄膜トランジスタ
１８５ 容量電極層
１９１ カラーフィルタ層
１９２ オーバーコート層
１９３ 隔壁
１９４ ＥＬ層
１９５ 電極層
１９６ 接続電極層
１９８ 酸化物半導体層
１００１ 電極
１００２ 電極
１００３ ＥＬ層
１００４ 電荷発生層
１０４ａ 酸化物導電層
１０４ｂ 酸化物導電層
１０５ａ ソース電極層
１０５ｂ ドレイン電極層
１１００ 携帯電話機
１１０１ 筐体
１１０２ 表示部
１１０３ 操作ボタン
１１０４ 外部接続ポート
１１０５ スピーカー
１１０６ マイク
１１７ａ 高抵抗ソース領域
１１７ｂ 高抵抗ドレイン領域
１３５ａ レジストマスク
１３６ａ レジストマスク
１６４ａ 酸化物導電層
１６４ｂ 酸化物導電層
１６５ａ ソース電極層
１６５ｂ ドレイン電極層
１６７ａ 高抵抗ソース領域
１６７ｂ 高抵抗ドレイン領域
１８００ 筐体
１８０１ 筐体
１８０２ 表示パネル
１８０３ スピーカー
１８０４ マイクロフォン
１８０５ 操作キー
１８０６ ポインティングデバイス
１８０７ カメラ用レンズ
１８０８ 外部接続端子
１８１０ キーボード
１８１１ 外部メモリスロット
３０００ 卓上照明器具
３００１ 照明装置
４５０１ 基板
４５０２ 画素部
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１９ 異方性導電膜
４５２０ 隔壁
４５４０ 導電層
４５４２ 酸化物絶縁層
４５４３ オーバーコート層
４５４４ 絶縁層
４５４５ カラーフィルタ層
４５４６ 絶縁層
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 走査線駆動回路
５３０４ 信号線駆動回路
５３０５ タイミング制御回路
５６０１ シフトレジスタ
５６０２ スイッチング回路
５６０３ 薄膜トランジスタ
５６０４ 配線
５６０５ 配線
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ ＴＦＴ
７００２ 発光素子
７００３ 電極層
７００４ ＥＬ層
７００５ 電極層
７００９ 隔壁
７０１１ 駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 電極層
７０１４ ＥＬ層
７０１５ 電極層
７０１６ 遮蔽膜
７０１７ 導電膜
７０１９ 隔壁
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 電極層
７０２４ ＥＬ層
７０２５ 電極層
７０２６ 電極層
７０２７ 導電膜
７０２９ 隔壁
７０３１ 酸化物絶縁層
７０３２ 保護絶縁層
７０３３ カラーフィルタ層
７０３４ オーバーコート層
７０３５ 保護絶縁層
７０４１ 酸化物絶縁層
７０４２ 保護絶縁層
７０４３ カラーフィルタ層
７０４４ オーバーコート層
７０４５ 保護絶縁層
７０５１ 酸化物絶縁層
７０５２ 保護絶縁層
７０５３ 平坦化絶縁層
７０５５ 保護絶縁層
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカー部
９８８５ 操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
４５０３ａ 信号線駆動回路
４５０４ａ 走査線駆動回路

Claims (3)

  1. 第１の導電層と、第２の導電層と、第３の導電層と、第４の導電層と、第５の導電層と、第６の導電層と、第７の導電層と、第８の導電層と、第１の絶縁層と、第２の絶縁層と、酸化物半導体層と、カラーフィルタ層と、ＥＬ層と、を有し、
    前記第１の導電層と、前記第２の導電層とは、第１の導電膜をエッチング加工する工程を経て形成されたものであり、
    前記第１の導電層は、トランジスタのゲート電極となることができる機能を有し、
    前記第１の絶縁層は、前記第１の導電層上方、及び前記第２の導電層上方にあり、
    前記酸化物半導体層は、前記第１の絶縁層上方にあり、
    前記酸化物半導体層は、前記トランジスタのチャネル形成領域を有し、
    前記第２の絶縁層は、前記酸化物半導体層上方にあり、
    前記第３の導電層は、前記酸化物半導体層と電気的に接続され、
    前記第４の導電層は、前記酸化物半導体層と電気的に接続され、
    前記第３の導電層と、前記第４の導電層と、前記第５の導電層とは、第２の導電膜をエッチング加工する工程を経て形成されたものであり、
    前記第６の導電層は、前記第２の絶縁層上方にあり、
    前記第７の導電層は、前記第２の絶縁層上方にあり、
    前記第６の導電層と、前記第７の導電層とは、第３の導電膜をエッチング加工する工程を経て形成されたものであり、
    前記第６の導電層下方に、前記カラーフィルタ層があり、
    前記第６の導電層上方に、前記ＥＬ層があり、
    前記ＥＬ層上方に、前記第８の導電層があり、
    前記ＥＬ層からの光は、前記カラーフィルタ層を介して射出され、
    前記第６の導電層は、前記第４の導電層と電気的に接続され、
    前記第６の導電層は、発光素子の第１の電極となることができる機能を有し、
    前記第８の導電層は、前記発光素子の第２の電極となることができる機能を有し、
    前記第７の導電層は、前記第５の導電層と電気的に接続され、
    前記第７の導電層は、フレキシブルプリントサーキットと電気的に接続され、
    前記第２の導電層は、前記第１の絶縁層を介して、前記第５の導電層と重なる領域を有し、
    前記第２の導電層の電位は、フローティング状態であることを特徴とする半導体装置。
  2. 第１の導電層と、第２の導電層と、第３の導電層と、第４の導電層と、第５の導電層と、第６の導電層と、第７の導電層と、第８の導電層と、第１の絶縁層と、第２の絶縁層と、酸化物半導体層と、カラーフィルタ層と、ＥＬ層と、を有し、
    前記第１の導電層と、前記第２の導電層とは、第１の導電膜をエッチング加工する工程を経て形成されたものであり、
    前記第１の導電層は、トランジスタのゲート電極となることができる機能を有し、
    前記第１の絶縁層は、前記第１の導電層上方、及び前記第２の導電層上方にあり、
    前記酸化物半導体層は、前記第１の絶縁層上方にあり、
    前記酸化物半導体層は、前記トランジスタのチャネル形成領域を有し、
    前記第２の絶縁層は、前記酸化物半導体層上方にあり、
    前記第３の導電層は、前記酸化物半導体層と電気的に接続され、
    前記第４の導電層は、前記酸化物半導体層と電気的に接続され、
    前記第３の導電層と、前記第４の導電層と、前記第５の導電層とは、第２の導電膜をエッチング加工する工程を経て形成されたものであり、
    前記第６の導電層は、前記第２の絶縁層上方にあり、
    前記第７の導電層は、前記第２の絶縁層上方にあり、
    前記第６の導電層と、前記第７の導電層とは、第３の導電膜をエッチング加工する工程を経て形成されたものであり、
    前記第６の導電層下方に、前記カラーフィルタ層があり、
    前記第６の導電層上方に、前記ＥＬ層があり、
    前記ＥＬ層上方に、前記第８の導電層があり、
    前記ＥＬ層からの光は、前記カラーフィルタ層を介して射出され、
    前記第６の導電層は、前記第４の導電層と電気的に接続され、
    前記第６の導電層は、発光素子の第１の電極となることができる機能を有し、
    前記第８の導電層は、前記発光素子の第２の電極となることができる機能を有し、
    フレキシブルプリントサーキットからの信号は、前記第７の導電層を介して、前記第５の導電層に伝達され、
    前記第２の導電層は、前記第１の絶縁層を介して、前記第５の導電層と重なる領域を有し、
    前記第２の導電層の電位は、フローティング状態であることを特徴とする半導体装置。
  3. 第１の導電層と、第２の導電層と、第３の導電層と、第４の導電層と、第５の導電層と、第６の導電層と、第７の導電層と、第８の導電層と、第１の絶縁層と、第２の絶縁層と、酸化物半導体層と、カラーフィルタ層と、ＥＬ層と、を有し、
    前記第１の導電層と、前記第２の導電層とは、第１の導電膜をエッチング加工する工程を経て形成されたものであり、
    前記第１の導電層は、トランジスタのゲート電極となることができる機能を有し、
    前記第１の絶縁層は、前記第１の導電層上方、及び前記第２の導電層上方にあり、
    前記酸化物半導体層は、前記第１の絶縁層上方にあり、
    前記酸化物半導体層は、前記トランジスタのチャネル形成領域を有し、
    前記第２の絶縁層は、前記酸化物半導体層上方にあり、
    前記第３の導電層は、前記酸化物半導体層と電気的に接続され、
    前記第４の導電層は、前記酸化物半導体層と電気的に接続され、
    前記第３の導電層と、前記第４の導電層と、前記第５の導電層とは、第２の導電膜をエッチング加工する工程を経て形成されたものであり、
    前記第６の導電層は、前記第２の絶縁層上方にあり、
    前記第７の導電層は、前記第２の絶縁層上方にあり、
    前記第６の導電層と、前記第７の導電層とは、第３の導電膜をエッチング加工する工程を経て形成されたものであり、
    前記第６の導電層下方に、前記カラーフィルタ層があり、
    前記第６の導電層上方に、前記ＥＬ層があり、
    前記ＥＬ層上方に、前記第８の導電層があり、
    前記ＥＬ層からの光は、前記カラーフィルタ層を介して射出され、
    前記第６の導電層は、前記第４の導電層と電気的に接続され、
    前記第６の導電層は、発光素子の第１の電極となることができる機能を有し、
    前記第８の導電層は、前記発光素子の第２の電極となることができる機能を有し、
    フレキシブルプリントサーキットからの電位は、前記第７の導電層を介して、前記第５の導電層に供給され、
    前記第２の導電層は、前記第１の絶縁層を介して、前記第５の導電層と重なる領域を有し、
    前記第２の導電層の電位は、フローティング状態であることを特徴とする半導体装置。
JP2013231160A 2009-09-04 2013-11-07 半導体装置 Active JP5478768B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013231160A JP5478768B2 (ja) 2009-09-04 2013-11-07 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009204972 2009-09-04
JP2009204972 2009-09-04
JP2013231160A JP5478768B2 (ja) 2009-09-04 2013-11-07 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2013121444A Division JP5635648B2 (ja) 2009-09-04 2013-06-10 発光装置

Publications (2)

Publication Number Publication Date
JP2014068023A true JP2014068023A (ja) 2014-04-17
JP5478768B2 JP5478768B2 (ja) 2014-04-23

Family

ID=43649203

Family Applications (10)

Application Number Title Priority Date Filing Date
JP2010196573A Active JP5292372B2 (ja) 2009-09-04 2010-09-02 発光装置の作製方法
JP2013121444A Active JP5635648B2 (ja) 2009-09-04 2013-06-10 発光装置
JP2013231160A Active JP5478768B2 (ja) 2009-09-04 2013-11-07 半導体装置
JP2014211592A Active JP5933886B2 (ja) 2009-09-04 2014-10-16 半導体装置
JP2016092845A Active JP6243962B2 (ja) 2009-09-04 2016-05-03 半導体装置
JP2017217472A Active JP6518310B2 (ja) 2009-09-04 2017-11-10 半導体装置
JP2019080000A Active JP6619900B2 (ja) 2009-09-04 2019-04-19 半導体装置
JP2019206666A Active JP6905029B2 (ja) 2009-09-04 2019-11-15 半導体装置
JP2021104659A Active JP7201749B2 (ja) 2009-09-04 2021-06-24 半導体装置
JP2022205119A Pending JP2023033317A (ja) 2009-09-04 2022-12-22 発光装置

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2010196573A Active JP5292372B2 (ja) 2009-09-04 2010-09-02 発光装置の作製方法
JP2013121444A Active JP5635648B2 (ja) 2009-09-04 2013-06-10 発光装置

Family Applications After (7)

Application Number Title Priority Date Filing Date
JP2014211592A Active JP5933886B2 (ja) 2009-09-04 2014-10-16 半導体装置
JP2016092845A Active JP6243962B2 (ja) 2009-09-04 2016-05-03 半導体装置
JP2017217472A Active JP6518310B2 (ja) 2009-09-04 2017-11-10 半導体装置
JP2019080000A Active JP6619900B2 (ja) 2009-09-04 2019-04-19 半導体装置
JP2019206666A Active JP6905029B2 (ja) 2009-09-04 2019-11-15 半導体装置
JP2021104659A Active JP7201749B2 (ja) 2009-09-04 2021-06-24 半導体装置
JP2022205119A Pending JP2023033317A (ja) 2009-09-04 2022-12-22 発光装置

Country Status (6)

Country Link
US (7) US8502225B2 (ja)
JP (10) JP5292372B2 (ja)
KR (9) KR101707433B1 (ja)
CN (2) CN102498570B (ja)
TW (7) TWI670774B (ja)
WO (1) WO2011027661A1 (ja)

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101592013B1 (ko) * 2008-10-13 2016-02-05 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101707433B1 (ko) 2009-09-04 2017-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
WO2011027701A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
WO2011027676A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101882887B1 (ko) 2009-09-16 2018-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 이의 제조 방법
KR101820972B1 (ko) 2009-10-09 2018-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011043164A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
KR101751712B1 (ko) * 2009-10-30 2017-06-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전압 조정 회로
KR102128972B1 (ko) 2009-11-06 2020-07-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN104465318B (zh) 2009-11-06 2018-04-24 株式会社半导体能源研究所 制造半导体器件的方法
KR101818265B1 (ko) * 2009-11-06 2018-01-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101802406B1 (ko) 2009-11-27 2017-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
CN102648525B (zh) 2009-12-04 2016-05-04 株式会社半导体能源研究所 显示装置
TWI525377B (zh) * 2010-01-24 2016-03-11 半導體能源研究所股份有限公司 顯示裝置
KR102334169B1 (ko) 2010-08-27 2021-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치
JP2012163651A (ja) * 2011-02-04 2012-08-30 Sony Corp 有機ｅｌ表示装置及び電子機器
FR2975213B1 (fr) * 2011-05-10 2013-05-10 Trixell Sas Dispositif d'adressage de lignes d'un circuit de commande pour matrice active de detection
JP4982620B1 (ja) * 2011-07-29 2012-07-25 富士フイルム株式会社 電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びｘ線センサ
JP6099336B2 (ja) 2011-09-14 2017-03-22 株式会社半導体エネルギー研究所 発光装置
JP5832399B2 (ja) 2011-09-16 2015-12-16 株式会社半導体エネルギー研究所 発光装置
US10014068B2 (en) * 2011-10-07 2018-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5899237B2 (ja) * 2011-11-18 2016-04-06 シャープ株式会社 半導体装置、表示装置、ならびに半導体装置の製造方法
KR101339000B1 (ko) * 2011-12-14 2013-12-09 엘지디스플레이 주식회사 유기전계발광 표시소자 및 그 제조방법
US9419146B2 (en) 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101451403B1 (ko) 2012-06-26 2014-10-23 엘지디스플레이 주식회사 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법
KR102343715B1 (ko) 2012-07-20 2021-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
JP2014045175A (ja) 2012-08-02 2014-03-13 Semiconductor Energy Lab Co Ltd 半導体装置
CN104685976B (zh) * 2012-10-04 2019-05-31 东丽株式会社 导电图案的制造方法
KR20140088810A (ko) * 2013-01-03 2014-07-11 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN103151368A (zh) * 2013-02-05 2013-06-12 京东方科技集团股份有限公司 一种阵列基板及oled显示装置
CN103309108B (zh) 2013-05-30 2016-02-10 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
US9780140B2 (en) * 2013-08-07 2017-10-03 Sharp Kabushiki Kaisha X-ray image sensor substrate
JP6426402B2 (ja) * 2013-08-30 2018-11-21 株式会社半導体エネルギー研究所 表示装置
KR102294507B1 (ko) * 2013-09-06 2021-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6570825B2 (ja) 2013-12-12 2019-09-04 株式会社半導体エネルギー研究所 電子機器
JP6506545B2 (ja) 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
US9887291B2 (en) * 2014-03-19 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, or the display module
JP6722980B2 (ja) 2014-05-09 2020-07-15 株式会社半導体エネルギー研究所 表示装置および発光装置、並びに電子機器
US9705004B2 (en) * 2014-08-01 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10043847B2 (en) * 2014-08-26 2018-08-07 Gingy Technology Inc. Image capturing module and electrical apparatus
KR102295221B1 (ko) * 2014-12-26 2021-09-01 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시장치
CN104701350B (zh) * 2015-03-03 2017-03-01 京东方科技集团股份有限公司 电极及其制作方法、阵列基板及其制作方法
JP2017010000A (ja) 2015-04-13 2017-01-12 株式会社半導体エネルギー研究所 表示装置
DE112016000030T5 (de) 2015-04-13 2016-12-22 Semiconductor Energy Laboratory Co., Ltd. Anzeigefeld, Datenprozessor und Herstellungsverfahren für ein Anzeigefeld
US9666655B2 (en) 2015-05-05 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Display device
KR102402759B1 (ko) * 2015-05-29 2022-05-31 삼성디스플레이 주식회사 플렉서블 표시 장치 및 이의 제조 방법
US11189736B2 (en) * 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN105138163B (zh) * 2015-07-30 2018-01-12 京东方科技集团股份有限公司 一种有机电致发光触控显示面板、其制备方法及显示装置
JP2017096998A (ja) * 2015-11-18 2017-06-01 株式会社ジャパンディスプレイ 表示装置
SG10201701689UA (en) 2016-03-18 2017-10-30 Semiconductor Energy Lab Semiconductor device, semiconductor wafer, and electronic device
JP6725335B2 (ja) * 2016-06-20 2020-07-15 株式会社ジャパンディスプレイ 半導体装置
KR102620013B1 (ko) * 2016-07-01 2024-01-02 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조방법
US10403204B2 (en) 2016-07-12 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, electronic device, and method for driving display device
CN107622224A (zh) * 2016-07-17 2018-01-23 金佶科技股份有限公司 指纹识别模块以及指纹识别方法
JP2018106101A (ja) * 2016-12-28 2018-07-05 株式会社ジャパンディスプレイ 表示装置
CN107369716B (zh) * 2017-07-17 2021-02-12 京东方科技集团股份有限公司 薄膜晶体管及制作方法、显示装置
JP6905421B2 (ja) * 2017-08-28 2021-07-21 株式会社ジャパンディスプレイ 表示装置
JP6957310B2 (ja) * 2017-10-24 2021-11-02 東京エレクトロン株式会社 半導体装置およびｃｍｏｓトランジスタ
CN108171179A (zh) * 2017-12-30 2018-06-15 深圳信炜科技有限公司 感光电路、感光装置及电子设备
CN108224148B (zh) * 2018-01-04 2023-04-18 京东方科技集团股份有限公司 一种oled照明面板及其驱动方法，照明装置
CN108215513B (zh) * 2018-02-05 2019-06-21 杭州旗捷科技有限公司 可变阈值的反馈电路、耗材芯片、耗材
TWI662353B (zh) * 2018-07-13 2019-06-11 松翰科技股份有限公司 光學影像感測模組
CN115509041A (zh) * 2018-11-26 2022-12-23 群创光电股份有限公司 电子装置
US11005495B1 (en) * 2019-04-11 2021-05-11 Senseeker Engineering, Inc. Charge transfer circuit for compact modulators
KR20210010771A (ko) * 2019-07-19 2021-01-28 삼성디스플레이 주식회사 표시 장치
CN111244289B (zh) * 2020-01-15 2022-09-30 重庆文理学院 一种ZnO薄膜为界面层的有机光伏器件的制备方法
KR102356658B1 (ko) * 2020-03-31 2022-01-26 포항공과대학교 산학협력단 3차원 회로 프린팅이 가능한 연신성 전극회로, 그를 이용한 스트레인 센서 및 그의 제조방법
JP2021192406A (ja) * 2020-06-05 2021-12-16 シャープ株式会社 アクティブマトリクス基板およびその製造方法
CN112530978B (zh) * 2020-12-01 2024-02-13 京东方科技集团股份有限公司 开关器件结构及其制备方法、薄膜晶体管膜层、显示面板
US11699391B2 (en) 2021-05-13 2023-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display apparatus, and electronic device
US20230024248A1 (en) * 2021-07-26 2023-01-26 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate and manufacturing method thereof, display panel

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06202156A (ja) * 1992-12-28 1994-07-22 Sharp Corp ドライバーモノリシック駆動素子
JP2000111948A (ja) * 1998-10-05 2000-04-21 Sony Corp 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
JP2006013480A (ja) * 2004-05-28 2006-01-12 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ、表示装置及びそれらの作製方法、並びにテレビジョン装置
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2008083171A (ja) * 2006-09-26 2008-04-10 Casio Comput Co Ltd 画素駆動回路及び画像表示装置

Family Cites Families (264)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
US4615102A (en) 1984-05-01 1986-10-07 Fujitsu Limited Method of producing enhancement mode and depletion mode FETs
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63301565A (ja) 1987-05-30 1988-12-08 Matsushita Electric Ind Co Ltd 薄膜集積回路
JPH02156676A (ja) 1988-12-09 1990-06-15 Fuji Xerox Co Ltd 薄膜半導体装置
DE69107101T2 (de) * 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
JP2585118B2 (ja) 1990-02-06 1997-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2572003B2 (ja) * 1992-03-30 1997-01-16 三星電子株式会社 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法
TW232751B (en) * 1992-10-09 1994-10-21 Semiconductor Energy Res Co Ltd Semiconductor device and method for forming the same
US5576556A (en) 1993-08-20 1996-11-19 Semiconductor Energy Laboratory Co., Ltd. Thin film semiconductor device with gate metal oxide and sidewall spacer
US6624477B1 (en) 1992-10-09 2003-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP3479375B2 (ja) * 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
GB9520888D0 (en) * 1995-10-12 1995-12-13 Philips Electronics Nv Electronic devices comprising thin-film circuitry
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3264364B2 (ja) * 1997-01-21 2002-03-11 シャープ株式会社 液晶表示装置の製造方法
JPH10290012A (ja) 1997-04-14 1998-10-27 Nec Corp アクティブマトリクス型液晶表示装置およびその製造方法
JP2001051292A (ja) 1998-06-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置および半導体表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
EP0979751B1 (de) * 1998-08-12 2005-11-09 C. Rob. Hammerstein GmbH & Co.KG Sitzträgergestell eines Fahrzeugsitzes mit einem linken und einem rechten vorderen Stellarm
US6492190B2 (en) * 1998-10-05 2002-12-10 Sony Corporation Method of producing electrooptical device and method of producing driving substrate for driving electrooptical device
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3107075B2 (ja) * 1998-12-14 2000-11-06 日本電気株式会社 液晶表示装置
JP4115654B2 (ja) 1999-04-30 2008-07-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2256808A2 (en) 1999-04-30 2010-12-01 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method therof
TW527735B (en) 1999-06-04 2003-04-11 Semiconductor Energy Lab Electro-optical device
JP4730994B2 (ja) 1999-06-04 2011-07-20 株式会社半導体エネルギー研究所 電気光学装置及びその作製方法並びに電子装置
JP2001053283A (ja) * 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001284592A (ja) * 2000-03-29 2001-10-12 Sony Corp 薄膜半導体装置及びその駆動方法
US7633471B2 (en) * 2000-05-12 2009-12-15 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and electric appliance
US6828587B2 (en) * 2000-06-19 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
US6549071B1 (en) * 2000-09-12 2003-04-15 Silicon Laboratories, Inc. Power amplifier circuitry and method using an inductance coupled to power amplifier switching devices
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3716755B2 (ja) 2001-04-05 2005-11-16 株式会社日立製作所 アクティブマトリクス型表示装置
JP2003029293A (ja) 2001-07-13 2003-01-29 Minolta Co Ltd 積層型表示装置及びその製造方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP2003271075A (ja) * 2002-03-13 2003-09-25 Toshiba Corp 表示装置
JP4069648B2 (ja) 2002-03-15 2008-04-02 カシオ計算機株式会社 半導体装置および表示駆動装置
JP2003273361A (ja) * 2002-03-15 2003-09-26 Sharp Corp 半導体装置およびその製造方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP2003280034A (ja) 2002-03-20 2003-10-02 Sharp Corp Ｔｆｔ基板およびそれを用いる液晶表示装置
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003309266A (ja) 2002-04-17 2003-10-31 Konica Minolta Holdings Inc 有機薄膜トランジスタ素子の製造方法
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4723787B2 (ja) * 2002-07-09 2011-07-13 シャープ株式会社 電界効果型トランジスタ、その製造方法及び画像表示装置
US7081704B2 (en) 2002-08-09 2006-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP4651922B2 (ja) 2002-08-09 2011-03-16 株式会社半導体エネルギー研究所 Ｅｌ表示装置
KR100870522B1 (ko) * 2002-09-17 2008-11-26 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6788567B2 (en) 2002-12-02 2004-09-07 Rohm Co., Ltd. Data holding device and data holding method
JP4251874B2 (ja) 2003-01-21 2009-04-08 三洋電機株式会社 エレクトロルミネッセンス表示装置
JP2004247533A (ja) * 2003-02-14 2004-09-02 Casio Comput Co Ltd アクティブマトリックスパネル
JP4314843B2 (ja) 2003-03-05 2009-08-19 カシオ計算機株式会社 画像読取装置及び個人認証システム
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004281087A (ja) * 2003-03-12 2004-10-07 Nippon Hoso Kyokai <Nhk> 有機ｅｌデバイスおよび有機ｅｌディスプレイ
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
KR20050000129A (ko) * 2003-06-23 2005-01-03 삼성전자주식회사 액정 표시 장치
US8552933B2 (en) * 2003-06-30 2013-10-08 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and driving method of the same
JP4675584B2 (ja) 2003-06-30 2011-04-27 株式会社半導体エネルギー研究所 発光装置の駆動方法
JP4906106B2 (ja) * 2003-07-14 2012-03-28 株式会社半導体エネルギー研究所 発光装置
TWI368774B (en) 2003-07-14 2012-07-21 Semiconductor Energy Lab Light-emitting device
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005054862A (ja) * 2003-08-01 2005-03-03 Smc Corp アクチュエータ
US20050093435A1 (en) 2003-09-22 2005-05-05 Suh Min-Chul Full color organic light-emtting device having color modulation layer
KR20050029426A (ko) * 2003-09-22 2005-03-28 삼성에스디아이 주식회사 칼라필터층 또는 색변환층을 갖는 풀칼라 유기전계발광소자
US7230374B2 (en) 2003-09-22 2007-06-12 Samsung Sdi Co., Ltd. Full color organic light-emitting device having color modulation layer
US20080081105A1 (en) 2003-09-22 2008-04-03 Samsung Sdi Co., Ltd. Method of fabricating full color organic light-emtting device having color modulation layer using liti method
JP4877866B2 (ja) 2003-10-28 2012-02-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101030056B1 (ko) * 2003-11-14 2011-04-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정표시장치 제조방법
US7859187B2 (en) 2003-11-14 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Display device and method for fabricating the same
JP4831954B2 (ja) * 2003-11-14 2011-12-07 株式会社半導体エネルギー研究所 表示装置の作製方法
KR101019045B1 (ko) * 2003-11-25 2011-03-04 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 그 제조방법
CN100583193C (zh) 2003-11-28 2010-01-20 株式会社半导体能源研究所 制造显示设备的方法
KR101090245B1 (ko) * 2003-12-10 2011-12-06 삼성전자주식회사 박막 트랜지스터 표시판
CN1914552A (zh) * 2004-01-26 2007-02-14 株式会社半导体能源研究所 电器、半导体装置及其制造方法
WO2005071478A1 (en) 2004-01-26 2005-08-04 Semiconductor Energy Laboratory Co., Ltd. Electric appliance, semiconductor device, and method for manufacturing the same
US7691685B2 (en) 2004-01-26 2010-04-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7642642B2 (en) * 2004-03-23 2010-01-05 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Microcap wafer bonding apparatus
JP4628004B2 (ja) * 2004-03-26 2011-02-09 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US7129634B2 (en) * 2004-04-07 2006-10-31 Eastman Kodak Company Color OLED with added color gamut pixels
US8581805B2 (en) * 2004-05-21 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
US7491590B2 (en) 2004-05-28 2009-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film transistor in display device
KR101098343B1 (ko) * 2004-06-03 2011-12-26 삼성전자주식회사 전계발광표시장치, 색필터 패널 및 이의 제조 방법
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4286738B2 (ja) 2004-07-14 2009-07-01 株式会社半導体エネルギー研究所 絶縁ゲイト型電界効果半導体装置の作製方法
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
KR101217659B1 (ko) 2004-09-03 2013-01-02 스탠리 일렉트릭 컴퍼니, 리미티드 Ｅｌ소자
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US8350466B2 (en) 2004-09-17 2013-01-08 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP5152448B2 (ja) 2004-09-21 2013-02-27 カシオ計算機株式会社 画素駆動回路及び画像表示装置
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
WO2006051994A2 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
EP1812969B1 (en) * 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
BRPI0517560B8 (pt) * 2004-11-10 2018-12-11 Canon Kk transistor de efeito de campo
US8003449B2 (en) 2004-11-26 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a reverse staggered thin film transistor
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
JP2006202156A (ja) * 2005-01-21 2006-08-03 Seiko Epson Corp メモリーカードコネクタ
TWI472037B (zh) * 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) * 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) * 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US7888702B2 (en) * 2005-04-15 2011-02-15 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of the display device
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
KR20060125066A (ko) 2005-06-01 2006-12-06 삼성전자주식회사 개구율이 향상된 어레이 기판 및 이의 제조방법
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
TWI282249B (en) 2005-07-05 2007-06-01 Univision Technology Inc Color OLED device and fabrication method thereof
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
KR100729043B1 (ko) 2005-09-14 2007-06-14 삼성에스디아이 주식회사 투명 박막 트랜지스터 및 그의 제조방법
JP5006598B2 (ja) 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP5129473B2 (ja) 2005-11-15 2013-01-30 富士フイルム株式会社 放射線検出器
US7745798B2 (en) 2005-11-15 2010-06-29 Fujifilm Corporation Dual-phosphor flat panel radiation detector
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
JP5250929B2 (ja) 2005-11-30 2013-07-31 凸版印刷株式会社 トランジスタおよびその製造方法
EP1793266B1 (en) * 2005-12-05 2017-03-08 Semiconductor Energy Laboratory Co., Ltd. Transflective Liquid Crystal Display with a Horizontal Electric Field Configuration
KR100771607B1 (ko) 2005-12-21 2007-10-31 엘지전자 주식회사 유기 ｅｌ 디스플레이
KR100732849B1 (ko) 2005-12-21 2007-06-27 삼성에스디아이 주식회사 유기 발광 표시장치
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR101230316B1 (ko) * 2006-03-21 2013-02-06 삼성디스플레이 주식회사 표시장치와 그 제조방법
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP2007286150A (ja) 2006-04-13 2007-11-01 Idemitsu Kosan Co Ltd 電気光学装置、並びに、電流制御用ｔｆｔ基板及びその製造方法
JP2007293073A (ja) * 2006-04-26 2007-11-08 Epson Imaging Devices Corp 電気光学装置の製造方法、電気光学装置および電子機器
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP4494369B2 (ja) * 2006-05-24 2010-06-30 株式会社半導体エネルギー研究所 液晶表示装置
JP2006293385A (ja) * 2006-05-24 2006-10-26 Semiconductor Energy Lab Co Ltd 表示装置
KR20070114533A (ko) 2006-05-29 2007-12-04 삼성전자주식회사 반투과 표시 장치 및 그 제조 방법
WO2007142167A1 (en) 2006-06-02 2007-12-13 Kochi Industrial Promotion Center Semiconductor device including an oxide semiconductor thin film layer of zinc oxide and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR101217555B1 (ko) 2006-06-28 2013-01-02 삼성전자주식회사 접합 전계 효과 박막 트랜지스터
KR101257811B1 (ko) 2006-06-30 2013-04-29 엘지디스플레이 주식회사 액정표시장치용 어레이 기판과 그 제조방법
US20080029656A1 (en) * 2006-07-20 2008-02-07 John Feehan Guide for cords, cables and wires
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
US7651896B2 (en) 2006-08-30 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5216276B2 (ja) * 2006-08-30 2013-06-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
KR20080028571A (ko) 2006-09-27 2008-04-01 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
TWI514347B (zh) 2006-09-29 2015-12-21 Semiconductor Energy Lab 顯示裝置和電子裝置
KR100790761B1 (ko) 2006-09-29 2008-01-03 한국전자통신연구원 인버터
JP5468196B2 (ja) 2006-09-29 2014-04-09 株式会社半導体エネルギー研究所 半導体装置、表示装置及び液晶表示装置
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
KR20080045886A (ko) * 2006-11-21 2008-05-26 삼성전자주식회사 유기막 증착용 마스크 및 그 제조방법, 이를 포함하는유기전계 발광표시장치의 제조방법
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR20080054597A (ko) 2006-12-13 2008-06-18 삼성전자주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
TWI396464B (zh) 2007-01-22 2013-05-11 Innolux Corp 有機電致發光顯示裝置及其製作方法
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101410926B1 (ko) * 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
US8436349B2 (en) 2007-02-20 2013-05-07 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
WO2008105347A1 (en) * 2007-02-20 2008-09-04 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
JP2008203761A (ja) 2007-02-22 2008-09-04 Hitachi Displays Ltd 表示装置
KR100858088B1 (ko) * 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008276212A (ja) 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5294651B2 (ja) * 2007-05-18 2013-09-18 キヤノン株式会社 インバータの作製方法及びインバータ
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101092483B1 (ko) * 2007-05-31 2011-12-13 캐논 가부시끼가이샤 산화물 반도체를 사용한 박막트랜지스터의 제조 방법
US8017422B2 (en) 2007-06-19 2011-09-13 Semiconductor Energy Laboratory Co., Ltd. Method for forming pattern, method for manufacturing light emitting device, and light emitting device
JP2009010052A (ja) * 2007-06-26 2009-01-15 Kobe Steel Ltd 表示装置の製造方法
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
KR101399608B1 (ko) * 2007-07-27 2014-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작방법
JP5331407B2 (ja) 2007-08-17 2013-10-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2009049223A (ja) * 2007-08-21 2009-03-05 Seiko Epson Corp 発光装置
KR101484297B1 (ko) * 2007-08-31 2015-01-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 표시장치의 제작방법
JP5395384B2 (ja) * 2007-09-07 2014-01-22 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP5354999B2 (ja) 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
JP4759598B2 (ja) 2007-09-28 2011-08-31 キヤノン株式会社 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
JP2009103732A (ja) 2007-10-19 2009-05-14 Sony Corp 表示装置およびその製造方法
JP2009099887A (ja) 2007-10-19 2009-05-07 Hitachi Displays Ltd 表示装置
JP2009109883A (ja) * 2007-10-31 2009-05-21 Canon Inc 電場発光表示装置
JP5377940B2 (ja) 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101412761B1 (ko) 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP5540517B2 (ja) 2008-02-22 2014-07-02 凸版印刷株式会社 画像表示装置
KR20090105261A (ko) * 2008-04-02 2009-10-07 삼성전자주식회사 유기 발광 표시 장치 및 그 제조 방법
JP2009265271A (ja) 2008-04-23 2009-11-12 Nippon Shokubai Co Ltd 電気光学表示装置
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
KR101499235B1 (ko) * 2008-06-23 2015-03-06 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
TWI476921B (zh) * 2008-07-31 2015-03-11 Semiconductor Energy Lab 半導體裝置及其製造方法
TW201009954A (en) * 2008-08-19 2010-03-01 Chunghwa Picture Tubes Ltd Thin film transistor, pixel structure and fabrication methods thereof
KR101489652B1 (ko) * 2008-09-02 2015-02-06 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20100030865A (ko) * 2008-09-11 2010-03-19 삼성전자주식회사 유기 발광 표시 장치 및 그 제조 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101961632B1 (ko) * 2008-10-03 2019-03-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
CN101714546B (zh) 2008-10-03 2014-05-14 株式会社半导体能源研究所 显示装置及其制造方法
EP2172977A1 (en) * 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101259727B1 (ko) * 2008-10-24 2013-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101579487B1 (ko) * 2008-10-28 2015-12-23 삼성디스플레이 주식회사 표시 장치
KR101631454B1 (ko) 2008-10-31 2016-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리회로
KR101432764B1 (ko) * 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
KR102359831B1 (ko) 2008-11-21 2022-02-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
TWI402982B (zh) * 2009-03-02 2013-07-21 Innolux Corp 影像顯示系統及其製造方法
WO2011007677A1 (en) 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101739154B1 (ko) 2009-07-17 2017-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101414926B1 (ko) 2009-07-18 2014-07-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
CN102473733B (zh) 2009-07-18 2015-09-30 株式会社半导体能源研究所 半导体装置以及制造半导体装置的方法
WO2011010541A1 (en) 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011010542A1 (en) 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101707433B1 (ko) * 2009-09-04 2017-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
KR102000932B1 (ko) * 2012-12-18 2019-07-26 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
US9012900B2 (en) * 2012-12-26 2015-04-21 Lg Display Co., Ltd. Organic light emitting diode display device and method of fabricating the same
KR102139355B1 (ko) * 2013-12-31 2020-07-29 엘지디스플레이 주식회사 유기전계발광표시장치 및 그 제조방법
KR102471668B1 (ko) * 2014-11-10 2022-11-29 엘지디스플레이 주식회사 유기발광 다이오드 표시장치 및 그 제조방법
KR20180059280A (ko) * 2016-11-25 2018-06-04 엘지디스플레이 주식회사 표시장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06202156A (ja) * 1992-12-28 1994-07-22 Sharp Corp ドライバーモノリシック駆動素子
JP2000111948A (ja) * 1998-10-05 2000-04-21 Sony Corp 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
JP2006013480A (ja) * 2004-05-28 2006-01-12 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ、表示装置及びそれらの作製方法、並びにテレビジョン装置
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2008083171A (ja) * 2006-09-26 2008-04-10 Casio Comput Co Ltd 画素駆動回路及び画像表示装置

Also Published As

Publication number Publication date
US20200220029A1 (en) 2020-07-09
KR20160113735A (ko) 2016-09-30
KR20230066115A (ko) 2023-05-12
JP2019135787A (ja) 2019-08-15
JP2018037681A (ja) 2018-03-08
KR20180041264A (ko) 2018-04-23
JP2013235275A (ja) 2013-11-21
US20150123125A1 (en) 2015-05-07
KR102528026B1 (ko) 2023-05-03
TWI756608B (zh) 2022-03-01
JP2011077512A (ja) 2011-04-14
TW201709350A (zh) 2017-03-01
TW202224195A (zh) 2022-06-16
KR20190140106A (ko) 2019-12-18
KR102221207B1 (ko) 2021-03-03
CN102498570B (zh) 2016-02-10
JP5933886B2 (ja) 2016-06-15
US11024747B2 (en) 2021-06-01
US8957411B2 (en) 2015-02-17
KR101851926B1 (ko) 2018-04-25
KR20220053042A (ko) 2022-04-28
TW201604968A (zh) 2016-02-01
TW202004922A (zh) 2020-01-16
JP6905029B2 (ja) 2021-07-21
US20130306947A1 (en) 2013-11-21
JP6243962B2 (ja) 2017-12-06
KR101707433B1 (ko) 2017-02-16
US20110210355A1 (en) 2011-09-01
TWI670774B (zh) 2019-09-01
TWI707405B (zh) 2020-10-11
KR101745341B1 (ko) 2017-06-09
TWI799146B (zh) 2023-04-11
CN102498570A (zh) 2012-06-13
KR101988341B1 (ko) 2019-06-12
TW201128715A (en) 2011-08-16
JP2021168398A (ja) 2021-10-21
KR20210022775A (ko) 2021-03-03
US20210074862A1 (en) 2021-03-11
US9431465B2 (en) 2016-08-30
CN105449119B (zh) 2018-03-23
JP5478768B2 (ja) 2014-04-23
US11626521B2 (en) 2023-04-11
JP5635648B2 (ja) 2014-12-03
JP2015057657A (ja) 2015-03-26
JP5292372B2 (ja) 2013-09-18
JP2023033317A (ja) 2023-03-10
KR20190067263A (ko) 2019-06-14
JP6518310B2 (ja) 2019-05-22
CN105449119A (zh) 2016-03-30
KR102113148B1 (ko) 2020-05-20
TWI623044B (zh) 2018-05-01
US20230238461A1 (en) 2023-07-27
JP2016174168A (ja) 2016-09-29
US8502225B2 (en) 2013-08-06
TWI562246B (en) 2016-12-11
US10672915B2 (en) 2020-06-02
KR102389975B1 (ko) 2022-04-25
TWI517258B (zh) 2016-01-11
TW201820485A (zh) 2018-06-01
US20160322510A1 (en) 2016-11-03
KR20120071395A (ko) 2012-07-02
KR20170065673A (ko) 2017-06-13
JP2020038991A (ja) 2020-03-12
WO2011027661A1 (en) 2011-03-10
TW202020994A (zh) 2020-06-01
JP6619900B2 (ja) 2019-12-11
JP7201749B2 (ja) 2023-01-10

Similar Documents

Publication Publication Date Title
JP6619900B2 (ja) 半導体装置
JP6028072B2 (ja) 半導体装置
JP5613817B2 (ja) 発光装置
JP2018028691A (ja) 発光装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20140128

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140210

R150 Certificate of patent or registration of utility model

Ref document number: 5478768

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250