JP5331407B2 - 半導体装置の作製方法 - Google Patents

Description

本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置を部品として搭載した電子機器に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数十〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。

画像表示装置のスイッチング素子として、非晶質半導体膜を用いた薄膜トランジスタ、または多結晶半導体膜を用いた薄膜トランジスタ等が用いられている。

非晶質半導体膜を用いた薄膜トランジスタは、水素化アモルファスシリコン膜などの非晶質半導体膜を用いるため、プロセス温度に制限があり、水素が膜中から脱離する４００℃以上の加熱や、膜中の水素により表面荒れが生じる強度のレーザ光照射などは行わない。水素化アモルファスシリコン膜は、水素を未結合手に結合させ、結果的に未結合手を消失させて膜の電気的特性を向上させた非晶質シリコン膜である。

また、ポリシリコン膜などの多結晶半導体膜の形成方法としては、表面荒れが生じないように予め、アモルファスシリコン膜中の水素濃度を低減させる脱水素化処理を行った後、パルス発振のエキシマレーザビームを光学系により線状に加工して、脱水素化させたアモルファスシリコン膜に対し線状ビームを走査させながら照射して結晶化する技術が知られている。

多結晶半導体膜を用いた薄膜トランジスタは、非晶質半導体膜を用いた薄膜トランジスタに比べて移動度が２桁以上高く、表示装置の画素部とその周辺の駆動回路を同一基板上に一体形成できるという利点を有している。しかしながら、非晶質半導体膜を用いた場合に比べて、半導体膜の結晶化のために工程が複雑化するため、その分歩留まりが低減し、コストが高まるという問題がある。

本出願人は、チャネル形成領域が結晶構造と非結晶構造の混合からなる半導体であるＦＥＴ（Ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を特許文献１で開示している。

また、画像表示装置のスイッチング素子として、微結晶半導体膜を用いた薄膜トランジスタが用いられている（特許文献２及び３）。

また、従来の薄膜トランジスタの作製方法として、ゲート絶縁膜上にアモルファスシリコン膜を成膜した後、その上面に金属膜を形成し、当該金属膜にダイオードレーザを照射して、アモルファスシリコン膜をマイクロクリスタルシリコン膜に改質する技術（非特許文献１）が知られている。この方法によれば、アモルファスシリコン膜上に形成した金属膜は、ダイオードレーザの光エネルギーを熱エネルギーに変換するためのものであり、薄膜トランジスタの完成のためにはその後除去されるべきものであった。すなわち、金属膜からの伝導加熱によってのみアモルファスシリコン膜が加熱され、マイクロクリスタルシリコン膜を形成する方法である。

アモルファスシリコンにレーザ光を照射して微結晶半導体膜を形成する方法の他に、微結晶半導体膜をプラズマＣＶＤ法により成膜する方法がある。プラズマＣＶＤ法による微結晶シリコン膜の作製方法として、３０ＭＨｚ以上のＶＨＦ（Ｖｅｒｙ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ）帯の高周波を利用する発明が開示されている（特許文献４参照）。
米国特許第５５９１９８７ 特開平４−２４２７２４号公報 特開２００５−４９８３２号公報 特許第３２０１４９２号公報 トシアキ・アライ（Ｔｏｓｈｉａｋｉ Ａｒａｉ）他、エス・アイ・ディー ０７ ダイジェスト（ＳＩＤ ０７ ＤＩＧＥＳＴ）、２００７、ｐ．１３７０−１３７３

液晶パネルは、マザーガラスと呼ばれる大面積ガラス基板上で複数枚のパネルを加工した後、最終的にテレビやパーソナルコンピュータの画面に合わせた寸法に分断して製造されている。１枚のマザーガラスから複数枚のパネルを取り出すようにして、パネル１枚当たりのコストを低減するためである。液晶テレビの市場では、画面サイズ（パネルサイズ）の大型化と販売価格の低下が急激に進んでいる。大画面化と低価格化に対応して生産性を向上するために、ここ数年、マザーガラスの大型化が進められている。

第１世代と呼ばれる１９９１年頃の代表的なガラス基板のサイズは３００ｍｍ×４００ｍｍであった。その後、マザーガラスのサイズは、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世代（７３０ｍｍ×９２０ｍｍ）第５世代（１０００ｍｍ×１２００ｍｍ）、第６世代（２４５０ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２０００ｍｍ×２４００ｍｍ）、第９世代（２４５０×３０５０ｍｍ）、第１０世代（２８５０ｍｍ×３０５０ｍｍ）と一途に大型化が図られている。

このように、マザーガラス、即ちガラス基板が大面積化すると、そのガラス基板に微結晶シリコン膜を形成するためにプラズマＣＶＤ装置の電極面積も大型化することとなる。この場合、ガラス基板の大きさが第６世代を超える当たりから、プラズマＣＶＤ装置の電極の大きさが、高周波電源の周波数の波長に近くなってくる。例えば、２７ＭＨｚの電源周波数の場合、波長は１１００ｍｍであり、６０ＭＨｚでは５００ｍｍ、１２０ＭＨｚでは２５０ｍｍとなる。

このような場合、表面定在波の影響が顕著に現れるようになり、プラズマＣＶＤ装置の反応室内のプラズマ密度分布が不均一になり、ガラス基板に形成される薄膜の膜質や厚さの面内均一性が損なわれるといったことが問題となる。

そこでこの発明は、大面積のガラス基板上に均一性の高い膜質を有する微結晶半導体膜を成膜する微結晶半導体膜の作製方法を課題の一とする。また、効率よく微結晶半導体膜の成膜を行う微結晶半導体膜の作製方法を課題の一とする。加えて、アモルファスシリコン膜を用いるＴＦＴより電界効果移動度を高め、且つ、オフ電流値を下げる半導体装置の作製方法を提供することを課題の一とする。また、アモルファスシリコン膜を主としてチャネル形成領域に用いるＴＦＴよりも信頼性の高い半導体装置の作製方法を課題の一とする。

大面積のガラス基板上に微結晶半導体膜を用いた薄膜トランジスタを作製する際、成膜初期に形成される半導体領域の品質および均一性を向上するため、周波数の異なる二以上の高周波電力を供給してグロー放電プラズマを生成し、微結晶半導体膜を形成する。また、ゲート絶縁膜なども周波数の異なる二以上の高周波電力を供給してグロー放電プラズマを生成して形成する。

第一の高周波電力は表面定在波効果が現れない周波数帯の電力であり、概ね波長として１０ｍ以上の高周波が適用され、当該高周波電力に波長がそれより短い第２の高周波電力を加える。周波数の異なる（波長が異なる）高周波電力をプラズマＣＶＤ装置の電極に重畳印加することで、プラズマの高密度化と、プラズマの表面定在波効果が生じないように均一化を図る。

また、微結晶半導体膜の成膜において、成膜条件を多段階に分けて変えることで成膜速度を向上させ、大量生産に向いたプロセスとする。例えば、成膜初期に形成される半導体領域の品質を向上するため、ゲート電極上にゲート絶縁膜を形成した後、成膜速度は低いが品質のよい第１の成膜条件でゲート絶縁膜界面付近の微結晶半導体膜の下部を形成し、その後、高い成膜速度の第２の成膜条件に変えて微結晶半導体膜の上部を堆積する。

成膜速度は低いが品質のよい第１の成膜条件としては、予め成膜前に真空チャンバー（反応容器）内の酸素やＨ_２Ｏなどのガスの残留を極力低減するため、到達最低圧力を１×１０^−１０〜１×１０^−７Ｔｏｒｒ（約１×１０^−８Ｐａを超え１×１０^−５Ｐａ以下）の超高真空（ＵＨＶ）領域に下げ、高い純度の材料ガスを流し、成膜時の基板温度を１００℃以上３００℃未満の範囲とする。また、表面定在波の影響が出ない高周波電力と、ＶＨＦ帯に属する高周波電力との両方を印加してプラズマを形成する。異なる周波数の高周波電力を印加する、即ち重畳印加することによりインキュベーション時間を大幅に減少または解消することができ、膜質の均一性を向上させることができる。微結晶半導体膜は成膜開始とともに膜厚が増加するのではなく、成膜を開始してから暫くは膜がほとんど成長せずに、ある程度時間が経ってから膜成長の速度が急に増加するという現象が生じることがある。この成膜開始から有効な膜成長が始まるまでの時間をインキュベーション時間と呼び、このインキュベーション時間はわずかではあるが、存在することで膜質の不均一性を招く恐れがある。また、膜の堆積開始時にこのようなインキュベーション時間が存在するとプロセスのスループットが低下する恐れがある。

本明細書で開示する発明の構成は、絶縁表面を有するガラス基板上にゲート電極を形成し、該ゲート電極上に絶縁膜を成膜し、ガラス基板を真空チャンバー内に導入し、真空チャンバー内に材料ガスを導入し、該真空チャンバー内にグロー放電プラズマを生成する電極に、波長１０ｍ以上の周波数を有する第１の高周波電力と、波長１０ｍ未満の周波数を有する第２の高周波電力とを重畳印加してグロー放電プラズマを生成する第１の成膜条件により微結晶半導体膜の下部を成膜し、上記第１の成膜条件と、基板温度、電力、周波数、材料ガス流量、または真空度の少なくとも１つの条件が異なる第２の成膜条件で上記真空チャンバーと同一チャンバー内で微結晶半導体膜の上部を堆積し、前記微結晶半導体膜上にバッファ層を成膜する半導体装置の作製方法である。

上記第１の成膜条件で得られる微結晶半導体膜の下部は、膜中の酸素濃度が１×１０^１７／ｃｍ以下である。微結晶半導体膜の成膜の際、酸素は結晶化を阻害し、シリコン膜中に取り込まれた場合にはドナーとして作用する恐れがあるため、特に低減すべき不純物である。この第１の成膜条件で得られる微結晶半導体膜の下部の品質が、後に形成されるＴＦＴのオン電流増大および電界効果移動度の向上に寄与する。

また、微結晶半導体膜の成膜前に予め、真空チャンバーをベーキング（２００℃以上３００℃以下）して真空チャンバー内に存在する水分を主成分とする残留ガスを取り除き、真空チャンバー内を超高真空領域の真空度の圧力環境にすることが好ましい。また、微結晶半導体膜の成膜中も真空チャンバー内壁を加熱（５０℃以上３００℃以下）して成膜反応を促進させてもよい。

また、第２の成膜条件としては、少なくとも第１の成膜条件の成膜速度よりも速い成膜速度が得られる条件とすればよく、例えば、シランガスと水素ガスの流量比を第１の成膜条件とは変えて微結晶シリコン膜が形成される範囲内で水素濃度を下げればよい。また、第２の成膜条件としては、第１の成膜条件の基板温度よりも高い温度、例えば３００℃以上の基板温度として成膜速度を速くしてもよい。また、第２の成膜条件として、第１の成膜条件よりも電力を増大させることにより、成膜速度を速くしてもよい。また、真空チャンバーのコンダクタンスバルブなどの排気バルブを調節して第２の成膜条件を第１の成膜条件と異なる真空度として成膜速度を速くしてもよい。

また、第１の成膜条件よりも成膜速度を速くする第２の成膜条件として、ＶＨＦ帯の高周波電力をパルスで供給することで、成膜時において気相中で粉体が異常成長することを防ぐことができる。粉体の成長を抑えるためには、気体分子の平均滞留時間を考慮する必要があるが、パルスの発振周波数を概略１〜１００ｋＨｚとすれば良い。

また、第１の成膜条件よりも成膜速度を速くする第２の成膜条件として、微結晶半導体膜を成膜する真空チャンバーの内壁を基板温度よりも高い温度で加熱し、微結晶半導体膜を成膜してもよい。第１の成膜条件における基板温度が１００℃であれば、真空チャンバーの内壁を１５０℃とすることで、チャンバー内壁よりも低温の基板表面に微結晶半導体膜を効率よく形成する。

また、真空チャンバー内の雰囲気中を１×１０^−８Ｐａを超え１×１０^−５Ｐａ以下の真空度に真空排気した後、基板導入前に予め、真空チャンバー内に水素ガスまたは希ガスを導入してプラズマを発生させ、真空チャンバー内に存在する水分を主成分とする残留ガスを取り除き、真空チャンバー内の残留酸素濃度を低減させた環境にすることが好ましい。

また、真空チャンバー内の雰囲気中を１×１０^−８Ｐａを超え１×１０^−５Ｐａ以下の真空度に真空排気した後、基板導入前に予め、シランガスを真空チャンバー内に流し、真空チャンバー内の残留酸素と反応させ酸化珪素に変えることで、さらに真空チャンバー内の酸素を低減してもよい。また、微結晶半導体膜の成膜中に混入するアルミニウムなどの金属元素の混入を防止するため、基板導入前に予め、シランガスを真空チャンバー内に流し、プラズマを発生させて内壁に成膜する処理（プレコート処理とも呼ぶ）を行ってもよい。

第１の成膜条件は、成膜速度が遅いため、特に膜厚を厚くすると成膜時間が長くなり、その結果、膜中に酸素などの不純物が混入しやすい。従って、このように、基板導入前に真空チャンバー内の酸素及び水分を十分に低減することによって、成膜時間が長くなっても膜中の酸素などの不純物がほとんど混入されず、後に成膜する微結晶シリコン膜の品質を向上させる上で重要である。

さらに、基板導入後、微結晶シリコン膜の成膜前に予め、基板上の吸着水を除去するため、アルゴンプラズマ処理などの希ガスプラズマ処理及び水素プラズマ処理を行って、微結晶シリコン膜中の酸素濃度を１×１０^１７／ｃｍ以下に低減してもよい。

このように、基板導入後に基板が有する酸素及び水分を十分に低減することも、後に成膜する微結晶シリコン膜の品質を向上させる上で重要である。

また、成膜初期（第１の成膜期間）の第１の成膜条件から成膜後期の高い成膜速度の第２の成膜条件（第２の成膜期間）に変えることによって、成膜初期に微結晶が形成されているため、成膜後期では、成膜初期で得られた微結晶を核として品質の高い微結晶シリコン膜を堆積することができる。また、成膜初期に予め、微結晶を形成しておくことにより成膜後期の成膜速度を速くすることができる。

成膜条件を途中で変えずに第１の成膜条件のみで所望の膜厚を得る時間に比べて、第１の成膜条件での成膜の後に引き続き同じチャンバーで第２の成膜条件での成膜を行うことで、所望の膜厚を得る時間を短縮することができる。所望の膜厚を得る時間を短縮することができれば、微結晶シリコン膜中に酸素などの不純物がほとんど混入されずに成膜を行うことができる。また、成膜条件を途中で変えずに第１の成膜条件のみで微結晶シリコン膜の膜厚を薄くすると、後に積層するバッファ層の影響が大きくなり、薄膜トランジスタの電界効果移動度が低下する恐れがある。

また、上記第１の成膜条件で得られる微結晶シリコン膜は、酸素に反応しやすいため、高い成膜速度の第２の成膜条件に成膜途中で変えて成膜することによってゲート絶縁膜界面付近の膜を保護することができる。この第２の成膜条件で得られる微結晶シリコン膜の品質が、後に形成されるＴＦＴのオフ電流低減にも寄与する。

こうして成膜条件を２段階に変化させて得られる微結晶シリコン膜は、少なくとも柱状の結晶を含んでおり、膜中の酸素濃度が１×１０^１７／ｃｍ以下である。また、２段階に変化させて得られる微結晶シリコン膜の合計膜厚は、５ｎｍ〜１００ｎｍ、好ましくは１０ｎｍ〜３０ｎｍの範囲とする。

初期の成膜条件が品質の高い微結晶シリコン膜を形成する条件であれば、成膜条件を２段階に変化させて微結晶シリコン膜を形成することに限定されず、３段階以上に変化させて成膜することもできる。さらに成膜条件を連続的に変化させることもできる。成膜条件を連続的に変化させるとは、単位時間あたりのレベル変化を連続的に生じさせることであり、例えば、チャンバー内に導入する材料ガス（シランガス等）の平均流量を時間経過に伴って増加させ、ガス流量と時間との関係をグラフ（縦軸をガス流量、横軸を時間とするグラフ）で示した時に右上がりの直線または右上がりの曲線を描くことを指している。或いはチャンバー内に導入するシランガスなどの流量を一定または増加させ、その他のガス（水素、希ガスなど）の平均流量を時間経過に伴って減少させて、その他のガス流量と時間との関係をグラフで示した時に右下がりの直線または右下がりの曲線を描くことを指している。連続的に変化させることは、少なくとも大気に触れることなく成膜条件を変えて１枚の基板に成膜を行うことを指している。

また、上記微結晶シリコン膜は、非晶質シリコン膜に比べて酸素に反応しやすいため、さらに大気にさらすことなく、結晶粒を含まないバッファ層を積層して保護することが好ましい。バッファ層は、微結晶シリコン膜を成膜する真空チャンバーと異なる真空チャンバーで上記第１の成膜条件及び上記第２の成膜条件よりも高い基板温度、例えば３００℃以上４００℃未満とする。バッファ層の成膜時の基板温度を上記第１の成膜条件及び上記第２の成膜条件よりも高い基板温度とすることは有用である。なぜなら、工程を増やすことなく、バッファ層の成膜時に微結晶シリコン膜をアニールすることができ、微結晶シリコン膜の膜質を向上させることができるからである。バッファ層の成膜時に微結晶シリコン膜をアニールすることにより、電圧印加を繰り返し行う信頼性試験におけるＴＦＴ特性の変動（閾値の変動など）も抑え、ＴＦＴの信頼性も向上させることができる。バッファ層は、代表的には、１００ｎｍ以上４００ｎｍ以下、好ましくは２００ｎｍ以上３００ｎｍ以下の厚さで形成する。また、バッファ層は、上記微結晶シリコン膜よりも欠陥密度の高い非晶質シリコン膜を用いる。バッファ層に欠陥密度の高い非晶質シリコン膜を用いることで、後に形成されるＴＦＴのオフ電流低減に寄与する。

また、上記微結晶シリコン膜は、不純物が混入してｎ型の導電性を示しやすいため、材料ガスにトリメチルボロンガスなどを微量に加えて、ｉ型となるように成膜条件を調節することが好ましい。シランガス及び水素ガスが主の材料ガスにトリメチルボロンガスなどを微量に加えることによって、薄膜トランジスタのしきい値制御が可能となる。

なお、本明細書において、微結晶半導体膜とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。この半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が０．５〜２０ｎｍの柱状または針状結晶が基板表面に対して法線方向に成長している。また、微結晶半導体と非単結晶半導体とが混在している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０．５ｃｍ^−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０．５ｃｍ^−１とアモルファスシリコンを示す４８０ｃｍ^−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。このような微結晶半導体膜に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。

また、大面積のガラス基板の処理を複数枚行うときスループット上で不利となるが、微結晶シリコン膜を成膜する真空チャンバーと同じ真空チャンバーでバッファ層を形成してもよい。同じ真空チャンバーでバッファ層を形成すれば、基板搬送中、浮遊する汚染不純物に汚染されることなく積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。特に大面積のガラス基板の基板搬送は、小型の基板に比べて長時間要するため、汚染不純物が付着する恐れがあり、同じ真空チャンバーで形成することは、有用である。

また、バッファ層上にはソース電極またはドレイン電極を形成し、それらソース電極及びドレイン電極の間のリーク電流を下げるために、バッファ層に溝を形成している。

また、バッファ層とソース電極またはドレイン電極の間には、ｎ型不純物元素を含む半導体膜（ｎ＋層）を有している。また、バッファ層は、ｎ＋層と微結晶シリコン膜とが接しないように、これらの間に設けられている。従って、ソース電極の下方には、ｎ＋層、バッファ層、微結晶シリコン膜が重なっている。同様にドレイン電極の下方には、ｎ＋層、バッファ層、微結晶シリコン膜が重なっている。このような積層構造とし、バッファ層の膜厚を厚くすることで、耐圧向上を図っている。また、バッファ層の膜厚を厚く成膜しておけば、酸化しやすい微結晶シリコン膜を露出させることなくバッファ層の一部に溝を形成することができる。

上記作製工程に引き続き、さらに、バッファ層上にｎ型不純物元素を含む半導体膜を成膜し、該ｎ型不純物元素を含む半導体膜上にソース電極またはドレイン電極を形成し、ｎ型不純物元素を含む半導体膜をエッチングして、ソース領域及びドレイン領域を形成し、前記ソース領域及び前記ドレイン領域と重なる領域を残存させて前記バッファ層の一部をエッチングして除去して薄膜トランジスタを作製する。

こうして得られた薄膜トランジスタは、オン動作時に第１の成膜条件で成膜した品質の高い微結晶シリコン膜におけるゲート絶縁膜界面付近の領域がチャネル形成領域として機能し、オフ時には、バッファ層が一部エッチングされた溝の部分がごく微量のリーク電流が流れる経路となる。従って、従来のアモルファスシリコン単層を有する薄膜トランジスタや微結晶シリコン単層を有する薄膜トランジスタに比べて、オフ電流とオン電流の比を大きくすることができ、スイッチング特性に優れていると言え、表示パネルのコントラスト向上につながる。

本発明の作製方法により、表面定在波の影響が出ない高周波電力とＶＨＦ帯に属する高周波電力を供給してプラズマを生成することで、長辺が２０００ｍｍを超える大面積のガラス基板に均質で品質の良い微結晶半導体膜をチャネル形成領域とする半導体装置を作製することができる。得られる薄膜トランジスタの電界効果移動度を１より大きく５０以下とすることができる。このため、本発明の作製方法により得られる微結晶半導体膜を用いた薄膜トランジスタは、電流電圧特性を示す曲線の立ち上がり部分の傾きが急峻となり、スイッチング素子としての応答性が優れ、高速動作が可能となる。

本発明の作製方法により得られる薄膜トランジスタを用いた発光装置は、薄膜トランジスタの閾値の変動を抑制することが可能であり、信頼性の向上に繋がる。

また、本発明の作製方法により得られる薄膜トランジスタを用いた液晶表示装置は、電界効果移動度を大きくできるため、駆動回路の駆動周波数を高くすることが可能となる。駆動回路を高速に動作させることが出来るため、フレーム周波数を４倍とすること、または、黒画面挿入することなども実現することができる。

本発明の実施形態について、以下に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
本実施の形態では、液晶表示装置に用いられる薄膜トランジスタの作製工程について、図１乃至図６を用いて説明する。図１乃至図３は、薄膜トランジスタの作製工程を示す断面図であり、図４は、一画素における薄膜トランジスタ及び画素電極の接続領域の上面図である。また、図５は、微結晶シリコン膜の成膜方法を示すタイミングチャートである。また、図６は、周波数の異なる二以上の高周波電力を供給してグロー放電プラズマを生成できるプラズマＣＶＤ装置の一構成例を示す断面図である。

微結晶半導体膜を有する薄膜トランジスタはｐ型よりもｎ型の方が、電界効果移動度が高いので駆動回路に用いるのにより適している。同一の基板上に形成する薄膜トランジスタを全て同じ極性にそろえておくことが、工程数を抑えるためにも望ましい。ここでは、ｎチャネル型の薄膜トランジスタを用いて説明する。

図１（Ａ）に示すように、基板５０上にゲート電極を形成する。基板５０は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板を用いることができる。基板５０がマザーガラスの場合、基板の大きさは、第１世代（３００ｍｍ×４００ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世代（７３０ｍｍ×９２０ｍｍ）、第５世代（１０００ｍｍ×１２００ｍｍ）、第６世代（２４５０ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２０００ｍｍ×２４００ｍｍ）、第９世代（２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２８５０ｍｍ×３０５０ｍｍ）等を用いることができる。

ゲート電極は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウムなどの金属材料またはその合金材料を用いて形成する。ゲート電極は、スパッタリング法や真空蒸着法やＣＶＤ法で基板５０上に導電膜を形成し、当該導電膜上にフォトリソグラフィ技術またはインクジェット法によりマスクを形成し、当該マスクを用いて導電膜をエッチングすることで、形成することができる。また、銀、金、銅などの導電性ナノペーストを用いてインクジェット法により吐出し焼成して、ゲート電極を形成することもできる。なお、ゲート電極の密着性向上と下地への拡散を防ぐバリアメタルとして、上記金属材料の窒化物膜を、基板５０とゲート電極の間に設けてもよい。ここでは、第１のフォトマスクを用いて形成したレジストマスクを用いて基板５０上に形成された導電膜の積層をエッチングしてゲート電極を形成する。

具体的なゲート電極構造の例としては、第１の導電層５１ａとなるアルミニウム膜上に第２の導電層５１ｂとなるモリブデン膜を積層させ、アルミニウム特有のヒロックやエレクトロマイグレーションを防ぐ構造にしてもよい。本実施の形態では、大面積の基板を用いて表示画面が大きい表示装置を作製する例であるので、電気抵抗の低いアルミニウムからなる第１の導電層５１ａと、第１の導電層５１ａよりも耐熱性の高い第２の導電層５１ｂとを積層させたゲート電極とする。また、アルミニウム膜をモリブデン膜で挟んだ３層構造としてもよい。また、他のゲート電極構造の例として、銅膜上にモリブデン膜の積層、銅膜上に窒化チタン膜の積層、銅膜上に窒化タンタル膜の積層が挙げられる。

なお、ゲート電極上には半導体膜や配線を形成するので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。また、図示しないがこの工程でゲート電極に接続する配線も同時に形成することができる。

次に、ゲート電極の上層である第２の導電層５１ｂ上に、ゲート絶縁膜５２ａ、５２ｂ、５２ｃを順に形成する。

ゲート絶縁膜５２ａ、５２ｂ、５２ｃはそれぞれ、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。ゲート絶縁膜に形成されるピンホール等による層間ショートを防ぐため、異なる絶縁層を用いて多層とすることが好ましい。ここでは、ゲート絶縁膜５２ａ、５２ｂ、５２ｃとして、窒化珪素膜、酸化窒化珪素膜、窒化珪素膜の順に積層して形成する形態を示す。

ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれるものをいう。

ゲート絶縁膜の１層目及び２層目の膜厚はともに５０ｎｍよりも厚くする。ゲート絶縁膜の１層目は、基板からの不純物（例えばアルカリ金属など）の拡散を防ぐために、窒化珪素膜または窒化酸化珪素膜が好ましい。また、ゲート絶縁膜の１層目は、ゲート電極の酸化防止の他、ゲート電極にアルミニウムを用いる場合にヒロック防止ができる。また、微結晶半導体膜と接するゲート絶縁膜の３層目は、０ｎｍより厚く５ｎｍ以下、望ましくは約１ｎｍとする。ゲート絶縁膜の３層目は、微結晶半導体膜との密着性を向上させるために設けるものである。また、ゲート絶縁膜の３層目を窒化珪素膜とすることで後に行われる熱処理やレーザ照射によって、微結晶半導体膜の酸化防止を図ることができる。例えば、酸素の含有量が多い絶縁膜と微結晶半導体膜とを接した状態で熱処理を行うと、微結晶半導体膜が酸化する恐れがある。

更には、周波数が１ＧＨｚのマイクロ波プラズマＣＶＤ装置を用いてゲート絶縁膜を形成することが好ましい。マイクロ波プラズマＣＶＤ装置で形成した酸化窒化珪素膜、窒化酸化珪素膜は、耐圧が高く、薄膜トランジスタの信頼性を高めることができる。

本実施の形態では、希ガスプラズマ処理、水素プラズマ処理若しくはこの両者の併用により行う下地前処理を行い、続いて成膜処理を行うことが好ましい。また、反応室内は予めゲート絶縁膜と同種の皮膜でコーティングされていることが好ましい。反応室内壁の金属不純物等がゲート絶縁膜中に混入しないようにするためである。

反応ガスはシランなどの水素化珪素気体と、酸素若しくは窒素含有気体を反応ガスとして用いる。そして、ＨＦ帯（３ＭＨｚ〜３０ＭＨｚ、代表的には１３．５６ＭＨｚ）とＶＨＦ帯（３０ＭＨｚ〜３００ＭＨｚ）の高周波電力を重畳印加してグロー放電プラズマを生成する。周波数帯の異なる高周波電力を印加することで、プラズマ密度を高めると共にプラズマ密度の基板面内均一性を高めることができる。ゲート絶縁膜の成膜温度は２００℃〜４００℃で行うことが好ましく、プラズマ密度が高められることにより緻密で耐圧の高い絶縁膜を形成することができる。ここまでの工程を終えた断面図が図１（Ａ）に相当する。

ここでは、ゲート絶縁膜を３層構造としたが、液晶表示装置のスイッチング素子に用いる場合、交流駆動させるため、窒化珪素膜の単層のみでもよい。

次いで、ゲート絶縁膜の成膜後、大気に触れさせることなく基板を搬送し、ゲート絶縁膜を成膜する真空チャンバーとは異なる真空チャンバーで微結晶半導体膜５３を成膜することが好ましい。

以下に、図５も参照しながら微結晶半導体膜５３を形成する手順について説明する。図５の説明は反応室を大気圧から真空排気２００する段階から示されており、その後に行われるプレコート２０１、基板搬入２０２、下地前処理２０３、成膜処理２０４、基板搬出２０５、クリーニング２０６の各処理が時系列的に示されている。ただし、大気圧から真空排気することに限定されず、常時ある程度の真空度に反応室を保っておくことが、量産を行う上好ましい、または短時間で到達真空度を下げる上で好ましい。

本実施の形態では、基板搬入前の真空チャンバー内の真空度を１０^−５Ｐａよりもさらに高い真空度を確保するために超高真空排気を行う。この段階が図５の真空排気２００に対応する。このような超高真空排気を行う場合、ターボ分子ポンプとクライオポンプを併用し、ターボ分子ポンプによる排気を行い、さらにクライオポンプを使って真空排気することが好ましい。また、反応室を加熱処理して内壁からの脱ガス処理を行うことが好ましい。また、基板を加熱するヒータも動作させて温度を安定化させる。基板の加熱温度は１００℃以上３００℃以下、好ましくは１２０℃以上２２０℃以下で行う。

次いで、基板搬入前にプレコート２０１を行い、内壁被覆膜としてシリコン膜を形成する。プレコート２０１として、水素または希ガスを導入してプラズマを発生させて反応室の内壁に付着した気体（酸素及び窒素などの大気成分、若しくは反応室のクリーニングに使用したエッチングガス）を除去した後、シランガスを導入して、プラズマを生成する。シランガスは酸素、水分等と反応するので、シランガスを流し、さらにシランプラズマを生成することで反応室内の酸素、水分を除去することができる。また、プレコート２０１の処理をしておくことで、微結晶シリコン膜中に反応室を構成する部材の金属元素を不純物として取り込んでしまうのを防ぐことができる。すなわち、反応室内をシリコンで被覆しておくことで、反応室内がプラズマにより食刻されるのを防ぐことができ、後に成膜する微結晶シリコン膜中に含まれる不純物濃度を低減することができる。プレコート２０１は、反応室の内壁を基板上に堆積されるべき膜と同種の膜で被覆する処理が含まれている。

プレコート２０１の後、基板搬入２０２が行われる。微結晶シリコン膜が堆積されるべき基板は、真空排気されたロード室に保管されているので、基板を搬入したとしても反応室内の真空度が著しく悪化することはない。

次いで、下地前処理２０３を行う。下地前処理２０３は、微結晶シリコン膜を形成する場合において、特に有効な処理であり行うことが好ましい。すなわち、ガラス基板表面、絶縁膜の表面若しくは非晶質シリコンの表面上に微結晶シリコン膜をプラズマＣＶＤ法で成膜する場合には、不純物や格子不整合などの要因により堆積初期段階において非晶質層が形成されてしまう恐れがある。この非晶質層の厚さを極力低減し、可能であれば無くすために下地前処理２０３を行うことが好ましい。下地前処理としては希ガスプラズマ処理、水素プラズマ処理若しくはこの両者の併用により行うことが好ましい。希ガスプラズマ処理としては、アルゴン、クリプトン、キセノンなど質量数の大きい希ガス元素を用いることが好ましい。表面に付着した酸素、水分、有機物、金属元素などの不純物をスパッタリングの効果で除去するためである。水素プラズマ処理は、水素ラジカルにより、表面に吸着した上記不純物の除去と、絶縁膜若しくは非晶質シリコン膜に対するエッチング作用により清浄な被成膜表面を形成するのに有効である。また、希ガスプラズマ処理と水素プラズマ処理を併用することにより微結晶核生成を促進する作用も期待される。

微結晶核の生成を促進させるという意味においては、図５中の破線２０７で示すように、微結晶シリコン膜の成膜初期においてアルゴンなどの希ガスを供給し続けることは有効である。

次いで、下地前処理２０３に続いて微結晶シリコン膜を形成する成膜処理２０４を行う。本実施の形態では、成膜速度は低いが品質のよい第１の成膜条件でゲート絶縁膜界面付近の微結晶シリコン膜の下部を形成し、その後、高い成膜速度の第２の成膜条件に変えて微結晶シリコン膜の上部を堆積する。例えば、第１の成膜条件として周波数の異なる２つの高周波電力を重畳印加することにより成膜を行い、第２の成膜条件として重畳印加することなく、３ＭＨｚ〜３０ＭＨｚの第３の高周波電力を印加する成膜条件に切り替えて引き続き微結晶半導体膜の成膜を行う。また、第１の成膜条件としては、第１の高周波電力と、前記第１の高周波電力よりも電力の大きい第２の高周波電力とを重畳印加し、第２の成膜条件としては、前記第１の成膜条件よりも電力の大きい第３の高周波電力と、第３の高周波電力よりも電力の小さい第４の高周波電力を印加する成膜条件に切り替えて引き続き微結晶半導体膜の成膜を行う。なお、第３の高周波電力の周波数は、第１の高周波電力と同じであり、第４の高周波電力の周波数は、第２の高周波電力と同じである。

第１の成膜条件での成膜速度よりも第２の成膜条件の成膜速度が速ければ特に限定されない。本実施の形態では、ＨＦ帯（３ＭＨｚ〜３０ＭＨｚ、代表的には１３．５６ＭＨｚ）の高周波電力とＶＨＦ帯（３０ＭＨｚ〜３００ＭＨｚ程度まで）の高周波電力を重畳印加して生成されるグロー放電プラズマを利用するプラズマＣＶＤ装置を用いる。図７にＨＦ帯の高周波電力と、ＶＨＦ帯の高周波電力を重畳させた場合の波形の一例を示す。

微結晶シリコン膜は、代表的には、ＳｉＨ_４、Ｓｉ_２Ｈ_６などの水素化珪素を水素で希釈してプラズマ生成することで成膜することができる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪素に対して水素の流量比を１２倍以上１０００倍以下、好ましくは５０倍以上２００倍以下、更に好ましくは１００倍とする。なお、水素化珪素の代わりに、ＳｉＨ_２Ｃｌ_２、ＳｉＨＣｌ_３、ＳｉＣｌ_４、ＳｉＦ_４等を用いることができる。

また、材料ガスにヘリウムを加えた場合、ヘリウムは２４．５ｅＶとすべての気体中で最も高いイオン化エネルギーを持ち、そのイオン化エネルギーよりも少し低い、約２０ｅＶの準位に準安定状態があるので、放電持続中においては、イオン化にはその差約４ｅＶしか必要としない。そのため放電開始電圧も全ての気体中最も低い値を示す。このような特性から、ヘリウムはプラズマを安定的に維持することができる。また、均一なプラズマを形成することができるので、微結晶シリコン膜を堆積する基板の面積が大きくなってもプラズマ密度の均一化を図る効果を奏する。

また、シラン等のガス中にＣＨ_４、Ｃ_２Ｈ_６などの炭素の水素化物、ＧｅＨ_４、ＧｅＦ_４などの水素化ゲルマニウム、フッ化ゲルマニウムを混合して、エネルギーバンド幅を１．５〜２．４ｅＶ、若しくは０．９〜１．１ｅＶに調節しても良い。シリコンに炭素又はゲルマニウムを加えるとＴＦＴの温度特性を変えることができる。

ここでは、第１の成膜条件は、シランは水素及び／又は希ガスで１００倍を超え２０００倍以下に希釈し、基板の加熱温度は１００℃以上３００℃未満、好ましくは１２０℃以上２２０℃以下とする。微結晶シリコンの成長を促進するためには１２０℃以上２２０℃以下で成膜を行うことが好ましい。

第１の成膜条件を終えた段階での断面図を図１（Ｂ）に示す。ゲート絶縁膜５２ｃ上には、成膜速度は低いが品質のよい微結晶半導体膜２３が成膜されている。この第１の成膜条件で得られる微結晶半導体膜２３の品質が、後に形成されるＴＦＴのオン電流増大および電界効果移動度の向上に寄与するため、膜中の酸素濃度が１×１０^１７／ｃｍ以下となるように十分酸素濃度を低減させることが重要である。また、上記手順により、酸素だけでなく、窒素、及び炭素が微結晶半導体膜の膜中に混入する濃度を低減することができるため、微結晶半導体膜がｎ型化になることを防止することができる。

次いで、上記第１の成膜条件から第２の成膜条件に変えて成膜速度を上げて微結晶半導体膜５３を成膜する。この段階での断面図が図１（Ｃ）に相当する。微結晶半導体膜５３の膜厚は、５０ｎｍ〜５００ｎｍ（好ましくは１００ｎｍ〜２５０ｎｍ）の厚さとすれば良い。なお、本実施の形態では、微結晶半導体膜５３の成膜時間は、第１の成膜条件で成膜が行われる第１の成膜期間と第２の成膜条件で成膜が行われる第２の成膜期間とを有する。なお、第１の成膜条件で得られる膜を第１の微結晶半導体膜と呼び、第２の成膜条件で得られる膜を第２の微結晶半導体膜と呼ぶこともできるが、成膜後に第１の微結晶半導体膜と第２の微結晶半導体膜の明確な界面を確認することは困難であるため、ここでは成膜途中で条件を変えて得られた積層膜を微結晶半導体膜として表記している。

本実施の形態において、第２の成膜条件は、シランは水素及び／又は希ガスで１２倍以上１００倍以下に希釈し、基板の加熱温度は１００℃以上４００℃未満、好ましくは２２０℃以下とする。本実施の形態においてはシランガスの流量を増やすことで、第２の成膜条件の成膜速度を第１の成膜条件よりも速くしたが特に限定されず、ＨＦ帯の高周波電力とＶＨＦ帯の高周波電力とを印加する条件を変更して第２の成膜条件の成膜速度を第１の成膜条件よりも速くしてもよい。例えば、第１の成膜条件では、図７に示すようにＨＦ帯の高周波電源の出力波形に、ＶＨＦ帯の高周波電源の出力波形が重畳する電力印加を行い、第２の成膜条件では、図８に示すようにＶＨＦ帯の高周波電力のオンオフを繰り返してパルス発振させて一部が重畳する波形として成膜を行ってもよい。

次いで、第２の成膜条件での微結晶シリコンの成膜が終了した後、次いで、シラン、水素などの材料ガス及び高周波電力の供給を止めて基板搬出２０５を行う。引き続き次の基板に対して成膜処理を行う場合には、基板搬入２０２の段階に戻り同じ処理が行われる。反応室内に付着した被膜や粉末を除去するには、クリーニング２０６を行う。

クリーニング２０６はＮＦ_３、ＳＦ_６に代表されるエッチングガスを導入してプラズマエッチングを行う。また、ＣｌＦ_３のようにプラズマを利用しなくてもエッチングが可能なガスを導入して行う。クリーニング２０６においては基板加熱用のヒータを切って、チャンバー内壁温度を下げて行うことが好ましい。エッチングによる反応副生成物の生成を抑えるためである。クリーニング２０６の終了後はプレコート２０１に戻り、次の基板に対して上述した同様の処理を行えば良い。

ここで、ゲート絶縁膜や微結晶シリコンの成膜に用いる複数の高周波電力が印加されるプラズマＣＶＤ装置の一構成例を図６に示す。

反応室１００はアルミニウム又はステンレスなど剛性のある素材で形成され、内部を真空排気できるように構成されている。反応室１００には第１の電極１０１と第２の電極１０２が備えられている。

第１の電極１０１には高周波電力供給手段１０３が連結され、第２の電極１０２は接地電位が与えられ、基板を載置できるように構成されている。第１の電極１０１は絶縁材１１６により反応室１００と絶縁分離され、高周波電力が漏洩しないように構成されている。なお、図６では、第１の電極１０１と第２の電極１０２について容量結合型（平行平板型）の構成を示しているが、異なる二以上の高周波電力を印加して反応室１００の内部にグロー放電プラズマを生成できるものであれば、誘導結合型など他の構成を適用することもできる。

高周波電力供給手段１０３は、第１の高周波電源１０４と第２の高周波電源１０５、及びそれらに対応して第１の整合器１０６と第２の整合器１０７が含まれている。第１の高周波電源１０４と第２の高周波電源１０５から出力される高周波電力は、共に第１の電極１０１に供給される。第１の整合器１０６又は第２の整合器１０７の出力側には、他方の高周波電力が流入しないように帯域通過フィルタを設けても良い。

第１の高周波電源１０４が供給する高周波電力は、概ね波長として１０ｍ以上の高周波が適用され、ＨＦ帯である３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚの周波数が適用される。第２の高周波電源１０５が供給する高周波電力は、ＶＨＦ帯の周波数であり概ね波長が１０ｍ未満、すなわち３０ＭＨｚ〜３００ＭＨｚの高周波電力が適用される。

第１の高周波電源１０４が供給する高周波電力の波長は、第１の電極１０１の１辺の長さの３倍以上を有し、第２の高周波電源１０５が供給する高周波の波長は、それよりも短い波長を適用する。表面定在波の影響が出ない高周波電力を第１の電極１０１に供給してグロー放電プラズマを生成し、ＶＨＦ帯に属する高周波電力を供給してグロー放電プラズマの高密度化を図ることで、長辺が２０００ｍｍを超える大面積基板に均質で膜質の良い薄膜を形成することが可能となる。

図７は第１の高周波電源１０４の高周波電力と、第２の高周波電源１０５の高周波電力を重畳させた場合の波形の一例を示す。ＨＦ帯（代表的には１３．５６ＭＨｚ）の周波数が適用される第１の高周波電源１０４の出力波形に、ＶＨＦ帯の周波数が適用される第２の高周波電源１０５の出力波形が重畳されることで、プラズマの高密度化を図り、表面定在波の影響を無くしてプラズマ密度の面内均一性を高めることができる。図８は第２の高周波電源１０５としてパルス発振する電源を用いる場合の一例を概念図として示している。ＶＨＦ帯の高周波電力をパルスで供給することで、成膜時において気相中で粉体が異常成長することを防ぐことができる。粉体の成長を抑えるためには、気体分子の平均滞留時間を考慮する必要があるが、パルスの発振周波数を概略１〜１００ｋＨｚとすれば良い。

第１の電極１０１はガス供給手段１０８にも連結されている。ガス供給手段１０８は、反応ガスが充填されるシリンダ１１０、圧力調整弁１１１、ストップバルブ１１２、マスフローコントローラ１１３などで構成されている。反応室１００内において、第１の電極１０１は基板と対向する面がシャワー板状に加工され、多数の細孔が設けられている。第１の電極１０１に供給される反応ガスは、この細孔から反応室１００内に供給される。

図９は第１の電極１０１の他の構成を示す。第１の電極１０１は、第１の高周波電源１０４から高周波電力が供給される第１の電極１０１ａと、第２の高周波電源１０５から高周波電力が供給される第１の電極１０１ｂに分離されている。第１の電極１０１ａと第１の電極１０１ｂは基板と対向する面は細孔が設けられると共に、櫛歯状にかみ合うように構成され、隣接するもの同士は接触しないように絶縁材１１６で分離されている。図９に示す構成は、図６で示す第１の電極１０１と置き換えることが可能であり、同様な効果を得ることができる。

反応室１００に接続される排気手段１０９は真空排気と、反応ガスを流す場合において反応室１００内を所定の圧力に保持するように制御する機能が含まれている。排気手段１０９の構成としては、バタフライバルブ１１７、コンダクタンスバルブ１１８、ターボ分子ポンプ１１９、ドライポンプ１２０などが含まれる。バタフライバルブ１１７とコンダクタンスバルブ１１８を並列に配置する場合には、バタフライバルブ１１７を閉じてコンダクタンスバルブ１１８を動作させることで、反応ガスの排気速度を制御して反応室１００の圧力を所定の範囲に保つことができる。また、コンダクタンスの大きいバタフライバルブ１１７を開くことで高真空排気が可能となる。

真空度として１０^−５Ｐａよりもさらに高真空にするために超高真空排気を行う場合には、クライオポンプ１２１を併用することが好ましい。ターボ分子ポンプを２台直列に連結して真空排気することも有効である。その他、到達真空度として超高真空まで排気する場合には、反応室１００の内壁を鏡面加工し、内壁からのガス放出を低減するためにベーキング用のヒータを設けても良い。

ヒータコントローラ１１５により温度制御される基板加熱ヒータ１１４は、第２の電極１０２に設けられている。基板加熱ヒータ１１４が第２の電極１０２内に設けられる場合、熱伝導加熱方式が採用される。例えば、基板加熱ヒータ１１４はシーズヒータで構成される。第１の電極１０１と第２の電極１０２の電極間隔は適宜変更できるようになっている。この間隔の調節は、反応室１００内で第２の電極１０２の高さ変更ができるようにベローズを用いて構成されている。

次いで、微結晶半導体膜５３の成膜後、大気に触れさせることなく基板を搬送し、微結晶半導体膜５３を成膜する真空チャンバーとは異なる真空チャンバーでバッファ層５４を成膜することが好ましい。バッファ層５４の真空チャンバーと別にすることで、微結晶半導体膜５３を成膜する真空チャンバーは基板導入前に超高真空にする専用チャンバーとすることができ、不純物汚染を極力抑え、且つ、超高真空に到達する時間を短縮することができる。超高真空に到達するためにベークを行う場合、チャンバー内壁温度が下がって安定になるまで時間がかかるため、特に有効である。また、真空チャンバーを別々とすることで、得ようとする膜質に合わせてそれぞれ高周波電力の周波数を異ならせることができる。

バッファ層５４は、水素、窒素、若しくはハロゲンを含む非晶質半導体膜を用いて形成する。水素化珪素の流量の１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質半導体膜を形成することができる。また、上記水素化珪素と窒素またはアンモニアとを用いることで、窒素を含む非晶質半導体膜を形成することができる。また、上記水素化珪素と、フッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ_２、Ｃｌ_２、Ｂｒ_２、Ｉ_２、ＨＦ、ＨＣｌ、ＨＢｒ、ＨＩ等）を用いることで、フッ素、塩素、臭素、またはヨウ素を含む非晶質半導体膜を形成することができる。なお、水素化珪素の代わりに、ＳｉＨ_２Ｃｌ_２、ＳｉＨＣｌ_３、ＳｉＣｌ_４、ＳｉＦ_４等を用いることができる。

また、バッファ層５４は、ターゲットに非晶質半導体を用いて水素、または希ガスでスパッタリングして非晶質半導体膜を形成することができる。このとき、アンモニア、窒素、またはＮ_２Ｏを雰囲気中に含ませることにより、窒素を含む非晶質半導体膜を形成することができる。また、雰囲気中にフッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ_２、Ｃｌ_２、Ｂｒ_２、Ｉ_２、ＨＦ、ＨＣｌ、ＨＢｒ、ＨＩ等）を含ませることにより、フッ素、塩素、臭素、またはヨウ素を含む非晶質半導体膜を形成することができる。

バッファ層５４は、結晶粒を含まない非晶質半導体膜で形成することが好ましい。このため、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、またはマイクロ波プラズマＣＶＤ法で形成する場合は、結晶粒を含まない非晶質半導体膜となるように、成膜条件を制御することが好ましい。勿論、プラズマの高密度化と、プラズマの表面定在波効果が生じないように均一化を図るため、バッファ層５４を図６のプラズマＣＶＤ装置を用いてＨＦ帯の高周波電力とＶＨＦ帯の高周波電力とを両方印加して成膜を行ってもよい。

バッファ層５４は、後のソース領域及びドレイン領域の形成プロセスにおいて、一部エッチングする。そのときに、微結晶半導体膜５３が露呈しないようにバッファ層５４の一部が残存する厚さで形成することが好ましい。代表的には、１００ｎｍ以上４００ｎｍ以下、好ましくは２００ｎｍ以上３００ｎｍ以下の厚さで形成する。薄膜トランジスタの印加電圧の高い（例えば１５Ｖ程度）表示装置、代表的には液晶表示装置において、バッファ層５４の膜厚を上記範囲に示すように厚く形成すると、耐圧が高くなり、薄膜トランジスタに高い電圧が印加されても、薄膜トランジスタが劣化することを回避することができる。

なお、バッファ層５４には、リンやボロン等の一導電型を付与する不純物が添加されていない。一導電型を付与する不純物が添加された半導体膜５５から不純物が微結晶半導体膜５３へ拡散しないように、バッファ層５４がバリア層として機能している。バッファ層５４を設けない場合、微結晶半導体膜５３と一導電型を付与する不純物が添加された半導体膜５５とが接してしまうと、後のエッチング工程や加熱処理により不純物が移動し、しきい値電圧制御が困難になる恐れがある。

さらにバッファ層５４を微結晶半導体膜５３の表面上に形成することで、微結晶半導体膜５３に含まれる結晶粒の表面の自然酸化を防止することが可能である。特に、非晶質半導体と微結晶粒が接する領域では、局部応力により亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、酸化珪素が形成されてしまう。

非晶質半導体膜であるバッファ層５４のエネルギーギャップが微結晶半導体膜５３に比べて大きく（非晶質半導体膜のエネルギーギャップは１．６〜１．８ｅＶ、微結晶半導体膜５３のエネルギーギャップは１．１〜１．５ｅＶ）、また抵抗が高く、移動度が低く、微結晶半導体膜５３の１／５〜１／１０である。このため、後に形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域と、微結晶半導体膜５３との間に形成されるバッファ層は高抵抗領域として機能し、微結晶半導体膜５３がチャネル形成領域として機能する。このため、薄膜トランジスタのオフ電流を低減することができる。当該薄膜トランジスタを表示装置のスイッチング素子として用いた場合、表示装置のコントラストを向上させることができる。

なお、微結晶半導体膜５３上に、プラズマＣＶＤ法によりバッファ層５４を３００℃以上４００℃未満の基板温度にて成膜することが好ましい。この成膜処理により水素が微結晶半導体膜５３に供給され、微結晶半導体膜５３を水素化したのと同等の効果が得られる。すなわち、微結晶半導体膜５３上にバッファ層５４を堆積することにより、微結晶半導体膜５３に水素を拡散させて、ダングリングボンドの終端を行うことができる。また、バッファ層５４の成膜時に微結晶半導体膜５３のアニールを行うこともでき、膜質を向上させることができる。特に第２の成膜条件で得られる膜は、第１の成膜条件に比べ成膜速度が速い一方、第１の成膜条件で得られる結晶性よりも低下する傾向にあるが、バッファ層の成膜時におけるアニールによって結晶性などの膜質を向上させることができる。また、バッファ層５４の成膜時にアニールを行うことによって、電圧印加を繰り返し行う信頼性試験におけるＴＦＴ特性の変動（閾値電圧の変動など）も抑え、アモルファスシリコン膜を主としてチャネル形成領域に用いるＴＦＴよりも信頼性の高いＴＦＴを得ることができる。

次いで、バッファ層５４の成膜後、大気に触れさせることなく基板を搬送し、バッファ層５４を成膜する真空チャンバーとは異なる真空チャンバーで一導電型を付与する不純物が添加された半導体膜５５を成膜することが好ましい。この段階での断面図が図１（Ｄ）に相当する。バッファ層５４を成膜する真空チャンバーとは異なる真空チャンバーで一導電型を付与する不純物が添加された半導体膜５５を成膜することでバッファ層の成膜時に一導電型を付与する不純物が混入しないようにすることができる。

一導電型を付与する不純物が添加された半導体膜５５は、ｎチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化珪素にＰＨ_３などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素にＢ_２Ｈ_６などの不純物気体を加えれば良い。一導電型を付与する不純物が添加された半導体膜５５は、微結晶半導体、または非晶質半導体で形成することができる。一導電型を付与する不純物が添加された半導体膜５５は２ｎｍ以上５０ｎｍ以下の厚さで形成する。一導電型を付与する不純物が添加された半導体膜の膜厚を、薄くすることでスループットを向上させることができる。

次いで、図２（Ａ）に示すように、一導電型を付与する不純物が添加された半導体膜５５上にレジストマスク５６を形成する。レジストマスク５６は、フォトリソグラフィ技術またはインクジェット法により形成する。ここでは、第２のフォトマスクを用いて、一導電型を付与する不純物が添加された半導体膜５５上に塗布されたレジストを露光現像して、レジストマスク５６を形成する。

次いで、レジストマスク５６を用いて微結晶半導体膜５３、バッファ層５４、及び導電型を付与する不純物が添加された半導体膜５５をエッチングして、図２（Ｂ）に示すように、微結晶半導体膜６１、バッファ層６２、及び一導電型を付与する不純物が添加された半導体膜６３を形成する。この後、レジストマスク５６を除去する。

微結晶半導体膜６１、バッファ層６２の端部側面が傾斜していることにより、バッファ層６２上に形成されるソース領域及びドレイン領域と微結晶半導体膜６１との間にリーク電流が生じること防止することが可能である。また、ソース電極及びドレイン電極と、微結晶半導体膜６１との間にリーク電流が生じるのを防止することが可能である。微結晶半導体膜６１及びバッファ層６２の端部側面の傾斜角度は、３０°〜９０°、好ましくは４５°〜８０°である。このような角度とすることで、段差形状によるソース電極またはドレイン電極の段切れを防ぐことができる。

次に、図２（Ｃ）に示すように、一導電型を付与する不純物が添加された半導体膜６３及びゲート絶縁膜５２ｃを覆うように導電膜として導電膜６５ａ〜６５ｃを形成する。導電膜６５ａ〜６５ｃは、アルミニウム、銅、若しくはシリコン、チタン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、一導電型を付与する不純物が添加された半導体膜と接する側の膜を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。ここでは、導電膜としては、導電膜６５ａ〜６５ｃ３層が積層した構造の導電膜を示し、導電膜６５ａ、６５ｃにモリブデン膜、導電膜６５ｂにアルミニウム膜を用いた積層導電膜や、導電膜６５ａ、６５ｃにチタン膜、導電膜６５ｂにアルミニウム膜を用いた積層導電膜を示す。導電膜６５ａ〜６５ｃは、スパッタリング法や真空蒸着法で形成する。

次に、図２（Ｄ）に示すように、導電膜６５ａ〜６５ｃ上に第３のフォトマスクを用いてレジストマスク６６を形成し、導電膜６５ａ〜６５ｃの一部をエッチングしてソース電極及びドレイン電極７１ａ〜７１ｃを形成する。導電膜６５ａ〜６５ｃをウエットエッチングすると、導電膜６５ａ〜６５ｃが選択的にエッチングされる。この結果、導電膜を等方的にエッチングするため、レジストマスク６６より面積の小さいソース電極及びドレイン電極７１ａ〜７１ｃを形成することができる。

次に、図３（Ａ）に示すように、レジストマスク６６を用いて一導電型を付与する不純物が添加された半導体膜６３をエッチングして、一対のソース領域及びドレイン領域７２を形成する。さらに、当該エッチング工程において、バッファ層６２の一部もエッチングする。一部エッチングされた、窪み（溝）が形成されたバッファ層をバッファ層７３と示す。ソース領域及びドレイン領域の形成工程と、バッファ層の窪み（溝）とを同一工程で形成することができる。バッファ層の窪み（溝）の深さをバッファ層の一番膜厚の厚い領域の１／２〜１／３とすることで、ソース領域及びドレイン領域の距離を離すことが可能であるため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。この後、レジストマスク６６を除去する。

特にドライエッチングなどで用いるプラズマに曝されるとレジストマスクは変質し、レジスト除去工程で完全には除去されず、残渣が残ることを防ぐためにバッファ層を５０ｎｍ程度エッチングする。レジストマスク６６は、導電膜６５ａ〜６５ｃの一部のエッチング処理と、ソース領域及びドレイン領域７２の形成時のエッチング処理の２回に用いられており、どちらもドライエッチングを用いる場合には、残渣が残りやすいため、残渣を完全に除去する際にエッチングされてもよいバッファ層の膜厚を厚く形成することは有効である。また、バッファ層７３は、ドライエッチングの際にプラズマダメージが微結晶半導体膜６１に与えられることを防止することもできる。

次に、図３（Ｂ）に示すように、ソース電極及びドレイン電極７１ａ〜７１ｃ、ソース領域及びドレイン領域７２、バッファ層７３、微結晶半導体膜６１、及びゲート絶縁膜５２ｃを覆う絶縁膜７６を形成する。絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂ、５２ｃと同じ成膜方法を用いて形成することができる。なお、絶縁膜７６は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。また、絶縁膜７６に窒化珪素膜を用いることで、バッファ層７３中の酸素濃度を５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下とすることができる。

図３（Ｂ）に示すように、ソース電極及びドレイン電極７１ａ〜７１ｃの端部と、ソース領域及びドレイン領域７２の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極７１ａ〜７１ｃの端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。また、ソース電極及びドレイン電極７１ａ〜７１ｃの端部と、ソース領域及びドレイン領域７２の端部は一致せずずれた形状であるため、ソース電極及びドレイン電極７１ａ〜７１ｃ及びソース領域及びドレイン領域７２の端部に電界が集中せず、ゲート電極と、ソース電極及びドレイン電極７１ａ〜７１ｃとの間でのリーク電流を防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。

以上の工程により、薄膜トランジスタ７４を形成することができる。

本実施の形態で示す薄膜トランジスタは、ゲート電極上にゲート絶縁膜、微結晶半導体膜、バッファ層、ソース領域及びドレイン領域、ソース電極及びドレイン電極が積層され、チャネル形成領域として機能する微結晶半導体膜の表面をバッファ層が覆う。また、バッファ層の一部には窪み（溝）が形成されており、当該窪み以外の領域がソース領域及びドレイン領域で覆われる。即ち、バッファ層に形成される窪みにより、ソース領域及びドレイン領域の距離が離れているため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。また、バッファ層の一部をエッチングすることにより窪みを形成するため、ソース領域及びドレイン領域の形成工程において発生するエッチング残渣を除去することができるため、残渣を介してソース領域及びドレイン領域にリーク電流（寄生チャネル）が発生することを回避することができる。

また、チャネル形成領域として機能する微結晶半導体膜とソース領域及びドレイン領域との間に、バッファ層が形成されている。また、微結晶半導体膜の表面がバッファ層で覆われている。高抵抗のバッファ層は、微結晶半導体膜と、ソース領域及びドレイン領域との間にまで延在しているため、薄膜トランジスタにリーク電流が発生することを低減することができると共に、高い電圧の印加による劣化を低減することができる。また、バッファ層と、微結晶半導体膜と、ソース領域及びドレイン領域は、全てゲート電極と重なる領域上に形成される。従って、ゲート電極の端部形状に影響されない構造と言える。ゲート電極を積層構造とした場合、下層としてアルミニウムを用いると、ゲート電極側面にアルミニウムが露出し、ヒロックが発生する恐れがあるが、さらにソース領域及びドレイン領域をゲート電極端部とも重ならない構成とすることで、ゲート電極側面と重なる領域でショートが発生することを防ぐことができる。また、微結晶半導体膜の表面に水素で表面が終端された非晶質半導体膜がバッファ層として形成されているため、微結晶半導体膜の酸化を防止することが可能であると共に、ソース領域及びドレイン領域の形成工程に発生するエッチング残渣が微結晶半導体膜に混入することを防ぐことができる。このため、電気特性が優れ、且つ耐圧に優れた薄膜トランジスタである。

また、薄膜トランジスタのチャネル長を短くすることができ、薄膜トランジスタの平面面積を縮小することができる。

次に、絶縁膜７６に第４のフォトマスクを用いて形成したレジストマスクを用いて絶縁膜７６の一部をエッチングしてコンタクトホールを形成し、当該コンタクトホールにおいてソース電極またはドレイン電極７１ｃに接する画素電極７７を形成する。なお、図３（Ｃ）は、図４の鎖線Ａ−Ｂの断面図に相当する。

図４に示すように、ソース領域及びドレイン領域７２の端部は、ソース電極及びドレイン電極７１ｃの端部の外側に位置することが分かる。また、バッファ層７３の端部はソース電極及びドレイン電極７１ｃ及びソース領域及びドレイン領域７２の端部の外側に位置する。また、ソース電極及びドレイン電極の一方はソース電極及びドレイン電極の他方を囲む形状（具体的には、Ｕ字型、Ｃ字型）である。このため、キャリアが移動する領域の面積を増加させることが可能であるため、電流量を増やすことが可能であり、薄膜トランジスタの面積を縮小することができる。また、ゲート電極上において、微結晶半導体膜、ソース電極及びドレイン電極が重畳されているため、ゲート電極の凹凸の影響が少なく、被覆率の低減及びリーク電流の発生を抑制することができる。なお、ソース電極またはドレイン電極の一方は、ソース配線またはドレイン配線としても機能する。

また、画素電極７７は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。

また、画素電極７７として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。

導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。

ここでは、画素電極７７としては、スパッタリング法によりインジウム錫酸化物膜を成膜した後、インジウム錫酸化物膜上にレジストを塗布する。次に、第５のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてインジウム錫酸化物膜をエッチングして画素電極７７を形成する。

以上により表示装置に用いることが可能な素子基板を形成することができる。

（実施の形態２）
本形態は実施の形態１で示されるＴＦＴを構成するゲート絶縁膜、微結晶半導体膜、ｎ＋層の成膜に適したマルチチャンバ方式のプラズマＣＶＤ装置の一例を示す。

図１０は複数の反応室を備えたマルチチャンバ方式のＣＶＤ装置の一例を示す。この装置は共通室１２３と、ロード／アンロード室１２２、第１反応室１００ａ、第２反応室１００ｂ、第３反応室１００ｃを備えた構成となっている。ロード／アンロード室１２２のカセット１２４に装填される基板は、共通室１２３の搬送機構１２６によって各反応室に搬出入される枚葉式の構成である。共通室１２３と各室の間にはゲートバルブ１２５が備えられ、各反応室で行われる処理が、相互に干渉しないように構成されている。

各反応室は形成する薄膜の種類によって区分されている。例えば、第１反応室１００ａはゲート絶縁膜などの絶縁膜を成膜し、第２反応室１００ｂはチャネルを形成する微結晶半導体層を成膜し、第３反応室１００ｃはバッファ層と、ソース及びドレインを形成する一導電型の不純物半導体層とを積層成膜する反応室として充当される。勿論、反応室の数はこれに限定されるわけではなく、必要に応じて任意に増減することができる。また、一の反応室で一の膜を成膜するようにしても良いし、一の反応室で複数の膜を成膜するように構成しても良い。

また、他の区分の例として、例えば、第１反応室１００ａはゲート絶縁膜などの絶縁膜を成膜し、第２反応室１００ｂはチャネルを形成する微結晶半導体層と、バッファ層とを積層成膜し、第３反応室１００ｃはソース及びドレインを形成する一導電型の不純物半導体層を成膜する反応室として充当してもよい。

各反応室には排気手段としてターボ分子ポンプ１１９とドライポンプ１２０が接続されている。排気手段はこれらの真空ポンプの組み合わせに限定されるものではなく、概略１０^−５Ｐａから１０^−１Ｐａの真空度にまで排気できるものであれば他の真空ポンプを適用することができる。また、微結晶半導体膜を形成する第２反応室１００ｂは超高真空まで真空排気するものとして、クライオポンプ１２１が連結されている。排気手段と各反応室との間にはバタフライバルブ１１７が設けられており、これによって真空排気を遮断させることができ、コンダクタンスバルブ１１８によって排気速度を制御して、それぞれの反応室の圧力を調節することができる。また、図１０に示す排気手段の組み合わせは一例であって特に限定されない。

ガス供給手段１０８は半導体材料ガス若しくは希ガスなどプロセスに用いるガスが充填されるシリンダ１１０、ストップバルブ１１２、マスフローコントローラ１１３などで構成されている。ガス供給手段１０８ｇは第１反応室１００ａに接続され、ゲート絶縁膜を成膜するためのガスを供給する。ガス供給手段１０８ｉは第２反応室１００ｂに接続され、微結晶半導体膜用のガスを供給する。ガス供給手段１０８ｎは第３反応室１００ｃに接続され、例えばｎ型半導体膜用のガスを供給する。ガス供給手段１０８ａはアルゴンを供給し、ガス供給手段１０８ｆは反応室内のクリーニングに用いるエッチングガスを供給する系統であり、これらは各反応室共通のラインとして構成されている。

各反応室にはグロー放電プラズマを形成するための高周波電力供給手段１０３が連結されている。高周波電力供給手段１０３は高周波電源と整合器が含まれる。この場合、実施の形態１と同様に、第１の高周波電源１０４と第２の高周波電源１０５、第１の整合器１０６と第２の整合器１０７で構成することにより、均一性の良い薄膜を形成することができる。プラズマＣＶＤ装置の構成を、各種ガラス基板のサイズ（第１世代と呼ばれる３００ｍｍ×４００ｍｍ、第２世代の４００ｍｍ×５００ｍｍ、第３世代の５５０ｍｍ×６５０ｍｍ、第４世代の７３０ｍｍ×９２０ｍｍ、第５世代の１０００ｍｍ×１２００ｍｍ、第６世代の２４５０ｍｍ×１８５０ｍｍ、第７世代の１８７０ｍｍ×２２００ｍｍ、第８世代の２０００ｍｍ×２４００ｍｍ、第９世代の２４５０ｍｍ×３０５０ｍｍ、第１０世代の２８５０ｍｍ×３０５０ｍｍなど）に合わせれば、どのようなサイズの基板に対しても均一性の良い薄膜を形成することができる。

本形態で示すように、図１０で示す反応室を複数個用い、共通室で連結することにより複数の異なる層を大気に触れさせることなく積層することが可能となる。

本実施の形態は実施の形態１と自由に組み合わせることができる。

（実施の形態３）
本実施の形態では、実施の形態２に示した図１０と異なるマルチチャンバ方式のＣＶＤ装置を用いる薄膜トランジスタの作製工程について、図１１を用いて説明する。図１０は、３つの反応室を備えた装置であるのに対し、図１１は、４つの反応室を備えたマルチチャンバ方式のＣＶＤ装置の上面図である。

図１１は、図１０のマルチチャンバ方式のＣＶＤ装置の構成に、第４反応室１００ｄを追加した構成である。図１１において図１０と同一の部分は同じ符号とし、詳細な説明をここでは省略する。また、図１１に示す排気手段の組み合わせは一例であって特に限定されない。

第４反応室１００ｄには、ガス供給手段１０８ｂが連結されている。その他、高周波電力供給手段、排気手段の構成は図１０と同様である。各反応室は形成する薄膜の種類によって使い分けることが可能である。例えば、第１反応室１００ａはゲート絶縁膜などの絶縁膜を成膜し、第２反応室１００ｂはチャネルを形成する微結晶半導体層を成膜し、第４反応室１００ｄではチャネル形成用の半導体層を保護するバッファ層を形成し、第３反応室１００ｃはソース及びドレインを形成する一導電型の不純物半導体層を成膜する反応室として用いることができる。それぞれの薄膜は最適な成膜温度（基板温度とも呼ぶ）があるので、反応室を個別に分けておくことで成膜温度を管理することが容易となる。さらに、同じ膜種を繰り返し成膜することができるので前に形成された膜に起因する残留不純物の影響を排除することができる。

また、図１１において第２反応室１００ｂには、第１の高周波電力の投入と、第２の高周波電力の投入を制御するスイッチ１２７を設けている。スイッチ１２７のオンオフを切り替えることで、重畳させる出力波形を変更することができ、例えば、スイッチ１２７が両方オン状態であれば、図７の出力波形を示し、一方がオンオフを繰り返すと、図８に示す出力波形となる。

このようにスイッチ１２７を設けることで、成膜条件の調節の幅を広げることができる。例えば、第１の高周波電力と、第２の高周波電力の両方を印加して、微結晶半導体膜を形成した後、一方の高周波電力を印加してバッファ層を積層することもできる。

本実施の形態は実施の形態１または実施の形態２と自由に組み合わせることができる。

（実施の形態４）
実施の形態１とは異なる薄膜トランジスタの作製方法について、図１２乃至図１６を用いて説明する。ここでは、上記実施の形態１よりフォトマスク数を削減することが可能なプロセスを用いて薄膜トランジスタを作製する工程について示す。

実施の形態１に示した図１（Ａ）と同様に、基板５０上に導電膜を形成し、導電膜上にレジストを塗布し、第１のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて導電膜の一部をエッチングして、ゲート電極５１を形成する。ここでは実施の形態１とは異なり、導電膜単層の例を示す。次に、ゲート電極５１上に、図６に示すプラズマＣＶＤ装置を用いてゲート絶縁膜５２ａ、５２ｂ、５２ｃを順に形成する。

次に、実施の形態１に示した図１（Ｂ）と同様に、第１の成膜条件で微結晶半導体膜２３を形成する。引き続き、同じチャンバーで第２の成膜条件で成膜を行って、実施の形態１に示した図１（Ｃ）と同様に、図６に示すプラズマＣＶＤ装置を用いて微結晶半導体膜５３を形成する。次に、実施の形態１に示した図１（Ｄ）と同様に、微結晶半導体膜５３上に、バッファ層５４、一導電型を付与する不純物が添加された半導体膜５５を順に形成する。

次に、一導電型を付与する不純物が添加された半導体膜５５上に導電膜６５ａ〜６５ｃを形成する。次に、図１３（Ａ）に示すように、導電膜６５ａ上にレジスト８０を塗布する。

レジスト８０は、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。

次に、第２のフォトマスクとして多階調マスク５９を用いて、レジスト８０に光を照射して、レジスト８０を露光する。

ここで、多階調マスク５９を用いた露光について、図１２を用いて説明する。

多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行うことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、フォトマスクの枚数を削減することが可能である。

多階調マスクの代表例としては、図１２（Ａ）に示すようなグレートーンマスク５９ａ、図１２（Ｃ）に示すようなハーフトーンマスク５９ｂがある。

図１２（Ａ）に示すように、グレートーンマスク５９ａは、透光性を有する基板１６３及びその上に形成される遮光部１６４並びに回折格子１６５で構成される。遮光部１６４においては、光の透過率が０％である。一方、回折格子１６５はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子１６５は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。

透光性を有する基板１６３は、石英等の透光性を有する基板を用いることができる。遮光部１６４及び回折格子１６５は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。

グレートーンマスク５９ａに露光光を照射した場合、図１２（Ｂ）に示すように、遮光部１６４においては、光の透過率１６６は０％であり、遮光部１６４及び回折格子１６５が設けられていない領域では光の透過率１６６は１００％である。また、回折格子１６５においては、１０〜７０％の範囲で調整可能である。回折格子１６５における光の透過率の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。

図１２（Ｃ）に示すように、ハーフトーンマスク５９ｂは、透光性を有する基板１６３及びその上に形成される半透過部１６７並びに遮光部１６８で構成される。半透過部１６７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部１６８は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。

ハーフトーンマスク５９ｂに露光光を照射した場合、図１２（Ｄ）に示すように、遮光部１６８においては、光の透過率１６９は０％であり、遮光部１６８及び半透過部１６７が設けられていない領域では光の透過率１６９は１００％である。また、半透過部１６７においては、１０〜７０％の範囲で調整可能である。半透過部１６７に於ける光の透過率は、半透過部１６７の材料により調整可能である。

多階調マスクを用いて露光した後、現像することで、図１３（Ｂ）に示すように、膜厚の異なる領域を有するレジストマスク８１を形成することができる。

次に、レジストマスク８１により、微結晶半導体膜５３、バッファ層５４、一導電型を付与する不純物が添加された半導体膜５５、及び導電膜６５ａ〜６５ｃをエッチングし分離する。この結果、図１４（Ａ）に示すような、微結晶半導体膜６１、バッファ層６２、一導電型を付与する不純物が添加された半導体膜６３、及び導電膜８５ａ〜８５ｃを形成することができる。なお、図１４（Ａ）は図１６（Ａ）のＡ−Ｂにおける断面図に相当する（但しレジストマスク８６を除く）。

次に、レジストマスク８１をアッシングする。この結果、レジストの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のレジスト（ゲート電極５１の一部と重畳する領域）は除去され、図１４（Ａ）に示すように、分離されたレジストマスク８６を形成することができる。

次に、レジストマスク８６を用いて、導電膜８５ａ〜８５ｃをエッチングし分離する。この結果、図１４（Ｂ）に示すような、一対のソース電極及びドレイン電極９２ａ〜９２ｃを形成することができる。レジストマスク８６を用いて導電膜８５ａ〜８５ｃをウエットエッチングすると、導電膜８５ａ〜８５ｃの端部が選択的にエッチングされる。この結果、導電膜を等方的にエッチングするため、レジストマスク８６より面積の小さいソース電極及びドレイン電極９２ａ〜９２ｃを形成することができる。

次に、レジストマスク８６を用いて、一導電型を付与する不純物が添加された半導体膜６３をエッチングして、一対のソース領域及びドレイン領域８８を形成する。なお、当該エッチング工程において、バッファ層６２の一部もエッチングする。一部エッチングされたバッファ層をバッファ層８７と示す。なお、バッファ層８７には凹部が形成される。ソース領域及びドレイン領域の形成工程と、バッファ層の窪み（溝）とを同一工程で形成することができる。ここでは、バッファ層８７の一部が、レジストマスク８１と比較して面積が縮小したレジストマスク８６で一部エッチングされたため、ソース領域及びドレイン領域８８の外側にバッファ層８７が突出した形状となる。この後、レジストマスク８６を除去する。また、ソース電極及びドレイン電極９２ａ〜９２ｃの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれており、ソース電極及びドレイン電極９２ａ〜９２ｃの端部の外側に、ソース領域及びドレイン領域８８の端部が形成される。

なお、図１４（Ｃ）は、図１６（Ｂ）のＡ−Ｂの断面図に相当する。図１６（Ｂ）に示すように、ソース領域及びドレイン領域８８の端部は、ソース電極及びドレイン電極９２ｃの端部の外側に位置することが分かる。また、バッファ層８７の端部はソース電極及びドレイン電極９２ｃ及びソース領域及びドレイン領域８８の端部の外側に位置する。また、ソース電極及びドレイン電極の一方はソース領域及びドレイン領域の他方を囲む形状（具体的には、Ｕ字型、Ｃ字型）である。このため、キャリアが移動する領域の面積を増加させることが可能であるため、電流量を増やすことが可能であり、薄膜トランジスタの面積を縮小することができる。また、ゲート電極上において、微結晶半導体膜、ソース電極及びドレイン電極が重畳されているため、ゲート電極の凹凸の影響が少なく、被覆率の低減及びリーク電流の発生を抑制することができる。なお、ソース電極またはドレイン電極の一方は、ソース配線またはドレイン配線としても機能する。

図１４（Ｃ）に示すように、ソース電極及びドレイン電極９２ａ〜９２ｃの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極９２ａ〜９２ｃの端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。また、ソース電極及びドレイン電極９２ａ〜９２ｃの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれた形状であるため、ソース電極及びドレイン電極９２ａ〜９２ｃ及びソース領域及びドレイン領域８８の端部に電界が集中せず、ゲート電極５１と、ソース電極及びドレイン電極９２ａ〜９２ｃとの間でのリーク電流を防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製することができる。

以上の工程により、薄膜トランジスタ８３を形成することができる。また、２枚のフォトマスクを用いて薄膜トランジスタを形成することができる。

次に、図１５（Ａ）に示すように、ソース電極及びドレイン電極９２ａ〜９２ｃ、ソース領域及びドレイン領域８８、バッファ層８７、微結晶半導体膜９０、及びゲート絶縁膜５２ｃ上に絶縁膜７６を形成する。絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂ、５２ｃと同じ作製方法で形成することができる。

次に、第３のフォトマスクを用いて形成したレジストマスクを用いて絶縁膜７６の一部をエッチングしてコンタクトホールを形成する。次に、当該コンタクトホールにおいてソース電極またはドレイン電極９２ｃに接する画素電極７７を形成する。ここでは、画素電極７７としては、スパッタリング法によりインジウム錫酸化物膜を成膜した後、インジウム錫酸化物膜上にレジストを塗布する。次に、第４のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてインジウム錫酸化物膜をエッチングして画素電極７７を形成する。なお、図１５（Ｂ）は、図１６（Ｃ）のＡ−Ｂの断面図に相当する。

以上により、多階調マスクを用いてマスク数を減らし、表示装置に用いることが可能な素子基板を形成することができる。

また、本実施の形態は、実施の形態１乃至３のいずれか一と自由に組み合わせることができる。

（実施の形態５）
本実施の形態では、表示装置の一形態として、実施の形態１で示す薄膜トランジスタを有する液晶表示装置について、以下に示す。

はじめにＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について示す。ＶＡ型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置について説明する。

図１８及び図１９は、それぞれ画素電極及び対向電極を示している。なお、図１８は画素電極が形成される基板側の平面図であり、図中に示す切断線Ａ−Ｂに対応する断面構造を図１７に表している。また、図１９は対向電極が形成される基板側の平面図である。以下の説明ではこれらの図を参照して説明する。

図１７は、ＴＦＴ６２８とそれに接続する画素電極６２４、及び保持容量部６３０が形成された基板６００と、対向電極６４０等が形成される対向基板６０１とが重ね合わせられ、液晶が注入された状態を示している。

対向基板６０１においてスペーサ６４２が形成される位置には、遮光膜６３２、第１の着色膜６３４、第２の着色膜６３６、第３着色膜６３８、対向電極６４０が形成されている。この構造により、液晶の配向を制御するための突起６４４とスペーサ６４２の高さを異ならせている。画素電極６２４上には配向膜６４８が形成され、同様に対向電極６４０上にも配向膜６４６が形成されている。この間に液晶層６５０が形成されている。

スペーサ６４２はここでは柱状スペーサを用いて示したがビーズスペーサを散布してもよい。さらには、スペーサ６４２を基板６００上に形成される画素電極６２４上に形成してもよい。

基板６００上には、ＴＦＴ６２８とそれに接続する画素電極６２４、及び保持容量部６３０が形成される。画素電極６２４は、ＴＦＴ６２８、配線、及び保持容量部６３０を覆う絶縁膜６２０、絶縁膜を覆う第３絶縁膜６２２をそれぞれ貫通するコンタクトホール６２３で、配線６１８と接続する。ＴＦＴ６２８は実施の形態１で示す薄膜トランジスタを適宜用いることができる。また、保持容量部６３０は、ＴＦＴ６２８のゲート配線６０２と同様に形成した第１の容量配線６０４と、ゲート絶縁膜６０６と、配線６１６、６１８と同様に形成した第２の容量配線６１７で構成される。

画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、液晶素子が形成されている。

図１８に基板６００上の構造を示す。画素電極６２４は実施の形態１で示した材料を用いて形成する。画素電極６２４にはスリット６２５を設ける。スリット６２５は液晶の配向を制御するためのものである。

図１８に示すＴＦＴ６２９とそれに接続する画素電極６２６及び保持容量部６３１は、それぞれＴＦＴ６２８、画素電極６２４及び保持容量部６３０と同様に形成することができる。ＴＦＴ６２８とＴＦＴ６２９は共に配線６１６と接続している。この液晶パネルの画素（ピクセル）は、画素電極６２４と画素電極６２６により構成されている。画素電極６２４と画素電極６２６はサブピクセルである。

図１９に対向基板側の構造を示す。遮光膜６３２上に対向電極６４０が形成されている。対向電極６４０は、画素電極６２４と同様の材料を用いて形成することが好ましい。対向電極６４０上には液晶の配向を制御する突起６４４が形成されている。また、遮光膜６３２の位置に合わせてスペーサ６４２が形成されている。

この画素構造の等価回路を図２０に示す。ＴＦＴ６２８とＴＦＴ６２９は、共にゲート配線６０２、配線６１６と接続している。この場合、容量配線６０４と容量配線６０５の電位を異ならせることで、液層素子６５１と液晶素子６５２の動作を異ならせることができる。すなわち、容量配線６０４と容量配線６０５の電位を個別に制御することにより液晶の配向を精密に制御して視野角を広げている。

スリット６２５を設けた画素電極６２４に電圧を印加すると、スリット６２５の近傍には電界の歪み（斜め電界）が発生する。このスリット６２５と、対向基板６０１側の突起６４４とを交互に咬み合うように配置することで、斜め電界が効果的に発生させて液晶の配向を制御することで、液晶が配向する方向を場所によって異ならせている。すなわち、マルチドメイン化して液晶パネルの視野角を広げている。

次に、上記とは異なるＶＡ型の液晶表示装置について、図２１乃至図２４を用いて説明する。

図２１と図２２は、ＶＡ型液晶パネルの画素構造を示している。図２２は基板６００の平面図であり、図中に示す切断線Ｙ−Ｚに対応する断面構造を図２１に表している。以下の説明ではこの両図を参照して説明する。

この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にＴＦＴが接続されている。各ＴＦＴは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立して制御する構成を有している。

画素電極６２４はコンタクトホール６２３において、配線６１８でＴＦＴ６２８と接続している。また、画素電極６２６はコンタクトホール６２７において、配線６１９でＴＦＴ６２９と接続している。ＴＦＴ６２８のゲート配線６０２と、ＴＦＴ６２９のゲート配線６０３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能する配線６１６は、ＴＦＴ６２８とＴＦＴ６２９で共通に用いられている。ＴＦＴ６２８とＴＦＴ６２９は実施の形態１で示す薄膜トランジスタを適宜用いることができる。

画素電極６２４と画素電極６２６の形状は異なっており、スリット６２５によって分離されている。Ｖ字型に広がる画素電極６２４の外側を囲むように画素電極６２６が形成されている。画素電極６２４と画素電極６２６に印加する電圧のタイミングを、ＴＦＴ６２８及びＴＦＴ６２９により異ならせることで、液晶の配向を制御している。この画素構造の等価回路を図２４に示す。ＴＦＴ６２８はゲート配線６０２と接続し、ＴＦＴ６２９はゲート配線６０３と接続している。ゲート配線６０２とゲート配線６０３は異なるゲート信号を与えることで、ＴＦＴ６２８とＴＦＴ６２９の動作タイミングを異ならせることができる。

対向基板６０１には、遮光膜６３２、第２の着色膜６３６、対向電極６４０が形成されている。また、第２の着色膜６３６と対向電極６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いでいる。図２３に対向基板側の構造を示す。対向電極６４０は異なる画素間で共通化されている電極であるが、スリット６４１が形成されている。このスリット６４１と、画素電極６２４及び画素電極６２６側のスリット６２５とを交互に咬み合うように配置することで、斜め電界が効果的に発生させて液晶の配向を制御することができる。これにより、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。

画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、第１の液晶素子が形成されている。また、画素電極６２６と液晶層６５０と対向電極６４０が重なり合うことで、第２の液晶素子が形成されている。また、一画素に第１の液晶素子と第２の液晶素子が設けられたマルチドメイン構造である。

次に、横電界方式の液晶表示装置について示す。横電界方式は、セル内の液晶分子に対して水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によれば、視野角を約１８０度にまで広げることができる。以下の説明では、横電界方式を採用する液晶表示装置について説明する。

図２５は、ＴＦＴ６２８とそれに接続する画素電極６２４が形成された基板６００と、対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には遮光膜６３２、第２の着色膜６３６、平坦化膜６３７などが形成されている。画素電極は基板６００側に有るので、対向基板６０１側には設けられていない。基板６００と対向基板６０１の間に液晶層６５０が形成されている。

基板６００上には、第１の画素電極６０７及び第１の画素電極６０７に接続する容量配線６０４、並びに及び実施の形態１で示すＴＦＴ６２８が形成される。第１の画素電極６０７は、実施の形態１で示す画素電極７７と同様の材料を用いることができる。また、第１の画素電極６０７は略画素の形状に区画化した形状で形成する。なお、第１の画素電極６０７及び容量配線６０４上にはゲート絶縁膜６０６が形成される。

ＴＦＴ６２８の配線６１６、配線６１８がゲート絶縁膜６０６上に形成される。配線６１６は液晶パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると同時に、ソース領域６１０と接続し、ソース及びドレインの一方の電極となる。配線６１８はソース及びドレインの他方の電極となり、第２の画素電極６２４と接続する配線である。

配線６１６、配線６１８上に第２の絶縁膜６２０が形成される。また、絶縁膜６２０上には、絶縁膜６２０に形成されるコンタクトホールにおいて、配線６１８に接続する第２の画素電極６２４が形成される。画素電極６２４は実施の形態１で示した画素電極７７と同様の材料を用いて形成する。

このようにして、基板６００上にＴＦＴ６２８とそれに接続する第２の画素電極６２４が形成される。なお、保持容量は第１の画素電極６０７と第２の画素電極６２４の間で形成している。

図２６は、画素電極の構成を示す平面図である。第２の画素電極６２４にはスリット６２５が設けられる。スリット６２５は液晶の配向を制御するためのものである。この場合、電界は第１の画素電極６０７と第２の画素電極６２４の間で発生する。第１の画素電極６０７と第２の画素電極６２４の間にはゲート絶縁膜６０６が形成されているが、ゲート絶縁膜６０６の厚さは５０〜２００ｎｍであり、２〜１０μｍである液晶層の厚さと比較して十分薄いので、基板６００と平行な方向（水平方向）に電界が発生する。この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広がることとなる。また、第１の画素電極６０７と第２の画素電極６２４は共に透光性の電極であるので、開口率を向上させることができる。

次に、横電界方式の液晶表示装置の他の一例について示す。

図２７と図２８は、ＩＰＳ型の液晶表示装置の画素構造を示している。図２８は平面図であり、図中に示す切断線Ａ−Ｂに対応する断面構造を図２７に表している。以下の説明ではこの両図を参照して説明する。

図２７は、ＴＦＴ６２８とそれに接続する画素電極６２４が形成された基板６００と、対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には遮光膜６３２、第２の着色膜６３６、平坦化膜６３７などが形成されている。画素電極は基板６００側にあるので、対向基板６０１側には設けられていない。基板６００と対向基板６０１の間に液晶層６５０が形成されている。

基板６００上には、共通電位線６０９、及び実施の形態１で示すＴＦＴ６２８が形成される。共通電位線６０９は薄膜トランジスタ６２８のゲート配線６０２と同時に形成することができる。また、画素電極６２４は略画素の形状に区画化した形状で形成する。

ＴＦＴ６２８の配線６１６、配線６１８がゲート絶縁膜６０６上に形成される。配線６１６は液晶パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると同時に、ソース領域６１０と接続し、ソース及びドレインの一方の電極となる。配線６１８はソース及びドレインの他方の電極となり、画素電極６２４と接続する配線である。

配線６１６、配線６１８上に第２の絶縁膜６２０が形成される。また、絶縁膜６２０上には、絶縁膜６２０に形成されるコンタクトホール６２３において、配線６１８に接続する画素電極６２４が形成される。画素電極６２４は実施の形態１で示した画素電極７７と同様の材料を用いて形成する。なお、図２８に示すように、画素電極６２４は、共通電位線６０９と同時に形成した櫛形の電極と横電界が発生するように形成される。また、画素電極６２４の櫛歯の部分が共通電位線６０９と同時に形成した櫛形の電極と交互に咬み合うように形成される。

画素電極６２４に印加される電位と共通電位線６０９の電位との間に電界が生じると、この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコントラストなどの影響は少なく、視野角が広がることとなる。

このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極６２４が形成される。保持容量は共通電位線６０９と容量電極６１５の間にゲート絶縁膜６０６を設け、それにより形成している。容量電極６１５と画素電極６２４はコンタクトホール６３３を介して接続されている。

次に、ＴＮ型の液晶表示装置の形態について示す。

図２９と図３０は、ＴＮ型の液晶表示装置の画素構造を示している。図３０は平面図であり、図中に示す切断線Ａ−Ｂに対応する断面構造を図２９に表している。以下の説明ではこの両図を参照して説明する。

画素電極６２４はコンタクトホール６２３により、配線６１８でＴＦＴ６２８と接続している。データ線として機能する配線６１６は、ＴＦＴ６２８と接続している。ＴＦＴ６２８は実施の形態１に示すＴＦＴのいずれかを適用することができる。

画素電極６２４は、実施の形態１で示す画素電極７７を用いて形成されている。

対向基板６０１には、遮光膜６３２、第２の着色膜６３６、対向電極６４０が形成されている。また、第２の着色膜６３６と対向電極６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いでいる。液晶層６５０は画素電極６２４と対向電極６４０の間に形成されている。

画素電極６２４と液晶６５０と対向電極６４０が重なり合うことで、液晶素子が形成されている。

また、基板６００または対向基板６０１にカラーフィルタや、ディスクリネーションを防ぐための遮蔽膜（ブラックマトリクス）などが形成されていても良い。また、基板６００の薄膜トランジスタが形成されている面とは逆の面に偏光板を貼り合わせ、また対向基板６０１の対向電極６４０が形成されている面とは逆の面に、偏光板を貼り合わせておく。

対向電極６４０は、画素電極６２４と同様の材料を適宜用いることができる。画素電極６２４と液晶６５０と対向電極６４０が重なり合うことで、液晶素子が形成されている。

以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装置は、オフ電流が少なく、電気特性が優れ、信頼性の高い薄膜トランジスタを用いているため、コントラストが高く、視認性の高い液晶表示装置である。また、図６に示すプラズマＣＶＤ装置を用い、表面定在波の影響が出ない高周波電力とＶＨＦ帯に属する高周波電力を供給してプラズマを生成することで、長辺が２０００ｍｍを超える大面積基板に均質で膜質の良い薄膜を得ることができ、液晶表示装置の電気特性バラツキを抑え、大量生産を行うことができる。

（実施の形態６）
本実施の形態では、表示装置の一形態である発光装置について、図１３乃至図１５、図３１、及び図３２を用いて説明する。発光装置としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。

有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。

無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。また、発光素子の駆動を制御する薄膜トランジスタとして、実施の形態１の薄膜トランジスタを用いて示す。実施の形態１により得られる薄膜トランジスタを用いた発光装置は、薄膜トランジスタの閾値の変動を抑制することが可能であり、信頼性の向上に繋がる。特に、発光装置で用いる薄膜トランジスタは直流駆動させるため、ゲート絶縁膜を３層構造とし、１層目を窒化珪素膜、２層目を酸化窒化珪素膜、３層目を窒化珪素膜とした実施の形態１の薄膜トランジスタは、主に２層目の酸化窒化珪素膜で閾値のドリフトを抑制することができる。

図１３乃至図１５の工程を経て、図３１に示すように基板５０上に薄膜トランジスタ８３を形成し、薄膜トランジスタ８３上に保護膜として機能する絶縁膜８７を形成する。また、駆動回路１２にも薄膜トランジスタ８４を形成する。薄膜トランジスタ８４は、画素部１１の薄膜トランジスタ８３と同じ工程で作製することができる。次に、絶縁膜８７上に平坦化膜９３を形成し、平坦化膜９３上に薄膜トランジスタ８３のソース電極またはドレイン電極に接続する画素電極９４を形成する。

平坦化膜９３は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサンを用いて形成することが好ましい。

図３１（Ａ）では画素部１１の薄膜トランジスタがｎ型であるので、画素電極９４として、陰極を用いるのが望ましいが、逆にｐ型の場合は陽極を用いるのが望ましい。具体的には、陰極としては、仕事関数が小さい公知の材料、例えば、カルシウム、アルミニウム、フッ化カルシウム、マグネシウム銀合金、リチウムアルミニウム合金等を用いることができる。

次に図３１（Ｂ）に示すように、平坦化膜９３及び画素電極９４の端部上に、隔壁９１を形成する。隔壁９１は開口部を有しており、該開口部において画素電極９４が露出している。隔壁９１は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、画素電極上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。

次に、隔壁９１の開口部において画素電極９４と接するように、発光層９５を形成する。発光層９５は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。

そして発光層９５を覆うように、陽極を用いた共通電極９６を形成する。共通電極９６は、実施の形態１に画素電極７７として列挙した透光性を有する導電性材料を用いた透光性導電膜で形成することができる。共通電極９６として上記透光性導電膜の他に、窒化チタン膜またはチタン膜を用いても良い。図３１（Ｂ）では、共通電極９６としインジウム錫酸化物を用いている。隔壁９１の開口部において、画素電極９４と発光層９５と共通電極９６が重なり合うことで、発光素子９８が形成されている。この後、発光素子９８に酸素、水素、水分、二酸化炭素等が侵入しないように、共通電極９６及び隔壁９１上に保護膜９７を形成することが好ましい。保護膜９７としては、窒化珪素膜、窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。

さらに、実際には、図３１（Ｂ）まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。

次に、発光素子の構成について、図３２を用いて説明する。ここでは、駆動用ＴＦＴがｎ型の場合を例に挙げて、画素の断面構造について説明する。

発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造の発光素子にも適用することができる。

上面射出構造の発光素子について図３２（Ａ）を用いて説明する。

図３２（Ａ）に、駆動用ＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図３２（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦＴ７００１が電気的に接続されており、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、カルシウム、アルミニウム、フッ化カルシウム、マグネシウム銀合金、リチウムアルミニウム合金等が望ましい。そして発光層７００４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いても良い。

陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に相当する。図３２（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、白抜きの矢印で示すように陽極７００５側に射出する。

次に、下面射出構造の発光素子について図３２（Ｂ）を用いて説明する。駆動用ＴＦＴ７０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図３２（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された透光性を有する導電性材料７０１７上に、発光素子７０１２の陰極７０１３が成膜されており、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜が成膜されていてもよい。陰極７０１３は、図３２（Ａ）の場合と同様に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０１３として用いることができる。そして発光層７０１４は、図３２（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図３２（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料添加した樹脂等を用いることもできる。

陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２に相当する。図３２（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、白抜きの矢印で示すように陰極７０１３側に射出する。

次に、両面射出構造の発光素子について、図３２（Ｃ）を用いて説明する。図３２（Ｃ）では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電性材料７０２７上に、発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、陽極７０２５が順に積層されている。陰極７０２３は、図３２（Ａ）の場合と同様に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として用いることができる。そして発光層７０２４は、図３２（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０２５は、図３２（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。

陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０２２に相当する。図３２（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光は、白抜きの矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。

なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。

なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接続されている構成であってもよい。

なお本実施の形態で示す発光装置は、図３２に示した構成に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。

以上の工程により、発光装置を作製することができる。本実施の形態の発光装置は、オフ電流が少なく、電気特性が優れ、信頼性の高い薄膜トランジスタを用いているため、コントラストが高く、視認性の高い発光装置である。また、図６に示すプラズマＣＶＤ装置を用い、表面定在波の影響が出ない高周波電力とＶＨＦ帯に属する高周波電力を供給してプラズマを生成することで、長辺が２０００ｍｍを超える大面積基板に均質で膜質の良い薄膜を得ることができ、発光装置の電気特性バラツキを抑え、大量生産を行うことができる。

（実施の形態７）
本発明の表示装置の一形態である表示パネルの構成について、以下に示す。

図３３（Ａ）に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成された画素部６０１２と接続している表示パネルの形態を示す。画素部６０１２及び走査線駆動回路６０１４は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。微結晶半導体膜を用いた薄膜トランジスタよりも高い移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお、信号線駆動回路６０１３は、単結晶の半導体を用いたトランジスタ、多結晶の半導体を用いた薄膜トランジスタ、またはＳＯＩを用いたトランジスタであっても良い。画素部６０１２と、信号線駆動回路６０１３と、走査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介して供給される。

なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。

また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても良い。図３３（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に形成された画素部６０２２及び走査線駆動回路６０２４と接続している液晶表示装置パネルの形態を示す。画素部６０２２及び走査線駆動回路６０２４は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５を介して画素部６０２２と接続されている。画素部６０２２と、信号線駆動回路６０２３と、走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介して供給される。

また、信号線駆動回路の一部または走査線駆動回路の一部のみを、微結晶半導体膜を用いた薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図３３（Ｃ）に、信号線駆動回路の一部であるアナログスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と同じ基板６０３１上に形成し、信号線駆動回路の一部であるシフトレジスタ６０３３ｂを別途異なる基板に形成して貼り合わせる液晶表示装置パネルの形態を示す。画素部６０３２及び走査線駆動回路６０３４は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。信号線駆動回路の一部であるシフトレジスタ６０３３ｂは、ＦＰＣ６０３５を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆動回路と、走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介して供給される。

図３３に示すように、本発明の液晶表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、微結晶半導体膜を用いた薄膜トランジスタを用いて形成することができる。

なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図３３に示した位置に限定されない。また、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。

なお本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチのみを有する形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。

図３６に本発明の液晶表示装置のブロック図を示す。図３６に示す表示装置は、表示素子を備えた画素を複数有する画素部７０１と、各画素を選択する走査線駆動回路７０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路７０３とを有する。

図３６において信号線駆動回路７０３は、シフトレジスタ７０４、アナログスイッチ７０５を有している。シフトレジスタ７０４には、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されると、シフトレジスタ７０４においてタイミング信号が生成され、アナログスイッチ７０５に入力される。

またアナログスイッチ７０５には、ビデオ信号（ｖｉｄｅｏ ｓｉｇｎａｌ）が与えられている。アナログスイッチ７０５は入力されるタイミング信号に従ってビデオ信号をサンプリングし、後段の信号線に供給する。

次に、走査線駆動回路７０２の構成について説明する。走査線駆動回路７０２は、シフトレジスタ７０６、バッファ７０７を有している。また場合によってはレベルシフタを有していても良い。走査線駆動回路７０２において、シフトレジスタ７０６にクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファ７０７において緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のトランジスタのゲートが接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファ７０７は大きな電流を流すことが可能なものが用いられる。

フルカラーの液晶表示装置で、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するビデオ信号を、順にサンプリングして対応する信号線に供給している場合、シフトレジスタ７０４とアナログスイッチ７０５とを接続するための端子数が、アナログスイッチ７０５と画素部７０１の信号線を接続するための端子数の１／３程度に相当する。よって、アナログスイッチ７０５を画素部７０１と同じ基板上に形成することで、アナログスイッチ７０５を画素部７０１と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子の数を抑えることができ、接続不良の発生確率を抑え、歩留まりを高めることができる。

なお、図３６の走査線駆動回路７０２は、シフトレジスタ７０６、及びバッファ７０７を有するが、シフトレジスタ７０６で走査線駆動回路７０２を構成してもよい。

なお、図３６に示す構成は、本発明の表示装置の一形態を示したに過ぎず、信号線駆動回路と走査線駆動回路の構成はこれに限定されない。図３６に示したような回路を、微結晶半導体を用いたトランジスタで構成した液晶表示装置は、回路を高速に動作させることが出来る。例えば、非晶質半導体膜を用いた場合と微結晶半導体膜を用いた場合とを比較すると、微結晶半導体膜を用いた場合の方が、トランジスタの移動度が大きいため、駆動回路（例えば走査線駆動回路７０２のシフトレジスタ７０６）の駆動周波数を高くすることが可能となる。走査線駆動回路７０２を高速に動作させることが出来るため、フレーム周波数を高くすること、または、黒画面挿入を実現することなども実現することが出来る。

フレーム周波数を上げる場合は、画像の動きの方向に応じて、画面のデータを生成することが望ましい。つまり、動き補償を行って、データを補間することが望ましい。このように、フレーム周波数を上げ、画像データを補間することにより、動画の表示特性が改善され、滑らかな表示を行うことが出来る。例えば、２倍（例えば１２０ヘルツ、１００ヘルツ）以上、より好ましくは４倍（例えば４８０ヘルツ、４００ヘルツ）以上にすることにより、動画における画像のぼけや残像を低減することが出来る。その場合、走査線駆動回路７０２も、駆動周波数を高くして、動作させることにより、フレーム周波数を上げることが出来る。

黒画面挿入を行う場合は、画像データもしくは黒表示となるデータを画素部７０１に供給できるようにする。その結果、インパルス駆動に近い形となり、残像を低減することが出来る。その場合、走査線駆動回路７０２も、駆動周波数を高くして、動作させることにより、黒画面挿入を行うことが出来る。

さらに、走査線駆動回路７０２のトランジスタのチャネル幅を大きくすることや、複数の走査線駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することが出来る。例えば８倍（例えば９６０ヘルツ、８００ヘルツ）以上のフレーム周波数とすることが出来る。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配置することにより、フレーム周波数を高くすることを実現することが出来る。

なお、図３６に示したような回路を、微結晶半導体を用いたトランジスタで構成することにより、レイアウト面積を小さくすることが出来る。そのため、表示装置の一例である液晶表示装置の額縁を小さくすることができる。例えば、非晶質半導体膜を用いた場合と微結晶半導体膜を用いた場合とを比較すると、微結晶半導体膜を用いた場合の方が、トランジスタの移動度が大きいため、トランジスタのチャネル幅を小さくすることが出来る。その結果、液晶表示装置を狭額縁化させることが可能となる。

しかしながら、非晶質半導体膜を用いた場合と微結晶半導体膜を用いた場合とを比較すると、微結晶半導体膜を用いた場合の方が、劣化しにくい。したがって、微結晶半導体膜を用いた場合は、トランジスタのチャネル幅を小さくすることが出来る。または、劣化に対する補償用の回路を配置しなくても正常に動作させることが出来る。これらにより、画素１つ当たりのトランジスタの平面面積を小さくすることが出来る。

（実施の形態８）
本発明の表示装置の一形態に相当する液晶表示パネルの外観及び断面について、図３７を用いて説明する。図３７（Ａ）は、第１の基板４００１上に形成された微結晶半導体膜を有する薄膜トランジスタ４０１０及び液晶素子４０１３を、第２の基板４００６との間にシール材４００５によって封止した、パネルの上面図であり、図３７（Ｂ）は、図３７（Ａ）のＡ−Ａ’における断面図相当する。

第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。なお本実施の形態では、多結晶半導体膜を用いた薄膜トランジスタを有する信号線駆動回路を、第１の基板４００１に貼り合わせる例について説明するが、単結晶半導体を用いたトランジスタで信号線駆動回路を形成し、貼り合わせるようにしても良い。図３７では、信号線駆動回路４００３に含まれる、多結晶半導体膜で形成された薄膜トランジスタ４００９を例示する。

また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図３７（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０とを例示している。薄膜トランジスタ４０１０は微結晶半導体膜を用いた薄膜トランジスタに相当する。

また４０１３は液晶素子に相当し、液晶素子４０１３が有する画素電極４０３０は、薄膜トランジスタ４０１０と配線４０４１を介して電気的に接続されている。そして液晶素子４０１３の対向電極４０３１は第２の基板４００６上に形成されている。画素電極４０３０と対向電極４０３１と液晶４００８とが重なっている部分が、液晶素子４０１３に相当する。

なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、またはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。

また４０３５は球状のスペーサであり、画素電極４０３０と対向電極４０３１との間の距離（セルギャップ）を制御するために設けられている。なお絶縁膜を選択的にエッチングすることで得られるスペーサを用いていても良い。

また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、引き回し配線４０１４、４０１５を介して、ＦＰＣ４０１８から供給されている。

本実施の形態では、接続端子４０１６が、液晶素子４０１３が有する画素電極４０３０と同じ導電膜から形成されている。また、引き回し配線４０１４、４０１５は、配線４０４１と同じ導電膜で形成されている。

接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。

なお図示していないが、本実施の形態に示した液晶表示装置は配向膜、偏光板を有し、更にカラーフィルタや遮蔽膜を有していても良い。

また図３７では、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。

本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能である。

（実施の形態９）
次に、本発明の表示装置の一形態に相当する発光表示パネルの外観及び断面について、図３８を用いて説明する。図３８（Ａ）は、第１の基板上に形成された微結晶半導体膜を用いた薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの上面図であり、図３８（Ｂ）は、図３８（Ａ）のＡ−Ａ’における断面図に相当する。

第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、充填材４００７と共に密封されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。なお本実施の形態では、多結晶半導体膜を用いた薄膜トランジスタを有する信号線駆動回路を、第１の基板４００１に貼り合わせる例について説明するが、単結晶半導体を用いたトランジスタで信号線駆動回路を形成し、貼り合わせるようにしても良い。図３８（Ｂ）では、信号線駆動回路４００３に含まれる、多結晶半導体膜で形成された薄膜トランジスタ４００９を例示する。

また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図３８（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０とを例示している。なお本実施の形態では、薄膜トランジスタ４０１０が駆動用ＴＦＴであると仮定するが、薄膜トランジスタ４０１０は電流制御用ＴＦＴであっても良いし、消去用ＴＦＴであっても良い。薄膜トランジスタ４０１０は微結晶半導体膜を用いた薄膜トランジスタに相当する。

また４０１１は発光素子に相当し、発光素子４０１１が有する画素電極は、薄膜トランジスタ４０１０のソース電極またはドレイン電極と、配線４０１７を介して電気的に接続されている。そして本実施の形態では、発光素子４０１１の共通電極と透光性を有する導電性膜４０１２が電気的に接続されている。なお発光素子４０１１の構成は、本実施の形態に示した構成に限定されない。発光素子４０１１から取り出す光の方向や、薄膜トランジスタ４０１０の極性などに合わせて、発光素子４０１１の構成は適宜変えることができる。

また、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、図３８（Ｂ）に示す断面図では図示されていないが、引き回し配線４０１４及び４０１５を介して、ＦＰＣ４０１８から供給されている。

本実施の形態では、接続端子４０１６が、配線４０１７と同じ導電膜から形成されている。また、引き回し配線４０１４、４０１５は、薄膜トランジスタ４０１０のソース電極またはドレイン電極と同じ導電膜から形成されている。

接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。

発光素子４０１１からの光の取り出し方向に位置する第２の基板は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。

また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施の形態では充填材として窒素を用いた。

また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。

なお、図３８では、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。

本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能である。

（実施の形態１０）
本発明により得られる表示装置等によって、アクティブマトリクス型表示装置モジュールに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。

その様な電子機器としては、ビデオカメラ、デジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図３４に示す。

図３４（Ａ）はテレビジョン装置である。表示モジュールを、図３４（Ａ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。ＦＰＣまで取り付けられた表示パネルのことを表示モジュールとも呼ぶ。表示モジュールにより主画面２００３が形成され、その他付属設備としてスピーカー部２００９、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。

図３４（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機２００６により行うことが可能であり、このリモコン装置にも出力する情報を表示する表示部２００７が設けられていても良い。

また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示用パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を視野角の優れた液晶表示パネルで形成し、サブ画面を低消費電力で表示可能な発光表示パネルで形成しても良い。また、低消費電力化を優先させるためには、主画面２００３を発光表示パネルで形成し、サブ画面を発光表示パネルで形成し、サブ画面は点滅可能とする構成としても良い。

図３５はテレビ装置の主要な構成を示すブロック図を示している。表示パネル９００には、画素部９２１が形成されている。信号線駆動回路９２２と走査線駆動回路９２３は、表示パネル９００にＣＯＧ方式により実装されていても良い。

その他の外部回路の構成として、映像信号の入力側では、チューナ９２４で受信した信号のうち、映像信号を増幅する映像信号増幅回路９２５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路９２６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路９２７などを有している。コントロール回路９２７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路９２８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。

チューナ９２４で受信した信号のうち、音声信号は、音声信号増幅回路９２９に送られ、その出力は音声信号処理回路９３０を経てスピーカ９３３に供給される。制御回路９３１は受信局（受信周波数）や音量の制御情報を入力部９３２から受け、チューナ９２４や音声信号処理回路９３０に信号を送出する。

勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。

図３４（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表示部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２においては、上記実施の形態で説明した表示装置を適用することで、量産性を高めることができる。

また、図３４（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等を含んでいる。表示部２４０２に、上記実施の形態に示す表示装置を適用することにより、量産性を高めることができる。

図３４（Ｄ）は卓上照明器具であり、照明部２５０１、傘２５０２、可変アーム２５０３、支柱２５０４、台２５０５、電源２５０６を含む。上記実施の形態６で説明した発光装置を照明部２５０１に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。上記実施の形態６に示す表示装置を適用することにより、量産性を高めることができ、安価な卓上照明器具を提供することができる。

本実施例では、一つの高周波電力印加によりプラズマ形成する成膜条件と、２つの高周波電力を重畳印加させてプラズマ形成する成膜条件とでそれぞれ微結晶シリコン膜の成膜を行い、成長速度の比較を行った。なお、成長速度とは、成膜開始から膜がほとんど成長しないインキュベーション時間を除き、インキュベーション時間経過直後を時間ゼロとして膜の堆積が開始されてからの堆積速度を示している。また、成膜速度とは、シランガスなどのガスをチャンバー内に導入し、且つ、高周波電力を投入した時間をゼロとして成膜開始からの堆積速度を指すものとする。

各成膜条件は、ＳｉＨ_４流量を４ｓｃｃｍ、Ｈ_２流量を４００ｓｃｃｍとし、成膜圧力を１００Ｐａとし、基板温度２００℃で固定した。また、ガラス基板上に窒化シリコン膜５０ｎｍを形成し、その上に５０ｎｍの微結晶シリコン膜の成膜を行い、成長速度を比較した。

比較例１は、一つの高周波電力印加（電源周波数６０ＭＨｚ、電力パワー１５Ｗ）により成膜を行った例であり、電極間隔を２０ｍｍとして成膜を行った結果、微結晶シリコン膜の成長速度は２．８ｎｍ／ｍｉｎとなり、インキュベーション時間は０．７分となった。

また、比較例２は、一つの高周波電力印加（電源周波数１３．５６ＭＨｚ、電力パワー８０Ｗ）により成膜を行った例であり、電極間隔を３０ｍｍとして成膜を行った結果、微結晶シリコン膜の成長速度は４．８ｎｍ／ｍｉｎとなり、インキュベーション時間は０．４分となった。

また、比較例３は、一つの高周波電力印加（電源周波数６０ＭＨｚ、電力パワー８０Ｗ）により成膜を行った例であり、電極間隔を３０ｍｍとして成膜を行った結果、微結晶シリコン膜の成長速度は３．３ｎｍ／ｍｉｎとなり、インキュベーション時間は０．６分となった。

また、サンプル１は、２つの高周波電力を重畳印加させて成膜を行ったものであり、第１の高周波電力として１３．５６ＭＨｚの周波数で電力パワー６０Ｗとし、第２の高周波電力として６０ＭＨｚの周波数で電力パワー２０Ｗとし、電極間隔を３０ｍｍとして成膜を行った。サンプル１において、微結晶シリコン膜の成長速度は６．３ｎｍ／ｍｉｎとなり、インキュベーション時間は０．８分となった。

また、サンプル２は、２つの高周波電力を重畳印加させて成膜を行ったものであり、第１の高周波電力条件を１３．５６ＭＨｚの周波数で電力パワー４０Ｗとし、第２の高周波電力条件を６０ＭＨｚの周波数で電力パワー４０Ｗとし、電極間隔を３０ｍｍとして成膜を行った。サンプル２において、微結晶シリコン膜の成長速度は５．５ｎｍ／ｍｉｎとなり、インキュベーション時間は０．３分となった。

また、サンプル３は、２つの高周波電力を重畳印加させて成膜を行ったものであり、第１の高周波電力条件を１３．５６ＭＨｚの周波数で電力パワー２０Ｗとし、第２の高周波電力条件を６０ＭＨｚの周波数で電力パワー６０Ｗとし、電極間隔を３０ｍｍとして成膜を行った。サンプル３において、微結晶シリコン膜の成長速度は３．６ｎｍ／ｍｉｎとなり、インキュベーション時間は０分となった。

サンプル１においては、重畳印加することにより成長速度を向上させることが実現できている。インキュベーション時間は０．８分となっているが、微結晶シリコン膜の成長速度を最も速くする条件と言える。

サンプル２においては、比較例１〜３に比べてインキュベーション時間を減少することができている。さらに、サンプル３においては、高周波電力を重畳印加することによりインキュベーション時間を解消することが実現できており、解消することで膜質の均一性を図ることができる。サンプル３においては、インキュベーション時間が解消されているため、サンプル３の成長速度は成膜速度と言える。特に１枚ずつ成膜処理する枚葉式の成膜プロセスでは、基板ごとにインキュベーション時間に対応する待ち時間が生じ、半導体装置の製造工程全体においてスループットの低下を招く恐れがあるため、インキュベーション時間を解消することは大量生産上有用である。

即ち、サンプル２の成膜条件は、成膜初期に形成される半導体領域の品質および均一性を向上させる微結晶半導体膜の成膜条件に適していると言える。例えば、サンプル２の成膜条件を第１の成膜条件とし、第２の成膜条件としてサンプル１の成膜条件とすれば、成膜速度は低いが品質のよい第１の成膜条件でゲート絶縁膜界面付近の膜の下部を形成し、その後、高い成膜速度の第２の成膜条件に変えて膜の上部を堆積することができる。この場合、既に第２の成膜条件に変更する前の１の成膜条件により核となる結晶粒を含む膜が形成されているため、第２の成膜条件のインキュベーション時間はほとんど発生せず、効率よく微結晶半導体膜の成膜を行うことができる。

勿論、サンプル２の成膜条件を第１の成膜条件とし、第２の成膜条件として比較例２の成膜条件として微結晶シリコン膜を形成することも有用である。即ち、成膜初期は、２つの高周波電力を重畳印加することにより成膜を行い、一方の高周波電力の投入を停止した成膜条件に切り替えて引き続き微結晶半導体膜の成膜を行う。

なお、上記実験結果を図３９に示す。重畳印加させて成膜を行ったサンプル１〜３においては、微結晶シリコン膜の膜厚の面内分布が±３％未満に抑えられており、良好な膜厚均一性も示している。

本発明の作製方法を説明する断面図である。 本発明の作製方法を説明する断面図である。 本発明の作製方法を説明する断面図である。 本発明の作製方法を説明する上面図である。 微結晶シリコン膜を形成する工程を説明するタイムチャートの一例を示す図である。 複数の高周波電力が一の電極に印加される反応室の構成を説明する図。 第１の高周波電源の高周波電力と、第２の高周波電源の高周波電力を重畳させた場合の波形の一例を示す模式図。 第１の高周波電源の高周波電力と、第２の高周波電源の高周波電力を重畳させた場合の波形の一例を示す模式図。 複数の高周波電力が一の電極に印加される反応室における電極構造の他の一例を示す図。 ３つの処理室を備えたマルチチャンバ方式のＣＶＤ装置の構成を示す上面図である。 ４つの処理室を備えたマルチチャンバ方式のＣＶＤ装置の構成を示す上面図である。 本発明に適用可能な多階調マスクを説明する図である。 本発明の作製工程の断面図を示す図。 本発明の作製工程の断面図を示す図。 本発明の作製工程の断面図を示す図。 本発明の作製工程の上面図を示す図。 液晶表示装置の一例を説明する図である。 液晶表示装置の一例を説明する図である。 液晶表示装置の一例を説明する図である。 液晶表示装置の一例を説明する図である。 液晶表示装置の一例を説明する図である。 液晶表示装置の一例を説明する図である。 液晶表示装置の一例を説明する図である。 液晶表示装置の一例を説明する図である。 液晶表示装置の一例を説明する図である。 液晶表示装置の一例を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 液晶表示装置の一例を説明する図である。 液晶表示装置の一例を説明する図である。 発光装置の作製方法の一例を説明する断面図である。 発光装置に適用可能な画素を説明する断面図である。 表示パネルを説明する斜視図である。 発光装置を用いた電子機器を説明する斜視図である。 発光装置を用いた電子機器を説明する図である。 発光装置の構成を説明するブロック図である。 表示パネルを説明する上面図及び断面図である。 表示パネルを説明する上面図及び断面図である。 異なる周波数の高周波電力を重畳させて成膜を得た実験結果を示す図である。

符号の説明

１１：画素部
１２：駆動回路部
２３：微結晶半導体膜
５０：基板
５１：ゲート電極
５２ａ、５２ｂ、５２ｃ：ゲート絶縁膜
５３：微結晶半導体膜
５４：バッファ層
５５：一導電型を付与する不純物が添加された半導体膜
５６：レジストマスク
５９：多階調マスク
６１：微結晶半導体膜
６２：バッファ層
６３：一導電型を付与する不純物が添加された半導体膜
６５ａ、６５ｂ、６５ｃ：導電膜
６６：レジストマスク
７１ａ、７１ｂ、７１ｃ：ソース電極及びドレイン電極
７２：ソース領域及びドレイン領域
７３：バッファ層
７４：薄膜トランジスタ
７６：絶縁膜
７７：画素電極
８０：レジストマスク
８１：レジストマスク
８３：薄膜トランジスタ
８４：薄膜トランジスタ
８５ａ〜８５ｃ導電膜
８７：バッファ層
８６：レジストマスク
８８：ソース領域及びドレイン領域
９０：微結晶半導体膜
９１：隔壁
９２ａ、９２ｂ、９２ｃ：ソース電極及びドレイン電極
９３：平坦化膜
９４：画素電極
９５：発光層
９６：共通電極
９７：保護膜
９８：発光素子
１００ａ 第１反応室
１００ｂ 第２反応室
１００ｃ 第３反応室
１００ｄ 第４反応室
１０１ 第１の電極
１０１ａ 第１の電極
１０１ｂ 第１の電極
１０２ 第２の電極
１０３ 高周波電力供給手段
１０４ 第１の高周波電源
１０５ 第２の高周波電源
１０６ 第１の整合器
１０７ 第２の整合器
１０８ ガス供給手段
１０８ｇ ガス供給手段
１０８ｉ ガス供給手段
１０８ｎ ガス供給手段
１０８ａ ガス供給手段
１０８ｆ ガス供給手段
１０９ 排気制御手段
１１０ シリンダ
１１１ 圧力調整弁
１１２ ストップバルブ
１１３ マスフローコントローラ
１１４ 基板加熱ヒータ
１１５ ヒータコントローラ
１１６ 絶縁材
１１７ バタフライバルブ
１１８ コンダクタンスバルブ
１１９ ターボ分子ポンプ
１２０ ドライポンプ
１２１ クライオポンプ
１２２ ロード／アンロード室
１２３ 共通室
１２４ カセット
１２５ ゲートバルブ
１２６ 搬送機構
１２７ スイッチ
２００ 真空排気
２０１ プレコート
２０２ 基板搬入
２０３ 下地前処理
２０４ 成膜処理
２０５ 基板搬出
２０６ クリーニング
２０７ 破線

Claims (4)

1. 絶縁表面を有する基板上にゲート電極を形成し、
   前記ゲート電極上に絶縁膜を成膜し、
   前記基板を真空チャンバー内に導入し、
   前記真空チャンバー内に材料ガスを導入し、
   前記真空チャンバー内にグロー放電プラズマを生成する電極に、波長１０ｍ以上の周波数を有する第１の高周波電力と、波長１０ｍ未満の周波数を有する第２の高周波電力とを重畳印加してグロー放電プラズマを生成する第１の成膜条件により微結晶半導体膜の下部を成膜し、
   前記第１の成膜条件と、基板温度、電力、周波数、前記材料ガスの流量、または真空度の少なくとも１つの条件が異なる第２の成膜条件で前記真空チャンバーと同一チャンバー内で前記微結晶半導体膜の上部を堆積し、
   前記微結晶半導体膜上にバッファ層を成膜し、
   前記第１の成膜条件は、前記第１の高周波電力と、前記第１の高周波電力よりも電力の大きい前記第２の高周波電力とを重畳印加し、
   前記第２の成膜条件は、前記第１の高周波電力よりも大きい第３の高周波電力と、前記第３の高周波電力よりも電力の小さい第４の高周波電力を印加し、
   前記第３の高周波電力の周波数は前記第１の高周波電力と同じであり、
   前記第４の高周波電力の周波数は前記第２の高周波電力と同じである半導体装置の作製方法。
2. 絶縁表面を有する基板上にゲート電極を形成し、
   前記ゲート電極上に絶縁膜を成膜し、
   前記基板を真空チャンバー内に導入し、
   前記真空チャンバー内に材料ガスを導入し、
   前記真空チャンバー内にグロー放電プラズマを生成する電極に、３ＭＨｚ〜３０ＭＨｚの第１の高周波電力と、３０ＭＨｚ〜３００ＭＨｚの第２の高周波電力とを重畳印加してグロー放電プラズマを生成する第１の成膜条件により微結晶半導体膜の下部を成膜し、
   前記第１の成膜条件と、基板温度、電力、周波数、前記材料ガスの流量、または真空度の少なくとも１つの条件が異なる第２の成膜条件で前記真空チャンバーと同一チャンバー内で前記微結晶半導体膜の上部を堆積し、
   前記微結晶半導体膜上にバッファ層を成膜し、
   前記第１の成膜条件は、前記第１の高周波電力と、前記第１の高周波電力よりも電力の大きい前記第２の高周波電力とを重畳印加し、
   前記第２の成膜条件は、前記第１の高周波電力よりも大きい第３の高周波電力と、前記第３の高周波電力よりも電力の小さい第４の高周波電力を印加し、
   前記第３の高周波電力の周波数は前記第１の高周波電力と同じであり、
   前記第４の高周波電力の周波数は前記第２の高周波電力と同じである半導体装置の作製方法。
3. 絶縁表面を有する基板上にゲート電極を形成し、
   前記ゲート電極上に絶縁膜を成膜し、
   前記基板を真空チャンバー内に導入し、
   前記真空チャンバー内に材料ガスを導入し、
   前記真空チャンバー内にグロー放電プラズマを生成する電極に、波長１０ｍ以上の周波数を有する第１の高周波電力と、波長１０ｍ未満の周波数を有する第２の高周波電力とを重畳印加してグロー放電プラズマを生成する第１の成膜条件により微結晶半導体膜の下部を成膜し、
   前記第１の成膜条件と、基板温度、電力、周波数、前記材料ガスの流量、または真空度の少なくとも１つの条件が異なる第２の成膜条件で前記真空チャンバーと同一チャンバー内で前記微結晶半導体膜の上部を堆積し、
   前記微結晶半導体膜上にバッファ層を成膜し、
   前記第１の成膜条件は、前記第１の高周波電力と前記第２の高周波電力とを重畳印加し、
   前記第２の成膜条件は、重畳印加することなく、前記第１の高周波電力と同じ周波数の第３の高周波電力を印加する半導体装置の作製方法。
4. 絶縁表面を有する基板上にゲート電極を形成し、
   前記ゲート電極上に絶縁膜を成膜し、
   前記基板を真空チャンバー内に導入し、
   前記真空チャンバー内に材料ガスを導入し、
   前記真空チャンバー内にグロー放電プラズマを生成する電極に、３ＭＨｚ〜３０ＭＨｚの第１の高周波電力と、３０ＭＨｚ〜３００ＭＨｚの第２の高周波電力とを重畳印加してグロー放電プラズマを生成する第１の成膜条件により微結晶半導体膜の下部を成膜し、
   前記第１の成膜条件と、基板温度、電力、周波数、前記材料ガスの流量、または真空度の少なくとも１つの条件が異なる第２の成膜条件で前記真空チャンバーと同一チャンバー内で前記微結晶半導体膜の上部を堆積し、
   前記微結晶半導体膜上にバッファ層を成膜し、
   前記第１の成膜条件は、前記第１の高周波電力と前記第２の高周波電力とを重畳印加し、
   前記第２の成膜条件は、重畳印加することなく、前記第１の高周波電力と同じ周波数の第３の高周波電力を印加する半導体装置の作製方法。
   
   

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