KR20120084751A - 반도체 장치 및 그 제작 방법 - Google Patents

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순페이 야마자키
아키하루 미야나가
마사히로 다카하시
히데유키 기시다
준이치로 사카타
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

목적은 산화물 반도체가 사용되는 안정한 전기적 특성들을 갖는 반도체 장치를 제공하는 것이다. 산화물 반도체층에서의 불순물 농도는 다음 방식으로 감소된다: 댕글링 본드들로 대표되는 많은 결함들을 포함하는 산화 실리콘층이 산화물 반도체층과 접하여 형성되고, 산화물 반도체층에 포함된 수소 또는 수분(수소 원자 또는 H2O 등과 같이 수소 원자를 포함하는 화합물)과 같은 불순물이 산화 실리콘층에 확산된다. 또한, 산화물 반도체층과 산화 실리콘층 사이에는 혼합 영역이 제공된다. 혼합 영역은 산소, 실리콘, 및 산화물 반도체에 포함되는 적어도 한 종류의 금속 원소를 포함한다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 산화물 반도체를 포함하는 반도체 장치 및 그 제작 방법에 관한 것이다.
본 명세서에 있어서, 반도체 장치는 반도체 특성들을 이용하여 기능할 수 있는 모든 종류들의 장치들을 의미하고, 전기 광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치들이다.
최근에, 절연 표면을 갖는 기판 위에 형성되는 반도체 박막(약 수 나노미터 내지 수백 나노미터의 두께를 가짐)을 사용하여 박막 트랜지스터(TFT)를 형성하기 위한 기술이 주목받고 있다. 박막 트랜지스터들은 집적 회로들(IC들) 및 전기-광학 장치들과 같이 광범위한 전자 디바이스들에 적용되고, 특히, 화상 표시 장치들에서 스위칭 소자들로서 사용되는 박막 트랜지스터들이 급격히 개발되고 있다. 다양한 금속 산화물들이 존재하고, 이러한 금속 산화물들이 다양한 응용들에 사용된다. 산화 인듐은 공지되어 있는 재료로, 액정 표시들 등에 필요한 투명 전극 재료로서 사용된다.
몇몇 금속 산화물들은 반도체 특성들을 갖는다. 반도체 특성들을 갖는 금속 산화물들의 예들로는 산화 텅스텐, 산화 주석, 산화 인듐, 산화 아연 등이 있다. 반도체 특성들을 갖는 이러한 금속 산화물을 사용하여 채널 형성 영역이 형성되는 박막 트랜지스터들은 이미 공지되어 있다(특허 문헌 1 및 특허 문헌 2 참조).
일본 공개 특허 출원 제 2007-123861 호 일본 공개 특허 출원 제 2007-96055 호
그러나, 산화물 반도체에 있어서의 화학량론적 조성의 차이가 박성막 공정에서 발생한다. 예를 들어, 산화물 반도체의 전기적 도전성이 산소의 과잉 또는 결핍으로 인해 변화한다. 또한, 박막의 형성 동안 산화물 반도체 박막에 투입되는 수소 또는 수분은 산소(O)-수소(H) 결합을 형성하고, 전기적 도전성을 변경하는 인자인 전자 공여체로서 작용한다. 또한, O-H 결합은 극성 분자이기 때문에, 이는 산화물 반도체를 사용하여 제작되는 박막 트랜지스터와 같은 액티브 디바이스의 특성들을 변화시키는 인자로서 작용한다.
이러한 문제점들의 관점에서, 본 발명의 실시형태의 목적은 산화물 반도체가 사용되는 안정한 전기적 특성들을 갖는 반도체 장치를 제공하는 것이다.
산화물 반도체층이 사용되는 박막 트랜지스터의 전기적 특성들의 변화를 억제하기 위해서, 변화들이 인자들인 수소 및 수분이 산화물 반도체층에서 제거된다. 구체적으로, 산화물 반도체층에 포함되는 수소의 농도는 1×1018㎝-3 이상 및 2×1020㎝-3 이하인 것이 바람직하다.
산화물 반도체층에서의 불순물 농도는 다음 방식으로 감소될 수도 있다: 댕글링 본드들로 대표되는 많은 결함들을 포함하는 산화 실리콘층(SiOx, x는 바람직하게 2 이상임)이 산화물 반도체층과 접하여 형성되고, 산화물 반도체층에 포함되는 수소 또는 수분(수소 원자 또는 H2O와 같이 수소 원자를 포함하는 화합물)과 같은 불순물들이 산화 실리콘층에 확산된다.
산화 실리콘층에 포함되는 결함들은 실리콘 댕글링 본드나 산소 댕글링 본드 중 어느 하나 또는 그 둘 모두를 포함한다. 결함들로서 많은 산소 댕글링 본드들을 포함하는 산화 실리콘층이 바람직하며, 이는 주로 수소에 대해 높은 결합 에너지를 가짐으로써 산화물 반도체막으로부터 산화 실리콘층으로의 확산을 촉진시켜서; 불순물이 산화 실리콘층에서 안정될 수 있기 때문이다.
또한, 산화물 반도체층 또는 산화물 반도체층과 접촉하는 산화 실리콘층은, 크라이오펌프(cryopump)를 사용하여 배기함으로써 불순물 농도가 감소되는 성막실에서 형성될 수도 있다.
본원에 개시되는 본 발명의 구성의 실시형태는, 기판 위의 게이트 전극층; 게이트 전극층 위의 게이트 절연층; 게이트 절연층 위의 산화물 반도체층; 산화물 반도체층 위의 소스 전극층 및 드레인 전극층; 및 산화물 반도체층, 소스 전극층 및 드레인 전극층 위에 제공되고 산화물 반도체층의 일부와 접하는 산화 실리콘층을 포함하는 반도체 장치이다. 산화물 반도체층과 산화 실리콘층 사이의 계면에 혼합 영역이 제공되고, 혼합 영역은 산소, 실리콘, 및 산화물 반도체층에 포함되는 적어도 한 종류의 금속 원소를 포함한다.
혼합 영역은 1㎚ 내지 10㎚(바람직하게, 2㎚ 내지 5㎚)의 두께를 가질 수도 있다. 혼합 영역이 제공됨으로써 산화물 반도체층과 산화 실리콘층 사이에는 명백히 규정된 계면이 형성되지 않고, 그에 의해, 산화물 반도체층으로부터 산화 실리콘층으로 수소가 더 쉽게 확산될 수 있다.
본원에 개시되는 본 발명의 구성의 또 다른 실시형태는, 기판 위의 게이트 전극층; 게이트 전극층 위의 게이트 절연층; 게이트 절연층 위의 산화물 반도체층; 산화물 반도체층 위의 소스 전극층 및 드레인 전극층; 및 산화물 반도체층, 소스 전극층 및 드레인 전극층 위에 제공되고 산화물 반도체층의 일부와 접하는 산화 실리콘층을 포함하고, 산화 실리콘층이 결함들을 포함하는 반도체 장치이다.
상술된 구성들에 있어서, 산화 실리콘층을 덮는 보호 절연층이 포함될 수도 있다.
본원에 개시되는 본 발명의 구성의 또 다른 실시형태는, 게이트 전극층 및 게이트 전극층을 덮는 게이트 절연층을 기판 위에 형성한 후에, 압력이 감소된 상태의 분위기의 제 1 처리실에 기판을 도입하는 단계; 제 1 처리실로부터 잔류 수분을 제거하면서, 수소 및 수분이 제거된 스퍼터링 가스를 도입하고 제 1 처리실 내부에 배치되는 금속 산화물의 타겟을 사용하여 게이트 절연층 위에 산화물 반도체층을 형성하는 단계; 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성한 후에, 기판을 제 2 처리실에 도입하고, 제 2 처리실에서 잔류 수분을 제거하면서, 수소 및 수분이 제거된 산소를 함유하는 스퍼터링 가스를 도입하고 제 2 처리실 내부에 배치되는 실리콘을 포함하는 타겟을 사용하여 산화물 반도체층 위에 결함들을 포함하는 산화 실리콘층을 형성하는 단계; 및 산화물 반도체층에 포함된 수소 또는 수분을 산화 실리콘층 쪽으로 확산시키기 위해 100℃ 내지 400℃의 온도로 기판을 가열하는 단계를 포함하는 반도체 장치의 제작 방법이다.
본원에 개시되는 본 발명의 구성의 또 다른 실시형태는, 게이트 전극층 및 게이트 전극층을 덮는 게이트 절연층을 기판 위에 형성한 후에, 압력이 감소된 상태의 분위기의 제 1 처리실에 기판을 도입하는 단계; 제 1 처리실로부터 잔류 수분을 제거하면서, 수소 및 수분이 제거된 스퍼터링 가스를 도입하고 제 1 처리실 내부에 배치되는 금속 산화물의 타겟을 사용하여 게이트 절연층 위에 산화물 반도체층을 형성하는 단계; 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성한 후에, 제 2 처리실에 기판을 도입하고, 제 2 처리실로부터 잔류 수분을 제거하면서, 수소 및 수분이 제거된 산소를 함유하는 스퍼터링 가스를 도입하고 제 2 처리실 내부에 배치되는 실리콘을 포함하는 타겟을 사용하여 산화물 반도체층 위에 결함들을 포함하는 산화 실리콘층을 형성하는 단계; 이어서, 압력이 감소된 상태의 분위기의 제 3 처리실에 기판을 도입하고, 제 3 처리실에서 잔류 수분을 제거하면서, 수소 및 수분이 제거된 질소를 함유하는 스퍼터링 가스를 도입하고 제 3 처리실 내부에 배치되는 실리콘을 포함하는 타겟을 사용하여 산화 실리콘층 위에 질화 실리콘층을 형성하는 단계; 및 산화물 반도체층에 포함된 수소 또는 수분을 산화 실리콘층 쪽으로 확산시키기 위해 100℃ 내지 400℃의 온도로 기판을 가열하는 단계를 포함하는 반도체 장치의 제작 방법이다.
본원에 개시되는 본 발명의 구성의 또 다른 실시형태는, 게이트 전극층 및 게이트 전극층을 덮는 게이트 절연층을 기판 위에 형성한 후에, 압력이 감소된 상태의 분위기의 제 1 처리실에 기판을 도입하는 단계; 제 1 처리실로부터 잔류 수분을 제거하면서, 수소 및 수분이 제거된 스퍼터링 가스를 도입하고 제 1 처리실 내부에 배치되는 금속 산화물의 타겟을 사용하여 게이트 절연층 위에 산화물 반도체층을 형성하는 단계; 소스 전극층 및 드레인 전극층을 산화물 반도체층 위에 형성한 후에, 제 2 처리실에 기판을 도입하고, 제 2 처리실로부터 잔류 수분을 제거하면서, 수소 및 수분이 제거된 산소를 함유하는 스퍼터링 가스를 도입하고 제 2 처리실 내부에 배치되는 실리콘을 포함하는 타겟을 사용하여 산화물 반도체층 위에 결함들을 포함하는 산화 실리콘층을 형성하는 단계; 이어서, 압력이 감소된 상태의 분위기의 제 3 처리실에 기판을 도입하고, 기판을 100℃ 내지 400℃의 온도로 가열하고, 제 3 처리실로부터 잔류 수분을 제거하면서, 수소 및 수분이 제거된 질소를 함유하는 스퍼터링 가스를 도입하고 제 3 처리실 내부에 배치되는 실리콘을 포함하는 타겟을 사용하여 산화 실리콘층 위에 질화 실리콘층을 형성하는 단계; 및 산화물 반도체층에 포함된 수소 또는 수분을 산화 실리콘층 쪽으로 확산시키는 단계를 포함하는 반도체 장치의 제작 방법이다.
본원에 개시되는 본 발명의 구성의 또 다른 실시형태는, 게이트 전극층 및 게이트 전극층을 덮는 게이트 절연층을 기판 위에 형성한 후에, 압력이 감소된 상태의 분위기의 제 1 처리실에 기판을 도입하는 단계; 제 1 처리실로부터 잔류 수분을 제거하면서, 수소 및 수분이 제거된 스퍼터링 가스를 도입하고 제 1 처리실 내부에 배치되는 금속 산화물의 타겟을 사용하여 게이트 절연층 위에 산화물 반도체층을 형성하는 단계; 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성한 후에, 기판을 제 2 처리실에 도입하고, 제 2 처리실로부터 잔류 수분을 제거하면서, 수소 및 수분이 제거된 산소를 함유하는 스퍼터링 가스를 도입하고 제 2 처리실 내부에 배치되는 실리콘을 포함하는 타겟을 사용하여 산화물 반도체층 위에 결함들을 포함하는 산화 실리콘층을 형성하는 단계; 산소를 함유하는 스퍼터링 가스를 수소 및 수분이 제거된 질소를 함유하는 스퍼터링 가스로 전환하고, 제 2 처리실 내부에 배치되는 실리콘을 포함하는 타겟을 사용하여 산화 실리콘층 위에 질화 실리콘층을 형성하는 단계; 및 산화물 반도체층에 포함된 수소 또는 수분을 산화 실리콘층 쪽으로 확산시키기 위해, 질화 실리콘층이 형성된 기판을 100℃ 내지 400℃의 온도로 가열하는 단계를 포함하는 반도체 장치의 제작 방법이다.
상술된 반도체 장치의 제작 방법들에 있어서, 결함들을 포함하는 산화 실리콘층은, 제 2 처리실에 도입된 기판의 온도가 0℃ 내지 50℃가 되도록 하는 상태로 산화물 반도체층 위에 형성될 수 있다.
상술된 반도체 장치의 제작 방법들에 있어서, 산화물 반도체막 및/또는 산화 실리콘막이 형성될 때, 제 1 처리실 및/또는 제 2 처리실에서 흡착형 진공 펌프가 배기를 위해 사용되는 것이 바람직하다. 예를 들어, 크라이오펌프, 이온 펌프 또는 티타늄 서블리메이션 펌프가 바람직하게 사용된다. 흡착형 진공 펌프는 산화물 반도체막 및/또는 산화 실리콘막에 포함된 수소, 수산기 또는 수소화물의 양을 감소시키는데 효과적이다.
상술된 반도체 장치의 제작 방법들에 있어서, 산화물 반도체막을 형성하기 위한 타겟으로서, 주성분으로서 산화 아연을 포함하는 타겟이 사용될 수 있다. 인듐, 갈륨 또는 아연을 포함하는 금속 산화물이 타겟으로서 사용될 수 있다.
상술된 반도체 장치의 제작 방법들에 있어서, 산화 실리콘막을 형성하기 위한 실리콘을 포함하는 타겟으로서 실리콘 반도체 타겟 또는 합성 석영 타겟이 사용될 수 있다.
상기 구성들에 의해, 상기 문제점들 중 적어도 하나가 해결된다.
산화물 반도체층은 InMO3(ZnO) m (m>0)이다. 산화물 반도체층으로서 박막을 사용하여 박막 트랜지스터가 형성된다. M은 Ga, Fe, Ni, Mn 및 Co로부터 선택된 금속 원소들 중 하나 또는 복수를 나타낸다는 것을 유념해야 한다. 예를 들어, M은 Ga일 수도 있거나 또는 Ga 외에 상술된 금속 원소를 포함할 수도 있고, 예를 들어, M은 Ga 및 Ni일 수도 있거나 또는 M은 Ga 및 Fe일 수도 있다. 상술된 산화물 반도체에 있어서, Fe나 Ni와 같은 천이 금속 원소 또는 천이 금속의 산화물이, M으로서 포함된 금속 원소에 더하여 불순물 원소로서 포함될 수도 있다. 본 명세서에 있어서, 조성식이 InMO3(ZnO) m (m>0)이고 적어도 Ga가 M으로서 포함되는 산화물 반도체층은 In-Ga-Zn-O계 산화물 반도체로서 언급되고, 그 박막은 In-Ga-Zn-O계 막으로 언급된다.
산화물 반도체층에 적용할 수 있는 금속 산화물의 다른 예들로서는 다음 금속 산화물들 중 어느 것이 적용될 수 있다: In-Sn-O계 금속 산화물; In-Sn-Zn-O계 금속 산화물; In-Al-Zn-O계 금속 산화물; Sn-Ga-Zn-O계 금속 산화물; Al-Ga-Zn-O계 금속 산화물; Sn-Al-Zn-O계 금속 산화물; In-Zn-O계 금속 산화물; Sn-Zn-O계 금속 산화물; Al-Zn-O계 금속 산화물; In-O계 금속 산화물; Sn-O계 금속 산화물; 및 Zn-O계 금속 산화물. 상술된 금속 산화물을 사용하여 형성되는 산화물 반도체층에 산화 실리콘이 포함될 수도 있다.
또한, 산화물 도전층이 산화물 반도체층과 소스 및 드레인 전극들 사이에 형성될 수도 있다. 산화물 도전층과 소스 및 드레인 전극들을 형성하기 위한 금속층이 연속하여 형성될 수 있다.
박막 트랜지스터는 정전기 등으로 인해 쉽게 파손되기 때문에, 화소부에서의 박막 트랜지스터를 보호하기 위한 보호 회로가 바람직하게 게이트선 또는 소스선과 동일한 기판 위에 제공된다. 보호 회로는 바람직하게 산화물 반도체층을 포함하는 비선형 소자를 사용하여 형성된다.
본 명세서에서 "제 1" 및 "제 2"와 같은 서수들은 편의상 사용된다는 것을 유념해야 한다. 따라서, 그것들은 단계들의 순서, 층들의 적층 순서, 및 본 발명을 규정하는 특정 명칭들을 나타내는 것이 아니다.
안정한 전기적 특성들을 갖는 산화물 반도체가 사용되는 반도체 장치가 제공될 수 있다.
도 1a 내지 도 1e는 반도체 장치의 제작 방법을 도시하는 도면.
도 2는 성막 장치의 예를 도시하는 도면.
도 3은 성막 장치의 예를 도시하는 도면.
도 4는 성막 장치의 예를 도시하는 도면.
도 5a 내지 도 5e는 반도체 장치의 제작 방법을 도시하는 도면.
도 6a 내지 도 6c는 반도체 장치의 제작 방법을 도시하는 도면.
도 7은 반도체 장치를 도시하는 도면.
도 8은 반도체 장치에서의 화소의 등가 회로도를 도시하는 도면.
도 9a 내지 도 9c는 각각 반도체 장치를 도시하는 도면.
도 10a 및 도 10b는 반도체 장치를 도시하는 도면.
도 11은 반도체 장치를 도시하는 도면.
도 12는 반도체 장치를 도시하는 도면.
도 13은 반도체 장치를 도시하는 도면.
도 14는 반도체 장치를 도시하는 도면.
도 15는 반도체 장치에서의 화소의 등가 회로도를 도시하는 도면.
도 16a 내지 도 16c는 각각 반도체 장치를 도시하는 도면.
도 17a 및 도 17b는 각각 전자기기를 도시하는 도면.
도 18a 및 도 18b는 각각 전자기기를 도시하는 도면.
도 19는 전자기기를 도시하는 도면.
도 20은 전자기기를 도시하는 도면.
도 21은 전자기기들을 도시하는 도면.
이하, 본 발명의 실시형태들이 첨부 도면들을 참조하여 상세히 설명될 것이다. 그러나, 본 발명은 다음 설명으로 제한되지 않고, 당업자들은 그 형태들 및 세부사항들이 다양한 방식들로 수정될 수 있다는 것을 쉽게 이해한다. 따라서, 본 발명은 이하 실시형태들의 설명으로 제한되는 것으로 이해되어서는 안 된다.
(실시형태 1)
이 실시형태에 있어서, 반도체 장치 및 반도체 장치의 제작 방법의 실시형태가 도 1a 내지 도 1e를 참조하여 설명될 것이다. 이 실시형태에서 설명되는 반도체 장치는 박막 트랜지스터이다.
도 1a 내지 도 1e는 반도체 장치의 단면 구조의 예를 도시한다. 도 1a 내지 도 1e에 도시되어 있는 박막 트랜지스터(110)는 채널-에칭형 구조라고 하는 보톰-게이트(bottom-gate) 구조를 갖고, 또한 역 스태거형(inverted staggered) 박막 트랜지스터라고도 한다.
박막 트랜지스터(110)는 단일-게이트 박막 트랜지스터를 사용하여 설명되지만; 필요하다면, 복수의 채널 형성 영역들을 포함하는 멀티-게이트 박막 트랜지스터가 형성될 수 있다.
이하, 기판(100) 위에 박막 트랜지스터(110)를 제작하기 위한 공정이 도 1a 내지 도 1e를 참조하여 설명된다.
먼저, 절연 표면을 갖는 기판(100) 위에 도전막이 형성된 다음, 제 1 포토리소그래피 단계를 통해 게이트 전극층(101)이 형성된다. 형성된 게이트 전극층의 단부는 그 위에 적층되는 게이트 절연층과의 피복성을 향상시키기 위해 테이퍼 형상을 갖는 것이 바람직하다. 레지스트 마스크가 잉크-젯 방법에 의해 형성될 수도 있다는 것을 유념해야 한다. 레지스트 마스크가 잉크-젯 방법에 의해 형성될 때 포토마스크는 사용되지 않고, 그것은 결과적으로 제작 비용의 감소를 가져온다.
절연 표면을 갖는 기판(100)으로서 사용될 수 있는 기판에는 특별한 제한이 없지만, 기판은 적어도 나중에 수행될 가열 처리를 견디기에 충분히 높은 내열성을 가질 필요가 있다. 절연 표면을 갖는 기판(100)으로서, 바륨 보로실리케이트 유리, 알루미노보로실리케이트 유리 등으로 형성된 유리 기판이 사용될 수 있다.
유리 기판이 사용되고 나중에 수행될 가열 처리의 온도가 높은 경우에, 바람직하게 변형점이 730℃ 이상인 유리 기판이 사용된다. 유리 기판으로서, 예를 들어, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 또는 바륨 보로실리케이트 유리와 같은 유리 재료의 기판이 사용된다. 산화 붕소보다 더 많은 양의 산화 바륨(BaO)을 함유함으로써, 내열성 및 더 실용적인 유리 기판이 얻어질 수 있다. 따라서, 바람직하게 BaO의 양이 B2O3 보다 많게 BaO 및 B2O3를 함유하는 유리 기판이 사용된다.
세라믹 기판, 석영 기판, 또는 사파이어 기판과 같이 절연체로 형성되는 기판이 상기 유리 기판 대신 사용될 수도 있다는 것을 유념해야 한다. 대안적으로, 결정화 유리 등이 사용될 수 있다. 또한, 대안적으로, 플라스틱 기판 등이 적절히 사용될 수 있다.
하지막으로서 작용하는 절연막이 기판(100)과 게이트 전극(101) 사이에 제공될 수도 있다. 하지막은 기판(100)으로부터 불순물 원소가 확산하는 것을 방지하는 기능을 갖고, 질화 실리콘막, 산화 실리콘막, 질화산화 실리콘막, 및 산화질화 실리콘막으로부터 선택된 단층 구조 또는 하나 이상의 막들을 포함하는 적층 구조를 갖도록 형성될 수 있다.
게이트 전극층(101)은, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 금속 재료, 또는 주성분으로서 이들 재료들 중 어느 것을 함유하는 합금 재료를 사용하여 단층 구조 또는 적층 구조로 형성될 수 있다.
예를 들어, 게이트 전극층(101)의 2층 구조로서, 다음 구조들이 바람직하다: 몰리브덴층이 알루미늄층 위에 적층되는 2층 구조, 몰리브덴층이 구리층 위에 적층되는 2층 구조, 질화 티타늄층 또는 질화 탄탈층이 구리층 위에 적층되는 2층 구조, 및 질화 티타늄층 및 몰리브덴층이 적층되는 2층 구조. 3층 구조로서, 텅스텐층 또는 질화 텅스텐층, 알루미늄 및 실리콘의 합금층 또는 알루미늄 및 티타늄의 합금층, 및 질화 티타늄층 또는 티타늄층의 적층이 바람직하다. 게이트 전극층은 투광성 도전막을 사용하여 형성될 수 있다는 것을 유념해야 한다. 투광성 도전막의 예로서, 투광성 도전성 산화물 등이 제공될 수 있다.
이어서, 게이트 절연층(102)이 게이트 전극층(101) 위에 형성된다.
게이트 절연층(102)은, 플라즈마 CVD 방법, 스퍼터링 방법 등에 의해, 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 질화산화 실리콘층, 및 산화 알루미늄층의 단층 구조 또는 그들 중 하나 이상을 사용하는 적층 구조로 형성될 수 있다. 게이트 절연층(102)이 대량의 수소를 함유하는 것을 방지하기 위해서, 게이트 절연층(102)은 바람직하게 스퍼터링 방법에 의해 형성된다. 스퍼터링 방법에 의해 산화 실리콘막을 형성하는 경우에, 타겟으로서 실리콘 타겟 또는 석영 타겟이 사용되고, 스퍼터링 가스로서 산소 또는 산소와 아르곤의 혼합 가스가 사용된다.
게이트 절연층(102)은 질화 실리콘층 및 산화 실리콘층이 게이트 전극층(101) 측으로부터 적층되는 구조를 가질 수 있다. 예를 들어, 100㎚의 두께를 갖는 게이트 절연층은, 50㎚ 내지 200㎚의 두께를 갖는 질화 실리콘층(SiNy(y>0))이 제 1 게이트 절연층으로서 스퍼터링 방법에 의해 형성된 다음, 5㎚ 내지 300㎚의 두께를 갖는 산화 실리콘층(SiOx(x>0))이 제 1 게이트 절연층 위에 제 2 게이트 절연층으로서 적층되는 방식으로 형성된다.
게이트 절연층(102)이 수소, 수산기, 및 수분을 가능한 한 적게 함유하도록 하기 위해서, 성막을 위한 전 처리로서, 스퍼터링 장치의 예비 가열실에서 200℃ 이상의 온도로, 게이트 전극층(101)이 형성되어 있는 기판(100)을 가열함으로써 기판(100) 상에 흡착된 불순물이 제거되도록 하는 것이 바람직하다.
다음에, 2㎚ 이상 및 200㎚ 이하의 두께를 갖는 산화물 반도체막(120)이 게이트 절연층(102) 위에 형성된다(도 1a 참조).
산화물 반도체막(120)이 스퍼터링 방법에 의해 형성되기 전에, 게이트 절연층(102)의 표면 상의 먼지는 바람직하게 아르곤 가스가 도입되어 플라즈마가 발생되는 역 스퍼터링에 의해 제거된다. 역 스퍼터링은 아르곤 분위기에서 RF 전원을 사용하여 기판 측에 전압이 인가되고 기판 표면이 플라즈마에 노출되어 기판 표면이 개질되도록 하는 방법이다. 아르곤 분위기 대신, 질소 분위기, 헬륨 분위기, 산소 분위기 등이 사용될 수도 있다는 것을 유념해야 한다.
산화물 반도체막(120)이 스퍼터링 방법에 의해 형성된다. 산화물 반도체막(120)으로서, In-Ga-Zn-O계 막, In-Sn-Zn-O계 산화물 반도체막, In-Al-Zn-O계 산화물 반도체막, Sn-Ga-Zn-O계 산화물 반도체막, Al-Ga-Zn-O계 산화물 반도체막, Sn-Al-Zn-O계 산화물 반도체막, In-Zn-O계 산화물 반도체막, Sn-Zn-O계 산화물 반도체막, Al-Zn-O계 산화물 반도체막, In-O계 산화물 반도체막, Sn-O계 산화물 반도체막, 또는 Zn-O계 산화물 반도체막이 사용된다. 이 실시형태에 있어서, 산화물 반도체막(120)은 In-Ga-Zn-O계 금속 산화물 타겟을 사용하여 스퍼터링 방법에 의해 형성된다. 또한, 산화물 반도체막(120)은 희가스(일반적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(일반적으로는 아르곤)와 산소의 분위기에서 스퍼터링 방법에 의해 형성될 수 있다. 스퍼터링 방법을 사용하는 경우에, 2wt% 이상 및 10wt% 이하의 농도로 SiO2를 포함하는 타겟을 사용하여 성막이 수행되고, 결정화를 방해하는 SiO x (x>0)를 산화물 반도체막(120)에 포함하여; 이 방식에 있어서, 산화물 반도체가 나중에 수행되는 가열 처리시 결정화되는 것을 방지할 수 있도록 하는 것이 바람직하다.
스퍼터링 방법에 의해 산화물 반도체막(120)을 형성하기 위한 타겟으로서, 산화 아연을 주성분으로서 포함하는 금속 산화물 타겟이 사용될 수 있다. 금속 산화물 타겟의 또 다른 예로서, In, Ga, 및 Zn을 포함하는 금속 산화물 타겟(조성비: In2O3:Ga2O3:ZnO=1:1:1[몰수비])이 사용될 수 있다. In, Ga, 및 Zn을 포함하는 금속 산화물 타겟으로서, 조성비: In2O3:Ga2O3:ZnO=2:2:1[몰수비]를 갖는 타겟, 또는 조성비: In2O3:Ga2O3:ZnO=1:1:4[몰수비]를 갖는 타겟이 또한 사용될 수 있다. 금속 산화물 타겟의 충전율은 90% 내지 100%이고, 바람직하게는 95% 내지 99.9%이다. 충전율이 높은 금속 산화물 타겟을 사용하는 것은 조밀한 산화물 반도체막을 형성하는 것을 가능하게 한다.
기판은 압력이 감소된 상태로 유지되는 처리실 내부에 유지되고, 기판은 실온 이상 및 400℃ 미만의 온도로 가열된다. 처리실 내의 잔류 수분이 제거되고, 수소 및 수분이 제거된 스퍼터링 가스가 도입된다. 금속 산화물이 타겟으로서 사용된다. 따라서, 산화물 반도체막(120)이 기판(100) 위에 형성된다. 처리실에서 잔류 수분을 제거하기 위해서, 바람직하게 흡착형 진공 펌프가 사용된다. 예를 들어, 바람직하게는 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 사용된다. 배기 수단으로서, 콜드 트랩이 부가된 터보 분자 펌프가 사용될 수도 있다. 크라이오펌프를 사용하여 배기가 수행되는 성막실에 있어서, 예를 들어, 수소 원자, H2O와 같이 수소 원자를 포함하는 화합물, 탄소 원자를 포함하는 화합물 등이 배기된다. 따라서, 성막실에서 형성되는 산화물 반도체막에 포함된 불순물의 농도가 감소될 수 있다.
성막 조건들의 예로서, 다음 조건들이 이용된다: 기판과 타겟 간의 거리는 100㎜이고, 압력은 0.6Pa이고, 직류(DC) 전원은 0.5㎾이고, 산소 분위기(산소 유량에서 산소의 비율은 100%임)가 사용된다. 성막시 발생되는 가루 물질들(입자들 또는 먼지라고도 함)이 제거될 수 있고 막 두께가 균일하게 만들어질 수 있기 때문에, 펄스 직류(DC) 전원이 바람직하다. 산화물 반도체막은 바람직하게 5㎚ 내지 30㎚의 두께를 갖는다. 산화물 반도체막의 적절한 두께는 재료에 의존하여 변화하고; 따라서, 두께는 재료에 의존하여 적절히 결정될 수도 있다는 것을 유념해야 한다.
산화물 반도체막이 형성될 때 도입되는 산소, 질소, 또는 헬륨, 네온 및 아르곤과 같은 희가스와 같은 스프터링 가스에는 물, 수소 등과 같은 불순물들이 함유되지 않는 것이 바람직하다는 것을 유념해야 한다. 예를 들어, 스퍼터링 가스로서 사용되는 산소, 질소, 또는 헬륨, 네온 및 아르곤과 같은 희가스의 순도는 6N(99.9999%) 이상, 바람직하게, 7N(99.99999%) 이상인 것이 바람직하다(즉, 불순물 농도는 1ppm 이하, 바람직하게, 0.1ppm 이하이다).
상술된 방식에 있어서, 산화물 반도체막(120)은 스퍼터링 방법에 의해 형성됨으로써, 2차 이온 질량 분석(SIMS, secondary ion mass spectrometry)에 의해 측정될 때 정량화된 수소의 농도가 2×1019㎝-3 이하, 바람직하게는 5×1018㎝-3 이하로 억제되는 산화물 반도체막이 얻어질 수 있다.
스퍼터링 방법의 예들로는, 고주파수 전원이 스퍼터링 전원으로서 사용되는 RF 스퍼터링 방법, DC 스퍼터링 방법, 및 바이어스가 펄스적으로 인가되는 펄스 DC 스퍼터링 방법이 있다. RF 스퍼터링 방법은 주로 절연막을 형성하는 경우에 사용되고, DC 스퍼터링 방법은 주로 금속 막을 형성하는 경우에 사용된다.
또한, 상이한 재료들의 복수의 타겟들이 설정될 수 있는 다원 스퍼터링 장치가 있다. 다원 스퍼터링 장치에 의해, 상이한 재료들의 막들이 하나의 챔버에서 적층되도록 성막될 수 있고, 복수 종류들의 재료들의 막들이 하나의 챔버에서 동시에 방전시켜 성막될 수 있다.
또한, 챔버 내부에 자석 기구가 제공되어 마그네트론 스퍼터링 방법을 위해 사용되는 스퍼터링 장치, 및 마이크로파들을 사용하여 발생되는 플라즈마가 글로 방전 없이 사용되는 ECR(Electron Cyclotron Resonance) 스퍼터링 방법이 있다.
또한, 스퍼터링 방법을 사용하는 성막 방법으로서, 타겟 물질 및 스퍼터링 가스 성분이 성막 동안 서로 화학 반응되어 그 화합물의 박막을 형성하는 반응성 스퍼터링 방법, 및 성막 동안 기판에 전압이 인가되는 바이어스 스퍼터링 방법이 있다.
다음에, 산화물 반도체막은 제 2 포토리소그래피 단계에서 섬-형상 산화물 반도체층(121)으로 가공된다(도 1b 참조). 섬-형상 산화물 반도체층(121)을 형성하기 위한 레지스트 마스크가 잉크-젯 방법에 의해 형성될 수도 있다는 것을 유념해야 한다. 레지스트 마스크가 잉크-젯 방법에 의해 형성될 때, 포토마스크는 사용되지 않고; 따라서, 제작 비용이 감소될 수 있다.
게이트 절연층(102)에 콘택트 홀을 형성하는 경우에, 그 단계는 산화물 반도체층(121)의 형성 시에 수행될 수 있다.
산화물 반도체막(120)의 에칭을 위해, 웨트 에칭, 드라이 에칭, 또는 그 둘 모두가 이용될 수도 있다.
드라이 에칭을 위한 에칭 가스로서, 바람직하게, 염소를 함유하는 가스(염소(Cl2), 염화 붕소(BCl3), 염화 실리콘(SiCl4), 또는 사염화탄소(CCl4)와 같은 염소계 가스)가 사용된다.
대안적으로, 플루오르를 함유하는 가스(사불화탄소(CF4), 불화 유황(SF6), 불화 질소(NF3), 또는 트리플루오르메탄(CHF3)과 같은 플루오르계 가스); 브롬화 수소(HBr); 산소(O2); 헬륨(He) 또는 아르곤(Ar)과 같은 희가스가 첨가되는 이들 가스들 중 어느 것 등이 사용될 수 있다.
드라이 에칭 방법으로서, 평행 평판형 RIE(reactive ion etching) 방법 또는 ICP(inductively coupled plasma) 에칭 방법이 사용될 수 있다. 층을 소망의 형상으로 에칭하기 위해서, 에칭 조건들(코일형 전극에 인가되는 전력량, 기판 측 상의 전극에 인가되는 전력량, 기판 측 상의 전극의 온도 등)이 적절히 조정된다.
웨트 에칭을 위해 사용되는 에천트로서, 인산, 아세트산, 및 질산을 혼합함으로써 얻어지는 용액 등이 사용될 수 있다. 또한, ITO07N(칸토 케미칼사 제작)이 사용될 수도 있다.
웨트 에칭 후에, 에천트는 에칭된 재료와 함께 세정에 의해 제거된다. 제거된 재료를 포함하는 에천트의 폐액은 정화될 수도 있고, 폐액에 포함된 재료는 재사용될 수도 있다. 산화물 반도체층에 포함된 인듐과 같은 재료가 에칭 후 폐액로부터 수집되어 재사용될 때, 자원들이 효율적으로 사용될 수 있고 비용이 감소될 수 있다.
(에천트, 에칭 시간 또는 온도와 같은) 에칭 조건들은, 재료가 소망의 형상으로 에칭될 수 있도록, 재료에 의존하여 적절히 조정된다.
산화물 반도체층(121) 및 게이트 절연층(102)의 표면들 상에 부착된 레지스트 잔류물 등을 제거하기 위해서, 다음 단계에서 도전막을 형성하기 전에 역 스퍼터링이 수행되는 것이 바람직하다.
다음에, 게이트 절연층(102) 및 산화물 반도체층(121) 위에 도전막이 형성된다. 도전막은 스퍼터링 방법 또는 진공 증착 방법에 의해 형성될 수도 있다. 도전막의 재료로서, Al, Cr, Cu, Ta, Ti, Mo 또는 W로부터 선택된 원소; 성분으로서 이들 원소들 중 어느 것을 함유하는 합금; 이들 원소들 중 어느 것을 조합하여 함유하는 합금막 등이 제공될 수 있다. 망간, 마그네슘, 지르코늄, 및 베릴륨으로부터 선택된 하나 이상의 재료들이 사용될 수도 있다. 금속 도전막은 단층 구조 또는 2개 이상의 층들의 적층 구조를 가질 수도 있다. 예를 들어, 실리콘을 함유하는 알루미늄막의 단층 구조; 알루미늄막 및 그 위에 적층되는 티타늄막의 2층 구조; Ti 막, 그 위에 적층되는 알루미늄막, 및 그 위에 적층되는 Ti 막의 3층 구조 등이 제공될 수 있다. 대안적으로, 알루미늄 및 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd) 또는 스칸듐(Sc)으로부터 선택된 하나 이상의 원소들을 함유하는 합금막, 또는 이들 원소들 중 하나 이상을 함유하는 질화물막이 사용될 수도 있다.
제 3 포토리소그래피 단계에 의해 레지스트 마스크가 도전막 위에 형성된다. 레지스트 마스크가 선택적으로 에칭되어, 소스 전극층(115a) 및 드레인 전극층(115b)이 형성된다. 이어서, 레지스트 마스크가 제거된다(도 1c 참조).
각 재료 및 에칭 조건들은 산화물 반도체층(121)이 도전막의 에칭에 의해 제거되지 않도록 적절히 조정된다는 것을 유념해야 한다.
이 실시형태에 있어서, Ti 막이 도전막으로서 사용되고, In-Ga-Zn-O계 산화물이 산화물 반도체층(121)에 사용되고, 암모니아 과수/과산화수소의 혼합물(31wt% 과산화수소수:28% 암모니아수:물=5:2:2)이 Ti의 도전막을 에칭하기 위한 에천트로서 사용된다.
제 3 포토리소그래피 단계에서, 산화물 반도체층(121)이 몇몇 경우들에 있어서는 부분적으로 에칭될 수도 있어서, 그루브(오목부)를 갖는 산화물 반도체층이 형성된다는 것을 유념해야 한다. 소스 전극층(115a) 및 드레인 전극층(115b)을 형성하기 위한 레지스트 마스크가 잉크-젯 방법에 의해 형성될 수도 있다. 레지스트 마스크가 잉크-젯 방법에 의해 형성될 때, 포토마스크는 사용되지 않고; 따라서 제작 비용이 감소될 수 있다.
포토리소그래피 단계에서의 포토마스크들 및 단계들의 수를 줄이기 위해서, 광이 투과되어 복수의 강도들을 갖도록 하는 노광 마스크인 다계조 마스크를 사용하여 형성되는 레지스트 마스크를 사용하여 에칭이 수행될 수도 있다. 다계조 마스크를 사용하여 형성되는 레지스트 마스크는 복수의 두께들을 갖고, 에칭을 수행함으로써 형상 또한 변경될 수 있기 때문에, 상이한 패턴들을 제공하기 위해 복수의 에칭 단계들에서 레지스트 마스크가 사용될 수 있다. 따라서, 적어도 두 종류들의 상이한 패턴들에 대응하는 레지스트 마스크가 하나의 다계조 마스크를 사용하여 형성될 수 있다. 따라서, 노광 마스크들의 수가 감소될 수 있고, 대응하는 포토리소그래피 단계들의 수 또한 감소될 수 있음으로써, 공정의 단순화가 실현될 수 있다.
노출되는 산화물 반도체층의 표면 상에 흡착된 물 등을 제거하기 위해 N2O, N2, 또는 Ar과 같은 가스를 사용하는 플라즈마 처리가 수행될 수도 있다. 플라즈마 처리는 산소 및 아르곤의 혼합 가스를 사용하여 수행될 수도 있다.
플라즈마 처리 후에, 대기에 노출되지 않고, 산화물 반도체층의 일부와 접하여 보호 절연막으로서 작용하는 산화물 절연층으로서 산화 실리콘층(116)이 형성된다. 이 실시형태에 있어서, 산화 실리콘층(116)은 산화물 반도체층(121)이 소스 전극층(115a) 및 드레인 전극층(115b) 어느 것과도 중첩되지 않는 영역에서 산화물 반도체층(121)과 접하여 형성된다.
산화 실리콘층(116)으로서, 결함들을 포함하는 산화 실리콘층이 다음 방식으로 형성된다: 섬-형상 산화물 반도체층(121), 소스 전극층(115a), 및 드레인 전극층(115b)이 형성된 기판(100)이 실온 이상 및 100℃ 미만의 온도에서 가열되고 수소 및 수분이 제거된 고순도 산소를 함유하는 스퍼터링 가스가 도입되고; 산화 실리콘 타겟이 사용된다. 산화 실리콘층(116)은 산화 실리콘(SiOx, x는 바람직하게 2 이상임)층이 되도록 형성된다는 것을 유념해야 한다.
예를 들어, 붕소로 도프되고 6N(99.9999%)의 순도를 갖는 실리콘 타겟(저항율: 0.01Ω㎝)이 사용되고, 타겟과 기판간의 거리(T-S 거리)가 89㎜이고, 압력이 0.4Pa이고, 직류(DC) 전원이 6㎾이고, 산소 분위기(산소 유량비 100%)가 사용되는 펄스 DC 스퍼터링 방법에 의해 산화 실리콘막이 형성된다. 산화 실리콘막의 두께는 300㎚이다. 실리콘 타겟 대신, 석영(바람직하게, 합성 석영)이 산화 실리콘막을 형성하기 위한 타겟으로서 사용될 수 있다. 스퍼터링 가스로서, 산소 또는 산소와 아르곤의 혼합 가스가 사용된다.
산화 실리콘층이 형성될 때 도입되는 스퍼터링 가스에 물, 수소 등과 같은 불순물들이 함유되지 않는 것이 바람직하다는 것을 유념해야 한다. 예를 들어, 산소 가스의 순도는 6N(99.9999%) 이상, 바람직하게, 7N(99.99999%) 이상인 것이 바람직하다(즉, 불순물 농도는 1ppm 이하, 바람직하게, 0.1ppm 이하이다).
이 경우에, 산화물 반도체층(121) 및 산화 실리콘층(116)에 수소, 수산기, 또는 수분이 함유되는 것을 방지하기 위한 목적으로, 산화 실리콘층(116)의 형성시 처리실에서 잔류 수분이 제거되는 것이 바람직하다.
산화 실리콘층 대신, 산화질화 실리콘층, 산화 알루미늄층, 산화질화 알루미늄층 등이 사용될 수 있다.
다음에, 결함들을 포함하는 산화 실리콘층(116)이 산화물 반도체층(121)과 접하는 상태에서 100℃ 내지 400℃의 온도에서 가열 처리가 수행된다. 이 가열 처리는 산화물 반도체층(121)에 포함된 수소 또는 수분을 결함들을 포함하는 산화 실리콘층(116)으로 확산시킬 수 있다. 산화 실리콘층(116)은 많은 결함들(댕글링 본드들)을 포함하고 있기 때문에, 섬-형상 산화물 반도체층(121)에 포함된 수소, 수산기, 또는 수분과 같은 불순물은 산화물 반도체층(121)과 산화 실리콘층(116)이 서로 접하는 계면을 통해 산화 실리콘층(116)으로 확산된다. 구체적으로, 산화물 반도체층(121)에 포함된 수소 원자, H2O와 같이 수소 원자를 포함하는 화합물, 탄소 원자를 포함하는 화합물 등은 산화 실리콘층(116)으로 쉽게 확산될 수 있다.
산화물 반도체층으로부터 산화 실리콘층으로의 수소 확산과 관련하여, 수소 원자가 산화물 반도체층(비정질 IGZO) 또는 산화 실리콘층(비정질 SiOx) 어디에 존재하는지가 계산되었다.
수소 원자의 결합 에너지(E_bind)가 다음과 같이 정의되어, 환경에서의 수소 원자의 안정성이 평가되었다.
E_bind = {E(원래 구조) + E(H)} - E(H를 갖는 구조)
이 결합 에너지(E_bind)가 크면, 수소 원자가 존재할 가능성이 많다. E(원래 구조), E(H), 및 E(H를 갖는 구조)는 각각 원래 구조의 에너지, 수소 원자의 에너지, 및 H를 갖는 구조의 에너지를 나타낸다. 4개의 샘플들에 대한 결합 에너지가 계산되었다: 비정질 IGZO, 댕글링 본드들(이하, DB라고 약칭됨)이 없는 비정질 SiO2, 및 DB가 있는 두 종류들의 비정질 SiOx.
계산을 위해서, 밀도 범함수 이론에 대한 계산 프로그램인 CASTEP가 사용되었다. 밀도 범함수 이론에 대한 방법으로서, 평면파 하지 유사 퍼텐셜 방법(plan wave basis pseudopotential method)이 사용되었다. 범함수로서, LDA가 사용되었다. 컷-오프 에너지는 300eV로 설정되었다. K-점은 2×2×2의 그리드로 설정되었다.
계산된 구조들은 다음에 설명되어 있다. 먼저, 원래 구조가 설명된다. 비정질 IGZO의 수단 셀은 총 84개의 원자들, 즉, 12개의 In 원자들, 12개의 Ga 원자들, 12개의 Zn 원자들, 및 48개의 O 원자들을 포함한다. DB가 없는 비정질 SiO2의 수단 셀은 총 48개의 원자들, 즉, 16개의 Si 원자들 및 32개의 O 원자들을 포함한다. DB가 있는 비정질 SiOx(1)는, DB가 없는 비정질 SiO2로부터 O 원자가 제거되고 O 원자에 결합된 하나의 Si 원자가 H에 결합되는 구조를 갖고; 즉, 총 48개의 원자들, 즉, 16개의 Si 원자들, 31개의 O 원자들, 및 1개의 H 원자를 포함한다. DB가 있는 비정질 SiOx(2)는, DB가 없는 비정질 SiO2로부터 Si가 제거되고 Si에 결합된 3개의 O 원자들이 각각 H에 결합되는 구조를 갖고; 즉, 총 50개의 원자들, 즉, 15개의 Si 원자들, 32개의 O 원자들, 및 3개의 H 원자들을 포함한다. H를 갖는 구조는 상기 4개의 구조들 각각에 H가 부가된 구조이다. H는 비정질 IGZO에서는 O 원자에, DB가 없는 비정질 SiO2에서는 Si 원자에, 및 DB가 있는 비정질 SiOx에서는 DB가 있는 원자에 부가되었다는 것을 유념해야 한다. H가 계산된 구조는 수단 셀에 1개의 H 원자를 포함한다. 각 구조의 셀 크기는 표 1에 제시되어 있다는 것을 유념해야 한다.
구조 셀 크기(㎚)
각도
비정질 IGZO 1.0197×1.0197×1.0197
Figure pct00001
DB가 없는 비정질 SiO2
DB가 있는 비정질 SiOx (1)
DB가 있는 비정질 SiOx (2)		 0.9127×0.9127×0.9127
Figure pct00002
수소 원자 1.0000×1.0000×1.0000
Figure pct00003
계산 결과들은 표 2에 제시되어 있다.
H가 부가된 구조의 에너지(eV) 원래 구조의 에너지(eV) H 원자의 에너지(eV) 결합 에너지(eV)
비정질 IGZO -84951.3359 -84935.6442 -13.0015 2.69
DB가 없는 비정질 SiO2 -15783.8101 -15770.6279 -13.0015 0.18
DB가 있는 비정질 SiOx(1) -15363.1459 -15345.6884 -13.0015 4.46
DB가 있는 비정질 SiOx(2) -15722.2053 -15702.5905 -13.0015 6.61
상기로부터, DB가 없는 비정질 SiO2로부터 Si가 제거되고 Si에 결합된 3개의 O 원자들이 각각 H에 결합되는 구조를 갖는 DB가 있는 비정질 SiOx(2)는 최대 결합 에너지를 갖고, 다음으로, DB가 없는 비정질 SiO2로부터 O 원자가 제거되고 O 원자에 결합된 1개의 Si 원자가 H에 결합되는 구조를 갖는 SiOx(1), 비정질 IGZO, 및 최소 결합 에너지를 갖는 DB가 없는 비정질 SiO2가 이어진다. 따라서, 수소는 비정질 SiOx에서 DB에 결합될 때 가장 안정하게 된다.
결과적으로, 다음 공정이 가정될 수 있다. 비정질 SiOx에 대량의 DB가 존재한다. 비정질 IGZO 및 비정질 SiOx 사이의 계면에서 확산하는 수소 원자는 비정질 SiOx에서 DB에 결합됨으로써 안정하게 된다. 따라서, 비정질 IGZO에서의 수소 원자는 비정질 SiOx에서의 DB로 이동한다.
Si의 제거에 의해 댕글링 본드들이 형성되는 구조를 갖는 DB가 있는 비정질 SiOx(2)가, O의 제거에 의해 댕글링 본드들이 형성되는 구조를 갖는 DB가 있는 SiOx(1)보다 큰 결합 에너지를 갖는다는 사실로부터, 수소 원자는 O에 결합될 때 SiOx에서 더 안정하다. 따라서, SiOx의 x는 바람직하게 2 이상이다.
결함들을 포함하는 산화 실리콘층이 결함들로서 많은 산소 댕글링 본드들을 포함하는 산화 실리콘층이라면, 수소에 대한 결합 에너지가 높고; 따라서, 더 많은 수소 또는 수소를 포함하는 더 많은 불순물이 산화물 반도체층으로부터 결함들을 포함하는 산화 실리콘층으로 확산될 수 있다. 따라서, SiOx에서의 x는 바람직하게 2 이상이다.
산화 실리콘층(116)이 산화물 반도체층(121)과 접하여 형성될 때, 산화물 반도체 및 산화 실리콘을 포함하는 혼합 영역(119)이 산화물 반도체층과 산화 실리콘층 사이의 계면에 형성된다(도 1d 참조).
혼합 영역(119)은 산소, 실리콘, 및 산화물 반도체에 포함되어 있는 금속 원소 중 적어도 한 종류를 포함한다. 예를 들어, 산화물 반도체로서 In-Ga-Zn-O계 산화물을 사용하는 경우에, 혼합 영역은 실리콘, 산소, 및 In, Ga 및 Zn의 금속 원소 중 적어도 한 종류를 포함한다. 혼합 영역에서 산화물 반도체에 포함되는 금속이 M이라고 가정하면, M은 M-OH, M-H, M-O-Si-H, 및 M-O-Si-OH와 같은 다양한 상태들로 존재할 수 있다. 구체적인 예들로서, Zn-H, Zn-OH 등이 제공될 수 있다.
혼합 영역의 두께는 1㎚ 내지 10㎚, 바람직하게 2㎚ 내지 5㎚이다. 혼합 영역의 두께는 산화 실리콘층을 형성할 때의 스퍼터링 방법의 성막 조건들에 의해 제어될 수 있다. 스퍼터링 방법에서 전원이 높게 설정되고 기판과 타겟 간의 거리가 짧게 설정되면, 혼합 영역은 더 얇게 형성될 수 있다. 스퍼터링 방법이 고전원으로 도전될 때, 산화물 반도체층의 표면에 흡착된 물 등이 제거될 수 있다.
산화물 반도체층(121)과 산화 실리콘층(116) 간에 혼합 영역(119)을 제공하는 것은, 산화물 반도체층(121)에 포함되는 수소 원자, H2O와 같이 수소 원자를 포함하는 화합물, 탄소 원자를 포함하는 화합물 등을 산화 실리콘층(116)에 확산시키는 것을 촉진하고; 따라서, 그 이동이 더 쉬워진다.
상술된 공정을 통해, 수소 또는 수소화물의 농도가 감소된 산화물 반도체층(112)을 포함하는 박막 트랜지스터(110)가 형성될 수 있다(도 1e 참조).
반응 분위기에서의 잔류 수분이 상술된 산화물 반도체막의 형성 시에 제거될 때, 산화물 반도체막에서의 수소 또는 수소화물의 농도가 감소될 수 있다. 따라서, 산화물 반도체막이 안정화될 수 있다.
산화물 절연층 위에 보호 절연층이 제공될 수도 있다. 이 실시형태에 있어서, 보호 절연층(103)이 산화 실리콘층(116) 위에 형성된다. 보호 절연층(103)으로서, 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막 등이 사용될 수 있다.
보호 절연층(103)으로서, 산화 실리콘층(116)까지의 층들이 형성된 기판(100)을 100℃ 내지 400℃의 온도로 가열하고, 수소 및 수분이 제거된 고순도 질소를 함유하는 스퍼터링 가스를 도입하고, 실리콘 반도체의 타겟을 사용하여 질화 실리콘막이 형성될 수 있다. 또한, 이 경우에, 산화 실리콘층(116)과 유사한 방식으로, 보호 절연층(103)의 형성시 처리실로부터 잔류 수분이 제거되는 것이 바람직하다.
질화 실리콘막이 형성될 때 도입된 가스에 물, 수소 등과 같은 불순물들이 함유되지 않는 것이 바람직하다는 것을 유념해야 한다. 예를 들어, 질소 가스의 순도는 6N(99.9999%) 이상, 바람직하게, 7N(99.99999%) 이상인 것이 바람직하다(즉, 불순물 농도는 1ppm 이하, 바람직하게, 0.1ppm 이하이다).
보호 절연층(103)을 형성하는 경우에, 기판(100)은 보호 절연층(103)의 형성 시 100℃ 내지 400℃의 온도로 가열됨으로써, 산화물 반도체층에 포함된 수소 또는 수분이 산화물 절연층(결함들을 포함하는 산화 실리콘막)에 확산될 수 있다. 이러한 경우에, 산화 실리콘층(116)의 형성 후의 가열 처리는 불필요하다.
산화 실리콘층(116) 및 보호 절연층(103)으로서의 질화 실리콘층이 적층되는 경우에, 산화 실리콘층 및 질화 실리콘층은 공통 실리콘 타겟을 사용하여 동일한 처리실에서 형성될 수 있다. 먼저, 산소를 함유하는 스퍼터링 가스가 도입되고, 처리실 내에 배치된 실리콘 타겟을 사용하여 산화 실리콘층이 형성된 다음, 스퍼터링 가스가 질소를 함유하는 스퍼터링 가스로 전환되고 동일한 실리콘 타겟을 사용하여 질화 실리콘층이 형성된다. 산화 실리콘층 및 질화 실리콘층은 대기에 노출되지 않고 연속하여 형성될 수 있기 때문에, 수소 또는 수분과 같은 불순물이 산화 실리콘층의 표면에 흡착되는 것이 방지될 수 있다. 이 경우에, 산화 실리콘층(116) 및 보호 절연층(103)으로서의 질화 실리콘층이 적층된 후에, 산화물 반도체층에 포함된 수소 또는 수분을 산화물 절연층(결함들을 포함하는 산화 실리콘막)에 확산시키기 위한 (100℃ 내지 400℃의 온도에서의) 가열 처리가 수행될 수도 있다.
산화 실리콘층 또는 질화 실리콘층이 형성될 때 도입된 스퍼터링 가스에 물, 수소 등과 같은 불순물들이 함유되지 않는 것이 바람직하다는 것을 유념해야 한다. 예를 들어, 산소 가스 또는 질소 가스의 순도는 6N(99.9999%) 이상, 바람직하게, 7N(99.99999%) 이상인 것이 바람직하다(즉, 불순물 농도는 1ppm 이하, 바람직하게, 0.1ppm 이하이다).
보호 절연층의 형성 후에, 1시간 내지 30시간 동안 공기 중에서 100℃ 내지 200℃의 온도에서 가열 처리가 더 수행될 수도 있다. 이 가열 처리는 고정된 가열 온도에서 수행될 수도 있다. 대안적으로, 가열 온도의 다음과 같은 변경이 반복적으로 복수 회 수행될 수도 있다: 가열 온도가 실온에서 100℃ 내지 200℃의 온도로 증가된 다음, 실온으로 감소된다. 또한, 이 가열 처리는 감소된 압력 하에서 산화물 절연막의 형성 전에 수행될 수도 있다. 감소된 압력 하에서, 가열 처리 시간은 짧아질 수 있다. 이 가열 처리에 의해, 노멀리-온 박막 트랜지스터가 얻어질 수 있다. 따라서, 반도체 장치의 신뢰성이 향상될 수 있다.
기판을 가열하는 상태에서 결함들을 포함하는 산화 실리콘층 위에 질화 실리콘층이 형성될 때, 수소 또는 수분이 산화물 반도체막으로부터 산화 실리콘막으로 확산될 수 있고, 동시에, 외기로부터 수분이 투입되는 것을 방지하는 배리어막이 제공될 수 있다.
게이트 절연층 위에 채널 형성 영역이 형성되는 산화물 반도체층의 형성시에 반응 분위기에서의 잔류 수분이 제거될 때, 산화물 반도체층에서의 수소 또는 수소화물의 농도가 감소될 수 있다. 또한, 결함들을 포함하는 산화 실리콘층이 산화물 반도체층과 접하도록 제공될 때, 산화물 반도체층에서의 수소 또는 수분이 산화 실리콘막에 확산될 수 있고 산화물 반도체층에서의 수소 또는 수소 화합물의 농도가 감소될 수 있다.
상술된 공정은 액정 표시 패널, 전계 효과 표시 패널, 전자 잉크를 사용하는 표시 장치 등의 백플레인(박막 트랜지스터가 형성되는 기판)을 제작하기 위해 사용될 수 있다. 상술된 공정은 400℃ 이하의 온도에서 수행되기 때문에, 이 공정은 한 측면의 길이가 1m 이상이고 두께가 1㎜ 이하인 유리 기판을 사용하는 제작 공정에 적용될 수 있다. 전체 공정은 400℃ 이하의 처리 온도에서 수행될 수 있기 때문에, 표시 패널은 너무 많은 에너지를 소비하지 않고 제작될 수 있다.
도 3은 산화물 반도체막의 형성 및 산화물 반도체막이 사용되는 반도체 장치의 제작를 위해 사용될 수 있는 성막 장치(1000)의 예를 도시한다.
성막 장치(1000)는 로드실(1110) 및 언로드실(1120)을 포함한다. 로드실(1110) 및 언로드실(1120)에는 각각 처리되기 전의 기판을 보관하는 카세트(1111) 및 처리된 기판을 보관하는 카세트(1121)가 제공된다. 제 1 반송실(1100)이 로드실(1110)과 언로드실(1120) 사이에 제공되고, 기판을 반송하는 반송 수단(1101)이 제공되어 있다.
또한, 성막 장치(1000)는 제 2 반송실(1200)을 포함한다. 제 2 반송실(1200)에는 반송 수단(1201)이 제공되고, 게이트 밸브들을 통해 주위 4개의 처리실들(제 1 처리실(1210), 제 2 처리실(1220), 제 3 처리실(1230), 및 제 4 처리실(1240))에 접속된다. 제 1 처리실(1210)의 한쪽은 게이트 밸브를 통해 제 1 반송실(1100)에 접속되고, 제 1 처리실(1210)의 다른 쪽은 게이트 밸브를 통해 제 2 반송실(1200)에 접속된다는 것을 유념해야 한다.
제 2 반송실(1200), 제 1 처리실(1210), 제 2 처리실(1220), 제 3 처리실(1230), 및 제 4 처리실(1240)에는 각각 배기 수단(1205), 배기 수단(1215), 배기 수단(1225), 배기 수단(1235), 및 배기 수단(1245)이 제공된다. 배기 수단은 각 처리실의 사용 용도에 따라 선택될 수도 있지만, 크라이오펌프와 같은 배기 수단이 특히 바람직하다. 대안적으로, 콜드 트랩을 구비한 터보 분자 펌프가 사용될 수도 있다.
산화물 반도체막이 형성되는 경우에, 산화물 반도체막과 접하는 막들의 형성 전후의 단계들 및 산화물 반도체막의 형성 전후의 단계들에서, 및 말할 필요도 없이, 산화물 반도체막의 형성 동안 처리실에서, 처리실에 남아있는 수분의 불순물들이 혼합되는 것을 방지하기 위해서, 바람직하게 크라이오펌프와 같은 배기 수단이 사용된다.
기판 가열 수단(1211)이 제 1 처리실(1210)에 제공된다. 제 1 처리실(1210)은 대기압 상태의 제 1 반송실(1100)로부터 감압 상태의 제 2 반송실(1200)로 기판을 반송하기 위한 반송실로서 작용한다. 반송실을 제공함으로써, 제 2 반송실(1200)이 대기에 의해 오염되는 것이 방지될 수 있다.
제 2 처리실(1220), 제 3 처리실(1230), 및 제 4 처리실(1240)에는 스퍼터링 방법을 사용하여 질화 실리콘막을 형성하기 위한 구조, 스퍼터링 방법을 사용하여 산화 실리콘막을 형성하기 위한 구조, 및 스퍼터링 방법을 사용하여 산화물 반도체막을 형성하기 위한 구조가 각각 제공된다. 다시 말해서, 처리실들 각각에는 타겟 및 기판 가열 수단이 제공되고, 스퍼터링 가스가 도입되는 가스 공급 수단 및 글로 방전 수단이 처리실 각각에 부가되어 있다.
성막 장치(1000)의 동작 예가 설명될 것이다. 여기서, 도 1a에 도시되어 있는 것과 같이, 게이트 전극층(101)이 형성되는 기판 위에 게이트 절연층 및 산화물 반도체층을 연속적으로 형성하기 위한 방법이 설명될 것이다.
반송 수단(1101)은 게이트 전극(101)이 형성된 기판(100)을 카세트(1111)로부터 제 1 처리실(1210)로 반송한다. 이어서, 게이트 밸브가 닫히고, 기판 상에 흡착된 불순물을 제거하기 위해 기판(100)이 제 1 처리실(1210)에서 예비 가열되고, 배기가 수행된다. 예를 들어, 불순물로는 수소 원자, H2O와 같이 수소 원자를 포함하는 화합물, 탄소 원자를 포함하는 화합물 등이 있다.
다음에, 기판(100)이 제 2 처리실(1220)로 반송되고, 질화 실리콘막이 형성된다. 이어서, 기판(100)이 제 3 처리실(1230)로 반송되고, 산화 실리콘막이 형성된다. 따라서, 게이트 절연층(102)이 형성된다. 제 2 처리실(1220) 및 제 3 처리실(1230)에서 크라이오펌프 등을 사용하여 배기가 수행되어, 성막실들에서의 불순물 농도가 감소되도록 하는 것이 바람직하다. 불순물이 감소된 처리실들에서 적층된 질화 실리콘막 및 산화 실리콘막이 수소, 수산기, 수분 등의 함유가 억제된 게이트 절연층(102)으로서 사용된다.
이어서, 기판(100)은 제 4 처리실(1240)로 반송된다. 제 4 처리실(1240)에는 산화물 반도체를 위한 타겟이 제공되고, 배기 수단으로서 크라이오펌프를 포함한다. 제 4 처리실(1240)에서, 산화물 반도체층이 형성된다.
제 4 처리실(1240)에서 산화물 반도체막(120)을 형성하기 위한 방법이 도 2를 참조하여 설명될 것이다. 도 2에 도시되어 있는 것과 같이, 제 4 처리실(1240)은 주 밸브를 사용하여 배기실(5002)을 통해 배기 수단(1245)에 접속된다. 제 4 처리실(1240)에는 전원(5003), 드라이 펌프(5001), 캐소드(5005), 스테이지 승강기(5006), 기판 스테이지(5007), 게이트 밸브(5008), 냉각수(5009), 유량 제어기(5010), 및 가스 탱크(5011)가 설치되어 있다. 기판(100)은 기판 스테이지(5007) 위에 놓이고, 산화물 반도체를 위한 타겟(5004)이 캐스드(5005) 측에 배치되어 있다.
먼저, 제 4 처리실(1240)에서의 배기가 배기실(5002)을 통해 드라이 펌프(5001)를 사용하여 수행되어, 제 4 처리실(1240) 내의 압력이 감소되도록 한다. 다음에, 크라이오펌프인 배기 수단(1245)에 의해 공기가 배기되어, 제 4 처리실(1240) 내의 수소, 수분, 수소화물 또는 수소 화합물과 같은 불순물이 배기된다. 크라이오펌프 대신, 터보 분자 펌프가 사용될 수도 있고; 그 경우에, 수분 등을 흡착하기 위한 콜드 트랩이 터보 분자 펌프의 주입구 위에 제공될 수도 있다.
게이트 절연층(102)까지의 층들이 형성된 기판(100)이 게이트 밸브(5008)를 통해 제 4 처리실(1240)로 반송되어, 기판 스테이지(5007) 위에 놓인다. 유량 제어기(5010)에 의해 제어되는 유량에 의해 스퍼터링 가스가 가스 탱크(5011)로부터 제 4 처리실(1240)로 도입되고, 플라즈마가 발생되도록 전압이 전원(5003)에 의해 캐소드(5005)에 인가되고, 타겟(5004)이 사용됨으로써; 산화물 반도체막(120)이 기판(100) 위에 형성된다.
제 4 처리실가 도 2를 참조하여 예로서 설명되었지만, 도 2의 방법은 본 명세서에서 성막 장치의 임의의 처리실에 적절히 적용될 수 있다.
잔류 수분은 크라이오펌프를 사용하여 제 4 처리실(1240)로부터 제거되기 때문에, 산화물 반도체막(120)에서의 수소 농도가 감소될 수 있다. 또한, 기판은 산화물 반도체막(120)의 형성 동안 가열된다. 처리실에 남아있는 잔류 수분이 크라이오펌프에 의해 제거되는 상태하에서 스퍼터링 방법을 사용하여 막을 형성함으로써, 산화물 반도체막(120)을 형성할 때의 기판 온도는 실온 내지 400℃의 범위에 있을 수 있다.
상술된 방식으로, 게이트 절연층(102) 및 산화물 반도체막(120)은 성막 장치(1000)에서 연속적으로 형성될 수 있다. 3개 이상의 처리실들이 반송실를 통해 접속되는 구성이 도 3에 도시되어 있지만, 본 발명은 이것으로 제한되지 않는다는 것을 유념해야 한다. 예를 들어, 기판에 대한 반입구와 반출구가 처리실 각각에 제공되고 처리실들이 직렬로 접속되는 소위 인-라인 구성이 이용될 수도 있다.
도 4는, 도 1c에 도시되어 있는 것과 같이, 섬-형상 산화물 반도체층(121) 위에 산화 실리콘층(116) 및 보호 절연층(103)을 형성하기 위한 성막 장치(3000)의 예를 도시한다.
성막 장치(3000)는 처리되기 전의 기판을 보관하기 위한 카세트(3111) 및 처리된 기판을 보관하기 위한 카세트(3121)가 각각 제공되는 로드실(3110) 및 언로드실(3120)을 포함한다.
또한, 성막 장치(3000)는 제 1 반송실(3100)을 포함한다. 제 1 반송실(3100)에는 반송 수단(3101)이 제공되고, 게이트 밸브를 통해 각각 주위 5개의 처리실들(제 1 처리실(3210), 제 2 처리실(3220), 제 3 처리실(3230), 제 4 처리실(3240), 및 제 5 처리실(3250))에 접속된다.
로드실(3110), 언로드실(3120), 제 1 반송실(3100), 제 1 처리실(3210), 제 2 처리실(3220), 제 3 처리실(3230), 제 4 처리실(3240), 및 제 5 처리실(3250)에는 배기 수단(3115), 배기 수단(3125), 배기 수단(3105), 배기 수단(3215), 배기 수단(3225), 배기 수단(3235), 배기 수단(3245), 및 배기 수단(3255)이 각각 제공됨으로써, 압력이 감소된 상태가 실현될 수 있다. 배기 수단은 각 처리실의 사용 용도에 따라 선택될 수도 있지만, 크라이오펌프와 같은 배기 수단이 특히 바람직하다. 대안적으로, 콜드 트랩을 구비한 터보 분자 펌프가 사용될 수도 있다.
로드실(3110) 및 언로드실(3120)은 각각 제 1 반송실(3100)에 또는 그로부터 기판을 반송하기 위한 반송실로서 작용한다. 반송실을 제공함으로써, 제 1 반송실(3100)이 대기에 의해 오염되는 것이 방지될 수 있다.
제 1 처리실(3210) 및 제 4 처리실(3240)에는 각각 기판 가열 수단(3211) 및 기판 가열 수단(3241)이 제공된다. 제 2 처리실(3220) 및 제 3 처리실(3230)에는 각각 스퍼터링 방법을 사용하여 산화 실리콘막을 형성하기 위한 구성 및 스퍼터링 방법을 사용하여 질화 실리콘막을 형성하기 위한 구성이 제공된다. 다시 말해서, 처리실들 각각에는 타겟 및 기판 가열 수단이 제공되고, 스퍼터링 가스가 도입되는 가스 공급 수단 및 글로 방전 발생 수단이 처리실 각각에 부가되어 있다. 또한, 제 5 처리실(3250)에는 냉각 수단(3251)이 제공된다.
성막 장치(3000)의 동작 예가 설명될 것이다. 여기서, 도 1c에 도시되어 있는 섬-형상 산화물 반도체층(121) 위에 산화 실리콘층(116) 및 보호 절연층(103)을 형성하기 위한 방법이 설명될 것이다.
먼저, 로드실(3110)로부터 공기가 배기되어, 로드실(3110)의 압력이 제 1 반송실(3100)의 압력과 실질적으로 동일하게 된 후에, 게이트 밸브가 열리고 기판(100)이 제 1 반송실(3100)을 통해 로드실(3110)로부터 제 1 처리실(3210)로 반송된다.
다음에, 기판 상에 흡착된 불순물은 바람직하게 제 1 처리실(3210)의 기판 가열 수단(3211)에 의해 기판(100)을 예비 가열함으로써 제거되고, 배기 또한 수행되는 것이 바람직하다. 불순물의 예들로는 수소 원자, H2O와 같이 수소 원자를 포함하는 화합물, 탄소 원자를 포함하는 화합물 등이 있다. 예비 가열 온도는 100℃ 내지 400℃, 바람직하게는, 150℃ 내지 300℃의 범위에 있다. 제 1 처리실(3210)에 제공되는 배기 수단으로서, 크라이오펌프가 바람직하다. 기판(100) 상에 흡착된 불순물은 예비 가열에 의해 제거되어 제 1 처리실(3210)에서 확산되기 때문에, 불순물은 크라이오펌프를 사용하여 제 1 처리실(3210)로부터 배기될 필요가 있다. 이 예비 가열 처리는 생략될 수도 있다는 것을 유념해야 한다.
다음에, 기판(100)은 제 2 처리실(3220)로 반송되고, 산화 실리콘층(116)이 형성된다. 예를 들어, 산화 실리콘막이 산화 실리콘층(116)으로서 형성된다. 크라이오펌프 등을 사용하여 제 2 처리실(3220)에서 배기가 수행되어, 성막실에서의 불순물 농도가 감소되도록 한다. 불순물이 감소된 처리실에서 형성된 산화물 절연막은 불순물 농도가 감소된다. 구체적으로, 산화물 절연막에 포함된 수소의 농도가 감소될 수 있다. 산화 실리콘층(116)은 기판(100)이 가열되는 동안 형성될 수도 있지만, 산화 실리콘층(116)은 0℃ 내지 50℃ 범위의 온도에서, 바람직하게는 실온에서 형성되어, 결함들을 포함하도록 하는 것이 바람직하다.
스퍼터링 방법에 의해 산화 실리콘층(116)으로서 산화 실리콘막을 형성하는 경우에, 석영 타겟 또는 실리콘 타겟이 타겟으로서 사용될 수 있고, 실리콘 타겟이 특히 바람직하다. 산소 및 희가스 분위기 하에서 실리콘 타겟을 사용하여 스퍼터링 방법에 의해 형성되는 산화 실리콘막은 실리콘 원자 또는 산소 원자의 댕글링 본드를 포함할 수 있다. 결함들을 포함하는 산화 실리콘층(116)이 결함들로서 많은 산소 댕글링 본드들을 포함하면, 수소, 수산기, 또는 수분과 같은 불순물에 대한 결합 에너지가 높고; 따라서, 대량의 수소 또는 수소를 포함하는 불순물이 산화물 반도체층(121)으로부터 결함들을 포함하는 산화 실리콘층으로 확산될 수 있다.
많은 댕글링 본드들을 포함하는 산화 실리콘층(116)이 섬-형상 산화물 반도체층(121)과 접하여 제공될 때, 섬-형상 산화물 반도체층(121)에 포함된 수소, 수산기, 또는 수분과 같은 불순물은 섬-형상 산화물 반도체층(121) 및 산화 실리콘층(116)이 서로 접하는 계면을 통해 산화 실리콘층(116)으로 쉽게 확산될 수 있다. 구체적으로, 섬-형상 산화물 반도체층(121)에 포함된 수소 원자 또는 H2O와 같이 수소 원자를 포함하는 화합물은 산화 실리콘층(116)으로 확산되도록 더욱 쉽게 이동할 수 있다. 결과적으로, 섬-형상 산화물 반도체층(121)의 불순물 농도가 감소된다.
다음에, 기판(100)은 제 3 처리실(3230)로 반송되고, 보호 절연층(103)이 산화 실리콘층(116) 위에 형성된다. 보호 절연층(103)은 적어도 불순물 원소의 확산을 방지하는 기능을 갖고, 예를 들어, 질화 실리콘막, 질화산화 실리콘막 등을 사용하여 형성될 수 있다. 성막실의 불순물 농도는 크라이오펌프 등을 사용하는 제 3 처리실(3230)에서의 배기에 의해 감소되는 것이 바람직하다.
보호 절연층(103)은 박막 트랜지스터(110)의 외부로부터 불순물이 확산 및 투입되는 것을 방지한다. 불순물의 예들로는 수소, H2O와 같이 수소 원자를 포함하는 화합물, 탄소 원자를 포함하는 화합물 등이 있다.
스퍼터링 방법에 의해 보호 절연층(103)으로서 질화 실리콘막을 형성하는 경우에, 성막은, 예를 들어, 다음의 방식으로 반응성 스퍼터링에 의해 수행된다: 실리콘 타겟이 사용되고, 질소 및 아르곤의 혼합 가스가 제 3 처리실(3230)에 도입된다. 성막은 100℃ 이상 및 400℃ 이하의 온도, 예를 들어, 200℃ 이상 및 350℃ 이하의 온도로 설정된 기판 온도로 수행된다. 가열이 수행되는 상태에서 성막이 수행될 때, 수소, 수산기, 또는 수분과 같이 수소 원자를 포함하는 불순물이 산화 실리콘층(116)으로 확산될 수 있어서, 섬-형상 산화물 반도체층(121)의 불순물 농도가 감소될 수 있다. 특히, 수소 원자들의 확산이 촉진되는 200℃ 내지 350℃의 온도 범위가 바람직하다.
산화 실리콘층(116) 및 보호 절연층(103)으로서의 질화 실리콘층이 적층되는 경우에, 산화 실리콘층 및 질화 실리콘층은 공통 실리콘 타겟을 사용하여 동일한 처리실에서 형성될 수 있다. 먼저, 산소를 함유하는 스퍼터링 가스가 도입되고, 처리실 내부에 배치된 실리콘 타겟을 사용하여 산화 실리콘층이 형성된 다음, 스퍼터링 가스가 질소를 함유하는 스퍼터링 가스로 전환되고 질화 실리콘층이 동일한 실리콘 타겟을 사용하여 형성된다. 산화 실리콘층 및 질화 실리콘층은 대기에 노출되지 않고 연속하여 형성될 수 있기 때문에, 수소 또는 수분과 같은 불순물이 산화 실리콘층의 표면 상에 흡착되는 것이 방지될 수 있다. 이 경우에, 산화 실리콘층(116) 및 보호 절연층(103)으로서의 질화 실리콘층이 적층된 후에, 산화물 반도체층에 포함된 수소 또는 수분을 산화물 절연층(결함들을 포함하는 산화 실리콘막)으로 확산시키기 위한 가열 처리가 (100℃ 내지 400℃의 온도에서) 수행될 수도 있다.
산화 실리콘층 또는 질화 실리콘층이 형성될 때 도입된 스퍼터링 가스에 물, 수소 등과 같은 불순물들이 함유되지 않는 것이 바람직하다는 것을 유념해야 한다. 예를 들어, 산소 가스 또는 질소 가스의 순도는 6N(99.9999%) 이상, 바람직하게, 7N(99.99999%) 이상인 것이 바람직하다(즉, 불순물 농도는 1ppm 이하, 바람직하게, 0.1ppm 이하이다).
수소, 수산기 또는 수분과 같이 수소 원자를 포함하는 불순물이 산화 실리콘층(116)으로 확산되고 섬-형상 산화물 반도체층(121)의 불순물 농도가 감소되도록 하기 위해서, 보호 절연층(103)의 성막 후에 가열 처리가 수행될 수도 있다.
예를 들어, 도 4에 도시되어 있는 것과 같이, 기판(100)은 제 4 처리실(3240)로 반송되고 성막 후에 가열 처리가 수행된다. 성막 후의 가열 처리에서의 기판 온도는 100℃ 내지 400℃의 온도로 설정된다. 가열 처리에 의해, 산화물 반도체층에 포함된 불순물은 섬-형상 산화물 반도체층(121) 및 산화 실리콘층(116)이 서로 접하는 계면을 통해 산화 실리콘층(116)으로 더욱 쉽게 확산될 수 있다. 구체적으로, 섬-형상 산화물 반도체층(121)에 포함되는 수소 원자 또는 H2O와 같이 수소 원자를 포함하는 화합물은 산화물 절연막으로 확산되도록 더욱 쉽게 이동할 수 있다. 결과적으로, 산화물 반도체층의 불순물 농도가 감소된다.
가열 처리 후에, 기판(100)은 제 5 처리실(3250)로 반송된다. 기판은 성막 후의 가열 처리 동안의 기판 온도인 기판 온도(T)로부터 물과 같은 불순물의 재혼입을 유발하지 않을 정도의 충분히 낮은 온도로 냉각된다. 구체적으로, 가열 온도보다 100℃ 이상 낮은 온도로 서서히 냉각이 수행된다. 냉각은 질소, 헬륨, 네온, 아르곤 등을 제 5 처리실(3250)에 도입함으로써 수행될 수도 있다. 질소, 또는 헬륨, 네온 또는 아르곤과 같이 냉각을 위해 사용되는 희가스에는 물, 수소 등이 포함되지 않는 것이 바람직하다는 것을 유념해야 한다. 또한, 질소, 또는 헬륨, 네온 또는 아르곤과 같은 희가스는 바람직하게 6N(99.9999%) 이상, 더욱 바람직하게, 7N(99.99999%) 이상의 순도를 갖는다(즉, 불순물 농도는 1ppm 이하, 바람직하게, 0.1ppm 이하이다).
크라이오펌프와 같은 배기 수단이 이용되는 성막 장치(3000)에 의해, 처리실의 불순물들의 수준들이 감소될 수 있다. 처리실의 내벽에 부착된 불순물들이 제거되고, 성막 동안의 기판 및 막에 불순물들이 혼입되는 것이 감소될 수 있다. 또한, 예비 가열 동안의 분위기에서 제거되는 불순물들이 배기됨으로써, 불순물들이 기판에 다시 부착되는 것이 방지될 수 있다.
이러한 방식으로 형성된 산화 실리콘층(116)은 많은 댕글링 본드들을 포함한다. 산화 실리콘층(116)이 섬-형상 산화물 반도체층(121)과 접하여 제공될 때, 섬-형상 산화물 반도체층(121)에 포함된 불순물, 즉, 수소 원자 또는 H2O와 같이 수소 원자를 포함하는 화합물이 섬-형상 산화물 반도체층(121)으로부터 산화 실리콘층(116)으로 확산되도록 이동하고; 따라서, 섬-형상 산화물 반도체층(121)에 포함된 불순물의 농도가 감소될 수 있다.
예를 들어, 채널 형성 영역으로서 작용하는 산화물 반도체층이 이 실시형태에서 설명된 성막 장치를 사용하여 형성된 산화물 절연층과 접하는 박막 트랜지스터에 있어서, 게이트 전극에 전압이 인가되지 않은 상태에서, 즉, 오프 상태에서 채널 형성 영역에서의 캐리어 농도가 감소되고; 따라서, 박막 트랜지스터는 낮은 오프 전류를 갖고 양호한 특성들을 갖는다.
3개 이상의 처리실들이 반송실를 통해 접속되는 구성이 도 4에 도시되어 있지만, 본 발명은 이것으로 제한되지 않는다는 것을 유념해야 한다. 예를 들어, 기판을 위한 반입구 및 반출구가 각 처리실에 제공되고 처리실들이 직렬로 접속되는 소위 인-라인 구성이 이용될 수도 있다.
성막 장치를 사용하는 상술된 공정은 액정 표시 패널, 전계 효과 표시 패널, 전자 잉크를 사용하는 표시 장치 등의 백플레인(박막 트랜지스터가 형성되는 기판)을 제작하기 위해 사용될 수 있다. 성막 장치를 사용하는 상술된 공정은 400℃ 이하의 온도에서 수행되기 때문에, 이 공정은 한 측면이 1m 이상이고 두께가 1㎜ 이하인 유리 기판을 사용하는 제작 공정에 적용될 수 있다. 전체 공정은 400℃ 이하의 처리 온도에서 수행될 수 있기 때문에, 표시 패널은 너무 많은 에너지를 소비하지 않고 제작될 수 있다.
상술된 방식으로, 산화물 반도체층이 사용되는 박막 트랜지스터를 포함하는 안정한 전기적 특성들을 갖는 매우 신뢰할 수 있는 반도체 장치가 제공될 수 있다.
(실시형태 2)
이 실시형태에 있어서, 본 명세서에 개시된 반도체 장치에 적용될 수 있는 박막 트랜지스터의 또 다른 예가 설명될 것이다.
이 실시형태에 있어서, 반도체 장치 및 반도체 장치의 제작 방법의 실시형태가 도 5a 내지 도 5e를 참조하여 설명될 것이다.
도 5a 내지 도 5e는 반도체 장치의 단면 구조의 예를 도시한다. 도 5a 내지 도 5e에 도시되어 있는 박막 트랜지스터(160)는 채널-보호형 구조(채널-스톱 구조라고도 함)라고 하는 보톰-게이트 구조를 갖고, 또한 역 스태거형 박막 트랜지스터라고도 한다.
박막 트랜지스터(160)는 단일-게이트 박막 트랜지스터를 사용하여 설명되지만; 필요에 따라, 복수의 채널 형성 영역들을 포함하는 멀티-게이트 박막 트랜지스터가 형성될 수 있다.
이하, 기판(150) 위에 박막 트랜지스터(160)를 제작하기 위한 공정이 도 5a 내지 도 5e를 참조하여 설명된다.
먼저, 절연 표면을 갖는 기판(150) 위에 도전막이 형성된 다음, 게이트 전극층(151)이 제 1 포토리소그래피 단계를 통해 형성된다. 레지스트 마스크는 잉크-젯 방법에 의해 형성될 수도 있다는 것을 유념해야 한다. 레지스트 마스크가 잉크-젯 방법에 의해 형성될 때 포토마스크는 사용되지 않고, 이는 제작 비용의 감소를 가져온다.
게이트 전극층(151)이 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴 또는 스칸듐과 같은 금속 재료, 또는 주 성분으로서 이들 재료들 중 어느 것을 함유하는 합금 재료를 사용하여 단층 구조 또는 적층 구조로 형성될 수 있다.
다음에, 게이트 절연층(152)이 게이트 전극층(151) 위에 형성된다.
이 실시형태에 있어서, 100㎚ 이하의 두께를 갖는 산화질화 실리콘층이 게이트 절연층(152)으로서 플라즈마 CVD 방법에 의해 형성된다.
다음에, 산화물 반도체막이 게이트 절연층(152) 위에 형성되고, 제 2 포토리소그래피 단계에서 섬-형상 산화물 반도체층(171)으로 가공된다. 이 실시형태에 있어서, 산화물 반도체막은 In-Ga-Zn-O계 금속 산화물 타겟을 사용하여 스퍼터링 방법에 의해 형성된다.
기판은 압력이 감소된 상태로 유지되는 처리실 내부에 유지되고, 기판은 실온 이상 및 400℃ 미만의 온도로 가열된다. 처리실의 잔류 수분이 제거되고, 수소 및 수분이 제거된 스퍼터링 가스가 도입된다. 금속 산화물이 타겟으로서 사용된다. 따라서, 산화물 반도체막이 기판(150) 위에 형성된다. 처리실에서 잔류 수분을 제거하기 위해서, 흡착형 진공 펌프가 바람직하게 사용된다. 예를 들어, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 바람직하게 사용된다. 배기 수단으로서, 콜드 트랩이 부가된 터보 분자 펌프가 사용될 수도 있다. 크라이오펌프를 사용하여 배기가 수행되는 성막실에서, 예를 들어, 수소 원자, H2O와 같이 수소 원자를 포함하는 화합물, 탄소 원자를 포함하는 화합물 등이 배기된다. 따라서, 성막실에서 형성된 산화물 반도체막에 포함된 불순물의 농도가 감소될 수 있다.
성막 조건들의 예로서, 다음 조건이 이용된다: 기판과 타겟 간의 거리는 100㎜이고, 압력은 0.6Pa이고, 직류(DC) 전원은 0.5㎾이고, 산소 분위기(산소 유량의 산소 비율이 100%임)가 사용된다. 펄스 직류(DC) 전원이 바람직하며, 이는 성막시 발생되는 가루 물질들(입자들 또는 먼지라고도 함)이 감소될 수 있고 막 두께가 균일하게 만들어질 수 있기 때문이다. 산화물 반도체막은 바람직하게 5㎚ 내지 30㎚의 두께를 갖는다. 산화물 반도체막의 적절한 두께는 재료에 의존하여 변하고; 따라서, 두께는 재료에 의존하여 적절히 결정될 수도 있다는 것을 유념해야 한다.
물, 수소 등과 같은 불순물들은 산화물 반도체층이 형성될 때 도입되는 산소, 질소, 또는 헬륨, 네온 및 아르곤과 같은 희가스와 같은 스퍼터링 가스에 함유되지 않는 것이 바람직하다는 것을 유념해야 한다. 예를 들어, 스퍼터링 가스로서 사용되는 산소, 질소, 또는 헬륨, 네온 및 아르곤과 같은 희가스의 순도는 6N(99.9999%) 이상, 바람직하게, 7N(99.99999%) 이상인 것이 바람직하다(즉, 불순물 농도는 1ppm 이하, 바람직하게, 0.1ppm 이하이다).
다음에, 산화 실리콘층(173)이 게이트 절연층(152) 및 산화물 반도체층(171) 위에 형성된다.
산화 실리콘층(173)으로서, 결함들을 포함하는 산화 실리콘층이 다음 방식으로 형성된다: 섬-형상 산화물 반도체층(171)까지의 층들이 형성된 기판(150)이 실온 이상 및 100℃ 미만의 온도로 가열되고; 수소 및 수분이 제거된 고순도 산소를 함유하는 스퍼터링 가스가 도입되고; 실리콘 타겟이 스퍼터링을 위해 사용된다. 산화 실리콘층(173)은 결함들을 포함한다는 것을 유념해야 한다. 산화 실리콘층(173)은 바람직하게 SiOx(x는 바람직하게 2 이상임)막이다.
산화 실리콘층이 형성될 때 도입되는 스퍼터링 가스에 물, 수소 등과 같은 불순물들이 함유되지 않는 것이 바람직하다는 것을 유념해야 한다. 예를 들어, 산소 가스의 순도는 6N(99.9999%) 이상, 바람직하게, 7N(99.99999%) 이상인 것이 바람직하다(즉, 불순물 농도는 1ppm 이하, 바람직하게, 0.1ppm 이하이다).
결함들을 포함하는 산화 실리콘층(173)이 결함들로서 많은 산소 댕글링 본드들을 포함하면, 수소, 수산기 또는 수분과 같은 불순물에 대한 결합 에너지가 높고; 따라서, 대량의 수소 또는 수소를 포함하는 불순물이 산화물 반도체층(171)으로부터 결함들을 포함하는 산화 실리콘층으로 확산될 수 있다.
예를 들어, 붕소로 도프되고 6N(99.9999%)의 순도를 갖는 실리콘 타겟(저항율: 0.01Ω㎝)이 사용되고, 타겟과 기판 간의 거리(T-S 거리)가 89㎜이고, 압력이 0.4Pa이고, 직류(DC) 전원이 6㎾이고, 산소 분위기(산소 유량비 100%)가 사용되는 펄스 DC 스퍼터링 방법에 의해 산화 실리콘층(173)이 형성된다. 산화 실리콘층(173)의 두께는 300㎚이다. 실리콘 타겟 대신, 석영(바람직하게, 합성 석영)이 산화 실리콘층(173)을 형성하기 위한 타겟으로서 사용될 수 있다. 산화 실리콘층(173)은 기판(150)이 가열되는 동안 형성될 수도 있지만, 산화 실리콘층(173)은 결함들을 포함하기 위해 0℃ 내지 50℃의 온도에서, 바람직하게, 실온에서 형성되는 것이 바람직하다.
이 경우에, 수소, 수산기 또는 수분이 산화물 반도체층(171) 및 산화 실리콘층(173)에 함유되는 것을 방지하기 위한 목적으로, 산화 실리콘층(173)의 형성시 처리실로부터 잔류 수분이 제거되는 것이 바람직하다.
산화 실리콘층 대신, 산화질화 실리콘층, 산화 알루미늄층, 산화질화 알루미늄층 등이 사용될 수 있다.
산화 실리콘층(173)이 산화물 반도체층(171)과 접하여 형성될 때, 산화물 반도체 및 산화 실리콘을 포함하는 혼합 영역(179)이 산화물 반도체층과 산화 실리콘층 간의 계면에 형성된다(도 5b 참조).
혼합 영역(179)은 산소, 실리콘, 및 산화물 반도체에 포함되는 적어도 한 종류의 금속 원소를 포함한다.
혼합 영역의 두께는 1㎚ 내지 10㎚, 바람직하게, 2㎚ 내지 5㎚이다. 혼합 영역의 두께는 산화 실리콘층의 형성시의 스퍼터링 방법의 성막 조건들에 의해 제어될 수 있다. 스퍼터핑 방법에서 전원이 높게 설정되고 기판과 타겟 간의 거리가 짧게 설정되면, 혼합 영역은 더 얇게 형성될 수 있다. 스퍼터링 방법이 높은 전원에서 수행될 때, 산화물 반도체층의 표면에 흡착된 물 등이 제거될 수 있다.
산화물 반도체층(171)과 산화 실리콘층(173) 사이에 혼합 영역(179)을 제공하는 것은 산화물 반도체층(171)에 포함된 수소 원자, H2O와 같이 수소 원자를 포함하는 화합물, 탄소 원자를 포함하는 화합물 등이 산화 실리콘층(173)으로 확산되는 것을 촉진하고; 따라서, 그 이동이 더 쉬워진다.
다음에, 결함들을 포함하는 산화 실리콘층(173)이 산화물 반도체층(171)과 접하는 상태에서 100℃ 내지 400℃ 범위의 온도에서 가열 처리가 수행된다. 이 가열 처리는 산화물 반도체층(171)에 포함되어 있는 수소 또는 수분을 결함들을 포함하는 산화 실리콘층(173)으로 확산시킬 수 있다. 산화 실리콘층(173)은 많은 결함들(댕글링 본드들)을 포함하고 있기 때문에, 섬-형상 산화물 반도체층(171)에 포함된 수소, 수산기, 또는 수분과 같은 불순물이 산화물 반도체층(171)과 산화 실리콘층(173)이 서로 접하는 계면을 통해 산화 실리콘층(173)으로 확산된다. 구체적으로, 산화물 반도체층(171)에 포함된 수소 원자, H2O와 같이 수소 원자를 포함하는 화합물, 탄소 원자를 포함하는 화합물 등이 산화 실리콘층(173)으로 확산되도록 더 쉽게 이동할 수 있다.
상술된 공정을 통해, 수소 또는 수소화물의 농도가 감소된 산화물 반도체층(162)이 형성될 수 있다.
레지스트 마스크가 제 3 포토리소그래피 단계에서 산화 실리콘층(173) 위에 형성되고, 산화 실리콘층(166)을 형성하기 위해 선택적인 에칭이 수행된다. 이어서, 레지스트 마스크가 제거된다(도 5c 참조).
다음에, 게이트 절연층(152), 산화물 반도체층(162), 및 산화 실리콘층(166) 위에 도전막이 형성된다. 그 후에, 제 4 포토리소그래피 단계에서, 레지스트 마스크가 형성되고, 소스 전극층(165a) 및 드레인 전극층(165b)을 형성하기 위해 선택적인 에칭이 수행된다. 이어서, 레지스트 마스크가 제거된다(도 5d 참조).
소스 전극층(165a) 및 드레인 전극층(165b)의 재료로서, Al, Cr, Cu, Ta, Ti, Mo, 또는 W로부터 선택된 원소; 성분으로서 이들 원소들 중 어느 것을 함유하는 합금; 이들 원소들 중 어느 것을 조합하여 함유하는 합금막 등이 제공될 수 있다. 금속 도전막은 단층 구조 또는 2개 이상의 층들의 적층 구조를 가질 수도 있다.
상술된 공정을 통해서, 수소 또는 수소화물의 농도가 감소된 산화물 반도체층(162)을 포함하는 박막 트랜지스터(160)가 형성될 수 있다(도 5d 참조).
반응 분위기에서의 잔류 수분이 상술된 산화물 반도체막의 형성시 제거될 때, 산화물 반도체막의 수소 또는 수소화물의 농도가 감소될 수 있다. 따라서, 산화물 반도체막이 안정화될 수 있다.
산화물 절연층 위에 보호 절연층이 제공될 수도 있다. 이 실시형태에 있어서, 보호 절연층(153)이 산화 실리콘층(166), 소스 전극층(165a), 및 드레인 전극층(165b) 위에 형성된다. 보호 절연층(153)으로서, 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막 등이 사용될 수 있다. 이 실시형태에 있어서, 보호 절연층(153)은 질화 실리콘막을 사용하여 형성된다(도 5e 참조).
산화물 절연층이 소스 전극층(165a), 드레인 전극층(165b), 및 산화 실리콘층(166) 위에 더 형성될 수도 있고, 보호 절연층(153)이 산화물 절연층 위에 적층될 수도 있다. 또한, 평탄화 절연층이 보호 절연층(153) 위에 형성될 수도 있다.
기판을 가열하는 상태에서 결함들을 포함하는 산화 실리콘층 위에 질화 실리콘층이 형성될 때, 수소 또는 수분이 산화물 반도체막으로부터 산화 실리콘막으로 확산될 수 있고, 동시에, 외기로부터의 수분 투입을 방지하는 배리어막이 제공될 수 있다.
채널 형성 영역이 형성되는 산화물 반도체층을 게이트 절연층 위에 형성할 때, 반응 분위기의 잔류 수분이 제거될 때, 산화물 반도체층의 수소 또는 수소화물의 농도가 감소될 수 있다. 또한, 결함들을 포함하는 산화 실리콘층이 산화물 반도체층과 접하도록 제공될 때, 산화물 반도체층의 수소 또는 수분이 산화 실리콘막으로 확산될 수 있고, 산화물 반도체층의 수소 또는 수소 화합물의 농도가 감소될 수 있다.
이 실시형태는 다른 실시형태들 중 임의의 실시형태와 적절히 조합하여 구현될 수 있다.
상술된 방식으로, 산화물 반도체층이 사용되는 박막 트랜지스터를 포함하는 안정한 전기적 특성들을 갖는 매우 신뢰할 수 있는 반도체 장치가 제공될 수 있다.
(실시형태 3)
이 실시형태에 있어서, 본 명세서에 개시되는 반도체 장치에 적용될 수 있는 박막 트랜지스터의 또 다른 예가 설명될 것이다.
이 실시형태에 있어서, 반도체 장치 및 반도체 장치의 제작 방법의 실시형태가 도 6a 내지 도 6c를 참조하여 설명될 것이다.
박막 트랜지스터(190)가 단일-게이트 박막 트랜지스터를 사용하여 설명되지만; 필요에 따라, 복수의 채널 형성 영역들을 포함하는 멀티-게이트 박막 트랜지스터가 형성될 수 있다.
이하, 기판(140) 위에 박막 트랜지스터(190)를 제작하기 위한 공정이 도 6a 내지 도 6c를 참조하여 설명된다.
먼저, 절연 표면을 갖는 기판(140) 위에 도전막이 형성된 다음, 제 1 포토리소그래피 단계를 통해 게이트 전극층(181)이 형성된다. 이 실시형태에 있어서, 150㎚의 두께를 갖는 텅스텐 막이 게이트 전극층(181)으로서 스퍼터링 방법을 사용하여 형성된다.
이어서, 게이트 전극층(181) 위에 게이트 절연층(142)이 형성된다. 이 실시형태에 있어서, 100㎚ 이하의 두께를 갖는 산화질화 실리콘층이 게이트 절연층(142)으로서 플라즈마 CVD 방법에 의해 형성된다.
다음에, 게이트 절연층(142) 위에 도전막이 형성된다. 그 후에, 제 2 포토리소그래피 단계에서, 도전막 위에 레지스트 마스크가 형성되고, 소스 전극층(195a) 및 드레인 전극층(195b)을 형성하기 위해 선택적 에칭이 수행된다. 그 다음, 레지스트 마스크가 제거된다.
다음에, 산화물 반도체막이 형성되어 제 3 포토리소그래피 단계에서 섬-형상 산화물 반도체층(141)으로 가공된다(도 6a 참조). 이 실시형태에 있어서, 산화물 반도체막은 In-Ga-Zn-O계 금속 산화물 타겟을 사용하여 스퍼터링 방법에 의해 형성된다.
기판은 압력이 감소된 상태를 유지하는 처리실 내부에 유지되고, 기판은 실온 이상 및 400℃ 미만의 온도로 가열된다. 처리실의 잔류 수분이 제거되고, 수소 및 수분이 제거된 스퍼터링 가스가 도입된다. 금속 산화물이 타겟으로서 사용된다. 따라서, 산화물 반도체막이 기판(140) 위에 형성된다. 처리실로부터 잔류 수분을 제거하기 위해서, 바람직하게 흡착형 진공 펌프가 사용된다. 예를 들어, 바람직하게 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프가 사용된다. 배기 수단으로서, 콜드 트랩이 부가된 터보 분자 펌프가 사용될 수도 있다. 크라이오펌프를 사용하여 배기가 수행되는 성막실에서, 예를 들어, 수소 원자, H2O와 같이 수소 원자를 포함하는 화합물, 탄소 원자를 포함하는 화합물 등이 배기된다. 따라서, 성막실에서 형성된 산화물 반도체막에 포함된 불순물의 농도가 감소될 수 있다.
성막 조건들의 예로서, 다음 조건들이 이용된다: 기판과 타겟 간의 거리는 100㎜이고, 압력은 0.6Pa이고, 직류(DC) 전원은 0.5㎾이고, 산소 분위기(산소 유량의 비율은 100%임)가 사용된다. 펄스 직류(DC) 전원이 바람직하며, 이는 성막시 발생되는 가루 물질들(입자들 또는 먼지라고도 함)이 감소될 수 있고 막 두께가 균일하게 만들어질 수 있기 때문이다. 산화물 반도체막은 바람직하게 5㎚ 내지 30㎚의 두께를 갖는다. 산화물 반도체막의 적절한 두께는 재료에 따라 변하고; 따라서, 두께는 재료에 따라서 적절히 결정될 수도 있다는 것을 유념해야 한다.
산화물 반도체막이 형성될 때 도입되는 산소, 질소, 또는 헬륨, 네온 및 아르곤과 같은 희가스와 같은 스퍼터링 가스에 물, 수소 등과 같은 불순물들이 함유되지 않는 것이 바람직하다는 것을 유념해야 한다. 예를 들어, 스퍼터링 가스로서 사용되는 산소, 질소, 또는 헬륨, 네온 및 아르곤과 같은 희가스의 순도는 6N(99.9999%) 이상, 바람직하게, 7N(99.99999%) 이상인 것이 바람직하다(즉, 불순물 농도는 1ppm 이하, 바람직하게, 0.1ppm 이하이다).
다음에, 산화 실리콘층(196)이 게이트 절연층(142), 산화물 반도체층(141), 소스 전극층(195a), 및 드레인 전극층(195b) 위에 형성된다.
산화 실리콘층(196)으로서, 결함들을 포함하는 산화 실리콘층이 다음 방식으로 형성된다: 섬-형상 산화물 반도체층(141)까지의 층들이 형성된 기판(140)이 실온 이상 및 100℃ 미만의 온도로 가열되고; 수소 및 수분이 제거된 고순도 산소를 함유하는 스퍼터링 가스가 도입되고; 실리콘 타겟이 사용된다. 산화 실리콘층(196)은 바람직하게 SiOx(x는 바람직하게 2 이상임)막이다.
결함들을 포함하는 산화 실리콘층(196)이 결함들로서 많은 산소 댕글링 본드들을 포함하면, 수소, 수산기 또는 수분과 같은 불순물에 대한 결합 에너지가 높고; 따라서, 대량의 수소 또는 수소를 포함하는 불순물이 산화물 반도체층(141)으로부터 결함들을 포함하는 산화 실리콘층으로 확산될 수 있다.
예를 들어, 산화 실리콘층(196)은, 붕소로 도핑되고 6N(99.9999%)의 순도를 갖는 실리콘 타겟(저항율: 0.01Ω㎝)이 사용되고, 압력은 0.4Pa이고, 타겟과 기판 간의 거리(T-S 거리)는 89㎜이고, 직류(DC) 전원은 6㎾이고, 산소 분위기(산소 유량비 100%)가 사용되는 펄스형 DC 스퍼터링 방법에 의해 형성된다. 산화 실리콘층(196)의 두께는 300㎚이다. 실리콘 타겟 대신, 석영(바람직하게, 합성 석영)이 산화 실리콘층(196)을 형성하기 위해 타겟으로서 사용될 수 있다. 산화 실리콘층(196)은 기판(140)이 가열되는 동안 형성될 수도 있지만, 산화 실리콘층(196)은 결함들을 포함하기 위해 0℃ 내지 50℃의 온도에서, 바람직하게, 실온에서 형성되는 것이 바람직하다.
산화 실리콘층이 형성될 때 도입되는 스퍼터링 가스에 물, 수소 등과 같은 불순물들이 함유되지 않는 것이 바람직하다는 것을 유념해야 한다. 예를 들어, 산소 가스의 순도는 6N(99.9999%) 이상, 바람직하게, 7N(99.99999%) 이상인 것이 바람직하다(즉, 불순물 농도는 1ppm 이하, 바람직하게, 0.1ppm 이하이다).
이 경우에, 산화물 반도체층(141) 및 산화 실리콘층(196)에 수소, 수산기 또는 수분이 함유되는 것을 방지하기 위한 목적으로, 산화 실리콘층(196)의 형성시 처리실에서 잔류 수분이 제거되는 것이 바람직하다.
산화 실리콘층 대신, 산화질화 실리콘층, 산화 알루미늄층, 산화질화 알루미늄층 등이 사용될 수 있다.
산화 실리콘층(196)이 산화물 반도체층(141)과 접하여 형성될 때, 산화물 반도체 및 산화 실리콘을 포함하는 혼합 영역(199)이 산화물 반도체층과 산화 실리콘층 사이의 계면에 형성된다.
혼합 영역(199)은 산소, 실리콘, 및 산화물 반도체에 포함되는 적어도 한 종류의 금속 원소를 포함한다.
혼합 영역의 두께는 1㎚ 내지 10㎚, 바람직하게, 2㎚ 내지 5㎚이다. 혼합 영역의 두께는 산화 실리콘층의 형성시의 스퍼터링 방법의 성막 조건들에 의해 제어될 수 있다. 스퍼터링 방법에서 전원이 높게 설정되고 기판과 타겟 간의 거리가 짧게 설정되면, 혼합 영역은 더 얇게 형성될 수 있다. 스퍼터링 방법이 고 전원으로 수행될 때, 산화물 반도체층의 표면에 흡착된 물 등이 제거될 수 있다.
산화물 반도체층(141)과 산화 실리콘층(196) 간에 혼합 영역(199)을 제공하는 것은 산화물 반도체층(141)에 포함된 수소 원자, H2O와 같이 수소 원자를 포함하는 화합물, 탄소 원자를 포함하는 화합물 등이 산화 실리콘층(196)으로 확산되는 것을 촉진하고; 따라서, 그 이동이 더 쉬워진다.
다음에, 보호 절연층(183)이 산화 실리콘층(196) 위에 형성된다. 보호 절연층(183)으로서, 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막 등이 사용될 수 있다. 보호 절연층(183)으로서, 산화 실리콘층(196)까지의 층들이 형성된 기판(140)을 100℃ 내지 400℃의 온도로 가열하고, 수소 및 수분이 제거된 고순도 질소를 함유하는 스퍼터링 가스를 도입하고, 실리콘 반도체의 타겟을 사용하여 질화 실리콘막이 형성된다.
질화 실리콘막이 형성될 때 도입되는 스퍼터링 가스에 물, 수소 등과 같은 불순물들이 함유되지 않는 것이 바람직하다는 것을 유념해야 한다. 예를 들어, 질소 가스의 순도는 6N(99.9999%) 이상, 바람직하게, 7N(99.99999%) 이상인 것이 바람직하다(즉, 불순물 농도는 1ppm 이하, 바람직하게, 0.1ppm 이하이다).
보호 절연층(183)이 형성되는 동안, 기판(140)이 100℃ 내지 400℃의 온도로 가열됨으로써, 산화물 반도체층에 포함된 수소 또는 수분이 산화물 절연층(결함들을 포함하는 산화 실리콘막)으로 확산될 수 있다. 산화 실리콘층(196)은 많은 결함들(댕글링 본드들)을 포함하기 때문에, 섬-형상 산화물 반도체층(141)에 포함된 수소, 수산기, 또는 수분과 같은 불순물은 산화물 반도체층(141)과 산화 실리콘층(196)이 서로 접하는 계면을 통해 산화 실리콘층(196)으로 확산된다. 구체적으로, 산화물 반도체층(141)에 포함된 수소 원자, H2O와 같이 수소 원자를 포함하는 화합물, 탄소 원자를 포함하는 화합물 등이 산화 실리콘층(196)으로 확산되도록 더욱 쉽게 이동할 수 있다.
상술된 공정을 통해, 수소 또는 수소화물의 농도가 감소된 산화물 반도체층(192)을 포함하는 박막 트랜지스터(190)가 형성될 수 있다(도 6c 참조).
이 실시형태는 다른 실시형태들 중 임의의 실시형태와 적절히 조합하여 구현될 수 있다.
상술된 방식으로, 산화물 반도체층이 사용되는 박막 트랜지스터를 포함하는 안정한 전기적 특성들을 갖는 매우 신뢰할 수 있는 반도체 장치가 제공될 수 있다.
(실시형태 4)
이 실시형태에 있어서, 본 명세서에 개시된 반도체 장치에 적용될 수 있는 박막 트랜지스터의 예가 설명될 것이다.
이 실시형태에 있어서, 게이트 전극층, 소스 전극층, 및 드레인 전극층에 대해 투광성을 갖는 도전 재료를 사용하는 예가 설명될 것이다. 따라서, 이 실시형태의 일부는 상기 실시형태들과 유사한 방식으로 수행될 수 있고, 상기 실시형태들과 동일한 부분들이나 유사한 기능들을 갖는 부분들 및 그 부분들을 제작하기 위한 단계들 각각의 설명은 생략될 것이다. 또한, 동일한 부분들의 상세한 설명은 반복되지 않는다.
예를 들어, 게이트 전극층, 소스 전극층, 및 드레인 전극층의 재료들은 가시광을 투과시키는 도전성 재료일 수 있고, 예를 들어, 다음 금속 산화물들 중 어느 것이 적용될 수 있다: In-Sn-O계 금속 산화물; In-Sn-Zn-O계 금속 산화물; In-Al-Zn-O계 금속 산화물; Sn-Ga-Zn-O계 금속 산화물; Al-Ga-Zn-O계 금속 산화물; Sn-Al-Zn-O계 금속 산화물; In-Zn-O계 금속 산화물; Sn-Zn-O계 금속 산화물; Al-Zn-O계 금속 산화물; In-O계 금속 산화물; Sn-O계 금속 산화물; 및 Zn-O계 금속 산화물. 그 두께는 50㎚ 내지 300㎚의 범위로 적절히 설정될 수 있다. 게이트 전극층, 소스 전극층, 및 드레인 전극층에 사용되는 금속 산화물의 성막 방법으로서, 스퍼터링 방법, 진공 증착 방법(전자 빔 증착 방법 등), 아크 방전 이온 플레이팅 방법 또는 스프레이 방법이 사용된다. 스퍼터링 방법이 이용될 때, 2wt% 이상 및 10wt% 이하의 농도로 SiO2를 포함하는 타겟을 사용하여 성막이 수행되어, 결정화를 억제하는 SiOx(x>0)가 투광성 도전막에 포함되도록 하고; 이 방법으로, 산화물 반도체가 나중에 수행되는 가열 처리시에 결정화되는 것이 방지될 수 있도록 하는 것이 바람직하다.
투광성 도전막에서의 성분비의 단위는 원자 퍼센트이고, 성분비는 전자 프로브 X-선 마이크로애널라이저(EPMA, electron probe X-ray microanalyzer)를 사용한 분석에 의해 평가된다.
박막 트랜지스터가 제공되는 화소에 있어서, 화소 전극층, (용량 전극층과 같은) 또 다른 전극층, 또는 (용량 배선층과 같은) 배선층이 가시광을 투과시키는 도전막을 사용하여 형성될 때, 높은 개구율을 갖는 표시 장치가 실현될 수 있다. 말할 필요도 없이, 화소에 있어서의 게이트 절연층, 산화물 절연층, 보호 절연층, 및 평탄화 절연층은 각각 가시광을 투과시키는 막을 사용하여 형성되는 것이 바람직하다.
이 명세서에 있어서, 가시광을 투과시키는 막은 가시광 투과율이 75% 내지 100%인 두께를 갖는 막을 의미한다. 막이 도전성을 갖는 경우에, 막은 또한 투명 도전막이라고도 한다. 또한, 가시광에 대해 반-투명한 도전막이 게이트 전극층, 소스 전극층, 드레인 전극층, 화소 전극층, 또 다른 전극층, 또는 또 다른 배선층에 적용되는 금속 산화물에 사용될 수도 있다. 가시광에 대해 반-투명한 도전막은 가시광의 투과율이 50% 내지 75%인 막을 나타낸다.
박막 트랜지스터가 투광성을 가질 때, 개구율이 증가될 수 있다. 특히, 10 인치 이하의 작은 액정 표시 패널들에 대해서, 예를 들어, 게이트 배선들의 수를 증가시켜 표시 화상들의 높은 해상도를 실현하기 위해서, 화소들의 크기가 감소될 때에도 높은 개구율이 달성될 수 있다. 또한, 박막 트랜지스터의 성분들에 대해 투광성을 갖는 막을 사용함으로써, 넓은 시야각을 실현하기 위해서 하나의 화소가 복수의 서브-화소들로 분할될 때에도 높은 개구율이 달성될 수 있다. 즉, 고-밀도 박막 트랜지스터들의 그룹이 제공될 때에도 높은 개구율이 유지될 수 있어서, 표시 영역의 충분한 면적이 확보될 수 있다. 예를 들어, 하나의 화소가 2개 내지 4개의 서브-화소들을 포함하는 경우에, 박막 트랜지스터가 투광성을 갖기 때문에 개구율이 향상될 수 있다. 또한, 박막 트랜지스터에서의 성분과 동일한 단계에 의해 동일한 재료를 사용하여 저장 용량 소자가 형성될 수도 있어서, 저장 용량 소자가 투광성을 가질 수 있으며, 그로써, 개구율이 더욱 향상될 수 있다.
이 실시형태는 다른 실시형태들 중 임의의 실시형태와 적절히 조합하여 구현될 수 있다.
(실시형태 5)
이 실시형태에 있어서, 본 명세서에 개시된 반도체 장치에 적용될 수 있는 박막 트랜지스터의 예가 설명될 것이다.
이 실시형태에 있어서, 실시형태 1에서, 산화물 반도체층과 소스 및 드레인 전극층들 간에 소스 영역 및 드레인 영역으로서 산화물 도전층들이 제공되는 예가 도 7을 참조하여 설명될 것이다. 따라서, 이 실시형태의 일부는 실시형태 1과 유사한 방식으로 수행될 수 있고, 실시형태 1과 동일한 부분들 또는 그와 유사한 기능들을 갖는 부분들 및 그러한 부분들을 제작하기 위한 단계들의 각각의 설명은 생략될 것이다. 또한, 도 7의 공정은 몇몇 부분들을 제외하고는 도 1a 내지 도 1e의 공정과 동일하기 때문에, 동일한 부분들은 동일한 참조 부호들로 표기되고 동일한 부분들의 상세한 설명은 생략될 것이다.
도 7에 도시되어 있는 박막 트랜지스터(130)는 채널-에칭형 박막 트랜지스터이고, 절연 표면을 갖는 기판(100) 위에 게이트 전극층(111), 게이트 절연층(102), 산화물 반도체층(112), 산화물 도전층들(118a 및 118b), 소스 전극층(115a), 및 드레인 전극층(115b)을 포함한다. 또한, 박막 트랜지스터(130)를 덮기 위해 산화물 반도체층(112)과 접하여 산화 실리콘층(116)이 제공되고, 그 위에 보호 절연층(103)이 적층된다. 산화 실리콘층(116)은 결함들을 포함하고, 산화물 반도체층(112)과 산화 실리콘층(116) 사이에 혼합 영역(119)이 제공된다.
실시형태 1에 따라서, 게이트 전극층(111)이 기판(100) 위에 형성되고, 게이트 절연층(102)이 그 위에 적층된다. 산화물 반도체막이 게이트 절연층(102) 위에 형성된 다음, 산화물 반도체층으로 가공된다.
산화물 도전층들(118a 및 118b)이 산화물 반도체층 위에 형성된다. 이 실시형태에 있어서, 산화물 도전층들(118a 및 118b)과 산화물 반도체층이 동일한 포토리소그래피 단계에서 형성되는 예가 설명되지만; 산화물 도전층들(118a 및 118b)과 소스 및 드레인 전극층들이 동일한 포토리소그래피 단계에서 형성될 수도 있다.
산화물 도전층들(118a 및 118b)의 형성 방법으로서, 스퍼터링 방법, 진공 증착 방법(전자 빔 증착 방법 등), 아크 방전 이온 플레이팅 방법, 또는 스프레이 방법이 사용될 수 있다. 산화물 도전층들(118a 및 118b)의 재료는 바람직하게 성분으로서 산화 아연을 포함하고, 바람직하게, 산화 인듐은 포함하지 않는다. 이러한 산화물 도전층들(118a 및 118b)에 대해서, 산화 아연, 산화 아연 알루미늄, 산화질화 아연 알루미늄, 산화 아연 갈륨 등이 사용될 수 있다. 산화물 도전층들(118a 및 118b)의 두께는 50㎚ 내지 300㎚의 범위에서 적절히 설정된다. 스퍼터링 방법을 사용하는 경우에, 결정화를 억제하는 SiOx(x>0)가 산화물 도전막에 포함되도록 2wt% 이상 및 10wt% 이하의 농도로 SiO2를 포함하는 타겟을 사용하는 것이 바람직하고; 이 방법으로, 산화물 반도체가 나중에 수행되는 가열 처리시에 결정화되는 것이 방지될 수 있다.
이 실시형태에 있어서, 산화물 도전층 및 산화물 반도체층이 동일한 포토리소그래피 단계에 의해 형성된 후에, 산화물 도전층은 마스크들로서 소스 전극층(115a) 및 드레인 전극층(115b)을 사용하여 에칭되어, 산화물 도전층들(118a 및118b)이 형성되도록 한다. 성분으로서 산화 아연을 함유하는 산화물 도전층들(118a 및 118b)은, 예를 들어, 레지스트 박리액과 같은 알칼리성 용액으로 쉽게 에칭될 수 있다.
채널 형성 영역을 형성하기 위해 산화물 도전층을 분할하기 위한 에칭 처리가 산화물 반도체층 및 산화물 도전층 간의 에칭 레이트의 차이를 이용함으로써 수행된다. 산화물 반도체층 위의 산화물 도전층은 산화물 반도체층과 비교하여 산화물 도전층의 더 높은 에칭 레이트로 인해 선택적으로 에칭된다.
따라서, 소스 전극층(115a) 및 드레인 전극층(115b)을 형성하기 위해 사용되는 레지스트 마스크는 애싱 단계에 의해 제거되는 것이 바람직하다. 박리액에 의한 에칭의 경우에, (에천트의 종류, 농도, 및 에칭 시간과 같은) 에칭 조건들은 산화물 도전층과 산화물 반도체층이 과도하게 에칭되지 않도록 적절히 조정된다.
산화물 반도체층(112) 및 금속 재료를 사용하여 형성되는 드레인 전극층(115b) 사이에 제공되는 산화물 도전층(118b)은 저-저항 드레인(LRD(low-resistance drain), LRN(low-resistance n-type conductivity)이라고도 함) 영역으로서 기능한다. 유사하게, 산화물 반도체층(112) 및 금속 재료를 사용하여 형성되는 소스 전극층(115a) 사이에 제공되는 산화물 도전층(118a)은 저-저항 소스(LRS(low-resistance source), LRN(low-resistance n-type conductivyty)이라고도 함) 영역으로서 기능한다. 산화물 반도체층, 저-저항 드레인 영역, 및 금속 재료를 사용하여 형성되는 드레인 전극층의 구조에 의해, 트랜지스터의 내압이 더욱 증가될 수 있다. 구체적으로, 저-저항 드레인 영역의 캐리어 농도는 고-저항 드레인 영역(HRD 영역) 보다 높고, 바람직하게, 1×1020/㎤ 내지 1×1021/㎤의 범위에 있다.
산화물 도전층이 산화물 반도체막과 소스 및 드레인 전극층들 사이의 소스 영역 및 드레인 영역으로서 제공될 때, 소스 영역 및 드레인 영역의 저항이 감소될 수 있고 트랜지스터의 고속 동작이 실현될 수 있다. 주변 회로(구동 회로)의 주파수 특성들을 향상시키기 위해서 소스 및 드레인 영역들로서 산화물 도전층을 사용하는 것이 효과적이다. 이것은 금속 전극(예를 들어, Ti)과 산화물 도전층 간의 접촉이 금속 전극(예를 들어, Ti)과 산화물 반도체층 간의 접촉과 비교할 때 낮은 접촉 저항을 가능하게 하기 때문이다.
또한, 반도체 장치에서 배선 재료의 일부로서 사용되는 몰리브덴(Mo)(예를 들어, Mo/Al/Mo)은 산화물 반도체층과의 접촉 저항이 높다는 문제점이 있었다. 이것은 Ti에 비해 Mo가 산화될 가능성이 낮고 산화물 반도체층으로부터 산소를 추출하는 영향이 약하고, Mo와 산화물 반도체층 간의 접촉 계면이 n-형 도전성을 갖도록 변경되지 않기 때문이다. 그러나, 이러한 경우에도, 산화물 반도체층과 소스 및 드레인 전극층들 간에 산화물 도전층을 개재함으로써 접촉 저항이 감소될 수 있고; 따라서, 주변 회로(구동 회로)의 주파수 특성들이 향상될 수 있다.
박막 트랜지스터의 채널 길이는 산화물 도전층의 에칭시에 결정되고; 따라서, 채널 길이는 더 짧아질 수 있다. 예를 들어, 채널 길이(L)는 0.1㎛ 내지 2㎛로 설정될 수 있고; 이 방식에서, 동작 속도가 증가될 수 있다.
실시형태 1이 예로서 사용되었지만, 이 실시형태는 다른 실시형태들 중 임의의 실시형태와 적절히 조합하여 구현될 수 있다.
상술된 방식에서, 산화물 반도체층이 사용되는 박막 트랜지스터를 포함하는 안정한 전기적 특성들을 갖는 매우 신뢰할 수 있는 반도체 장치가 제공될 수 있다.
(실시형태 6)
이 실시형태에 있어서, 실시형태 1 내지 실시형태 5 중 임의의 실시형태에 설명된 반도체 장치들에서, 박막 트랜지스터 및 전계 발광을 이용하는 발광 소자를 사용하여 액티브 매트릭스 발광 표시 장치가 제작되는 예가 설명된다.
전계 발광을 이용하는 발광 소자들은 발광 재료가 유기 화합물인지 무기 화합물인지에 따라 분류된다. 일반적으로, 전자는 유기 EL 소자라고 하고, 후자는 무기 EL 소자라고 한다.
유기 EL 소자에 있어서, 발광 소자에 전압을 인가함으로써, 전자들 및 정공들이 한 쌍의 전극들로부터 발광 유기 화합물을 포함하는 층으로 별도로 주입되어, 전류가 흐른다. 이어서, 캐리어들(전자들 및 정공들)이 재결합하고, 발광이 이루어진다. 이러한 메커니즘으로 인해, 이 발광 소자를 전류-여기형 발광 소자라고 한다.
무기 EL 소자들은 그들의 소자 구성들에 따라 분산형 무기 EL 소자 및 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자들이 바인더에 분산되는 발광층을 갖고, 그 발광 메커니즘은 도너 준위 및 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층이 유전층들 사이에 끼워지고, 그것이 또한 전극들 사이에 끼워지는 구조를 갖고, 그 발광 메커니즘은 금속 이온들의 내각 전자 천이를 이용하는 국재형 발광이다. 이 실시형태에서는 발광 소자로서 유기 EL 소자를 사용하여 설명이 이루어진다는 것을 유념해야 한다.
도 8은 반도체 장치의 예로서 디지털 시간 계조 구동이 적용될 수 있는 화소 구성의 예를 도시한다.
디지털 시간 계조 구동이 적용될 수 있는 화소의 구성 및 동작이 설명될 것이다. 하나의 화소가, 산화물 반도체층을 채널 형성 영역에 사용하는 2개의 n-채널 트랜지스터들을 포함하는 예가 이 실시형태에서 설명된다.
화소(6400)는 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404), 및 용량 소자(6403)를 포함한다. 스위칭용 트랜지스터(6401)에 있어서, 게이트는 주사선(6406)에 접속되고, 제 1 전극(소스 및 드레인 전극들 중 하나)은 신호선(6405)에 접속되고, 제 2 전극(소스 및 드레인 전극들 중 다른 하나)은 구동용 트랜지스터(6402)의 게이트에 접속된다. 구동용 트랜지스터(6402)에 있어서, 게이트는 용량 소자(6403)를 통해 전원선(6407)에 접속되고, 제 1 전극은 전원선(6407)에 접속되고, 제 2 전극은 발광 소자(6404)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(6404)의 제 2 전극은 공통 전극(6408)에 대응한다. 공통 전극(6408)은 동일 기판 위에 제공되는 공통 전위선에 전기적으로 접속된다.
발광 소자(6404)의 제 2 전극(공통 전극(6408))은 저 전원 전위로 설정된다는 것을 유념해야 한다. 저 전원 전위는, 전원선(6407)에서 설정되는 고 전원 전위를 기준으로 하여 저 전원 전위 < 고 전원 전위를 만족하는 전위라는 것을 유념해야 한다. 저 전원 전위로서, 예를 들어, GND, 0V 등이 이용될 수도 있다. 고 전원 전위와 저 전원 전위 간의 차가 발광 소자(6404)에 인가되어 발광 소자(6404)를 통해 전류가 흐름으로써, 발광 소자(6404)가 발광한다. 따라서, 각 전위는 고 전원 전위 및 저 전원 전위 간의 차가 발광 소자(6404)의 순방향 임계 전압 이상이 되도록 설정된다.
구동용 트랜지스터(6402)의 게이트 용량이 용량 소자(6403)를 대신하여 사용될 때, 용량 소자(6403)는 생략될 수 있다. 구동용 트랜지스터(6402)의 게이트 용량이 채널 영역 및 게이트 전극 사이에 형성될 수도 있다.
전압-입력 전압 구동 방법을 사용하는 경우에, 구동용 트랜지스터(6402)가 충분히 턴온 및 턴오프되는 2개의 상태들 중 하나에 있도록 비디오 신호가 구동용 트랜지스터(6402)의 게이트에 입력된다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작하고, 따라서, 전원선(6407)의 전압보다 높은 전압이 구동용 트랜지스터(6402)의 게이트에 인가된다. 구동용 트랜지스터(6402)의 V th+전원선 전압 이상의 전압이 신호선(6405)에 인가된다는 것을 유념해야 한다.
디지털 시간 계조 구동 대신 아날로그 계조 구동을 수행하는 경우에, 신호 입력을 변경함으로써 도 8과 동일한 화소 구성이 이용될 수 있다.
아날로그 계조 구동을 수행하는 경우에, 발광 소자(6404)의 순방향 전압 + 구동용 트랜지스터(6402)의 V th 이상의 전압이 구동용 트랜지스터(6402)의 게이트에 인가된다. 발광 소자(6404)의 순방향 전압은 소망의 휘도를 얻기 위한 전압을 나타내고, 적어도 순방향 임계 전함을 포함한다. 구동용 트랜지스터(6402)가 포화 영역에서 동작할 수 있도록 하는 비디오 신호를 입력함으로써, 발광 소자(6404)에 전류를 공급하는 것이 가능하다. 구동용 트랜지스터(6402)가 포화 영역에서 동작할 수 있도록 하기 위해서, 전원선(6407)의 전위는 구동용 트랜지스터(6402)의 게이트 전위보다 높게 설정된다. 아날로그 비디오 신호가 사용될 때, 비디오 신호에 따라 발광 소자(6404)에 전류를 공급하여 아날로그 계조 구동을 수행하는 것이 가능하다.
화소 구성은 도 8에 도시되어 있는 것으로 제한되지 않는다는 것을 유념해야 한다. 예를 들어, 도 8에 도시되어 있는 화소는 스위치, 저항 소자, 용량 소자, 트랜지스터, 논리 회로 등을 더 포함할 수도 있다.
다음에, 발광 소자의 구조들이 도 9a 내지 도 9c를 참조하여 설명될 것이다. 화소의 단면 구조는 n-채널 구동용 TFT를 예로 들어 설명될 것이다. 도 9a, 도 9b 및 도 9c에 도시되어 있는 반도체 장치들에 사용되는 구동용 TFT들(7011, 7021 및 7001)은 각각 실시형태 1에서 설명된 박막 트랜지스터와 유사한 방식으로 제작될 수 있고, 산화물 반도체층을 포함하는 투광성 박막 트랜지스터를 사용하는 예들이 설명될 것이다.
발광 소자로부터 방출된 광을 추출하기 위해서, 애노드 및 캐소드 중 적어도 하나는 광을 투과시킬 필요가 있다. 박막 트랜지스터 및 발광 소자가 기판 위에 형성된다. 발광 소자는 기판과 반대의 표면을 통해 광이 추출되는 상면 사출(top emission) 구조, 기판 측 상의 표면을 통해 광이 추출되는 하면 사출(bottom emission) 구조, 또는 기판과 반대의 표면 및 기판 측 상의 표면을 통해 광이 추출되는 양면 사출(dual emission) 구조를 가질 수 있다. 화소 구성은 이들 사출 구조들 중 임의의 구조를 갖는 발광 소자에 적용될 수 있다.
하면 사출 구조를 갖는 발광 소자가 도 9a를 참조하여 설명될 것이다.
도 9a는 구동용 TFT(7011)가 n-형이고 발광 소자(7012)로부터 제 1 전극(7013) 측으로 발광되는 경우의 화소의 단면도이다. 도 9a에 있어서, 발광 소자(7012)의 제 1 전극(7013)은 구동용 TFT(7011)의 드레인 전극층에 전기적으로 접속되는 투광성 도전막(7017) 위에 형성되고, EL 층(7014) 및 제 2 전극(7015)이 제 1 전극(7013) 위에 순서대로 적층된다.
투광성 도전막(7017)으로서, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 티타늄을 함유하는 인듐 산화물, 산화 티타늄을 함유하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물의 막과 같은 투광성 도전막이 사용될 수 있다.
발광 소자의 제 1 전극(7013)은 다양한 재료들을 사용하여 형성될 수 있다. 예를 들어, 제 1 전극(7013)이 캐소드로서 사용되는 경우에, 예를 들어, Li 또는 Cs와 같은 알칼리 금속, Mg, Ca 또는 Sr과 같은 알칼리성 토류 금속, 이들 중 어느 것을 함유하는 합금(Mg:Ag, Al:Li 등), Yb 또는 Er과 같은 희토류 금속처럼 일 함수가 낮은 재료가 바람직하게 사용된다. 도 9a에 있어서, 제 1 전극(7013)의 두께는 제 1 전극이 광을 투과시키도록 한다(바람직하게, 약 5㎚ 내지 30㎚). 예를 들어, 20㎚의 두께를 갖는 알루미늄막이 제 1 전극(7013)에 사용된다.
제 1 전극(7013)의 주연부는 격벽(7019)으로 덮인다. 격벽(7019)은 폴리이미드, 아크릴, 폴리아미드, 또는 에폭시와 같은 유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 사용하여 형성된다. 특히, 격벽(7019)은 제 1 전극(7013) 위에 개구를 갖도록 하기 위해 감광성 수지 재료를 사용하여 형성되어, 개구의 측벽이 연속한 곡률을 갖는 경사 표면으로 형성되도록 하는 것이 바람직하다. 격벽(7019)에 감광성 수지 재료가 사용되는 경우에, 레지스트 마스크를 형성하는 단계가 생략될 수 있다.
제 1 전극(7013) 및 격벽(7019) 위에 형성되는 EL 층(7014)은, 적어도 발광층을 포함하는 한, 단층 또는 적층된 복수의 층들을 사용하여 형성될 수도 있다. EL 층(7014)이 복수의 층들을 사용하여 형성될 때, EL 층(7014)은 캐소드로서 기능하는 제 1 전극(7013) 위에 전자-주입층, 전자-수송층, 발광층, 정공-수송층, 및 정공-주입층을 순서대로 적층하여 형성된다. 이들 층들이 모두 제공되어야 하는 것은 아니라는 것을 유념해야 한다.
적층 순서는 상기 적층 순서로 제한되지 않는다. 제 1 전극(7013)은 애노드로서 기능할 수도 있고, 제 1 전극(7013) 위에 정공-주입층, 정공-수송층, 발광층, 전자-수송층, 및 전자-주입층이 순서대로 적층될 수도 있다. 그러나, 전력 소비를 비교했을 때, 제 1 전극(7013)은 캐소드로서 기능하고, 제 1 전극(7013) 위에 전자-주입층, 전자-수송층, 발광층, 정공-수송층, 및 정공-주입층이 순서대로 적층되는 것이 바람직하며, 이는 구동 회로부에 있어서의 전압 증가가 억제될 수 있고 전력 소비가 감소될 수 있기 때문이다.
EL 층(7014) 위에 형성되는 제 2 전극(7015)으로서, 다양한 재료들이 이용될 수 있다. 예를 들어, 제 2 전극(7015)이 애노드로서 사용되는 경우에, ZrN, Ti, W, Ni, Pt 또는 Cr과 같이 높은 일 함수를 갖는 재료; 또는 ITO, IZO 또는 ZnO와 같이 투광성 도전 재료가 바람직하게 사용된다. 제 2 전극(7015) 위의 차광막(7016)으로서, 광을 차단하는 금속, 광을 반사하는 금속 등이 사용된다. 이 실시형태에서는, ITO 막이 제 2 전극(7015)에 사용되고, Ti 막이 차광막(7016)에 사용된다.
발광 소자(7012)는 발광층을 포함하는 EL 층(7014)이 제 1 전극(7013)과 제 2 전극(7015) 사이에 끼워지는 영역에 대응한다. 도 9a에 도시되어 있는 소자 구성의 경우에, 화살표로 나타낸 것과 같이, 발광 소자(7012)로부터 제 1 전극(7013) 측으로 발광된다.
투광성 도전막이 게이트 전극층으로서 사용되고 투광성 박막이 소스 및 드레인 전극층들로서 사용되는 예가 도 9a에 도시되어 있다는 것을 유념해야 한다. 발광 소자(7012)로부터 방출된 광은 컬러 필터층(7033)을 통과하고, 기판을 통과하여 방출될 수 있다.
컬러 필터층(7033)은 잉크-젯 방법과 같은 액적 토출 방법, 프린팅 방법, 포토리소그래피 기술의 사용에 의한 에칭 방법 등에 의해 형성된다.
컬러 필터층(7033)은 오버코트층(7034)으로 덮이고, 또한, 보호 절연층(7035)으로 덮인다. 두께가 얇은 오버코트층(7034)이 도 9a에 도시되어 있지만; 오버코트층(7034)은 컬러 필터층(7033)으로 인해 울퉁불퉁한 표면을 평탄화하기 위한 기능을 갖는다.
보호 절연층(7035), 평탄화 절연막(7036), 절연층(7032) 및 절연층(7031)에 형성되고 드레인 전극층에 이르는 콘택트 홀이 격벽(7019)과 중첩하는 부분에 제공된다.
다음에, 양면 사출 구조를 갖는 발광 소자가 도 9b를 참조하여 설명될 것이다.
도 9b에 있어서, 발광 소자(7022)의 제 1 전극(7023)은 구동용 TFT(7021)의 드레인 전극층에 전기적으로 접속되는 투광성 도전막(7027) 위에 형성되고, EL 층(7024) 및 제 2 전극(7025)이 제 1 전극(7023) 위에 순서대로 적층된다.
투광성 도전막(7027)으로, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 티타늄을 함유하는 인듐 산화물, 산화 티타늄을 함유하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물 등의 투광성 도전막이 사용될 수 있다.
제 1 전극(7023)은 다양한 재료들을 사용하여 형성될 수 있다. 예를 들어, 제 1 전극(7023)이 캐소드로서 사용되는 경우에, 낮은 일 함수를 갖는 재료, 구체적으로, Li 또는 Cs와 같은 알칼리 금속; Mg, Ca 또는 Sr과 같은 알칼리성 토류 금속; 이들 중 어느 것을 함유하는 합금(Mg:Ag, Al:Li 등); Yb 또는 Er과 같은 희토류 금속 등이 바람직하다. 이 실시형태에 있어서, 제 1 전극(7023)은 캐소드로서 사용되고, 제 1 전극(7023)은 제 1 전극(7023)이 광을 투과시킬 수 있도록 하는 두께(바람직하게, 약 5㎚ 내지 30㎚)로 형성된다. 예를 들어, 20㎚ 두께의 알루미늄 막이 캐소드로서 사용된다.
제 1 전극(7023)의 주연부는 격벽(7029)으로 덮인다. 격벽(7029)은 폴리이미드, 아크릴, 폴리아미드 또는 에폭시와 같은 유기 수지막; 무기 절연막; 또는 유기 폴리실록산을 사용하여 형성된다. 특히, 격벽(7029)은 제 1 전극(7023) 위에 개구를 갖도록 감광성 수지 재료를 사용하여 형성되어, 개구의 측벽이 연속한 곡률을 갖는 경사 표면으로서 형성되도록 하는 것이 바람직하다. 감광성 수지 재료가 격벽(7029)에 사용되는 경우에, 레지스트 마스크를 형성하는 단계는 생략될 수 있다.
제 1 전극(7023) 및 격벽(7029) 위에 형성되는 EL 층(7024)은, 적어도 발광층을 포함하는 한, 단층 또는 적층된 복수의 층들 중 어느 하나를 사용하여 형성될 수도 있다. EL 층(7024)이 복수의 층들을 사용하여 형성될 때, EL 층(7024)은 캐소드로서 기능하는 제 1 전극(7023) 위에 전자-주입층, 전자-수송층, 발광층, 정공-수송층, 및 정공-주입층을 순서대로 적층함으로써 형성된다. 이들 층들이 모두 제공되어야 하는 것은 아니라는 것을 유념해야 한다.
적층 순서는 상기 적층 순서로 제한되지 않는다. 제 1 전극(7023)이 애노드로서 기능할 수도 있고, 애노드 위에 정공-주입층, 정공-수송층, 발광층, 전자-수송층, 및 전자-주입층이 순서대로 적층될 수도 있다. 그러나, 전력 소비를 비교했을 때, 제 1 전극(7023)은 캐소드로서 기능하고, 저 전력 소비를 위해 캐소드 위에 전자-주입층, 전자-수송층, 발광층, 정공-수송층, 및 정공-주입층이 순서대로 적층되는 것이 바람직하다.
EL 층(7024) 위에 형성되는 제 2 전극(7025)으로서, 다양한 재료들이 이용될 수 있다. 예를 들어, 제 2 전극(7025)이 애노드로서 사용되는 경우에, 높은 일 함수를 갖는 재료, 예를 들어, ITO, IZO, ZnO 등의 투광성 도전재료가 바람직하게 사용될 수 있다. 이 실시형태에 있어서, 제 2 전극(7025)은 애노드로서 사용되고, 산화 실리콘을 함유하는 ITO 막이 제 2 전극(7025)으로서 형성된다.
발광 소자(7022)는 발광층을 포함하는 EL 층(7024)이 제 1 전극(7023)과 제 2 전극(7025) 사이에 끼워지는 영역에 대응한다. 도 9b에 도시되어 있는 소자 구성의 경우에, 화살표들로 나타낸 것과 같이, 발광 소자(7022)로부터 제 2 전극(7025) 측 및 제 1 전극(7023) 측 모두로 발광된다.
투광성 도전막이 게이트 전극층으로서 사용되고 투광성 박막이 소스 및 드레인 전극층들로서 사용되는 예가 도 9b에 도시되어 있다는 것을 유념해야 한다. 발광 소자(7022)로부터 제 1 전극(7023) 측으로 방출된 광은 컬러 필터층(7043)을 통과하여, 기판을 통해 추출될 수 있다.
컬러 필터층(7043)은 잉크-젯 방법과 같은 액적 토출 방법, 프린팅 방법, 포토리소그래피 기술의 사용에 의한 에칭 방법 등으로 형성된다.
컬러 필터층(7043)은 오버코트층(7044)으로 덮이고, 또한, 보호 절연층(7045)으로 덮인다.
보호 절연층(7045), 평탄화 절연막(7046), 절연층(7042), 및 절연층(7041)에 형성되고, 드레인 전극층에 이르는 콘택트 홀이 격벽(7029)과 중첩하는 부분에 제공된다.
양면 사출 구조를 갖는 발광 소자가 사용되고 두 표시 표면들 상에서 풀 컬러 표시가 수행될 때, 제 2 전극(7025) 측으로부터의 광은 컬러 필터층(7043)을 통과하지 않고; 따라서, 또 다른 컬러 필터층이 제공되는 밀봉 기판이 바람직하게 제 2 전극(7025) 상에 제공된다는 것을 유념해야 한다.
다음에, 상면 사출 구조를 갖는 발광 소자가 도 9c를 참조하여 설명된다.
도 9c는 구동용 TFT(7001)가 n-형이고 발광 소자(7002)로부터 제 2 전극(7005) 측으로 발광되는 화소의 단면도이다. 도 9c에 있어서, 구동용 TFT(7001)의 드레인 전극층 및 제 1 전극(7003)은 서로 접하고, 구동용 TFT(7001) 및 발광 소자(7002)의 제 1 전극(7003)은 서로 전기적으로 접속된다. EL 층(7004) 및 제 2 전극(7005)은 제 1 전극(7003) 위에 순서대로 적층된다.
제 1 전극(7003)은 다양한 재료들을 사용하여 형성될 수 있다. 예를 들어, 제 1 전극(7003)이 캐소드로서 사용되는 경우에, 낮은 일 함수를 갖는 재료, 구체적으로, Li 또는 Cs와 같은 알칼리 금속; Mg, Ca 또는 Sr과 같은 알칼리성 토류 금속; 이들 중 어느 것을 함유하는 합금(Mg:Ag, Al:Li 등); Yb 또는 Er과 같은 희 토류 금속 등이 바람직하다.
제 1 전극(7003)의 주연부는 격벽(7009)으로 덮인다. 격벽(7009)은 폴리이미드, 아크릴, 폴리아미드 또는 에폭시와 같은 유기 수지막; 무기 절연막; 또는 유기 폴리실록산을 사용하여 형성된다. 특히, 격벽(7009)은 제 1 전극(7003) 위에 개구를 갖도록 감광성 수지 재료를 사용하여 형성되어, 개구의 측벽이 연속한 곡률을 갖고 경사져 있도록 하는 것이 바람직하다. 감광성 수지 재료가 격벽(7009)에 사용되는 경우에, 레지스트 마스크를 형성하는 단계가 생략될 수 있다.
제 1 전극(7003) 및 격벽(7009) 위에 형성된 EL 층(7004)은, 적어도 발광층을 포함하는 한, 단층 또는 적층된 복수의 층들 중 어느 하나를 사용하여 형성될 수도 있다. EL 층(7004)이 복수의 층들을 사용하여 형성될 때, EL 층(7004)은 캐소드로서 사용되는 제 1 전극(7003) 위에 전자-주입층, 전자-수송층, 발광층, 정공-수송층, 및 정공-주입층을 순서대로 적층함으로써 형성된다. 이들 층들이 모두 제공되어야 하는 것은 아니라는 것을 유념해야 한다.
적층 순서는 상기 적층 순서로 제한되지 않고, 애노드로서 사용되는 제 1 전극(7003) 위에 정공-주입층, 정공-수송층, 발광층, 전자-수송층, 및 전자-주입층이 순서대로 적층될 수도 있다.
도 9c에 있어서, Ti 막, 알루미늄막, 및 Ti 막이 순서대로 적층되는 적층막 위에 정공-주입층, 정공-수송층, 발광층, 전자-수송층, 및 전자-주입층이 순서대로 적층되고, 그 위에 Mg:Ag 합금 박막 및 ITO의 적층이 형성된다.
그러나, 구동용 TFT(7001)가 n-형인 경우에, 제 1 전극(7003) 위에 전자-주입층, 전자-수송층, 발광층, 정공-수송층, 및 정공-주입층이 순서대로 적층되는 것이 바람직하고, 이는 구동 회로의 전압 증가가 억제될 수 있고 전력 소비가 감소될 수 있기 때문이다.
제 2 전극(7005)은 광이 통과할 수 있는 투광성 도전 재료를 사용하여 형성되고, 예를 들어, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 티타늄을 함유하는 인듐 산화물, 산화 티타늄을 함유하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물 등의 투광성 도전막이 사용될 수 있다.
발광 소자(7002)는 EL 층(7004)이 제 1 전극(7003)과 제 2 전극(7005) 사이에 끼워지는 영역에 대응한다. 도 9c에 도시되어 있는 화소의 경우에, 화살표로 나타낸 바와 같이, 발광 소자(7002)로부터 제 2 전극(7005) 측으로 발광된다.
도 9c에 있어서, 구동용 TFT(7001)의 드레인 전극층은 산화 실리콘층(7051), 보호 절연층(7052), 평탄화 절연층(7056), 평탄화 절연층(7053), 및 절연층(7055)에 제공되는 콘택트 홀을 통해 제 1 전극(7003)에 전기적으로 접속된다. 평탄화 절연층들(7053 및 7056)은 폴리이미드, 아크릴, 벤조사이클로부텐, 폴리아미드, 또는 에폭시와 같은 수지 재료를 사용하여 형성될 수 있다. 이러한 수지 재료들 외에, 저-유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 사용하는 것이 가능하다. 평탄화 절연층들(7053 및 7056)은 이들 재료들로 형성된 복수의 절연막들을 적층함으로써 형성될 수도 있다는 것을 유념해야 한다. 평탄화 절연층들(7053 및 7056)을 형성하는 방법에는 특별한 제한은 없고, 평탄화 절연층들(7053 및 7056)은 스퍼터링 방법, SOG 방법, 스핀 코팅, 딥 코팅, 스프레이 코팅, 또는 (잉크-젯 방법, 화면 프팅, 오프셋 프린팅 등과 같은) 액적 토출 방법과 같은 방법, 또는 닥터 나이프, 롤 코터, 커튼 코터, 또는 나이프 코터와 같은 도구(장비)에 의해 재료에 의존하여 형성될 수 있다.
격벽(7009)은 인접한 화소의 제 1 전극으로부터 제 1 전극(7003)을 절연시키기 위해 제공된다. 격벽(7009)은 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 사용하여 형성된다. 특히, 격벽(7009)은 제 1 전극(7003) 위에 개구를 갖도록 하기 위해 감광성 수지 재료를 사용하여 형성되어, 개구의 측벽이 연속한 곡률을 갖는 경사진 표면으로서 형성되도록 하는 것이 바람직하다. 격벽(7009)이 감광성 수지 재료를 사용하여 형성될 때, 레지스트 마스크를 형성하는 단계가 생략될 수 있다.
도 9c의 구조에 있어서, 풀 컬러 표시가 수행될 때, 예를 들어, 발광 소자(7002)는 녹색 발광 소자로서 사용되고, 인접한 발광 소자들 중 하나는 적색 발광 소자로서 사용되고, 또 다른 발광 소자는 청색 발광 소자로서 사용된다. 대안적으로, 세 종류들의 발광 소자들뿐만 아니라 백색 발광 소자들을 포함하는 네 종류들의 발광 소자들을 사용하여 풀 컬러 표시가 가능한 발광 표시 장치가 제작될 수도 있다.
도 9c의 구조에 있어서, 풀 컬러 표시가 가능한 발광 표시 장치는, 배열되는 복수의 발광 소자들 모두가 백색 발광 소자들이고 컬러 필터 등을 갖는 밀봉 기판이 발광 소자(7002) 상에 배열되는 방식으로 제작될 수도 있다. 백색과 같은 단색의 광을 표시하는 재료가 형성되어 컬러 필터 또는 컬러 변환층과 조합될 수 있어서, 풀 컬러 표시가 수행될 수 있다.
실시형태 1 내지 실시형태 5 의 박막 트랜지스터들 중 임의의 박막 트랜지스터가 반도체 장치들에 사용되는 박막 트랜지스터들(7001, 7011 및 7021)로서 적절히 사용될 수 있고, 그들은 실시형태 1 내지 실시형태 5의 박막 트랜지스터들과 유사한 단계들 및 재료들을 사용하여 형성될 수 있다. 박막 트랜지스터들(7001, 7011, 7021) 각각은 산화물 반도체층 및 산화 실리콘층 사이에 혼합 영역을 포함한다. 또한, 결함들(바람직하게, 많은 산소 댕글링 본드들)을 포함하는 산화 실리콘(SiOx, x는 바람직하게 2 이상임)층이 적층되어 가열 처리가 수행되기 때문에, 산화물 반도체층에 포함된 수소 또는 물이 산화 실리콘층에 확산되고 수소 또는 물이 산화물 반도체층에서 감소된다. 따라서, 박막 트랜지스터들(7001, 7011 및 7021)은 매우 신뢰할 수 있는 박막 트랜지스터들이다.
말할 필요도 없이, 단색 광의 표시 또한 수행될 수 있다. 예를 들어, 조명 장치는 백색 발광의 사용에 의해 형성될 수도 있거나, 또는 단색 발광의 사용에 의해 에어리어-컬러 발광 장치가 형성될 수도 있다.
필요하다면, 원형 편광판을 포함하는 편광막과 같은 광학막이 제공될 수도 있다.
본원에서는 유기 EL 소자가 발광 소자로서 설명되었지만, 무기 EL 소자 또한 발광 소자로서 제공될 수 있다.
발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)가 발광 소자에 전기적으로 접속되는 예가 설명되었지만; 전류 제어를 위한 TFT가 구동용 TFT와 발광 소자 사이에 접속되는 구조가 이용될 수도 있다는 것을 유념해야 한다.
이 실시형태는 다른 실시형태들 중 임의의 실시형태와 적절히 조합하여 구현될 수 있다.
(실시형태 7)
이 실시형태에 있어서, 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면이 도 10a 및 도 10b를 참조하여 설명될 것이다. 도 10a는 박막 트랜지스터 및 발광 소자가 제 1 기판 및 제 2 기판 사이에서 씰재로 밀봉되는 패널의 평면도이다. 도 10b는 도 10a의 H-I 선을 따라 취해진 단면도이다.
제 1 기판(4501) 위에 제공되는 화소부(4502), 신호선 구동 회로(4503a), 신호선 구동 회로(4503b), 주사선 구동 회로(4504a), 및 주사선 구동 회로(4504b)를 둘러싸기 위해 씰재(4505)가 제공된다. 또한, 제 2 기판(4506)은 화소부(4502), 신호선 구동 회로들(4503a 및 4503b), 및 주사선 구동 회로들(4504a 및 4504b) 위에 제공된다. 따라서, 화소부(4502), 신호선 구동 회로들(4503a 및 4503b), 및 주사선 구동 회로들(4504a 및 4504b)이 제 1 기판(4501), 씰재(4505), 및 제 2 기판(4506)에 의해 충전재(4507)와 함께 밀봉된다. 따라서, 표시 장치는 기밀성이 높고 탈가스가 적은(본딩막 또는 자외선 경화 수지막과 같은) 보호막 또는 커버 재료로 패키징(밀봉)되어 표시 장치가 외기에 노출되지 않도록 하는 것이 바람직하다.
제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로들(4503a 및 4503b), 및 주사선 구동 회로들(4504a 및 4504b) 각각은 복수의 박막 트랜지스터들을 포함하고, 화소부(4502)에 포함된 박막 트랜지스터(4510) 및 신호선 구동 회로(4503a)에 포함된 박막 트랜지스터(4509)가 도 10b에 예로서 도시되어 있다.
실시형태 1 내지 실시형태 5의 박막 트랜지스터들 중 임의의 박막 트랜지스터가 박막 트랜지스터들(4509 및 4510)로서 적절히 사용될 수 있고, 그들은 실시형태 1 내지 실시형태 5의 박막 트랜지스터들과 유사한 단계들 및 재료들을 사용하여 형성될 수 있다. 박막 트랜지스터들(4509 및 4510) 각각은 산화물 반도체층 및 산화 실리콘층 사이에 혼합 영역을 포함한다. 또한, 결함들(바람직하게, 많은 산소 댕글링 본드들)을 포함하는 산화 실리콘(SiOx, x는 바람직하게 2 이상임)층이 적층되어 가열 처리가 수행되기 때문에, 산화물 반도체층에 포함된 수소 또는 물이 산화 실리콘층으로 확산되고 수소 또는 물이 산화물 반도체층에서 감소된다. 따라서, 박막 트랜지스터들(4509 및 4510)은 매우 신뢰할 수 있는 박막 트랜지스터들이다.
구동 회로용 박막 트랜지스터(4509)는 박막 트랜지스터에 있어서의 산화물 반도체층의 채널 형성 영역과 중첩하는 위치에 도전층을 갖는다는 것을 유념해야 한다. 이 실시형태에 있어서, 박막 트랜지스터들(4509 및 4510)은 n-채널 박막 트랜지스터들이다.
구동 회로용 박막 트랜지스터(4509)의 산화물 반도체층의 채널 형성 영역과 중첩하는 부분에서 산화 실리콘층(4542) 위에 도전층(4540)이 제공된다. 도전층(4540)이 산화물 반도체층의 채널 형성 영역과 중첩하는 부분에 제공될 때, BT(Bias Temperature) 검사 전후의 박막 트랜지스터(4509)의 임계 전압의 변화량이 감소될 수 있다. 도전층(4540)은 박막 트랜지스터(4509)의 게이트 전극층과 동일하거나 상이한 전위를 가질 수도 있고, 제 2 게이트 전극층으로서 기능할 수 있다. 도전층(4540)의 전위는 GND, 0V 또는 플로팅 상태에 있을 수도 있다.
또한, 박막 트랜지스터(4510)의 산화물 반도체층을 덮기 위해 산화 실리콘층(4542)이 형성된다. 박막 트랜지스터(4510)의 소스 또는 드레인 전극층은 박막 트랜지스터 위에 형성되는 산화 실리콘층(4542) 및 절연층(4551)에 형성된 개구에서 배선층(4550)에 전기적으로 접속된다. 배선층(4550)은 제 1 전극(4517)과 접하여 형성되고, 박막 트랜지스터(4510) 및 제 1 전극(4517)은 배선층(4550)을 통해 서로 전기적으로 접속된다.
산화 실리콘층(4542)은 실시형태 1에서 설명된 산화 실리콘층(116)과 유사한 재료 및 방법을 사용하여 형성될 수도 있다.
발광 소자(4511)의 발광 영역과 중첩하도록 절연층(4551) 위에 컬러 필터층(4545)이 형성된다.
또한, 컬러 필터층(4545)의 표면 거칠기를 감소시키기 위해서, 컬러 필터층(4545)은 평탄화 절연막으로서 기능하는 오버코트층(4543)으로 덮인다.
또한, 절연층(4544)이 오버코트층(4543) 위에 형성된다. 절연층(4544)은 실시형태 1에서 설명된 보호 절연층(103)과 유사한 방식으로 형성될 수도 있고, 예를 들어, 질화 실리콘막이 스퍼터링 방법에 의해 형성될 수도 있다.
참조부호 4511은 발광 소자를 나타내고, 발광 소자(4511)에 포함되는 화소 전극인 제 1 전극(4517)은 배선층(4550)을 통해 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층에 전기적으로 접속된다. 발광 소자(4511)의 구성은 제 1 전극(4517), 전계 발광층(4512), 및 제 2 전극(4513)을 포함하는 예시되어 있는 구성으로 제한되지 않는다는 것을 유념해야 한다. 발광 소자(4511)의 구성은 발광 소자(4511) 등으로부터 광이 추출되는 방향에 의존하여 적절히 변경될 수 있다.
유기 수지막, 무기 절연막 또는 유기 폴리실록산을 사용하여 격벽(4520)이 형성된다. 격벽(4520)은 제 1 전극(4517) 위에 .개구를 갖도록 하기 위해 감광성 재료로 형성되어 개구의 측벽이 연속한 곡률을 갖는 경사진 표면으로서 형성되도록 하는 것이 특히 바람직하다.
전계 발광층(4512)은 단층 또는 적층된 복수의 층들을 사용하여 형성될 수도 있다.
산소, 수소, 수분, 이산화탄소 등이 발광 소자(4511)에 투입되는 것을 방지하기 위해서 제 2 전극(4513) 및 격벽(4520) 위에 보호막이 형성될 수도 있다. 보호막으로서, 질화 실리콘막, 질화산화 실리콘막, DLC(Diamond-Like Carbon) 막 등이 형성될 수 있다.
또한, 다양한 신호들 및 전위들이 FPC들(4518a 및 4518b)로부터 신호선 구동 회로들(4503a 및 4503b), 주사선 구동 회로들(4504a 및 4504b), 또는 화소부(4502)에 공급된다.
접속 단자 전극(4515)은 발광 소자(4511)에 포함되는 제 1 전극(4517)과 동일한 도전막으로 형성되고, 단자 전극(4516)은 박막 트랜지스터(4509)에 포함되는 소스 및 드레인 전극층들과 동일한 도전막으로 형성된다.
접속 단자 전극(4515)은 FPC(Flexible Printed Circuit)(4518a)에 포함되어 있는 단자에 이방성 도전막(4519)을 통해 전기적으로 접속된다.
발광 소자(4511)로부터 광이 추출되는 방향에 위치된 기판은 투광성을 가지고 있어야 한다. 그 경우에, 유리판, 플라스틱판, 폴리에스테르막, 또는 아크릴막과 같이 투광성 재료가 사용된다.
충전재(4507)로서, 질소 또는 아르곤과 같은 불활성 가스 외에, 자외선 경화 수지 또는 열경화성 수지가 사용될 수 있다. 예를 들어, PVC(polyvinyl chloride), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(polyvinyl butyral), 또는 EVA(ethylene vinyl acetate)이 사용될 수 있다. 예를 들어, 질소가 충전재로서 사용된다.
또한, 필요하다면, 편광판, (타원형 편광판을 포함하는) 원형 편광판, 또는 위상차판(1/4파 판 또는 1/2파 판)과 같은 광학막이 발광 소자의 발광 표면 상에 적절히 제공될 수도 있다. 또한, 편광판 또는 원형 편광판에는 반사-방지막이 제공될 수도 있다. 예를 들어, 눈부심을 감소시키기 위해서, 반사된 광이 표면 상의 돌출부들 및 오목부들에 의해 확산될 수 있는 안티-클래어(anti-glare) 처리가 수행될 수 있다.
씰재는 화면 프린팅 방법, 잉크-젯 장치, 또는 디스펜싱 장치를 사용하여 형성될 수 있다. 씰재로서, 대표적으로는, 가시광 경화 수지, 자외선 경화 수지, 또는 열경화성 수지를 포함하는 재료가 사용될 수 있다. 또한, 충전재가 포함될 수도 있다.
신호선 구동 회로들(4503a 및 4503b) 및 주사선 구동 회로들(4504a 및 4504b)은 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 구동 회로들로서 실장될 수도 있다. 대안적으로, 신호선 구동 회로들이나 그 일부만, 또는 주사선 구동회로들이나 그 일부만 별도로 형성되어 실장될 수도 있다. 이 실시형태는 도 10a 및 도 10b에 도시되어 있는 구조로 제한되는 것은 아니다.
상기 공정을 통해, 반도체 장치로서 매우 신뢰할 수 있는 발광 표시 장치(표시 패널)가 제작될 수 있다.
이 실시형태는 다른 실시형태들 중 임의의 실시형태와 적절히 조합하여 구현될 수 있다.
(실시형태 8)
반도체 장치의 일 실시형태인 액정 표시 패널의 외관 및 단면이 도 16a 내지 도 16c를 참조하여 설명될 것이다. 도 16a 및 도 16c는 박막 트랜지스터들(4010 및 4011) 및 액정 소자(4013)가 제 1 기판(4001)과 제 2 기판(4006) 사이에 씰재(4005)로 밀봉되는 패널들의 평면도들이다. 도 16b는 도 16a 또는 도 16c에서 M-N 선을 따라 취해진 단면도이다.
제 1 기판(4001) 위에 제공되는 화소부(4002) 및 주사선 구동 회로(4004)를 둘러싸기 위해서 씰재(4005)가 제공된다. 제 2 기판(4006)은 화소부(4002) 및 주사선 구동 회로(4004) 위에 제공된다. 결과적으로, 화소부(4002) 및 주사선 구동 회로(4004)는 제 1 기판(4001), 씰재(4005), 및 제 2 기판(4006)에 의해 액정층(4008)과 함께 밀봉된다. 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성되는 신호선 구동 회로(4003)가 제 1 기판(4001) 위에서 씰재(4005)에 의해 둘러싸이는 영역과는 다른 영역에 실장된다.
별도로 형성되는 구동 회로의 접속 방법에는 특별한 제한이 없고, COG(Chip On Glass) 방법, 와이어 본딩 방법, TAB(Tape Automated Bonding) 방법 등이 사용될 수 있다는 것을 유념해야 한다. 도 16a는 신호선 구동 회로(4003)가 COG 방법에 의해 실장되는 예를 도시한다. 도 16c는 신호선 구동 회로(4003)가 TAB 방법에 의해 실장되는 예를 도시한다.
제 1 기판(4001) 위에 제공되는 화소부(4002) 및 주사선 구동 회로(4004)는 복수의 박막 트랜지스터들을 포함한다. 도 16b는 예로서 화소부(4002)에 포함된 박막 트랜지스터(4010) 및 주사선 구동 회로(4004)에 포함된 박막 트랜지스터(4011)를 도시한다. 절연층들(4041, 4042, 4020, 및 4021)이 박막 트랜지스터들(4010 및 4011) 위에 제공된다.
실시형태 1 내지 실시형태 5의 박막 트랜지스터들 중 임의의 박막 트랜지스터가 박막 트랜지스터들(4010 및 4011)로서 적절히 사용될 수 있고, 그들은 실시형태 1 내지 실시형태 5의 박막 트랜지스터들과 유사한 단계들 및 재료들을 사용하여 형성될 수 있다. 박막 트랜지스터들(4010 및 4011) 각각은 산화물 반도체층 및 산화 실리콘층 사이에 혼합 영역을 포함한다. 또한, 결함들(바람직하게, 많은 산소 댕글링 본드들)을 포함하는 산화 실리콘(SiOx, x는 바람직하게 2 이상임)층이 적층되고 가열 처리가 수행되기 때문에, 산화물 반도체층에 포함된 수소 또는 물이 산화 실리콘층으로 확산되고 수소 또는 물이 산화물 반도체층에서 감소된다. 따라서, 박막 트랜지스터들(4010 및 4011)은 매우 신뢰할 수 있는 박막 트랜지스터들이다. 이 실시형태에 있어서, 박막 트랜지스터들(4010 및 4011)은 n-채널 박막 트랜지스터들이다.
구동 회로용 박막 트랜지스터(4011)에서 산화물 반도체층의 채널 형성 영역과 중첩하는 절연층(4021)의 일부 위에 도전층(4040)이 제공된다. 도전층(4040)은 산화물 반도체층의 채널 형성 영역과 중첩하는 위치에 제공됨으로써, BT 검사 전후의 박막 트랜지스터(4011)의 임계 전압의 변화량이 감소될 수 있다. 도전층(4040)의 전위는 박막 트랜지스터(4011)의 게이트 전극층과 동일하거나 다를 수도 있다. 도전층(4040)은 또한 제 2 게이트 전극층으로서 기능할 수 있다. 또한, 도전층(4040)의 전위는 GND 또는 0V일 수도 있거나, 도전층(4040)은 플로팅 상태에 있을 수도 있다.
액정 소자(4013)에 포함된 화소 전극층(4030)은 박막 트랜지스터(4010)의 소스 또는 드레인 전극층에 전기적으로 접속된다. 액정 소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 상에 형성된다. 화소 전극층(4030), 대향 전극층(4031), 및 액정층(4008)이 서로 중첩하는 부분은 액정 소자(4013)에 대응한다. 화소 전극층(4030) 및 대향 전극층(4031)에는 각각 배향막들로서 기능하는 절연층(4032) 및 절연층(4033)이 제공되고, 액정층(4008)이 절연층들(4032 및 4033)에 의해 전극층들 사이에 끼워진다.
투광성 기판이 제 1 기판(4001) 및 제 2 기판(4006)으로서 사용될 수 있고; 유리, 세라믹 또는 플라스틱이 사용될 수 있다는 것을 유념해야 한다. 플라스틱은 FRP(fiberglass-reinforced plastics)판, PVF(polyvinyl fluoride)막, 폴리에스테르막, 또는 아크릴 수지막일 수도 있다.
참조부호 4035는 절연막의 선택적 에칭에 의해 얻어진 원주형 스페이서를 나타내고, 원주형 스페이서는 화소 전극층(4030)과 대향 전극층(4031) 간의 거리(셀 갭)를 제어하기 위해 제공된다. 대안적으로, 구형 스페이서가 스페이서(4035)로서 사용될 수도 있다. 대향 전극층(4031)은 박막 트랜지스터(4010)가 형성되는 기판 위에 형성된 공통 전위선에 전기적으로 접속된다. 대향 전극층(4031) 및 공통 전위선은 공통 접속부를 사용하여 한 쌍의 기판들 사이에 제공되는 도전 입자들을 통해 서로 전기적으로 접속될 수 있다. 도전 입자들은 씰재(4005)에 포함된다는 것을 유념해야 한다.
대안적으로, 배향막이 불필요한 블루 상을 표시하는 액정이 사용될 수도 있다. 블루 상은 액정 상들 중 하나이고, 콜레스테릭 액정의 온도가 증가되면서 콜레스테릭 상이 등방성 상으로 변경되기 직전에 발생된다. 블루 상은 좁은 범위의 온도 내에서만 발생되기 때문에, 온도 범위를 향상시키기 위해서 5wt% 이상의 키랄제를 함유하는 액정 조성물이 액정층(4008)에 사용된다. 블루 상을 표시하는 액정 및 키랄제를 포함하는 액정 조성물은 1msec 이하의 짧은 응답 시간을 갖고 광학적으로 등방성이고; 따라서, 배향 처리가 불필요하고 시야각 의존도가 작다. 또한, 배향막이 제공될 필요가 없고 러빙 처리가 불필요하기 때문에, 러빙 처리에 의해 유발되는 정전 파괴가 방지될 수 있고, 제작 공정에서 액정 표시 장치의 결함들 및 손상이 감소될 수 있다. 따라서, 액정 표시 장치의 생산성이 증가될 수 있다. 산화물 반도체층을 사용하는 박막 트랜지스터는 특히 박막 트랜지스터의 전기적 특성들이 정전기의 영향에 의해 상당히 변동될 수도 있고 설계 범위에서 벗어날 수도 있는 가능성을 갖고 있다. 따라서, 산화물 반도체층을 사용하는 박막 트랜지스터를 포함하는 액정 표시 장치에 대해 블루 상 액정 재료를 사용하는 것이 더 효과적이다.
이 실시형태는 투과형 액정 표시 장치 외에 반투과형 액정 표시 장치에 적용될 수 있다는 것을 유념해야 한다.
액정 표시 장치의 예에서, 기판의 외부 표면(뷰어 측 상의)에 편광판이 제공되고, 기판의 내부 표면 상에 착색층 및 표시 소자로 사용되는 전극층이 순차적으로 제공되지만, 편광판은 기판의 내부 표면에 제공될 수도 있다. 편광판 및 착색층의 적층 구조는 이 실시형태에서의 구조로 제한되지 않고, 편광판 및 착색층의 재료들 또는 제작 공정의 조건들에 의존하여 적절히 설정될 수도 있다. 또한, 블랙 매트릭스로서 작용하는 차광막이 표시부 이외의 부분에 제공될 수도 있다.
박막 트랜지스터들(4011 및 4010) 위에, 산화물 반도체층들과 접하여 절연층(4041)이 형성된다. 절연층(4041)은 실시형태 1에서 설명된 산화 실리콘층(116)과 유사한 재료 및 방법을 사용하여 형성될 수 있다. 여기서, 절연층(4041)으로서, 결함들을 포함하는 산화 실리콘층이 실시형태 1에서와 같이 스퍼터링 방법에 의해 형성된다. 또한, 보호 절연층(4042)이 절연층(4041) 상에서 그와 접하여 형성된다. 보호 절연층(4042)은 실시형태 1에서 설명된 보호 절연층(103)과 유사한 방식으로 형성될 수 있고, 예를 들어, 질화 실리콘막이 사용될 수 있다. 박막 트랜지스터들에 의해 유발되는 표면 거칠기를 감소시키기 위해서, 평탄화 절연막으로서 기능하는 절연층(4021)이 보호 절연층(4042)을 덮도록 형성된다.
절연층(4021)이 평탄화 절연막으로서 형성된다. 절연층(4021)으로서, 폴리이미드, 아크릴, 벤조사이클로부텐, 폴리아미드, 또는 에폭시와 같이 내열성을 갖는 유기 재료가 사용될 수 있다. 이러한 유기 재료들 이외에, 저-유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 사용하는 것이 가능하다. 이들 재료들로 형성된 복수의 절연막들을 적층함으로써 절연층(4021)이 형성될 수도 있다는 것을 유념해야 한다.
절연층(4021)을 형성하기 위한 방법에는 특별한 제한이 없다. 절연층(4021)은, 스퍼터링 방법, SOG 방법, 스핀 코팅 방법, 디핑 방법, 스프레이 코팅 방법, 또는 액적 토출 방법(예를 들어, 잉크-젯 방법, 화면 프린팅, 또는 오프셋 프린팅)과 같은 방법, 또는 닥터 나이프, 롤 코터, 커튼 코터, 또는 나이프 코터와 같은 도구(장비)에 의해, 재료에 의존하여 형성될 수 있다. 절연층(4021)의 소성 단계는 또한 반도체층의 어닐링으로서 작용함으로써, 반도체 장치가 효과적으로 제작될 수 있다.
화소 전극층(4030) 및 대향 전극층(4031)은 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 티타늄을 함유하는 인듐 산화물, 산화 티타늄을 함유하는 인듐 주석 산화물, 인듐 주석 산화물(ITO), 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물과 같은 투광성 도전 재료로 형성될 수 있다.
분자 중량이 높은 도전성 분자(도전성 고분자라고도 함)를 포함하는 도전성 조성물이 화소 전극층(4030) 및 대향 전극층(4031)에 사용될 수 있다. 도전성 조성물을 사용하여 형성되는 화소 전극은 바람직하게 10000Ω/□ 이하의 시트 저항 및 550㎚의 파장에서의 70% 이상의 투과율을 갖는다. 또한, 도전성 조성물에 포함된 도전성 고분자의 저항율은 바람직하게 0.1Ω?㎝ 이하이다.
도전성 고분자로서, 소위 π-전자 공액 도전성 고분자가 사용될 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 그들 중 2 종류 이상의 공중합체 등이 제공될 수 있다.
또한, 별도로 형성되는 신호선 구동 회로(4003), 주사선 구동 회로(4004), 또는 화소부(4002)에 FPC(4018)로부터 다양한 신호들 및 전위들이 공급된다.
접속 단자 전극(4015)은 액정 소자(4013)에 포함된 화소 전극층(4030)과 동일한 도전막으로 형성되고, 단자 전극(4016)은 박막 트랜지스터들(4010 및 4011)의 소스 및 드레인 전극층들과 동일한 도전막으로 형성된다.
접속 단자 전극(4015)은 FPC(4018)에 포함된 단자에 이방성 도전막(4019)을 통해 전기적으로 접속된다.
도 16a 내지 도 16c는 신호선 구동 회로(4003)가 별도로 형성되어 제 1 기판(4001) 상에 실장되는 예를 도시하지만; 본 발명은 이 구성으로 제한되지 않는다는 것을 유념해야 한다. 주사선 구동 회로는 별도로 형성된 다음 실장될 수도 있거나, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만이 별도로 형성된 다음 실장될 수도 있다.
블랙 매트릭스(차광층), 편광 부재, 위상차 부재 또는 반사 방지 부재와 같은 광학 소자(광학 기판) 등이 적절히 제공된다. 예를 들어, 편광 기판 및 위상차 기판을 사용함으로써 원형 편광이 이용될 수도 있다. 또한, 광원으로서 백라이트, 사이드라이트 등이 사용될 수도 있다.
액티브 매트릭스 액정 표시 장치에 있어서, 매트릭스형으로 배열되는 화소 전극들을 구동함으로써 화면 상에 표시 패턴들이 형성된다. 구체적으로, 선택된 화소 전극 및 그 화소 전극에 대응하는 대향 전극 간에 전압이 인가됨으로써, 화소 전극과 대향 전극 사이에 배치된 액정이 광학적으로 변조된다. 이 광학적 변조는 뷰어에 의해 표시 패턴으로서 인식된다.
액정 표시 장치는, 동화상을 표시할 때, 액정 분자들 자체의 응답 속도가 느리기 때문에 잔상이 발생하거나 동화상이 흐릿해지는 문제점이 있다. 액정 표시 장치의 동화상 특성들을 개선하기 위한 기술로서, 완전히 흑색인 이미지가 한 프레임 걸러 표시되는 소위 흑색 삽입이라고 하는 구동 기술이 있다.
대안적으로, 수직 동기화 주파수가 1.5배 이상, 바람직하게는, 정규 수직 동기화 주파수처럼 높은 2배 이상이어서 동화상 특성들이 향상되는 배속 구동이라고 하는 구동 방법이 이용될 수도 있다.
또한, 액정 표시 장치의 동화상 특성들을 향상시키기 위한 기술로서, 백라이트로서 복수의 LED(light-emitting diode) 광원들 또는 복수의 EL 광원들을 포함하는 표면 광원이 사용되고, 표면 광원에 포함된 각 광원이 1 프레임 기간에서 간헐적인 조명을 수행하도록 독립적으로 구동되는 또 다른 구동 기술이 있다. 표면 광원으로서, 세 종류들 이상의 LED들이 사용될 수도 있거나, 백색 발광 LED가 사용될 수도 있다. 복수의 LED들은 독립적으로 제어될 수 있기 때문에, LED들이 발광하는 타이밍은 액정층의 광학 변조가 스위치되는 타이밍과 동기화될 수 있다. 이 구동 기술에 있어서, LED들 중 일부는 턴오프될 수 있다. 따라서, 특히, 하나의 화면에서 흑색 이미지의 비율이 높은 영상을 표시하는 경우에, 액정 표시 장치는 전력 소비를 낮게 하여 구동될 수 있다.
세 가지 구동 기술들 중 어느 것과 조합될 때, 액정 표시 장치는 종래의 액정 표시 장치들보다 동화상 특성들과 같은 더 양호한 표시 특성들을 가질 수 있다.
박막 트랜지스터는 정전기 등으로 인해 쉽게 파손되기 때문에, 바람직하게, 화소부 및 구동 회로부와 동일한 기판 위에 보호 회로가 제공된다. 보호 회로는 바람직하게 산화물 반도체층을 포함하는 비-선형 소자를 사용하여 형성된다. 예를 들어, 보호 회로는 화소부와, 주사선 입력 단자 및 신호선 입력 단자 사이에 제공된다. 이 실시형태에 있어서, 복수의 보호 회로들이 제공되어, 정전기 등으로 인한 서지 전압이 주사선, 신호선, 또는 용량 버스선에 인가될 때 화소 트랜지스터 등이 파손되지 않도록 한다. 따라서, 보호 회로는 서지 전압이 보호 회로에 인가될 때 공통 배선으로 전하를 해방하기 위한 구조를 갖는다. 보호 회로는 주사선과 공통 배선 사이에서 평행하게 배열되는 비-선형 소자들을 포함한다. 비-선형 소자들 각각은 다이오드와 같은 2-단자 소자 또는 트랜지스터와 같은 3-단자 소자를 포함한다. 예를 들어, 비-선형 소자는 화소부의 박막 트랜지스터와 동일한 단계들을 통해 형성될 수 있다. 예를 들어, 게이트 단자를 드레인 단자에 접속함으로써 다이오드와 유사한 특성들이 달성될 수 있다.
또한, 액정 표시 모듈에 대해서, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optical compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(antiferroelectric liquid crystal) 모드 등이 사용될 수 있다.
본 명세서에 개시된 반도체 장치에는 특별한 제한이 없고, TN 액정, OCB 액정, STN 액정, VA 액정, ECB 액정, GH 액정, 고분자 분산형 액정, 디스코틱 액정 등을 포함하는 액정 표시 장치가 사용될 수 있다. 특히, 수직 배향(VA) 모드를 이용하는 투과형 액정 표시 장치와 같이 노멀리 블랙 액정 패널이 바람직하다. 몇몇 예들은 수직 배향 모드로서 제공된다. 예를 들어, MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, ASV 모드 등이 이용될 수 있다.
VA 액정 표시 장치의 예가 다음에 설명된다.
VA 액정 표시 장치는 액정 표시 패널의 액정 분자들의 배향이 제어되는 방식의 일종이다. VA 액정 표시 장치에 있어서, 액정 분자들은 전압이 인가되지 않을 때 패널 표면에 대해 수직 방향으로 정렬된다. 이 실시형태에 있어서, 특히, 화소는 몇몇 영역들(서브화소들)로 분할되고, 분자들은 그들 각각의 영역들에서 상이한 방향들로 정렬된다. 이것은 멀티-도메인 또는 멀티-도메인 설계라고 한다. 이하, 멀티-도메인 설계의 액정 표시 장치가 설명된다.
도 12 및 도 13은 VA 액정 표시 패널의 화소 구조를 도시한다. 도 13은 기판(600)의 평면도이고, 도 12는 도 13에서 Y-Z 선을 따른 단면 구조를 도시한다. 다음에서는 두 도면들을 참조하여 설명될 것이다.
이 화소 구조에 있어서, 하나의 화소에 복수의 화소 전극층들이 제공되고, TFT가 각 화소 전극층에 접속된다. 복수의 TFT들은 상이한 게이트 신호들에 의해 구동되도록 구성된다. 즉, 멀티-도메인 화소에서 개별 화소 전극층들에 인가되는 신호들은 서로 독립적으로 제어된다.
절연막(620), 절연막(621) 및 절연막(622)을 관통하는 콘택트 홀(623)에 의해, 화소 전극층(624)이 배선(618)을 통해 TFT(628)에 접속된다. 또한, 절연막(620) 및 절연막(622)을 관통하는 콘택트 홀(627)에 의해, 화소 전극(626)이 배선(619)을 통해 TFT(629)에 접속된다. TFT(628)의 게이트 배선(602)은 TFT(629)의 게이트 배선(603)으로부터 분리되어, 상이한 게이트 신호들이 이들 게이트 배선들에 공급될 수 있다. 한편, 데이터선으로서 기능하는 배선(616)은 TFT들(628 및 629)에 의해 공유된다. 실시형태 1 내지 실시형태 5 중 임의의 실시형태에 설명된 박막 트랜지스터가 적절히 TFT들(628 및 629)로서 사용될 수 있다. 게이트 절연층(606)이 게이트 배선(602) 및 게이트 배선(603) 위에 형성된다는 것을 유념해야 한다.
또한, 저장 용량 소자는 용량 배선(690), 유전체로서의 게이트 절연층(606), 및 화소 전극 또는 화소 전극에 전기적으로 접속되는 용량 전극을 사용하여 형성된다.
화소 전극층(624)의 형상은 화소 전극층(626)과는 다르고, 화소 전극층들은 슬릿들(625)로 분리되어 있다. 화소 전극층(626)은 V-형상을 갖는 화소 전극층(624)의 외측을 둘러싸도록 형성된다. TFT들(628 및 629)은 화소 전극층들(624 및 626)에 전압들을 인가하는 타이밍을 서로 다르게 함으로써, 액정들의 배향을 제어한다. 도 15는 이 화소 구조의 등가 회로를 도시한다. TFT(628) 및 TFT(629)는 각각 배선(616)에 접속된다. 상이한 게이트 신호들이 게이트 배선들(602 및 603)에 공급될 때, 액정 소자들(651 및 652)의 동작들이 상이하게 될 수 있다. 다시 말해서, TFT들(628 및 629)의 동작들이 개별적으로 제어될 때, 액정들의 배향이 정확하게 제어될 수 있고; 따라서, 시야각이 증가될 수 있다.
대향 기판(601)에는 차광막(632), 착색막(636), 및 대향 전극층(640)이 제공된다. 또한, 오버코트막이라고도 하는 평탄화막(637)이 액정들의 배향 혼란을 방지하기 위해 착색막(636)과 대향 전극층(640) 사이에 형성된다. 도 14는 대향 기판 측의 구조를 도시한다. 대향 전극층(640)은 복수의 화소들에 의해 공유되고, 대향 전극층(640)에 슬릿들(641)이 형성된다. 슬릿들(641) 및 화소 전극층들(624 및 626) 측 상의 슬릿들은 비스듬한 전계가 효과적으로 발생되도록 교대로 배열됨으로써, 액정들의 배향이 제어될 수 있다. 따라서, 액정들의 배향은 상이한 장소들에서 변화될 수 있어서, 시야각이 넓어지게 된다.
대향 전극층(640)은 화소부에 제공되는 제 1 대향 전극층이고, 개구 패턴을 갖고 구동 회로부에 제공되는 제 2 대향 전극층과 동일한 전위를 갖는다. 개구 패턴을 갖는 제 2 대향 전극층이 구동 회로부에 제공될 때, 전력 소비가 낮은 매우 신뢰할 수 있는 반도체 장치가 제작될 수 있다.
화소 전극층(624), 액정층(650), 및 대향 전극층(640)이 서로 중첩하여, 제 1 액정 소자가 형성된다. 또한, 화소 전극층(626), 액정층(650), 및 대향 전극(640)이 서로 중첩하여, 제 2 액정 소자가 형성된다. 제 1 액정 소자 및 제 2 액정 소자가 하나의 화소에 제공되는 멀티-도메인 구조가 이용된다.
이 실시형태는 다른 실시형태들 중 임의의 실시형태와 적절히 조합하여 구현될 수 있다.
(실시형태 9)
이 실시형태에 있어서, 본 발명의 실시형태인 반도체 장치로서 전자 페이퍼의 예가 설명될 것이다.
도 11은 본 발명의 실시형태가 적용되는 반도체 장치의 예로서 액티브 매트릭스 전자 페이퍼를 도시한다. 반도체 장치에 사용되는 박막 트랜지스터(581)는 실시형태 1 내지 실시형태 5에서 설명된 박막 트랜지스터들 중 임의의 박막 트랜지스터일 수 있고, 실시형태 1 내지 실시형태 5에서 설명된 박막 트랜지스터들 중 임의의 박막 트랜지스터와 유사한 단계들 및 재료들을 사용하여 제작될 수 있다. 박막 트랜지스터(581)는 산화물 반도체층과 산화 실리콘층 사이에 혼합 영역을 포함한다. 또한, 결함들(바람직하게, 많은 산소 댕글링 본드들)을 포함하는 산화 실리콘(SiOx, x는 바람직하게 2 이상임)층이 적층되어 가열 처리가 수행되기 때문에, 산화물 반도체층에 포함된 수소 또는 물이 산화 실리콘층으로 확산되고 산화물 반도체층에서 수소 또는 물이 감소된다. 따라서, 박막 트랜지스터(581)는 매우 신뢰할 수 있는 박막 트랜지스터이다.
도 11의 전자 페이퍼는 트위스팅 볼 표시 방식을 사용하는 표시 장치의 예이다. 트위스팅 볼 표시 시스템은, 각각 흑색 및 백색으로 채색된 구형 입자들이 표시 소자로 사용되고 전극층들인 제 1 전극층 및 제 2 전극층 사이에 배열되고, 구형 입자들의 배향을 제어하기 위해 제 1 전극층 및 제 2 전극층 사이에 전위차가 발생되어 표시가 수행되도록 하는 방법을 말한다.
기판(580) 위에 제공된 박막 트랜지스터(581)는 보톰-게이트형 구조를 갖는 박막 트랜지스터이다. 박막 트랜지스터(581)의 소스 또는 드레인 전극층은 산화 실리콘층(583), 보호 절연층(584), 및 절연층(585)에 형성되는 개구에서 제 1 전극층(587)과 접하여 거기에 전기적으로 접속된다.
제 1 전극층(587)과 제 2 전극층(588) 사이에는, 각각 흑색 영역(590a), 백색 영역(590b), 및 흑색 영역(590a)과 백색 영역(590b) 주위에서 액체로 채워지는 캐비티(594)를 갖는 구형 입자들(589)이 제공된다. 구형 입자들(589) 주위의 공간은 수지와 같은 충전재(595)로 채워진다(도 11 참조). 이 실시형태에 있어서, 제 1 전극층(597)은 화소 전극에 대응하고, 대향 기판(596) 상에 제공되는 제 2 전극층(588)은 공통 전극에 대응한다.
트위스팅 볼 대신, 전기 영동 소자가 또한 사용될 수 있다. 투명한 액체, 양으로 대전된 백색 미립자들, 및 음으로 대전된 흑색 미립자들이 봉입되고 약 10㎛ 내지 200㎛의 지름을 갖는 마이크로캡슐이 사용된다. 제 1 전극층과 제 2 전극층 사이에 제공되는 마이크로캡슐에 있어서, 제 1 전극층 및 제 2 전극층에 의해 전계가 인가될 때, 백색 마이크로캡슐들 및 흑색 마이크로캡슐들은 서로 반대쪽들로 움직여서, 백색 또는 흑색이 표시될 수 있도록 한다. 이 원리를 사용하는 표시 소자는 전기 영동 표시 소자이고, 일반적으로는 전자 페이퍼라고 한다. 전기 영동 표시 소자는 액정 표시 소자보다 높은 반사율을 갖고, 따라서, 보조 광이 불필요하고, 전력 소비가 낮으며, 어두운 장소에서도 표시부가 인식될 수 있다. 또한, 표시부에 전력이 공급되지 않을 때에도, 한번 표시된 이미지는 유지될 수 있다. 따라서, 표시 기능을 갖는 반도체 장치(간단히 표시 장치 또는 표시 장치가 구비된 반도체 장치라고 할 수도 있음)가 전파원으로부터 이격되어 있더라도, 표시된 이미지는 기억될 수 있다.
상술된 공정을 통해, 반도체 장치로서 매우 신뢰할 수 있는 전자 페이퍼가 제작될 수 있다.
이 실시형태는 다른 실시형태들 중 임의의 실시형태와 적절히 조합하여 구현될 수 있다.
(실시형태 10)
본 명세서에 개시된 반도체 장치는 (오락기들을 포함한) 다양한 전자기기들에 적용될 수 있다. 전자기기들의 예들로는 텔레비전 장치들(텔레비전들 또는 텔레비전 수신기들이라고도 함), 컴퓨터들 등의 모니터들, 디지털 카메라들 또는 디지털 비디오 카메라들과 같은 카메라들, 디지털 포토 프레임들, 휴대 전화들(이동 전화들 또는 이동 전화 세트들이라고도 함), 휴대용 게임기들, 휴대용 정보 단말들, 오디오 재생 장치들, 파친코기들과 같은 대형 게임기들 등이 있다.
도 17a는 휴대 전화의 예를 도시한다. 휴대 전화(1600)에는 하우징(1601)에 내장된 표시부(1602), 조작 버튼들(1603a 및 1603b), 외부 접속 포트(1604), 스피커(1605), 마이크로폰(1606) 등이 제공된다.
도 17a에 도시되어 있는 휴대 전화(1600)의 표시부(1602)가 손가락 등으로 터치될 때, 데이터가 휴대 전화(1600)에 입력될 수 있다. 또한, 전화를 걸고 메일을 작성하는 것과 같은 조작들은 손가락 등으로 표시부(1602)를 터치함으로써 수행될 수 있다.
표시부(1602)에는 주로 3개의 화면 모드들이 있다. 첫 번째 모드는 주로 화상을 표시하기 위한 표시 모드이다. 두 번째 모드는 주로 텍스트와 같은 데이터를 입력하기 위한 입력 모드이다. 세 번째 모드는 표시 모드 및 입력 모드의 두 모드들이 조합된 표시+입력 모드이다.
예를 들어, 전화를 걸거나 메일을 작성하는 경우에, 주로 텍스트를 입력하기 위한 텍스트 입력 모드가 표시부(1602)에서 선택되어, 화면 상에 표시된 텍스트가 입력될 수 있다. 이 경우에, 표시부(1602)의 화면의 거의 모든 영역 상에 키보드 또는 숫자 버튼들을 표시하는 것이 바람직하다.
자이로스코프 또는 가속도 센서와 같이 기울기를 검출하기 위한 센서를 포함하는 검출 장치가 휴대 전화(1600) 내부에 제공될 때, 표시부(1602) 상의 화면의 표시는 휴대 전화(1600)의 방향(휴대 전화(1600)가 가로 모드 또는 세로 모드를 위해 수평으로 배치되어 있는지 또는 수직으로 배치되어 있는지)을 결정함으로써 자동으로 전환될 수 있다.
화면 모드들은 표시부(1602)를 터치함으로써 또는 하우징(1601)의 조작 버튼들(1603a 및 1603b)을 조작함으로써 전환된다. 대안적으로, 화면 모드들은 표시부(1602) 상에 표시된 화상의 종류에 의존하여 전환될 수도 있다. 예를 들어, 표시부 상에 표시된 화상의 신호가 동화상 데이터의 신호일 때, 화면 모드는 표시 모드로 전환된다. 신호가 텍스트 데이터의 신호일 때, 화면 모드는 입력 모드로 전환된다.
또한, 입력 모드에 있어서, 특정 기간 동안 표시부(1602)의 터치에 의한 입력이 수행되지 않으면서 표시부(1602)의 광학 센서에 의해 검출된 신호가 검출될 때, 화면 모드는 입력 모드에서 표시 모드로 전환되도록 제어될 수도 있다.
표시부(1602)는 이미지 센서로서 기능할 수도 있다. 예를 들어, 손바닥 또는 손가락으로 표시부(1602)를 터치함으로써 장문(palm print), 지문 등이 촬상됨으로써, 개인 인증이 수행될 수 있다. 또한, 표시부에 근적외선 광을 방출하는 백라이트 또는 감지용 광원을 제공함으로써, 손가락 정맥, 손바닥 정맥 등이 촬상될 수 있다.
상기 실시형태들에서 설명된 반도체 장치들 중 어느 것이 표시부(1602)에 적용될 수 있다. 예를 들어, 상기 실시형태들에서 설명된 복수의 박막 트랜지스터들은 화소들에서 스위칭 소자들로서 배치될 수 있다.
도 17b는 이동 전화의 예를 도시한다. 도 17b에 도시되어 있는 것과 같은 휴대용 정보 단말은 복수의 기능들을 가질 수 있다. 예를 들어, 전화 기능 외에, 이러한 휴대용 정보 단말은 컴퓨터를 내장함으로써 다양한 데이터를 처리하는 기능을 가질 수 있다.
도 17b에 도시되어 있는 휴대용 정보 단말은 하우징(1800) 및 하우징(1801)을 갖는다. 하우징(1801)은 표시 패널(1802), 스피커(1803), 마이크로폰(1804), 포인팅 장치(1806), 카메라 렌즈(1807), 외부 접속 단자(1808) 등을 포함한다. 하우징(1800)은 키보드(1810), 외부 메모리 슬롯(1811) 등을 포함한다. 또한, 안테나가 하우징(1800)에 내장되어 있다.
표시 패널(1802)에는 터치 패널이 제공된다. 이미지들로서 표시되는 복수의 조작키들(1805)이 도 17b에서 점선들로 도시되어 있다.
또한, 상기 구성에 더하여, 비접촉 IC 칩, 소형 메모리 장치 등이 내장될 수도 있다.
상기 실시형태들에서 설명된 반도체 장치들 중 어느 것이 표시 패널(1802)에 사용될 수 있고, 표시의 방향은 응용 모드에 의존하여 적절히 변경된다. 또한, 카메라 렌즈(1807)가 표시 패널(1802)과 동일한 표면 상에 제공되고, 따라서, 비디오폰이 실현된다. 스피커(1803) 및 마이크로폰(1804)은 음성 통화들뿐만 아니라 비디오 전화 통화들, 기록 및 사운드 재생 등을 위해 사용될 수 있다. 또한, 도 17b에 도시되어 있는 것과 같이 전개되는 상태에서의 하우징들(1800 및 1801)은 슬라이드함으로써 하나가 다른 하나 위로 겹쳐지도록 이동할 수 있고; 따라서, 휴대용 정보 단말의 크기가 감소될 수 있고, 이는 휴대용 정보 단말을 휴대하기에 적합하도록 만든다.
외부 접속 단자(1808)가 AC 어댑터 및 USB 케이블과 같은 다양한 종류들의 케이블들에 접속될 수 있고, 충전 및 개인용 컴퓨터와의 데이터 통신이 가능하다. 또한, 기억 매체가 외부 메모리 슬롯(1811)에 삽입될 수 있어서 대량의 데이터가 기억될 수 있고 이동될 수 있다.
또한, 상기 기능들에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등이 제공될 수도 있다.
도 18a는 텔리비전 세트의 예를 도시한다. 텔레비전 장치(9600)에 있어서, 표시부(9603)가 하우징(9601)에 내장된다. 영상들은 표시부(9603) 상에 표시될 수 있다. 여기서, 하우징(9601)은 스탠드(9605)에 의해 지지된다.
텔레비전 장치(9600)는 하우징(9601)의 조작 스위치 또는 별도의 원격 제어기(9610)에 의해 조작될 수 있다. 채널들 및 볼륨은 원격 제어기(9610)의 조작키(9609)로 제어될 수 있어서, 표시부(9603) 상에 표시된 영상이 제어될 수 있다. 또한, 원격 제어기(9610)에는 원격 제어기(9610)로부터 출력된 데이터를 표시하기 위한 표시부(9607)가 제공될 수도 있다.
텔레비전 장치(9600)에는 수신기, 모뎀 등이 제공된다는 것을 유념해야 한다. 수신기에 의해, 일반적인 텔레비전 방송이 수신될 수 있다. 또한, 텔레비전 장치(9600)가 모뎀을 통해 유선 또는 무선 접속에 의해 통신 네트워크에 접속될 때, (송신기로부터 수신기로의) 일방향 또는 (송신기와 수신기 간, 수신기들 간 등의) 양방향 데이터 통신이 수행될 수 있다.
상기 실시형태들에서 설명된 반도체 장치들 중 어느 것이 표시부(9603)에 적용될 수 있다. 예를 들어, 상기 실시형태들에서 설명된 복수의 박막 트랜지스터들이 화소들의 스위칭 소자들로서 배치될 수 있다.
도 18b는 디지털 포토 프레임의 예를 도시한다. 예를 들어, 디지털 포토 프레임(9700)에 있어서, 표시부(9703)는 하우징(9701)에 내장된다. 다양한 화상들이 표시부(9703) 상에서 표시될 수 있다. 예를 들어, 표시부(9703)는 일반적인 포토 프레임으로서 기능하기 위해 디지털 카메라 등에 의해 촬영된 화상의 데이터를 표시할 수 있다.
상기 실시형태들에서 설명된 반도체 장치들 중 어느 것이 표시부(9703)에 적용될 수 있다. 예를 들어, 상기 실시형태들에서 설명된 복수의 박막 트랜지스터들이 화소들의 스위칭 소자들로서 배치될 수 있다.
디지털 포토 프레임(9700)에는 조작부, 외부 접속 단자(USB 단자, USB 케이블과 같은 다양한 케이블들에 접속될 수 있는 단자 등), 기록 매체 삽입부 등이 제공된다는 것을 유념해야 한다. 그것들은 표시부와 동일한 표면 상에 제공될 수도 있지만, 그것들은 바람직하게 디지털 포토 프레임(9700)의 디자인을 위해 측면 또는 후면에 제공된다. 예를 들어, 디지털 카메라에 의해 촬영된 화상의 데이터를 기억하는 메모리가 디지털 포토 프레임의 기록 매체 삽입부에 삽입됨으로써, 화상 데이터가 전송되어 표시부(9703) 상에 표시될 수 있다.
디지털 포토 프레임(9700)은 데이터를 무선으로 송신 및 수신할 수 있는 구성을 가질 수도 있다. 무선 통신을 통해, 소망의 화상 데이터가 표시되도록 전송될 수 있다.
도 19는 2개의 하우징들인 하우징(9881) 및 하우징(9891)을 포함하는 휴대용 오락기를 도시한다. 하우징들(9881 및 9891)은 개폐를 위해 연결부(9893)로 연결되어 있다. 표시부(9882) 및 표시부(9883)는 각각 하우징(9881) 및 하우징(9891)에 내장된다.
상기 실시형태들에서 설명된 반도체 장치들 중 어느 것이 표시부(9883)에 적용될 수 있다. 예를 들어, 상기 실시형태들에서 설명된 복수의 박막 트랜지스터들이 화소들의 스위칭 소자들로서 배치될 수 있다.
또한, 도 19에 도시되어 있는 휴대용 오락기는 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 사운드, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 갖는 센서), 또는 마이크로폰(9889)) 등을 포함한다. 말할 필요도 없이, 휴대용 오락기의 구성은 상기의 것으로 제한되지 않고, 본 명세서에 개시된 적어도 박막 트랜지스터가 제공되는 다른 구조들이 이용될 수 있다. 휴대용 오락기는 적절히 다른 부속 장비를 포함할 수도 있다. 도 19에 도시되어 있는 휴대용 오락기는 표시부에 표시하기 위해 기록 매체에 저장되어 있는 프로그램 또는 데이터를 판독하는 기능, 및 무선 통신에 의해 또 다른 휴대용 오락기와 정보를 공유하는 기능을 갖는다. 도 19에 도시되어 있는 휴대용 오락기는 상기로 제한되지 않고 다양한 기능들을 가질 수 있다.
도 21은 상기 실시형태들 중 임의의 실시형태를 사용하여 형성되는 반도체 장치의 예인 발광 장치가 실내 조명 장치(3001)로서 사용되는 예를 도시한다. 본 명세서에서 설명된 발광 장치는 면적이 증가될 수 있기 때문에, 발광 장치는 면적이 큰 조명 장치로서 사용될 수 있다. 또한, 상기 실시형태들에서 설명된 발광 장치들 중 임의의 발광 장치가 또한 탁상 조명 기구(3002)로서 사용될 수 있다. 조명 기구는 그 카테고리에 천장등 및 탁상 조명 기구뿐만 아니라 벽등, 차량 내 조명 장치, 유도등 등을 포함한다는 것을 유념해야 한다.
상술된 방식에서, 실시형태 1 내지 실시형태 9 중 임의의 실시형태에서 설명된 반도체 장치는 상술된 것과 같은 다양한 전자기기들의 표시 패널에 적용될 수 있음으로써, 매우 신뢰할 수 있는 전자기기들이 제공될 수 있다.
(실시형태 11)
본 명세서에 설명된 반도체 장치는 전자 페이퍼에 적용될 수 있다. 전자 페이퍼는, 데이터를 표시할 수 있는 한, 다양한 분야들의 전자기기들에 사용될 수 있다. 예를 들어, 전자 페이퍼는 전자 서적(전자 책), 포스터, 기차와 같은 차량 내의 광고, 신용 카드와 같은 다양한 카드들 등의 표시부들에 적용될 수 있다. 전자기기들의 예가 도 20에 도시되어 있다.
도 20은 전자 서적의 예를 도시한다. 예를 들어, 전자 서적(2700)는 2개의 하우징들인 하우징(2701) 및 하우징(2703)을 포함한다. 하우징(2701) 및 하우징(2703)이 힌지(2711)로 결합되어, 전자 서적(2700)은 축이 되는 힌지(2711)에 의해 개폐될 수 있도록 되어 있다. 이러한 구조에 의해, 전자 서적(2700)은 종이 서적처럼 동작할 수 있다.
표시부(2705) 및 표시부(2707)가 각각 하우징(2701) 및 하우징(2703)에 내장된다. 표시부(2705) 및 표시부(2707)는 하나의 이미지 또는 상이한 이미지들을 표시할 수도 있다. 표시부(2705) 및 표시부(2707)가 상이한 이미지들을 표시하는 경우에, 예를 들어, 텍스트는 오른쪽에 있는 표시부(도 20에서의 표시부(2705))에 표시될 수 있고, 화상들은 왼쪽에 있는 표시부(도 20에서의 표시부(2707))에 표시될 수 있다.
도 20은 하우징(2701)에 조작부 등이 제공되는 예를 도시한다. 예를 들어, 하우징(2701)에는 전원 스위치(2721), 조작키(2723), 스피커(2725) 등이 제공된다. 조작키(2723)에 의해 페이지들을 넘길 수 있다. 키보드, 포인팅 장치 등이 하우징의 표시부와 동일한 표면 상에 제공될 수도 있다는 것을 유념해야 한다. 또한, 외부 접속 단자(이어폰 단자, USB 단자, AC 어댑터 또는 USB 케이블과 같은 다양한 케이블들에 접속될 수 있는 단자 등), 기록 매체 삽입부 등이 하우징의 후면 또는 측면에 제공될 수도 있다. 또한, 전자 서적(2700)는 전자 사전의 기능을 가질 수도 있다.
또한, 전자 서적(2700)는 무선으로 정보를 송신 및 수신할 수도 있다. 무선 통신을 통해, 소망의 서적 데이터 등을 전자 서적 서버로부터 구입 및 다운로드할 수 있다.
이 실시형태는 다른 실시형태들 중 임의의 실시형태와 적절히 조합하여 구현될 수 있다.
본원은, 그 전체 내용이 참조로서 본원에 의해 포함되는, 2009년 10월 5일 일본 특허청에 출원된 일본 특허 출원 제 2009-231966 호에 기초한다.
100 : 기판 101 : 게이트 전극층
102 : 게이트 절연층 103 : 보호 절연층
110 : 박막 트랜지스터 111 : 게이트 전극층
112 : 산화물 반도체층 115a : 소스 전극층
115b : 드레인 전극층 116 : 산화 실리콘층
118a, 118b : 산화물 도전층 119 : 혼합 영역
120 : 산화물 반도체막 121 : 산화물 반도체층
130 : 박막 트랜지스터 140 : 기판
141 : 산화물 반도체층 142 : 게이트 절연층
150 : 기판 151 : 게이트 전극층
152 : 게이트 절연층 153 : 보호 절연층
160 : 박막 트랜지스터 162 : 산화물 반도체층
165a : 소스 전극층 165b : 드레인 전극층
166 : 산화 실리콘층 171 : 산화물 반도체층
173 : 산화 실리콘층 179 : 혼합 영역
181 : 게이트 전극층 183 : 보호 절연층
190 : 박막 트랜지스터 192 : 산화물 반도체층
195a : 소스 전극층 195b : 드레인 전극층
196 : 산화 실리콘층 199 : 혼합 영역
580 : 기판 581 : 박막 트랜지스터
583 : 산화 실리콘층 584 : 보호 절연층
585 : 절연층 587, 588 : 전극층
589 : 구형 입자 590a : 흑색 영역
590b : 백색 영역 594 : 캐비티
595 : 충전재 596 : 대향 기판
600 : 기판 601 : 대향 기판
602, 603 : 게이트 배선 606 : 게이트 절연층
616, 618, 619 : 배선 620, 621, 622 : 절연막
623 : 콘택트 홀 624 : 화소 전극층
625 : 슬릿 626 : 화소 전극층
627 : 콘택트 홀 628, 629 : TFT
632 : 차광막 636 : 착색막
637 : 평탄화막 640 : 대향 전극층
641 : 슬릿 650 : 액정층
651, 652 : 액정 소자 690 : 용량 배선
1000 : 성막 장치 1100 : 반송실
1101 : 반송 수단 1110 : 로드실
1111 : 카세트 1120 : 언로드실
1121 : 카세트 1200 : 반송실
1201 : 반송 수단 1205 : 배기 수단
1210 : 처리실 1211 : 기판 가열 수단
1215 : 배기 수단 1220 : 처리실
1225 : 배기 수단 1230 : 처리실
1235 : 배기 수단 1240 : 처리실
1245 : 배기 수단 1600 : 휴대 전화
1601 : 하우징 1602 : 표시부
1603a, 1603b : 조작 버튼 1604 : 외부 접속 포트
1605 : 스피커 1606 : 마이크로폰
1800, 1801 : 하우징 1802 : 표시 패널
1803 : 스피커 1804 : 마이크로폰
1805 : 조작키들 1806 : 포인팅 장치
1807 : 카메라 렌즈 1808 : 외부 접속 단자
1810 : 키보드 1811 : 외부 메모리 슬롯
2700 : 전자 서적 2701, 2703 : 하우징
2705, 2707 : 표시부 2711 : 힌지
2721 : 전원 스위치 2723 : 조작키
2725 : 스피커 3000 : 성막 장치
3001 : 조명 장치 3002 : 탁상 조명 기구
3100 : 반송실 3101 : 반송 수단
3105 : 배기 수단 3110 : 로드실
3111 : 카세트 3115 : 배기 수단
3120 : 언로드실 3121 : 카세트
3125 : 배기 수단 3210 : 처리실
3211 : 기판 가열 수단 3215 : 배기 수단
3220 : 처리실 3225 : 배기 수단
3230 : 처리실 3235 : 배기 수단
3240 : 처리실 3241 : 기판 가열 수단
3245 : 배기 수단 3250 : 처리실
3251 : 냉각 수단 3255 : 배기 수단
4001 : 기판 4002 : 화소부
4003 : 신호선 구동 회로 4004 : 주사선 구동 회로
4005 : 씰재 4006 : 기판
4008 : 액정층 4010 : 박막 트랜지스터
4013 : 액정 소자 4015 : 접속 단자 전극
4016 : 단자 전극 4018 : FPC
4019 : 이방성 도전막 4021 : 절연층
4030 : 화소 전극층 4031 : 대향 전극층
4032 : 절연층 4040 : 도전층
4041 : 절연층 4042 : 보호 절연층
4501 : 기판 4502 : 화소부
4503a : 신호선 구동 회로 4504a : 주사선 구동 회로
4505 : 씰재 4506 : 기판
4507 : 충전재 4509 : 박막 트랜지스터
4510 : 박막 트랜지스터 4511 : 발광 소자
4512 : 전계 발광층 4513 : 전극
4515 : 접속 단자 전극 4516 : 단자 전극
4517 : 전극 4518a : FPC
4519 : 이방성 도전막 4520 : 격벽
4540 : 도전층 4542 : 산화 실리콘층
4543 : 오버코트층 4544 : 절연층
4545 : 컬러 필터층 4550 : 배선층
4551 : 절연층 5001 : 드라이 펌프
5002 : 배기실 5003 : 전원
5004 : 타겟 5005 : 캐소드
5006 : 스테이지 승강기 5007 : 기판 스테이지
5008 : 게이트 밸브 5009 : 냉각수
5010 : 유량 제어기 5011 : 가스 탱크
6400 : 화소 6401 : 스위칭용 트랜지스터
6402 : 구동용 트랜지스터 6403 : 용량 소자
6404 : 발광 소자 6405 : 신호선
6406 : 주사선 6407 : 전원선
6408 : 공통 전극 7001 : 구동용 TFT
7002 : 발광 소자 7003 : 전극
7004 : EL 층 7005 : 전극
7009 : 격벽 7011 : 구동용 TFT
7012 : 발광 소자 7013 : 전극
7014 : EL 층 7015 : 전극
7016 : 차광막 7017 : 도전막
7019 : 격벽 7021 : 구동용 TFT
7022 : 발광 소자 7023 : 전극
7024 : EL 층 7025 : 전극
7027 : 도전막 7029 : 격벽
7031 : 절연층 7032 : 절연층
7033 : 컬러 필터층 7034 : 오버코트층
7035 : 보호 절연층 7036 : 평탄화 절연막
7042 : 절연층 7043 : 컬러 필터층
7044 : 오버코트층 7045 : 보호 절연층
7046 : 평탄화 절연막 7051 : 산화 실리콘층
7052 : 보호 절연층 7053 : 평탄화 절연층
7055 : 절연층 7056 : 평탄화 절연층
9600 : 텔레비전 장치 9601 : 하우징
9603 : 표시부 9605 : 스탠드
9607 : 표시부 9609 : 조작키
9610 : 원격 제어기 9700 : 디지털 포토 프레임
9701 : 하우징 9703 : 표시부
9881 : 하우징 9882 : 표시부
9883 : 표시부 9884 : 스피커부
9885 : 조작키 9886 : 기록 매체 삽입부
9887 : 접속 단자 9888 : 센서
9889 : 마이크로폰 9890 : LED 램프
9891 : 하우징 9893 : 연결부

Claims (41)

  1. 반도체 장치에 있어서:
    기판 위의 게이트 전극층;
    상기 게이트 전극층 위의 게이트 절연층;
    상기 게이트 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층과 전기적으로 접하는 소스 전극층 및 드레인 전극층; 및
    상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 제공되고 상기 산화물 반도체층의 적어도 일부와 접하는 산화 실리콘층을 포함하고,
    상기 산화물 반도체층과 상기 산화 실리콘층 사이의 계면에 혼합 영역이 제공되고,
    상기 혼합 영역은 산소, 실리콘, 및 상기 산화물 반도체층에 포함된 적어도 한 종류의 금속 원소를 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 혼합 영역은 1㎚ 내지 10㎚의 두께를 갖는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 산화 실리콘층을 덮는 보호 절연층을 더 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연 중 하나를 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 산화 실리콘층은 x>2가 되도록 하는 SiOx의 조성을 갖는, 반도체 장치.
  6. 반도체 장치에 있어서:
    기판 위의 게이트 전극층;
    상기 게이트 전극층 위의 게이트 절연층;
    상기 게이트 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층과 전기적으로 접하는 소스 전극층 및 드레인 전극층;
    상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 제공되고 상기 산화물 반도체층의 적어도 일부와 접하는 산화 실리콘층; 및
    상기 산화 실리콘층을 덮는 보호 절연층을 포함하고,
    상기 산화물 반도체층과 상기 산화 실리콘층 사이의 계면에 혼합 영역이 제공되고,
    상기 혼합 영역은 산소, 실리콘, 및 상기 산화물 반도체층에 포함된 적어도 한 종류의 금속 원소를 포함하는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 혼합 영역은 1㎚ 내지 10㎚의 두께를 갖는, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연 중 하나를 포함하는, 반도체 장치.
  9. 제 6 항에 있어서,
    상기 산화 실리콘층은 SiOx로 표현되는 조성을 갖고, 상기 x는 2 이상의 수를 나타내는, 반도체 장치.
  10. 반도체 장치의 제작 방법에 있어서:
    기판 위에 게이트 전극층을 형성하는 단계;
    상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 전극층 및 상기 게이트 절연층을 형성한 후에, 압력이 감소된 상태의 제 1 처리실에 상기 기판을 도입하는 단계;
    상기 제 1 처리실로부터 잔류 수분을 제거하면서, 상기 제 1 처리실에 스퍼터링 가스를 도입하고 상기 제 1 처리실 내부에 배치된 금속 산화물의 타겟을 사용하여 상기 게이트 절연층 위에 산화물 반도체층을 형성하는 단계;
    상기 기판을 제 2 처리실에 도입하고, 상기 제 2 처리실로부터 잔류 수분을 제거하면서, 상기 제 2 처리실에 산소를 함유하는 스퍼터링 가스를 도입하고 상기 제 2 처리실 내부에 배치된 실리콘을 포함하는 타겟을 사용하여 상기 산화물 반도체층 위에 결함들을 포함하는 산화 실리콘층을 형성하는 단계; 및
    상기 산화물 반도체층에 포함된 수소 또는 수분의 적어도 일부를 상기 산화 실리콘층 쪽으로 확산시켜 가두기 위해 상기 기판을 가열하는 단계를 포함하는, 반도체 장치의 제작 방법.
  11. 제 10 항에 있어서,
    상기 기판을 가열하는 단계는 상기 기판이 100℃ 내지 400℃의 온도가 되도록 하는, 반도체 장치의 제작 방법.
  12. 제 10 항에 있어서,
    상기 결함들을 포함하는 상기 산화 실리콘층은 상기 기판의 온도가 0℃ 내지 50℃인 동안 상기 산화물 반도체층 위에 형성되는, 반도체 장치의 제작 방법.
  13. 제 10 항에 있어서,
    상기 금속 산화물의 상기 타겟은 인듐, 갈륨, 및 아연 중 하나를 포함하는, 반도체 장치의 제작 방법.
  14. 제 10 항에 있어서,
    상기 산화 실리콘층은 SiOx로 표현되는 조성을 갖고, 상기 x는 2 이상의 수를 나타내는, 반도체 장치의 제작 방법.
  15. 제 10 항에 있어서,
    상기 잔류 수분의 제거는 크라이오펌프(cryopump)를 사용하여 상기 제 1 처리실 및 상기 제 2 처리실의 어느 처리실에서든 배기에 의해 수행되는, 반도체 장치의 제작 방법.
  16. 제 10 항에 있어서,
    상기 스퍼터링 가스 및 산소를 함유하는 상기 스퍼터링 가스 중 어느 것이든 6N 이상의 순도를 갖는, 반도체 장치의 제작 방법.
  17. 제 10 항에 있어서,
    압력이 감소된 상태의 제 3 처리실에 상기 기판을 도입하고, 상기 제 3 처리실로부터 잔류 수분을 제거하고, 질소를 함유하는 스퍼터링 가스를 상기 제 3 처리실에 도입하고, 상기 제 3 처리실 내부에 배치된 실리콘을 포함하는 타겟을 사용하여 상기 산화 실리콘층 위에 질화 실리콘층을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  18. 제 17 항에 있어서,
    상기 기판을 가열하는 단계는 상기 질화 실리콘층을 형성하는 단계 동안 수행되는, 반도체 장치의 제작 방법.
  19. 제 17 항에 있어서,
    상기 기판을 가열하는 단계는 상기 질화 실리콘층을 형성하는 단계 후에 수행되는, 반도체 장치의 제작 방법.
  20. 제 17 항에 있어서,
    상기 잔류 수분의 제거는 크라이오펌프를 사용하여 상기 제 3 처리실에서의 배기에 의해 수행되는, 반도체 장치의 제작 방법.
  21. 제 17 항에 있어서,
    질소를 함유하는 상기 스퍼터링 가스는 6N 이상의 순도를 갖는, 반도체 장치의 제작 방법.
  22. 제 10 항에 있어서,
    산소를 함유하는 상기 스퍼터링 가스를 질소를 함유하는 스퍼터링 가스로 전환하고, 상기 제 2 처리실 내부에 배치된 실리콘을 포함하는 상기 타겟을 사용하여 상기 산화 실리콘층 위에 질화 실리콘층을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  23. 제 22 항에 있어서,
    상기 기판을 가열하는 단계는 상기 질화 실리콘층을 형성하는 단계 후에 수행되는, 반도체 장치의 제작 방법.
  24. 제 22 항에 있어서,
    질소를 함유하는 상기 스퍼터링 가스는 6N 이상의 순도를 갖는, 반도체 장치의 제작 방법.
  25. 반도체 장치의 제작 방법에 있어서:
    기판 위에 게이트 전극층을 형성하는 단계;
    상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 전극층 및 상기 게이트 절연층을 형성한 후에, 압력이 감소된 상태의 제 1 처리실에 상기 기판을 도입하는 단계;
    상기 제 1 처리실로부터 잔류 수분을 제거하면서, 상기 제 1 처리실에 스퍼터링 가스를 도입하고 상기 제 1 처리실 내부에 배치된 금속 산화물의 타겟을 사용하여 상기 게이트 절연층 위에 산화물 반도체층을 형성하는 단계;
    제 2 처리실에 상기 기판을 도입하고, 상기 제 2 처리실로부터 잔류 수분을 제거하면서, 상기 제 2 처리실에 산소를 함유하는 스퍼터링 가스를 도입하고 상기 제 2 처리실 내부에 배치된 실리콘을 포함하는 타겟을 사용하여 상기 산화물 반도체층 위에 결함들을 포함하는 산화 실리콘층을 형성하는 단계;
    압력이 감소된 상태의 제 3 처리실에 상기 기판을 도입하고, 상기 제 3 처리실로부터 잔류 수분을 제거하고, 상기 제 3 처리실에 질소를 함유하는 스퍼터링 가스를 도입하고, 상기 제 3 처리실 내부에 배치된 실리콘을 포함하는 타겟을 사용하여 상기 산화 실리콘층 위에 질화 실리콘층을 형성하는 단계; 및
    상기 산화물 반도체층에 포함된 수소 또는 수분의 적어도 일부를 상기 산화 실리콘층 쪽으로 확산시켜서 가두기 위해 상기 기판을 가열하는 단계를 포함하는, 반도체 장치의 제작 방법.
  26. 제 25 항에 있어서,
    상기 기판을 가열하는 단계는 상기 기판이 100℃ 내지 400℃의 온도가 되도록하는, 반도체 장치의 제작 방법.
  27. 제 25 항에 있어서,
    상기 결함들을 포함하는 상기 산화 실리콘층은 상기 기판의 온도가 0℃ 내지 50℃인 동안 상기 산화물 반도체층 위에 형성되는, 반도체 장치의 제작 방법.
  28. 제 25 항에 있어서,
    상기 금속 산화물의 상기 타겟은 인듐, 갈륨, 및 아연 중 하나를 포함하는, 반도체 장치의 제작 방법.
  29. 제 25 항에 있어서,
    상기 산화 실리콘층은 SiOx로 표현되는 조성을 갖고, 상기 x는 2 이상의 수를 나타내는, 반도체 장치의 제작 방법.
  30. 제 25 항에 있어서,
    상기 잔류 수분의 제거는 크라이오펌프를 사용하여 상기 제 1 처리실, 상기 제 2 처리실 및 상기 제 3 처리실의 어느 처리실에서든 배기에 의해 수행되는, 반도체 장치의 제작 방법.
  31. 제 25 항에 있어서,
    상기 스퍼터링 가스, 산소를 함유하는 상기 스퍼터링 가스 및 질소를 함유하는 상기 스퍼터링 가스는 어느 것이든 6N 이상의 순도를 갖는, 반도체 장치의 제작 방법.
  32. 제 25 항에 있어서,
    상기 기판을 가열하는 단계는 상기 질화 실리콘층을 형성하는 상기 단계 동안 수행되는, 반도체 장치의 제작 방법.
  33. 제 25 항에 있어서,
    상기 기판을 가열하는 단계는 상기 질화 실리콘층을 형성하는 상기 단계 후에 수행되는, 반도체 장치의 제작 방법.
  34. 반도체 장치의 제작 방법에 있어서:
    기판 위에 게이트 전극층을 형성하는 단계;
    상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 전극층 및 상기 게이트 절연층을 형성한 후에, 압력이 감소된 상태의 제 1 처리실에 상기 기판을 도입하는 단계;
    상기 제 1 처리실로부터 잔류 수분을 제거하면서, 상기 제 1 처리실에 스퍼터링 가스를 도입하고 상기 제 1 처리실 내부에 배치된 금속 산화물의 타겟을 사용하여 상기 게이트 절연층 위에 산화물 반도체층을 형성하는 단계;
    상기 기판을 제 2 처리실에 도입하고, 상기 제 2 처리실로부터 잔류 수분을 제거하면서, 상기 제 2 처리실에 산소를 함유하는 스퍼터링 가스를 도입하고 상기 제 2 처리실 내부에 배치된 실리콘을 포함하는 타겟을 사용하여 상기 산화물 반도체층 위에 결함들을 포함하는 산화 실리콘층을 형성하는 단계;
    산소를 함유하는 상기 스퍼터링 가스를 질소를 함유하는 스퍼터링 가스로 전환하고, 상기 제 2 처리실 내부에 배치된 실리콘을 포함하는 상기 타겟을 사용하여 상기 산화 실리콘층 위에 질화 실리콘층을 형성하는 단계; 및
    상기 산화물 반도체층에 포함된 수소 또는 수분의 적어도 일부를 상기 산화 실리콘층 쪽으로 확산시켜서 가두기 위해 상기 기판을 가열하는 단계를 포함하는, 반도체 장치의 제작 방법.
  35. 제 34 항에 있어서,
    상기 기판을 가열하는 단계는 상기 기판이 100℃ 내지 400℃의 온도가 되도록 하는, 반도체 장치의 제작 방법.
  36. 제 34 항에 있어서,
    상기 결함들을 포함하는 상기 산화 실리콘층은 상기 기판의 온도가 0℃ 내지 50℃인 동안 상기 산화물 반도체층 위에 형성되는, 반도체 장치의 제작 방법.
  37. 제 34 항에 있어서,
    상기 금속 산화물의 상기 타겟은 인듐, 갈륨, 및 아연 중 하나를 포함하는, 반도체 장치의 제작 방법.
  38. 제 34 항에 있어서,
    상기 산화 실리콘층은 SiOx로 표현되는 조성을 갖고, 상기 x는 2 이상의 수를 나타내는, 반도체 장치의 제작 방법.
  39. 제 34 항에 있어서,
    상기 잔류 수분의 제거는 크라이오펌프를 사용하여 상기 제 1 처리실 및 상기 제 2 처리실의 어느 처리실에서든 배기에 의해 수행되는, 반도체 장치의 제작 방법.
  40. 제 34 항에 있어서,
    상기 스퍼터링 가스, 산소를 함유하는 상기 스퍼터링 가스 및 질소를 함유하는 상기 스퍼터링 가스는 어느 것이든 6N 이상의 순도를 갖는, 반도체 장치의 제작 방법.
  41. 제 34 항에 있어서,
    상기 기판을 가열하는 단계는 상기 질화 실리콘층을 형성하는 상기 단계 후에 수행되는, 반도체 장치의 제작 방법.
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