JP5311955B2 - 表示装置の作製方法 - Google Patents

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Description

本発明は、微結晶半導体膜、薄膜トランジスタ、及び少なくとも画素部に薄膜トランジスタを用いた表示装置に関する。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数十〜数百ｎｍ程度）を用いて薄膜トランジスタを構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に表示装置のスイッチング素子として開発が急がれている。
表示装置のスイッチング素子として、非晶質半導体膜を用いた薄膜トランジスタ、多結晶半導体膜を用いた薄膜トランジスタ等が用いられている。多結晶半導体膜の形成方法としては、パルス発振のエキシマレーザビームを光学系により線状に加工して、非晶質珪素膜に対し線状ビームを走査させながら照射して結晶化する技術が知られている。
また、表示装置のスイッチング素子として、微結晶半導体膜を用いた薄膜トランジスタが用いられている（特許文献１及び２）。
特開平４−２４２７２４号公報 特開２００５−４９８３２号公報
多結晶半導体膜を用いた薄膜トランジスタは、非晶質半導体膜を用いた薄膜トランジスタに比べて電界効果移動度が２桁以上高く、表示装置の画素部とその周辺の駆動回路を同一基板上に一体形成できるという利点を有している。しかしながら、非晶質半導体膜を用いた場合に比べて、半導体膜の結晶化のために工程が複雑化するため、その分歩留まりが低減し、コストが高まるという問題がある。
また、微結晶半導体膜を用いた逆スタガ型の薄膜トランジスタにおいて、ゲート絶縁膜及び微結晶半導体膜の界面領域における結晶性が低く、薄膜トランジスタの電気的特性が悪いという問題がある。
上述した問題に鑑み、本発明は、異種材料基材との界面における結晶性において、界面及び膜中の結晶性の高い微結晶半導体膜を形成することを課題の一とする。また、電気特性が優れた薄膜トランジスタ、及びそれを有する表示装置、並びにそれらの作製方法を提案することを課題の一とする。
絶縁膜上に形成され、ドナーとなる不純物元素を含み、且つドナーとなる不純物元素の濃度が、絶縁膜側から表面にかけて減少する微結晶半導体膜である。
絶縁膜上に形成され、ドナーとなる不純物元素を含み、且つ前記ドナーとなる不純物元素の濃度が、５ｎｍ／ｄｅｃ〜１２０ｎｍ／ｄｅｃの傾きで絶縁膜側から表面にかけて減少する微結晶半導体膜である。
ゲート電極上に形成されるゲート絶縁膜と、ゲート絶縁膜上に形成され、ドナーとなる不純物元素を含む微結晶半導体膜と、ドナーとなる不純物元素を含む微結晶半導体膜上に形成される一対のバッファ層と、一対のバッファ層上に形成される一導電型を付与する不純物元素が添加された一対の半導体膜と、一導電型を付与する不純物元素が添加された一対の半導体膜上に形成される配線とを有し、微結晶半導体膜におけるドナーとなる不純物元素の濃度は、ゲート絶縁膜側から一対のバッファ層が形成される側の表面にかけて減少し、一対のバッファ層は、二次イオン質量分析（ＳＩＭＳ）の検出限界より多くのドナーとなる不純物元素を含まない薄膜トランジスタである。
ゲート電極上に形成されるゲート絶縁膜と、ゲート絶縁膜上に形成され、ドナーとなる不純物元素を含む微結晶半導体膜と、ドナーとなる不純物元素を含む微結晶半導体膜上に形成される一対のバッファ層と、一対のバッファ層上に形成される一導電型を付与する不純物元素が添加された一対の半導体膜と、一導電型を付与する不純物元素が添加された一対の半導体膜上に形成される配線とを有し、微結晶半導体膜における前記ドナーとなる不純物元素の濃度は、５ｎｍ／ｄｅｃ〜１２０ｎｍ／ｄｅｃ、好ましくは１０ｎｍ／ｄｅｃ〜５０ｎｍ／ｄｅｃ、好ましくは１５ｎｍ／ｄｅｃ〜３０ｎｍ／ｄｅｃの傾きでゲート絶縁膜側から一対のバッファ層が形成される側の表面にかけて減少し、一対のバッファ層は、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない薄膜トランジスタである。
なお、ゲート絶縁膜及び微結晶半導体膜の界面近傍において、ドナーとなる不純物元素のピーク濃度を有してもよい。
また、上記ゲート絶縁膜にドナーとなる不純物元素を含んでもよい。
また、ドナーとなる不純物を含む微結晶半導体膜と、一対のバッファ層との間に、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜を有してもよい。
なお、ここでは、ゲート絶縁膜または微結晶半導体膜に含まれるドナーとなる不純物元素の濃度は、６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、ドナーとなる不純物元素の濃度は、二次イオン質量分析法における濃度分布（濃度プロファイル）の濃度で決定する。
また、ドナーとなる不純物元素は、リン、砒素、またはアンチモンである。
プラズマＣＶＤ装置の反応室内に、半導体のドナーとなる不純物元素を含む気体を流した後、酸素または窒素を含む非堆積性ガスとシリコンを含む堆積性ガスを導入し高周波電力を印加して、基板上に、ドナーとなる不純物元素を含む絶縁膜を形成し、絶縁膜上にシリコンまたはゲルマニウムを含む堆積性ガス、及び水素を用いてドナーとなる不純物元素を含む微結晶半導体膜を形成する微結晶半導体膜の作製方法である。
プラズマＣＶＤ装置の反応室内に、酸素または窒素を含む非堆積性ガスとシリコンを含む堆積性ガスを導入し高周波電力を印加して、基板上に、絶縁膜を形成し、絶縁膜上に、半導体のドナーとなる不純物元素を含む気体を流した後、絶縁膜上にシリコンまたはゲルマニウムを含む堆積性ガス、及び水素を用いてドナーとなる不純物元素を含む微結晶半導体膜を形成する微結晶半導体膜の作製方法である。
酸素または窒素を含む非堆積性ガスとシリコンを含む堆積性ガスを導入し高周波電力を印加して、基板上に第１の絶縁膜を形成し、プラズマＣＶＤ装置の反応室内に、半導体のドナーとなる不純物元素を含む気体を流した後、酸素または窒素を含む非堆積性ガスとシリコンを含む堆積性ガスを導入し高周波電力を印加して、第１の絶縁膜上にドナーとなる不純物元素を含む第２の絶縁膜を形成し、第２の絶縁膜上にシリコンまたはゲルマニウムを含む堆積性ガス、及び水素を用いてドナーとなる不純物元素を含む微結晶半導体膜を形成する微結晶半導体膜の作製方法である。
酸素または窒素を含む非堆積性ガスとシリコンを含む堆積性ガスを導入し高周波電力を印加して、基板上に第１の絶縁膜を形成し、酸素または窒素を含む非堆積性ガスとシリコンを含む堆積性ガスを導入し高周波電力を印加して、第１の絶縁膜上に第２の絶縁膜を形成した後、プラズマＣＶＤ装置の反応室内に、半導体のドナーとなる不純物元素を含む気体を流した後、酸素または窒素を含む非堆積性ガスとシリコンを含む堆積性ガスを導入し高周波電力を印加して、第２の絶縁膜上にドナーとなる不純物元素を含む第３の絶縁膜を形成し、第３の絶縁膜上にシリコンまたはゲルマニウムを含む堆積性ガス、及び水素を用いてドナーとなる不純物元素を含む微結晶半導体膜を形成する微結晶半導体膜の作製方法である。
プラズマＣＶＤ装置の反応室内に、ドナーとなる不純物元素を含む気体、シリコンまたはゲルマニウムを含む堆積性ガス、及び水素を用いて保護膜を成膜した後、前記反応室内に基板を挿入し、基板上に絶縁膜を形成し、絶縁膜上にシリコンまたはゲルマニウムを含む堆積性ガス、及び水素を用いて微結晶半導体膜を成膜する微結晶半導体膜の作製方法である。
また、上記微結晶半導体膜を用いた薄膜トランジスタの作製方法である。
基板上に、ドナーとなる不純物元素を含む絶縁膜を形成する、または絶縁膜上にドナーとなる不純物元素を吸着させると、または微結晶半導体膜の原料ガスにドナーとなる不純物元素を含むガスを用いると、または微結晶半導体膜を形成する反応室にドナーとなる不純物元素が含ませると、微結晶半導体膜を形成する際に、絶縁膜との界面における結晶性や、微結晶半導体膜の結晶性を高めることができる。このため、絶縁膜との界面における結晶性を高めた微結晶半導体膜を形成することができる。また、当該絶縁膜をゲート絶縁膜とし、微結晶半導体膜をチャネル形成領域として用いて薄膜トランジスタを作製することができる。
また、ゲート絶縁膜に接する微結晶半導体膜において、ドナーとなる不純物元素を含む微結晶半導体膜を形成することで、微結晶半導体膜の結晶性が高まり、キャリアが微結晶半導体膜を移動する速度が上昇するため、電界効果移動度が高く、オン電流の高い薄膜トランジスタを作製することができる。
また、ゲート絶縁膜または微結晶半導体膜に含まれるドナーとなる不純物元素のピーク濃度が６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下とすることで、アキュムレート型薄膜トランジスタ（即ち、チャネル形成領域が低濃度のＮ型となっている薄膜トランジスタ）を作製することができる。なお、ゲート絶縁膜または微結晶半導体膜に含まれるドナーとなる不純物元素のピーク濃度を６×１０１５ａｔｏｍｓ／ｃｍ３未満とすると、ドナーとなる不純物元素の量が不十分で、電界効果移動度、及びオン電流の上昇が望めない。また、ゲート絶縁膜または微結晶半導体膜に含まれるドナーとなる不純物元素のピーク濃度を３×１０１８ａｔｏｍｓ／ｃｍ３より大とすると、閾値電圧がマイナス側にシフトしてしまい、トランジスタとしての動作をしないため、ドナーとなる不純物元素の濃度は、６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
また、本発明の微結晶半導体膜を用い、薄膜トランジスタ（ＴＦＴ）を作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示装置を作製する。本発明の微結晶半導体膜は、ゲート絶縁膜との界面における結晶性が高いため、当該微結晶半導体膜を用いた薄膜トランジスタは、その電界効果移動度が２．５〜１０ｃｍ２／Ｖ・ｓｅｃと、非晶質半導体膜を用いた薄膜トランジスタの５〜２０倍の電界効果移動度を有しているので、駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
また、表示装置としては、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には有機ＥＬ（エレクトロルミネッセンス）及び無機ＥＬが含まれる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明の一は、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、発光デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
本発明により、絶縁膜との界面から結晶性の高い微結晶半導体膜を形成することができる。また、当該微結晶半導体膜をチャネル形成領域に用いて、電気特性が優れた薄膜トランジスタを作製することができる。また、それを有する表示装置を作製することができる。また、本発明により、結晶性の高い微結晶半導体膜を形成し、当該微結晶半導体膜をチャネル形成領域に用いて、電気特性が優れた薄膜トランジスタを作製することができる。また、それを有する表示装置を作製することができる。
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
（実施の形態１）
ここでは、ゲート絶縁膜との界面及び膜全体における結晶性が高く、通常の微結晶半導体膜をチャネル形成領域に有する薄膜トランジスタと比較して、電界効果移動度及びオン電流の高い薄膜トランジスタの構造について、図１を用いて説明する。
図１（Ａ）に示す薄膜トランジスタは、基板５０上にゲート電極５１が形成され、ゲート電極上にゲート絶縁膜５２ａ、５２ｂが形成され、ゲート絶縁膜５２ａ、５２ｂ上にドナーとなる不純物元素を含む微結晶半導体膜６１が形成され、微結晶半導体膜６１上に一対のバッファ層７３が形成され、一対のバッファ層７３上に一導電型を付与する不純物元素が添加された一対の半導体膜７２が形成され、一導電型を付与する不純物元素が添加された一対の半導体膜７２上に配線７１ａ〜７１ｃが形成される。
ドナーとなる不純物元素を含む微結晶半導体膜６１には、６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下のドナーとなる不純物元素が含まれる。具体的には、図１（Ｂ）の曲線２７または図１（Ｃ）の曲線２８に示すように、微結晶半導体膜６１に一定の濃度のドナーとなる不純物元素が含まれている。更に、ドナーとなる不純物元素の濃度は、ゲート絶縁膜５２ｂ側から一対のバッファ層７３が形成される側の表面にかけて相対的に濃度が減少している。即ち、ゲート絶縁膜５２ｂ側に高い濃度のドナーとなる不純物元素が含まれていることを特徴とする。ただし、ＳＩＭＳの検出限界においては、理論的にはプロファイルが平坦となるべきだが、実際には、測定対象イオンの低濃度領域でのＳ／Ｎ（Ｓｉｇｎａｌ／Ｎｏｉｓｅ）比が悪いため、プロファイルは平坦になりづらい。このため、測定対象イオンの低濃度領域での平均値を検出限界とする。さらには、図１（Ｃ）に示すように、ゲート絶縁膜５２ｂ及び微結晶半導体膜６１の界面においてドナーとなる不純物元素のピーク濃度を有してもよい。また、一対のバッファ層７３は、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない。なお、図１（Ｂ）及び（Ｃ）は、ゲート絶縁膜５２ｂ、微結晶半導体膜６１、及びバッファ層７３における、ドナーとなる不純物元素の濃度を表す模式図であり、横軸に膜厚、縦軸に濃度を示す。
微結晶半導体膜としては、微結晶シリコン膜、ゲルマニウムを含む微結晶シリコン膜等がある。また、ドナーとなる不純物元素としては、リン、砒素、アンチモン等がある。
微結晶半導体膜に含まれるドナーとなる不純物元素の濃度を上記範囲とすることにより、ゲート絶縁膜５２ｂ及び微結晶半導体膜６１の界面における結晶性を高めることが可能であり、界面における微結晶半導体膜６１の抵抗を低減することが可能であるため、電界効果移動度が高く、オン電流の高い薄膜トランジスタを作製することができる。なお、微結晶半導体膜に含まれるドナーとなる不純物元素のピーク濃度を６×１０１５ａｔｏｍｓ／ｃｍ３未満とすると、ドナーとなる不純物元素の量が不十分で結晶性が高められず、その結果、電界効果移動度、及びオン電流の上昇が望めない。また、微結晶半導体膜に含まれるドナーとなる不純物元素のピーク濃度を３×１０１８ａｔｏｍｓ／ｃｍ３より大とすると、閾値電圧がゲート電圧のマイナス側にシフトしてしまい、トランジスタとしての動作をしないため、ドナーとなる不純物元素のピーク濃度は、６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
ここでの微結晶半導体膜とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。この半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が０．５〜２０ｎｍの柱状または針状結晶が基板表面に対して法線方向に成長している。また、複数の微結晶半導体の間に非晶質半導体が存在している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低周波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガスを含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。このような微結晶半導体膜に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
ドナーとなる不純物元素を含む微結晶半導体膜の厚さは５ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上２５ｎｍ以下で形成する。ドナーとなる不純物元素を含む微結晶半導体膜６１の厚さを５ｎｍ以上５０ｎｍ以下とすることで、完全空乏型の薄膜トランジスタを作製することができる。
また、ドナーとなる不純物元素を含む微結晶半導体膜６１の酸素濃度、及び窒素濃度は、ドナーとなる不純物元素の濃度の１０倍未満、代表的には３×１０１９ａｔｏｍｓ／ｃｍ３未満、更に好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３未満、炭素の濃度を３×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸素、窒素、及び炭素が微結晶半導体膜に混入する濃度を低減することで、微結晶半導体膜の欠陥の生成を抑制する事ができる。さらには、酸素、及び窒素が微結晶半導体膜中に入っていると、結晶化しにくい。このため、微結晶半導体膜中の酸素濃度、窒素濃度が比較的低く、且つドナーとなる不純物元素が含まれることで、微結晶半導体膜の結晶性を高めることができる。
また、本実施の形態のドナーとなる不純物元素が含まれる微結晶半導体膜には、ドナーとなる不純物元素が含まれるため、薄膜トランジスタのチャネル形成領域として機能する微結晶半導体膜に対しては、アクセプターとなる不純物元素を、成膜と同時に、或いは成膜後に添加することで、しきい値電圧を制御することが可能となる。アクセプターとなる不純物元素としては、代表的には硼素であり、Ｂ２Ｈ６、ＢＦ３などの不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化珪素に混入させると良い。そしてボロンの濃度は、ドナーとなる不純物元素の１０分の１程度、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とすると良い。
また、一対のバッファ層７３としては、非晶質半導体膜を用いる。または、窒素、若しくはフッ素、または塩素等のハロゲンが含まれる非晶質半導体膜を用いる。一対のバッファ層７３の厚さを５０ｎｍ〜２００ｎｍとする。非晶質半導体膜としては、アモルファスシリコン膜、またはゲルマニウムを含むアモルファスシリコン膜等がある。
一対のバッファ層７３は、非晶質半導体膜で形成されるため、エネルギーギャップが微結晶半導体膜６１に比べて大きく、また抵抗率が高く、移動度が微結晶半導体膜６１の１／５〜１／１０と低い。このため、後に形成される薄膜トランジスタにおいて、一対のバッファ層７３は高抵抗領域として機能し、ソース領域及びドレイン領域として機能する半導体膜７２と、微結晶半導体膜６１との間に生じるリーク電流を低減することができる。また、オフ電流を低減することができる。
基板５０は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用しても良い。基板５０がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４００ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代１５００ｍｍ×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。
ゲート電極５１は、金属材料で形成される。金属材料としてはアルミニウム、クロム、チタン、タンタル、モリブデン、銅などが適用される。ゲート電極５１の好適例は、アルミニウム又はアルミニウムとバリア金属の積層構造体によって形成される。バリア金属としては、チタン、モリブデン、クロムなどの高融点金属が適用される。バリア金属はアルミニウムのヒロック防止、酸化防止のために設けることが好ましい。
ゲート電極５１は厚さ５０ｎｍ以上３００ｎｍ以下で形成する。ゲート電極５１の厚さを５０ｎｍ以上１００ｎｍ以下とすることで、後に形成される半導体膜や配線の段切れ防止が可能である。また、ゲート電極５１の厚さを１５０ｎｍ以上３００ｎｍ以下とすることで、ゲート電極５１の抵抗を低減することが可能であり、大面積化が可能である。
なお、ゲート電極５１上には半導体膜や配線を形成するので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。また、図示しないがこの工程でゲート電極に接続する配線や容量配線も同時に形成することができる。
ゲート絶縁膜５２ａ、５２ｂはそれぞれ、厚さ５０〜１５０ｎｍの酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。ここでは、ゲート絶縁膜５２ａとして窒化珪素膜または窒化酸化珪素膜を形成し、ゲート絶縁膜５２ｂとして酸化珪素膜または酸化窒化珪素膜を形成して積層する形態を示す。なお、ゲート絶縁膜を２層とせず、ゲート絶縁膜を、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜の単層で形成することができる。
ゲート絶縁膜５２ａを窒化珪素膜、または窒化酸化珪素膜を用いて形成することで、基板５０とゲート絶縁膜５２ａの密着力が高まり、基板５０としてガラス基板を用いた場合、基板５０からの不純物が、ドナーとなる不純物元素を含む微結晶半導体膜に拡散するのを防止することが可能であり、さらにゲート電極５１の酸化防止が可能である。即ち、膜剥れを防止することができると共に、後に形成される薄膜トランジスタの電気特性を向上させることができる。また、ゲート絶縁膜５２ａ、５２ｂはそれぞれ厚さ５０ｎｍ以上であると、ゲート電極５１の凹凸による被覆率の低減を緩和することが可能であるため好ましい。
ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、組成範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、組成範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれるものをいう。
一導電型を付与する不純物元素が添加された半導体膜７２は、ｎチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化珪素にＰＨ３などの不純物元素を含む気体を原料ガスに加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素にＢ２Ｈ６などの不純物気体を加えれば良い。リンまたはボロンの濃度を１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３とすることで、配線７１ａ〜７１ｃとオーミックコンタクトすることが可能であり、ソース領域及びドレイン領域として機能する。一導電型を付与する不純物元素が添加された半導体膜７２は、微結晶半導体膜、または非晶質半導体で形成することができる。一導電型を付与する不純物元素が添加された半導体膜５５は２ｎｍ以上５０ｎｍ以下の厚さで形成する。一導電型を付与する不純物元素が添加された半導体膜の膜厚を、薄くすることでスループットを向上させることができる。
配線７１ａ〜７１ｃは、アルミニウム、銅、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、一導電型を付与する不純物元素が添加された半導体膜と接する側の膜を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。ここでは、配線としては、配線７１ａ〜７１ｃの３層が積層した構造の導電膜を示し、配線７１ａ、７１ｃにモリブデン膜、配線７１ｂにアルミニウム膜を用いた積層導電膜や、配線７１ａ、７１ｃにチタン膜、配線７１ｂにアルミニウム膜を用いた積層導電膜を示す。
ここで、ゲート電極５１に正の電圧を印加し、ソース電極を接地電位とし、ドレイン電極に正の電圧を印加したときの、ドレイン電極及びソース電極間に流れるキャリアの移動経路は、ソース電極、ソース領域、バッファ層、微結晶半導体膜６１のゲート絶縁膜５２ｂ界面付近、バッファ層、ドレイン領域、ドレイン電極である。即ち、ドレイン電流は、ドレイン電極、ドレイン領域、バッファ層、微結晶半導体膜６１のゲート絶縁膜５２ｂ界面付近、バッファ層、ソース領域、ソース電極を経路とする。バッファ層は厚さ０．１〜０．３μｍ程度のアモルファスシリコン膜で形成される。一方、ドレイン電極及びソース電極間は、代表的には、長さ３〜６μｍ程度である。このため、チャネルにおけるキャリアの移動距離は、バッファ層における移動距離よりも長い。微結晶半導体膜の抵抗率をバッファ層の抵抗率より極めて小さくすることで、薄膜トランジスタのオン電流の上昇及び電界効果移動度の増加が可能である。このため、微結晶半導体膜にドナーとなる不純物元素、代表的には、リン、砒素、またはアンチモンを添加することにより、キャリア濃度を高めることとなり、微結晶半導体膜の伝導率を高めることができる。
本形態に示すように、ゲート電極に正の電圧を印加する場合、導電性の高い微結晶半導体膜をキャリアの移動領域とすることで、オン電流及び電界効果移動度が高い薄膜トランジスタとすることができる。
図１（Ａ）に示す薄膜トランジスタ以外の薄膜トランジスタの構造について、図２を用いて示す。
図２（Ａ）に示す薄膜トランジスタは、基板５０上にゲート電極５１が形成され、ゲート電極５１上にゲート絶縁膜５２ａ、５２ｂが形成され、ゲート絶縁膜５２ａ、５２ｂ上にドナーとなる不純物元素を含む微結晶半導体膜６１が形成され、ドナーとなる不純物元素を含む微結晶半導体膜６１上に、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５８が形成され、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５８上に一対のバッファ層７３が形成され、一対のバッファ層７３上に一導電型を付与する不純物元素が添加された一対の半導体膜７２が形成され、一導電型を付与する不純物元素が添加された一対の半導体膜７２上に配線７１ａ〜７１ｃが形成される。
次に、図２（Ｂ）に、ゲート絶縁膜５２ａ、５２ｂ、ドナーとなる不純物元素を含む微結晶半導体膜６１、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５８、バッファ層７３の積層部においてＳＩＭＳで示されるドナーとなる不純物元素の濃度分布を曲線４２で模式的に示す。
図２（Ｂ）の曲線４２で示すドナーとなる不純物元素の濃度分布のように、ゲート絶縁膜５２ｂ及びドナーとなる不純物元素を含む微結晶半導体膜６１の界面近傍に、ドナーとなる不純物元素の濃度分布のピークが位置し、微結晶半導体膜５８へ向けて濃度が減少している。
ドナーとなる不純物元素を含む微結晶半導体膜６１上にＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５８が形成されることで、ドナーとなる不純物元素を含む微結晶半導体膜６１に含まれるドナーとなる不純物元素が、一対のバッファ層７３に拡散することを防ぐことができる。ドナーとなる不純物元素が、高抵抗領域である一対のバッファ層７３に拡散すると、一対のバッファ層７３の抵抗が下がり、ドナーとなる不純物元素を含む微結晶半導体膜６１と、ソース領域及びドレイン領域として機能する半導体膜７２との間にリーク電流が流れ、スイッチング特性が低下する。このため、ドナーとなる不純物元素を含む微結晶半導体膜６１及び一対のバッファ層７３の間に、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５８が形成されることは好ましい。ドナーとなる不純物元素を含む微結晶半導体膜６１及びＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５８の積層構造の厚さが５〜５０ｎｍ、好ましくは５〜２５ｎｍとすると共に、ドナーとなる不純物元素の活性化率を高めることで、当該領域がチャネル形成領域として機能すると共に、抵抗を下げることが可能であり、薄膜トランジスタのオン電流及び電界効果移動度を上昇させることができる。
上記薄膜トランジスタにおいて、ゲート絶縁膜の層の構造の異なる薄膜トランジスタについて、図３を用いて示す。
図１（Ａ）に示す薄膜トランジスタのゲート絶縁膜５２ａ、５２ｂの代わりに、図３に示すように、３層のゲート絶縁膜５２ａ、５２ｂ、５２ｃを形成してもよい。３層目のゲート絶縁膜５２ｃとしては、厚さ１ｎｍ〜５ｎｍ程度の窒化珪素膜または窒化酸化珪素膜を形成することができる。
３層目のゲート絶縁膜５２ｃとして形成する厚さ１ｎｍ〜５ｎｍ程度の窒化珪素膜または窒化酸化珪素膜の形成方法としては、プラズマＣＶＤ法で形成することができる。また、ゲート絶縁膜５２ｂに対し、高密度プラズマを用いて窒化処理して、ゲート絶縁膜５２ｂの表面に窒化珪素層を形成することができる。高密度プラズマ窒化を行うことで、より高い濃度の窒素を含有する窒化珪素層を得ることも可能である。高密度プラズマは、高い周波数のマイクロ波、たとえば２．４５ＧＨｚを使うことによって生成される。低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、従来のプラズマ処理に比べプラズマダメージが少なく欠陥が少ない層を形成することができる。また、ゲート絶縁膜５２ｂの表面の粗さが小さくできるため、キャリア移動度を大きくすることができる。
また、微結晶半導体膜には、非晶質半導体及び結晶質半導体が混在する。このため、非晶質半導体は酸化珪素または酸化窒化珪素と接すると、非晶質半導体に含まれる水素が酸化珪素または酸化窒化珪素と反応しやすく、微結晶半導体膜中の水素濃度が低下すると共に、ゲート絶縁膜及び微結晶半導体膜の界面が劣化してしまう。このため、膜厚の薄い窒化珪素膜または窒化酸化珪素膜を微結晶半導体膜の下地膜として形成することにより、当該膜を水素拡散のブロッキング膜として機能させることが可能であり、ゲート絶縁膜及び微結晶半導体膜の界面の劣化を低減することができる。
次に、上記と異なる形態について、図４を用いて示す。
図４（Ａ）に示す薄膜トランジスタは、基板５０上にゲート電極５１が形成され、ゲート電極５１上にドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂが形成され、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂ上にドナーとなる不純物元素を含む微結晶半導体膜６１が形成され、ドナーとなる不純物元素を含む微結晶半導体膜６１に一対のバッファ層７３が形成され、一対のバッファ層７３上に一導電型を付与する不純物元素が添加された一対の半導体膜７２が形成され、一導電型を付与する不純物元素が添加された一対の半導体膜７２上に配線７１ａ〜７１ｃが形成される。
ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂ及び微結晶半導体膜６１において、ドナーとなる不純物元素の濃度は、６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。更に、ドナーとなる不純物元素の濃度は、ゲート絶縁膜側から一対のバッファ層７３が形成される側の表面にかけて相対的に濃度が減少している。即ち、ゲート絶縁膜５９ｂ側に高い濃度の不純物元素が含まれている。
次に、図４（Ｂ）に、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂ、ドナーとなる不純物元素を含む微結晶半導体膜６１、バッファ層７３の積層部においてＳＩＭＳで示されるドナーとなる不純物元素の濃度分布を曲線４６で模式的に示す。
図４（Ｂ）に示すように、図４（Ａ）に示す薄膜トランジスタのドナーとなる不純物元素の濃度は、ゲート絶縁膜５９ａ、５９ｂ及び微結晶半導体膜６１において上記濃度を満たし、且つピークを有する。またピーク位置は、ゲート電極５１及びゲート絶縁膜５９ａの界面近傍にある。なお、ドナーとなる不純物元素の濃度分布を示す曲線の形状は、当該形状に限定されず、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂそれぞれの中央近傍にピークを有してもよいし、ゲート絶縁膜５９ａ、５９ｂの界面近傍にピークを有してもよい。また、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂ及びドナーとなる不純物元素を含む微結晶半導体膜６１の界面近傍にピークを有してもよい。
次に、上記と異なる形態について、図５を用いて示す。
図５（Ａ）に示す薄膜トランジスタは、基板５０上にゲート電極５１が形成され、ゲート電極５１上に、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂが形成され、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂ上にドナーとなる不純物元素を含む微結晶半導体膜６１が形成され、ドナーとなる不純物元素を含む微結晶半導体膜６１上に、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５８が形成され、微結晶半導体膜５８上に一対のバッファ層７３が形成され、一対のバッファ層７３上に一導電型を付与する不純物元素が添加された一対の半導体膜７２が形成され、一導電型を付与する不純物元素が添加された一対の半導体膜７２上に配線７１ａ〜７１ｃが形成される。
次に、図５（Ｂ）に、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂ、ドナーとなる不純物元素を含む微結晶半導体膜６１、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５８、バッファ層７３の積層部においてＳＩＭＳで示されるドナーとなる不純物元素の濃度分布を曲線３３で模式的に示す。
図５（Ｂ）に示すように、図５（Ａ）に示す薄膜トランジスタのドナーとなる不純物元素の濃度は、ドナーとなる不純物元素を含むゲート絶縁膜５９ａにおいてピークを有する。更に、ドナーとなる不純物元素の濃度は、ゲート絶縁膜側から一対のバッファ層７３が形成される側の表面にかけて相対的に濃度が減少している。即ち、ゲート絶縁膜５９ａ側に高い濃度のドナーとなる不純物元素が含まれている。なお、ドナーとなる不純物元素の濃度分布を示す曲線３３の形状は、当該形状に限定されず、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂそれぞれの中央近傍にピークを有してもよいし、ゲート絶縁膜５９ａ、５９ｂの界面近傍にピークを有してもよい。また、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂ及びドナーとなる不純物元素を含む微結晶半導体膜６１の界面近傍にピークを有してもよい。
ドナーとなる不純物元素を含む微結晶半導体膜６１上にＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５８が形成されることで、ドナーとなる不純物元素を含む微結晶半導体膜６１に含まれるドナーとなる不純物元素が、一対のバッファ層７３に拡散することを防ぐことができる。ドナーとなる不純物元素が、高抵抗領域である一対のバッファ層７３に拡散すると、一対のバッファ層７３の抵抗が下がり、ドナーとなる不純物元素を含む微結晶半導体膜６１と、ソース領域及びドレイン領域として機能する半導体膜７２との間にリーク電流が流れ、スイッチング特性が低下する。このため、ドナーとなる不純物元素を含む微結晶半導体膜６１及び一対のバッファ層７３の間に、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５８が形成されることは好ましい。
図４（Ａ）に示す薄膜トランジスタにおいて、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂの代わりに、図６（Ａ）に示すように、ゲート絶縁膜５２ａ、及びドナーとなる不純物元素を含むゲート絶縁膜５９ｂの積層構造としてもよい。具体的には、ゲート絶縁膜５２ａ上に、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂが形成され、当該ゲート絶縁膜５９ｂ上に、ドナーとなる不純物元素を含む微結晶半導体膜６１が形成され、当該微結晶半導体膜６１上に一対のバッファ層７３が形成さる薄膜トランジスタを作製することができる。
次に、図６（Ｂ）に、ゲート絶縁膜５２ａ、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂ、ドナーとなる不純物元素を含む微結晶半導体膜６１、バッファ層７３の積層部においてＳＩＭＳで示されるドナーとなる不純物元素の濃度分布を曲線３５で模式的に示す。
図６（Ｂ）に示すように、図６（Ａ）に示す薄膜トランジスタのドナーとなる不純物元素の濃度は、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂにおいて、ピークを有する。またピーク位置は、ゲート絶縁膜５２ａ及びドナーとなる不純物元素を有するゲート絶縁膜５９ｂの界面近傍にある。なお、ドナーとなる不純物元素の濃度分布を示す曲線の形状は、当該形状に限定されず、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂの中央近傍、またはドナーとなる不純物元素を含むゲート絶縁膜５９ｂ及びドナーとなる不純物元素を含む微結晶半導体膜６１の界面にピークを有してもよい。
さらには、図４（Ａ）に示す薄膜トランジスタにおいて、上記２層のゲート絶縁膜の代わりに、図７（Ａ）に示すように、３層のゲート絶縁膜を有する薄膜トランジスタについて示す。具体的には、基板５０及びゲート電極５１上にゲート絶縁膜５２ａ、５２ｂ、及びドナーとなる不純物元素を含むゲート絶縁膜５９ｃが形成される。また、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃ上にドナーとなる不純物元素を含む微結晶半導体膜６１が形成される。
１層目及び２層目のゲート絶縁膜５２ａ、５２ｂは、実施の形態１に示す窒化珪素膜、窒化酸化珪素膜、酸化珪素膜、酸化窒化珪素膜をプラズマＣＶＤ法またはスパッタリング法により形成することができる。３層目のドナーとなる不純物元素を有するゲート絶縁膜５９ｃとしては、厚さ１ｎｍ〜５ｎｍ程度のリン、砒素、またはアンチモンを有する、窒化珪素膜または窒化酸化珪素膜を用いて形成することができる。
次に、図７（Ｂ）に、ゲート絶縁膜５２ｂ、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃ、ドナーとなる不純物元素を含む微結晶半導体膜６１、バッファ層７３の積層部においてＳＩＭＳで示されるドナーとなる不純物元素の濃度分布を曲線３７で模式的に示す。
図７（Ｂ）に示すように、図７（Ａ）に示す薄膜トランジスタのドナーとなる不純物元素の濃度は、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃにおいて、ピークを有する。またピーク位置は、ゲート絶縁膜５２ｂ及びドナーとなる不純物元素を有するゲート絶縁膜５９ｃの界面近傍にある。更に、ドナーとなる不純物元素の濃度は、ゲート絶縁膜側から一対のバッファ層７３が形成される側の表面にかけて相対的に濃度が減少している。即ち、ゲート絶縁膜５９ｃ側に高い濃度のドナーとなる不純物元素が含まれている。なお、ドナーとなる不純物元素の濃度分布を示す曲線の形状は、当該形状に限定されず、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃの中央近傍にピークを有してもよいし、ゲート絶縁膜５９ｃ、微結晶半導体膜６１の界面近傍にピークを有してもよい。
ドナーとなる不純物元素を含むゲート絶縁膜５９ｃ上にドナーとなる不純物元素を含む微結晶半導体膜６１を形成することで、微結晶半導体膜６１が堆積し始める際の結晶性を高めることができると共に、チャネルとして機能する微結晶半導体膜６１中にもドナーとなる不純物元素が含まれているため、微結晶半導体膜の抵抗率をさらに低減することができる。このため、オン電流及び電界効果移動度の高い薄膜トランジスタを作製することができる。
以上のように、ゲート絶縁膜または微結晶半導体膜のいずれか一方、もしくはその両方にドナーとなる不純物元素を含むアキュムレート型薄膜トランジスタとすることで、ゲート絶縁膜及び微結晶半導体膜６１の界面における結晶性を高めることが可能であり、また、膜全体の結晶性も高まるため、チャネル形成領域の抵抗率を低減することが可能であるため、電界効果移動度が高く、オン電流の高い薄膜トランジスタを作製することができる。
また、チャネル形成領域を微結晶半導体膜で構成することにより、しきい値電圧の変動が抑制され、電界効果移動度が向上し、サブスレッショルド係数（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ：Ｓ値）も小さくなるので、薄膜トランジスタの高性能化を図ることができる。それにより、表示装置の駆動周波数を高くすることが可能であり、パネルサイズの大面積化や画素の高密度化にも十分対応することができる。また、大面積基板において、当該薄膜トランジスタを作製することができる。
（実施の形態２）
本実施の形態では、絶縁膜との界面及び膜全体における結晶性が高い微結晶半導体膜の作製方法について示す。また、上記実施の形態１に示す、ゲート絶縁膜との界面及び膜全体における結晶性が高く、通常の微結晶半導体膜をチャネル形成領域に有する薄膜トランジスタと比較して、電界効果移動度及びオン電流の高い薄膜トランジスタの作製工程について示す。
微結晶半導体膜を有する薄膜トランジスタは、ｐ型よりもｎ型の方が、電界効果移動度が高いので駆動回路に用いるのにより適している。同一の基板上に形成する薄膜トランジスタを全て同じ極性にそろえておくことが、工程数を抑えるためにも望ましい。ここでは、ｎチャネル型の薄膜トランジスタを用いて説明する。
はじめに、図２（Ａ）に示す薄膜トランジスタの作製工程について、以下に示す。
図９（Ａ）に示すように、基板５０上にゲート電極５１を形成し、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂを形成する。
ゲート電極５１は、スパッタリング法、ＣＶＤ法、めっき法、印刷法、液滴吐出法等を用いて実施の形態１で示す金属材料で形成する。ここでは、基板５０上に導電膜としてモリブデン膜をスパッタリング法により成膜し、第１のフォトマスクを用いて形成したレジストマスクを用いて基板５０上に形成された導電膜をエッチングしてゲート電極５１を形成する。
ゲート絶縁膜５２ａ、５２ｂはそれぞれ、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。
次に、ゲート絶縁膜５２ｂ上にドナーとなる不純物元素を吸着させた後、シリコン、またはゲルマニウムを含む堆積性ガス及び水素を用いてプラズマＣＶＤ法により微結晶半導体膜を堆積することで、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する。
以下に、ゲート絶縁膜５２ａ、５２ｂ、及びドナーとなる不純物元素を有する微結晶半導体膜５７を形成する方法として、代表例として、窒化珪素膜、酸化窒化珪素膜、及びリンを含む微結晶シリコン膜を成膜する工程について、図８を参照して時系列的に説明する。
図８はゲート絶縁膜５２ａ、５２ｂ、及びドナーとなる不純物元素を含む微結晶半導体膜５７微結晶半導体膜５３を形成する工程を説明するタイムチャートであり、代表的な一例を示す。図８の説明はプラズマＣＶＤ装置の反応室を大気圧から真空排気する段階から示されており、その後に行われるプレコート処理４４１、基板搬入４４２、ゲート絶縁膜５２ａを形成する成膜処理（１）４４３、真空排気処理４４４、ゲート絶縁膜５２ｂを形成する成膜処理（２）４４５、真空排気処理４４６、フラッシュ処理４４７、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する成膜処理（３）４４８、基板搬出４４９の各処理が時系列的に示されている。
まず、反応室内を所定の真空度まで真空排気処理４４０する。高真空排気する場合には、ターボ分子ポンプ等による排気を行い、真空度として１０−１Ｐａよりも低い圧力に真空排気する。また、クライオポンプによる排気により、反応室の圧力を１０−５Ｐａよりも低い圧力の超高真空としてもよい。また、反応室を加熱処理して内壁からの脱ガス処理を行うことが好ましい。また、基板を加熱するヒータも動作させて温度を安定化させる。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃で行う。
プレコート処理４４１において、プラズマＣＶＤ装置の反応室内にゲート絶縁膜と同様または類似の組成の膜をプレコートする。この結果、ゲート絶縁膜中に反応室を構成する金属を不純物として取り込んでしまうのを防ぐことができる。すなわち、反応室内をゲート絶縁膜と同様または類似の組成の膜で被覆しておくことで、反応室内がプラズマにより食刻されるのを防ぐことができ、ゲート絶縁膜中に含まれる反応室からの不純物濃度を低減することができる。
基板搬入４４２において、反応室に接続されるロードロック室から基板が反応室に搬入される。このときの反応室の圧力はロードロック室と同じ圧力となる。
ゲート絶縁膜５２ａを形成する成膜処理（１）４４３は、原料ガス、ここでは、水素と、シランと、アンモニアとを導入して混合し、高周波電力を印加して発生させたグロー放電プラズマにより、窒化珪素膜を形成する。なお、上記の原料ガスの他に窒素を反応室内に導入してもよい。ゲート絶縁膜５２ａが成膜されたら、上記原料ガスの導入をやめ、電源をオフにして、プラズマを停止する。
真空排気処理４４４において、反応室内を所定の真空度まで真空排気する。
ゲート絶縁膜５２ｂを形成する成膜処理（２）４４５は、原料ガス、ここでは、水素と、シランと、一酸化二窒素とを導入して混合し、高周波電力を印加して発生させたグロー放電プラズマにより、酸化窒化珪素膜を形成する。ゲート絶縁膜５２ｂが成膜されたら、上記原料ガスの導入をやめ、電源をオフにして、プラズマを停止する。
真空排気処理４４６において、反応室内を所定の真空度まで真空排気する。
フラッシュ処理４４７は、反応室内にドナーとなる不純物元素を含む気体を導入し、ゲート絶縁膜５２ｂ表面、さらには、反応室の内壁にドナーとなる不純物元素を吸着させる。ここでは、０．００１％〜１％のフォスフィン（水素希釈またはシラン希釈）を反応室内に導入する。なお、なお、フォスフィンは水素希釈またはシラン希釈されていなくともよい。ドナーとなる不純物元素を含む気体のほかに、破線４６１で示すようにシリコン、またはゲルマニウムを含む堆積性ガスや、破線４６２で示すように水素を反応室内に導入してもよい。シリコン、またはゲルマニウムを含む堆積性ガスを反応室に導入することで、反応室の酸素、窒素、フッ素などの不純物を反応室外へ排出することが可能であり、成膜する膜への汚染を防ぐことができる。
ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する成膜処理（３）４４８は、反応室内において、シリコンまたはゲルマニウムを含む堆積性ガス、ここではシランと、水素及び／又は希ガスとを導入して混合し、高周波電力を印加して発生させたグロー放電プラズマにより、微結晶シリコン膜を形成する。シランは水素及び／又は希ガスで１０倍から２０００倍に希釈される。そのため多量の水素及び／又は希ガスが必要とされる。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃で行う。微結晶シリコン膜の成長表面を水素で不活性化し、微結晶シリコンの成長を促進するためには１２０℃〜２２０℃で成膜を行うことが好ましい。この際、ゲート絶縁膜５２ｂの表面に吸着されたドナーとなる不純物元素、ここではリンを結晶核とし、微結晶シリコンの成長がおこなわれるため、半導体膜堆積初期段階において非晶質半導体が形成されず、ゲート絶縁膜５２ｂに対して法線方向に結晶が成長し、柱状の微結晶半導体が並んだ、結晶性の高い微結晶半導体膜を形成することができる。また、ゲート絶縁膜５２ｂ表面に吸着されたドナーとなる不純物元素が微結晶半導体膜中に取り込まれるため、導電性の高いドナーとなる不純物元素を含む微結晶半導体膜を形成することができる。
シリコンまたはゲルマニウムを含む堆積性ガスとしては、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４、ＧｅＨ４、Ｇｅ２Ｈ６、ＧｅＨ２Ｃｌ２、ＧｅＨＣｌ３、ＧｅＣｌ４、ＧｅＦ４等を適宜用いることができる。また、シラン等のガス中にＧｅＨ４、ＧｅＦ４などの水素化ゲルマニウム、フッ化ゲルマニウムを混合して、エネルギーバンド幅を０．９〜１．１ｅＶに調節しても良い。シリコンにゲルマニウムを加えると薄膜トランジスタの温度特性を変えることができる。
基板搬出４４９において、反応室から反応室に接続されるロードロック室へ基板を搬出する。このときの反応室の圧力はロードロック室と同じ圧力となる。
なお、ここでは、フラッシュ処理４４７をした後、ドナーとなる不純物元素を含む微結晶半導体膜５７を成膜する成膜処理（３）４４８を行ったが、これらの工程の代わりに、フラッシュ処理４４７をせず、破線４６５に示すようにシリコンまたはゲルマニウムを含む堆積性ガスと、水素及び／又は希ガスとともに、ドナーとなる不純物元素を含む気体を混合し、グロー放電プラズマにより、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成することもできる。
従来の微結晶半導体膜の形成方法では、不純物や格子不整合などの要因により堆積初期段階において非晶質半導体層が形成されてしまう。逆スタガ型の薄膜トランジスタにおいては、ゲート絶縁膜の近傍の半導体膜においてキャリアが流れるため、界面において非晶質半導体層が形成されると、移動度が低下すると共に、電流量が少なく、薄膜トランジスタの電気特性が低下してしまう。
しかしながら、ドナーとなる不純物元素を含む微結晶半導体膜をプラズマＣＶＤ法で形成する際、反応室内にドナーとなる不純物元素が存在すると、プラズマ中でシリコンとドナーとなる不純物元素が反応し結晶核となりやすい。当該結晶核がゲート絶縁膜上に堆積すると、当該結晶核から結晶成長が行われるため、ゲート絶縁膜との界面における非晶質半導体膜の形成を低減することができる。また、反応室に残存するドナーとなる不純物元素を取り込みながら、微結晶半導体膜を堆積させることで、微結晶化を助長させることができる。
さらには、ドナーとなる不純物元素を含む微結晶半導体膜をプラズマＣＶＤ法で形成する場合、非晶質半導体膜を選択的にエッチングしやすい気体、代表的には水素、シリコン、ゲルマニウム等のフッ化物またはフッ素を原料ガスの一部として用いると、微結晶半導体膜を形成する際に形成される非晶質半導体を選択的にエッチングして、さらに微結晶化率を高めることが可能であり、ゲート絶縁膜との界面における結晶性を高めることができる。エッチング作用のある気体の代表例である水素、シリコン、ゲルマニウム等のフッ化物としては、ＨＦ、ＳｉＦ４、ＳｉＨＦ３、ＳｉＨ２Ｆ２、ＳｉＨ３Ｆ、Ｓｉ２Ｆ６、ＧｅＦ４、ＧｅＨＦ３、ＧｅＨ２Ｆ２、ＧｅＨ３Ｆ、Ｇｅ２Ｆ６等がある。
この結果、本形態に示すように、ドナーとなる不純物元素を含む微結晶半導体膜をゲート絶縁膜上に形成することで、膜の厚さ方向における結晶性を高めると共に、ゲート絶縁膜及び微結晶半導体膜の界面の結晶性を高めることができる。
次に、図９（Ａ）に示すように、ドナーとなる不純物元素を含む微結晶半導体膜５７上に、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５３を形成する。ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５３は、反応室内において、シリコンまたはゲルマニウムを含む堆積性ガス、ここではシランと、水素及び／又は希ガスとを混合し、グロー放電プラズマにより、微結晶半導体膜を形成する。シランは水素及び／又は希ガスで１０倍から２０００倍に希釈される。そのため多量の水素及び／又は希ガスが必要とされる。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃で行う。微結晶シリコン膜の成長表面を水素で不活性化し、微結晶シリコンの成長を促進するためには１２０℃〜２２０℃で成膜を行うことが好ましい。なお、ドナーとなる不純物元素を含む微結晶半導体膜５７を成膜する反応室と異なる反応室で微結晶半導体膜５３を成膜することで、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５３を形成することができる。また、図３で示す基板搬出４４９を行わず、引き続き微結晶半導体膜を成膜することで、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５３を形成することができる。この場合は、フラッシュ処理４４７において、ゲート絶縁膜５２ｂ及び反応室内に吸着させるドナーとなる不純物元素の濃度を低くすることが好ましい。
次に、図９（Ｂ）に示すように、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５３上にバッファ層５４及び一導電型を付与する不純物元素が添加された半導体膜５５を形成する。次に、一導電型を付与する不純物元素が添加された半導体膜５５上にレジストマスク５６を形成する。
バッファ層５４としては、シリコン、またはゲルマニウムを含む堆積性ガスを用いたプラズマＣＶＤ法により非晶質半導体膜を用いて形成することができる。または、シリコン、またはゲルマニウムを含む堆積性ガスに、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガスで希釈した非晶質半導体膜を用いて形成することができる。または、シリコン、またはゲルマニウムを含む堆積性の流量の１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質半導体膜を用いて形成することができる。また、上記水素化半導体膜に、窒素、若しくはフッ素、または塩素等のハロゲンを添加してもよい。
また、バッファ層５４は、ターゲットにシリコン、ゲルマニウム等の半導体を用いて水素、または希ガスでスパッタリングした非晶質半導体膜を用いて形成することができる。
バッファ層５４は、結晶粒を含まない非晶質半導体膜で形成することが好ましい。このため、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、またはマイクロ波プラズマＣＶＤ法で形成する場合は、結晶粒を含まない非晶質半導体膜となるように、成膜条件を制御することが好ましい。
バッファ層５４は、３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下の厚さで形成することが好ましい。
また、バッファ層５４は、非晶質半導体膜を用いて形成する、または、水素、窒素、若しくはハロゲンを含む非晶質半導体膜で形成するため、エネルギーギャップが微結晶半導体膜５３に比べて大きく、また抵抗率が高く、移動度が微結晶半導体膜５３の１／５〜１／１０と低い。このため、後に形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域と、微結晶半導体膜６１との間に形成される一対のバッファ層は高抵抗領域として機能し、微結晶半導体膜６１がチャネル形成領域として機能する。このため、薄膜トランジスタのオフ電流を低減することができる。また、当該薄膜トランジスタを表示装置のスイッチング素子として用いた場合、表示装置のコントラストを向上させることができる。
なお、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５３を形成した後、プラズマＣＶＤ法によりバッファ層５４を３００℃〜４００℃の温度にて成膜してもよい。この成膜処理により水素が微結晶半導体膜５３に供給され、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５３を水素化したのと同等の効果が得られる。すなわち、微結晶半導体膜５３上にバッファ層５４を堆積することにより、微結晶半導体膜５３に水素を拡散させて、ダングリングボンドの終端をすることができる。
なお、ドナーとなる不純物元素を含む微結晶半導体膜５７の後、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５３を形成せず、バッファ層５４を形成することで、図１（Ａ）に示すような薄膜トランジスタを作製することができる。
一導電型を付与する不純物元素が添加された半導体膜５５は、ｎチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化珪素にＰＨ３などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素にＢ２Ｈ６などの不純物気体を加えれば良い。一導電型を付与する不純物元素が添加された半導体膜５５は、微結晶半導体膜、または非晶質半導体で形成することができる。一導電型を付与する不純物元素が添加された半導体膜５５は２ｎｍ以上５０ｎｍ以下の厚さで形成する。一導電型を付与する不純物元素が添加された半導体膜の膜厚を、薄くすることでスループットを向上させることができる。
次に、一導電型を付与する不純物元素が添加された半導体膜５５上にレジストマスク５６を形成する。
レジストマスク５６は、フォトリソグラフィ技術により形成する。ここでは、第２のフォトマスクを用いて、一導電型を付与する不純物元素が添加された半導体膜５５上に塗布されたレジストを露光現像して、レジストマスク５６を形成する。
次に、レジストマスク５６を用いてドナーとなる不純物元素を含む微結晶半導体膜５７、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５３、バッファ層５４、及び一導電型を付与する不純物が添加された半導体膜５５をエッチングし分離して、図９（Ｃ）に示すように、ドナーとなる不純物元素を含む微結晶半導体膜６１、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５８、バッファ層６２、及び一導電型を付与する不純物が添加された半導体膜６３を形成する。この後、レジストマスク５６を除去する。なお、図９（Ｃ）（レジストマスク５６は除く。）は、図１２（Ａ）のＡ−Ｂの断面図に相当する。
ドナーとなる不純物元素を含む微結晶半導体膜６１、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５８、バッファ層６２の端部側面が傾斜していることにより、微結晶半導体膜６１と、バッファ層６２上に形成されるソース領域及びドレイン領域との距離が離れるため、当該ソース領域及びドレイン領域と微結晶半導体膜６１との間にリーク電流が生じること防止することが可能である。また、後に形成される配線と、微結晶半導体膜６１との間にリーク電流が生じるのを防止することが可能である。微結晶半導体膜６１、微結晶半導体膜５８及びバッファ層６２の端部側面の傾斜角度は、３０°〜９０°、好ましくは４５°〜８０°である。このような角度とすることで、段差形状による配線の段切れを防ぐことができる。
次に、図１０（Ａ）に示すように、一導電型を付与する不純物が添加された半導体膜６３及びゲート絶縁膜５２ｂ上に導電膜６５ａ〜６５ｃを形成し、導電膜６５ａ〜６５ｃ上にレジストマスク６６を形成する。導電膜６５ａ〜６５ｃは、スパッタリング法、ＣＶＤ法、印刷法、液滴吐出法、蒸着法等を用いて形成する。ここでは、導電膜としては、導電膜６５ａ〜６５ｃの３層が積層した構造の導電膜を示し、導電膜６５ａ、６５ｃにモリブデン膜、導電膜６５ｂにアルミニウム膜を用いた積層導電膜や、導電膜６５ａ、６５ｃにチタン膜、導電膜６５ｂにアルミニウム膜を用いた積層導電膜を示す。導電膜６５ａ〜６５ｃは、スパッタリング法や真空蒸着法で形成する。
レジストマスク６６は、レジストマスク５６と同様に形成することができる。
次に、図１０（Ｂ）に示すように、導電膜６５ａ〜６５ｃの一部をエッチングし、一対の配線７１ａ〜７１ｃ（ソース電極及びドレイン電極として機能する。）を形成する。ここでは、第３のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスク６６を用いて、導電膜６５ａ〜６５ｃをウエットエッチングすると、導電膜６５ａ〜６５ｃの端部が選択的にエッチングされる。この結果、導電膜が等方的にエッチングされるため、レジストマスク６６より面積の小さい配線７１ａ〜７１ｃを形成することができる。
次に、レジストマスク６６を用いて一導電型を付与する不純物元素が添加された半導体膜６３をエッチングし分離する。この結果、図１０（Ｃ）に示すような、一対のソース領域及びドレイン領域として機能する半導体膜７２を形成することができる。なお、当該エッチング工程において、バッファ層６２もエッチングすることで、一対のバッファ層７３を形成する。このとき、一対のバッファ層７３が形成されるように、若干、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５８をオーバーエッチングしてもよい。この場合、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５８に凹部が形成される。この後、レジストマスク６６を除去する。
次に、露出しているバッファ層及びＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５８にダメージが入らず、且つ該バッファ層に対するエッチングレートが低い条件でドライエッチングしてもよい。この工程により、ソース領域及びドレイン領域間のバッファ層上のエッチング残渣物、レジストマスクの残渣、及びレジストマスクの除去に用いる装置内の汚染源を除去することが可能であり、ソース領域及びドレイン領域間の絶縁を確実なものとすることができる。この結果、薄膜トランジスタのリーク電流を低減することが可能であり、オフ電流が小さく、耐圧の高い薄膜トランジスタを作製することが可能である。なお、エッチングガスには例えば塩素を含むガス、フッ素を含むガス等を用いればよい。
なお、図１０（Ｃ）（レジストマスク６６は除く。）は、図１２（Ｂ）のＡ−Ｂの断面図に相当する。図１２（Ｂ）に示すように、ソース領域及びドレイン領域として機能する半導体膜７２の端部は、配線７１ｃの端部の外側に位置することが分かる。また、バッファ層７３の端部は配線７１ｃ及びソース領域及びドレイン領域として機能する半導体膜７２の端部の外側に位置する。また、一対の配線７１ａ〜７１ｃの一方は一対の配線７１ａ〜７１ｃの他方を囲む形状（具体的には、Ｕ字型、Ｃ字型）である。このため、キャリアが移動する領域の面積を増加させることが可能であるため、電流量を増やすことが可能であり、薄膜トランジスタの面積を縮小することができる。また、ゲート電極上において、微結晶半導体膜、配線が重畳されているため、ゲート電極の凹凸の影響が少なく、被覆率の低減及びリーク電流の発生を抑制することができる。
以上の工程により、チャネルエッチ型の薄膜トランジスタ７４を形成することができる。
次に、図１１（Ａ）に示すように、配線７１ａ〜７１ｃ、ソース領域及びドレイン領域として機能する半導体膜７２、一対のバッファ層７３、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５８、及びゲート絶縁膜５２ｂ上に保護絶縁膜７６を形成する。保護絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂと同様に形成することができる。なお、保護絶縁膜７６は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。また、保護絶縁膜７６に窒化珪素膜を用いることで、一対のバッファ層７３及びＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５８中の酸素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることができ、バッファ層７３の酸化を防止することができる。
次に、図１１（Ｂ）に示すように、保護絶縁膜７６に第４のフォトマスクを用いて形成したレジストマスクを用いて保護絶縁膜７６の一部をエッチングしてコンタクトホールを形成し、当該コンタクトホールにおいて配線７１ｃに接する画素電極７７を形成する。なお、図１１（Ｂ）は、図１２（Ｃ）のＡ−Ｂの断面図に相当する。
画素電極７７は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ＩＴＯ、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、画素電極７７として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
ここでは、画素電極７７としては、スパッタリング法によりＩＴＯを成膜した後、ＩＴＯ上にレジストを塗布する。次に、第５のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてＩＴＯをエッチングして画素電極７７を形成する。
以上により、薄膜トランジスタ、及び表示装置に用いることが可能な素子基板を形成することができる。
次に、図６（Ａ）に示す薄膜トランジスタの作製工程について、以下に示す。
図９（Ａ）に示す工程と同様に、基板５０上にゲート電極５１を形成し、ゲート電極５１上に、ゲート絶縁膜５２ａを形成する。
次に、図１７に示すように、ゲート絶縁膜５２ａ上にドナーとなる不純物元素を含むゲート絶縁膜５９ｂを形成し、当該ゲート絶縁膜５９上に、シリコン、またはゲルマニウムを含む堆積性ガス及び水素を用いてプラズマＣＶＤ法によりドナーとなる不純物元素を含む微結晶半導体膜５７を形成する。
次に、図４（Ａ）に示す薄膜トランジスタの作製工程について、以下に示す。
図９（Ａ）に示す工程と同様に、基板５０上にゲート電極５１を形成する。
次に、プラズマＣＶＤ装置の反応室内に、ドナーとなる不純物元素を含む膜を保護膜として形成した後、反応室内に基板５０を搬入し、図１４に示すように、ゲート電極５１上にドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂ及びドナーとなる不純物元素を含む微結晶半導体膜５７を堆積する。この場合、反応室内を真空にすると、更にはプラズマを発生させることにより、反応室内に形成された保護膜からドナーとなる不純物元素が反応室内に脱離される。また、当該脱離したドナーとなる不純物元素を取り込みつつ、ゲート絶縁膜及び微結晶半導体膜を形成するため、ゲート電極上にドナーとなる不純物元素を含むゲート絶縁膜と、ドナーとなる不純物元素を含む微結晶半導体膜を形成することができる。
以下に、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂ及び微結晶半導体膜５７の形成方法として、代表例としてリンを含む窒化珪素膜、リンを含む酸化窒化珪素膜、及びリンを含む微結晶シリコン膜を成膜する工程について、図１３を参照して時系列的に説明する。
図１３は、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂ、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する工程を説明するタイムチャートであり、代表的な一例を示す。図１３の説明は反応室を大気圧から真空排気処理４４０から示されており、その後に行われるプレコート処理４５２、基板搬入４４２、ドナーとなる不純物元素を含むゲート絶縁膜５９ａを形成する成膜処理（１）４５３、真空排気処理４４４、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂを形成する成膜処理（２）４５４、真空排気処理４４６、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する成膜処理（３）４５５、基板搬出４４９の各処理が時系列的に示されている。
プレコート処理４５２において、プラズマＣＶＤ装置の反応室内に、ドナーとなる不純物元素を含むゲート絶縁膜と同様または類似の組成の膜を保護膜としてプレコートする。ここでは、０．００１％〜１％のフォスフィン（水素希釈またはシラン希釈）と、シリコン、またはゲルマニウムを含む堆積性ガス、ここではシランと、水素と、更にはアンモニア、一酸化二窒素、窒素のいずれか一つまたは複数とを反応室内に導入し混合して、高周波電力を印加して発生させたグロー放電プラズマにより、リンを含む酸化窒化珪素膜、リンを含む酸化珪素膜、リンを含む窒化珪素膜、またはリンを含む窒化酸化珪素膜を形成する。この結果、ゲート絶縁膜中に反応室を構成する金属を不純物として取り込んでしまうのを防ぐことができると共に、ドナーとなる不純物元素を後に形成されるゲート絶縁膜、微結晶半導体膜等に添加することができる。
基板搬入４４２において、反応室に接続されるロードロック室から基板が反応室に搬入される。また、基板搬入の前後において、反応室内の圧力を真空排気するが、そのときに、反応室にプレコートされた保護膜からドナーとして機能する不純物元素が反応室内に解離する。
ドナーとなる不純物元素を含むゲート絶縁膜５９ａを形成する成膜処理（１）４５３は、原料ガス、ここでは、水素と、シランと、アンモニアとを混合し、グロー放電プラズマにより、窒化珪素膜を堆積させると、反応室内に解離されたドナーとなる不純物元素、ここでは、リンを取り込みながら窒化珪素膜が堆積される。また、グロー放電プラズマが反応室の内壁まで広がると、上記原料ガスに加え、反応室内にプレコートされた保護膜からもドナーとなる不純物元素、ここではリンが解離する。このため、リンを含む窒化珪素膜を形成することができる。なお、上記の原料ガスの他に窒素を反応室内に導入してもよい。ドナーとなる不純物元素を含むゲート絶縁膜５９ａが成膜されたら、上記原料ガスの導入をやめ、電源をオフにして、プラズマを停止する。
真空排気処理４４４において、反応室内を所定の真空度まで真空排気する。
ドナーとなる不純物元素を含むゲート絶縁膜５９ｂを形成する成膜処理（２）４５４は、原料ガス、ここでは、水素と、シランと、一酸化二窒素とを導入して混合し、高周波電力を印加して発生させたグロー放電プラズマにより、酸化窒化珪素膜を堆積させると、反応室内に解離されたドナーとなる不純物元素、ここでは、リンを取り込みながら酸化窒化珪素膜が堆積される。ドナーとなる不純物元素を含むゲート絶縁膜５９ｂが成膜されたら、上記原料ガスの導入をやめ、電源をオフにして、プラズマを停止する。
真空排気処理４４６において、反応室内を所定の真空度まで真空排気する。
ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する成膜処理（３）４５５は、反応室内において、シリコンまたはゲルマニウムを含む堆積性ガス、ここではシランと、水素及び／又は希ガスとを導入して混合し、高周波電力を印加して発生させたグロー放電プラズマにより、微結晶シリコン膜を形成する。シランは水素及び／又は希ガスで１０倍から２０００倍に希釈される。そのため多量の水素及び／又は希ガスが必要とされる。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃で行う。この際、グロー放電プラズマが反応室の内壁まで広がると、上記原料ガスに加え、反応室内にプレコートされた保護膜からもドナーとなる不純物元素、ここではリンが解離する。このため、反応室内に解離されたドナーとなる不純物元素を取り込みつつ堆積するため、、ここではリンを含む微結晶半導体膜が形成される。この結果、半導体膜堆積初期段階において非晶質半導体が形成されず、ゲート絶縁膜５９ｂに対して法線方向に結晶が成長し、柱状の微結晶半導体が並んだ、結晶性の高い微結晶半導体膜を形成することができる。また、導電性の高いドナーとなる不純物元素を含む微結晶半導体膜を形成することができる。また、この際、エッチング作用のある水素、シリコン、ゲルマニウム等のフッ化物またはフッ素を原料ガスの一部として用いると、微結晶半導体膜を形成する際に形成される非晶質半導体を選択的にエッチングして、さらに微結晶化率を高めることが可能であり、ゲート絶縁膜との界面における結晶性を高めることができる。
本形態では、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂ、ドナーとなる不純物元素を含む微結晶半導体膜５７が形成されることを特徴とする。ドナーとなる不純物元素のピーク濃度は、６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
基板搬出４４９において、反応室から反応室に接続されるロードロック室へ基板を搬出する。このときの反応室の圧力はロードロック室と同じ圧力となる。
次に、図９（Ｂ）に示すように、ドナーとなる不純物元素を含む微結晶半導体膜５７上にバッファ層５４、及び一導電型を付与する不純物元素が添加された半導体膜５５、レジストマスク５６を形成する。次に、図９（Ｃ）乃至図１０の工程を経て、図４（Ａ）に示すような薄膜トランジスタを作製することができる。また、こののち、図１１に示す工程を経て、表示装置に用いることが可能な素子基板を形成することができる。
なお、ドナーとなる不純物元素を有する微結晶半導体膜５７及びバッファ層５４の間にＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜を形成した後、図９（Ｂ）乃至図１０の工程を経て、薄膜トランジスタを作製することができる。また、こののち、図１１に示す工程を経て、表示装置に用いることが可能な素子基板を形成することができる。
次に、図４（Ａ）に示す薄膜トランジスタの他の作製工程について、以下に示す。
図１５は、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂ、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する工程を説明するタイムチャートであり、代表的な一例を示す。図１５の説明はプラズマＣＶＤ装置の反応室を大気圧から真空排気処理４４０から示されており、その後に行われるプレコート処理４４１、基板搬入４４２、フラッシュ処理４４７、ドナーとなる不純物元素を含むゲート絶縁膜５９ａを形成する成膜処理（１）４５６、真空排気処理４４４、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂを形成する成膜処理（２）４５７、真空排気処理４４６、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する成膜処理（３）４４８、基板搬出４４９の各処理が時系列的に示されている。
なお、プレコート処理４４１、基板搬入４４２、真空排気処理４４４、真空排気処理４４６、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する成膜処理（３）４４８、及び基板搬出４４９は、図８に示す工程と同様であり、基板搬入４４２及び真空排気処理４４６の間にフラッシュ処理４４７、ドナーとなる不純物元素を含むゲート絶縁膜５９ａを形成する成膜処理（１）４５６、真空排気処理４４４、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂを形成する成膜処理（２）４５７が入る。
フラッシュ処理４４７は、反応室内にドナーとなる不純物元素を含む気体を導入し、基板５０、ゲート電極５１表面、さらには、反応室の内壁にドナーとなる不純物元素を吸着させる。ここでは、０．００１％〜１％のフォスフィン（水素希釈またはシラン希釈）を反応室内に導入する。なお、ドナーとなる不純物を含む気体のほかに、破線４６２で示すように、水素を反応室に導入してもよい。また、破線４６１で示すようにシリコン、またはゲルマニウムを含む堆積性ガスを反応室内に導入してもよい。シリコン、またはゲルマニウムを含む堆積性ガスを反応室に導入することで、反応室の酸素、窒素、フッ素などの不純物を反応室外へ排出することが可能であり、成膜する膜への汚染を防ぐことができる。
ドナーとなる不純物元素を含むゲート絶縁膜５９ａを形成する成膜処理（１）４５６は、原料ガス、ここでは、水素と、シランと、アンモニアとを混合し、高周波電力を印加して発生させたグロー放電プラズマにより、窒化珪素膜を堆積する。なお、上記の原料ガスの他に窒素を反応室内に導入してもよい。この際、基板５０またはゲート電極５１、さらには反応室の内壁の表面に吸着されたドナーとなる不純物元素、ここではリンを取り込みながら窒化珪素膜が堆積されるため、リンを含む窒化珪素膜を形成することができる。ドナーとなる不純物元素を含むゲート絶縁膜５９ａが成膜されたら、上記原料ガスの導入をやめ、電源をオフにして、プラズマを停止する。
真空排気処理４４４において、反応室内を所定の真空度まで真空排気する。
ドナーとなる不純物元素を含むゲート絶縁膜５９ｂを形成する成膜処理（２）４５７は、原料ガス、ここでは、水素と、シランと、一酸化二窒素とを混合し、高周波電力を印加して発生させたグロー放電プラズマにより、酸化窒化珪素膜を形成する。この際、ドナーとなる不純物元素を含むゲート絶縁膜５９ａの表面に析出するドナーとなる不純物元素、さらには反応室の内壁の表面に吸着されたドナーとなる不純物元素、ここではリンを取り込みながら酸化窒化珪素膜が堆積されるため、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂとして、リンを含む酸化窒化珪素膜を形成することができる。ドナーとなる不純物元素を含むゲート絶縁膜５９ｂが成膜されたら、上記原料ガスの導入をやめ、電源をオフにして、プラズマを停止する。
真空排気処理４４６において、反応室内を所定の真空度まで真空排気する。
なお、ここでは、フラッシュ処理４４７をした後、ドナーとなる不純物元素を含むゲート絶縁膜５９ａを成膜する成膜処理（１）４５６を行ったが、これらの工程の代わりに、フラッシュ処理４４７をせず、シリコンまたはゲルマニウムを含む堆積性ガスと、アンモニアとともに、図１５の破線４６３、４６４で示すようにドナーとなる不純物元素を含む気体を導入して混合し、高周波電力を印加して発生させたグロー放電プラズマにより、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂを形成することもできる。
次に、図９（Ａ）に示すように、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する。次に、図９（Ｂ）に示すように、ドナーとなる不純物元素を含む微結晶半導体膜５７上にバッファ層及び一導電型を付与する不純物元素が添加された半導体膜を形成する。なお、この際、エッチング作用のある水素、シリコン、ゲルマニウム等のフッ化物またはフッ素を原料ガスの一部として用いると、微結晶半導体膜を形成する際に形成される非晶質半導体を選択的にエッチングして、さらに微結晶化率を高めることが可能であり、ゲート絶縁膜との界面における結晶性を高めることができる。
本形態では、ドナーとなる不純物元素を含むゲート絶縁膜５９ａ、５９ｂ、微結晶半導体膜５７が形成されことを特徴とする。ドナーとなる不純物元素のピーク濃度は、６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
次に、図９（Ｃ）乃至図１０の工程を経て、図４（Ａ）に示すような薄膜トランジスタを作製することができる。また、こののち、図１１に示す工程を経て、表示装置に用いることが可能な素子基板を形成することができる。
なお、ドナーとなる不純物元素を有する微結晶半導体膜５７及びバッファ層５４の間にＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜を形成した後、図９（Ｂ）乃至図１０の工程を経て、薄膜トランジスタを作製することができる。また、こののち、図１１に示す工程を経て、表示装置に用いることが可能な素子基板を形成することができる。
次に、図６（Ａ）に示す薄膜トランジスタの作製工程について、以下に示す。
以下に、ゲート絶縁膜５２ａ、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂ、及びドナーとなる不純物元素を含む微結晶半導体膜５７を形成する方法として、代表例として、窒化珪素膜、リンを含む酸化窒化珪素膜、及びリンを含む微結晶シリコン膜をそれぞれ成膜する工程について、図１６を参照して時系列的に説明する。
図１６は、ゲート絶縁膜５２ａ、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂ、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する工程を説明するタイムチャートであり、代表的な一例を示す。図１６の説明は反応室を大気圧から真空排気処理４４０から示されており、その後に行われるプレコート処理４４１、基板搬入４４２、ゲート絶縁膜５２ａを形成する成膜処理（１）４４３、真空排気処理４４４、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂを形成する成膜処理（２）４５０、真空排気処理４４６、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する成膜処理（３）４５１、基板搬出４４９の各処理が時系列的に示されている。
なお、プレコート処理４４１、基板搬入４４２、ゲート絶縁膜５２ａを形成する成膜処理（１）４４３、真空排気処理４４４、真空排気処理４４６、基板搬出４４９は、図８に示す工程と同様であり、真空排気処理４４４及び基板搬出４４９の間にドナーとなる不純物元素を含むゲート絶縁膜５９ｂを形成する成膜処理（２）４５０、真空排気処理４４６、真空排気処理４４６、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する成膜処理（３）４５１が入る。
ドナーとなる不純物元素を含むゲート絶縁膜５９ｂを形成する成膜処理（２）４５０は、ゲート絶縁膜を形成する原料ガスに、ドナーとなる不純物元素を含む気体を導入する。ここでは、シランと、一酸化二窒素と、０．００１％〜１％のフォスフィン（水素希釈またはシラン希釈）を反応室内に導入して混合し、高周波電力を印加して発生させたグロー放電プラズマにより、リンを含む酸化窒化珪素膜を形成する。ドナーとなる不純物元素を含むゲート絶縁膜５９ｂが成膜されたら、上記原料ガスの導入をやめ、電源をオフにして、プラズマを停止する。
ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する成膜処理（３）４５１は、反応室内において、シリコンまたはゲルマニウムを含む堆積性ガス、ここではシランと、水素及び／又は希ガスとを混合し、グロー放電プラズマにより、微結晶シリコン膜を形成する。シランは水素及び／又は希ガスで１０倍から２０００倍に希釈される。そのため多量の水素及び／又は希ガスが必要とされる。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃で行う。微結晶半導体膜５７が形成されたら、上記原料ガスの導入をやめ、電源をオフにして、プラズマを停止する。
ドナーとなる不純物元素を含むゲート絶縁膜５９ｂを形成した後、反応室内にドナーとなる不純物元素が残留した状態で、上記微結晶半導体膜５７の成膜条件で形成することで、ドナーとなる不純物元素を含む微結晶半導体膜を堆積することができる。なお、この際、エッチング作用のある気体、代表的には水素、シリコン、ゲルマニウム等のフッ化物またはフッ素を原料ガスの一部として用いると、微結晶半導体膜を形成する際に形成される非晶質半導体を選択的にエッチングして、さらに微結晶化率を高めることが可能であり、ゲート絶縁膜との界面における結晶性を高めることができる。
次に、バッファ層を成膜した後、図９（Ｃ）乃至図１０の工程を経ることで、図６（Ａ）に示すような、ゲート電極５１上に、ゲート絶縁膜５２ａ、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂが形成され、当該ゲート絶縁膜５９ｂ上に、ドナーとなる不純物元素を含む微結晶半導体膜６１が形成され、当該微結晶半導体膜６１上に一対のバッファ層が形成さる薄膜トランジスタを作製することができる。また、この後、図１１に示す工程を経て、表示装置に用いることが可能な素子基板を形成することができる。
なお、ドナーとなる不純物元素を有する微結晶半導体膜５７及びバッファ層５４の間にＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜を形成した後、図９（Ｂ）乃至図１０の工程を経て、薄膜トランジスタを作製することができる。また、こののち、図１１に示す工程を経て、表示装置に用いることが可能な素子基板を形成することができる。
次に、上記とは異なる薄膜トランジスタの作製工程について、以下に示す。
図９（Ａ）に示すように、基板５０上にゲート電極５１を形成し、ゲート電極５１上に、ゲート絶縁膜５２ａを形成する。
次に、図１７に示すように、ゲート絶縁膜５２ａ上にドナーとなる不純物元素を含むゲート絶縁膜５９ｂを形成し、ゲート絶縁膜５９ｂ上に、シリコン、またはゲルマニウムを含む堆積性ガス及び水素を用いてプラズマＣＶＤ法によりドナーとなる不純物元素を含む微結晶半導体膜５７を形成する。
以下に、ゲート絶縁膜５２ａ、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂ、及びドナーとなる不純物元素を含む微結晶半導体膜５７を形成する方法として、代表例として、窒化珪素膜、リンを含む酸化窒化珪素膜、及びリンを含む微結晶シリコン膜をそれぞれ成膜する工程について、図１８を参照して時系列的に説明する。
図１８は、ゲート絶縁膜５２ａ、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂ、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する工程を説明するタイムチャートであり、代表的な一例を示す。図１８の説明は反応室を大気圧から真空排気処理４４０から示されており、その後に行われるプレコート処理４４１、基板搬入４４２、ゲート絶縁膜５２ａを形成する成膜処理（１）４４３、真空排気処理４４４、フラッシュ処理４４７、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂを形成する成膜処理（２）４５７、真空排気処理４４６、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する成膜処理（３）４４８、基板搬出４４９の各処理が時系列的に示されている。
なお、プレコート処理４４１、基板搬入４４２、ゲート絶縁膜５２ａを形成する成膜処理（１）４４３、真空排気処理４４４、微結晶半導体膜５７を形成する成膜処理（３）４４８、基板搬出４４９は、図８に示す工程と同様であり、真空排気処理４４４及び微結晶半導体膜５７を形成する成膜処理（３）４４８の間に、フラッシュ処理４４７、ドナーとなる不純物元素を含むゲート絶縁膜５９ｂを形成する成膜処理（２）４５７、真空排気処理４４６が入る。
フラッシュ処理４４７は、反応室内にドナーとなる不純物元素を含む気体を導入し、ゲート絶縁膜５２ａ表面、さらには、反応室の内壁にドナーとなる不純物元素を吸着させる。ここでは、０．００１％〜１％のフォスフィン（水素希釈またはシラン希釈）を反応室内に導入する。なお、ドナーとなる不純物を含む気体のほかに、破線４６２で示すように、水素を反応室に導入してもよい。また、破線４６１で示すようにシリコン、またはゲルマニウムを含む堆積性ガスを反応室内に導入してもよい。
ドナーとなる不純物元素を含むゲート絶縁膜５９ｂを形成する成膜処理（２）４５７は、原料ガス、ここでは、水素と、シランと、一酸化二窒素とを混合し、高周波電力を印加して発生させたグロー放電プラズマにより、酸化窒化珪素膜を形成する。この際、ゲート絶縁膜５２ａの表面に析出するドナーとなる不純物元素、さらには反応室の内壁の表面に吸着されたドナーとなる不純物元素、ここではリンを取り込みながら酸化窒化珪素膜が堆積されるため、リンを含む酸化窒化珪素膜を形成することができる。ドナーとなる不純物元素を含むゲート絶縁膜５９ｂが成膜されたら、上記原料ガスの導入をやめ、電源をオフにして、プラズマを停止する。また、図１８に示すフラッシュ処理４４７を行わず、ゲート絶縁膜を形成する原料ガスと共に、図１８に示す破線４６３のようにドナーとなる不純物元素を含む気体を用いて、ドナーとなる不純物元素を有するゲート絶縁膜５９ｂを形成してもよい。
次に、図１７（Ａ）に示す、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する。なお、この際、エッチング作用のある水素、シリコン、ゲルマニウム等のフッ化物またはフッ素を原料ガスの一部として用いると、微結晶半導体膜を形成する際に形成される非晶質半導体を選択的にエッチングして、さらに微結晶化率を高めることが可能であり、ゲート絶縁膜との界面における結晶性を高めることができる。その後、バッファ層、一導電型を付与する不純物が添加された半導体膜を形成する。
次に、図９（Ｃ）乃至図１０の工程を経て、図６（Ａ）に示すような薄膜トランジスタを作製することができる。また、こののち、図１１に示す工程を経て、表示装置に用いることが可能な素子基板を形成することができる。
なお、ドナーとなる不純物元素を有する微結晶半導体膜５７及びバッファ層５４の間にＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜を形成した後、図９（Ｂ）乃至図１０の工程を経て、薄膜トランジスタを作製することができる。また、こののち、図１１に示す工程を経て、表示装置に用いることが可能な素子基板を形成することができる。
次に、図７（Ａ）に示す薄膜トランジスタの作製工程について、以下に示す。
図９（Ａ）に示す工程と同様に、基板５０上にゲート電極５１を形成する。次に、図２０に示すように、基板５０及びゲート電極５１上にゲート絶縁膜５２ａ、５２ｂ、及びドナーとなる不純物元素を含むゲート絶縁膜５９ｃを形成する。次に、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃ上に、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する。
１層目及び２層目のゲート絶縁膜５２ａ、５２ｂは、窒化珪素膜、窒化酸化珪素膜、酸化珪素膜、酸化窒化珪素膜をプラズマＣＶＤ法またはスパッタリング法により形成することができる。３層目のドナーとなる不純物元素を有するゲート絶縁膜５９ｃとしては、厚さ１ｎｍ〜５ｎｍ程度のリン、砒素、またはアンチモンを有する、窒化珪素膜または窒化酸化珪素膜を用いて形成することができる。
以下に、ゲート絶縁膜５２ａ、５２ｂ、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃ、及びドナーとなる不純物元素を含む微結晶半導体膜５７を形成する方法として、代表例として窒化珪素膜、酸化窒化珪素膜、リンを含む窒化珪素膜、及びリンを含む微結晶シリコン膜をそれぞれ成膜する工程について、図１９を参照して時系列的に説明する。
図１９は、ゲート絶縁膜５２ａ、５２ｂ、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃ、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する工程を説明するタイムチャートであり、代表的な一例を示す。図１９の説明は反応室を大気圧から真空排気処理４４０から示されており、その後に行われるプレコート処理４４１、基板搬入４４２、ゲート絶縁膜５２ａを形成する成膜処理（１）４４３、真空排気処理４４４、ゲート絶縁膜５２ｂを形成する成膜処理（２）４４５、真空排気処理４４６、フラッシュ処理４４７、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃを形成する成膜処理（４）４５８、真空排気処理４５９、微結晶半導体膜５７を形成する成膜処理（３）４４８、基板搬出４４９の各処理が時系列的に示されている。
なお、プレコート処理４４１、基板搬入４４２、ゲート絶縁膜５２ａを形成する成膜処理（１）４４３、真空排気処理４４４、ゲート絶縁膜５２ｂを形成する成膜処理（２）４４５、真空排気処理４４６、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する成膜処理（３）４４８、基板搬出４４９は、図８に示す工程と同様であり、真空排気処理４４６及び微結晶半導体膜５７を形成する成膜処理（３）４４８の間に、フラッシュ処理４４７、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃを形成する成膜処理（２）４５８、真空排気処理４５９が入る。
フラッシュ処理４４７は、反応室内にドナーとなる不純物元素を含む気体を導入し、ゲート絶縁膜５２ｂ表面、さらには、反応室の内壁にドナーとなる不純物元素を吸着させる。ここでは、０．００１％〜１％のフォスフィン（水素希釈またはシラン希釈）を反応室内に導入する。なお、ドナーとなる不純物を含む気体のほかに、破線４６２で示すように、水素を反応室に導入してもよい。また、破線４６１で示すようにシリコン、またはゲルマニウムを含む堆積性ガスを反応室内に導入してもよい。
ドナーとなる不純物元素を含むゲート絶縁膜５９ｃを形成する成膜処理（２）４５８は、ゲート絶縁膜の原料ガス、ここでは、水素と、シランと、一酸化二窒素とを導入して混合し、高周波電力を印加して発生させたグロー放電プラズマにより、窒化珪素膜を形成する。この際、ゲート絶縁膜５２ｂの表面に析出するドナーとなる不純物元素、さらには反応室の内壁の表面に吸着されたドナーとなる不純物元素、ここではリンを取り込みながら窒化珪素膜が堆積されるため、リンを含む窒化珪素膜を形成することができる。ドナーとなる不純物元素を含むゲート絶縁膜５９ｃが成膜されたら、上記原料ガスの導入をやめ、電源をオフにして、プラズマを停止する。
真空排気処理４５９において、反応室内を所定の真空度まで真空排気する。
この後、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃ上に、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する。
なお、ドナーとなる不純物元素を含むゲート絶縁膜５９ｃの形成方法として、フラッシュ処理４４７を行った後、ゲート絶縁膜５２ｂに対し、高密度プラズマを用いて窒化処理して、ゲート絶縁膜５２ｂの表面にドナーとなる不純物元素を含む窒化珪素層を形成することができる。高密度プラズマは、高い周波数のマイクロ波、たとえば２．４５ＧＨｚを使うことによって生成される。低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、従来のプラズマ処理に比べプラズマダメージが少なく欠陥が少ない層を形成することができる。また、ゲート絶縁膜５２ｂの表面の粗さが小さくできるため、キャリア移動度を大きくすることができる。
また、図１９に示すフラッシュ処理４４７を行わず、ゲート絶縁膜を形成する原料ガスと共に、図１９に示す破線４６３のようにドナーとなる不純物元素を含む気体を用いて、ドナーとなる不純物元素を有するゲート絶縁膜５９ｃを形成してもよい。
さらに、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する際、エッチング作用のある水素、シリコン、ゲルマニウム等のフッ化物またはフッ素を原料ガスの一部として用いると、微結晶半導体膜を形成する際に形成される非晶質半導体を選択的にエッチングして、さらに微結晶化率を高めることが可能であり、ゲート絶縁膜との界面における結晶性を高めることができる。
この後、図１１（Ｂ）乃至図１２の工程を経て、図７（Ａ）に示す薄膜トランジスタを作製することができる。
なお、ドナーとなる不純物元素を有する微結晶半導体膜５７及びバッファ層５４の間にＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜を形成した後、図９（Ｂ）乃至図１０の工程を経て、薄膜トランジスタを作製することができる。また、こののち、図１１に示す工程を経て、表示装置に用いることが可能な素子基板を形成することができる。
なお、本実施の形態における工程においてグロー放電プラズマの生成は、１ＭＨｚから２０ＭＨｚ、代表的には１３．５６ＭＨｚの高周波電力、または２０ＭＨｚより大きく１２０ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には２７．１２ＭＨｚ、６０ＭＨｚを印加することで行われる。さらには、または１２０ＭＨｚより大きく３ＧＨｚまでのＵＨＦ帯、代表的には周波数が１ＧＨｚ、または２．４５ＧＨｚのマイクロ波を印加することで行われる。
また、微結晶半導体膜の成膜処理においては、シラン及び水素の他、反応ガスに希ガスとしてヘリウムを加えても良い。ヘリウムは２４．５ｅＶとすべての気体中で最も高いイオン化エネルギーを持ち、そのイオン化エネルギーよりも少し低い、約２０ｅＶの準位に準安定状態があるので、放電持続中においては、イオン化にはその差約４ｅＶしか必要としない。そのため放電開始電圧も全ての気体中最も低い値を示す。このような特性から、ヘリウムはプラズマを安定的に維持することができる。また、均一なプラズマを形成することができるので、微結晶シリコン膜を堆積する基板の面積が大きくなってもプラズマ密度の均一化を図る効果を奏する。
本実施の形態で作製する薄膜トランジスタは、ゲート絶縁膜または微結晶半導体膜のいずれか一方、もしくはその両方にドナーとなる不純物元素が含まれるため、微結晶半導体膜はゲート絶縁膜との界面における結晶性が高いとともに、微結晶半導体膜の結晶性が向上する。このため、微結晶半導体膜を用いた薄膜トランジスタは、非晶質半導体膜や従来の微結晶半導体膜を用いた薄膜トランジスタと比較して電界効果移動度が高く、またオン電流も高い。このため、表示素子のスイッチングとして、チャネル形成領域が微結晶半導体膜で形成される薄膜トランジスタを用いることで、チャネル形成領域の面積、即ち薄膜トランジスタの面積を縮小することが可能である。このため、一画素あたりに示す薄膜トランジスタの面積が小さくなり、画素の開口率を高めることが可能である。この結果、解像度の高い表示装置を作製することができる。
また、本実施の形態で作製する薄膜トランジスタのチャネル形成領域は、微結晶半導体膜で形成されているため、非晶質半導体膜を用いて作成したチャネル形成領域と比較して抵抗率が低い。このため、微結晶半導体膜５７を用いた薄膜トランジスタは、電流電圧特性を示す曲線の立ち上がり部分の傾きが急峻となり、スイッチング素子としての応答性が優れ、高速動作が可能となる。また、薄膜トランジスタのチャネル形成領域に当該微結晶半導体膜を用いることで、薄膜トランジスタの閾値電圧の変動を抑制することが可能である。このため、電気特性のばらつきの少ない表示装置を作製することができる。
さらには、本実施の形態で作製する薄膜トランジスタは、チャネル形成領域である微結晶半導体膜とソース領域及びドレイン領域である一導電型を付与する不純物元素が添加された半導体膜の間に、一対のバッファ層として、抵抗率の高い非晶質半導体膜を用いて形成する。オフ電流は微結晶半導体膜及び当該一対のバッファ領域を流れるが、一対のバッファ層は高抵抗領域であるため、オフ電流を抑えることができる。
次に、上記反応室が適用されるプラズマＣＶＤ装置の一例として、ゲート絶縁膜、微結晶半導体膜の成膜に適した構成の一例を示す。
図２１は複数の反応室を備えたマルチ・チャンバ・プラズマＣＶＤ装置の一例を示す。この装置は共通室４２３と、ロード／アンロード室４２２、第１反応室４００ａ、第２反応室４００ｂ、第３反応室４００ｃ、第４反応室４００ｄを備えた構成となっている。ロード／アンロード室４２２のカセットに装填される基板は、共通室４２３の搬送機構４２６によって各反応室に搬出入される枚葉式の構成である。共通室４２３と各室の間にはゲートバルブ４２５が備えられ、各反応室で行われる処理が、相互に干渉しないように構成されている。
各反応室は形成する薄膜の種類によって区分されている。例えば、第１反応室４００ａはゲート絶縁膜などの絶縁膜を成膜し、第２反応室４００ｂはチャネルを形成する微結晶半導体膜を成膜し、第３反応室４００ｃはバッファ層を成膜し、第４反応室４００ｄはソース及びドレインを形成する一導電型を付与する不純物元素が添加された半導体膜を成膜する反応室として充当される。勿論、反応室の数はこれに限定されるわけではなく、必要に応じて任意に増減することができる。また、一の反応室で一の膜を成膜するようにしても良いし、一の反応室で複数の膜を成膜するように構成しても良い。
各反応室には排気手段としてターボ分子ポンプ４１９とドライポンプ４２０が接続されている。排気手段はこれらの真空ポンプの組み合わせに限定されるものではなく、概略１０−１Ｐａから１０−５Ｐａの真空度にまで排気できるものであれば他の真空ポンプを適用することができる。排気手段と各反応室との間にはバタフライバルブ４１７が設けられており、これによって真空排気を遮断させることができ、コンダクタンスバルブ４１８によって排気速度を制御して、それぞれの反応室の圧力を調節することができる。
なお、微結晶半導体膜を形成する第２反応室４００ｂは超高真空まで真空排気するものとして、クライオポンプ４２１を連結してもよい。クライオポンプ４２１を用いることで、反応室の圧力を１０−５Ｐａよりも低い圧力の超高真空とすることができる。本実施の形態では、反応室内を１０−５Ｐａよりも低い圧力の超高真空とすることで、微結晶半導体膜中の酸素濃度の低減に効果的である。この結果、微結晶半導体膜に含まれる酸素の濃度を１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。微結晶半導体膜中の酸素濃度を低減することで、膜中の欠陥を低減し、結晶性を高めることが可能となるため、キャリアの移動度を向上させることが可能である。
ガス供給手段４０８はシランに代表される半導体材料ガス若しくは希ガスなどプロセスに用いるガスが充填されるシリンダ４１０、ストップバルブ４１２、マスフローコントローラ４１３などで構成されている。ガス供給手段４０８ｇは第１反応室４００ａに接続され、ゲート絶縁膜を成膜するためのガスを供給する。ガス供給手段４０８ｉは第２反応室４００ｂに接続され、微結晶半導体膜のガスを供給する。ガス供給手段４０８ｂは第３反応室４００ｃに接続され、バッファ層用のガスを供給する。ガス供給手段４０８ｎは第４反応室４００ｄに接続され、例えばｎ型半導体膜用のガスを供給する。また、ドナーとなる不純物元素を含む気体の一つであるフォスフィンは、第１の反応室４００ａ、第２の反応室４００ｂにも接続され、ガスが供給される。ガス供給手段４０８ａはアルゴンを供給し、ガス供給手段４０８ｆは反応室内のクリーニングに用いるエッチングガスを供給する系統であり、これらは各反応室共通のラインとして構成されている。
各反応室にはプラズマを形成するための高周波電力供給手段が連結されている。高周波電力供給手段は高周波電源４０４と整合器４０６が含まれる。
各反応室は形成する薄膜の種類によって使い分けることが可能である。それぞれの薄膜は最適な成膜温度があるので、反応室を個別に分けておくことで成膜温度を管理することが容易となる。さらに、同じ膜種を繰り返し成膜することができるので、前に形成された膜に起因する残留不純物の影響を排除することができる。特に、微結晶半導体膜に含まれるドナーとなる不純物元素をバッファ層に混入させることを回避することができる。この結果、バッファ層のドナーとなる不純物元素の濃度を低減することが可能であり、薄膜トランジスタのオフ電流を低減することが可能である。
なお、同一反応室内において、微結晶半導体膜、バッファ層、一導電型を付与する不純物元素が添加された半導体膜を連続的に形成してもよい。具体的には、ゲート絶縁膜が形成された基板を反応室に搬入し、そこで微結晶半導体膜、バッファ層、及び一導電型を付与する不純物元素が添加された半導体膜を連続的に成膜する。この後、反応室から基板を搬出した後、反応室内をフッ素ラジカル等でクリーニングする。しかしながら、反応室内をクリーニングしても、反応室内にはドナーとなる不純物元素が残留する場合がある。このような反応室に、ゲート絶縁膜が形成された基板を搬入し、微結晶半導体膜を形成すると、微結晶半導体膜中にドナーとなる不純物元素が含まれる。このため、ゲート絶縁膜との界面における結晶性が高く、ドナーとなる不純物元素を含む微結晶半導体膜を形成することができる。なお、バッファ層を形成する場合は、なるべく膜中のドナーとなる不純物元素の濃度を低減させたいため、反応室内にドナーとなる不純物元素が残存しないようにクリーニングを行う。
次に、上記形態とは異なる薄膜トランジスタの作製方法について、図２２乃至図２８を用いて説明する。ここでは、上記形態よりフォトマスク数を削減することが可能なプロセスを用いて薄膜トランジスタを作製する工程について示す。ここでは、図１（Ａ）に示す薄膜トランジスタの作製工程を示すが、図２、図３乃至図７に示す薄膜トランジスタの作製工程に以下の形態を適用することができる。
図１（Ａ）と同様に、基板５０上に導電膜を形成し、導電膜上にレジストを塗布し、第１のフォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて導電膜の一部をエッチングして、ゲート電極５１を形成する。次に、図２２（Ａ）に示すように、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂを形成する。図９（Ａ）と同様の工程により、ドナーとなる不純物元素を含む微結晶半導体膜５７を形成する。次に、当該微結晶半導体膜５７上に、微結晶半導体膜５３、バッファ層５４、一導電型を付与する不純物元素が添加された半導体膜５５、及び導電膜６５ａ〜６５ｃを順に形成する。次に、導電膜６５ｃ上にレジスト８０を塗布する。
レジスト８０は、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。
次に、第２のフォトマスクとして多階調マスク１５９を用いて、レジスト８０に光を照射して、レジスト８０を露光する。
ここで、多階調マスク１５９を用いた露光について、図２３を用いて説明する。
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つのレベルで露光を行うことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、フォトマスクの枚数を削減することが可能である。
多階調マスクの代表例としては、図２３（Ａ）に示すようなグレートーンマスク１５９ａ、図２３（Ｃ）に示すようなハーフトーンマスク１５９ｂがある。
図２３（Ａ）に示すように、グレートーンマスク１５９ａは、透光性を有する基板１６３及びその上に形成される遮光部１６４並びに回折格子１６５で構成される。遮光部１６４においては、光の透過率が０％である。一方、回折格子１６５はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。なお、回折格子１６５は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。
透光性を有する基板１６３は、石英等の透光性を有する基板を用いることができる。遮光部１６４及び回折格子１６５は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
グレートーンマスク１５９ａに露光光を照射した場合、図２３（Ｂ）に示すように、遮光部１６４においては、光透過率１６６は０％であり、遮光部１６４及び回折格子１６５が設けられていない領域では光透過率１６６は１００％である。また、回折格子１６５においては、１０〜７０％の範囲で調整可能である。回折格子１６５における光の透過率の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
図２３（Ｃ）に示すように、ハーフトーンマスク１５９ｂは、透光性を有する基板１６３及びその上に形成される半透過部１６７並びに遮光部１６８で構成される。半透過部１６７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部１６８は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
ハーフトーンマスク１５９ｂに露光光を照射した場合、図２３（Ｄ）に示すように、遮光部１６８においては、光透過率１６９は０％であり、遮光部１６８及び半透過部１６７が設けられていない領域では光透過率１６９は１００％である。また、半透過部１６７においては、１０〜７０％の範囲で調整可能である。半透過部１６７に於ける光の透過率の調整は、半透過部１６７の材料により調整により可能である。
多階調マスクを用いて露光した後、現像することで、図２２（Ｂ）に示すように、膜厚の異なる領域を有するレジストマスク８１を形成することができる。
次に、レジストマスク８１により、ドナーとなる不純物元素を含む微結晶半導体膜５７、微結晶半導体膜５３、バッファ層５４、一導電型を付与する不純物元素が添加された半導体膜５５、及び導電膜６５ａ〜６５ｃをエッチングし分離する。この結果、図２４（Ａ）に示すような、ドナーとなる不純物元素を含む微結晶半導体膜６１、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５８、バッファ層６２、一導電型を付与する不純物元素が添加された半導体膜６３、及び導電膜８５ａ〜８５ｃを形成することができる。なお、図２４（Ａ）（レジストマスク８１を除く。）は図２８（Ａ）のＡ−Ｂにおける断面図に相当する。
次に、レジストマスク８１をアッシングする。この結果、レジストの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のレジスト（ゲート電極５１の一部と重畳する領域）は除去され、図２４（Ａ）に示すように、分離されたレジストマスク８６を形成することができる。
次に、レジストマスク８６を用いて、導電膜８５ａ〜８５ｃをエッチングし分離する。この結果、図２４（Ｂ）に示すような、一対の配線９２ａ〜９２ｃを形成することができる。レジストマスク８６を用いて導電膜８５ａ〜８５ｃをウエットエッチングすると、導電膜８５ａ〜８５ｃが選択的にエッチングされる。この結果、導電膜が等方的にエッチングされるため、レジストマスク８６より面積の小さい配線９２ａ〜９２ｃを形成することができる。
次に、レジストマスク８６を用いて、一導電型を付与する不純物元素が添加された半導体膜６３をエッチングして、一対のソース領域及びドレイン領域８８を形成する。なお、当該エッチング工程において、バッファ層６２もエッチングすることで、一対のバッファ層８７を形成する。このとき、一対のバッファ層８７が形成されるように、若干、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５８をオーバーエッチングしてもよい。この後、レジストマスク８６を除去する。この結果、一対のソース領域及びドレイン領域８８と、一対のバッファ層８７とを同一工程で形成することができる。ここでは、バッファ層８７の一部が、レジストマスク８１と比較して面積が縮小したレジストマスク８６で一部エッチングされたため、ソース領域及びドレイン領域８８の外側にＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５８が突出した形状となる。また、配線９２ａ〜９２ｃの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれており、配線９２ａ〜９２ｃの端部の外側に、ソース領域及びドレイン領域８８の端部が形成される。
次に、露出している微結晶半導体膜にダメージが入らず、且つ該微結晶半導体膜に対するエッチングレートが低い条件でドライエッチングしてもよい。この工程により、ソース領域及びドレイン領域間のバッファ層上のエッチング残渣物、レジストマスクの残渣、及びレジストマスクの除去に用いる装置内の汚染源を除去することが可能であり、ソース領域及びドレイン領域間の絶縁を確実なものとすることができる。この結果、薄膜トランジスタのリーク電流を低減することが可能であり、オフ電流が小さく、耐圧の高い薄膜トランジスタを作製することが可能である。なお、エッチングガスには例えば塩素を含むガス、フッ素を含むガス等を用いればよい。
図２４（Ｃ）に示すように、配線９２ａ〜９２ｃの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれた形状となることで、配線９２ａ〜９２ｃの端部の距離が離れるため、配線間のリーク電流やショートを防止することができる。このため逆スタガ型の薄膜トランジスタを作製することができる。
以上の工程により、チャネルエッチ型の薄膜トランジスタ８３を形成することができる。また、２枚のフォトマスクを用いて薄膜トランジスタを形成することができる。
次に、図２５（Ａ）に示すように、配線９２ａ〜９２ｃ、ソース領域及びドレイン領域８８、一対のバッファ層８７、微結晶半導体膜６１、ドナーとなる不純物元素を含む微結晶半導体膜５８、及びゲート絶縁膜５２ｂ上に保護絶縁膜７６を形成する。
次に、第３のフォトマスクを用いて形成したレジストマスクを用いて保護絶縁膜７６の一部をエッチングしてコンタクトホールを形成する。次に、当該コンタクトホールにおいて配線９２ｃに接する画素電極７７を形成する。ここでは、画素電極７７としては、スパッタリング法によりＩＴＯを成膜した後、ＩＴＯ上にレジストを塗布する。次に、第４のフォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてＩＴＯをエッチングして画素電極７７を形成する。なお、図２５（Ｂ）は、図２８（Ｃ）のＡ−Ｂの断面図に相当する。
以上により、薄膜トランジスタ、及び当該薄膜トランジスタを有し、表示装置に用いることが可能な素子基板を形成することができる。
次に、コンタクトホールと容量素子を形成する場合、１枚のフォトマスクで形成することが可能な工程について、以下に示す。ここでは、図２８のＣ−Ｄの断面図を示す。
図２５（Ａ）の後、図２６（Ａ）に示すように、保護絶縁膜７６上に絶縁膜１０１を形成する。ここでは、感光性の有機樹脂を用いて絶縁膜１０１を形成する。次に、多階調マスク１６０を用いて絶縁膜１０１を感光した後、現像して、図２６（Ｂ）に示すように、薄膜トランジスタの配線を覆う保護絶縁膜７６を露出する凹部１１１ａと、容量配線５１ｃ上に凹部１１１ｂとを有する絶縁膜１０２を形成する。ここでは、薄膜トランジスタの配線においては、絶縁膜１０１を１００％の透過光で露光することが可能であり、また容量配線５１ｃ上では絶縁膜１０１を１０〜７０％に減衰された透過光で露光することが可能な多階調マスク１６０を用いる。
次に、凹部を有する絶縁膜１０２を全体的にエッチング（エッチバック）した後、保護絶縁膜７６の一部をエッチングして保護絶縁膜７６ａを形成し、図２７（Ａ）に示すように、配線を露出するコンタクトホール１１２ａを形成すると共に、容量配線５１ｃ上に凹部１１２ｂを有する絶縁膜１０３を形成する。
次に、図２７（Ｂ）に示すように、絶縁膜１０３をアッシングして、コンタクトホール１１２ａ及び凹部１１２ｂの面積を広げ、コンタクトホール１１３ａおよび凹部１１３ｂを有する絶縁膜１０４を形成する。なお、保護絶縁膜７６ａは感光性有機樹脂では形成されず、無機絶縁膜で形成されるため、アッシングされない。このため、配線上には上面形状が２重の輪となっているコンタクトホール１１３ａが形成される。
この後、図２７（Ｃ）に示すように、画素電極７７を形成すると共に、容量配線５１ｃ、ゲート絶縁膜５２ａ、５２ｂ、保護絶縁膜７６ａ、及び画素電極７７で構成される容量素子１０５を形成することができる。
以上の工程により、一枚の多階調マスクによって、画素電極及び配線を接続するコンタクトホールを形成する共に、容量素子を形成することができる。
また、図１０（Ｂ）または図２４（Ｂ）において、配線７１ａ〜７１ｃ、９２ａ〜９２ｃを形成した後、レジストマスク６６、８６を除去し、配線７１ａ〜７１ｃ、９２ａ〜９２ｃをマスクとして一導電型を付与する不純物元素が添加された半導体膜６３をエッチングしてもよい。この結果、配線７１ａ〜７１ｃ、９２ａ〜９２ｃと、ソース領域及びドレイン領域として機能する半導体膜７２、８８の端部が一致した薄膜トランジスタを形成することができる。ここでは、図１０（Ｂ）のレジストマスク６６を除去した後、配線７１ａ〜７１ｃをマスクとして、一導電型を付与する不純物元素が添加された半導体膜６３をエッチングして、ソース領域及びドレイン領域８９の端部と配線７１ａ〜７１ｃの端部が揃っている薄膜トランジスタを図２９に示す。なお、ここでは、図２（Ａ）に示す薄膜トランジスタにおいて、ソース領域及びドレイン領域８９の端部と、配線７１ａ〜７１ｃの端部が揃っている形態を示したが、図１（Ａ）図３、図４（Ａ）、図５（Ａ）、図６（Ａ）、図７（Ａ）にそれぞれ適用することができる。
なお、本実施の形態では、チャネルエッチ型の薄膜トランジスタを用いて示したが、チャネル保護型薄膜トランジスタのチャネル形成領域に、微結晶半導体膜を用いることができる。
具体的には、図９（Ａ）に示すように、基板５０上にゲート電極５１を形成し、ゲート電極５１上にゲート絶縁膜５２ａ、５２を形成する。次に、ドナーとなる不純物元素を有する微結晶半導体膜５７を形成する。その上にＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５３を形成してもよい。
図９（Ｂ）に示すように、ドナーとなる不純物元素を有する微結晶半導体膜５７またはＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５３上であって、且つゲート電極５１に重畳する領域にチャネル保護膜を形成する。チャネル保護膜は、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、酸化窒化珪素膜を成膜した後、フォトリソグラフィ工程により選択的にエッチングして形成することができる。または、ポリイミド、アクリル、またはシロキサンを含む組成物を吐出し焼成して形成することができる。次に、バッファ層、一導電型を付与する不純物が添加された半導体膜及び導電膜を順に形成する。次に、フォトリソグラフィ工程により形成したレジストマスクを用いて、導電膜、一導電型を付与する不純物が添加された半導体膜、バッファ層、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５３、ドナーとなる不純物元素を有する微結晶半導体膜５７をエッチングし、分離する。この結果、図３０に示すような、ドナーとなる不純物元素を有する微結晶半導体膜６１、ＳＩＭＳの検出限界より多くのドナーとなる不純物元素を含まない微結晶半導体膜５８、一対のバッファ層７３、ソース領域及びドレイン領域として機能する半導体膜７２、及びソース電極及びドレイン電極として機能する配線７１ａ〜７１ｃを形成する。また、一部凹部を有するチャネル保護膜８２を形成する。
以上の工程によりチャネル保護型の薄膜トランジスタを形成することができる。
なお、ここでは、図２（Ａ）に示す薄膜トランジスタにおいて、チャネル保護膜の形態を示したが、図１（Ａ）図３、図４（Ａ）、図５（Ａ）、図６（Ａ）、図７（Ａ）にそれぞれ適用することができる。
本実施の形態により、電気特性が優れた逆スタガ型の薄膜トランジスタ、及びそれを有する表示基板を作製することができる。
なお、本実施の形態では、薄膜トランジスタとして逆スタガ型薄膜トランジスタを用いて説明したが、これに限定されるものではなく、順スタガ型薄膜トランジスタ、トップゲート型薄膜トランジスタ等にも適用することが可能である。具体的には、下地膜として機能する絶縁膜または微結晶半導体膜のいずれか一方、もしくはその両方にドナーとなる不純物元素を含有させ、微結晶半導体膜上にゲート絶縁膜及びゲート電極を形成すると、絶縁膜との界面の結晶性を高めた微結晶半導体膜を有する薄膜トランジスタを作製することができる。このため、電気特性に優れた薄膜トランジスタを形成することができる。
（実施の形態３）
本実施の形態では、表示装置の一形態として、実施の形態１及び実施の形態２で示す薄膜トランジスタを有する液晶表示装置について、以下に示す。ここでは、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について、図３１乃至図３３を用いて説明する。ＶＡ型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置について説明する。
図３１と図３２は、ＶＡ型液晶パネルの画素構造を示している。図３２は基板６００の平面図であり、図中に示す切断線Ｙ−Ｚに対応する断面構造を図３１に表している。以下の説明ではこの両図を参照して説明する。
この画素構造は、一つの画素に複数の画素電極６２４、６２６が有り、それぞれの画素電極６２４、６２６に平坦化膜６２２を介して薄膜トランジスタ６２８、６２９が接続されている。各薄膜トランジスタ６２８、６２９は、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極６２４、６２６に印加する信号を、独立して制御する構成を有している。
画素電極６２４はコンタクトホール６２３において、配線６１８により薄膜トランジスタ６２８と接続している。また、画素電極６２６はコンタクトホール６２７において、配線６１９で薄膜トランジスタ６２９と接続している。薄膜トランジスタ６２８のゲート配線６０２と、薄膜トランジスタ６２９のゲート配線６０３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能する配線６１６は、薄膜トランジスタ６２８と薄膜トランジスタ６２９で共通に用いられている。薄膜トランジスタ６２８及び薄膜トランジスタ６２９は実施の形態２で示す方法を用いて作製することができる。
画素電極６２４と画素電極６２６の形状は異なっており、スリット６２５によって分離されている。Ｖ字型に広がる画素電極６２４の外側を囲むように画素電極６２６が形成されている。画素電極６２４と画素電極６２６に印加する電圧のタイミングを、薄膜トランジスタ６２８及び薄膜トランジスタ６２９により異ならせることで、液晶の配向を制御している。ゲート配線６０２とゲート配線６０３は異なるゲート信号を与えることで、薄膜トランジスタ６２８と薄膜トランジスタ６２９の動作タイミングを異ならせることができる。また、画素電極６２４、６２６上に配向膜６４８が形成されている。
対向基板６０１には、遮光膜６３２、着色膜６３６、対向電極６４０が形成されている。また、着色膜６３６と対向電極６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いでいる。また、対向電極６４０上に配向膜６４６が形成される。図３３に対向基板側の構造を示す。対向電極６４０は異なる画素間で共通化されている電極であるが、スリット６４１が形成されている。このスリット６４１と、画素電極６２４及び画素電極６２６側のスリット６２５とを交互に咬み合うように配置することで、斜め電界が効果的に発生させて液晶の配向を制御することができる。これにより、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。
ここでは、基板、着色膜、遮光膜、及び平坦化膜で、カラーフィルターを構成する。なお、遮光膜、平坦化膜の何れか一方、または両方は、基板上に形成されていなくともよい。
また、着色膜は、可視光の波長範囲のうち、任意の波長範囲の光の成分を優先的に透過させる機能を有する。通常は、赤色波長範囲の光、青色波長範囲の光、及び緑色波長範囲の光、それぞれを優先的に透過させる着色膜を組み合わせて、カラーフィルターに用いることが多い。しかしながら、着色膜の組み合わせに関しては、これに限られない。
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、第１の液晶素子が形成されている。また、画素電極６２６と液晶層６５０と対向電極６４０が重なり合うことで、第２の液晶素子が形成されている。また、一画素に第１の液晶素子と第２の液晶素子が設けられたマルチドメイン構造である。
なお、ここでは、液晶表示装置として、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置を示したが、実施の形態１及び実施の形態２に示す薄膜トランジスタを用いて形成した素子基板を、ＦＦＳ型の液晶表示装置、ＩＰＳ型の液晶表示装置、ＴＮ型の液晶表示装置、その他の液晶表示装置に用いることができる。
以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装置は、オフ電流が少なく、電気特性が優れた逆スタガ型の薄膜トランジスタを用いているため、コントラストが高く、視認性の高い液晶表示装置を作製することができる。
（実施の形態４）
本実施の形態では、表示装置の一形態として、実施の形態１及び実施の形態２で示す薄膜トランジスタを有する発光表示装置について、以下に示す。ここでは、発光表示装置が有する画素の構成について説明する。図３４（Ａ）に、画素の上面図の一形態を示し、図３４（Ｂ）に図３４（Ａ）のＡ−Ｂに対応する画素の断面構造の一形態を示す。
発光装置としては、ここではエレクトロルミネッセンスを利用する発光素子を有する表示装置を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。また、ここでは、薄膜トランジスタの作製工程として実施の形態２を用いることができる。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。また、第１の電極への信号の入力を制御するためのスイッチング用の薄膜トランジスタ、及び発光素子の駆動を制御する駆動用の薄膜トランジスタとして、チャネルエッチ型の薄膜トランジスタを用いて示すが、チャネル保護型の薄膜トランジスタを適宜用いることができる。
図３４（Ａ）及び図３４（Ｂ）において、第１の薄膜トランジスタ７４ａは第１の電極７９への信号の入力を制御するためのスイッチング用の薄膜トランジスタであり、第２の薄膜トランジスタ７４ｂは発光素子９４への電流または電圧の供給を制御するための駆動用の薄膜トランジスタに相当する。
第１の薄膜トランジスタ７４ａのゲート電極は走査線として機能する配線５１ａに接続され、ソースまたはドレインの一方は信号線として機能する配線７１ａ〜７１ｃに接続され、ソースまたはドレインの他方は配線７１ｄ〜７１ｆを介して第２の薄膜トランジスタ７４ｂのゲート電極５１ｂに接続される。第２の薄膜トランジスタ７４ｂのソースまたはドレインの一方は電源線９３ａ〜９３ｃに接続され、ソースまたはドレインの他方は配線９３ｄ〜９３ｆを介して表示装置の第１の電極７９に接続される。第２の薄膜トランジスタ７４ｂのゲート電極、ゲート絶縁膜、及び電源線９３ａで容量素子９６を構成し、第１の薄膜トランジスタ７４ａのソースまたはドレインの他方は容量素子９６に接続される。
なお、容量素子９６は、第１の薄膜トランジスタ７４ａがオフのときに第２の薄膜トランジスタ７４ｂのゲート／ソース間電圧またはゲート／ドレイン間電圧（以下、ゲート電圧とする）を保持するための容量素子に相当し、必ずしも設ける必要はない。
本実施の形態では、第１の薄膜トランジスタ７４ａ及び第２の薄膜トランジスタ７４ｂを実施の形態１に示す薄膜トランジスタを用いて形成することができる。また、第１の薄膜トランジスタ７４ａ及び第２の薄膜トランジスタ７４ｂはここではｎチャネル型薄膜トランジスタで形成するが、第１の薄膜トランジスタ７４ａをｎチャネル型薄膜トランジスタで形成し、第２の薄膜トランジスタ７４ｂをｐチャネル型薄膜トランジスタで形成してもよい。さらには、第１の薄膜トランジスタ７４ａ及び第２の薄膜トランジスタ７４ｂをｐチャネル型の薄膜トランジスタで形成してもよい。
第１の薄膜トランジスタ７４ａ及び第２の薄膜トランジスタ７４ｂ上に保護絶縁膜７６を形成し、保護絶縁膜７６上に平坦化膜７８を形成し、平坦化膜７８及び保護絶縁膜７６に形成されるコンタクトホールにおいて、配線９３ｆに接続する第１の電極７９が形成される。平坦化膜７８は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサンポリマーを用いて形成することが好ましい。コンタクトホールにおいては、第１の電極７９が凹凸を有するため、当該領域を覆い、且つ開口部を有する隔壁９１を設ける。隔壁９１の開口部において第１の電極７９と接するように、ＥＬ層９２が形成され、ＥＬ層９２を覆うように第２の電極９３が形成され、第２の電極９３及び隔壁９１を覆うように保護絶縁膜９５が形成される。
ここでは、発光素子として上面射出構造の発光素子９４を示す。上面射出構造の発光素子９４は、第１の薄膜トランジスタ７４ａ、第２の薄膜トランジスタ７４ｂ上でも発光することが可能であるため、発光面積を増大することが可能である。しかしながら、ＥＬ層９２の下地膜が凹凸を有すると、当該凹凸において膜厚分布が不均一となり第２の電極９３及び第１の電極７９がショートし、表示欠陥となってしまう。このため、平坦化膜７８を設けることが好ましい。
第１の電極７９及び第２の電極９３でＥＬ層９２を挟んでいる領域が発光素子９４に相当する。図３４（Ａ）に示した画素の場合、発光素子９４から発せられる光は、白抜きの矢印で示すように第２の電極９３側に射出する。
陰極として機能する第１の電極７９は仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。ＥＬ層９２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、第１の電極７９、電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお、これらの層を全て設ける必要はない。陽極として機能する第２の電極９３は、光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ＩＴＯ、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いても良い。
ここでは、基板とは逆側の面から発光を取り出す上面射出構造の発光素子について示したが、基板側の面から発光を取り出す下面射出構造の発光素子や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子を適宜適用することができる。
また、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。
なお、本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用薄膜トランジスタ）と発光素子が電気的に接続されている例を示したが、駆動用薄膜トランジスタと発光素子との間に電流制御用薄膜トランジスタが接続されている構成であってもよい。
以上の工程により、発光表示装置を作製することができる。本実施の形態の発光装置は、オフ電流が少なく、電気特性が優れた逆スタガ型の薄膜トランジスタを用いているため、コントラストが高く、視認性の高い発光表示装置を作製することができる。
（実施の形態５）
次に、本発明の表示装置の一形態である表示パネルの構成について、以下に示す。
図３５（Ａ）に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成された画素部６０１２と接続している表示パネルの形態を示す。画素部６０１２及び走査線駆動回路６０１４は実施の形態１及び実施の形態２に示す薄膜トランジスタを用いて形成する。微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタよりも高い電界効果移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお、信号線駆動回路６０１３は、単結晶の半導体をチャネル形成領域に用いたトランジスタ、多結晶の半導体をチャネル形成領域に用いた薄膜トランジスタ、またはＳＯＩをチャネル形成領域に用いたトランジスタであっても良い。画素部６０１２と、信号線駆動回路６０１３と、走査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介して供給される。さらに、信号線駆動回路６０１３及びＦＰＣ６０１５の間、または信号線駆動回路６０１３及び画素部６０１２の間に、保護回路を設けてもよい。保護回路は、実施の形態１に示す薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成される。また、ダイオードとして、実施の形態１または２に示す薄膜トランジスタをダイオード接続したダイオードを用いることもできる。
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても良い。図３５（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に形成された画素部６０２２及び走査線駆動回路６０２４と接続している表示装置パネルの形態を示す。画素部６０２２及び走査線駆動回路６０２４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５を介して画素部６０２２と接続されている。画素部６０２２と、信号線駆動回路６０２３と、走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介して供給される。さらに、信号線駆動回路６０２３及びＦＰＣ６０２５の間、または信号線駆動回路６０２３及び画素部６０２２の間に、保護回路を設けてもよい。
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図３５（Ｃ）に、信号線駆動回路が有するアナログスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と同じ基板６０３１上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成して貼り合わせる表示装置パネルの形態を示す。画素部６０３２及び走査線駆動回路６０３４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ６０３３ｂは、ＦＰＣ６０３５を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆動回路と、走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介して供給される。さらに、信号線駆動回路及びＦＰＣ６０３５の間、または信号線駆動回路及び画素部６０３２の間に、保護回路を設けてもよい。
図３５に示すように、本実施の形態の表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成することができる。
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図３５に示した位置に限定されない。また、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
なお本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチを有する。または、シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。
（実施の形態６）
本発明により得られる表示装置等は、アクティブマトリクス型表示装置パネルに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
その様な電子機器としては、ビデオカメラ及びデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図３６に示す。
図３６（Ａ）はテレビジョン装置である。表示パネルを、図３６（Ａ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。表示パネルにより主画面２００３が形成され、その他付属設備としてスピーカ部２００９、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。
図３６（Ａ）に示すように、筐体２００１に表示素子を用いた表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機２００６により行うことが可能であり、このリモコン操作機２００６にも出力する情報を表示する表示部２００７が設けられていても良い。
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を液晶表示パネルで形成し、サブ画面を発光表示パネルで形成しても良い。また、低消費電力化を優先させるためには、主画面２００３を発光表示パネルで形成し、サブ画面２００８を発光表示パネルで形成し、サブ画面２００８は点滅可能とする構成としても良い。
図３７はテレビ装置の主要な構成を示すブロック図を示している。表示パネル９００には、画素部９２１が形成されている。信号線駆動回路９２２と走査線駆動回路９２３は、表示パネル９００にＣＯＧ方式により実装されていても良い。
その他の外部回路の構成として、映像信号の入力側では、チューナ９２４で受信した信号のうち、映像信号を増幅する映像信号増幅回路９２５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路９２６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路９２７などを有している。コントロール回路９２７は、走査線側と信号線側にそれぞれ信号を出力する。デジタル駆動する場合には、信号線側に信号分割回路９２８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
チューナ９２４で受信した信号のうち、音声信号は、音声信号増幅回路９２９に送られ、その出力は音声信号処理回路９３０を経てスピーカ９３３に供給される。制御回路９３１は受信局（受信周波数）や音量の制御情報を入力部９３２から受け、チューナ９２４や音声信号処理回路９３０に信号を送出する。
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。
主画面２００３、サブ画面２００８において、上記実施の形態で説明した表示装置を適用することで、テレビ装置の量産性を高めることができる。
また、図３６（Ｂ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等を含んでいる。表示部２４０２に、上記実施の形態に示す表示装置を適用することにより、コンピュータの量産性を高めることができる。
図３６（Ｃ）は卓上照明器具であり、照明部２５０１、傘２５０２、可変アーム２５０３、支柱２５０４、台２５０５、電源２５０６を含む。上記実施の形態に示す発光装置を照明部２５０１に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。上記実施の形態に示す表示装置を適用することにより、量産性を高めることができ、安価な卓上照明器具を提供することができる。
図３８は本発明を適用したスマートフォン携帯電話の一例であり、図３８（Ａ）が正面図、図３８（Ｂ）が背面図、図３８（Ｃ）が２つの筐体をスライドさせたときの正面図である。スマートフォン携帯電話は、筐体１００１及び１００２二つの筐体で構成されている。スマートフォン携帯電話は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
スマートフォン携帯電話は、筐体１００１及び１００２の二つの筐体で構成されている。筐体１００１においては、表示部１１０１、スピーカ１１０２、マイクロフォン１１０３、操作キー１１０４、ポインティングディバイス１１０５、表面カメラ用レンズ１１０６、外部接続端子用ジャック１１０７、イヤホン端子１１０８等を備え、筐体１００２においては、キーボード１２０１、外部メモリスロット１２０２、裏面カメラ１２０３、ライト１２０４等を備えているなどにより構成されている。また、アンテナは筐体１００１内部に内蔵されている。
また、上記構成に加えて、非接触ＩＣチップ、小型記録装置等を内蔵していてもよい。
重なり合った筐体１００１と筐体１００２（図３８（Ａ）に示す。）は、スライドし図３８（Ｃ）のように展開する。表示部１１０１には、上記実施の形態に示される表示装置を組み込むことが可能であり、使用形態に応じて表示の方向が適宜変化する。表示部１１０１と同一面上に表面カメラ用レンズ１１０６を同一の面に備えているため、テレビ電話が可能である。また、表示部１１０１をファインダーとし裏面カメラ及びライト１２０４で静止画及び動画の撮影が可能である。
スピーカ１１０２及びマイクロフォン１１０３は音声通話に限らず、テレビ電話、録音、再生等の用途に使用できる。操作キー１１０４では、電話の発着信、電子メール等の簡単な情報入力、画面のスクロール、カーソル移動等が可能である。
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード１２０１を用いると便利である。更に、重なり合った筐体１００１と筐体１００２（図３８（Ａ））は、スライドし図３８（Ｃ）のように展開し、携帯情報端末として使用できる場合は、キーボード１２０１、ポインティングディバイス１１０５を用い円滑な操作が可能である。外部接続端子用ジャック１１０７はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット１２０２に記録媒体を挿入しより大量のデータ保存及び移動に対応できる。
筐体１００２の裏面（図３８（Ｂ））には、裏面カメラ１２０３及びライト１２０４を備えており、表示部１１０１をファインダーとし静止画及び動画の撮影が可能である。
また、上記機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ、イヤホンジャック等を備えたものであってもよい。
上記実施の形態に示す表示装置を適用することにより、携帯電話の量産性を高めることができる。
ガラス基板上に、ゲート絶縁膜を形成し、ドナーとなる不純物元素を含む気体の一つであるフォスフィンを用いてフラッシュ処理した後、微結晶シリコン膜を成膜したときの、リンの濃度をＳＩＭＳで測定した結果を以下に示す。
ゲート絶縁膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを５０Ｗとし、成膜温度を２８０℃とし、シラン流量と一酸化二窒素の流量をそれぞれ３０ｓｃｃｍ、１２００ｓｃｃｍとし、４０Ｐａの圧力として、厚さ１００ｎｍの酸化窒化珪素膜をプラズマＣＶＤ法により、厚さ０．７ｍｍのガラス基板上に形成した。
つぎに、反応室内にフォスフィンを含む気体を導入して、フラッシュ処理した。このときの条件を以下に示す。
（条件１）
０．１％ＰＨ３（Ａｒ希釈）の流量５００ｓｃｃｍ
（条件２）
ＳｉＨ４の流量１００ｓｃｃｍ、０．５％ＰＨ３（Ｈ２希釈）の流量１７０ｓｃｃｍ
（条件３）
ＳｉＨ４の流量１００ｓｃｃｍ、Ｈ２の流量１５３ｓｃｃｍ、０．５％ＰＨ３／Ｈ２の流量１７ｓｃｃｍ
次に、微結晶シリコン膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを５０Ｗとし、成膜温度を２８０℃とし、シラン流量と水素流量をそれぞれ１０ｓｃｃｍ、１５００ｓｃｃｍとし、２８０Ｐａの圧力として、厚さ５０ｎｍの微結晶シリコン膜をプラズマＣＶＤ法によりゲート絶縁膜上に成膜した。
基板を反応室から搬出し、フッ素ラジカルで反応室内をクリーニングした後、再度基板を反応室に搬入した。
次に、微結晶シリコン膜上にバッファ層としてアモルファスシリコン膜を形成した、アモルファスシリコン膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを６０Ｗとし、成膜温度を２８０℃とし、シラン流量と水素流量をそれぞれ２８０ｓｃｃｍ、３００ｓｃｃｍとし、１７０Ｐａの圧力として、厚さ１００ｎｍのアモルファスシリコン膜をプラズマＣＶＤ法により微結晶シリコン膜上に形成した。このとき、条件１乃至条件３でフラッシュ処理した基板それぞれにおいて、基板表面から深さ方向へＳＩＭＳで測定した結果を図３９に示す。なお、ここでは、測定点の前後それぞれ３点（即ち、７点）での平均値を用いて近似した曲線を模式的に表す。
図３９において、縦軸はリンの濃度（ａｔｏｍｓ／ｃｍ３）、横軸は試料をエッチングした深さ（ｎｍ）を表す。また、約７０〜８０ｎｍの深さまでがバッファ層であるアモルファスシリコン膜であり、約８０〜１３０ｎｍの深さまでが微結晶シリコン膜であり、約１３０〜２２０ｎｍの深さまでがゲート絶縁膜である酸化窒化珪素膜である。
図３９において、微結晶シリコン膜中のリン濃度を以下に示す。ここでは、約８０ｎｍから約１１５ｎｍまでの深さの層を微結晶シリコン膜とし、当該領域のリンの濃度を以下に示す。なお、深さ約１１５〜１３０ｎｍ付近では微結晶シリコン膜及び酸化窒化珪素界面の影響を受け、シリコンの二次イオン強度に異常がみられるため、当該領域の濃度は考慮していない。
・条件１の試料・・・９．９４×１０１６〜１．５８×１０１８ａｔｏｍｓ／ｃｍ３
・条件２の試料・・・１．８９×１０１７〜２．５６×１０１８ａｔｏｍｓ／ｃｍ３
・条件３の試料・・・３．１７×１０１６〜１．７４×１０１７ａｔｏｍｓ／ｃｍ３
また、各試料において、深さが８０ｎｍ付近の濃度と深さが１１５ｎｍ付近の濃度とを通る直線において、濃度が一桁変化（下がる）時の膜厚の割合（Δ膜厚／ｌｏｇ（Δ濃度））の絶対値を示す。
・条件１の試料・・・３１ｎｍ／ｄｅｃ
・条件２の試料・・・３３ｎｍ／ｄｅｃ
・条件３の試料・・・５０ｎｍ／ｄｅｃ
以上のことから、フォスフィンフラッシュ処理した後、微結晶シリコン膜を成膜することで、リンを含む微結晶シリコン膜を形成することができる。また、微結晶シリコン膜中のリンの濃度はゲート絶縁膜側からバッファ層が形成される側の表面へ減少していることが分かる。
ガラス基板上にドナーとなる不純物元素であるリンを含むゲート絶縁膜を形成した後、微結晶シリコン膜を成膜したときの、リンのピーク濃度をＳＩＭＳで測定した結果を以下に示す。ここでは、リンを含む条件で第１のゲート絶縁膜として酸化窒化珪素膜を形成し、第２のゲート絶縁膜として酸化窒化珪素膜を形成した。
０．７ｍｍのガラス基板に、第１のゲート絶縁膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを５０Ｗとし、成膜温度を２８０℃とし、４０Ｐａの圧力として、厚さ１０ｎｍのリンを含む酸化窒化珪素膜をプラズマＣＶＤ法によりガラス基板上に形成した。また、このときの原料ガスの流量比条件を以下に示す。
（条件４）
ＳｉＨ４の流量３０ｓｃｃｍ、Ｎ２Ｏの流量１２００ｓｃｃｍ、０．５％ＰＨ３（Ｈ２希釈）の流量６０ｓｃｃｍ
（条件５）
ＳｉＨ４の流量３０ｓｃｃｍ、Ｎ２Ｏの流量１２００ｓｃｃｍ、０．５％ＰＨ３（Ｈ２希釈）の流量６ｓｃｃｍ
次に、第１のゲート絶縁膜上に第２のゲート絶縁膜を形成した。このときの条件は、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを５０Ｗとし、成膜温度を２８０℃とし、シラン流量と一酸化二窒素流量をそれぞれ３０ｓｃｃｍｍ、１２００ｓｃｃｍとし、４０Ｐａの圧力として、厚さ１００ｎｍの酸化窒化珪素膜をプラズマＣＶＤ法によりガラス基板上に形成した。
次に、微結晶シリコン膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを５０Ｗとし、成膜温度を２８０℃とし、シラン流量と水素流量それぞれを１０ｓｃｃｍ、１５００ｓｃｃｍとし、２８０Ｐａの圧力として、厚さ５０ｎｍの微結晶シリコン膜をプラズマＣＶＤ法によりゲート絶縁膜上に成膜した。
基板を反応室から搬出し、フッ素ラジカルで反応室内をクリーニングした後、再度基板を反応室に搬入した。
次に、微結晶シリコン膜上にバッファ層としてアモルファスシリコン膜を形成した、アモルファスシリコン膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを６０Ｗとし、成膜温度を２８０℃とし、シラン流量と水素流量それぞれを２８０ｓｃｃｍ、３００ｓｃｃｍとし、１７０Ｐａの圧力として、厚さ１００ｎｍのアモルファスシリコン膜をプラズマＣＶＤ法により微結晶シリコン膜上に形成した。このとき、条件４及び条件５で第１のゲート絶縁膜を形成した基板それぞれにおいて、基板表面から深さ方向へＳＩＭＳで測定した結果を図４０に示す。なお、ここでは、測定点の前後それぞれ３点（即ち、７点）での平均値を用いて近似した曲線を表す。
図４０において、縦軸はリンの濃度（ａｔｏｍｓ／ｃｍ３）、横軸は試料をエッチングした深さ（ｎｍ）を表す。また、約８０〜８５ｎｍの深さまでがバッファ層であるアモルファスシリコン膜であり、約８０〜１３０ｎｍの深さまでが微結晶シリコン膜であり、約１３０〜２２０ｎｍの深さまでがゲート絶縁膜である酸化窒化珪素膜である。
図４０において、微結晶シリコン膜中のリン濃度を以下に示す。ここでは、約８５ｎｍから約１１５ｎｍまでの深さの層を微結晶シリコン膜とし、当該領域のリンの濃度を以下に示す。なお、深さ約１１５〜１３０ｎｍ付近では微結晶シリコン膜及び酸化窒化珪素界面の影響を受けシリコンの二次イオン強度に異常がみられるため、当該領域の濃度は考慮していない。
・条件４の試料・・・７．１７×１０１６〜６．７２×１０１７ａｔｏｍｓ／ｃｍ３
・条件５の試料・・・４．２４×１０１６〜１．８２×１０１７ａｔｏｍｓ／ｃｍ３
また、各試料において、深さが８５ｎｍ付近の濃度と深さが１２０ｎｍ付近の濃度とを通る直線において、濃度が一桁変化（下がる）時の膜厚の割合（Δ膜厚／ｌｏｇ（Δ濃度））の絶対値を示す。
・条件４の試料・・・３８ｎｍ／ｄｅｃ
・条件５の試料・・・５８ｎｍ／ｄｅｃ
図４０は、シリコン標準試料により定量したため、酸化窒化珪素膜中での正確なリンの濃度を測定することはできないが、ピークの形状からリンが含まれるか否かは予想できる。深さが２００〜２３０ｎｍにおいても、リン濃度の大きなピークがあるため、微結晶シリコン膜とはなれたゲート絶縁膜にリンが含まれることが分かる。
以上のことから、リンを含むゲート絶縁膜を形成した後、微結晶シリコン膜を形成することで、ゲート絶縁膜及び微結晶シリコン膜にリンが含まれることが分かる。即ち、リンを含むゲート絶縁膜及び微結晶シリコン膜を形成することができる。また、微結晶シリコン膜中のリンの濃度はゲート絶縁膜側からバッファ層が形成される側の表面へ減少していることが分かる。
プラズマＣＶＤ装置の反応室内に、保護膜をプリコートした後、反応室内にガラス基板を導入し、第１のゲート絶縁膜及び第２のゲート絶縁膜、微結晶シリコン膜、及びバッファ層として機能するアモルファスシリコン膜を成膜したときの、リンのピーク濃度をＳＩＭＳで測定した結果を図４１に示す。ここでは、第１のゲート絶縁膜として窒化珪素膜を形成し、第２のゲート絶縁膜として酸化窒化珪素膜を形成した。
反応室内に保護膜をプリコートした。このときの条件を以下に示す。
（条件６）
保護膜としてリンを含むアモルファスシリコン膜を形成した。このときの成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを６０Ｗとし、１７０Ｐａの圧力として、厚さ５０ｎｍのリンを含むアモルファスシリコン膜を反応室の内壁に成膜した。また、このときの原料ガスの流量条件を以下に示す。
（条件６）
ＳｉＨ４の流量１００ｓｃｃｍ、０．５％ＰＨ３（Ｈ２希釈）の流量１７０ｓｃｃｍ
（条件７）
保護膜として窒化珪素膜、酸化窒化珪素膜、及びアモルファスシリコン膜を積層した。このときの窒化珪素膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを３７０Ｗとし、シラン流量、水素流量、窒素流量、アンモニア流量をそれぞれ、１０ｓｃｃｍ、５００ｓｃｃｍ、５５０ｓｃｃｍ、１４０ｓｃｃｍとし、１００Ｐａの圧力として、厚さ１１０ｎｍの窒化珪素膜を反応室の内壁に成膜した。また、酸化窒化珪素膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを５０Ｗとし、成膜温度を２８０℃とし、シラン流量と一酸化二窒素流量をそれぞれ３０ｓｃｃｍ、１２００ｓｃｃｍとし、４０Ｐａの圧力として、厚さ１１０ｎｍの酸化窒化珪素膜をプラズマＣＶＤ法により窒化珪素膜上に形成した。アモルファスシリコン膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを１２０Ｗとし、成膜温度を２８０℃とし、シランの流量を３００ｓｃｃｍとし、１７０Ｐａの圧力として、厚さ２００ｎｍのアモルファスシリコン膜をプラズマＣＶＤ法により酸化窒化珪素膜上に形成した。
次に、反応室内に基板を搬入した後、０．７ｍｍのガラス基板に、第１のゲート絶縁膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを３７０Ｗとし、成膜温度を２８０℃とし、シラン流量、水素流量、窒素流量、アンモニア流量をそれぞれ、１０ｓｃｃｍ、５００ｓｃｃｍ、５５０ｓｃｃｍ、１４０ｓｃｃｍとし、１００Ｐａの圧力として、プラズマＣＶＤ法によりガラス基板上に厚さ１００ｎｍの窒化珪素膜を形成した。
次に、第１のゲート絶縁膜上に第２のゲート絶縁膜を形成した。このときの条件は、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを５０Ｗとし、成膜温度を２８０℃とし、シラン流量と一酸化二窒素流量をそれぞれ３０ｓｃｃｍ、１２００ｓｃｃｍとし、４０Ｐａの圧力として、厚さ１００ｎｍの酸化窒化珪素膜をプラズマＣＶＤ法によりガラス基板上に形成した。
次に、微結晶シリコン膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを５０Ｗとし、成膜温度を２８０℃とし、シラン流量と水素流量をそれぞれ１０ｓｃｃｍ、１５００ｓｃｃｍとし、２８０Ｐａの圧力として、厚さ５０ｎｍの微結晶シリコン膜をプラズマＣＶＤ法によりゲート絶縁膜上に成膜した。
基板を反応室から搬出し、フッ素ラジカルで反応室内をクリーニングした後、再度基板を反応室に搬入した。
次に、微結晶シリコン膜上にバッファ層としてアモルファスシリコン膜を形成した。アモルファスシリコン膜の成膜条件を、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源のパワーを６０Ｗとし、成膜温度を２８０℃とし、シラン流量と水素流量を２８０ｓｃｃｍ、３００ｓｃｃｍとし、１７０Ｐａの圧力として、厚さ１００ｎｍのアモルファスシリコン膜をプラズマＣＶＤ法により微結晶シリコン膜上に形成した。このとき、条件６及び条件７で反応室にプリコートした基板それぞれにおいて、基板表面から深さ方向へＳＩＭＳで測定した結果を図４１に示す。なお、ここでは、測定点の前後それぞれ３点（即ち、７点）での平均値を用いて近似した曲線を模式的に表す。
図４１において、縦軸はリンの濃度（ａｔｏｍｓ／ｃｍ３）、横軸は試料をエッチングした深さ（ｎｍ）を表す。また、約８５ｎｍの深さまでがバッファ層であるアモルファスシリコン膜であり、約８５〜１３５ｎｍの深さまでが微結晶シリコン膜であり、約１３５〜２２０ｎｍの深さまでがゲート絶縁膜である酸化窒化珪素膜である。
図４１において、微結晶シリコン膜中のリン濃度を以下に示す。ここでは、約８５ｎｍから約１２２ｎｍまでの深さの層を微結晶シリコン膜とし、当該領域のリンの濃度を以下に示す。なお、深さ約１２２〜１３５ｎｍ付近では微結晶シリコン膜及び酸化窒化珪素界面の影響を受け、シリコンの二次イオン強度に異常がみられるため、濃度は考慮していない。
・条件６の試料・・・６．０９×１０１６〜１．２９×１０１７ａｔｏｍｓ／ｃｍ３
・条件７の試料・・・２．３０×１０１６〜５．９４×１０１６ａｔｏｍｓ／ｃｍ３
また、各試料において、深さが８５ｎｍ付近の濃度と深さが１２２ｎｍ付近の濃度とを通る直線において、濃度が一桁変化（下がる）時の膜厚の割合（Δ膜厚／ｌｏｇ（Δ濃度））の絶対値を示す。
・条件６の試料・・・１１４ｎｍ／ｄｅｃ
・条件７の試料・・・９０ｎｍ／ｄｅｃ
以上のことから、プラズマＣＶＤ装置の反応室内にリンを含むアモルファスシリコン膜を保護膜としてプレコートした後、ゲート絶縁膜、及び微結晶シリコン膜を形成することで、微結晶シリコン膜にリンが含まれることが分かる。また、プラズマＣＶＤ装置の反応室内にアモルファスシリコン膜を保護膜としてプレコートした後、ゲート絶縁膜、及び微結晶シリコン膜を形成することで、微結晶シリコン膜にリンが含まれることが分かる。これは、アモルファスシリコン膜を保護膜としてプリコートする前に、同一反応室内で流したフォスフィンの残留物が保護膜に混入し、この結果微結晶シリコン膜にリンが含まれたものと思われる。また、微結晶シリコン膜中のリンの濃度はゲート絶縁膜側からバッファ層が形成される側の表面へ減少していることが分かる。
本発明の薄膜トランジスタを説明する断面図、及び積層膜中の不純物元素のピーク濃度を示す図である。 本発明の薄膜トランジスタを説明する断面図、及び積層膜中の不純物元素のピーク濃度を示す図である。 本発明の薄膜トランジスタを説明する断面図である。 本発明の薄膜トランジスタを説明する断面図、及び積層膜中の不純物元素のピーク濃度を示す図である。 本発明の薄膜トランジスタを説明する断面図、及び積層膜中の不純物元素のピーク濃度を示す図である。 本発明の薄膜トランジスタを説明する断面図、及び積層膜中の不純物元素のピーク濃度を示す図である。 本発明の薄膜トランジスタを説明する断面図、及び積層膜中の不純物元素のピーク濃度を示す図である。 ゲート絶縁膜及び微結晶半導体膜を形成する工程を説明するタイムチャートの一例である。 本発明の表示装置の作製方法を説明する断面図である。 本発明の表示装置の作製方法を説明する断面図である。 本発明の表示装置の作製方法を説明する断面図である。 本発明の表示装置の作製方法を説明する上面図である。 ゲート絶縁膜及び微結晶半導体膜を形成する工程を説明するタイムチャートの一例である。 本発明の表示装置の作製方法を説明する断面図である。 ゲート絶縁膜及び微結晶半導体膜を形成する工程を説明するタイムチャートの一例である。 ゲート絶縁膜及び微結晶半導体膜を形成する工程を説明するタイムチャートの一例である。 本発明の表示装置の作製方法を説明する断面図である。 ゲート絶縁膜及び微結晶半導体膜を形成する工程を説明するタイムチャートの一例である。 ゲート絶縁膜及び微結晶半導体膜を形成する工程を説明するタイムチャートの一例である。 本発明の表示装置の作製方法を説明する断面図である。 本発明に適用可能なプラズマＣＶＤ装置の構成を示す図である。 本発明の表示装置の作製方法を説明する断面図である。 本発明に適用可能な多階調マスクを説明する図である。 本発明の表示装置の作製方法を説明する断面図である。 本発明の表示装置の作製方法を説明する断面図である。 本発明の表示装置の作製方法を説明する断面図である。 本発明の表示装置の作製方法を説明する断面図である。 本発明の表示装置の作製方法を説明する上面図である。 本発明の表示装置の作製方法を説明する断面図である。 本発明の表示装置の作製方法を説明する断面図である。 本発明の表示装置を説明する断面図である。 本発明の表示装置を説明する上面図である。 本発明の表示装置を説明する上面図である。 本発明の表示装置を説明する断面図及び上面図である。 本発明の表示パネルを説明する斜視図である。 本発明の表示装置を用いた電子機器を説明する斜視図である。 本発明の表示装置を用いた電子機器を説明する図である。 本発明の表示装置を用いた電子機器を説明する図である。 本発明の微結晶シリコン膜中のリン濃度をＳＩＭＳで測定した結果を説明する図である。 本発明の微結晶シリコン膜中のリン濃度をＳＩＭＳで測定した結果を説明する図である。 本発明の微結晶シリコン膜中のリン濃度をＳＩＭＳで測定した結果を説明する図である。

Claims (2)

  1. 基板上に形成されたゲート電極及び第１の電極と、
    前記ゲート電極上及び前記第１の電極上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記ゲート電極上に形成され、ドナーとなる不純物元素の濃度がＳＩＭＳの検出限界より多く、且つ、アクセプターとなる元素を含む第１の微結晶半導体膜と、
    前記第１の微結晶半導体膜上に形成され、ドナーとなる不純物元素の濃度がＳＩＭＳの検出限界以下の第２の微結晶半導体膜と、
    前記第２の微結晶半導体膜上に形成され、ドナーとなる不純物元素の濃度がＳＩＭＳの検出限界以下の一対のアモルファス半導体膜と、
    前記一対のアモルファス半導体膜上の一対の一導電型を付与する不純物元素が添加された半導体膜と、
    前記一対の一導電型を付与する不純物元素が添加された半導体膜上に形成された一対の導電膜と、を形成する第１の工程と、
    前記一対の導電膜上及び前記ゲート絶縁膜上に保護絶縁膜を形成する第２の工程と、
    前記保護絶縁膜上に感光性の有機樹脂膜を形成する第３の工程と、
    前記感光性の有機樹脂膜を感光した後に露光を行うことによって、前記感光性の有機樹脂膜に、前記一対の導電膜の一方の上に形成され且つ前記保護絶縁膜に達する第１の凹部と、前記第１の電極上に形成され且つ前記保護絶縁膜に達しない第２の凹部と、を形成する第４の工程と、
    前記感光性の有機樹脂膜をエッチングしつつ、前記保護絶縁膜の一部を除去して、前記一対の導電膜の一方に達するコンタクトホールを形成する第５の工程と、
    前記感光性の有機樹脂膜をアッシングして、前記コンタクトホールの面積を広げるとともに、前記第２の凹部を加工して前記保護絶縁膜に達する第３の凹部を形成する第６の工程と、
    前記感光性の有機樹脂膜上、前記コンタクトホール内、及び前記第３の凹部内に第２の電極を形成する第７の工程と、を有し、
    前記第１の微結晶半導体膜は、前記ドナーとなる不純物元素の濃度が前記ゲート絶縁膜から前記第２の微結晶半導体膜に向かって減少する濃度分布を有することを特徴とする表示装置の作製方法。
  2. 請求項１において、
    前記第１の微結晶半導体膜にアクセプターとなる元素が含まれていることを特徴とする表示装置の作製方法。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5311957B2 (ja) * 2007-10-23 2013-10-09 株式会社半導体エネルギー研究所 表示装置及びその作製方法
JP5436017B2 (ja) * 2008-04-25 2014-03-05 株式会社半導体エネルギー研究所 半導体装置
KR101602252B1 (ko) * 2008-06-27 2016-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터, 반도체장치 및 전자기기
CN103730515B (zh) 2009-03-09 2016-08-17 株式会社半导体能源研究所 半导体器件
DE102009025971A1 (de) * 2009-06-15 2010-12-16 Aixtron Ag Verfahren zum Einrichten eines Epitaxie-Reaktors
KR20120031026A (ko) * 2009-06-30 2012-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101809759B1 (ko) 2009-09-24 2018-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 소자 및 그 제조 방법
KR20120084751A (ko) 2009-10-05 2012-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
EP2494601A4 (en) 2009-10-30 2016-09-07 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
KR101930230B1 (ko) * 2009-11-06 2018-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
KR101836067B1 (ko) * 2009-12-21 2018-03-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터와 그 제작 방법
US8598586B2 (en) * 2009-12-21 2013-12-03 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and manufacturing method thereof
JP5752447B2 (ja) 2010-03-15 2015-07-22 株式会社半導体エネルギー研究所 半導体装置
JP2012004471A (ja) * 2010-06-21 2012-01-05 Toshiba Corp 半導体装置及びその製造方法
CN102386072B (zh) * 2010-08-25 2016-05-04 株式会社半导体能源研究所 微晶半导体膜的制造方法及半导体装置的制造方法
TWI538218B (zh) 2010-09-14 2016-06-11 半導體能源研究所股份有限公司 薄膜電晶體
US8338240B2 (en) 2010-10-01 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
US8828859B2 (en) * 2011-02-11 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Method for forming semiconductor film and method for manufacturing semiconductor device
JP5832780B2 (ja) 2011-05-24 2015-12-16 株式会社半導体エネルギー研究所 半導体装置の製造方法
CN102646676B (zh) * 2011-11-03 2015-06-10 京东方科技集团股份有限公司 一种tft阵列基板
CN103531639B (zh) 2013-10-22 2016-09-07 合肥京东方光电科技有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置
CN104766859B (zh) * 2015-04-28 2017-09-01 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
CN108615771A (zh) * 2018-07-02 2018-10-02 惠科股份有限公司 一种薄膜晶体管及其制造方法、以及显示面板
CN111799280A (zh) 2020-07-20 2020-10-20 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN113109415A (zh) * 2021-03-26 2021-07-13 南昌大学 一种适用于二次离子质谱分析的多层膜界面位置表征方法

Family Cites Families (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
USRE34658E (en) 1980-06-30 1994-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device of non-single crystal-structure
JPS5892217A (ja) 1981-11-28 1983-06-01 Semiconductor Energy Lab Co Ltd 半導体装置作製方法
JPS60160170A (ja) 1984-01-31 1985-08-21 Seiko Instr & Electronics Ltd 薄膜トランジスタ
JPS6262073A (ja) 1985-09-11 1987-03-18 Ishikawajima Harima Heavy Ind Co Ltd ポペツト弁の温度制御装置
JPS6267872A (ja) 1985-09-20 1987-03-27 Toshiba Corp 非晶質シリコン薄膜トランジスタ
JPS63258072A (ja) 1987-04-15 1988-10-25 Nec Corp 電界効果トランジスタ
JP2650946B2 (ja) 1988-03-04 1997-09-10 株式会社日立製作所 薄膜電界効果素子
JPH0253941A (ja) 1988-08-17 1990-02-22 Tsudakoma Corp 織機の運転装置
JP2839529B2 (ja) 1989-02-17 1998-12-16 株式会社東芝 薄膜トランジスタ
US5221631A (en) 1989-02-17 1993-06-22 International Business Machines Corporation Method of fabricating a thin film transistor having a silicon carbide buffer layer
EP0459763B1 (en) 1990-05-29 1997-05-02 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistors
JP2791422B2 (ja) 1990-12-25 1998-08-27 株式会社 半導体エネルギー研究所 電気光学装置およびその作製方法
US5849601A (en) 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
KR950013784B1 (ko) 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
US7115902B1 (en) 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US5514879A (en) 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
US7098479B1 (en) 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7576360B2 (en) 1990-12-25 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device which comprises thin film transistors and method for manufacturing the same
JPH05226656A (ja) 1992-02-13 1993-09-03 Hitachi Ltd 薄膜半導体装置及びその製造方法
US5843225A (en) 1993-02-03 1998-12-01 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating semiconductor and process for fabricating semiconductor device
JP3497198B2 (ja) 1993-02-03 2004-02-16 株式会社半導体エネルギー研究所 半導体装置および薄膜トランジスタの作製方法
US6835523B1 (en) 1993-05-09 2004-12-28 Semiconductor Energy Laboratory Co., Ltd. Apparatus for fabricating coating and method of fabricating the coating
JPH06326312A (ja) 1993-05-14 1994-11-25 Toshiba Corp アクティブマトリクス型表示装置
US6183816B1 (en) 1993-07-20 2001-02-06 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating the coating
TW303526B (ja) 1994-12-27 1997-04-21 Matsushita Electric Ind Co Ltd
JPH08201851A (ja) 1995-01-31 1996-08-09 Sharp Corp アクティブマトリクス基板
JP2833545B2 (ja) 1995-03-06 1998-12-09 日本電気株式会社 半導体装置の製造方法
JP3907726B2 (ja) 1995-12-09 2007-04-18 株式会社半導体エネルギー研究所 微結晶シリコン膜の作製方法、半導体装置の作製方法及び光電変換装置の作製方法
KR100257158B1 (ko) 1997-06-30 2000-05-15 김영환 박막 트랜지스터 및 그의 제조 방법
JPH11177094A (ja) * 1997-12-08 1999-07-02 Advanced Display Inc 半導体薄膜トランジスタおよび該半導体薄膜トランジスタを含む半導体薄膜トランジスタアレイ基板
US6909114B1 (en) * 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
JP2000277439A (ja) 1999-03-25 2000-10-06 Kanegafuchi Chem Ind Co Ltd 結晶質シリコン系薄膜のプラズマｃｖｄ方法およびシリコン系薄膜光電変換装置の製造方法
JP2001217424A (ja) 2000-02-03 2001-08-10 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびそれを用いた液晶表示装置
US7071037B2 (en) 2001-03-06 2006-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2004014958A (ja) 2002-06-11 2004-01-15 Fuji Electric Holdings Co Ltd 薄膜多結晶太陽電池とその製造方法
TW571342B (en) 2002-12-18 2004-01-11 Au Optronics Corp Method of forming a thin film transistor
EP1445802A1 (en) 2003-02-06 2004-08-11 Centre National De La Recherche Scientifique (Cnrs) Transistor for active matrix display, a display unit comprising the said transistor and a method for producing said transistor
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
US7365361B2 (en) 2003-07-23 2008-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2005050905A (ja) 2003-07-30 2005-02-24 Sharp Corp シリコン薄膜太陽電池の製造方法
JP2005167051A (ja) 2003-12-04 2005-06-23 Sony Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法
US7205171B2 (en) 2004-02-11 2007-04-17 Au Optronics Corporation Thin film transistor and manufacturing method thereof including a lightly doped channel
CN100533746C (zh) * 2004-08-03 2009-08-26 株式会社半导体能源研究所 显示器件、其制造方法以及电视机
EP1624333B1 (en) * 2004-08-03 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Display device, manufacturing method thereof, and television set
JP5013393B2 (ja) 2005-03-30 2012-08-29 東京エレクトロン株式会社 プラズマ処理装置と方法
JP4597792B2 (ja) 2005-06-27 2010-12-15 東京エレクトロン株式会社 処理ガス供給構造およびプラズマ処理装置
JP4777717B2 (ja) 2005-08-10 2011-09-21 東京エレクトロン株式会社 成膜方法、プラズマ処理装置および記録媒体
US7576359B2 (en) 2005-08-12 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
KR100719566B1 (ko) * 2005-10-22 2007-05-17 삼성에스디아이 주식회사 유기 박막 트랜지스터, 및 이를 구비한 평판 표시 장치
TW200837956A (en) 2007-03-14 2008-09-16 Chunghwa Picture Tubes Ltd Thin film transistor
JP5331389B2 (ja) 2007-06-15 2013-10-30 株式会社半導体エネルギー研究所 表示装置の作製方法
JP4488039B2 (ja) * 2007-07-25 2010-06-23 ソニー株式会社 薄膜半導体装置の製造方法
JP2009071289A (ja) 2007-08-17 2009-04-02 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR101484297B1 (ko) 2007-08-31 2015-01-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 표시장치의 제작방법
US8030147B2 (en) 2007-09-14 2011-10-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film transistor and display device including the thin film transistor
KR101455304B1 (ko) 2007-10-05 2014-11-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막트랜지스터, 및 박막트랜지스터를 가지는 표시장치, 및그들의 제작방법
US20090090915A1 (en) 2007-10-05 2009-04-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, display device having thin film transistor, and method for manufacturing the same
JP5311957B2 (ja) 2007-10-23 2013-10-09 株式会社半導体エネルギー研究所 表示装置及びその作製方法
KR101523353B1 (ko) 2007-12-03 2015-05-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막트랜지스터 및 반도체 장치
TWI481029B (zh) 2007-12-03 2015-04-11 半導體能源研究所股份有限公司 半導體裝置
US8030655B2 (en) 2007-12-03 2011-10-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, display device having thin film transistor
US7968880B2 (en) 2008-03-01 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device

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