TWI538218B - 薄膜電晶體 - Google Patents

薄膜電晶體 Download PDF

Info

Publication number
TWI538218B
TWI538218B TW100132085A TW100132085A TWI538218B TW I538218 B TWI538218 B TW I538218B TW 100132085 A TW100132085 A TW 100132085A TW 100132085 A TW100132085 A TW 100132085A TW I538218 B TWI538218 B TW I538218B
Authority
TW
Taiwan
Prior art keywords
film
insulating film
semiconductor region
microcrystalline semiconductor
microcrystalline
Prior art date
Application number
TW100132085A
Other languages
English (en)
Other versions
TW201246551A (en
Inventor
惠木勇司
田中哲弘
伊佐敏行
宮入秀和
大力浩二
黑澤陽一
鈴木邦彥
Original Assignee
半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源研究所股份有限公司 filed Critical 半導體能源研究所股份有限公司
Publication of TW201246551A publication Critical patent/TW201246551A/zh
Application granted granted Critical
Publication of TWI538218B publication Critical patent/TWI538218B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate

Landscapes

  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Description

薄膜電晶體
本發明係相關於薄膜電晶體，其製造方法，及顯示裝置。
作為場效電晶體的一類型，已知其通道區係使用形成在具有絕緣表面的基板之上的半導體膜所形成之薄膜電晶體。已揭示非晶矽、微晶矽、或多晶矽被用於通道區係形成在薄膜電晶體之半導體膜的技術。另外，揭示薄膜電晶體，其在形成於閘極電極之上的閘極絕緣層與源極和汲極區之間包括微晶半導體層和形成在微晶半導體層之上的一對緩衝層和所形成的非晶半導體(見專利文件1)。此種薄膜電晶體的典型應用為液晶電視裝置，在其中已使用薄膜電晶體作為顯示螢幕之各個像素中的切換電晶體。
[參考] [參考文件]
[參考文件1]日本公開專利申請案號碼2010-123925
與通道區係使用多晶矽膜所形成之薄膜電晶體比較，通道區係使用非晶或微晶矽膜所形成之薄膜電晶體係可藉由較少步驟來製造，及可製造於能夠使製造成本減少的大型基板之上。然而，通道區係使用非晶或微晶矽膜所形成之此種薄膜電晶體具有其電特性隨著溫度或操作時間而改變以致於可靠性減少之問題。
鑑於上述，本發明的一實施例之目的在於抑制電特性變化之高度可靠的電晶體。本發明的一實施例之目的在於提供以高生產力製造抑制電特性變化之高度可靠的電晶體之方法。本發明的一實施例之目的在於設置經過一段時間具有較少影像劣化的顯示裝置。
本發明的一實施例為反向交錯型薄膜電晶體，其在閘極絕緣膜和充作源極和汲極區的雜質半導體膜之間包括包括微晶半導體區和一對非晶半導體區的半導體堆疊本體。在微晶半導體區中，閘極絕緣膜側上的氮濃度低，及與非晶半導體相接觸之區域中的氮濃度高。另外，微晶半導體區與非晶半導體區之間的介面具有不平坦。
本發明的一實施例為反向交錯型薄膜電晶體，其包括如下：閘極電極；閘極絕緣膜；充作源極和汲極區之雜質半導體膜；設置在閘極絕緣膜與雜質半導體膜之間的半導體堆疊本體；與雜質半導體膜相接觸之佈線；覆蓋半導體堆疊本體和佈線之絕緣膜；以及形成在絕緣膜之上的背閘極電極。半導體堆疊本體包括微晶半導體區和一對非晶半導體區。在微晶半導體區中，閘極絕緣膜側和絕緣膜側上的氮濃度低，及與非晶半導體相接觸之區域中的氮濃度高。另外，微晶半導體區與非晶半導體區之間的介面具有不平坦。
本發明的一實施例為反向交錯型薄膜電晶體，其在閘極絕緣膜與充作源極和汲極區的雜質半導體膜之間包括包括微晶半導體區和一對非晶半導體區之半導體堆疊本體。在與非晶半導體區相接觸之微晶半導體區中，藉由二次離子質譜儀的氮濃度剖面分佈在閘極絕緣膜側上是低的，及標示出非晶半導體區側上的峰值濃度。在未與非晶半導體區相接觸之微晶半導體區中，藉由二次離子質譜儀的氮濃度剖面分佈標示出無峰值濃度。
本發明的一實施例為反向交錯型薄膜電晶體，其在閘極絕緣膜與充作源極和汲極區的雜質半導體膜之間包括包括微晶半導體區和一對非晶半導體區之半導體堆疊本體。在與非晶半導體區相接觸之微晶半導體區中，藉由二次離子質譜儀的氮濃度剖面分佈在閘極絕緣膜側上是低的，朝非晶半導體區增加，及在微晶半導體區和非晶半導體區中具有最大值。在未與非晶半導體區相接觸之微晶半導體區中，藉由二次離子質譜儀的氮濃度剖面分佈標示出無峰值濃度。
氮濃度在閘極絕緣膜側上之微晶區的區域中是低的；如此，可減少那區域中的缺陷。結果，薄膜電晶體可具有提高的可靠性。另外，含氮之不平坦區包括在與充作源極和汲極區的雜質半導體膜重疊之微晶半導體區中。如此，當在開通狀態中電壓施加在源極與汲極電極之間時的垂直方向(膜厚度方向)上之電阻被降低。因此，在增加其開通狀態電流及場效遷移率的同時，可減少薄膜電晶體的電特性變化。
根據本發明的一實施例，可提高薄膜電晶體的可靠性。另外，能夠以高生產力製造抑制電特性變化之高度可靠的電晶體。此外，可減少顯示裝置經過一段時間的影像劣化。
下面，將參考圖式說明本發明的實施例和例子。需注意的是，本發明並不侷限於下面說明。可以各種不同方式實施本發明，及精於本技藝之人士將容易明白，在不違背本發明的精神和範疇下可有各種變化和修改。因此，本發明不應被闡釋作侷限於下面實施例和例子的說明。需注意的是，在說明本發明的結構時，在不同圖式中共同使用表示同一部位之參考號碼。
[實施例1]
在此實施例中，說明高度可靠的薄膜電晶體及其製造方法。
圖1A及1B各為此實施例所說明之薄膜電晶體的橫剖面圖。
圖1A所示之薄膜電晶體在基板101之上包括閘極電極103(亦稱作第一閘極電極)；半導體堆疊本體133；閘極絕緣膜105(亦稱作第一閘極絕緣膜)，係設置在閘極電極103與半導體堆疊本體133之間；雜質半導體膜131a及131b，其與半導體堆疊本體133相接觸且充作源極和汲極區；以及佈線129a及129b，其與雜質半導體膜131a及131b相接觸。形成絕緣膜137(亦稱作第二閘極絕緣膜)，其覆蓋閘極絕緣膜105、半導體堆疊本體133、雜質半導體膜131a及131b、及佈線129a及129b。背閘極電極139(亦稱作第二閘極電極)係可設置在絕緣膜137之上。
半導體堆疊本體133b包括微晶半導體區133a和一對非晶半導體區133b。微晶半導體區133a具有與閘極絕緣膜105(下面稱作第一表面)相接觸之表面，以及面向第一表面且與一對非晶半導體區133b和絕緣膜137相接觸之表面(下面稱作第二表面)。非晶半導體區133b具有與微晶半導體區133a相接觸之表面(下面稱作第一表面)，以及面向第一表面且與雜質半導體膜131a及131b相接觸之表面(下面稱作第二表面)。未覆蓋有一對非晶半導體區133b之微晶半導體區133a的區域具有凹形部。微晶半導體區133a的那區域充作通道區。
需注意的是，微晶半導體為具有中間結構在非晶結構與結晶結構(包括單晶結構和多晶結構)之間的半導體。微晶半導體為具有自由能穩定的第三態之半導體，並且為具有短範圍次序和晶格失配的結晶半導體，其中具有大於或等於2 nm及小於或等於200 nm、大於或等於10 nm及小於或等於80 nm較佳、大於或等於20 nm及小於或等於50 nm更好的混合相晶粒尺寸之柱狀或針狀混合相晶粒生長在垂直於基板表面之方向上。因此，具有晶粒邊界形成在柱狀或針狀混合向晶粒之間的介面中。需注意的是，混合相晶粒尺寸意味平行於基板表面的平面中之混合相晶粒的最大直徑。另外，混合相晶粒包括非晶矽區和被視作單晶之小晶體的微晶。在某些例子中，混合相晶粒可包括雙晶。
微晶半導體的典型例子之微晶矽的Raman(拉曼)光譜位在比表示單晶矽之520 cm-1低的波數側。也就是說，微晶矽的Raman(拉曼)光譜之峰值存在於表示單晶矽的520 cm-1與表示非晶矽的480 cm-1之間。此外，微晶矽包括1 at.%或更多的氫或鹵素，以便終止懸鍵。而且，微晶矽具有越來越多的穩定性，及當含諸如氦、氖、氬、氪、或氙等稀有氣體元素以進一步增加晶格失配時較佳。在例如美國專利號碼4409134中揭示微晶半導體的此種說明。
圖2A及2B為沿著圖1A所示的閘極絕緣膜105與雜質半導體膜131a之間的虛線和點線A-B之橫剖面的放大圖，及圖2C為沿著圖1A所示的閘極絕緣膜105與絕緣膜137之間的虛線和點線C-D之橫剖面的放大圖。
如圖2A所示，微晶半導體區133a包括微晶半導體區133d和微晶半導體區133e。在微晶半導體區133d中，氮濃度低。藉由二次離子質譜儀(SIMS)所測量的微晶半導體區133d所含有之氮的濃度高於或等於偵測的最小限度，及低於或等於1×1019 atoms/cm3，藉以可增加微晶半導體區133d的晶性和薄膜電晶體的可靠度。
為了方便，指示在微晶半導體區133d與微晶半導體區133e之間的直虛線表示區域之間的介面；事實上，微晶半導體區133d與微晶半導體區133e之間的介面不清楚。
包括在微晶半導體區133a中之微晶半導體區133e具有尖銳凸出及/或尖銳凹下；凸出具有其寬度從閘極絕緣膜105側朝非晶半導體區133b減少之圓錐或角錐形狀(凸出的尖端具有尖銳角度)。需注意的是，微晶半導體區133e可具有其寬度從閘極絕緣膜105側朝非晶半導體區133b增加之凸出(顛倒的圓錐或角錐形狀)。
在微晶半導體區133e中，氮濃度高。NH基或NH2基可包含在包括在微晶半導體區133e中之晶粒邊界和微晶半導體區133e與非晶半導體區133b之間的介面。當由SIMS測量之微晶半導體區133e中所含有的氮濃度高於或等於1×1020 atoms/cm3及低於或等於1×1021 atoms/cm3時較佳為高於或等於2×1020atoms/cm3及低於或等於1×1021atoms/cm3及，能夠形成具有圓錐或角錐形狀或顛倒的圓錐或角錐形狀之微晶半導體區133e，以及減少當在開通狀態中電壓施加在源極與汲極電極之間時的垂直方向(膜厚度方向)上之電阻，即、可降低半導體堆疊本體133的電阻。因此，可增加薄膜電晶體的開通電流和場效遷移率。
需注意的是，"開通狀態電流"一詞意指當薄膜電晶體開通時流動在源極電極與汲極電極之間的電流。例如，在n通道薄膜電晶體之例子中，開通狀態電流意指當閘極電壓高於電晶體的臨界電壓時流動在源極電極與汲極電極之間的電流。
此外，"關閉狀態電流"一詞意指當薄膜電晶體關閉時流動在源極電極與汲極電極之間的電流。例如，在n通道薄膜電晶體之例子中，關閉狀態電流意指當閘極電壓低於薄膜電晶體的臨界電壓時流動在源極電極與汲極電極之間的電流。
當微晶半導體區133a的厚度，即、從微晶半導體區133a與閘極絕緣膜105之間的介面到微晶半導體區133a之凸出的尖端之距離大於或等於5 nm及小於或等於310 nm時，可減少薄膜電晶體的關閉狀態電流。
另外，藉由二次離子質譜儀所測量的微晶半導體區133a所含有之氧的濃度低於1×1018 atoms/cm3較佳，因為此種氧濃度可提高微晶半導體區133a的晶性。
非晶半導體區133b係由含氮之非晶半導體所形成。含氮之非晶半導體中的氮可存在例如作為NH基或NH2基。非晶矽被使用作為非晶半導體。
含氮的非晶半導體為藉由恆定光電法(CPM)或光致發光光譜儀所測量之Urbach邊緣中具有較低能量及與習知非晶半導體比較具有較少量的缺陷位準之吸收光譜的半導體。換言之，與習知非晶半導體比較，含氮的非晶矽為具有較少缺陷及在價鍵的鍵邊緣中具有陡峭的位準尾部之排列整齊的半導體。因為含氮的非晶半導體在價鍵的鍵邊緣中具有陡峭的位準尾部，所以能帶隙寬及隧道電流不容易流動。如此，當含氮的非晶半導體設置在微晶半導體區133a與雜質半導體膜131a之間時，能夠減少薄膜電晶體的關閉狀態電流。此外，藉由設置含氮的非晶半導體，能夠增加開通狀態電流和場效遷移率。
另外，藉由低溫光致發光光譜儀所獲得之含氮的非晶半導體之光譜的峰值大於或等於1.31 eV及小於或等於1.39 eV。需注意的是，藉由低溫光致發光光譜儀所獲得之微晶半導體(典型上為微晶矽)的光譜之峰值大於或等於0.98 eV及小於或等於1.02 eV，其顯示出含氮的非晶半導體不同於微晶半導體。
另外，如圖2B所示，晶粒尺寸大於或等於1 nm及小於或等於10 nm、大於或等於1 nm及小於或等於5 nm較佳之半導體混合相晶粒133c係包括在非晶半導體區133b中，藉以可進一步增加薄膜電晶體的開通狀態電流和場效遷移率。
以下面方式形成具有寬度從閘極絕緣膜105側朝非晶半導體區133b減少的凸出形狀(圓錐或角錐形狀)之微晶半導體。在沉積微晶半導體的條件之下形成微晶半導體區133d後，在抑制晶體生長的條件之下產生晶體生長，以便形成微晶半導體區133e，及沉積非晶半導體區133b。
此處，參考圖2D說明藉由SIMS所測量的閘極絕緣膜105與一對非晶半導體區133b之間的氮濃度剖面分佈。需注意的是，使用氮化矽膜作為閘極絕緣膜105，使用微晶矽區作為微晶半導體區133a，及使用含氮的非晶矽區作為非晶半導體區133b。
圖2D為沿著圖1A的虛線和點線A-B藉由SIMS所測量之氮濃度剖面分佈的概要圖，其中垂直軸表示氮濃度，而水平軸表示A與B之間的距離。實線100a指示閘極絕緣膜105、微晶半導體區133a、及非晶半導體區133b的氮濃度剖面分佈。
在微晶半導體133a的閘極絕緣膜105側中(即、微晶半導體區133d)中，氮濃度低；如此，氮濃度剖面分佈從閘極絕緣膜105與微晶半導體區133d之間的介面朝微晶半導體區133d急遽降低，及未標示出峰值濃度(最大值)。另一方面，設置在一對非晶半導體區133b側上之微晶半導體區133e含氮；如此，氮濃度從微晶半導體區133d朝非晶半導體區133b增加，而後減少一點點。也就是說，氮濃度剖面分佈在微晶半導體區133e中標示出峰值濃度(最大值)。
需注意的是，在非晶半導體區133b中，如實線100a所示一般，具有在低於微晶半導體區133e的峰值濃度低之濃度中濃度恆定的例子，及如虛線100b所示一般，在非晶半導體區133b中之氮濃度實質上恆定且在半導體堆疊本體133中(微晶半導體區133a和非晶半導體區133b)濃度是最大值的例子。
接著，參考圖2C說明欲成為通道區的閘極絕緣膜105與絕緣膜137之間的區域。
在設置於閘極絕緣膜105與絕緣膜137之間的微晶半導體區133g中，氮濃度低。需注意的是，微晶半導體區133g為微晶半導體區133d的一部分。如此，當類似於微晶半導體區133d，微晶半導體區133g的氮濃度高於或等於偵測的最小值及低於或等於1×1019 atoms/cm3時，可提高微晶半導體區133g的晶性和薄膜電晶體的可靠性。
此處，參考圖2E說明閘極絕緣膜105與絕緣膜137之間的氮濃度剖面分佈。需注意的是，使用氮化矽膜作為閘極絕緣膜105，使用微晶矽區133g作為微晶半導體區，及使用氮化矽膜作為絕緣膜137。
圖2E為沿著圖1A的虛線和點線C-D藉由SIMS所測量之氮濃度剖面分佈的概要圖，其中垂直軸表示氮濃度，而水平軸表示C及D之間的距離。實線100c表示閘極絕緣膜105、微晶半導體區133g、及絕緣膜137的氮濃度剖面分佈。
在微晶半導體區133g的閘極絕緣膜105側中，氮濃度低；如此，類似於由實線100a所示之氮濃度剖面分佈，氮濃度剖面分佈從閘極絕緣膜105與微晶半導體區133g之間的介面朝微晶半導體區133g急遽降低。另外，如圖2D所示之含氮的微晶半導體區133e未包括在微晶半導體區133g中，如此氮濃度剖面分佈未標示出峰值濃度。而且，氮濃度剖面分佈從微晶半導體區133g朝微晶半導體區133g與絕緣膜137之間的介面未增加很多。
雖然在圖2D及2E中微晶半導體區133d及133g的氮濃度剖面分佈標示出恆定濃度，但是在某些例子中，氮濃度會依據沉積條件而增加或降低。然而，在微晶半導體區133d及133g中氮濃度剖面分佈未標示出峰值濃度。
另外，在氮濃度剖面分佈中，在某些例子中，由於撞出效應，具有從閘極絕緣膜105、非晶半導體區133b、及絕緣膜137到微晶半導體區133d及133g的尾部。
另外，因為此實施例使用氮化矽膜作為閘極絕緣膜105及絕緣膜137，所以在剖面分佈中氮濃度在閘極絕緣膜105及絕緣膜137中高於微晶半導體區133d及133g中。另一方面，當使用氧化物絕緣膜作為閘極絕緣膜105及絕緣膜137時，氮濃度低及氮濃度剖面分佈因此從閘極絕緣膜105到微晶半導體區133d及133g未急遽減少；而且，氮濃度剖面分佈從微晶半導體區133g到絕緣膜137未急遽增加。
在閘極絕緣膜105側和絕緣膜137側上之欲成為通道區的微晶半導體區133g之區域中氮濃度低；如此，可減少那些區域中的缺陷。如此，薄膜電晶體可具有提高的可靠性。另外，具有圓錐或角錐形狀或顛倒的圓錐或角錐形狀且含氮之微晶半導體區133e係包括在與充作源極和汲極區的雜質半導體膜重疊之微晶半導體區中。如此，可降低當在開通狀態中電壓施加在源極與汲極電極之間時的垂直方向(膜厚度方向)上之電阻，即、半導體堆疊本體133的電阻。另外，隧道電流不容易流動及可降低關閉狀態電流，因為具有較少缺陷及在價鍵的鍵邊緣中具有陡峭的位準尾部之排列整齊的半導體之含氮的非晶半導體區係設置在微晶半導體區133e與雜質半導體膜131a之間。因此，在此實施例所說明之薄膜電晶體中，開通狀態電流及場效遷移率高，關閉狀態電流低，及抑制電特性的變化。
接著，說明薄膜電晶體的其他細節。
作為基板101，可使用玻璃基板、陶瓷基板、具有足以承受此製造處理的處理溫度之高耐熱性的塑膠基板等等。在基板不需要透光特性之例子中，可使用設置有絕緣膜在其表面上之諸如不鏽鋼基板等金屬基板。作為玻璃基板，例如，可使用鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鋁矽酸鹽玻璃等等的無鹼玻璃基板。需注意的是，對基板101的尺寸並無限制。例如，可使用通常用於諸如上述液晶電視裝置等平板顯示之領域的第3至第10代之玻璃基板的任一者。
可使用諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、鈧、或鎳等金屬材料，或者包括這些材料的任一者作為主要成分之合金材料，將閘極電極103形成作單層或疊層。另外，可使用以摻雜有諸如磷等雜質元素的多晶矽、Ag-Pd-Cu合金、Al-Nd-合金、Al-Ni合金等等為代表之半導體。
例如，下列閘極電極103的兩層結構較佳：鉬膜係設置在鋁膜之上的兩層結構，鉬膜係設置在銅膜之上的兩層結構，氮化鈦膜或氮化鉭膜係設置在銅膜之上的兩層結構，堆疊氮化鈦膜和鉬膜之兩層結構，堆疊含氧的銅鎂合金之膜和銅膜的兩層結構，堆疊含氧的銅錳合金之膜和銅膜的兩層結構，堆疊銅錳合金膜和銅膜之兩層結構等等。作為三層結構，堆疊鎢膜或氮化鎢膜、鋁和矽的合金膜或鋁和鈦的合金膜、及氮化鈦膜或鈦膜較佳。藉由堆疊充作障膜的金屬膜在具有低介電電阻的膜之上，電阻低，及可防止金屬元素從金屬膜擴散到半導體膜。
可使用氧化矽膜、氮氧化矽膜、氮化矽膜、氧氮化矽膜、氧化鋁膜、氮化鋁膜、氮氧化鋁膜、或氧氮化鋁膜，將閘極絕緣膜105形成作單層或疊層。需注意的是，當如圖1B所示，閘極絕緣膜105係設置有由氧化矽膜、氧化鋁膜等等所形成且與半導體堆疊本體133相接觸之氧化物絕緣膜105a時，可減少與半導體堆疊本體133的介面中之氮濃度，如此可提高薄膜電晶體的可靠性。
另外，如實施例3所說明一般，可將閘極絕緣膜105的表面經過氧電漿處理，以便氧化物絕緣膜係形成在閘極絕緣膜105的表面上。用於氧電漿處理之氧化氣體的例子包括氧、臭氧、一氧化二氮、水蒸氣、及氧和氫的混合氣體。
此處需注意的是，氮氧化矽含有氧多於氮。在使用Rutherford(盧瑟福)背散射光譜儀(RBS)和氫前向散射光譜儀(HFS)執行測量之例子中，氮氧化矽分別含50 at.%至70 at.%、0.5 at.%至15 at.%、25 at.%至35 at.%、及0.1 at.%至10 at.%的氧、氮、矽、及氫較佳。另外，氧氮化矽含有氮多於氧。在使用RBS及HFS執行測量之例子中，氧氮化矽分別含5 at.%至30 at.%、20 at.%至55 at.%、25 at.%至35 at.%、及10 at.%至30 at.%的氧、氮、矽、及氫較佳。需注意的是，氮、氧、矽、及氫的百分比落在上述所給定的範圍，其中氮氧化矽或氧氮化矽所含有的原子總數被定義為100 at.%。
在n通道薄膜電晶體的例子中，雜質半導體膜131a及131b係由添加磷之非晶矽、添加磷之微晶矽等等所形成。另一選擇是，雜質半導體膜131a及131b可具有添加磷之非晶矽及添加磷之微晶矽的堆疊結構。需注意的是，在p通道薄膜電晶體的例子中，雜質半導體膜131a及131b係由添加硼之微晶矽、添加硼之非晶矽等等所形成。在半導體堆疊本體133與佈線129a及129b形成歐姆接觸之例子中，不需要形成雜質半導體膜131a及131b。
可使用鋁、銅、鈦、釹、鈧、鉬、鉻、鉭、鎢等等的任一者，將佈線129a及129b形成作單層或疊層。亦可使用添加用以防止小丘的元素之鋁合金(如、可被用於閘極電極103之Al-Nd合金)。可使用添加充作施體之雜質元素的結晶矽。亦能夠形成與添加充作施體之雜質元素的結晶矽相接觸之側面上的膜係由鈦、鉭、鉬、鎢、或這些元素的任一者之氮化物，及將一層鋁或鋁合金形成在其上的疊層結構。佈線129a及129b亦可具有設置鋁或鋁合金及鈦、鉭、鉬、鎢、或這些元素的任一者之氮化物係設置在其上及其下的疊層結構。
絕緣膜137係可適當使用類似於用於閘極絕緣膜105的材料之材料來形成。需注意的是，如圖1B所示，在絕緣膜137具有疊層結構之例子中，與半導體堆疊本體133相接觸之層係由氧化矽膜、氧化鋁膜等等的氧化物絕緣膜137a所形成較佳。這是因為在背閘極電極係設置在絕緣膜137之上的例子中，與絕緣膜137相接觸之半導體堆疊本體133的區域充作通道區，及藉由減少通道區的氮濃度可提高薄膜電晶體之可靠性。
背閘極電極139係可適當使用用於佈線129a及129b的材料來形成。背閘極電極139係可使用諸如含氧化鎢的氧化銦、含氧化鎢的氧化銦鋅、含氧化鈦的氧化銦、含氧化鈦的氧化銦錫、氧化銦錫、氧化銦鋅、或添加氧化矽之氧化銦錫等透光導電材料或石墨烯來形成。
在此實施例所說明之薄膜電晶體中，在欲成為通道區之微晶半導體區中氮濃度低。因此，可減少通道區中的缺陷，如此可提高薄膜電晶體的可靠性。
接著，將參考圖3A至3C、圖4A及4B、圖5A至5C、和圖6A至6D說明薄膜電晶體的製造方法。圖3A至3C及圖5A至5C為在製造處理期間之薄膜電晶體的橫剖面圖。需注意的是，n通道薄膜電晶體具有比p通道薄膜電晶體高的載子遷移率。另外，形成在同一基板之上的所有薄膜電晶體具有同一極性較佳，因為在此種例子中可減少製造步驟數目。在此實施例中，將說明製造n通道薄膜電晶體之方法。
如圖3A所示，閘極電極103係形成在基板101之上。然後，形成覆蓋閘極電極103(亦稱作第一閘極電極)之閘極絕緣膜105。微晶半導體膜109係形成在閘極絕緣膜105之上。
閘極電極103係可以下面方式來形成：使用上述材料的任一者，藉由濺鍍法或真空蒸發法，將導電膜形成在基板101之上；藉由光致微影法、噴墨法等等將遮罩形成在導電膜之上；以及使用遮罩來蝕刻導電膜。另一選擇是，可藉由以噴墨法將銀、金、銅等等的導電奈米漿糊排放在基板之上以及烘烤導電奈米漿糊來形成閘極電極103。為了提高閘極電極103與基板101之間的黏著力，由上述金屬材料的任一者所形成之氮化物絕緣膜可設置在基板101與閘極電極103之間。在此實施例中，導電膜係形成在基板101之上，及使用由光致微影處理所形成的抗蝕遮罩來蝕刻。
需注意的是，閘極電極103是錐形的較佳。這是因為可防止形成在閘極電極103之上的絕緣膜、半導體膜、及佈線在閘極電極103的步階部中被破壞。為了形成錐形閘極電極103，可在使抗蝕遮罩減少的同時執行蝕刻。
在形成閘極電極103的步驟中，亦可同時形成閘極佈線(掃描線)和電容器佈線。掃描線意指用以選擇像素的佈線，及電容器佈線意指連接到像素中的儲存電容器之電極的其中之一的佈線。然而，沒有限制之下，可分開形成閘極電極103以及閘極配線和電容器配線的其中之一或二者。
此處，參考圖4A及4B說明從及包括用以沉積閘極絕緣膜105的步驟到及包括用以沉積微晶半導體膜109的步驟之處理。圖4A為CVD(化學氣相沉積)設備的概要圖，及圖4B為從及包括用以沉積閘極絕緣膜的步驟到及包括用以沉積微晶半導體膜的步驟之處理的流程圖。
如圖4A所示，CVD設備包括負載鎖定室251、轉移室253、及處理室255。閘閥257a係設置在負載鎖定室251與轉移室253之間，及閘閥257b係設置在轉移室253與處理室255之間。閘閥的每一個可被設定到預定壓力。
將具有閘極電極103之基板101安裝在CVD設備之負載鎖定室251的匣中。然後，打開閘閥257a，基板從匣移動到轉移室253，而後關閉閘閥257a。
隨後，打開閘閥257b，而後將基板轉移到處理室255(圖4B中之S201)。之後，關閉閘閥257b。然後，將閘極絕緣膜105形成在基板101及閘極電極103之上(圖4B中之S202)。
閘極絕緣膜105係可由CVD法、濺鍍法等等來形成。當形成閘極絕緣膜105時，藉由施加具有HF頻帶中之3 MHz至30 MHz、典型上為13.56 MHz或27.12 MHz的頻率之高頻功率，或者具有VHF頻帶中之約30 MHz至300 MHz、典型上為60 MHz的頻率之高頻功率來產生輝光放電電漿。另一選擇是，藉由施加具有1 GHz或更高的微波之高頻功率來產生輝光放電電漿。需注意的是，可利用以脈衝方式施加高頻功率之脈衝式振盪或者連續施加高頻功率之連續振盪。此外，藉由重疊HF頻帶中的高頻功率與VHF頻帶中的高頻功率，亦減少遍及大尺寸基板的電漿不平均，以便可提高均勻性及可增加沉積率。當利用微波電漿CVD設備，以1 GHz或更多的高頻形成閘極絕緣膜105時，可提高閘極電極與汲極和源極電極之間的破壞電壓，藉以可獲得高度可靠的薄膜電晶體。
另外，藉由使用有機矽烷氣體以CVD法將氧化矽膜形成作閘極絕緣膜105，可提高稍後所形成之半導體膜的晶性，藉以可增加薄膜電晶體的開通狀態電流和場效遷移率。有機矽烷氣體的例子包括含矽化合物，諸如四乙氧基矽烷(TEOS)(化學式：Si(OC2H5)4)、四甲基矽烷(TMS)(化學式：Si(CH3)4)、四甲基環狀四矽氧烷基(TMCTS)、八甲基環狀四矽氧烷基(OMCTS)、六甲基二矽氮基(HMDS)、三乙氧基矽烷(SiH(OC2H5)3)、及三羥二甲基氨基矽烷(SiH(N(CH3)2)3)等。
隨後，打開閘閥257b，而後將基板轉移到轉移室253(圖4B中之S203)。之後，關閉閘閥257b。
之後，清潔處理室255的內部(圖4B中之S204)。以將諸如CF4、NF3、F2等等氟基氣體引進處理室255內及產生輝光放電電漿，藉以附著於處理室255的內牆之閘極絕緣膜被高反應性氟自由基蝕刻的此種方法來清潔處理室255之內部。另一選擇是，可藉由將處理室255填滿高反應性ClF3來去除附著於處理室255的內牆之閘極絕緣膜。因此，可減少處理室255中之雜質濃度和氮濃度。
然後，保護膜係形成在處理室255的內牆(圖4B中之S205)。由微晶半導體膜中未充作雜質之元素所形成的膜形成作保護膜較佳；典型上，形成非晶矽膜、微晶矽膜等等。藉由形成保護膜於處理室255的內牆上，可抑制處理室的成分或用於清潔用的氣體混合到微晶半導體膜內。
隨後，打開閘閥257b，而後將基板轉移到處理室255(圖4B中之S206)。之後，關閉閘閥257b。然後，將微晶半導體膜109形成在閘極絕緣膜105之上(圖4B中之S207)。
如圖4B所示，藉由提供清潔處理室的內部之步驟及形成保護膜在閘極絕緣膜105的形成步驟與微晶半導體膜109的形成步驟之間的步驟，可抑制雜質混合到微晶半導體膜109內。尤其是，當氮化物絕緣膜被用於閘極絕緣膜105及在餘留氮化物絕緣膜之處理室255形成微晶半導體膜109時，氮化物絕緣膜暴露至電漿，及氮浮動在處理室255中。當在那條件下形成微晶半導體膜時，氮被混合到微晶半導體膜109內。另一方面，在將基板從處理室255轉移到轉移室253之後執行清潔處理室255的內部及形成保護膜在處理室255的內牆上之例子中，可減少微晶半導體膜109的氮濃度。
使用氫和含矽或鍺之沉積氣體的混合物，藉由輝光放電電漿，在電漿CVD設備的反應室中形成微晶半導體膜109。另一選擇是，可使用氫、含矽或鍺之沉積氣體、及諸如氦、氖、氬、氪、或氙等稀有氣體的混合物，藉由輝光放電電漿形成微晶半導體膜109。此處，在以流率大於或等於沉積氣體的流率之50倍及小於或等於1000倍的氫來稀釋含矽或鍺之沉積氣體的條件下形成微晶矽、微晶矽鍺等等。沉積溫度為室溫至350℃較佳、150℃至280℃更好。上電極與下電極之間的距離被設定成能夠產生電漿之距離。
含矽或鍺之沉積氣體的典型例子包括SiH4、Si2H6、GeH4、及Ge2H6。
當諸如氦、氖、氬、氪、或氙等稀有氣體添加到微晶半導體膜109的來源氣體時，可增加微晶半導體膜109的沉積率。當沉積率增加時，可減少混合到微晶半導體膜109內的雜質量。因此，可提高微晶半導體膜109的晶性。藉由將諸如氦、氖、氬、氪、或氙等稀有氣體用於微晶半導體膜109的來源氣體，在未施加高功率下可產生穩定電漿。因此，可減少對微晶半導體膜109的電漿破壞，及可提高微晶半導體膜109的晶性。
關於在藉由CVD法之微晶半導體膜109的形成步驟中產生輝光放電電漿，可適當利用有關閘極絕緣膜105所說明之輝光放電電漿的產生條件。
需注意的是，在形成微晶半導體膜109之前，在排出處理室中的氣體同時可將含矽或鍺之沉積氣體引進CVD設備的處理室，以便去除處理室中的雜質。如此可減少微晶半導體膜109的雜質量。
然後，如圖3B所示，半導體膜111係形成在微晶半導體膜109之上。半導體膜111包括微晶半導體區111a和非晶半導體區111b。然後，雜質半導體膜113係形成在半導體膜111之上。然後，在雜質半導體膜113之上，遮罩115係由抗蝕劑所形成。
在使用微晶半導體膜109作為籽晶來產生局部晶體生長之條件下(抑制晶體生長的條件)，可形成包括微晶半導體區111a和非晶半導體區111b之半導體膜111。
使用氫、含氮之氣體、及含矽或鍺之沉積氣體的混合物，藉由輝光放電電漿，在電漿CVD設備的處理室中形成半導體膜111。含氮之氣體的例子包括氨、氮、氟化氮、氯化氮、氯胺、氟胺等等。可如閘極絕緣膜105的例子一般產生輝光放電電漿。
在此例中，氫和含矽或鍺之沉積氣體的流率被設定，以便能夠形成微晶半導體膜，如同在微晶半導體膜109的例子一般，及另外將含氮的氣體用於來源氣體，藉以與微晶半導體膜109的沉積條件比較，可抑制晶體生長。尤其是，因為含氮的氣體包括在來源氣體中，所以在沉積半導體膜111的早期階段局部抑制晶體生長；如此，圓錐或角錐微晶半導體區生長，及形成非晶半導體區。而且，在沉積的中間階段或後面階段中，圓錐或角錐微晶半導體區的晶體生長停止，及只有非晶半導體區被沉積。結果，在半導體膜111中，可形成使用具有較少缺陷及在價鍵的鍵邊緣中具有陡峭的位準尾部之排列整齊的半導體膜所形成之微晶半導體區111a和非晶半導體區111b。
此處，形成半導體膜111的條件之典型例子為氫的流率為含矽或鍺之沉積氣體的流率之10倍至2000倍、10倍至200倍較佳。需注意的是，在形成一般非晶半導體層的條件之典型例子中，氫的流率為含矽或鍺之沉積氣體的0倍至5倍。
藉由添加諸如氦、氖、氬、氪、或氙等稀有氣體到半導體膜111的來源氣體，可增加沉積率。
半導體膜111的厚度為50 nm至350 nm較佳、120 nm至250 nm更好。
此處，包括微晶半導體區111a和非晶半導體區111b之半導體膜111係使用包括含氮的氣體之來源氣體所形成。另一選擇是，可以下列方式形成包括微晶半導體區111a和非晶半導體區111b之半導體膜111：微晶半導體膜109的表面暴露至含氮的氣體，以便氮被吸收至微晶半導體膜109的表面，而後使用氫和含矽或鍺之沉積氣體作為來源氣體來執行膜沉積。
使用氫、磷化氫(以氫或矽烷稀釋)和含矽的沉積氣體之混合物，藉由輝光放電電漿，在電漿CVD設備的反應室中形成雜質半導體膜113，藉以形成添加磷之非晶矽或添加磷之微晶矽。在製造p通道薄膜電晶體的例子中，可使用二硼烷來取代磷化氫，使用輝光放電電漿來形成雜質半導體膜113。
另外，在使用添加磷之微晶矽或添加硼之微晶矽形成雜質半導體膜113的例子中，微晶半導體膜，典型上為微晶矽膜，係形成在半導體膜111與雜質半導體膜113之間，以便可提高介面的特性。結果，可減少在雜質半導體膜113與半導體膜111之間的介面所產生之電阻。因此，可增加流經薄膜電晶體的源極區、半導體膜、和汲極區之電流量，及可增加開通狀態電流和場效遷移率。
由抗蝕劑所形成之遮罩115係可藉由光致微影處理來形成。
接著，使用由抗蝕劑所形成之遮罩115來蝕刻微晶半導體膜109、半導體膜111、及雜質半導體膜113。藉由此步驟，微晶半導體膜109、半導體膜111、及雜質半導體膜113被分成元件，藉以形成半導體堆疊本體117和雜質半導體膜121。半導體堆疊本體117包括微晶半導體區117a，其包括微晶半導體膜109和半導體膜111的微晶半導體區；非晶半導體區117b，其包括半導體膜111的非晶半導體區。然後，去除由抗蝕劑所形成的遮罩115(見圖3C)。
接著，導電膜127係形成在雜質半導體膜121之上(見圖5A)。導電膜127係藉由CVD法、濺鍍法、或真空蒸發法等等所形成。另一選擇是，能夠以絲網印刷法、噴墨法等等排出銀、金、銅等等的導電奈米漿糊並且烘烤導電奈米漿糊來形成導電膜127。
然後，藉由光致微影步驟以抗蝕劑形成遮罩，及藉由使用由抗蝕劑所形成的遮罩來蝕刻導電膜127，藉以形成充作源極電極和汲極電極之佈線129a及129b(見圖5B)。導電膜127的蝕刻可以是乾蝕刻或濕蝕刻。需注意的是，佈線129a及129b的其中之一不但充作訊號線也充作源極電極或汲極電極。然而，沒有限制之下，訊號線可與源極和汲極電極分開設置。
然後，雜質半導體膜121和半導體堆疊本體117被局部蝕刻，藉以形成充作源極和汲極區之雜質半導體膜131a及131b。另外，形成包括微晶半導體區133a和一對非晶半導體區133b之半導體堆疊本體133。在此點，半導體堆疊本體117被蝕刻，以便微晶半導體區133a具有凹下部，及去除含氮的微晶半導體區，藉以形成具有下面結構之半導體堆疊本體133：在覆蓋有佈線129a及129b之區域中，堆疊微晶半導體區133a和非晶半導體區133b，及在既未覆蓋有佈線129a也未129b且與閘極電極重疊之區域中，露出微晶半導體區133a。在那時之微晶半導體區133a的露出部位是平坦的。
此處，佈線129a及129b的端部與雜質半導體膜131a及131b的端部對準。然而，佈線129a及129b的端部與雜質半導體膜131a及131b的端部不一定要彼此對準；在橫剖面中，佈線129a及129b的端部可位在比雜質半導體膜131a及131b的端部更內側上。
接著，可執行乾蝕刻。在露出的微晶半導體區133a和露出的非晶半導體區133b未被破壞及微晶半導體區133a和非晶半導體區133b的蝕刻率低之條件下執行乾蝕刻。作為蝕刻氣體，典型上使用Cl2、CF4、N2等等。並未特別限制蝕刻方法，及可使用感應耦合式電漿(ICP)法、電容耦合式電漿(CCP)法、電子迴旋加速器諧振(ECR)法、反應性離子蝕刻(RIE)法等等。
然後，微晶半導體區133a和非晶半導體區133b的表面經過電漿處理，以水電漿處理、氧電漿處理、臭氧電漿處理、N2O電漿處理、使用氧化氣體大氣之電漿處理(其例子為使用氧和氫的混合氣體之電漿處理)等等為代表。
可以將以水蒸氣(H2O蒸汽)為代表之含水作為主要成分的氣體引進反應空間及產生電漿之此種方式來執行水電漿處理。之後，去除由抗蝕劑所形成之遮罩。可在乾蝕刻雜質半導體膜121和半導體堆疊本體117之前去除由抗蝕劑所形成的遮罩。
如上述，在形成微晶半導體區133a和非晶半導體區133b之後，在微晶半導體區133a和非晶半導體區133b未被破壞之條件下可額外執行乾蝕刻，藉以可去除諸如露出的微晶半導體區133a和露出的非晶半導體區133b之上的剩餘物等雜質。另外，乾蝕刻可接著水電漿處理或使用氫和氧的混合氣體之電漿處理，藉以可去除由抗蝕劑所形成之遮罩的剩餘物，及可減少微晶半導體區133a的缺陷。另外，藉由使用氧化氣體大氣的電漿處理，可將氧化物絕緣膜形成在絕緣膜137側上之微晶半導體區的表面上，藉以確保源極區與汲極區之間的絕緣；因此，在最後的薄膜電晶體中，可減少關閉狀態電流和可減少電特性的變化。
需注意的是，在導電膜127之上藉由光致微影處理由抗蝕劑形成遮罩，及使用遮罩蝕刻導電膜127；藉以形成充作源極和汲極電極之佈線129a及129b。然後，蝕刻雜質半導體膜121，藉以形成充作源極和汲極區之雜質半導體膜131a及131b。此時，在某些例子中蝕刻半導體堆疊本體117的部分。然後，在去除由抗蝕劑所形成的遮罩之後可局部蝕刻半導體堆疊本體117，以形成包括微晶半導體區133a和一對非晶半導體區133b之半導體堆疊本體133。在使用氧、HBr、及CF4、NF3、及SF6的至少其中之一的混合氣體作為上述蝕刻步驟的蝕刻氣體之例子中，可減少蝕刻時欲產生的剩餘物，如此可減少導致薄膜電晶體的電特性變化。
另外，因為在去除由抗蝕劑所形成之遮罩的步驟中微晶半導體區117a係覆蓋有非晶半導體區117b，所以防止微晶半導體區117a與抗蝕劑清除劑和抗蝕劑的剩餘物相接觸。另外，因為在去除由抗蝕劑所形成的遮罩之後非晶半導體區117b係使用佈線129a及129b來蝕刻以露出微晶半導體區133a，所以與抗蝕劑清除劑和抗蝕劑的剩餘物相接觸之非晶半導體區不遺留在背通道中。結果，由於遺留在背通道中之抗蝕劑清除劑和抗蝕劑的剩餘物所導致之漏電流不會產生，如此可進一步減少薄膜電晶體的關閉狀態電流。
經由上述處理，可製造單閘極薄膜電晶體。能夠以高生產力製造抑制電特性變化之具有開通電流和高場效遷移率及低關閉狀態電流的單閘極薄膜電晶體。
然後，絕緣膜137係形成在半導體堆疊本體133和佈線129a及129b之上。可以類似於閘極絕緣膜105的方式之方式來形成絕緣膜137。
然後，藉由使用以光致微影處理由抗蝕劑所形成之遮罩，可將開口(未圖示)形成在絕緣膜137中。然後，可將背閘極電極139形成在絕緣膜137之上(見圖5C)。經由上述處理，可製造雙閘極薄膜電晶體。
藉由以濺鍍法使用上述材料的任一者形成薄膜，而後使用以光致微影處理由抗蝕劑所形成之遮罩來蝕刻薄膜，可形成背閘極電極139。另一選擇是，可藉由塗敷或印刷包括具有透光特性的導電聚合物之導電組成，及烘烤此組成，可形成背閘極電極139。
接著，參考薄膜電晶體的俯視圖之圖6A至6D說明背閘極電極的形狀。
如圖6A所示，背閘極電極139被形成平行於閘極電極103。在此例中，可獨立控制施加到背閘極電極139之電位和施加到閘極電極103之電位。如此，可控制薄膜電晶體的臨界電壓。另外，載子流動之區域(即、通道區)係形成在微晶半導體區中的閘極絕緣膜105側上和絕緣膜137側上；如此，可增加薄膜電晶體的開通狀態電流。
如圖6B所示，可將背閘極電極139連接到閘極電極103。也就是說，經由形成在閘極絕緣膜105和絕緣膜137中之開口150可連接閘極電極103和背閘極電極139。在此例中，施加到背閘極電極139之電位和施加到閘極電極103之電位彼此相等。因此，在半導體膜中載子流動之區域(即、通道區)係形成在微晶半導體區中的閘極絕緣膜105側上和絕緣膜137側上；如此，可增加薄膜電晶體的開通狀態電流。
另一選擇是，如圖6C所示，背閘極電極139不一定要連接到閘極電極103及可在浮動狀態中。在那例子中，在未施加電位到背閘極電極139之下將通道區形成在微晶半導體區中的閘極絕緣膜105側上和絕緣膜137側上；如此，可增加薄膜電晶體的開通狀態電流。
另外，如圖6D所示，背閘極電極139可與佈線129a及129b重疊，具有絕緣膜137設置在其間。雖然圖6D使用圖6A之背閘極電極139，但是圖6B或圖6C之背閘極電極139亦與佈線129a及129b重疊。
在此實施例中，因為在微晶半導體膜形成在閘極絕緣膜之上之前執行處理室的內部之清潔和保護膜的形成，所以可減少與閘極絕緣膜相接觸之微晶半導體膜的氮濃度。在此實施例所說明之薄膜電晶體中，在閘極絕緣膜側和絕緣膜側上之欲成為通道區的微晶半導體區之區域中氮濃度低；如此，可減少那些區域中的缺陷。如此，薄膜電晶體可具有提高的可靠性。另外，具有圓錐或角錐形狀且含氮之微晶半導體區包括在與充作源極和汲極區的雜質半導體膜重疊之微晶半導體區中。如此，可降低當在開通狀態中電壓施加在源極與汲極電極之間時的垂直方向(膜厚度方向)上之電阻。另外，隧道電流不容易流動及可降低關閉狀態電流，因為具有較少缺陷及在價鍵的鍵邊緣中具有陡峭的位準尾部之排列整齊的半導體之含氮的非晶半導體區係設置在微晶半導體區與雜質半導體膜之間。可製造抑制電特性變化之具有高開通狀態電流和高場效遷移率及低關閉狀態電流的薄膜電晶體。
[實施例2]
在此實施例中，參考圖7A及7B說明不同於實施例1所說明之氮濃度低的微晶半導體膜之形成方法。此實施例不同於實施例1在於，設置有複數個處理室之所謂的多室CVD設備被用於形成閘極絕緣膜和微晶半導體膜。
圖7A為CVD設備的概要圖，及圖7B為從及包括用以沉積閘極絕緣膜的步驟到及包括用以沉積微晶半導體膜的步驟之處理的流程圖。
圖7A圖示CVD設備的概要圖。CVD設備包括負載鎖定室251、轉移室253、第一處理室265、及第二處理室267。閘閥257a係設置在負載鎖定室251與轉移室253之間，閘閥257b係設置在轉移室253與第一處理室265之間，及閘閥257c係設置在轉移室253與第二處理室267之間。閘閥的每一個可被設定到預定壓力。
類似於實施例1，將具有閘極電極103之基板101安裝在CVD設備之負載鎖定室251的匣中，及經由轉移室253轉移到第一處理室265(圖7B之S201)。之後，關閉閘閥257b。然後，類似於實施例1，將閘極絕緣膜105形成在基板101及閘極電極103之上(圖7B之S202)。
隨後，打開閘閥257b，而後將基板轉移到處理室253(圖7B之S203)。之後，關閉閘閥257b。
隨後，打開閘閥257c，而後將基板轉移到第二處理室267(圖7B之S211)。之後，關閉閘閥257c。然後，將微晶半導體膜109形成在閘極絕緣膜105之上(圖7B之S212)。
在此實施例中，第一處理室265為只形成閘極絕緣膜之處理室；第二處理室267為只形成微晶半導體膜之處理室。藉由在不同處理室中形成閘極絕緣膜105和微晶半導體膜109，可抑制雜質混合到微晶半導體膜109內。如此，可減少微晶半導體膜109的氮濃度。
[實施例3]
在此實施例中，參考圖4A及圖8說明方法，與實施例1及2比較，藉此方法可進一步減少微晶半導體膜所含有之氮濃度。需注意的是，在此實施例中，使用實施例1進行說明；然而，此實施例亦可適當應用到實施例2。
類似於實施例1，將具有閘極電極103之基板101安裝在CVD設備之負載鎖定室251的匣中，及經由轉移室253轉移到處理室255(圖8之S201)。之後，關閉閘閥257b。然後，類似於實施例1，將閘極絕緣膜105形成在基板101及閘極電極103之上(圖8之S202)。
然後，將氧化氣體引進處理室255，而後產生輝光放電以將閘極絕緣膜105的表面暴露至氧電漿，以便氧化物絕緣膜係形成在閘極絕緣膜105的表面上(圖8之S221)。作為氧化物絕緣膜，可給定氧化矽膜、氧化鋁膜等等。
氧化氣體的例子包括氧、臭氧、一氧化二氮、水蒸氣、及氧和氫的混合氣體。藉由將閘極絕緣膜105暴露至氧電漿而將氧化物絕緣膜形成在閘極絕緣膜105的表面上，可在形成微晶半導體膜109的稍後步驟中防止氮或其他雜質從閘極絕緣膜105釋出到處理室的內部。如此，可進一步減少微晶半導體膜109的氮濃度。另外，在未含氮之氣體(其例子為氧、臭氧、水蒸氣、及氧和氫的混合氣體)的大氣中產生電漿之例子中可進一步減少微晶半導體膜109的氮濃度，因為具有減少的氮濃度之氧化物絕緣膜可形成在閘極絕緣膜105的表面上。
隨後，打開閘閥257b，而後將基板轉移到轉移室253(圖8之S203)。之後，關閉閘閥257b。
然後，類似於實施例1，清潔處理室255的內部(圖8之S204)。
然後，保護膜係形成在處理室255的內牆上(圖8之S205)。
隨後，打開閘閥257b，而後將基板轉移到處理室255(圖8之S206)。之後，關閉閘閥257b。
之後，微晶半導體膜109係形成在閘極絕緣膜105之上(圖8之S207)。
在此實施例中，藉由在閘極絕緣膜的表面上執行氧電漿處理，可將充作保護膜之氧化物絕緣膜形成在閘極絕緣膜的表面上；如此，可抑制雜質混合到微晶半導體膜109內。因此，可減少微晶半導體膜109的雜質濃度以及氮濃度。
[實施例4]
在此實施例中，參考圖9A及9B說明與實施例1至3之微晶半導體膜比較形成更濃密的混合相晶粒之微晶半導體膜的形成方法。
如圖9A所示，類似於實施例1，閘極電極103係形成在基板101之上，及閘極絕緣膜105係形成在基板101和閘極電極103之上。然後，籽晶107係形成在閘極絕緣膜105之上。
籽晶107係使用以微晶矽膜、微晶矽鍺膜等等為代表之微晶半導體膜所形成。籽晶107可在混合相晶粒分散的狀態中，其中混合相晶粒被連續提供並且形成膜，或者其中混合相晶粒和非晶半導體被連續提供並且形成膜。在混合相晶粒不會彼此相接觸之下，籽晶107在鄰近混合相晶粒之間可具有空間。
在增加晶性的條件之下，使用氫和含矽或鍺之沉積氣體的混合物，藉由輝光放電電漿，在電漿CVD設備的反應室中形成籽晶107。另一選擇是，使用氫、含矽或鍺之沉積氣體、及諸如氦、氖、氬、氪、或氙等稀有氣體的混合物，藉由輝光放電電漿形成籽晶107。此處，在氫的流率大於或等於含矽或鍺之沉積氣體的流率50倍及小於或等於1000倍以便稀釋沉積氣體及處理室中的壓力大於或等於67 Pa及小於或等於13332 Pa(大於或等於0.5 Torr(陶爾)及小於或等於100 Torr)之條件下形成微晶矽、微晶矽鍺等等。此時之沉積溫度為室溫至350℃較佳、150℃至280℃更好。上電極與下電極之間的距離被設定成能夠產生電漿之距離。憑藉增加晶性的條件，促進晶體生長及提高混合相晶粒的晶性。也就是說，增加包括在混合相晶粒中之微晶的尺寸。
當諸如氦、氖、氬、氪、或氙等稀有氣體添加到籽晶107的來源氣體時，增加籽晶107的沉積率。當增加沉積率時，可減少混合到籽晶107內的雜質量。因此，可提高籽晶107的晶性。藉由將諸如氦、氖、氬、氪、或氙等稀有氣體用於籽晶107的來源氣體，在未施加高功率之下可產生穩定電漿。因此，可減少對籽晶107的破壞，及可提高混合相晶粒的晶性。
關於形成籽晶107時之輝光放電電漿的產生，可適當利用微晶半導體膜109的條件。
然後，如圖9B所示，微晶半導體膜108係形成在籽晶107之上。在使混合相晶粒的晶體能夠生長以便混合相晶粒之間的空間被填滿之條件下形成微晶半導體膜108。需注意的是，微晶半導體膜108的厚度大於或等於30 nm及小於或等於100 nm較佳。
藉由使用氫和含矽或鍺之沉積氣體的混合物之輝光放電電漿，及將處理室中的壓力設定成大於或等於1333 Pa及小於或等於13332 Pa(大於或等於10 Torr及小於或等於100 Torr)，在電漿CVD設備的反應室中形成微晶半導體膜108。另一選擇是，藉由使用來源氣體和諸如氦、氣、氬、氪、或氙等稀有氣體的混合物之輝光放電電漿，及將處理室中的壓力設定成大於或等於1333 Pa及小於或等於13332 Pa(大於或等於10 Torr及小於或等於100 Torr)，可形成微晶半導體膜108。需注意的是，氫和含矽或鍺之沉積氣體的流率可週期性增加和減少，及處理室中的壓力可大於或等於1333 Pa及小於或等於13332 Pa(大於或等於10 Torr及小於或等於100 Torr)。
在填滿籽晶107之間的空間並且促進晶體生長之條件下形成微晶矽、微晶矽鍺等等。結果，在微晶半導體膜108中，晶體區對非晶半導體的比例增加，及混合相晶粒之間的空間減少，藉以提高晶性。此時的沉積溫度為室溫至350℃較佳、150℃至280℃更好。上電極與下電極之間的距離被設定成能夠產生電漿之距離。
可適當將實施例1所說明之形成微晶半導體膜109時用以產生輝光放電電漿的條件利用於形成微晶半導體膜108時用以產生輝光放電電漿。在形成籽晶107時用以產生輝光放電電漿的條件與用以形成微晶半導體膜108時相同之例子中，可增加產量。需注意的是，條件可以彼此不同。
當微晶半導體膜108的沉積條件被設定如下時，由於處理室中的高壓，沉積氣體的中間自由路徑變短，及電漿離子的能量減少，如此提高與微晶半導體膜108的覆蓋範圍，減少對微晶半導體膜108的離子破壞，及減少缺陷：氫的流率大於或等於含矽或鍺之沉積氣體100倍及低於或等於2000倍，以便沉積氣體被稀釋，及處理室中的壓力大於或等於1333 Pa及小於或等於13332 Pa(大於或等於10 Torr及小於或等於100 Torr)。另外，在上述條件之下，因為含矽或鍺之沉積氣體的稀釋率高及所產生的氫自由基量增加，所以在蝕刻非晶半導體區的同時，使用混合相晶粒中的微晶作為籽晶來晶體生長。結果，在微晶半導體膜108中，晶體區對非晶半導體區的比例增加及晶性提高。另外，減少微晶半導體膜108中的缺陷。
經由上述步驟，可形成混合相晶粒的密度高之具有高晶性的微晶半導體膜。
需注意的是，微晶半導體膜108的沉積條件中之壓力可被設定成高於籽晶107的沉積條件中的壓力。另一選擇是，微晶半導體膜108的沉積條件中之壓力可被設定成低於籽晶107的沉積條件中的壓力。另一選擇是，籽晶107的沉積條件中的壓力可被設定成與微晶半導體膜108的沉積條件中之壓力相同。
籽晶107的厚度大於或等於1 nm及小於或等於10 nm較佳。若籽晶107的厚度大於10 nm，甚至當微晶半導體膜108被沉積時，則難以填滿混合相晶粒之間的空間以及蝕刻籽晶107中所含有之非晶半導體，如此減少籽晶107和微晶半導體膜108的晶性。此外，因為混合相晶粒需要形成在籽晶107中，所以籽晶107的厚度為1 nm或更多較佳。
微晶半導體膜108的厚度大於或等於30 nm及小於或等於100 nm較佳。其原因如下：當微晶半導體膜108具有厚度30 nm或更多時，可減少薄膜電晶體的電特性變化；以及甚至當微晶半導體膜108具有厚度100 nm或更少時，可增加生產量及可抑制由於應力所導致膜剝離。
根據此實施例，可形成有著混合相晶粒之間的較小空間卻具有較高晶性之微晶半導體膜。
需注意的是，關於進一步增加微晶半導體膜的晶性，在增加晶性的條件之下，另一微晶半導體膜係可形成在微晶半導體膜108之上。晶性高於微晶半導體膜108的晶性之條件如下：氫對含矽或鍺之沉積氣體的流率高於微晶半導體膜108的沉積條件中的流率及沉積氣體被稀釋，以及處理室中之壓力大於或等於1333 Pa及小於或等於13332 Pa(大於或等於10 Torr及小於或等於100 Torr)。
晶性高於微晶半導體膜108的晶性之另一條件如下，類似於微晶半導體膜108的沉積條件：週期性增加及減少氫對含矽或鍺之沉積氣體的流率，以及處理室中之壓力大於或等於1333 Pa及小於或等於13332 Pa(大於或等於10 Torr及小於或等於100 Torr)。在上述條件中，當氫對含矽或鍺之沉積氣體的流率低時之週期期間，氫的流率可被設定成高於微晶半導體膜108的沉積條件中之流率，藉以可進一步提高晶性。
隨後，執行包括和在實施例1所說明之圖3B所示的步驟之後的處理，藉以可製造抑制電特性變化之具有高開通電流和高場效遷移率以及低關閉狀態電流的薄膜電晶體。
雖然此實施例參考實施例1進行說明，但是可適當參考另一實施例的說明。
[實施例5]
在此實施例中，將參考圖3A至3C及圖10A至10C說明可比實施例1至4的任一者中之關閉狀態電流更進一步減少關閉狀態電流的薄膜電晶體之製造方法。
如實施例1所示，經由圖3A至3C所示之處理來形成圖10A之半導體堆疊本體117。
接著，執行在由抗蝕劑所形成之遮罩115被留下的同時半導體堆疊本體117的側表面暴露至電漿123之電漿處理。此處，在氧化氣體大氣或氮化氣體大氣中產生電漿，及半導體堆疊本體117暴露至電漿123。氧化氣體的例子包括氧、臭氧、一氧化二氮、水蒸氣、及氧和氫的混合氣體。氮化氣體的例子包括氮、氨、氟化氮、氯化氮、氯胺、氟胺。藉由在氧化氣體或氮化氣體中產生電漿，產生氧自由基或氮自由基。自由基與半導體堆疊本體117產生化學作用，藉以在半導體堆疊本體117的側表面上形成絕緣區。需注意的是，取代利用電漿的照射，可執行利用紫外線的照射來產生氧自由基或氮自由基。
在使用氧、臭氧、水蒸氣、及氧和氫的混合氣體作為氧化氣體之例子中，藉由電漿照射減少抗蝕劑，藉以如圖10B所示一般形成其頂和底表面縮減之遮罩115a。結果，經由電漿處理，除了半導體堆疊本體117的側表面之外，還氧化露出的雜質半導體膜121，藉以將絕緣區125形成在半導體堆疊本體117的側表面上及雜質半導體膜121的側表面和頂表面的部分上。
接著，如實施例1所說明一般，經由類似於圖5A及5B所示之處理的處理，如圖5C所示一般形成充作源極電極和汲極電極之佈線129a及129b、充作源極區和汲極區之雜質半導體膜131a及131b、包括微晶半導體區133a及一對非晶半導體區133b之半導體堆疊本體133、以及絕緣膜137。因此，可製造單閘極薄膜電晶體。
雖然未圖示，但是當背閘極電極形成在絕緣膜137之上時，可製造雙閘極薄膜電晶體。
根據此實施例，因為絕緣區係設置在半導體堆疊本體133與佈線129a及129b之間，所以可減少從佈線129a及129b注射到半導體堆疊本體133之電洞；如此，可製造具有低關閉狀態電流、高場效遷移率、及高開通狀態電流之薄膜電晶體。
儘管此實施例參考實施例1進行說明，但是可適當參考另一實施例中的說明。
[實施例6]
根據上述實施例製造薄膜電晶體，及具有顯示功能之半導體裝置(亦稱作顯示裝置)係可使用像素部中以及驅動器電路中的薄膜電晶體來製造。另外，包括薄膜電晶體之驅動器電路的部分或整個係可形成在與像素部相同的基板之上，藉以能夠形成系統面板。
顯示裝置包括顯示元件。作為顯示元件，可使用液晶元件(亦稱作液晶顯示元件)或發光元件(亦稱作發光顯示元件)。發光元件包括其亮度係受電流或電壓所控制之元件在其類別中，尤其是包括無機EL(電致發光)元件、有機EL元件等等。而且，亦可使用諸如電子墨水等由電效果改變對比之顯示媒體。
此外，顯示裝置包括密封顯示元件之面板；以及包括控制器之IC等等安裝在面板上之模組。而且，顯示裝置包括設置有用以供應電流到各像素中之顯示元件的機構之元件基板，其為在顯示裝置的製造處理中完成顯示元件之前的一實施例。尤其是，元件基板可在只形成顯示元件的像素電極之狀態，欲成為像素電極的導電膜被形成但不被蝕刻以形成像素電極之狀態，或者任何其他狀態。
需注意的是，此說明書中的顯示裝置意指影像顯示裝置、顯示裝置、或光源(包括照明裝置)。另外，顯示裝置亦包括下面模組的任一者在其類別中：裝附諸如撓性印刷電路(FPC)、捲帶式自動接合(TAB)捲帶、或捲帶式載子封裝(TCP)等連接器之模組；具有TAB捲帶或設置有印刷配線板在其端部之TCP的模組；以及具有藉由剝離上晶片(COG)法直接安裝在顯示元件上之積體電路(IC)的模組。
可藉由使用具有低關閉狀態電流、高場效遷移率、及高開通電流之實施例1至5的任一者所說明之薄膜電晶體來製造此實施例所說明的半導體裝置。因此，可減少薄膜電晶體的面積，如此能夠高度整合半導體裝置。另外，當薄膜電晶體被用於如此實施例所說明之顯示裝置的驅動器電路時，可減少驅動器電路的尺寸，如此使顯示裝置的框能夠變窄，及可減少經過一段時間的影像劣化。
需注意的是，可將上述半導體裝置應用到電子紙。電子紙可被用於各種領域中用以顯示資訊的電子裝置。例如，電子紙可被應用到電子書閱讀器(e-book閱讀器)、佈告、數位招牌、公共資訊顯示器(PID)、諸如火車等交通工具上的廣告、及諸如信用卡等各種卡片的顯示。
另外，可將上述半導體裝置應用到各種電子裝置(包括遊戲機)。此種電子裝置的例子包括電視裝置(亦稱作電視或電視接收器)、電腦的等等監視器、諸如數位相機或數位視頻相機等相機、數位相框、行動電話手機(亦稱作行動電話或行動電話裝置)、可攜式遊戲操縱臺、可攜式資訊終端、音頻播放器、諸如柏青哥等大尺寸遊戲機等等。
[例子1]
在此例中，說明由上述實施例所說明的方法所製造之薄膜電晶體的可靠性之檢驗結果。在此例中，在不同製造條件之下將薄膜電晶體製造成樣本A至C，及檢驗其可靠性。
首先，參考圖3A至3C、圖5A至5C、和圖9A及9B的橫剖面圖來說明樣本A至C之製造方法。需注意的是，雖然樣本A至C的製造條件彼此不同，但是參考同一圖示，即、圖3A至3C、圖5A至5C、和圖9A及9B，說明樣本A至C的製造方法，因為樣本具有實質上相同的橫剖面結構。未特別指明參考樣本A至C的任一者所說明之製造步驟為樣本A至C之間共同的步驟。
基座絕緣膜(此處未圖示)係形成在基板101之上，及閘極電極103係形成在基座絕緣膜之上。
此處，使用玻璃基板(由Corning公司所製造的EAGLE XG)作為基板101。
閘極電極103具有鋁層夾置在鈦層之間的結構。尤其是，首先，藉由以氬離子濺鍍鈦靶材，將50 nm厚的第一鈦膜形成在基座絕緣膜之上。此時，引進處理室內之氬的流率為20 sccm、處理室中的壓力為0.1 Pa、所施加的電壓為12 kW、及基板溫度為室溫。然後，藉由以氬離子濺鍍鋁靶材，將100 nm厚的鋁膜形成在第一鈦膜之上。此時，引進處理室內之氬的流率為50 sccm、處理室中的壓力為0.4 Pa、所施加的電壓為4 kW、及基板溫度為室溫。之後，藉由以氬離子濺鍍鈦靶材，將50 nm厚的第二鈦膜形成在鋁膜之上。第二鈦膜係藉由類似於第一鈦膜的方法之方法所形成。換言之，引進處理室內之氬的流率為20 sccm、處理室中的壓力為0.1 Pa、所施加的電壓為12 kW、及溫度為室溫。
之後，抗蝕劑塗敷在第二鈦膜之上，使用第一光遮罩以光照射，及顯影以形成由抗蝕劑所形成之遮罩。
接著，使用由抗蝕劑所形成之遮罩來執行蝕刻，藉以形成閘極電極103。此處，以下面方式使用感應式耦合電漿(ICP)設備來實施兩步驟蝕刻。在ICP功率為600 W、偏壓功率為250 W、分別以流率60 sccm及20 sccm引進三氯化硼及氯作為蝕刻氣體，及處理室中的壓力為1.2 Pa之條件下來執行第一蝕刻。之後，在ICP功率為500 W、偏壓功率為50 W、壓力為2.0 Pa、以流率80 sccm引進四氟化碳作為蝕刻氣體、及處理室中的壓力為2.0 Pa之條件下來執行第二蝕刻。之後，去除由抗蝕劑所形成之遮罩。
接著，將閘極絕緣膜105形成在閘極電極103和基座絕緣膜之上。
在此例中，藉由電漿CVD法將300 nm厚的氮化矽膜形成作閘極絕緣膜105，而後經過電漿處理。在氮化矽膜的沉積中，分別以流率15 sccm、500 sccm、180 sccm、及200 sccm引進矽烷、氨、氮、及氫作為來源氣體；處理室中的壓力為100 Pa；RF功率源頻率為13.56 MHz；RF功率源的功率為200 W；及執行電漿放電。需注意的是，在閘極絕緣膜105的沉積中，使用平行板電漿CVD設備，上電極的溫度為200℃，下電極的溫度為300℃，上電極與下電極之間的距離(間隙)為26 mm。
在一氧化二氮(N2O)大氣中於樣本A及B的每一個之閘極絕緣膜105上執行電漿處理；在氫和氧的混合大氣中於樣本C的閘極絕緣膜105上執行電漿處理。需注意的是，在與閘極絕緣膜105的沉積所使用之處理室相同的處理室中連續執行電漿處理。如上述，以比樣本A及B少的氮混合到樣本C之籽晶107內的此種方式來設定電漿處理之條件。
以下面方式來執行樣本A及B的每一個之閘極絕緣膜105上的電漿處理：以流率400 sccm引進一氧化二氮到處理室內，處理室中的壓力為60 Pa，RF功率源頻率為13.56 MHz，RF功率源的功率為300 W，及執行電漿放電達三分鐘。需注意的是，在電漿處理中，使用平行板電漿處理設備，上電極的溫度為200℃，下電極的溫度為300℃，上電極與下電極之間的距離為15 mm。
以下面方式來執行樣本C之閘極絕緣膜105上的電漿處理：分別流率800 sccm及200 sccm引進氫及氧到處理室內，處理室中的壓力為1250 Pa，RF功率源頻率為13.56 MHz，RF功率源的功率為900 W，及執行電漿放電達三分鐘。需注意的是，在電漿處理中，使用平行板電漿處理設備，上電極的溫度為200℃，下電極的溫度為300℃，上電極與下電極之間的距離為15 mm。
然後，具有厚度5 nm之籽晶107係藉由電漿CVD法形成在閘極絕緣膜105之上。此處，以閘極絕緣膜105的沉積和電漿處理所使用之處理室相同的處理室形成樣本A的籽晶107；以與極絕緣膜105的沉積所使用之處理室不同的處理室及電漿處理形成樣本B及C的每一個之籽晶107。以比樣本A少的氮混合到樣本B及C之籽晶107內的此種方式來設定籽晶之形成條件。需注意的是，籽晶107的其他形成條件在樣本A至C之間相同。
在樣本A至C的每一個之籽晶的沉積中，分別以流率2 sccm、750 sccm、及750 sccm引進矽烷、氫、及氬作為來源氣體；處理室中的壓力為1250 Pa；RF功率源頻率為13.56 MHz；RF功率源的功率為100 W；及執行電漿放電。需注意的是，在籽晶107的沉積中，使用平行板電漿CVD設備，上電極的溫度為200℃，下電極的溫度為300 ℃，及上電極與下電極之間的距離為7 mm。
圖9A圖解經由直到此處的步驟所獲得之結構。
然後，藉由電漿CVD法將具有厚度65 nm的微晶半導體膜108形成在閘極絕緣膜105和籽晶107之上。在微晶半導體膜108的沉積中，分別以流率1.5 sccm、750 sccm、及750 sccm引進矽烷、氫、及氬作為來源氣體；處理室中的壓力為10000 Pa；RF功率源頻率為13.56 MHz；RF功率源的功率為300 W；及執行電漿放電。需注意的是，在微晶半導體膜108的沉積中，使用平行板電漿CVD設備，上電極的溫度為200℃，下電極的溫度為300℃，及上電極與下電極之間的距離為7 mm。
圖9B圖解經由直到此處的步驟所獲得之結構。
然後，具有厚度80 nm之半導體膜111係形成在微晶半導體膜108之上，及具有厚度50 nm之雜質半導體膜113係形成在半導體膜111之上。半導體膜111和雜質半導體膜113係藉由電漿CVD法所形成。
在半導體膜111的沉積中，分別以流率25 sccm、100 sccm、650 sccm、及750 sccm引進矽烷、1000 ppm氨(以氫稀釋)、氫、及氬作為來源氣體；處理室中的壓力為1250 Pa；RF功率源頻率為13.56 MHz；RF功率源的功率為150 W；及執行電漿放電。需注意的是，在半導體膜111的沉積中，使用平行板電漿CVD設備，上電極的溫度為200℃，下電極的溫度為300℃，及上電極與下電極之間的距離為15 mm。
作為雜質半導體膜113，形成添加磷之非晶矽膜。在雜質半導體膜113的沉積中，分別以流率90 sccm、10 sccm、及500 sccm引進矽烷、5%磷化氫(以矽烷稀釋)、及氫作為來源氣體；處理室中的壓力為170 Pa；RF功率源頻率為13.56 MHz；RF功率源的功率為30 W；及執行電漿放電。需注意的是，在雜質半導體膜113的沉積中，使用平行板電漿CVD設備，上電極的溫度為200℃，及下電極的溫度為300℃，及上電極與下電極之間的距離為25 mm。
之後，將抗蝕劑塗敷於雜質半導體膜113之上，使用第二光遮罩以光照射，及顯影以形成由抗蝕劑所形成之遮罩115。圖3B圖解經由直到此處的步驟所獲得之結構。
然後，微晶半導體膜108、半導體膜111、及雜質半導體膜113係使用由抗蝕劑所形成之遮罩115來蝕刻，藉以形成包括微晶半導體區117a和非晶半導體區117b之半導體堆疊本體117、及雜質半導體膜121。
在此例中，在下面條件之下，以ICP設備執行微晶半導體膜108、半導體膜111、及雜質半導體膜113的蝕刻：ICP功率為450 W；偏壓功率為100 W；分別以流率36 sccm、36 sccm、及8 sccm引進三氯化硼、四氟化碳、及氧作為蝕刻氣體；及處理室中的壓力為2 Pa。
然後，執行氧電漿處理，藉以將氧化物膜形成在雜質絕緣膜121和包括微晶半導體區117a和非晶半導體區117b之半導體堆疊本體117的側表面上。之後，去除由抗蝕劑所形成之遮罩115(未圖示)。
在氧電漿處理中，以流率100 sccm引進氧，處理室中的壓力為0.67 Pa，基板溫度為-10℃，來源功率為2000 W，偏壓功率為350 W，及執行電漿放電。
圖3C圖解經由直到此處的步驟所獲得之結構。
接著，形成導電膜127以覆蓋閘極絕緣膜105、半導體堆疊本體117、及雜質半導體膜121。圖5A圖解由此步驟所獲得之結構。
在此例中，導電膜127具有鋁層夾置在鈦層之間的結構並且以類似於閘極電極103的方式之方式來形成。需注意的是，第一鈦膜、鋁膜、及第二鈦膜的厚度分別為50 nm、200 nm、及50 nm。
之後，抗蝕劑係塗敷於導電膜127之上，使用第三光遮罩以光照射，及顯影以形成由抗蝕劑所形成之遮罩。使用由抗蝕劑所形成之遮罩，在導電膜127和雜質半導體膜121上執行乾蝕刻，藉以形成佈線129a及129b和充作源極和汲極區之雜質半導體膜131a及131b。
在此步驟中，在下面條件之下以ICP設備執行蝕刻：ICP功率為450 W；偏壓功率為100 W；分別以流率60 sccm及20 sccm引進三氯化硼和氯作為蝕刻氣體；及處理室中的壓力為1.9 Pa。
另外，在去除由抗蝕劑所形成之遮罩後局部蝕刻半導體堆疊本體117，以形成包括微晶半導體區133a及一對非晶半導體區133b之半導體堆疊本體133。
在此步驟中，在下面條件之下以ICP設備執行蝕刻：ICP功率為500 W；偏壓功率為50 W；分別以流率125 sccm、10 sccm、及5 sccm引進溴化物、六氟化硫、及氧作為蝕刻氣體；及處理室中的壓力為1.7 Pa。
在此步驟中，執行蝕刻以使微晶半導體區133a的厚度成為50 nm。需注意的是，在此例中，充作源極電極和汲極電極之佈線129a及129b在平面圖中具有直線形狀。
然後，半導體堆疊本體133的表面經過水電漿處理，藉以去除半導體堆疊本體133的表面上所剩餘之雜質。在此步驟中，在下面條件之下執行水電漿處理：功率為1800 W；以流率300 sccm引進水蒸氣；及處理室中的壓力為66.5 Pa。
圖5B圖解經由直到此處的步驟所獲得之結構。
接著，形成300 nm厚的氮化矽膜作為絕緣膜137。在絕緣膜137的沉積中，分別以流率20 sccm、220 sccm、450 sccm、及450 sccm引進矽烷、氨、氮、及氫作為來源氣體；處理室中的壓力為160 Pa；RF功率源頻率為27 MHz；RF功率源的功率為200 W；及執行電漿放電。需注意的是，在絕緣膜137的沉積中，使用平行板電漿CVD設備，上電極的溫度為250℃，下電極的溫度為290℃，及上電極與下電極之間的距離為21mm。
之後，將抗蝕劑塗敷於絕緣膜137之上，使用第四光遮罩以光照射，及顯影以形成由抗蝕劑所形成之遮罩。使用由抗蝕劑所形成之遮罩，絕緣膜的部分被乾蝕刻以露出充作源極和汲極電極之佈線129a及129b。此外，絕緣膜137的部分和閘極絕緣膜105的部分被乾蝕刻以露出閘極電極103。之後，去除由抗蝕劑所形成之遮罩。
之後，導電膜係形成在絕緣膜137之上。然後，將抗蝕劑塗敷於導電膜之上，使用第五光遮罩以光照射，及顯影以形成由抗蝕劑所形成之遮罩。使用由抗蝕劑所形成之遮罩，導電膜的部分被濕蝕刻以形成背閘極電極139。
在此例中，作為導電膜，藉由濺鍍法形成50 nm厚的氧化銦錫，而後濕蝕刻以形成背閘極電極139。雖然未圖解，但是背閘極電極139連接到閘極電極103。之後，去除由抗蝕劑所形成之遮罩。
經由上述處理，形成雙閘極薄膜電晶體之樣本A至C(見圖5C)。
接著，說明在所製造的樣本A至C上執行偏壓溫度應力測試(下面稱作"閘極BT測試")的結果。
此處，閘極BT測試為加速測試的一種，及能夠短時間內評估電晶體之長期使用所導致的特性變化。尤其是，在閘極BT測試前後之間的電晶體之臨界電壓與位移值的變化量為檢驗可靠性的重要指標。在閘極BT測試前後之間，臨界電壓(Vth[V])與位移值(Shift[V])的較少變化量意指較高的可靠性。
在此說明書中，在水平軸和垂直軸分別指示閘極電壓(Vg[V])和汲極電流的平方根(Id1/2[A1/2])之曲線312中，臨界電壓Vth被定義作與Vg軸具有最高傾角之Id1/2的外推正切線314之交叉線的點之閘極電壓(即、0 A1/2的d1/2)(見圖11A)。需注意的是，在此說明書中，以10V的汲極電壓Vd計算臨界電壓。
在此說明書中，在水平軸和垂直軸分別指示閘極電壓(Vg[V])和汲極電流的(Id[A])對數之曲線316中，位移值Shift被定義作與Id=1.0×10-12[A]的直線具有最高傾角之Id的外推正切線318之交叉線的點之閘極電壓(見圖11B)。需注意的是，在此說明書中，以10V的汲極電壓Vd計算位移值。
閘極BT測試的特定方法如下：在其上形成電晶體之基板的溫度(基板溫度)被設定成固定溫度，電晶體之源極和汲極的電位被設定成幾乎相等，及某一段週期以不同於源極和汲極的電位之電位供應閘極。可根據測試目的來適當設定基板溫度。需注意的是，以施加到閘極的電位高於源極和汲極的電位之此種方式施加偏壓應力的例子之測試被稱作正閘極BT測試，而以施加到閘極的電位低於源極和汲極的電位之此種方式施加偏壓應力的例子之測試被稱作負閘極BT測試。
在此例中，在基板溫度85℃及應力時間12小時之下，於樣本A至C上執行正閘極BT測試和負閘極BT測試。
首先，說明正閘極BT測試。為了測量經過閘極BT測試之電晶體的最初特性，在基板溫度被設定成室溫，源極和汲極之間的電壓(下面稱作汲極電壓)被設定成1 V或10 V，及源極和閘極之間的電壓(下面稱作閘極電壓)在-30 V至+30 V的範圍中改變之條件下來測量源極-汲極電流(下面稱作汲極電流)的特性變化。也就是說，測量汲極電壓1 V及10 V之樣本A至C的Vg-Id特性。
接著，基板溫度增加到85℃，而後電晶體的源極之電位被設定成接地電位，而汲極的電位被設定成0.1 V。然後，+20 V被保持施加到閘極12小時，以便偏壓應力和熱應力被施加到樣本A至C。之後，在與測量最初特性的條件相同條件之下測量Vg-Id特性。
類似於正閘極BT測試來執行負閘極BT測試。需注意的是，在負閘極BT測試中，-20 V被保持施加到閘極12小時，以便施加偏壓應力和熱應力。
分別在圖12A、12B、及12C圖示於樣本A、B、及C上所執行之正閘極BT測試中所測量的Vg-Id特性；分別在圖13A、13B、及13C圖示於樣本A、B、及C上所執行之負閘極BT測試中所測量的Vg-Id特性。在圖12A至12C及13A至13C的每一個，垂直軸表示汲極電流(Id[A])而水平軸表示閘極電壓(Vg[V])。另外，曲線302圖示在汲極電壓1 V下的最初特性；曲線304圖示在汲極電壓1 V下的閘極BT測試之後的Vg-Id特性；曲線306圖示在汲極電壓10 V下的最初特性；及曲線308圖示在汲極電壓10 V下的閘極BT測試之後的Vg-Id特性。
從圖12A至12C，可觀察到閘極BT測試前後之間的Vg-Id特性傾向在樣本B中小於在樣本A中並且傾向在樣本C中小於在樣本B中。尤其是在樣本C中，閘極BT測試前後之間的Vg-Id特性變化被抑制到比樣本A及B中的變化小。另外，可從圖13A至13C觀察到類似傾向。也就是說，可假設在薄膜電晶體的可靠性上，樣本B優於樣本A而樣本C優於樣本A及B。
此處，圖14為從在汲極電壓10 V之下圖12A至12C及圖13A至13C所示的樣本A至C之Vg-Id特性所計算的閘極BT測試前後之間的臨界電壓之變化量(ΔVth)和位移值之變化量(ΔShift)。
從圖14，可觀察到正閘極BT測試和負閘極BT測試中之臨界電壓的變化量和位移值的變化量在樣本B中小於樣本A中及在樣本C中小於在樣本B中。如此，可確定在薄膜電晶體的可靠性上，樣本B優於樣本A而樣本C優於樣本A及B。
此處，樣本A及B不同於樣本C在閘極絕緣膜105所執行的電漿處理條件上；樣本A及B上的電漿處理在一氧化二氮(N2O)大氣中執行，在氫和氧的混合大氣中執行樣本C上的電漿處理。換言之，以在樣本C中比在樣本A及B中以較少的氮混合到籽晶107和微晶半導體區133a內之此種方式設定形成條件。
此處，樣本A不同於樣本B及C在籽晶107的形成條件上。以閘極絕緣膜105的沉積和電漿處理所使用之處理室相同的處理室中形成樣本A的籽晶107；另一方面，在不同於閘極絕緣膜105的沉積和電漿處理所使用之處理室的處理室中形成樣本B及C的每一個之籽晶107。換言之，在樣本B及C中比在樣本A中較少的氮混合到籽晶107和微晶半導體區133a內之此種方式來設定形成條件。
也就是說，以在樣本B中比在樣本A中較少的氮混合到微晶半導體區內，以及在樣本C中比在樣本A及B中較少的氮混合到微晶半導體區內的此種方式來設定形成條件。
如上述，顯示出當在氮較不可能混合到微晶半導體區之條件下製造薄膜電晶體時，可減少閘極BT測試前後之間的臨界電壓變化量和位移值變化量，如此可提高薄膜電晶體的可靠性。
在此例中，在不同製造條件下沉積結構(樣本D及E)，在結構(樣本D及E)的每一個中，絕緣膜401、微晶半導體膜403、半導體膜404、及雜質半導體膜405以那順序堆疊，以及說明樣本D及E之SIMS剖面分佈的測量結果。
首先，說明樣本D及E之製造方法。樣本D係在同一處理室中藉由連續沉積絕緣膜401、微晶半導體膜403、半導體膜404、及雜質半導體膜405所形成。另一方面，在樣本E的絕緣膜401、微晶半導體膜403、半導體膜404、及雜質半導體膜405之沉積處理中，每次沉積這些膜的其中之一都執行處理室的清潔和處理室的內牆之保護膜的沉積。另外，樣本E的微晶半導體膜403係藉由實施例4所說明之方法來沉積。
首先，沉積絕緣膜401。在此例中，藉由電漿CVD法將300 nm厚的氮化矽膜形成作絕緣膜401。在類似於被形成作例子1之閘極絕緣膜105的氮化矽膜之條件的條件下執行氮化矽膜之沉積。
之後，在一氧化二氮(N2O)大氣中於絕緣膜401上執行電漿處理。需注意的是，在形成絕緣膜401之處理室中連續執行上述電漿CVD和此處電漿處理。
絕緣膜401上所執行之電漿處理為使用類似於例子1所說明的樣本A及B之閘極絕緣膜105上所執行的電漿處理之條件的條件下之一氧化二氮電漿處理。
另外，在樣本E中，執行處理室的清潔。以流率500 sccm引進NF3，RF功率源頻率為13.56 MHz，及RF功率源的功率為500 W之此種方式執行處理室的清潔。需注意的是，使用平行板電漿CVD設備，上電極的溫度為200℃，下電極的溫度為300℃，以及在電漿處理一開始時上電極與下電極之間的距離為50 mm而在電漿處理期間放大成70 mm。
然後非晶矽膜被沉積作樣本E的形成所使用之處理室之內牆的保護膜。以流率60 sccm引進SiH4，處理室中的壓力為28 Pa，RF功率源頻率為13.56 MHz，RF功率源的功率為30 W，及執行電漿放電之此種方式沉積保護膜。需注意的是，使用平行板電漿CVD設備，上電極的溫度為200℃，下電極的溫度為300℃，及上電極與下電極之間的距離為25 mm。
隨後，藉由電漿CVD法將具有厚度30 nm之微晶半導體膜403沉積在絕緣膜401之上。
在樣本D中，藉由電漿CVD法將具有厚度30 nm之微晶半導體膜403沉積在絕緣膜401之上。在微晶半導體膜403的沉積中，分別以流率2.5 sccm、750 sccm、及750 sccm引進矽烷、氫、及氬作為來源氣體；處理室中的壓力為1250 Pa；RF功率源頻率為13.56 MHz；RF功率源的功率為120 W；及執行電漿放電。需注意的是，在微晶半導體膜403的沉積中，使用平行板電漿CVD設備，上電極的溫度為200℃，下電極的溫度為300℃，及上電極與下電極之間的距離為7 mm。
樣本E的微晶半導體膜403具有將具有厚度25 nm的微晶半導體膜堆疊在具有厚度5 nm的籽晶之上的結構。
在樣本E中，首先，藉由電漿CVD法將具有厚度5 nm的籽晶形成在絕緣膜401之上。在籽晶的沉積中，分別以流率2.5 sccm、750 sccm、及750 sccm引進矽烷、氫、及氬作為來源氣體；處理室中的壓力為1250 Pa；RF功率源頻率為13.56 MHz；RF功率源的功率為150 W；及執行電漿放電。需注意的是，在籽晶的沉積中，使用平行板電漿CVD設備，上電極的溫度為200℃，下電極的溫度為300℃，及上電極與下電極之間的距離為11 mm。
然後，藉由電漿CVD法將具有厚度25 nm的微晶半導體膜形成在籽晶之上。在微晶半導體膜的沉積中，分別以流率2.5 sccm、750 sccm、及750 sccm引進矽烷、氫、及氬作為來源氣體；處理室中的壓力為10000 Pa；RF功率源頻率為13.56 MHz；RF功率源的功率為300 W；及執行電漿放電。需注意的是，在微晶半導體膜的沉積中，使用平行板電漿CVD設備，上電極的溫度為200℃，下電極的溫度為300℃，及上電極與下電極之間的距離為7 mm。
另外，以類似於上述方法之方法，清潔用於樣本E的處理室及將保護膜沉積在其內牆上。
然後，將具有厚度175 nm的半導體膜404形成在微晶半導體膜403之上。半導體膜404係藉由電漿CVD法所形成。在類似於例子1所說明的半導體膜111之條件的條件之下執行半導體膜404的沉積。
需注意的是，半導體膜404具有如圖2A所示之非晶半導體區133b堆疊在微晶半導體區133e之上的結構。如此，在半導體膜404中，微晶半導體區係形成在微晶半導體膜403側上。
另外，以類似於上述方法之方法，清潔用於樣本E的處理室及將保護膜沉積在其內牆上。
具有厚度50 nm之雜質半導體膜405係形成在半導體膜404之上。雜質半導體膜405係藉由電漿CVD法所形成。作為雜質半導體膜405，形成添加磷之非晶矽膜。在類似於例子1所說明的雜質半導體膜113之條件的條件之下執行雜質半導體膜405的沉積。
另外，以類似於上述方法之方法，清潔用於樣本E的處理室及將保護膜沉積在其內牆上。
經由上述處理製造樣本D及E，在樣本D及E的每一個中，絕緣膜401、微晶半導體膜403、半導體膜404、及雜質半導體膜405以那順序堆疊。
接著，參考圖15及圖16說明所製造的樣本D及E之SIMS剖面分佈的測量結果。
圖15圖示樣本D之由SIMS所測量的深度方向上之氫、氮、氧、碳、及氟的濃度剖面分佈及矽之二次離子強度；圖16圖示樣本E的那些。
此處，藉由使用由ULVAC-PHI公司所製造的PHI ADEPT-1010四極SIMS儀器來執行SIMS測量。此外，以加速電壓3 kV執行利用Cs-作為一次離子的照射。另外，以一次離子所照射的表面在雜質半導體膜405側上。
在圖15及圖16中，水平軸表示以雜質半導體膜405的表面做為參考之深度。另外，左側上的垂直軸表示氫、氮、氧、碳、及氟的濃度，而右側上的垂直軸表示矽的二次離子強度。需注意的是，未準確圖示絕緣膜401與微晶半導體膜403之間的介面之濃度。
樣本D之微晶半導體膜403中的氮濃度之剖面分佈顯示出約6×1019 atoms/cm3的濃度，及濃度朝與半導體膜404的介面增加。
另一方面，樣本E之微晶半導體膜403的氮濃度之剖面分佈顯示出約1×1019 atoms/cm3的濃度，及濃度朝與半導體膜404的介面增加。
另外，樣本D的氮濃度剖面分佈標示出微晶半導體膜403與半導體膜404之間的介面中之峰值濃度，及樣本E的氮濃度剖面分佈標示出半導體膜404中之峰值濃度。這是因為在沉積的早期階段所形成之半導體膜404的微晶半導體區之氮濃度高。
微晶半導體膜403的氮濃度在樣本E比在樣本D中低。
如此，顯示出當每次沉積一膜時執行處理室的清潔和沉積保護膜在處理室的內牆上時，可減少微晶半導體膜403的氮濃度，尤其是與絕緣膜401介面上之氮濃度。
[例子3]
在此例中，藉由電子旋轉諧振(ESR)法來評估含氮之微晶半導體膜中的缺陷。
首先，說明微晶半導體膜的沉積條件。
作為樣本F、G、及H的每一個，將150 nm厚的微晶半導體膜沉積在石英基板之上。
以下面方式沉積樣本F的微晶半導體膜：在電漿CVD設備的處理室中沉積氮化矽膜；然後沉積微晶矽膜作為處理室中的保護膜；然後轉移石英基板到處理室；以及將微晶半導體膜沉積在石英基板之上。
以形成微晶矽所形成之5 nm厚的籽晶，而後形成145 nm厚的微晶矽膜之此種方式來形成石英基板之上的微晶半導體膜。
在籽晶的沉積中，分別以流率3sccm、750 sccm、及750 sccm引進矽烷、氫、及氬作為來源氣體；處理室中的壓力為532 Pa；RF功率源頻率為13.56 MHz；RF功率源的功率為125 W；及執行電漿放電。需注意的是，在籽晶的沉積中，使用平行板電漿CVD設備，上電極的溫度為200℃，下電極的溫度為300℃，上電極與下電極之間的距離為15 mm。
在微晶矽膜的沉積中，分別以流率1 sccm及1500 sccm引進矽烷及氫作為來源氣體；處理室中的壓力為5000 Pa；RF功率源頻率為13.56 MHz；RF功率源的功率為950 W；及執行電漿放電。需注意的是，在微晶矽膜的沉積中，使用平行板電漿CVD設備，上電極的溫度為200℃，下電極的溫度為300℃，上電極與下電極之間的距離為15 mm。
以下面方式沉積樣本G的微晶半導體膜：在電漿CVD設備的處理室中，沉積非晶矽膜作為保護膜，而後沉積微晶半導體矽膜作為處理室中的保護膜；然後轉移石英基板到處理室；以及將微晶半導體膜沉積在石英基板之上。
類似於樣本F，以形成微晶矽所形成之5 nm厚的籽晶，而後形成145 nm厚的微晶矽膜之此種方式來形成石英基板之上的微晶半導體膜。使用類似於用於樣本F的沉積條件之沉積條件。
以下面方式沉積樣本H的微晶半導體膜：在電漿CVD設備的處理室中沉積氮化矽膜；然後轉移石英基板到處理室；以及將微晶半導體膜沉積在石英基板之上。
在類似於例子1之用於閘極絕緣膜105的氮化矽膜之條件的條件之下執行氮化矽膜的沉積。
類似於樣本F，以形成微晶矽所形成之5 nm厚的籽晶，而後形成145 nm厚的微晶矽膜之此種方式來形成石英基板之上的微晶半導體膜。使用類似於用於樣本F的沉積條件之沉積條件。
隨後，將樣本F至H的每一個分成數片20 mm×3 mm。在三樣本彼此重疊之下執行藉由ESR法的分析。關於藉由ESR法的分析，使用Bruker BioSpin K.K.所製造之E500 CW-EPR光譜儀。
圖17A及17B圖示樣本F至H的測量結果。曲線501、曲線502、及曲線503分別為樣本F的、樣本G的、及樣本H的第一衍生曲線。需注意的是，有關第一衍生曲線的兩峰值點之中間點的水平軸表示吸收的中心(諧振磁場)。需注意的是，在ESR分析中，以在微波電力為0.5 mW、調變振幅為5 G、轉換時間為800 msec、掃描次數為2、及測量溫度為10K之條件下將磁場師加在樣本上的同時利用具有頻率9.456 GHz的微波照射樣本之此種方式執行測量。需注意的是，g值依據照射樣本之微波的能量及施加在樣本上之磁場的強度而定。
如圖17A所示，在曲線501至503中獲得g值為1.9965的訊號。另外，獲得g值為2.0055的Pb中心訊號。Pb中心訊號為矽的缺陷之訊號。g值為1.9965的訊號之強度在曲線501中高於在曲線502中，及在曲線503中高於在曲線501中。換言之，與在處理室形成氮化矽膜之狀態中所沉積的微晶矽膜(樣本H)比較，在將作為保護膜的微晶矽膜形成在氮化矽膜之表面上的狀態中所沉積之微晶矽膜(樣本F)顯示出g值為1.9965之訊號的較低強度。另外，在未沉積氮化矽膜及將微晶矽膜形成作處理室中的保護膜之狀態中所沉積的微晶矽膜(樣本G)顯示出比樣本F低之g值為1.9965的訊號之強度。
圖17B圖示當從圖17A的曲線之整數值所計算的g值為1.9965時之樣本F至H的每一個之旋轉數目。可看出樣本F及G的每一個之旋轉數目小而樣本H的旋轉數目大。
訊號的強度和旋轉的數目對應於微晶矽膜中之未成對電子的量。如此，可看出在未暴露氮化矽膜之處理室中或者未沉積氮化矽膜之處理室中沉積微晶矽膜的狀態中，可減少微晶矽膜中之未成對電子(典型上為自由基和缺陷)。
接著，參考圖18A及18B說明閘極BT測試前後之未成對電子的量。
首先，說明用於樣本的製造條件。
以下面方式製造樣本I。在石英基板之上，將以2%至20%混合氧化矽之氧化銦錫沉積至厚度50 nm作為第一電極。300 nm厚的氮化矽膜係沉積在第一電極之上。然後，將氮化矽膜暴露至在一氧化二氮大氣中所產生之電漿。之後，沉積30 nm厚的微晶半導體膜。然後在微晶半導體膜之上，將以2%至20%混合氧化矽之氧化銦錫沉積作為第二電極。然後蝕刻氮化矽膜、微晶半導體膜、及第二電極的邊緣部位，以便露出第一電極。
在氮化矽膜的沉積中，分別以流率40 sccm、550 sccm、1400 sccm、及500 sccm引進矽烷、氫、氨、及氮作為來源氣體；處理室中的壓力為100 Pa；RF功率源頻率為13.56 MHz；RF功率源的功率為200 W；及執行電漿放電。需注意的是，在氮化矽膜的沉積中，使用平行板電漿CVD設備，上電極的溫度為290℃，下電極的溫度為250℃，上電極與下電極之間的距離為38 mm。
以下面方式執行將氮化矽膜暴露至在一氧化二氮大氣中所產生之電漿：以流率400 sccm引進一氧化二氮到處理室內，處理室中的壓力為60 Pa，RF功率源頻率為13.56 MHz，RF功率源的功率為300 W，及執行電漿放電達三分鐘。需注意的是，在電漿處理中，使用平行板電漿處理設備，上電極的溫度為290℃，下電極的溫度為250℃，上電極與下電極之間的距離為30 mm。
以形成由微晶矽所形成之5 nm厚的籽晶，而後形成25 nm厚的微晶矽膜之此種方式形成氮化矽膜之上的微晶半導體膜。
在籽晶的沉積中，分別以流率4 sccm、750 sccm、及750 sccm引進矽烷、氫、及氬作為來源氣體；處理室中的壓力為532 Pa；RF功率源頻率為13.56 MHz；RF功率源的功率為150 W；及執行電漿放電。需注意的是，在籽晶的沉積中，使用平行板電漿CVD設備，上電極的溫度為290℃，下電極的溫度為250℃，上電極與下電極之間的距離為15 mm。
在微晶矽膜的沉積中，分別以流率1.8 sccm、750 sccm、及750 sccm引進矽烷、氫、及氬作為來源氣體；處理室中的壓力為5000 Pa；RF功率源頻率為13.56 MHz；RF功率源的功率為125 W；及執行電漿放電。需注意的是，在微晶矽膜的沉積中，使用平行板電漿CVD設備，上電極的溫度為290℃，下電極的溫度為250℃，上電極與下電極之間的距離為15 mm。
經過負閘極BT測試之樣本I被稱作樣本J。在負閘極BT測試中，在基板溫度為85℃之狀態中，保持-18.4 V的電壓施加在第一和第二電極上達48小時。
藉由以85℃加熱48小時來減少微晶矽膜中的缺陷之樣本J被稱作樣本K。
隨後，樣本I至K的每一個被分成數片20 mm×3.3 mm。在兩樣本彼此重疊之下執行藉由ESR法的分析。測量用的設備和測量條件類似於樣本F至H用的那些。
圖18A及18B圖示樣本I至K的測量結果。曲線504、曲線505、及曲線506分別為樣本I的、樣本J的、及樣本K的第一衍生曲線。需注意的是，在減掉氮化矽膜中未成對電子的測量之第一衍生曲線之後作為背景而獲得曲線504至506的每一個。需注意的是，將包括第一電極、氮化矽膜、及第二電極的樣本經過負閘極BT測試，但是未觀察到ESR訊號變化。
如圖18A所示，在曲線504至506獲得g值為1.9965的訊號。另外，g值為1.9965的訊號之強度在曲線505中高於在曲線504中；如此，可看出藉由負閘極BT測試在樣本J中增加未成對電子的量。而且，g值為1.9965的訊號之強度在曲線506中低於在曲線505中；如此，可看出藉由以85℃加熱48小時在樣本K中減少未成對電子的量。
圖18B圖示當從圖18A的曲線之整數值所計算的g值為1.9965時之樣本I至K的每一個之旋轉數目。可看出樣本J的旋轉數目大於樣本I的旋轉數目，而樣本K的旋轉數目小於樣本J的旋轉數目。
另外，g值反映未成對電子的電子運行軌道之狀態。從圖17A及圖18A中的曲線501至506，其每一個具有g值為1.9965的訊號，評估樣本F至H所含有的未成對電子與由於負閘極BT測試所產生之未成對電子相同。
接著，藉由量子化學計算來證實微晶矽膜的ESR測量中所觀察到之ESR光譜中屬於接近1.9965的g值之結合缺陷。
在氮可被混合到為精細之沉積條件下觀察接近1.9965的g值之ESR訊號。在此例中，注意力放在氮對結合缺陷的影響，及形成包括矽原子和氮原子及包括結合缺陷之叢集模型。需注意的是，以氫原子終止除了一結合缺陷以外的結合缺陷。在計算中，執行結構最佳化，而後藉由規獨立原子軌道(GIAO)法計算g值。
使用Gaussian(高斯)基礎之密度函數理論(DFT)被用於結構最佳化計算。同樣在DFT中，以電子密度所表示之一電位的函數(即、另一函數的函數)來近似交換相關聯互動，以致能高速計算。此處，混合函數之B3LYP被用於具體指明相關於交換相關聯能量的各參數之權值。此外，作為基礎函數，6-311G(將三緊縮函數用於各個原子價軌道之三分裂原子價基礎組的基礎函數)被應用到所有原子。藉由上述基礎函數，例如，在氮原子時考慮1s至4s和2p至4p的軌道的同時，在氫原子時考慮1s至3s的軌道。而且，為了提高計算準確性，作為極化基礎組之p函數和d函數被分別添加到氫原子和除了氫原子以外的原子。
關於g值的計算，利用規獨立原子軌道(GIAO)法作為分子之磁蔽常數的計算方法。藉由GIAO法將Hartree-Fock(HF)法用在電子狀態的計算中。與結構最佳化計算相同的條件被應用作為基礎函數。
需注意的是，高斯09被使用作為量子化學計算程式。高性能電腦(由SGI日本公司所製造的Altix 4700)被用於計算。
圖19A至19F為可被看做g值為1.9965的成因之計算時所使用的叢集模型之結合缺陷的概要圖。圖19A及19B為結構A的結合缺陷之概要圖；圖19C及19D為結構B的結合缺陷之概要圖；及圖19E及19F為結構C的結合缺陷之概要圖。在結構A中，兩兩結合的氮原子的其中之一具有缺陷。而且，矽化基結合到兩兩結合的氮原子之其中另一個。在結構B中，結合到兩兩結合的氮原子的其中之一的矽原子具有缺陷。而且，兩矽化基結合到具有缺陷的矽原子。另外，矽化基結合到兩兩結合的氮原子之其中另一個。在結構C中，兩兩結合到氮原子之矽原子具有缺陷。另外，矽化基結合到矽原子。而且，矽化基結合到兩兩結合矽原子之氮。
以上述結構所說明之平均g值圖示在表格1。
需注意的是，利用結構A，兩兩結合的氮原子的其中之依據有缺陷，及矽原子結合到兩兩結合的氮原子之其中另一個，以便g值變成表格1中的值。利用結構B，結合到兩兩結合的氮原子之矽原子具有缺陷，以便g值變成表格1中的值。利用結構C，兩兩結合到氮原子之矽原子具有缺陷，以便g值變成表格1中的值。
從計算結果，發現氮原子兩兩結合或矽原子和氮原子彼此兩兩結合之結構的缺陷傾向使g值接近1.9965。
如此，指出下面。在填滿含氮原子之大氣的處理室中沉積微晶矽膜之例子中，依據條件，可形成雙結合形成在原子之間的結構。當結構具有結合缺陷時，可觀察到g值為1.9965之ESR訊號。
由於閘極BT測試，氫原子變得容易與兩兩結合的氮原子或結合到兩兩結合的氮原子之矽原子分離；由於分離，所以形成未成對電子。此種未成對電子可被視作薄膜電晶體的可靠性減少之成因。如此，藉由減少微晶矽膜中的氮濃度，可增加薄膜電晶體的可靠性。
此申請案係依據由日本專利局於2010、9、14所發表之日本專利申請案序號2010-205992，藉以併入其全部內容做為參考。
100a．．．實線
100b．．．虛線
100c．．．實線
101．．．基板
103．．．閘極電極
105．．．閘極絕緣膜
105a．．．氧化物絕緣膜
107．．．籽晶
108．．．微晶半導體膜
109．．．微晶半導體膜
111．．．半導體膜
111a．．．微晶半導體區
111b．．．非晶半導體區
113．．．雜質半導體膜
115．．．遮罩
115a．．．遮罩
117．．．半導體堆疊本體
117a．．．微晶半導體區
117b．．．非晶半導體區
121．．．雜質半導體膜
123．．．電漿
125．．．絕緣區
127．．．導電膜
129a．．．佈線
129b．．．佈線
131a．．．雜質半導體膜
131b．．．雜質半導體膜
133．．．半導體堆疊本體
133a．．．微晶半導體區
133b．．．非晶半導體區
133c．．．半導體混合相晶粒
133d．．．微晶半導體區
133e．．．微晶半導體區
133g．．．微晶半導體區
135．．．半導體堆疊本體
137．．．絕緣膜
137a．．．氧化物絕緣膜
139．．．背閘極電極
150．．．開口
251．．．負載鎖定室
253．．．轉移室
255．．．處理室
257a．．．閘閥
257b．．．閘閥
257c．．．閘閥
265．．．第一處理室
265．．．第二處理室
302．．．曲線
304．．．曲線
306．．．曲線
308．．．曲線
312．．．曲線
314．．．外推正切線
316．．．曲線
318．．．外推正切線
401．．．絕緣膜
403．．．微晶半導體膜
404．．．半導體膜
405．．．雜質半導體膜
501．．．曲線
502．．．曲線
503．．．曲線
504．．．曲線
505．．．曲線
506．．．曲線
在附圖中：
圖1A及1B各為根據本發明的一實施例之薄膜電晶體的結構之橫剖面圖；
圖2A至2E為根據本發明的一實施例之薄膜電晶體的結構圖；
圖3A至3C為根據本發明的一實施例之薄膜電晶體的製造方法之橫剖面圖；
圖4A及4B分別為CVD設備的概要圖及根據本發明的一實施例之薄膜電晶體的製造方法之流程圖；
圖5A至5C為根據本發明的一實施例之薄膜電晶體的製造方法之橫剖面圖；
圖6A至6D為根據本發明的一實施例之薄膜電晶體的俯視圖；
圖7A及7B分別為CVD設備的概要圖及根據本發明的一實施例之薄膜電晶體的製造方法之流程圖；
圖8為根據本發明的一實施例之薄膜電晶體的製造方法之流程圖；
圖9A及9B為根據本發明的一實施例之薄膜電晶體的製造方法之橫剖面圖；
圖10A至10C為根據本發明的一實施例之薄膜電晶體的製造方法之橫剖面圖；
圖11A及11B分別為電晶體的臨界電壓之定義及電晶體的位移值圖；
圖12A至12C為正閘極BT測試之前和之後的樣本A至C之Vg-Id特性圖；
圖13A至13C為負閘極BT測試之前和之後的樣本A至C之Vg-Id特性圖；
圖14為樣本A至C之臨界電壓和位移值的變化量圖；
圖15為藉由樣本D的SIMS之測量結果圖；
圖16為藉由樣本E的SIMS之測量結果圖；
圖17A及17B為ESR測量結果圖；
圖18A及18B為ESR測量結果圖；以及
圖19A至19F為結合缺陷的概要圖。
101．．．基板
103．．．閘極電極
105．．．閘極絕緣膜
129a．．．佈線
129b．．．佈線
131a．．．雜質半導體膜
131b．．．雜質半導體膜
133．．．半導體堆疊本體
133a．．．微晶半導體區
133b．．．非晶半導體區
137．．．絕緣膜
139．．．背閘極電極

Claims (10)

  1. 一種薄膜電晶體，包含：閘極電極；閘極絕緣膜，與該閘極電極相接觸；半導體膜，在該閘極絕緣膜之上；一對雜質半導體膜，在該半導體膜之上；佈線，在該對雜質半導體膜之上；以及絕緣膜，在該閘極絕緣膜、該半導體膜、該對雜質半導體膜、及該佈線之上，其中，該半導體膜包含位在閘極絕緣膜側上之微晶半導體區及與該微晶半導體區的部分相接觸之一對非晶半導體區，並且其中，在該微晶半導體區中，與該閘極絕緣膜的介面中之氮濃度及與該絕緣膜的介面中之氮濃度低於與該對非晶半導體區的介面中之氮濃度。
  2. 一種薄膜電晶體，包含：閘極電極；閘極絕緣膜，與該閘極電極相接觸；半導體膜，在該閘極絕緣膜之上；一對雜質半導體膜，在該半導體膜之上；佈線，在該對雜質半導體膜之上；以及絕緣膜，在該閘極絕緣膜、該半導體膜、該對雜質半導體膜、及該佈線之上，其中，該半導體膜包含位在閘極絕緣膜側上之微晶半 導體區及與該微晶半導體區的部分相接觸之一對非晶半導體區，其中，在與該對非晶半導體區相接觸之該微晶半導體區中藉由二次離子質譜儀的氮濃度剖面分佈標示出非晶半導體區側上的峰值濃度；並且其中，在與該絕緣膜相接觸之該微晶半導體區中藉由二次離子質譜儀的氮濃度剖面分佈標示出無峰值濃度。
  3. 一種薄膜電晶體，包含：閘極電極；閘極絕緣膜，與該閘極電極相接觸；半導體膜，在該閘極絕緣膜之上；一對雜質半導體膜，在該半導體膜之上；佈線，在該對雜質半導體膜之上；以及絕緣膜，在該閘極絕緣膜、該半導體膜、該對雜質半導體膜、及該佈線之上，其中，該半導體膜包含位在閘極絕緣膜側上之微晶半導體區及與該微晶半導體區的部分相接觸之一對非晶半導體區，其中，在與該對非晶半導體區相接觸之該微晶半導體區中藉由二次離子質譜儀的氮濃度剖面分佈從該閘極絕緣膜側朝非晶半導體區側增加，及在該微晶半導體區的該部分與該對非晶半導體區的該部分中具有最大值；並且其中，在與該絕緣膜相接觸之該微晶半導體區中藉由二次離子質譜儀的氮濃度剖面分佈標示出無峰值濃度。
  4. 根據申請專利範圍第1至3項中任一項之薄膜電晶體，其中，該微晶半導體區中之該閘極絕緣膜側上的氮濃度高於或等於偵測之最小限度及低於或等於1×1019atoms/cm3。
  5. 根據申請專利範圍第1至3項中任一項之薄膜電晶體，其中，該微晶半導體區中之一對非晶半導體區側上的氮濃度高於或等於1×1020atoms/cm3及低於或等於1×1021atoms/cm3。
  6. 根據申請專利範圍第1至3項中任一項之薄膜電晶體，另包含與該微晶半導體區的區域重疊之背閘極電極，其在該絕緣膜之上且與該佈線不重疊。
  7. 根據申請專利範圍第1至3項中任一項之薄膜電晶體，其中，該微晶半導體區在該對非晶半導體區之間的介面中具有尖銳的凸出。
  8. 根據申請專利範圍第1至3項中任一項之薄膜電晶體，其中，該絕緣膜與該微晶半導體區之間的介面是平坦的。
  9. 根據申請專利範圍第1至3項中任一項之薄膜電晶體，其中，該閘極絕緣膜具有氮化物絕緣膜和氧化物絕緣膜的疊層結構，並且其中，該氧化物絕緣膜位在微晶半導體區側上。
  10. 根據申請專利範圍第1至3項中任一項之薄膜電晶體， 其中，該絕緣膜具有氮化物絕緣膜和氧化物絕緣膜的疊層結構，並且其中，該氧化物絕緣膜位在微晶半導體區側上。
TW100132085A 2010-09-14 2011-09-06 薄膜電晶體 TWI538218B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010205992 2010-09-14

Publications (2)

Publication Number Publication Date
TW201246551A TW201246551A (en) 2012-11-16
TWI538218B true TWI538218B (zh) 2016-06-11

Family

ID=45805772

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100132085A TWI538218B (zh) 2010-09-14 2011-09-06 薄膜電晶體

Country Status (4)

Country Link
US (1) US8624254B2 (zh)
JP (1) JP5948031B2 (zh)
KR (1) KR20120028247A (zh)
TW (1) TWI538218B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7348227B1 (en) * 1995-03-23 2008-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9401396B2 (en) * 2011-04-19 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device and plasma oxidation treatment method
US9484199B2 (en) * 2013-09-06 2016-11-01 Applied Materials, Inc. PECVD microcrystalline silicon germanium (SiGe)
CN104319279B (zh) * 2014-11-10 2017-11-14 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
JP6705663B2 (ja) * 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
CN107710386B (zh) * 2015-06-05 2021-12-21 应用材料公司 工艺腔室
WO2017154286A1 (ja) * 2016-03-07 2017-09-14 株式会社リコー 素子、セル及び発電装置
US10103027B2 (en) 2016-06-20 2018-10-16 Applied Materials, Inc. Hydrogenation and nitridization processes for modifying effective oxide thickness of a film
US10510545B2 (en) 2016-06-20 2019-12-17 Applied Materials, Inc. Hydrogenation and nitridization processes for modifying effective oxide thickness of a film
CN110233095B (zh) * 2018-03-05 2021-11-23 中芯国际集成电路制造(上海)有限公司 栅介质层、场效应管的制造方法及场效应管器件
WO2020201873A1 (ja) * 2019-03-29 2020-10-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN113795928A (zh) * 2019-05-10 2021-12-14 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
US11830725B2 (en) 2020-01-23 2023-11-28 Applied Materials, Inc. Method of cleaning a structure and method of depositing a capping layer in a structure
WO2024142278A1 (ja) * 2022-12-27 2024-07-04 シャープディスプレイテクノロジー株式会社 表示装置

Family Cites Families (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091334A (en) 1980-03-03 1992-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
JPS5771126A (en) 1980-10-21 1982-05-01 Semiconductor Energy Lab Co Ltd Semiamorhous semiconductor
JPS5892217A (ja) 1981-11-28 1983-06-01 Semiconductor Energy Lab Co Ltd 半導体装置作製方法
JPS5972781A (ja) 1982-10-20 1984-04-24 Semiconductor Energy Lab Co Ltd 光電変換半導体装置
JPH0253941A (ja) 1988-08-17 1990-02-22 Tsudakoma Corp 織機の運転装置
JP2839529B2 (ja) 1989-02-17 1998-12-16 株式会社東芝 薄膜トランジスタ
US5221631A (en) 1989-02-17 1993-06-22 International Business Machines Corporation Method of fabricating a thin film transistor having a silicon carbide buffer layer
JPH03278466A (ja) 1990-03-27 1991-12-10 Toshiba Corp 薄膜トランジスタおよびその製造方法
US5849601A (en) 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
KR950013784B1 (ko) 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
US5514879A (en) 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
JP2791422B2 (ja) 1990-12-25 1998-08-27 株式会社 半導体エネルギー研究所 電気光学装置およびその作製方法
US7115902B1 (en) 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7576360B2 (en) 1990-12-25 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device which comprises thin film transistors and method for manufacturing the same
US7098479B1 (en) 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JPH04266019A (ja) 1991-02-20 1992-09-22 Canon Inc 成膜方法
JP3255942B2 (ja) 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
EP0535979A3 (en) 1991-10-02 1993-07-21 Sharp Kabushiki Kaisha A thin film transistor and a method for producing the same
US6835523B1 (en) 1993-05-09 2004-12-28 Semiconductor Energy Laboratory Co., Ltd. Apparatus for fabricating coating and method of fabricating the coating
JPH06326312A (ja) 1993-05-14 1994-11-25 Toshiba Corp アクティブマトリクス型表示装置
JP3157985B2 (ja) 1993-06-10 2001-04-23 三菱電機株式会社 薄膜トランジスタおよびその製造方法
US6183816B1 (en) 1993-07-20 2001-02-06 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating the coating
JPH07131030A (ja) 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
TW303526B (zh) 1994-12-27 1997-04-21 Matsushita Electric Ind Co Ltd
US5677236A (en) 1995-02-24 1997-10-14 Mitsui Toatsu Chemicals, Inc. Process for forming a thin microcrystalline silicon semiconductor film
JPH10275913A (ja) 1997-03-28 1998-10-13 Sanyo Electric Co Ltd 半導体装置、半導体装置の製造方法及び薄膜トランジスタの製造方法
US5920772A (en) 1997-06-27 1999-07-06 Industrial Technology Research Institute Method of fabricating a hybrid polysilicon/amorphous silicon TFT
KR100257158B1 (ko) 1997-06-30 2000-05-15 김영환 박막 트랜지스터 및 그의 제조 방법
US6246070B1 (en) 1998-08-21 2001-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same
JP2000277439A (ja) 1999-03-25 2000-10-06 Kanegafuchi Chem Ind Co Ltd 結晶質シリコン系薄膜のプラズマｃｖｄ方法およびシリコン系薄膜光電変換装置の製造方法
EP1879213B1 (en) 1999-05-26 2012-03-14 Tokyo Electron Limited Plasma processing apparatus
JP2001007024A (ja) 1999-06-18 2001-01-12 Sanyo Electric Co Ltd 多結晶シリコン膜の形成方法
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2001217424A (ja) 2000-02-03 2001-08-10 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびそれを用いた液晶表示装置
GB0017471D0 (en) 2000-07-18 2000-08-30 Koninkl Philips Electronics Nv Thin film transistors and their manufacture
KR100865542B1 (ko) 2000-12-06 2008-10-27 소니 가부시끼 가이샤 표시장치용 타이밍 발생회로 및 이것을 탑재한 표시장치
JP5072157B2 (ja) 2001-09-27 2012-11-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100436181B1 (ko) 2002-04-16 2004-06-12 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 제조방법
JP2004014958A (ja) 2002-06-11 2004-01-15 Fuji Electric Holdings Co Ltd 薄膜多結晶太陽電池とその製造方法
JP4869601B2 (ja) 2003-03-26 2012-02-08 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
TWI368774B (en) 2003-07-14 2012-07-21 Semiconductor Energy Lab Light-emitting device
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
JP4480968B2 (ja) 2003-07-18 2010-06-16 株式会社半導体エネルギー研究所 表示装置
JP2005050905A (ja) 2003-07-30 2005-02-24 Sharp Corp シリコン薄膜太陽電池の製造方法
KR101188356B1 (ko) 2003-12-02 2012-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 레이저 조사장치, 레이저 조사방법 및 반도체장치의제조방법
JP2005167051A (ja) 2003-12-04 2005-06-23 Sony Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法
JP2008124392A (ja) 2006-11-15 2008-05-29 Sharp Corp 半導体装置、その製造方法及び表示装置
JP5364293B2 (ja) 2007-06-01 2013-12-11 株式会社半導体エネルギー研究所 表示装置の作製方法およびプラズマｃｖｄ装置
JP2009071289A (ja) 2007-08-17 2009-04-02 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP5311955B2 (ja) 2007-11-01 2013-10-09 株式会社半導体エネルギー研究所 表示装置の作製方法
JP5416460B2 (ja) 2008-04-18 2014-02-12 株式会社半導体エネルギー研究所 薄膜トランジスタおよび薄膜トランジスタの作製方法
KR101602252B1 (ko) 2008-06-27 2016-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터, 반도체장치 및 전자기기
KR101703511B1 (ko) 2008-06-27 2017-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터
US8283667B2 (en) * 2008-09-05 2012-10-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
JP5562603B2 (ja) 2008-09-30 2014-07-30 株式会社半導体エネルギー研究所 表示装置
JP5595004B2 (ja) 2008-10-21 2014-09-24 株式会社半導体エネルギー研究所 表示装置
JP5595003B2 (ja) 2008-10-23 2014-09-24 株式会社半導体エネルギー研究所 表示装置
US8530897B2 (en) 2008-12-11 2013-09-10 Semiconductor Energy Laboratory Co., Ltd. Display device including an inverter circuit having a microcrystalline layer
JP5711463B2 (ja) * 2009-01-16 2015-04-30 株式会社半導体エネルギー研究所 薄膜トランジスタ
WO2010103906A1 (en) 2009-03-09 2010-09-16 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
US8395156B2 (en) 2009-11-24 2013-03-12 Semiconductor Energy Laboratory Co., Ltd. Display device
US8598586B2 (en) 2009-12-21 2013-12-03 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and manufacturing method thereof

Also Published As

Publication number Publication date
US8624254B2 (en) 2014-01-07
JP5948031B2 (ja) 2016-07-06
US20120061676A1 (en) 2012-03-15
JP2012084857A (ja) 2012-04-26
TW201246551A (en) 2012-11-16
KR20120028247A (ko) 2012-03-22

Similar Documents

Publication Publication Date Title
TWI538218B (zh) 薄膜電晶體
US11181793B2 (en) Display device
US8778745B2 (en) Method for manufacturing semiconductor device
KR101813016B1 (ko) 박막 트랜지스터
US9048327B2 (en) Microcrystalline semiconductor film, method for manufacturing the same, and method for manufacturing semiconductor device
US8859404B2 (en) Method for forming microcrystalline semiconductor film and method for manufacturing semiconductor device
US8884297B2 (en) Microcrystalline silicon film, manufacturing method thereof, semiconductor device, and manufacturing method thereof
US8450158B2 (en) Method for forming microcrystalline semiconductor film and method for manufacturing semiconductor device
US9159841B2 (en) Method for manufacturing semiconductor device
JP6006948B2 (ja) 微結晶半導体膜、及び半導体装置の作製方法
JP6153296B2 (ja) 半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees