JP5948031B2 - 半導体装置 - Google Patents

Description

本発明は、薄膜トランジスタ及びその作製方法、並びに表示装置に関する。

電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体膜を用いてチャネル領域が形成される薄膜トランジスタが知られている。薄膜トランジスタのチャネル領域に用いられる半導体膜に、非晶質シリコン、微結晶シリコン、または多結晶シリコンを用いる技術が開示されている。また、ゲート電極上に形成されたゲート絶縁層と、ソース領域及びドレイン領域との間に、微結晶半導体層と、該微結晶半導体層上に一対の非晶質半導体で形成されるバッファ層とを有する薄膜トランジスタが開示されている（特許文献１参照。）。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置であり、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。

２０１０−１２３９２５号公報

非晶質シリコン膜または微結晶シリコン膜を用いてチャネル領域が形成される薄膜トランジスタは、多結晶シリコン膜を用いてチャネル領域が形成される薄膜トランジスタと比較して、工程数が少なく、且つ大面積基板上での作製が可能であるため、製造コストを削減することができる。しかしながら、非晶質シリコン膜または微結晶シリコン膜を用いてチャネル領域が形成される薄膜トランジスタは、温度や使用時間の経過により、電気特性が変化してしまい、信頼性が低下するという問題がある。

そこで、本発明の一態様は、電気特性の変動が少なく、信頼性の高いトランジスタを提供することを課題とする。また、本発明の一態様は、電気特性の変動が少なく、信頼性の高いトランジスタを、生産性高く作製する方法を提供することを課題とする。また、本発明の一態様は、画像の経年変化の少ない表示装置を提供することを課題とする。

本発明の一態様は、逆スタガ型の薄膜トランジスタにおいて、ゲート絶縁膜と、ソース領域及びドレイン領域として機能する不純物半導体膜との間に、微結晶半導体領域及び一対の非晶質半導体領域を有する半導体積層体を有し、微結晶半導体領域は、ゲート絶縁膜側の窒素濃度が少なく、非晶質半導体領域に接する領域の窒素濃度が高く、且つ非晶質半導体領域との界面が凹凸状であることを要旨とする。

また、本発明の一態様は、逆スタガ型の薄膜トランジスタにおいて、ゲート電極と、ゲート絶縁膜と、ソース領域及びドレイン領域として機能する不純物半導体膜と、ゲート絶縁膜及び不純物半導体膜との間に設けられる半導体積層体と、不純物半導体膜に接する配線と、半導体積層体及び配線を覆う絶縁膜と、絶縁膜上に形成されるバックゲート電極とを有し、半導体積層体は、微結晶半導体領域及び一対の非晶質半導体領域を有し、微結晶半導体領域は、ゲート絶縁膜側及び絶縁膜側における窒素濃度が少なく、非晶質半導体領域に接する領域の窒素濃度が高く、且つ非晶質半導体領域との界面が凹凸状であることを要旨とする。

また、本発明の一態様は、逆スタガ型の薄膜トランジスタにおいて、ゲート絶縁膜と、ソース領域及びドレイン領域として機能する不純物半導体膜との間に、微結晶半導体領域及び一対の非晶質半導体領域を有する半導体積層体を有し、非晶質半導体領域と接する微結晶半導体領域において、二次イオン質量分析法の窒素濃度プロファイルは、ゲート絶縁膜側で低く、非晶質半導体領域側でピーク濃度を有し、非晶質半導体領域と接しない微結晶半導体領域において、二次イオン質量分析法の窒素濃度プロファイルは、ピーク濃度を有さないことを要旨とする。

また、本発明の一態様は、逆スタガ型の薄膜トランジスタにおいて、ゲート絶縁膜と、ソース領域及びドレイン領域として機能する不純物半導体膜との間に、微結晶半導体領域及び一対の非晶質半導体領域を有する半導体積層体を有し、非晶質半導体領域と接する微結晶半導体領域において、二次イオン質量分析法の窒素濃度プロファイルは、ゲート絶縁膜側で低く、非晶質半導体領域側へ向けて上昇し、微結晶半導体領域及び非晶質半導体領域で最大値を有し、非晶質半導体領域と接しない微結晶半導体領域において、二次イオン質量分析法の窒素濃度プロファイルは、ピーク濃度を有さないことを要旨とする。

微結晶半導体領域において、ゲート絶縁膜側で窒素濃度が低いため、当該領域における欠陥を低減することができる。このため、薄膜トランジスタの信頼性を向上させることができる。また、ソース領域及びドレイン領域として機能する不純物半導体膜と重なる微結晶半導体領域において、凹凸状である窒素を有する領域を有する。このため、オン状態でソース電極及びドレイン電極の間に電圧が印加されたときの縦方向（膜厚方向）における抵抗を下げることが可能である。このため、薄膜トランジスタのオン電流及び電界効果移動度を高めつつ、電気特性の変動を低減することができる。

本発明の一態様を適用することで、薄膜トランジスタの信頼性を高めることができる。また、電気特性の変動が少なく、信頼性の高い薄膜トランジスタを、生産性高く作製することができる。また、表示装置の画像の経年変化を低減することができる。

本発明の一実施の形態に係る薄膜トランジスタの構造を説明する断面図である。 本発明の一実施の形態に係る薄膜トランジスタの構造を説明する図である。 本発明の一実施の形態に係る薄膜トランジスタの作製方法を説明する断面図である。 ＣＶＤ装置の概略図及び本発明の一実施の形態に係る薄膜トランジスタの作製方法を説明するフロー図である。 本発明の一実施の形態に係る薄膜トランジスタの作製方法を説明する断面図である。 本発明の一実施の形態に係る薄膜トランジスタを説明する上面図である。 ＣＶＤ装置の概略図及び本発明の一実施の形態に係る薄膜トランジスタの作製方法を説明するフロー図である。 本発明の一実施の形態に係る薄膜トランジスタの作製方法を説明するフロー図である。 本発明の一実施の形態に係る薄膜トランジスタの作製方法を説明する断面図である。 本発明の一実施の形態に係る薄膜トランジスタの作製方法を説明する断面図である。 トランジスタのしきい値電圧およびシフト値の定義を示す図である。 ＋ゲートＢＴ試験の前後の試料Ａ乃至試料ＣのＶｇ−Ｉｄ特性を示す図である。 −ゲートＢＴ試験の前後の試料Ａ乃至試料ＣのＶｇ−Ｉｄ特性を示す図である。 試料Ａ乃至試料Ｃのしきい値電圧の変化量およびシフト値の変化量を示す図である。 試料ＤのＳＩＭＳ測定の結果を示す図である。 試料ＥのＳＩＭＳ測定の結果を示す図である。 ＥＳＲ測定結果を示す図である。 ＥＳＲ測定結果を示す図である。 結合欠陥の模式図を示す図である。

本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態及び実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。

（実施の形態１）
本実施の形態では、信頼性の高い薄膜トランジスタ及びその作製方法について、説明する。

図１は、本実施の形態に示す薄膜トランジスタの断面図を示す。

図１（Ａ）に示す薄膜トランジスタは、基板１０１上に、ゲート電極１０３（第１のゲート電極ともいう。）と、半導体積層体１３３と、ゲート電極１０３及び半導体積層体１３３の間に設けられるゲート絶縁膜１０５（第１のゲート絶縁膜ともいう。）と、半導体積層体１３３に接するソース領域及びドレイン領域として機能する不純物半導体膜１３１ａ、１３１ｂと、不純物半導体膜１３１ａ、１３１ｂに接する配線１２９ａ、１２９ｂとを有する。ゲート絶縁膜１０５、半導体積層体１３３、不純物半導体膜１３１ａ、１３１ｂ、配線１２９ａ、１２９ｂを覆う絶縁膜１３７（第２のゲート絶縁膜ともいう。）が形成される。また、絶縁膜１３７上にバックゲート電極１３９（第２のゲート電極ともいう。）を有してもよい。

半導体積層体１３３は、微結晶半導体領域１３３ａ及び一対の非晶質半導体領域１３３ｂを有する。微結晶半導体領域１３３ａは、第１の面においてゲート絶縁膜１０５に接し、第１の面と対向する第２の面において、一対の非晶質半導体領域１３３ｂ及び絶縁膜１３７に接する。非晶質半導体領域１３３ｂは、第１の面において微結晶半導体領域１３３ａに接し、第１の面と対向する第２の面において、不純物半導体膜１３１ａ、１３１ｂに接する。微結晶半導体領域１３３ａにおいて、一対の非晶質半導体領域１３３ｂに覆われていない領域は凹部を有する。当該微結晶半導体領域１３３ａが、チャネル領域として機能する。

微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、混相粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状または針状の混相粒が基板表面に対して法線方向に成長している。このため、柱状または針状の混相粒の界面には、粒界が形成される場合もある。なお、ここでの混相粒径は、基板表面に対して平行な面における混相粒の最大直径をいう。また、混相粒は、非晶質シリコン領域と、単結晶とみなせる微小結晶である結晶子とを有する。また、混相粒は双晶を有する場合もある。

微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ^−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ^−１とアモルファスシリコンを示す４８０ｃｍ^−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、不対結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含んでいる。さらに、ヘリウム、ネオン、アルゴン、クリプトン、キセノンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。

ここで、図１（Ａ）に示すゲート絶縁膜１０５と、不純物半導体膜１３１ａとの一点破線Ａ−Ｂ間の断面拡大図を、図２（Ａ）及び図２（Ｂ）に示し、図１（Ａ）に示すゲート絶縁膜１０５と、絶縁膜１３７との一点破線Ｃ−Ｄ間の断面拡大図を図２（Ｃ）に示す。

図２（Ａ）に示すように、微結晶半導体領域１３３ａは、微結晶半導体領域１３３ｄと微結晶半導体領域１３３ｅで構成される。微結晶半導体領域１３３ｄは、窒素濃度の低い領域である。二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）によって計測される微結晶半導体領域１３３ｄに含まれる窒素濃度を、検出下限以上１×１０^１９ａｔｏｍｓ／ｃｍ^３以下とすることで、微結晶半導体領域１３３ｄの結晶性を高めると共に、薄膜トランジスタの信頼性を高めることができる。

なお、微結晶半導体領域１３３ｄ及び微結晶半導体領域１３３ｅの間に示される直線状の破線は、それぞれの界面を便宜的に示すために表したものであり、実際には、微結晶半導体領域１３３ｄと微結晶半導体領域１３３ｅとの界面は不明瞭となる。

また、微結晶半導体領域１３３ａに含まれる微結晶半導体領域１３３ｅは鋭角な凹凸状であり、凸部はゲート絶縁膜１０５から非晶質半導体領域１３３ｂに向かって、先端が狭まる（凸部の先端が鋭角である）凸状（錐形状）である。なお、微結晶半導体領域１３３ｅの形状は、ゲート絶縁膜１０５から非晶質半導体領域１３３ｂに向かって幅が広がる凸状（逆錐形状）であってもよい。

また、微結晶半導体領域１３３ｅは、窒素濃度の高い領域である。また、微結晶半導体領域１３３ｅに含まれる結晶粒界、及び微結晶半導体領域１３３ｅ及び非晶質半導体領域１３３ｂの界面に、ＮＨ基またはＮＨ_２基を有してもよい。二次イオン質量分析法によって計測される微結晶半導体領域１３３ｅに含まれる窒素の濃度を、１×１０^２０ａｔｏｍｓ／ｃｍ^３以上１×１０^２１ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^２０ａｔｏｍｓ／ｃｍ^３以上１×１０^２１ａｔｏｍｓ／ｃｍ^３以下とすることで、錐形状または逆錐形状の微結晶半導体領域１３３ｅを形成することが可能であり、オン状態での薄膜トランジスタのソース電極及びドレイン電極の間に電圧が印加されたときの縦方向（膜厚方向）における抵抗、即ち、半導体積層体１３３の抵抗を下げることが可能である。この結果、薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。

なお、オン電流とは、薄膜トランジスタがオン状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｎ型の薄膜トランジスタの場合には、ゲート電圧がトランジスタのしきい値電圧よりも高いときにソース電極とドレイン電極との間に流れる電流である。

また、オフ電流とは、薄膜トランジスタがオフ状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｎ型の薄膜トランジスタの場合には、ゲート電圧が薄膜トランジスタのしきい値電圧よりも低いときにソース電極とドレイン電極との間に流れる電流である。

微結晶半導体領域１３３ａの厚さ、即ち、微結晶半導体領域１３３ａ及びゲート絶縁膜１０５の界面から、微結晶半導体領域１３３ａの突起（凸部）の先端までの距離を、５ｎｍ以上３１０ｎｍ以下とすることで、薄膜トランジスタのオフ電流を低減することができる。

また、微結晶半導体領域１３３ａに含まれる酸素の二次イオン質量分析法によって計測される濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とすることで、微結晶半導体領域１３３ａの結晶性を高めることができるため好ましい。

非晶質半導体領域１３３ｂは、窒素を有する非晶質半導体で形成される。窒素を有する非晶質半導体に含まれる窒素は、例えばＮＨ基またはＮＨ_２基として存在していてもよい。非晶質半導体としては、アモルファスシリコンを用いて形成する。

窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体である。即ち、窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体である。窒素を含む非晶質半導体は、価電子帯のバンド端における準位のテール（裾）の傾きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくい。このため、窒素を含む非晶質半導体を微結晶半導体領域１３３ａ及び不純物半導体膜１３１ａの間に設けることで、薄膜トランジスタのオフ電流を低減することができる。また、窒素を含む非晶質半導体を設けることで、オン電流と電界効果移動度を高めることが可能である。

さらに、窒素を含む非晶質半導体は、低温フォトルミネッセンス分光によるスペクトルのピークが、１．３１ｅＶ以上１．３９ｅＶ以下である。なお、微結晶半導体、代表的には微結晶シリコンを低温フォトルミネッセンス分光により測定したスペクトルのピークは、０．９８ｅＶ以上１．０２ｅＶ以下であり、窒素を含む非晶質半導体は、微結晶半導体とは異なるものである。

また、図２（Ｂ）に示すように、非晶質半導体領域１３３ｂに、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の半導体混相粒１３３ｃを含ませることで、更に薄膜トランジスタのオン電流と電界効果移動度を高めることが可能である。

ゲート絶縁膜１０５から非晶質半導体領域１３３ｂに向かって、先端が狭まる凸状（錐形状）の微結晶半導体は、微結晶半導体が堆積する条件で微結晶半導体領域１３３ｄを形成した後、結晶成長を低減する条件で結晶成長させ微結晶半導体領域１３３ｅを形成すると共に、非晶質半導体領域１３３ｂを堆積することで、このような構造となる。

ここで、ゲート絶縁膜１０５と一対の非晶質半導体領域１３３ｂとの間のＳＩＭＳで計測される窒素濃度プロファイルについて、図２（Ｄ）を用いて説明する。なお、ゲート絶縁膜１０５として窒化シリコン膜を用い、微結晶半導体領域１３３ａとして微結晶シリコン領域を用い、非晶質半導体領域１３３ｂとして窒素を含むアモルファスシリコン領域を用いる。

図２（Ｄ）は、図１（Ａ）の一点破線Ａ−ＢにおいてＳＩＭＳで計測される窒素濃度プロファイルの模式図を示し、縦軸に窒素濃度、横軸にＡ−Ｂの距離を示す。実線１００ａは、ゲート絶縁膜１０５、微結晶半導体領域１３３ａ、及び非晶質半導体領域１３３ｂの窒素濃度プロファイルを示す。

微結晶半導体領域１３３ａにおいて、ゲート絶縁膜１０５側、即ち微結晶半導体領域１３３ｄにおいては、窒素濃度が低いため、窒素濃度プロファイルはゲート絶縁膜１０５と微結晶半導体領域１３３ｄの界面から微結晶半導体領域１３３ｄに向けて、急激に減少し、ピーク濃度（極大値）を有さない。一方、一対の非晶質半導体領域１３３ｂ側に設けられる微結晶半導体領域１３３ｅは窒素を含むため、微結晶半導体領域１３３ｄから非晶質半導体領域１３３ｂへ向けて窒素濃度が増加した後、若干減少する。即ち、微結晶半導体領域１３３ｅにおいて、ピーク濃度（極大値）を有する。

なお、非晶質半導体領域１３３ｂにおいては、実線１００ａで示すように、微結晶半導体領域１３３ｅのピーク濃度より低い濃度で一定値を有する場合と、破線１００ｂで示すように、非晶質半導体領域１３３ｂで窒素濃度が略一定濃度となり、半導体積層体１３３（微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂ）において最大値を示す場合とがある。

次に、チャネル領域となるゲート絶縁膜１０５から絶縁膜１３７の間について、図２（Ｃ）を用いて説明する。

ゲート絶縁膜１０５と絶縁膜１３７の間に設けられる微結晶半導体領域１３３ｇは、窒素濃度の低い領域である。なお、微結晶半導体領域１３３ｇは、微結晶半導体領域１３３ｄの一部である。このため、微結晶半導体領域１３３ｇの窒素濃度を微結晶半導体領域１３３ｄと同様に、検出下限以上１×１０^１９ａｔｏｍｓ／ｃｍ^３以下とすることで、微結晶半導体領域１３３ｇの結晶性を高めると共に、薄膜トランジスタの信頼性を高めることができる。

ここで、ゲート絶縁膜１０５と絶縁膜１３７との間の窒素濃度プロファイルについて、図２（Ｅ）を用いて説明する。なお、ゲート絶縁膜１０５として窒化シリコン膜を用い、微結晶半導体領域１３３ｇとして微結晶シリコン領域を用い、絶縁膜１３７として窒化シリコン膜を用いる。

図２（Ｅ）は、図１（Ａ）の一点破線Ｃ−ＤにおいてＳＩＭＳで計測される窒素濃度プロファイルの模式図を示し、縦軸に窒素濃度、横軸にＣ−Ｄの距離を示す。実線１００ｃは、ゲート絶縁膜１０５、微結晶半導体領域１３３ｇ、及び絶縁膜１３７の窒素濃度プロファイルを示す。

微結晶半導体領域１３３ｇにおいて、ゲート絶縁膜１０５側は窒素濃度が低いため、実線１００ａと同様に窒素濃度プロファイルは、ゲート絶縁膜１０５と微結晶半導体領域１３３ｇの界面から微結晶半導体領域１３３ｇに向けて、急激に減少する。また、微結晶半導体領域１３３ｇでは、図２（Ｄ）に示すような窒素を含む微結晶半導体領域１３３ｅを有さないため、ピーク濃度を有さず、また微結晶半導体領域１３３ｇから微結晶半導体領域１３３ｇと絶縁膜１３７との界面に向けて、窒素濃度プロファイルの増加が少ない。

なお、図２（Ｄ）及び図２（Ｅ）において、微結晶半導体領域１３３ｄ、１３３ｇに示す窒素濃度プロファイルは一定濃度を示しているが、成膜条件によっては多少の増減がある場合がある。しかしながら、微結晶半導体領域１３３ｄ、１３３ｇにおいてピーク濃度は有さない。

また、ノックオン効果により、ゲート絶縁膜１０５、非晶質半導体領域１３３ｂ、絶縁膜１３７から微結晶半導体領域１３３ｄ、１３３ｇへかけて窒素濃度プロファイルがテールを有する場合がある。

また、ここでは、ゲート絶縁膜１０５及び絶縁膜１３７として、窒化シリコン膜を用いているため、微結晶半導体領域１３３ｄ、１３３ｇと比較して、ゲート絶縁膜１０５及び絶縁膜１３７における窒素濃度が高いプロファイルを示すが、ゲート絶縁膜１０５及び絶縁膜１３７として、酸化絶縁膜を用いる場合、窒素濃度が低いため、窒素濃度プロファイルは、ゲート絶縁膜１０５から微結晶半導体領域１３３ｄ、１３３ｇへ急減しない。また、微結晶半導体領域１３３ｇから絶縁膜１３７へ急増しない。

チャネル領域となる微結晶半導体領域１３３ｇにおいて、ゲート絶縁膜１０５側及び絶縁膜１３７側のそれぞれで窒素濃度が低いため、当該領域における欠陥を低減することができる。このため、薄膜トランジスタの信頼性を向上させることができる。また、ソース領域及びドレイン領域として機能する不純物半導体膜と重なる微結晶半導体領域において、錐形状または逆錐形状である窒素を有する微結晶半導体領域１３３ｅを有する。このため、オン状態でソース電極及びドレイン電極の間に電圧が印加されたときの縦方向（膜厚方向）における抵抗、即ち、半導体積層体１３３の抵抗を下げることが可能である。また、微結晶半導体領域１３３ｅと不純物半導体膜１３１ａとの間に、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い、窒素を含む非晶質半導体領域を有するため、トンネル電流が流れにくくなり、オフ電流を低減できる。以上のことから、本実施の形態に示す薄膜トランジスタは、オン電流及び電界効果移動度が高く、オフ電流が低く、且つ電気特性の変動が少ない。

次に、薄膜トランジスタの他の構成の詳細について、説明する。

基板１０１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス等の金属の基板の表面に絶縁膜を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。なお、基板１０１のサイズに限定はなく、例えば上述のフラットパネルディスプレイの分野でよく使われる第３世代乃至第１０世代のガラス基板を用いることができる。

ゲート電極１０３は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム、ニッケル等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ＡｇＰｄＣｕ合金、Ａｌ−Ｎｄ合金、Ａｌ−Ｎｉ合金などを用いてもよい。

例えば、ゲート電極１０３の二層の積層構造としては、アルミニウム膜上にモリブデン膜を積層した二層の積層構造、または銅膜上にモリブデン膜を積層した二層構造、または銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、窒化チタン膜とモリブデン膜とを積層した二層構造、酸素を含む銅−マグネシウム合金膜と銅膜とを積層した二層構造、酸素を含む銅−マンガン合金膜と銅膜とを積層した二層構造、銅−マンガン合金膜と銅膜とを積層した二層構造などとすることが好ましい。三層の積層構造としては、タングステン膜または窒化タングステン膜と、アルミニウムとシリコンの合金膜またはアルミニウムとチタンの合金膜と、窒化チタン膜またはチタン膜とを積層した三層構造とすることが好ましい。電気的抵抗が低い膜上にバリア膜として機能する金属膜が積層されることで、電気的抵抗を低くでき、且つ金属膜から半導体膜への金属元素の拡散を防止することができる。

ゲート絶縁膜１０５は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、または窒化酸化アルミニウム膜を、単層でまたは積層して形成することができる。なお、図１（Ｂ）に示すように、ゲート絶縁膜１０５において、半導体積層体１３３と接する層を、酸化シリコン膜、酸化アルミニウム膜等の酸化絶縁膜１０５ａで形成することで、半導体積層体１３３との界面の窒素濃度を低減できるため、薄膜トランジスタの信頼性を高めることができる。

また、実施の形態３に示すように、ゲート絶縁膜１０５の表面を、酸素プラズマ処理することにより、ゲート絶縁膜１０５の表面に酸化絶縁膜を形成してもよい。酸素プラズマ処理するために用いる酸化ガスとしては、酸素、オゾン、一酸化二窒素、水蒸気、酸素及び水素の混合気体等がある。

なお、ここでは、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。

不純物半導体膜１３１ａ、１３１ｂは、ｎチャネル型薄膜トランジスタの場合は、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン等で形成される。また、リンが添加されたアモルファスシリコン及びリンが添加された微結晶シリコンの積層構造とすることもできる。なお、ｐチャネル型薄膜トランジスタの場合は、不純物半導体膜１３１ａ、１３１ｂは、ボロンが添加された微結晶シリコン、ボロンが添加されたアモルファスシリコン等で形成する。なお、半導体積層体１３３と、配線１２９ａ、１２９ｂとがオーミックコンタクトをする場合は、不純物半導体膜１３１ａ、１３１ｂを設けなくともよい。

配線１２９ａ、１２９ｂは、アルミニウム、銅、チタン、ネオジム、スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、または積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム合金（ゲート電極１０３に用いることができるＡｌ−Ｎｄ合金等）により形成してもよい。ドナーとなる不純物元素を添加した結晶性シリコンを用いてもよい。ドナーとなる不純物元素が添加された結晶性シリコンと接する側の膜を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としてもよい。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物で挟んだ積層構造としてもよい。

絶縁膜１３７は、ゲート絶縁膜１０５と同様の材料を適宜用いることができる。なお、図１（Ｂ）に示すように、絶縁膜１３７を積層構造とする場合は、半導体積層体１３３に接する層を、酸化シリコン膜、酸化アルミニウム膜等の酸化絶縁膜１３７ａで形成することが好ましい。これは、絶縁膜１３７上にバックゲート電極を設ける場合、半導体積層体１３３において絶縁膜１３７に接する領域はチャネル領域として機能する。チャネル領域における窒素濃度を低減させることで、薄膜トランジスタの信頼性を高めることができるためである。

バックゲート電極１３９は、配線１２９ａ、１２９ｂの材料を適宜用いることができる。また、バックゲート電極１３９は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料や、グラフェンを用いて形成することができる。

本実施の形態に示す薄膜トランジスタは、チャネル領域となる微結晶半導体領域において、窒素濃度が低い。このため、チャネル領域における欠陥を低減できるため、薄膜トランジスタの信頼性を高めることができる。

次に、薄膜トランジスタの作製方法について、図３乃至図６を参照して説明する。図３及び図５は、作製工程中の薄膜トランジスタの断面図を示す。なお、薄膜トランジスタは、ｐ型よりもｎ型の方が、キャリアの移動度が高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができ、好ましい。そのため、本実施の形態では、ｎ型の薄膜トランジスタの作製方法について説明する。

図３（Ａ）に示すように、基板１０１上にゲート電極１０３を形成する。次に、ゲート電極１０３（第１のゲート電極ともいう。）を覆うゲート絶縁膜１０５を形成し、ゲート絶縁膜１０５上に微結晶半導体膜１０９を形成する。

ゲート電極１０３は、基板１０１上に、スパッタリング法または真空蒸着法を用いて、上記した材料により導電膜を形成し、該導電膜上にフォトリソグラフィ法またはインクジェット法等によりマスクを形成し、該マスクを用いて導電膜をエッチングして形成することができる。また、銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。なお、ゲート電極１０３と、基板１０１との密着性向上を目的として、上記の金属材料の窒化絶縁膜を、基板１０１と、ゲート電極１０３との間に設けてもよい。ここでは、基板１０１上に導電膜を形成し、フォトリソグラフィ工程により形成したレジストで形成されるマスクを用いて、当該導電膜をエッチングする。

なお、ゲート電極１０３の側面は、テーパー形状とすることが好ましい。これは、後の工程で、ゲート電極１０３上に形成される絶縁膜、半導体膜及び配線が、ゲート電極１０３の段差箇所において切断しないためである。ゲート電極１０３の側面をテーパー形状にするためには、レジストで形成されるマスクを後退させつつエッチングを行えばよい。

また、ゲート電極１０３を形成する工程により、ゲート配線（走査線）及び容量配線も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の保持容量の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方または双方と、ゲート電極１０３とは別に設けてもよい。

ここで、ゲート絶縁膜１０５から微結晶半導体膜１０９の成膜手順について、図４を用いて説明する。図４（Ａ）はＣＶＤ装置の概略図であり、図４（Ｂ）はゲート絶縁膜から微結晶半導体膜の成膜手順を示すフロー図である。

図４（Ａ）に示すようにＣＶＤ装置には、ロードロック室２５１と、搬送室２５３と、処理室２５５とを有する。ロードロック室２５１と搬送室２５３の間、搬送室２５３と処理室２５５の間には、ゲートバルブ２５７ａ、２５７ｂが設けられており、それぞれを所定の圧力に設定することができる。

ＣＶＤ装置のロードロック室２５１のカセットに、ゲート電極１０３が形成された基板１０１を設置する。次に、ゲートバルブ２５７ａを開放し、カセットから搬送室２５３に基板を移動したのち、ゲートバルブ２５７ａを閉じる。

次に、ゲートバルブ２５７ｂを開放した後、処理室２５５に基板を搬送する（図４（Ｂ）のＳ２０１）。この後、ゲートバルブ２５７ｂを閉じる。次に、基板１０１及びゲート電極１０３上にゲート絶縁膜１０５を形成する（図４（Ｂ）のＳ２０２）。

ゲート絶縁膜１０５は、ＣＶＤ法またはスパッタリング法等を用いて形成することができる。ゲート絶縁膜１０５を形成する際のグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行われる。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加することで行われる。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に印加される連続発振とすることができる。また、ＨＦ帯の高周波電力と、ＶＨＦ帯の高周波電力を重畳させることで、大面積基板においてもプラズマのムラを低減し、均一性を高めることができると共に、堆積速度を高めることができる。高周波数が１ＧＨｚ以上であるマイクロ波プラズマＣＶＤ装置を用いてゲート絶縁膜１０５を形成すると、ゲート電極と、ドレイン電極及びソース電極との間の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。

また、ゲート絶縁膜１０５として、有機シランガスを用いたＣＶＤ法により酸化シリコン膜を形成することで、後に形成する半導体膜の結晶性を高めることが可能であるため、薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ_２Ｈ_５）_４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ_３）_４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ_２Ｈ_５）_３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ_３）_２）_３）等のシリコン含有化合物を用いることができる。

次に、ゲートバルブ２５７ｂを開放した後、搬送室２５３に基板を搬送する（図４（Ｂ）のＳ２０３）。この後、ゲートバルブ２５７ｂを閉じる。

次に、処理室２５５の内部をクリーニングする（図４（Ｂ）のＳ２０４）。処理室２５５の内部のクリーニングとしては、ＣＦ_４、ＮＦ_３、Ｆ_２等のフッ素系のガスを処理室２５５内に導入し、グロー放電プラズマを発生させることで、反応性の高いフッ素ラジカルが処理室２５５の内壁に付着したゲート絶縁膜をエッチングする。または、反応性の高いＣｌＦ_３を処理室２５５内に充填させ、処理室２５５の内壁に付着したゲート絶縁膜を除去する。この結果、処理室２５５の不純物及び窒素濃度を低減することができる。

次に、処理室２５５の内壁に保護膜を形成する（図４（Ｂ）のＳ２０５）。保護膜としては、微結晶半導体膜に混入しても不純物とならない元素で形成された膜が好ましく、代表的には、アモルファスシリコン膜、微結晶シリコン膜等を形成する。処理室２５５の内壁に保護膜を形成することで、処理室の成分やクリーニングに用いたガスが、微結晶半導体膜に混入することを低減することができる。

次に、ゲートバルブ２５７ｂを開放した後、処理室２５５に基板を搬送する（図４（Ｂ）のＳ２０６）。この後、ゲートバルブ２５７ｂを閉じる。次に、ゲート絶縁膜１０５上に微結晶半導体膜１０９を形成する（図４（Ｂ）のＳ２０７）。

図４（Ｂ）に示すように、ゲート絶縁膜１０５と微結晶半導体膜１０９との形成工程の間に、処理室内のクリーニング及び保護膜の形成を行うことで、微結晶半導体膜１０９への不純物の混入を低減することができる。特に、ゲート絶縁膜１０５に窒化絶縁膜を用い、且つ窒化絶縁膜が処理室２５５内に残存した状態で微結晶半導体膜１０９を形成すると、該窒化絶縁膜がプラズマに暴露され、処理室２５５内に窒素が浮遊する。該状態で微結晶半導体膜を形成すると、微結晶半導体膜１０９に当該窒素が混入してしまう。しかしながら、処理室２５５から搬送室２５３へ基板を搬送した後、処理室２５５の内部をクリーニングし、処理室２５５の内壁に保護膜を形成することで、微結晶半導体膜１０９の窒素の濃度を低減することができる。

微結晶半導体膜１０９は、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等の希ガスとを混合し、グロー放電プラズマにより形成する。ここでは、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を５０倍以上１０００倍以下にして堆積性気体を希釈する条件により、微結晶シリコン、微結晶シリコンゲルマニウム等を形成する。このときの堆積温度は、室温〜３５０℃とすることが好ましく、より好ましくは１５０〜２８０℃とする。なお、上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。

シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ_４、Ｓｉ_２Ｈ_６、ＧｅＨ_４、Ｇｅ_２Ｈ_６等がある。

なお、微結晶半導体膜１０９の原料ガスに、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等の希ガスを添加することで、微結晶半導体膜１０９の成膜速度が高まる。この結果、成膜速度が高まることで、微結晶半導体膜１０９に混入される不純物量が低減するため、微結晶半導体膜１０９の結晶性を高めることができる。また、微結晶半導体膜１０９の原料ガスとして、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等の希ガスを用いることで、高いパワーを供給せずとも安定したプラズマを発生させることが可能であるため、微結晶半導体膜１０９のプラズマダメージを低減することが可能であり、微結晶半導体膜１０９の結晶性を高めることができる。

微結晶半導体膜１０９のＣＶＤ法による形成工程において、グロー放電プラズマの生成は、ゲート絶縁膜１０５に示すグロー放電プラズマの生成条件を適宜用いることができる。

なお、微結晶半導体膜１０９を形成する前に、ＣＶＤ装置の処理室内の気体を排気しながら、処理室内にシリコンまたはゲルマニウムを含む堆積性気体を導入して、処理室内の不純物を除去することで、微結晶半導体膜１０９における不純物量を低減することが可能である。

次に、図３（Ｂ）に示すように、微結晶半導体膜１０９上に半導体膜１１１を形成する。半導体膜１１１は、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂで構成される。次に、半導体膜１１１上に、不純物半導体膜１１３を形成する。次に、不純物半導体膜１１３上にレジストで形成されるマスク１１５を形成する。

微結晶半導体膜１０９を種結晶として、部分的に結晶成長させる条件（結晶成長を抑制する条件）で、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体膜１１１を形成することができる。

半導体膜１１１は、プラズマＣＶＤ装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、窒素を含む気体とを混合し、グロー放電プラズマにより形成する。窒素を含む気体としては、アンモニア、窒素、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等がある。グロー放電プラズマの生成は、ゲート絶縁膜１０５と同様にすることができる。

このとき、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比は、種結晶１０７または微結晶半導体膜１０９と同様に微結晶半導体膜を形成する流量比を用い、さらに原料ガスに窒素を含む気体を用いる条件とすることで、種結晶１０７及び微結晶半導体膜１０９の堆積条件よりも、結晶成長を抑制することができる。具体的には、半導体膜１１１の堆積初期においては、原料ガスに窒素を含む気体が含まれるため、部分的に結晶成長が抑制され、錐形状の微結晶半導体領域が成長すると共に、非晶質半導体領域が形成される。さらに、堆積中期または後期では、錐形状の微結晶半導体領域の結晶成長が停止し、非晶質半導体領域のみが堆積される。この結果、半導体膜１１１において、微結晶半導体領域１１１ａ、及び欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体膜で形成される非晶質半導体領域１１１ｂを形成することができる。

ここでは、半導体膜１１１を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量が１０〜２０００倍、好ましくは１０〜２００倍である。なお、通常の非晶質半導体膜を形成する条件の代表例は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は０〜５倍である。

また、半導体膜１１１の原料ガスに、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等の希ガスを導入することで、成膜速度を高めることができる。

半導体膜１１１の厚さは、厚さ５０〜３５０ｎｍとすることが好ましく、さらに好ましくは１２０〜２５０ｎｍとする。

ここでは、半導体膜１１１の原料ガスに窒素を含む気体を含ませて、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体膜１１１を形成したが、他の半導体膜１１１の形成方法として、微結晶半導体膜１０９の表面に窒素を含む気体を曝して、微結晶半導体膜１０９の表面に窒素を吸着させた後、シリコンまたはゲルマニウムを含む堆積性気体及び水素を原料ガスとして、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体膜１１１を形成することができる。

不純物半導体膜１１３は、プラズマＣＶＤ装置の反応室内において、シリコンを含む堆積性気体と、水素と、ホスフィン（水素希釈またはシラン希釈）とを混合し、グロー放電プラズマにより形成する。これにより、リンが添加されたアモルファスシリコン、またはリンが添加された微結晶シリコンが形成される。なお、ｐ型の薄膜トランジスタを作製する場合は、不純物半導体膜１１３として、ホスフィンの代わりに、ジボランを用いて、グロー放電プラズマにより形成すればよい。

また、不純物半導体膜１１３を、リンが添加された微結晶シリコン、またはボロンが添加された微結晶シリコンで形成する場合は、半導体膜１１１と、不純物半導体膜１１３との間に、微結晶半導体膜、代表的には微結晶シリコン膜を形成することで、界面の特性を向上させることができる。この結果、不純物半導体膜１１３と、半導体膜１１１との界面に生じる抵抗を低減することができる。この結果、薄膜トランジスタのソース領域、半導体膜、及びドレイン領域を流れる電流量を増加させ、オン電流及び電界効果移動度の増加が可能となる。

レジストで形成されるマスク１１５はフォトリソグラフィ工程により形成することができる。

次に、レジストで形成されるマスク１１５を用いて、微結晶半導体膜１０９、半導体膜１１１、及び不純物半導体膜１１３をエッチングする。この工程により、微結晶半導体膜１０９、半導体膜１１１、及び不純物半導体膜１１３を素子毎に分離し、半導体積層体１１７、及び不純物半導体膜１２１を形成する。なお、半導体積層体１１７は、微結晶半導体膜１０９、及び半導体膜１１１の微結晶半導体領域を含む微結晶半導体領域１１７ａと、半導体膜１１１の非晶質半導体領域を含む非晶質半導体領域１１７ｂとを有する。この後、レジストで形成されるマスク１１５を除去する（図３（Ｃ）参照。）。

次に、不純物半導体膜１２１上に導電膜１２７を形成する（図５（Ａ）参照。）。導電膜１２７は、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて形成する。また、導電膜１２７は、銀、金または銅等の導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法等を用いて吐出し、焼成することで形成しても良い。

次に、フォトリソグラフィ工程によりレジストで形成されるマスクを形成し、当該レジストで形成されるマスクを用いて導電膜１２７をエッチングして、ソース電極及びドレイン電極として機能する配線１２９ａ、１２９ｂを形成する（図５（Ｂ）参照。）。導電膜１２７のエッチングはドライエッチングまたはウェットエッチングを用いることができる。なお、配線１２９ａ、１２９ｂの一方は、ソース電極またはドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線とソース電極及びドレイン電極とは別に設けてもよい。

次に、不純物半導体膜１２１及び半導体積層体１１７の一部をエッチングして、ソース領域及びドレイン領域として機能する不純物半導体膜１３１ａ、１３１ｂを形成する。また、微結晶半導体領域１３３ａ及び一対の非晶質半導体領域１３３ｂを有する半導体積層体１３３を形成する。このとき、微結晶半導体領域１３３ａが凹部となり、且つ窒素を含む微結晶半導体領域を除去するように半導体積層体１１７をエッチングすることで、配線１２９ａ、１２９ｂで覆われる領域では微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂが積層され、配線１２９ａ、１２９ｂで覆われず、かつゲート電極と重なる領域においては、微結晶半導体領域１３３ａが露出する半導体積層体１３３となる。このときの微結晶半導体領域１３３ａの露出部は平坦である。

ここでは、配線１２９ａ、１２９ｂの端部と、不純物半導体膜１３１ａ、１３１ｂの端部とが揃っているが、配線１２９ａ、１２９ｂの端部と、不純物半導体膜１３１ａ、１３１ｂの端部とがずれ、断面において、配線１２９ａ、１２９ｂの端部が、不純物半導体膜１３１ａ、１３１ｂの端部より内側に位置してもよい。

次に、ドライエッチングを行ってもよい。ドライエッチングの条件は、露出している微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂにダメージが入らず、且つ微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂに対するエッチング速度が低い条件を用いる。エッチングガスとしては、代表的にはＣｌ_２、ＣＦ_４、またはＮ_２等を用いる。また、エッチング方法については特に限定はなく、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式等を用いることができる。

次に、微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂの表面にプラズマ処理、代表的には水プラズマ処理、酸素プラズマ処理、オゾンプラズマ処理、Ｎ_２Ｏプラズマ処理、酸素及び水素の混合ガスによるプラズマ処理等の酸化ガス雰囲気によるプラズマ処理を行う。

水プラズマ処理は、水蒸気（Ｈ_２Ｏ蒸気）に代表される、水を主成分とするガスを反応空間に導入し、プラズマを生成して、行うことができる。この後、レジストで形成されるマスクを除去する。なお、当該レジストで形成されるマスクの除去は、不純物半導体膜１２１及び半導体積層体１１７のドライエッチング前に行ってもよい。

上記したように、微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂを形成した後に、微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂにダメージを与えない条件で更なるドライエッチングを行うことで、露出した微結晶半導体領域１３３ａ及び非晶質半導体領域１３３ｂ上に存在する残渣などの不純物を除去することができる。また、ドライエッチングに続けて、水プラズマ処理、または水素及び酸素の混合ガスによるプラズマ処理を行うことで、レジストで形成されるマスクの残渣を除去すると共に、微結晶半導体領域１３３ａの欠陥を低減することができる。また、酸化ガス雰囲気によるプラズマ処理を行うことで、絶縁膜１３７側の微結晶半導体領域の表面に酸化絶縁膜を形成できるため、ソース領域とドレイン領域との間の絶縁を確実なものにすることができ、完成する薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。

なお、フォトリソグラフィ工程によりレジストで形成されるマスクを導電膜１２７上に形成し、当該レジストで形成されるマスクを用いて導電膜１２７をエッチングして、ソース電極及びドレイン電極として機能する配線１２９ａ、１２９ｂを形成する。次に、不純物半導体膜１２１をエッチングして、ソース領域及びドレイン領域として機能する不純物半導体膜１３１ａ、１３１ｂを形成する。この際、半導体積層体１１７の一部がエッチングされる場合もある。次に、レジストで形成されるマスクを除去した後、半導体積層体１１７の一部をエッチングして、微結晶半導体領域１３３ａ及び一対の非晶質半導体領域１３３ｂを有する半導体積層体１３３を形成してもよい。当該エッチング工程のエッチングガスとして、ＨＢｒと、ＣＦ_４、ＮＦ_３、及びＳＦ_６の一以上と、酸素との混合ガスを用いることで、エッチングの残渣物を低減することが可能であるため、薄膜トランジスタの電気的特性のバラツキを低減することができる。

また、レジストで形成されるマスクを除去する工程において、微結晶半導体領域１１７ａが非晶質半導体領域１１７ｂに覆われているため、微結晶半導体領域１１７ａが剥離液、及びレジストの残渣物に触れることがない。また、レジストで形成されるマスクを除去した後、配線１２９ａ、１２９ｂを用いて、非晶質半導体領域１１７ｂをエッチングして、微結晶半導体領域１３３ａを露出する。このため、剥離液、及びレジストの残渣物に触れた非晶質半導体領域は、バックチャネルには残存しない。この結果、バックチャネルに残存した剥離液、及びレジストの残渣物によるリーク電流が発生しないため、薄膜トランジスタのオフ電流をより低減することができる。

以上の工程によりシングルゲート型の薄膜トランジスタを作製することができる。また、オン電流及び電界効果移動度が高く、オフ電流が低く、且つ電気特性の変動が少ないシングルゲート型の薄膜トランジスタを生産性高く作製することができる。

次に、半導体積層体１３３及び配線１２９ａ、１２９ｂの上に絶縁膜１３７を形成する。絶縁膜１３７は、ゲート絶縁膜１０５と同様に形成することができる。

次に、フォトリソグラフィ工程により形成したレジストで形成されるマスクを用いて絶縁膜１３７に開口部（図示しない。）を形成する。次に、絶縁膜１３７上にバックゲート電極１３９を形成してもよい（図５（Ｃ）参照）。以上の工程により、デュアルゲート型の薄膜トランジスタを作製することができる。

バックゲート電極１３９は、スパッタリング法により、上記材料のいずれかを用いた薄膜を形成した後、フォトリソグラフィ工程によって形成したレジストで形成されるマスクを用いて上記薄膜をエッチングすることで、形成できる。また、透光性を有する導電性高分子を含む導電性組成物を塗布または印刷した後、焼成して形成することができる。

次に、薄膜トランジスタの上面図である図６を用いて、バックゲート電極の形状を説明する。

図６（Ａ）に示すように、バックゲート電極１３９は、ゲート電極１０３と平行に形成することができる。この場合、バックゲート電極１３９に印加する電位と、ゲート電極１０３に印加する電位とを、それぞれ任意に制御することが可能である。このため、薄膜トランジスタのしきい値電圧を制御することができる。また、キャリアが流れる領域、即ちチャネル領域が、微結晶半導体領域のゲート絶縁膜１０５側、及び絶縁膜１３７側に形成されるため、薄膜トランジスタのオン電流を高めることができる。

また、図６（Ｂ）に示すように、バックゲート電極１３９は、ゲート電極１０３に接続させることができる。即ち、ゲート絶縁膜１０５及び絶縁膜１３７に形成した開口部１５０において、ゲート電極１０３及びバックゲート電極１３９が接続する構造とすることができる。この場合、バックゲート電極１３９に印加する電位と、ゲート電極１０３に印加する電位とは、等しい。この結果、半導体膜において、キャリアが流れる領域、即ちチャネル領域が、微結晶半導体領域のゲート絶縁膜１０５側、及び絶縁膜１３７側に形成されるため、薄膜トランジスタのオン電流を高めることができる。

また、図６（Ｃ）に示すように、バックゲート電極１３９は、ゲート電極１０３と接続せず、フローティングでもよい。バックゲート電極１３９に電位を印加せずとも、チャネル領域が、微結晶半導体領域のゲート絶縁膜１０５側、及び絶縁膜１３７側に形成されるため、薄膜トランジスタのオン電流を高めることができる。

さらには、図６（Ｄ）に示すように、バックゲート電極１３９は、絶縁膜１３７を介して配線１２９ａ、１２９ｂと重畳してもよい。ここでは、図６（Ａ）に示す構造のバックゲート電極１３９を用いて示したが、図６（Ｂ）及び図６（Ｃ）に示すバックゲート電極１３９も同様に配線１２９ａ、１２９ｂと重畳してもよい。

本実施の形態では、ゲート絶縁膜上に微結晶半導体膜を形成する前に、処理室内のクリーニング及び保護膜の形成を行うため、ゲート絶縁膜に接する微結晶半導体膜の窒素濃度を低減できる。また、本実施の形態に示す薄膜トランジスタは、チャネル領域となる微結晶半導体領域において、ゲート絶縁膜側及び絶縁膜側のそれぞれで窒素濃度が低いため、当該領域における欠陥を低減することができる。このため、薄膜トランジスタの信頼性を向上させることができる。また、ソース領域及びドレイン領域として機能する不純物半導体膜と重なる微結晶半導体領域において、錐形状または逆錐形状である窒素を有する微結晶半導体領域を有する。このため、オン状態でソース電極及びドレイン電極の間に電圧が印加されたときの縦方向（膜厚方向）における抵抗を下げることが可能である。また、微結晶半導体領域と不純物半導体膜との間に、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い、窒素を含む非晶質半導体領域を有するため、トンネル電流が流れにくくなり、オフ電流を低減できる。以上のことから、オン電流及び電界効果移動度が高く、オフ電流が低く、且つ電気特性の変動が少ない薄膜トランジスタを作製することができる。

（実施の形態２）
本実施の形態では、実施の形態１と異なる窒素濃度の低い微結晶半導体膜の形成方法について、図７を用いて説明する。本実施の形態では、処理室を複数有する、所謂マルチチャンバーのＣＶＤ装置を用いてゲート絶縁膜及び微結晶半導体膜を形成することが、実施の形態１と異なる。

図７（Ａ）はＣＶＤ装置の概略図であり、図７（Ｂ）はゲート絶縁膜から微結晶半導体膜の成膜手順を示すフロー図である。

図７（Ａ）はＣＶＤ装置の一形態の概略図である。ＣＶＤ装置はロードロック室２５１と、搬送室２５３と、第１の処理室２６５と、第２の処理室２６７を有し、ロードロック室２５１と搬送室２５３の間、搬送室２５３と第１の処理室２６５の間、搬送室２５３と第２の処理室２６７の間には、ゲートバルブ２５７ａ、２５７ｂ、２５７ｃが設けられており、それぞれを所定の圧力に設定することができる。

実施の形態１と同様に、ＣＶＤ装置のロードロック室２５１のカセットに、ゲート電極１０３が形成された基板１０１を設置し、搬送室２５３を介して第１の処理室２６５に搬送する（図７（Ｂ）のＳ２０１）。この後、ゲートバルブ２５７ｂを閉じる。次に、基板１０１及びゲート電極１０３上に、実施の形態１と同様に、ゲート絶縁膜１０５を形成する（図７（Ｂ）のＳ２０２）。

次に、ゲートバルブ２５７ｂを開放した後、搬送室２５３に基板を搬送する（図７（Ｂ）のＳ２０３）。この後、ゲートバルブ２５７ｂを閉じる。

次に、ゲートバルブ２５７ｃを開放した後、第２の処理室２６７に基板を搬送する（図７（Ｂ）のＳ２１１）。この後、ゲートバルブ２５７ｃを閉じる。次に、ゲート絶縁膜１０５上に微結晶半導体膜１０９を形成する（図７（Ｂ）のＳ２１２）。

本実施の形態では、第１の処理室２６５は、ゲート絶縁膜のみを形成する処理室とし、第２の処理室２６７は、微結晶半導体膜のみを形成する処理室とする。ゲート絶縁膜１０５と微結晶半導体膜１０９とをそれぞれ異なる処理室で形成することで、微結晶半導体膜１０９への不純物の混入を低減することが可能である。このため、微結晶半導体膜１０９の窒素濃度を低減することができる。

（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２よりも、微結晶半導体膜に含まれる窒素濃度を低減することが可能な方法について、図４及び図８を用いて説明する。なお、本実施の形態では、実施の形態１を用いて説明するが、適宜実施の形態２に適用することができる。

実施の形態１と同様に、ＣＶＤ装置のロードロック室２５１のカセットに、ゲート電極１０３が形成された基板１０１を設置し、搬送室２５３を介して処理室２５５に搬送する（図８のＳ２０１）。この後、ゲートバルブ２５７ｂを閉じる。次に、基板１０１及びゲート電極１０３上に、実施の形態１と同様に、ゲート絶縁膜１０５を形成する（図８のＳ２０２）。

次に、酸化ガスを処理室２５５に導入した後、グロー放電を発生させて、ゲート絶縁膜１０５の表面を酸素プラズマに曝し、ゲート絶縁膜１０５の表面に酸化絶縁膜を形成する（図８のＳ２２１）。酸化絶縁膜としては、酸化シリコン膜、酸化アルミニウム膜等がある。

酸化ガスとしては、酸素、オゾン、一酸化二窒素、水蒸気、酸素及び水素の混合気体等がある。酸素プラズマにゲート絶縁膜１０５を曝して、ゲート絶縁膜１０５の表面に酸化絶縁膜を形成することで、後の微結晶半導体膜１０９の形成のときに、ゲート絶縁膜１０５から窒素やそのほかの不純物が処理室内に脱離することを防ぐことができる。このため、微結晶半導体膜１０９の窒素濃度をより低減することが可能である。さらに、窒素を含まない気体、代表的には、酸素、オゾン、水蒸気、酸素及び水素の混合気体等の雰囲気でプラズマを発生させると、ゲート絶縁膜１０５の表面に窒素濃度が低減された酸化絶縁膜を形成することが可能であるため、後に形成する微結晶半導体膜１０９の窒素濃度をさらに低減することができる。

次に、ゲートバルブ２５７ｂを開放した後、搬送室２５３に基板を搬送する（図８のＳ２０３）。この後、ゲートバルブ２５７ｂを閉じる。

次に、実施の形態１と同様に、処理室２５５の内部をクリーニングする（図８のＳ２０４）。

次に、処理室２５５の内壁に保護膜を形成する（図８のＳ２０５）。

次に、ゲートバルブ２５７ｂを開放した後、処理室２５５に基板を搬送する（図８のＳ２０６）。この後、ゲートバルブ２５７ｂを閉じる。

次に、ゲート絶縁膜１０５上に微結晶半導体膜１０９を形成する（図８のＳ２０７）。

本実施の形態では、ゲート絶縁膜の表面を酸素プラズマ処理することにより、保護膜として機能する酸化絶縁膜をゲート絶縁膜表面に形成できるため、微結晶半導体膜１０９への不純物の混入を低減することが可能である。このため、微結晶半導体膜１０９の不純物濃度、さらには窒素濃度を低減することができる。

（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３の微結晶半導体膜と比較して、混相粒の緻密な微結晶半導体膜の作製方法について、図９を用いて説明する。

図９（Ａ）に示すように、実施の形態１と同様に、基板１０１上にゲート電極１０３を形成し、基板１０１及びゲート電極１０３上にゲート絶縁膜１０５を形成する。次に、ゲート絶縁膜１０５上に種結晶１０７を形成する。

種結晶１０７としては、微結晶半導体膜、代表的には、微結晶シリコン膜、微結晶シリコンゲルマニウム膜等を用いて形成する。種結晶１０７は、複数の混相粒が分散した状態、混相粒が連続した膜の状態、または混相粒及び非晶質半導体が連続した膜の状態を含む。このため、種結晶１０７は、混相粒が隣接せず、混相粒の間に隙間を有するものも含まれる。

種結晶１０７は、プラズマＣＶＤ装置の反応室内において、結晶性を高くする条件を用いて、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等の希ガスとを混合し、グロー放電プラズマにより形成する。ここでは、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を５０倍以上１０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を６７Ｐａ以上１３３３２Ｐａ以下（０．５Ｔｏｒｒ以上１００Ｔｏｒｒ以下）とする条件により、微結晶シリコン、微結晶シリコンゲルマニウム等を形成する。このときの堆積温度は、室温〜３５０℃とすることが好ましく、より好ましくは１５０〜２８０℃とする。なお、上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。結晶性を高くする条件を用いることで、結晶成長が促進され、混相粒の結晶性が高まる。即ち、混相粒に含まれる結晶子の大きさが増大する。

種結晶１０７の原料ガスに、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等の希ガスを添加することで、種結晶１０７の成膜速度が高まる。この結果、成膜速度が高まることで、種結晶１０７に混入される不純物量が低減するため、種結晶１０７の結晶性を高めることができる。また、種結晶１０７の原料ガスとして、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等の希ガスを用いることで、高いパワーを供給せずとも安定したプラズマを発生させることが可能であるため、種結晶１０７のプラズマダメージを低減することが可能であり、混相粒の結晶性を高めることができる。

種結晶１０７を形成する際のグロー放電プラズマの生成は、微結晶半導体膜１０９の条件を適宜用いることができる。

次に、図９（Ｂ）に示すように、種結晶１０７上に微結晶半導体膜１０８を形成する。微結晶半導体膜１０８は、混相粒の結晶を成長させて混相粒の隙間を埋める条件で形成することを特徴とする。なお、微結晶半導体膜１０８の厚さは、３０ｎｍ以上１００ｎｍ以下が好ましい。

微結晶半導体膜１０８は、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、処理室内の圧力を１３３３Ｐａ以上１３３３２Ｐａ以下（１０Ｔｏｒｒ以上１００Ｔｏｒｒ以下）として、グロー放電プラズマにより形成する。または、原料ガスに、ヘリウム、ネオン、アルゴン、クリプトン、キセノン等の希ガスを混合し、処理室内の圧力を１３３３Ｐａ以上１３３３２Ｐａ以下（１０Ｔｏｒｒ以上１００Ｔｏｒｒ以下）として、グロー放電プラズマにより形成する。なお、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比を周期的に増減させ、且つ処理室内の圧力を１３３３Ｐａ以上１３３３２Ｐａ以下（１０Ｔｏｒｒ以上１００Ｔｏｒｒ以下）としてもよい。

上記種結晶１０７の隙間を埋めつつ、且つ結晶成長を促す条件により、微結晶シリコン、微結晶シリコンゲルマニウム等を形成する。この結果、微結晶半導体膜１０８は、非晶質半導体に対する結晶領域の割合が増加すると共に、混相粒の間が密となり、結晶性が高まる。このときの堆積温度は、室温〜３５０℃とすることが好ましく、より好ましくは１５０〜２８０℃とする。なお、上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。

微結晶半導体膜１０８を形成する際、グロー放電プラズマの生成は、実施の形態１に示す微結晶半導体膜１０９の条件を適宜用いることができる。なお、種結晶１０７及び微結晶半導体膜１０８のグロー放電プラズマの生成は、同じ条件で行うことでスループットを向上させることができるが、異なっていてもよい。

微結晶半導体膜１０８の成膜条件として、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を１００倍以上２０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を１３３３Ｐａ以上１３３３２Ｐａ以下（１０Ｔｏｒｒ以上１００Ｔｏｒｒ以下）とすると、処理室内の圧力が高いため、堆積性気体の平均自由行程が短く、プラズマイオンのエネルギーが低くなり、微結晶半導体膜１０８の被覆率が向上すると共に、微結晶半導体膜１０８に対するイオンダメージが低減し、欠陥低減に寄与する。また、シリコンまたはゲルマニウムを含む堆積性気体の希釈比が高く、水素ラジカルの生成量が増加するため、非晶質半導体領域をエッチングしつつ、混相粒に含まれる結晶子を種結晶として結晶成長する。この結果、微結晶半導体膜１０８は、非晶質半導体領域に対する結晶領域の割合が増加し、結晶性が高まる。また、微結晶半導体膜１０８の欠陥低減に寄与する。

以上の工程により、混相粒が緻密であり、結晶性が高い微結晶半導体膜を形成することができる。

なお、種結晶１０７の成膜条件の圧力より微結晶半導体膜１０８の成膜条件の圧力が高くともよい。または、種結晶１０７の成膜条件の圧力より微結晶半導体膜１０８の成膜条件の圧力が低くともよい。または、種結晶１０７の成膜条件の圧力と、微結晶半導体膜１０８の成膜条件の圧力とは同じであってもよい。

なお、種結晶１０７の厚さは１ｎｍ以上１０ｎｍ以下が好ましい。種結晶１０７の厚さが１０ｎｍより厚いと、微結晶半導体膜１０８が堆積しても、混相粒の隙間を埋めることが困難となると共に、種結晶１０７の内部に含まれる非晶質半導体のエッチングが困難となり、種結晶１０７及び微結晶半導体膜１０８の結晶性が低減する。一方、種結晶１０７は、混相粒が形成される必要があるため、種結晶１０７の厚さは１ｎｍ以上であることが好ましい。

また、微結晶半導体膜１０８の厚さは、３０ｎｍ以上１００ｎｍ以下が好ましい。微結晶半導体膜１０８の厚さを３０ｎｍ以上とすることで、薄膜トランジスタの電気特性のばらつきを低減することができる。また、微結晶半導体膜１０８の厚さを１００ｎｍ以下とすることで、スループットを向上させるとともに応力による膜剥がれを抑制することができる。

本実施の形態により、混相粒の隙間を低減することで結晶性を高めた微結晶半導体膜を作製することができる。

なお、更に微結晶半導体膜の結晶性を高めるため、微結晶半導体膜１０８上に結晶性の高い条件で微結晶半導体膜を形成してもよい。微結晶半導体膜１０８より結晶性の高い条件は、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量の比を、微結晶半導体膜１０８の成膜条件より高くして堆積性気体を希釈し、且つ処理室内の圧力を１３３３Ｐａ以上１３３３２Ｐａ以下（１０Ｔｏｒｒ以上１００Ｔｏｒｒ以下）とする条件である。

または、微結晶半導体膜１０８より結晶性の高い条件として、微結晶半導体膜１０８と同様に、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比を周期的に増減させ、且つ処理室内の圧力を１３３３Ｐａ以上１３３３２Ｐａ以下（１０Ｔｏｒｒ以上１００Ｔｏｒｒ以下）としてもよい。このとき、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量比が低い場合の水素の流量比を、微結晶半導体膜１０８の成膜条件より高くすることによって、結晶性を更に高めることが可能である。

この後、実施の形態１の図３（Ｂ）以降の工程を行うことで、オン電流及び電界効果移動度が高く、オフ電流が低く、且つ電気特性の変動が少ない薄膜トランジスタを作製することができる。

なお、本実施の形態では、実施の形態１を用いて説明したが、適宜他の実施の形態を用いることができる。

（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４と比較して、さらに、オフ電流の低減が可能な薄膜トランジスタの作製方法について、図３及び図１０を用いて説明する。

実施の形態１と同様に、図３（Ａ）乃至図３（Ｃ）の工程を経て、図１０（Ａ）に示すように、半導体積層体１１７を形成する。

次に、レジストで形成されるマスク１１５を残存させたまま、半導体積層体１１７の側面をプラズマ１２３に曝すプラズマ処理を行う。ここでは、酸化ガスまたは窒化ガス雰囲気でプラズマを発生させて、半導体積層体１１７をプラズマ１２３に曝す。酸化ガスとしては、酸素、オゾン、一酸化二窒素、水蒸気、酸素及び水素の混合気体等がある。また、窒化ガスとしては、窒素、アンモニア、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等がある。酸化ガスまたは窒化ガス雰囲気でプラズマを発生させることで、酸素ラジカルまたは窒素ラジカルが発生する。当該ラジカルは半導体積層体１１７と反応し、半導体積層体１１７の側面に絶縁領域を形成することができる。なお、プラズマを照射する代わりに、紫外光を照射し、酸素ラジカルまたは窒素ラジカルを発生させてもよい。

また、酸化ガスとして、酸素、オゾン、水蒸気、酸素及び水素の混合気体を用いると、図１０（Ｂ）に示すように、プラズマ照射によりレジストが後退し、上面及び下面の面積が縮小したマスク１１５ａが形成される。このため、当該プラズマ処理により、半導体積層体１１７の側面と共に、露出された不純物半導体膜１２１が酸化し、半導体積層体１１７の側面及び不純物半導体膜１２１の側面及び上面の一部にも絶縁領域１２５が形成される。

次に、実施の形態１に示すように、図５（Ａ）及び図５（Ｂ）と同様の工程を経て、図５（Ｃ）に示すように、ソース電極及びドレイン電極として機能する配線１２９ａ、１２９ｂ、ソース領域及びドレイン領域として機能する不純物半導体膜１３１ａ、１３１ｂ、微結晶半導体領域１３３ａ及び一対の非晶質半導体領域１３３ｂを有する半導体積層体１３３、絶縁膜１３７を形成することで、シングルゲート型の薄膜トランジスタを作製することができる。

また、図示しないが、絶縁膜１３７上にバックゲート電極を形成することで、デュアルゲート型の薄膜トランジスタを作製することができる。

本実施の形態により、半導体積層体１３３及び配線１２９ａ、１２９ｂの間に絶縁領域を設けることにより、配線１２９ａ、１２９ｂから半導体積層体１３３へのホールの注入を抑制することが可能であり、オフ電流が低く、電界効果移動度及びオン電流の高い薄膜トランジスタを作製することができる。

なお、本実施の形態では、実施の形態１を用いて説明したが、適宜他の実施の形態を用いることができる。

（実施の形態６）
上記実施の形態により薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう。）を作製することができる。また、薄膜トランジスタを用いた駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。

表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。

また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を形成した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。

なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクタ、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。

本実施の形態に示す半導体装置は、実施の形態１乃至実施の形態５に示す、オフ電流が低く、電界効果移動度及びオン電流の高い薄膜トランジスタを用いて作製することができる。このため、薄膜トランジスタの面積を小さくすることが可能であり、半導体装置への高集積化が可能である。また、表示装置の駆動回路に本実施の形態に示すように薄膜トランジスタを用いることで、駆動回路の面積を低減できるため、表示装置の狭額縁化が可能であると共に、画像の経年変化を低減することができる。

なお、上記半導体装置は、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、デジタルサイネージ、ＰＩＤ（Ｐｕｂｌｉｃ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ）、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。

また、上記半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などがある。

本実施例では、先の実施の形態に示す方法を用いて作製した薄膜トランジスタの信頼性を調べた結果について説明する。本実施例においては、作製条件の異なる試料Ａ乃至試料Ｃの薄膜トランジスタを作製して、薄膜トランジスタの信頼性を調べた。

はじめに、試料Ａ乃至試料Ｃの作製方法について、図３、図５及び図９に示す断面図を参照して説明する。なお、試料Ａ乃至試料Ｃは作製条件が異なるが、ほぼ同様の断面構造を有するので、試料Ａ乃至試料Ｃの作製方法は、同一の図面、図３、図５及び図９を用いて示す。また、試料Ａ乃至試料Ｃに格別に言及しない作製工程については、全ての試料で同様の作製工程を行っている。

まず、基板１０１上に下地絶縁膜（ここでは図示しない。）を形成し、下地絶縁膜上にゲート電極１０３を形成した。

ここでは、基板１０１として、ガラス基板（コーニング製ＥＡＧＬＥ ＸＧ）を用いた。

ゲート電極１０３は、アルミニウム層をチタン層により挟持した構造とした。具体的には、まず、チタンターゲットをアルゴンイオンでスパッタリングして、厚さ５０ｎｍの第１のチタン膜を下地絶縁膜上に形成した。このとき、導入するアルゴンの流量を２０ｓｃｃｍとし、処理室内の圧力を０．１Ｐａ、印加電圧を１２ｋＷ、基板温度を室温とした。次に、第１のチタン膜の上に、アルミニウムターゲットをアルゴンイオンでスパッタリングして、厚さ１００ｎｍのアルミニウム膜を形成した。このとき、導入するアルゴンの流量を５０ｓｃｃｍとし、処理室内の圧力を０．４Ｐａ、印加電圧を４ｋＷ、基板温度を室温とした。次に、アルミニウム膜上にチタンターゲットをアルゴンイオンでスパッタリングして、厚さ５０ｎｍの第２のチタン膜を形成した。第２のチタン膜は第１のチタン膜と同様の方法で形成した。つまり、導入するアルゴンの流量を２０ｓｃｃｍとし、処理室内の圧力を０．１Ｐａ、印加電圧を１２ｋＷ、温度を室温とした。

次に、第２のチタン膜上にレジストを塗布し、第１のフォトマスクを用いて露光した後、現像してレジストで形成されたマスクを形成した。

次に、当該レジストで形成されるマスクを用いてエッチング処理を行って、ゲート電極１０３を形成した。ここでは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）装置を用いて２段階のエッチングを行った。すなわち、ＩＣＰパワー６００Ｗ、バイアスパワー２５０Ｗ、エッチングガスとして三塩化ホウ素を流量６０ｓｃｃｍで導入し、塩素を流量２０ｓｃｃｍで導入して、処理室内の圧力を１．２Ｐａとし、第１のエッチングを行った後、ＩＣＰパワー５００Ｗ、バイアスパワー５０Ｗ、圧力２．０Ｐａ、エッチングガスとして四フッ化炭素を流量８０ｓｃｃｍで導入して処理室内の圧力を２．０Ｐａとし、第２のエッチングを行った。その後、該レジストで形成されたマスクを除去した。

次に、ゲート電極１０３及び下地絶縁膜上に、ゲート絶縁膜１０５を形成した。

本実施例では、ゲート絶縁膜１０５として、厚さ３００ｎｍの窒化シリコン膜をプラズマＣＶＤ法によって形成した後、プラズマ処理を行った。窒化シリコン膜の堆積は、シランの流量を１５ｓｃｃｍ、アンモニアの流量を５００ｓｃｃｍ、窒素の流量を１８０ｓｃｃｍ、水素の流量を２００ｓｃｃｍとして原料ガスを導入し、処理室内の圧力を１００Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を２００Ｗとしてプラズマ放電を行った。なお、ゲート絶縁膜１０５の堆積は、平行平板型のプラズマＣＶＤ装置を用いて行い、上部電極温度を２００℃、下部電極温度を３００℃とし、上部電極と下部電極との間隔（ギャップ）を２６ｍｍとした。

試料Ａ及び試料Ｂのゲート絶縁膜１０５には、一酸化二窒素（Ｎ_２Ｏ）雰囲気でプラズマ処理を行い、試料Ｃのゲート絶縁膜１０５には、水素及び酸素の混合雰囲気でプラズマ処理を行った。なお、これらのプラズマ処理はゲート絶縁膜１０５を成膜した処理室と同じ処理室で連続して行った。このようにして、試料Ａ及び試料Ｂよりも試料Ｃの方が、種結晶１０７中に窒素が取り込まれにくい条件でプラズマ処理を行った。

試料Ａ及び試料Ｂのゲート絶縁膜１０５へのプラズマ処理は、一酸化二窒素の流量を４００ｓｃｃｍとして処理室内に導入し、処理室内の圧力を６０Ｐａとし、ＲＦ電源周波数を１３．５６ＭＨｚとし、ＲＦ電源の電力を３００Ｗとして３分間のプラズマ放電を行った。なお、上記プラズマ処理は、平行平板型のプラズマ処理装置を用いて行い、上部電極温度を２００℃、下部電極温度を３００℃とし、上部電極と下部電極との間隔を１５ｍｍとした。

試料Ｃのゲート絶縁膜１０５へのプラズマ処理は、水素の流量を８００ｓｃｃｍ、酸素の流量を２００ｓｃｃｍとして処理室内に導入し、処理室内の圧力を１２５０Ｐａとし、ＲＦ電源周波数を１３．５６ＭＨｚとし、ＲＦ電源の電力を９００Ｗとして３分間のプラズマ放電を行った。なお、上記プラズマ処理は、平行平板型のプラズマ処理装置を用いて行い、上部電極温度を２００℃、下部電極温度を３００℃とし、上部電極と下部電極との間隔を１５ｍｍとした。

次に、ゲート絶縁膜１０５上に、厚さ５ｎｍの種結晶１０７をプラズマＣＶＤ法により形成した。ここで、試料Ａは、ゲート絶縁膜１０５の成膜及びプラズマ処理を行った処理室と同じ処理室で種結晶１０７を形成し、試料Ｂ及び試料Ｃは、ゲート絶縁膜１０５の成膜及びプラズマ処理を行った処理室とは異なる処理室で種結晶１０７を形成した。このようにして、試料Ａよりも試料Ｂ及び試料Ｃの方が、種結晶１０７中に窒素が取り込まれにくい条件で種結晶を形成した。なお、他の種結晶１０７の形成条件については、試料Ａ乃至試料Ｃにおいて同様にした。

試料Ａ乃至試料Ｃの種結晶の堆積は、シランの流量を２ｓｃｃｍ、水素の流量を７５０ｓｃｃｍ、アルゴンの流量を７５０ｓｃｃｍとして原料ガスを導入し、処理室内の圧力を１２５０Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を１００Ｗとしてプラズマ放電を行った。なお、種結晶１０７の堆積は、平行平板型のプラズマＣＶＤ装置を用いて行い、上部電極の温度を２００℃、下部電極の温度を３００℃とし、上部電極と下部電極との間隔を７ｍｍとした。

ここまでの工程で得られた構成を図９（Ａ）に示す。

次いで、ゲート絶縁膜１０５及び種結晶１０７の上に、厚さ６５ｎｍの微結晶半導体膜１０８をプラズマＣＶＤ法により形成した。微結晶半導体膜１０８の堆積は、シランの流量を１．５ｓｃｃｍ、水素の流量を７５０ｓｃｃｍ、アルゴンの流量を７５０ｓｃｃｍとして原料ガスを導入し、処理室内の圧力を１００００Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３００Ｗとしてプラズマ放電を行った。なお、微結晶半導体膜１０８の堆積は、平行平板型のプラズマＣＶＤ装置を用いて行い、上部電極の温度を２００℃、下部電極の温度を３００℃とし、上部電極と下部電極との間隔を７ｍｍとした。

本工程で得られた構成を図９（Ｂ）に示す。

次に、微結晶半導体膜１０８上に厚さ８０ｎｍの半導体膜１１１を形成し、半導体膜１１１上に厚さ５０ｎｍの不純物半導体膜１１３を形成した。半導体膜１１１及び不純物半導体膜１１３は、プラズマＣＶＤ法によって形成した。

半導体膜１１１の堆積は、シランの流量を２５ｓｃｃｍ、１０００ｐｐｍアンモニア（水素希釈）の流量を１００ｓｃｃｍ、水素の流量を６５０ｓｃｃｍ、アルゴンの流量を７５０ｓｃｃｍとして材料ガスを導入し、処理室内の圧力を１２５０Ｐａとし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を１５０Ｗとしてプラズマ放電を行った。なお、半導体膜１１１の堆積は、平行平板型のプラズマＣＶＤ装置を用いて行い、上部電極温度を２００℃、下部電極温度を３００℃とし、上部電極と下部電極との間隔を１５ｍｍとした。

不純物半導体膜１１３としては、リンが添加されたアモルファスシリコン膜を形成した。不純物半導体膜１１３の堆積は、シランの流量を９０ｓｃｃｍ、５％ホスフィン（シラン希釈）の流量を１０ｓｃｃｍ、水素の流量を５００ｓｃｃｍとして材料ガスを導入し、処理室内の圧力を１７０Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３０Ｗとしてプラズマ放電を行った。なお、不純物半導体膜の堆積は、平行平板型のプラズマＣＶＤ装置を用いて行い、上部電極温度を２００℃、下部電極温度を３００℃とし、上部電極と下部電極との間隔を２５ｍｍとした。

次に、不純物半導体膜１１３上にレジストを塗布した後、第２のフォトマスクを用いて露光し、現像して、レジストで形成されたマスク１１５を形成した。ここまでの工程で得られた構成を図３（Ｂ）に示す。

次に、レジストで形成されたマスク１１５を用いて、微結晶半導体膜１０８、半導体膜１１１、及び不純物半導体膜１１３をエッチングして、微結晶半導体領域１１７ａ及び非晶質半導体領域１１７ｂを有する半導体積層体１１７、及び不純物半導体膜１２１を形成した。

エッチングを行うにあたり、本実施例では、ＩＣＰ装置を用いて、ＩＣＰパワー４５０Ｗ、バイアスパワー１００Ｗ、エッチングガスとして三塩化ホウ素を流量３６ｓｃｃｍ、四フッ化炭素を３６ｓｃｃｍ、酸素を８ｓｃｃｍで導入し、処理室内の圧力を２Ｐａとして、微結晶半導体膜１０８、半導体膜１１１、及び不純物半導体膜１１３のエッチングを行った。

その後、酸素プラズマ処理を行い、微結晶半導体領域１１７ａ及び非晶質半導体領域１１７ｂを有する半導体積層体１１７及び不純物半導体膜１２１の側面に酸化膜を形成した後、レジストで形成されたマスク１１５を除去した（図示せず。）。

酸素プラズマ処理は、酸素の流量を１００ｓｃｃｍとして導入して処理室内の圧力を０．６７Ｐａとし、基板温度を−１０℃とし、ソースパワーを２０００Ｗ、バイアスパワーを３５０Ｗでプラズマ放電を行った。

ここまでの工程で得られた構成を図３（Ｃ）に示す。

次に、ゲート絶縁膜１０５、半導体積層体１１７及び不純物半導体膜１２１を覆って導電膜１２７を形成した。本工程で得られた構成を図５（Ａ）に示す。

本実施例では、導電膜１２７は、アルミニウム層をチタン層により挟持した構造とし、ゲート電極１０３と同様に形成した。ただし、第１のチタン膜の厚さを５０ｎｍとし、アルミニウム膜の厚さを２００ｎｍとし、第２のチタン膜の厚さを５０ｎｍとした。

次に、導電膜１２７上にレジストを塗布した後、第３のフォトマスクを用いて露光し、現像して、レジストで形成されたマスクを形成した。当該レジストで形成されたマスクを用いて導電膜１２７及び不純物半導体膜１２１をドライエッチングして、配線１２９ａ及び配線１２９ｂ、並びにソース領域及びドレイン領域として機能する不純物半導体膜１３１ａ、１３１ｂを形成した。

本工程では、ＩＣＰ装置を用いて、ＩＣＰパワー４５０Ｗ、バイアスパワー１００Ｗ、エッチングガスとして三塩化ホウ素を流量６０ｓｃｃｍ、塩素を２０ｓｃｃｍで導入し、処理室内の圧力を１．９Ｐａとしてエッチングを行った。

次に、レジストで形成されたマスクを除去した後、半導体積層体１１７を一部エッチングし、微結晶半導体領域１３３ａ及び一対の非晶質半導体領域１３３ｂを有する半導体積層体１３３を形成した。

本工程は、ＩＣＰ装置を用いて、ＩＣＰパワー５００Ｗ、バイアスパワー５０Ｗ、エッチングガスとして臭化水素を流量１２５ｓｃｃｍ、六フッ化硫黄を１０ｓｃｃｍ、酸素を５ｓｃｃｍで導入し、処理室内の圧力を１．７Ｐａとして、エッチングを行った。

なお、本工程では微結晶半導体領域１３３ａの膜厚が５０ｎｍとなるようにエッチングを行った。なお、本実施例では、ソース電極及びドレイン電極として機能する配線１２９ａ、１２９ｂの平面形状は、直線型である。

次に、半導体積層体１３３の表面を水プラズマ処理し、半導体積層体１３３表面に残留する不純物を除去した。本工程では、パワー１８００Ｗとして水蒸気を流量３００ｓｃｃｍで導入し、処理室内の圧力を６６．５Ｐａとして水プラズマ処理を行った。

ここまでの工程で得られた構成を図５（Ｂ）に示す。

次に、絶縁膜１３７として、厚さ３００ｎｍの窒化シリコン膜を形成した。絶縁膜１３７の堆積は、シランの流量を２０ｓｃｃｍ、アンモニアの流量を２２０ｓｃｃｍ、窒素の流量を４５０ｓｃｃｍ、水素の流量を４５０ｓｃｃｍとして材料ガスを導入し、処理室内の圧力を１６０Ｐａ、ＲＦ電源周波数を２７ＭＨｚ、ＲＦ電源の電力を２００Ｗとしてプラズマ放電を行った。なお、絶縁膜１３７の堆積は、平行平板型のプラズマＣＶＤ装置を用いて行い、上部電極温度を２５０℃、下部電極温度を２９０℃とし、上部電極と下部電極との間隔を２１ｍｍとした。

次に、絶縁膜１３７上にレジストを塗布した後、第４のフォトマスクを用いて露光し、現像してレジストで形成されたマスクを形成した。当該レジストで形成されたマスクを用いて絶縁膜の一部をドライエッチングして、ソース電極及びドレイン電極として機能する配線１２９ａ、１２９ｂを露出させた。また、絶縁膜１３７及びゲート絶縁膜１０５の一部をドライエッチングして、ゲート電極１０３を露出した。その後、レジストで形成されたマスクを除去した。

次に、絶縁膜１３７上に導電膜を形成した後、該導電膜上にレジストを塗布し、第５のフォトマスクを用いて露光し、現像してレジストで形成されたマスクを形成した。当該レジストで形成されたマスクを用いて導電膜の一部をウェットエッチングして、バックゲート電極１３９を形成した。

ここでは、導電膜として、スパッタリング法により厚さ５０ｎｍのインジウム錫酸化物を形成した後、ウェットエッチング処理によりバックゲート電極１３９を形成した。なお、ここでは図示しないが、バックゲート電極１３９は、ゲート電極１０３と接続されている。その後、レジストで形成されたマスクを除去した。

以上の工程により、デュアルゲート型薄膜トランジスタの試料Ａ乃至試料Ｃを作製した（図５（Ｃ）参照。）。

次に、作製した試料Ａ乃至試料Ｃについて、バイアス−熱ストレス試験（以下、「ゲートＢＴ試験」という。）を行った結果を説明する。

ここで、ゲートＢＴ試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化を、短時間で評価することができる。特に、ゲートＢＴ試験前後におけるトランジスタのしきい値電圧及びシフト値の変化量は、信頼性を調べるための重要な指標となる。ゲートＢＴ試験前後において、しきい値電圧（Ｖｔｈ［Ｖ］）及びシフト値（Ｓｈｉｆｔ［Ｖ］）の変化量が少ないほど信頼性が高い。

本明細書中において、しきい値電圧Ｖｔｈは、ゲート電圧（Ｖｇ［Ｖ］）を横軸、ドレイン電流の平方根（Ｉｄ^１／２［Ａ］）を縦軸としてプロットした曲線３１２において、最大傾きであるＩｄ^１／２の接線３１４を外挿したときの、接線３１４とＶｇ軸（即ち、Ｉｄ^１／２が０Ａ）との交点のゲート電圧で定義する（図１１（Ａ）参照）。なお、本明細書中においては、ドレイン電圧Ｖｄを１０Ｖとして、しきい値電圧を算出する。

また、本明細書中において、シフト値Ｓｈｉｆｔは、ゲート電圧（Ｖｇ［Ｖ］）を横軸、ドレイン電流（Ｉｄ［Ａ］）の対数を縦軸にプロットした曲線３１６において、最大傾きであるＩｄの接線３１８を外挿したときの直線Ｉｄ＝１．０×１０^−１２［Ａ］との交点のゲート電圧で定義する（図１１（Ｂ）参照）。なお、本明細書中においては、ドレイン電圧Ｖｄを１０Ｖとして、シフト値を算出する。

ゲートＢＴ試験の具体的な方法としては、トランジスタが形成されている基板の温度（基板温度）を一定に維持し、トランジスタのソース及びドレインをほぼ同電位とし、ゲートにソース及びドレインとは異なる電位を一定時間与える。基板温度は、試験目的に応じて適宜設定すればよい。なお、バイアスストレスをかける際に、ゲートに与える電位がソース及びドレインの電位よりも高い場合を＋ゲートＢＴ試験といい、ゲートに与える電位がソース及びドレインの電位よりも低い場合を−ゲートＢＴ試験という。

本実施例においては、基板温度を８５℃、ストレス時間を１２時間とし、＋ゲートＢＴ試験及び−ゲートＢＴ試験を試料Ａ乃至試料Ｃについて行った。

まず、＋ゲートＢＴ試験について説明する。ゲートＢＴ試験の対象となるトランジスタの初期特性を測定するため、基板温度を室温とし、ソース−ドレイン間電圧（以下、「ドレイン電圧」という。）を１Ｖまたは１０Ｖとし、ソース−ゲート間電圧（以下、「ゲート電圧」という。）を−３０Ｖ〜＋３０Ｖまで変化させたときのソース−ドレイン電流（以下、「ドレイン電流」という。）の変化特性、すなわちドレイン電圧１Ｖ及び１０Ｖのときの試料Ａ乃至試料ＣのＶｇ−Ｉｄ特性を測定した。

次に、基板温度を８５℃まで上昇させた後、トランジスタのソースの電位を接地電位とし、ドレインの電位を０．１Ｖとした。続いて、ゲートに＋２０Ｖを印加し、そのまま１２時間保持して、試料Ａ乃至試料Ｃにバイアスストレスと熱ストレスを与えた。それから、初期特性の測定と同じ条件でＶｇ−Ｉｄ特性を測定した。

また、−ゲートＢＴ試験も＋ゲートＢＴ試験と同様の方法で行った。ただし、−ゲートＢＴ試験においては、ゲートに−２０Ｖを印加し、そのまま１２時間保持して、バイアスストレスと熱ストレスを与えた。

試料Ａ乃至試料Ｃに＋ゲートＢＴ試験を行って測定したＶｇ−Ｉｄ特性をそれぞれ図１２（Ａ）乃至図１２（Ｃ）に示し、試料Ａ乃至試料Ｃに−ゲートＢＴ試験を行って測定したＶｇ−Ｉｄ特性をそれぞれ図１３（Ａ）乃至図１３（Ｃ）に示す。図１２及び図１３において、縦軸はドレイン電流（Ｉｄ［Ａ］）、横軸はゲート電圧（Ｖｇ［Ｖ］）である。また、曲線３０２はドレイン電圧を１Ｖとした初期特性を示し、曲線３０４はドレイン電圧を１ＶとしたゲートＢＴ試験後のＶｇ−Ｉｄ特性を示し、曲線３０６はドレイン電圧を１０Ｖとした初期特性を示し、曲線３０８はドレイン電圧を１０ＶとしたゲートＢＴ試験後のＶｇ−Ｉｄ特性を示す。

図１２より、ゲートＢＴ試験前後のＶｇ−Ｉｄ特性の変化は、試料Ａ、試料Ｂ、試料Ｃの順番に小さくなる傾向が読み取れる。特に試料Ｃにおいては、試料Ａ及び試料Ｂと比較して、ゲートＢＴ試験前後のＶｇ−Ｉｄ特性の変化が小さく抑えられている。また、図１３からも同様の傾向を読み取ることができる。つまり、試料Ａより試料Ｂの方が、試料Ａ及び試料Ｂより試料Ｃの方が、薄膜トランジスタの信頼性が向上していることが推察される。

ここで、図１２及び図１３に示す試料Ａ乃至試料ＣのＶｇ−Ｉｄ特性から、ゲートＢＴ試験前後におけるドレイン電圧が１０Ｖのときのしきい値電圧の変化量（ΔＶｔｈ）及びシフト値の変化量（ΔＳｈｉｆｔ）を算出したグラフを図１４に示す。

図１４より、＋ゲートＢＴ試験及び−ゲートＢＴ試験におけるしきい値電圧の変化量及びシフト値の変化量が、試料Ａ、試料Ｂ、試料Ｃの順番に小さくなっていることが分かる。よって、試料Ａより試料Ｂの方が、試料Ａ及び試料Ｂより試料Ｃの方が、薄膜トランジスタの信頼性が向上していることが確かめられた。

ここで、試料Ａ及び試料Ｂと、試料Ｃとは、ゲート絶縁膜１０５のプラズマ処理条件が異なり、試料Ａ及び試料Ｂは一酸化二窒素（Ｎ_２Ｏ）雰囲気でプラズマ処理を行ったのに対して、試料Ｃは水素と酸素の混合雰囲気でプラズマ処理を行った。つまり、試料Ａ及び試料Ｂよりも試料Ｃの方が、種結晶１０７ひいては微結晶半導体領域１３３ａ中に窒素が取り込まれにくい条件で形成されている。

また、試料Ａと、試料Ｂ及び試料Ｃとは、種結晶１０７の形成条件が異なり、試料Ａはゲート絶縁膜１０５の成膜及びプラズマ処理を行った処理室と同じ処理室で種結晶１０７を形成したのに対して、試料Ｂ及び試料Ｃは、ゲート絶縁膜１０５の成膜及びプラズマ処理を行った処理室とは異なる処理室で種結晶１０７を形成した。つまり、試料Ａよりも試料Ｂ及び試料Ｃの方が、種結晶１０７ひいては微結晶半導体領域１３３ａ中に窒素が取り込まれにくい条件で形成されている。

つまり、試料Ａより試料Ｂの方が、試料Ａ及び試料Ｂより試料Ｃの方が、微結晶半導体領域中に窒素が取り込まれにくい条件で形成されている。

以上より、微結晶半導体領域に窒素が取り込まれにくい条件で薄膜トランジスタを形成することにより、ゲートＢＴ試験前後におけるしきい値電圧の変化量及びシフト値の変化量を低減させることができ、薄膜トランジスタの信頼性向上を図ることができると示された。

本実施例では、絶縁膜４０１、微結晶半導体膜４０３、半導体膜４０４、不純物半導体膜４０５の順番に積層された構造（試料Ｄ及び試料Ｅ）を異なる作製条件で成膜し、試料Ｄ及び試料ＥについてＳＩＭＳプロファイルを測定した結果について説明する。

はじめに試料Ｄ及び試料Ｅの作製方法について説明する。試料Ｄは、絶縁膜４０１、微結晶半導体膜４０３、半導体膜４０４、及び不純物半導体膜４０５を同一の処理室で連続的に成膜する。それに対して、試料Ｅは絶縁膜４０１、微結晶半導体膜４０３、半導体膜４０４、及び不純物半導体膜４０５の成膜において、各膜を成膜するごとに、処理室をクリーニングし、処理室の内壁に保護膜を成膜する。また、試料Ｅでは微結晶半導体膜４０３の成膜を実施の形態４に示す方法を用いて行った。

まず、絶縁膜４０１を成膜した。本実施例では、絶縁膜４０１として、厚さ３００ｎｍの窒化シリコン膜をプラズマＣＶＤ法によって形成した。窒化シリコン膜の堆積は、実施例１に示すゲート絶縁膜１０５として形成した窒化シリコン膜と同様の条件を用いて行った。

次に、絶縁膜４０１に、一酸化二窒素（Ｎ_２Ｏ）雰囲気でプラズマ処理を行った。なお、これらのプラズマ処理は絶縁膜４０１を成膜した処理室と同じ処理室で連続して行った。

絶縁膜４０１へのプラズマ処理は、実施例１に示す試料Ａ及び試料Ｂのゲート絶縁膜１０５へのプラズマ処理と同様の条件を用いた一酸化二窒素プラズマ処理を行った。

さらに、試料Ｅにおいては、処理室のクリーニングを行った。処理室のクリーニングは、ＮＦ_３を流量５００ｓｃｃｍとして導入し、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を５００Ｗとしてプラズマ放電を行った。なお、平行平板型のプラズマＣＶＤ装置を用いて行い、上部電極温度を２００℃、下部電極温度を３００℃とし、上部電極と下部電極との間隔をプラズマ処理開始時には５０ｍｍとし、プラズマ処理を行いながら７０ｍｍまで広げた。

次に、試料Ｅの処理室の内壁に保護膜としてアモルファスシリコン膜を成膜した。保護膜の成膜は、ＳｉＨ_４を流量６０ｓｃｃｍとして導入し、処理室内の圧力を２８Ｐａとし、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３０Ｗとしてプラズマ放電を行った。なお、平行平板型のプラズマＣＶＤ装置を用いて行い、上部電極温度を２００℃、下部電極温度を３００℃とし、上部電極と下部電極との間隔を２５ｍｍとした。

次に、絶縁膜４０１上に、厚さ３０ｎｍの微結晶半導体膜４０３をプラズマＣＶＤ法により成膜した。

試料Ｄにおいては、絶縁膜４０１の上に、厚さ３０ｎｍの微結晶半導体膜４０３をプラズマＣＶＤ法により形成した。微結晶半導体膜４０３の堆積は、シランの流量を２．５ｓｃｃｍ、水素の流量を７５０ｓｃｃｍ、アルゴンの流量を７５０ｓｃｃｍとして原料ガスを導入し、処理室内の圧力を１２５０Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を１２０Ｗとしてプラズマ放電を行った。なお、微結晶半導体膜４０３の堆積は、平行平板型のプラズマＣＶＤ装置を用いて行い、上部電極の温度を２００℃、下部電極の温度を３００℃とし、上部電極と下部電極との間隔を７ｍｍとした。

試料Ｅの微結晶半導体膜４０３は、厚さ５ｎｍの種結晶上に厚さ２５ｎｍの微結晶半導体膜が積層された構造とした。

試料Ｅにおいては、まず、絶縁膜４０１上に、厚さ５ｎｍの種結晶をプラズマＣＶＤ法により形成した。種結晶の堆積は、シランの流量を２．５ｓｃｃｍ、水素の流量を７５０ｓｃｃｍ、アルゴンの流量を７５０ｓｃｃｍとして原料ガスを導入して、処理室内の圧力を１２５０Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を１５０Ｗとしてプラズマ放電を行った。なお、種結晶の堆積は、平行平板型のプラズマＣＶＤ装置を用いて行い、上部電極の温度を２００℃、下部電極の温度を３００℃とし、上部電極と下部電極との間隔を１１ｍｍとした。

次いで、種結晶の上に、厚さ２５ｎｍの微結晶半導体膜をプラズマＣＶＤ法にて形成した。微結晶半導体膜の堆積は、シランの流量を２．５ｓｃｃｍ、水素の流量を７５０ｓｃｃｍ、アルゴンの流量を７５０ｓｃｃｍとして原料ガスを導入して、処理室内の圧力を１００００Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３００Ｗとしてプラズマ放電を行った。なお、微結晶半導体膜の堆積は、平行平板型のプラズマＣＶＤ装置を用いて行い、上部電極の温度を２００℃、下部電極の温度を３００℃とし、上部電極と下部電極との間隔を７ｍｍとした。

さらに、試料Ｅの処理室には、上記と同様の方法で処理室をクリーニングし、処理室の内壁に保護膜を成膜した。

次に、微結晶半導体膜４０３上に厚さ１７５ｎｍの半導体膜４０４を形成した。半導体膜４０４は、プラズマＣＶＤ法によって形成した。半導体膜４０４の堆積は、実施例１に示す半導体膜１１１と同様の条件を用いて行った。

なお、半導体膜４０４は、図２（Ａ）に示すように、窒素を有する微結晶半導体領域１３３ｅと、その上に形成される非晶質半導体領域１３３ｂとが積層される。このため、半導体膜４０４において、微結晶半導体膜４０３側には微結晶半導体領域が形成される。

さらに、試料Ｅの処理室には、上記と同様の方法で処理室をクリーニングし、処理室の内壁に保護膜を成膜した。

半導体膜４０４上に厚さ５０ｎｍの不純物半導体膜４０５を形成した。不純物半導体膜４０５は、プラズマＣＶＤ法により形成した。不純物半導体膜４０５としては、リンが添加されたアモルファスシリコン膜を形成した。不純物半導体膜４０５の堆積は、実施例１に示す不純物半導体膜１１３と同様の条件を用いて行った。

さらに、試料Ｅの処理室には、上記と同様の方法で処理室をクリーニングし、処理室の内壁に保護膜を成膜した。

以上の工程により、絶縁膜４０１、微結晶半導体膜４０３、半導体膜４０４、不純物半導体膜４０５の順番に積層された構造からなる、試料Ｄ及び試料Ｅを作製した。

次に、作製した試料Ｄ及び試料Ｅについて、ＳＩＭＳプロファイルを測定した結果を、図１５及び図１６を用いて説明する。

図１５は試料Ｄを、図１６は試料Ｅを、ＳＩＭＳで測定したときの、深さ方向における水素、窒素、酸素、炭素、及びフッ素の分布を示す濃度プロファイル、及びシリコンの二次イオン強度を示す。

ここでは、ＳＩＭＳの測定に、アルバック・ファイ株式会社製四重極型二次イオン質量分析装置、ＰＨＩ ＡＤＥＰＴ１０１０を用いた。また、加速電圧３ｋＶのＣｓ⁻を一次イオンとして照射した。また、一次イオンの照射表面を不純物半導体膜４０５側とした。

横軸には、不純物半導体膜４０５の表面を基準とする深さを示している。また、左縦軸には、水素、窒素、酸素、炭素、及びフッ素の濃度を示し、右縦軸には、シリコンの二次イオン強度を示す。なお、絶縁膜４０１及び微結晶半導体膜４０３の界面においては、正確な濃度を示していない。

試料Ｄにおいて、微結晶半導体膜４０３における窒素濃度のプロファイルは、６×１０^１９ａｔｏｍｓ／ｃｍ^３程度の濃度であり、半導体膜４０４との界面に向けて濃度が上昇している。

一方、試料Ｅにおいて、微結晶半導体膜４０３における窒素濃度のプロファイルは、１×１０^１９ａｔｏｍｓ／ｃｍ^３程度の濃度であり、半導体膜４０４との界面に向けて濃度が上昇している。

また、試料Ｄにおいては、微結晶半導体膜４０３及び半導体膜４０４の界面、試料Ｅにおいては、半導体膜４０４において、窒素濃度プロファイルにおいてピーク濃度を有する。これは、半導体膜４０４において堆積初期に形成される微結晶半導体領域において、窒素濃度が高いためである。

試料Ｄと試料Ｅを比較すると、試料Ｅの方が試料Ｄより微結晶半導体膜４０３の窒素濃度が低くなっている。

よって、各成膜工程において、処理室をクリーニングし、処理室の内壁に保護膜を成膜することで、微結晶半導体膜４０３の窒素濃度、特に絶縁膜４０１との界面側における微結晶半導体膜４０３の窒素濃度を低減できることが示された。

本実施例では、窒素を有する微結晶半導体膜に含まれる欠陥について、ＥＳＲ（Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ：電子スピン共鳴）法を用いて評価した。

はじめに、微結晶半導体膜の成膜条件について、説明する。

試料Ｆ乃至試料Ｈとして、石英基板上に、厚さ１５０ｎｍの微結晶半導体膜を成膜した。

試料Ｆの微結晶半導体膜は、プラズマＣＶＤ装置の処理室内に、窒化シリコン膜を成膜した後、保護膜として微結晶シリコン膜を成膜した。次に、処理室内に石英基板を搬送した後、石英基板上に微結晶半導体膜を成膜した。

石英基板上に形成した微結晶半導体膜は、厚さ５ｎｍの微結晶シリコンで形成される種結晶を形成した後、厚さ１４５ｎｍの微結晶シリコン膜を形成した。

種結晶の堆積は、シランの流量を３ｓｃｃｍ、水素の流量を７５０ｓｃｃｍ、アルゴンの流量を７５０ｓｃｃｍとして原料ガスを導入し、処理室内の圧力を５３２Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を１２５Ｗとしてプラズマ放電を行った。なお、種結晶の堆積は、平行平板型のプラズマＣＶＤ装置を用いて行い、上部電極の温度を２００℃、下部電極の温度を３００℃とし、上部電極と下部電極との間隔を１５ｍｍとした。

微結晶シリコン膜の堆積は、シランの流量を１ｓｃｃｍ、水素の流量を１５００ｓｃｃｍとして原料ガスを導入し、処理室内の圧力を５０００Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を９５０Ｗとしてプラズマ放電を行った。なお、微結晶シリコン膜の堆積は、平行平板型のプラズマＣＶＤ装置を用いて行い、上部電極の温度を２００℃、下部電極の温度を３００℃とし、上部電極と下部電極との間隔を１５ｍｍとした。

試料Ｇの微結晶半導体膜は、プラズマＣＶＤ装置の処理室内に、保護膜としてアモルファスシリコン膜を成膜した後、微結晶シリコン膜を成膜した。次に、処理室内に石英基板を搬送した後、石英基板上に微結晶半導体膜を成膜した。

石英基板上に形成した微結晶半導体膜は、試料Ｆと同様であり、厚さ５ｎｍの微結晶シリコンで形成される種結晶を形成した後、厚さ１４５ｎｍの微結晶シリコン膜を形成した。また、成膜条件は試料Ｆと同様の条件を用いた。

試料Ｈの微結晶半導体膜は、プラズマＣＶＤ装置の処理室内に窒化シリコン膜を成膜した。次に、処理室内に石英基板を搬送した後、石英基板上に微結晶半導体膜を成膜した。

窒化シリコン膜の堆積は、実施例１に示すゲート絶縁膜１０５に用いた窒化シリコン膜と同様の条件を用いて行った。

石英基板上に形成した微結晶半導体膜は、試料Ｆと同様であり、５ｎｍの微結晶シリコンで形成される種結晶を形成した後、１４５ｎｍの微結晶シリコン膜を形成した。また、成膜条件は試料Ｆと同様の条件を用いた。

次に、試料Ｆ乃至試料Ｈをそれぞれ２０ｍｍ×３ｍｍの大きさに分断し、試料を３本重ねた状態でＥＳＲ法分析を行った。ＥＳＲ法分析にはブルカー・バイオスピン株式会社製Ｅ５００ ＣＷ−ＥＰＲスペクトロメーターを用いた。

試料Ｆ乃至試料Ｈの測定結果を図１７に示す。曲線５０１は試料Ｆの、曲線５０２は試料Ｇの、曲線５０３は試料Ｈの１次微分曲線を示す。なお、１次微分曲線の２つのピーク点の中点に対する横軸が、吸収の中心（共鳴磁場）である。なお、ＥＳＲ分析のマイクロ波電力を０．５ｍＷ、Ｍｏｄｕｌａｔｉｏｎ Ａｍｐｌｉｔｕｄｅを５Ｇ、Ｃｏｎｖｅｒｓｉｏｎ Ｔｉｍｅを８００ｍｓｅｃ、スキャン回数を２回、測定温度を１０Ｋ、とし、試料に磁界をかけつつ、試料に周波数９．４５６ＧＨｚのμ波を照射して測定を行った。また、ｇ値は、試料に照射するμ波のエネルギーと、試料に供給する磁場の大きさに依存する。

図１７（Ａ）に示すように、曲線５０１乃至曲線５０３において、ｇ値が１．９９６５の信号が得られた。また、ｇ値が２．００５５のＰｂセンタの信号が得られた。Ｐｂセンタの信号は、シリコンの欠陥を示す信号である。曲線５０２、曲線５０１、及び曲線５０３の順にｇ値が１．９９６５の信号の強度が増加した。即ち、処理室内に窒化シリコン膜が形成された状態で成膜された微結晶シリコン膜（試料Ｈ）と比較して、窒化シリコン膜の表面に保護膜として微結晶シリコン膜が形成された状態で成膜された微結晶シリコン膜（試料Ｆ）の方が、ｇ値が１．９９６５の信号の強度が低い。さらには、処理室内に窒化シリコン膜が成膜されず、保護膜としてアモルファスシリコン膜及び微結晶シリコン膜が形成された状態で成膜された微結晶シリコン膜（試料Ｇ）は、試料Ｆよりｇ値が１．９９６５の信号強度が低い。

ここで、試料Ｆ乃至試料Ｈのｇ値が１．９９６５のスピン量を図１７（Ａ）に示す各曲線の積分値から求めた結果を、図１７（Ｂ）に示す。試料Ｆ及び試料Ｇのスピン量は少ないが、試料Ｈのスピン量は多いことがわかる。

信号強度及びスピン量は、微結晶シリコン膜中の不対電子の量に相当する。このため、窒化シリコン膜が露出されていない処理室内で微結晶シリコン膜を成膜することで、更には処理室内に窒化シリコン膜が成膜されない状態で微結晶シリコン膜を成膜することで、微結晶シリコン膜中の不対電子、代表的にはラジカルや欠陥を低減することができることが分かる。

次に、ゲートＢＴ試験の前後における不対電子の量について、図１８を用いて説明する。

はじめに、試料の作製条件について、説明する。

試料Ｉとして、石英基板上に、第１の電極として厚さ５０ｎｍの、２〜２０％の酸化シリコンを混合したインジウム錫酸化物を成膜し、第１の電極上に厚さ３００ｎｍの窒化シリコン膜を成膜した。次に、窒化シリコン膜を一酸化二窒素雰囲気で発生させたプラズマに曝した。次に、厚さ３０ｎｍの微結晶半導体膜を成膜した。次に、微結晶半導体膜上に、第２の電極として、２〜２０％の酸化シリコンを混合したインジウム錫酸化物を成膜した。この後、窒化シリコン膜、微結晶半導体膜、及び第２の電極の端部をエッチングして、第１の電極を露出させた。

窒化シリコン膜の堆積は、シランの流量を４０ｓｃｃｍ、水素の流量を５５０ｓｃｃｍ、アンモニアの流量を１４００ｓｃｃｍ、窒素の流量を５００ｓｃｃｍとして原料ガスを導入し、処理室内の圧力を１００Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を２００Ｗとしてプラズマ放電を行った。なお、窒化シリコン膜の堆積は、平行平板型のプラズマＣＶＤ装置を用いて行い、上部電極の温度を２９０℃、下部電極の温度を２５０℃とし、上部電極と下部電極との間隔を３８ｍｍとした。

窒化シリコン膜を一酸化二窒素雰囲気で発生させたプラズマに曝した条件は、一酸化二窒素の流量を４００ｓｃｃｍとして処理室内に導入し、処理室内の圧力を６０Ｐａとし、ＲＦ電源周波数を１３．５６ＭＨｚとし、ＲＦ電源の電力を３００Ｗとして３分間のプラズマ放電を行った。なお、上記プラズマ処理は、平行平板型のプラズマ処理装置を用いて行い、上部電極温度を２９０℃、下部電極温度を２５０℃とし、上部電極と下部電極との間隔を３０ｍｍとした。

窒化シリコン膜上に形成した微結晶半導体膜は、厚さ５ｎｍの微結晶シリコンで形成される種結晶を形成した後、厚さ２５ｎｍの微結晶シリコン膜を形成した。

種結晶の堆積は、シランの流量を４ｓｃｃｍ、水素の流量を７５０ｓｃｃｍ、アルゴンの流量を７５０ｓｃｃｍとして原料ガスを導入し、処理室内の圧力を５３２Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を１５０Ｗとしてプラズマ放電を行った。なお、種結晶の堆積は、平行平板型のプラズマＣＶＤ装置を用いて行い、上部電極の温度を２９０℃、下部電極の温度を２５０℃とし、上部電極と下部電極との間隔を１５ｍｍとした。

微結晶シリコン膜の堆積は、シランの流量を１．８ｓｃｃｍ、水素の流量を７５０ｓｃｃｍ、アルゴンの流量を７５０ｓｃｃｍとして原料ガスを導入し、処理室内の圧力を５０００Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を１２５Ｗとしてプラズマ放電を行った。なお、微結晶シリコン膜の堆積は、平行平板型のプラズマＣＶＤ装置を用いて行い、上部電極の温度を２９０℃、下部電極の温度を２５０℃とし、上部電極と下部電極との間隔を１５ｍｍとした。

試料Ｉに−ゲートＢＴ試験を行った試料を、試料Ｊとする。−ゲートＢＴ試験としては、８５℃に加熱した状態で、第１の電極及び第２の電極に−１８．４Ｖの電圧を４８時間印加した。

試料Ｊに、８５℃で４８時間加熱し、微結晶シリコン膜中の欠陥を低減した試料を、試料Ｋとする。

次に、試料Ｉ乃至試料Ｋをそれぞれ２０ｍｍ×３．３ｍｍの大きさに分断し、試料を２本重ねた状態でＥＳＲ法分析を行った。測定装置、測定条件は、試料Ｆ乃至試料Ｈと同様である。

試料Ｉ乃至試料Ｋの測定結果を図１８に示す。曲線５０４は試料Ｉの、曲線５０５は試料Ｊの、曲線５０６は試料Ｋの１次微分曲線を示す。なお、曲線５０４乃至曲線５０６は、窒化シリコン膜の不対電子を測定した１次微分曲線をバックグラウンドとして差分している。なお、第１の電極、窒化シリコン膜、及び第２の電極の試料を−ゲートＢＴ試験をしたが、ＥＳＲ信号の変動は見られなかった。

図１８（Ａ）に示すように、曲線５０４乃至曲線５０６において、ｇ値が１．９９６５の信号が得られた。また、曲線５０４より曲線５０５の方が、ｇ値が１．９９６５の信号強度が高いため、−ゲートＢＴ試験により不対電子が増加したことが分かる。また、曲線５０５と比較して、曲線５０６のｇ値が１．９９６５の信号強度が低いため、８５℃での４８時間の加熱により不対電子が減少したことが分かる。

ここで、試料Ｉ乃至試料Ｋにおいて、ｇ値が１．９９６５のスピン量を図１８（Ａ）に示す各曲線の積分値から求めた結果を、図１８（Ｂ）に示す。試料Ｉと比較して、試料Ｊはスピン量が増加し、試料Ｊと比較して、試料Ｋのスピン量が減少していることがわかる。

また、ｇ値は、不対電子の電子軌道の状態を反映する。図１７及び図１８の曲線５０１乃至曲線５０６それぞれが、ｇ値が１．９９６５の信号を有することから、試料Ｆ乃至試料Ｈに含まれる不対電子と、−ゲートＢＴ試験により発生する不対電子が同一であると推測される。

次に、微結晶シリコン膜のＥＳＲ測定で観測されたＥＳＲスペクトルにおいて、ｇ値が１．９９６５付近に帰属される結合欠陥を量子化学計算により検証した。

ｇ値が１．９９６５付近のＥＳＲシグナルは、窒素が微結晶シリコンに混入し得る成膜条件において観測される。本実施例では、結合欠陥に窒素が関与していることに着目し、シリコン原子と窒素原子から構成され、結合欠陥を含むクラスターモデルを作製した。なお、結合欠陥は１箇所のみを残し、それ以外は水素原子により終端した。計算では、構造最適化を実施後、続いて、ＧＩＡＯ（Ｇａｕｇｅ−Ｉｎｄｅｐｅｎｄｅｎｔ Ａｔｏｍｉｃ Ｏｒｂｉｔａｌ）法を用いてｇ値を算出した。

構造最適化計算には、Ｇａｕｓｓ基底を用いた密度汎関数法（ＤＦＴ）を用いた。ＤＦＴでは、交換相関相互作用を電子密度で表現された一電子ポテンシャルの汎関数（関数の関数の意）で近似しているため、計算を高速に行うことができる。ここでは、混合汎関数であるＢ３ＬＹＰを用いて、交換と相関エネルギーに係る各パラメータの重みを規定した。また、基底関数として、６−３１１Ｇ（それぞれの原子価軌道に三つの短縮関数を用いたｔｒｉｐｌｅ ｓｐｌｉｔ ｖａｌｅｎｃｅ基底系の基底関数）を全ての原子に適用した。上述の基底関数により、例えば、水素原子であれば、１ｓ〜３ｓの軌道が考慮され、また、窒素原子であれば、１ｓ〜４ｓ、２ｐ〜４ｐの軌道が考慮される。さらに、計算精度向上のため、分極基底系として、水素原子にはｐ関数を、水素原子以外にはｄ関数を加えた。

ｇ値の計算には、分子の磁気遮蔽定数を算出する手法として、ＧＩＡＯ（Ｇａｕｇｅ−Ｉｎｄｅｐｅｎｄｅｎｔ Ａｔｏｍｉｃ Ｏｒｂｉｔａｌ）法を用いた。ＧＩＡＯ法における電子状態計算にはハートリー・フォック（ＨＦ）法を用い、基底関数には構造最適化計算と同一条件を適用した。

なお、量子化学計算プログラムとしては、Ｇａｕｓｓｉａｎ ０９を使用した。計算は、ハイパフォーマンスコンピュータ（ＳＧＩ社製、Ａｌｔｉｘ４７００）を用いて行った。

計算に用いたクラスターモデル中で、ｇ値が１．９９６５への関与の可能性が高いと考えられる結合欠陥の模式図を図１９に示す。図１９（Ａ）及び図１９（Ｂ）は構造Ａの結合欠陥の模式図を示し、図１９（Ｃ）及び図１９（Ｄ）は構造Ｂの結合欠陥の模式図を示し、図１９（Ｅ）及び図１９（Ｆ）は構造Ｃの結合欠陥の模式図を示す。構造Ａは、二重結合の窒素の一方に欠陥を有する。また、二重結合の窒素の他方にシリル基が結合する。構造Ｂは、二重結合の窒素の一方に結合するシリコンに欠陥を有する。また、欠陥を有するシリコンに２つのシリル基が結合する。また、二重結合の窒素の他方にシリル基が結合する。構造Ｃは、窒素と二重結合するシリコンに欠陥を有する。また、当該シリコンにシリル基が結合する。また、二重結合する窒素にシリル基が結合する。

また、その構造で算出されたｇ値の平均値を表１に示す。

なお、構造Ａにおいては、二重結合の窒素の一方に欠陥を有し、且つ二重結合の窒素の他方にシリコンが結合することで、ｇ値が表１の値となる。また、構造Ｂにおいては、二重結合の窒素の一方に結合するシリコンに欠陥を有することで、ｇ値が表１の値となる。また、構造Ｃにおいては、窒素と二重結合するシリコンに欠陥を有することで、ｇ値が表１の値となる。

計算結果から、窒素原子同士の結合やシリコン原子と窒素原子の結合が二重結合から成る構造の結合欠陥は、ｇ値が１．９９６５に近い傾向にあることがわかった。

従って、処理室に窒素原子を含む雰囲気中で微結晶シリコン膜を成膜する場合、条件によっては原子間に二重結合が形成され、その構造が結合欠陥を有すると、ｇ値が１．９９６５のＥＳＲシグナルが観測される可能性があることが示唆される。

ゲートＢＴ試験によって、二重結合である窒素、または二重結合の窒素に結合するシリコンから、水素が脱離しやすく、当該脱離によって、不対電子が形成される。当該不対電子が、薄膜トランジスタの信頼性の低減の原因と考えられる。このため、微結晶シリコン膜中の窒素濃度を低減することで、薄膜トランジスタの信頼性を高めることができる。

Claims (4)

1. ゲート電極と、
   前記ゲート電極上のゲート絶縁膜と、
   前記ゲート絶縁膜上の半導体膜と、
   前記半導体膜上の一対の不純物半導体膜と、
   前記一対の不純物半導体膜上の配線と、
   前記ゲート絶縁膜、前記半導体膜、前記一対の不純物半導体膜、及び前記配線上の絶縁膜と、
   を有し、
   前記半導体膜は、
   前記ゲート絶縁膜上の第１の領域と、
   前記第１の領域上の一対の第２の領域と、
   前記一対の第２の領域上の一対の第３の領域と、を有し、
   前記第１の領域は、微結晶半導体を有し、
   前記第２の領域は、微結晶半導体を有し、
   前記第３の領域は、非晶質半導体を有し、
   前記第１の領域は、前記絶縁膜と接する領域を有し、
   前記第２の領域において、二次イオン質量分析法の窒素濃度プロファイルは、ピークを有し、
   前記第１の領域の前記絶縁膜と接する領域において、二次イオン質量分析法の窒素濃度プロファイルは、ピークを有さないことを特徴とする半導体装置。
2. 請求項１において、
   前記第２の領域と前記第３の領域との界面付近における窒素濃度は、前記第１の領域と前記絶縁膜との界面付近における窒素濃度より高いことを特徴とする半導体装置。
3. 請求項１又は２において、
   前記第２の領域と前記第３の領域との界面は、凹凸状であり、
   前記第１の領域と前記絶縁膜との界面は、平坦であることを特徴とする半導体装置。
4. 請求項１乃至３のいずれか一項において、
   前記第２の領域は、凸状の結晶を有することを特徴とする半導体装置。

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