KR20120028247A - 박막 트랜지스터 - Google Patents

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데쓰히로 다나카
도시유키 이사
히데카주 미야이리
고지 다이리키
요이치 구로사와
구니히코 스즈키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 전기 특성의 변동이 적고 신뢰성이 높은 트랜지스터를 제공한다. 또한, 전기 특성의 변동이 적고 신뢰성이 높은 트랜지스터를 생산성 높게 제작한다. 또한, 시간에 따른 변화가 적은 표시 장치를 제공한다.
역 스태거형의 박막 트랜지스터에 있어서, 게이트 절연막과 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체막의 사이에, 미결정 반도체 영역 및 한 쌍의 비정질 반도체 영역을 갖는 반도체 적층체를 갖고, 미결정 반도체 영역은 게이트 절연막 측의 질소 농도가 적고, 비정질 반도체에 접하는 영역의 질소 농도가 높고 또 비정질 반도체와의 계면이 요철 형상이다.

Description

박막 트랜지스터{THIN FILM TRANSISTOR}
본 발명은 박막 트랜지스터 및 그 제작 방법, 및 표시 장치에 관한 것이다.
전계 효과 트랜지스터의 한 종류로서, 절연 표면을 갖는 기판 위에 형성된 반도체막을 사용하여 채널 영역이 형성되는 박막 트랜지스터가 알려져 있다. 박막 트랜지스터의 채널 영역에 사용되는 반도체막에 비정질 실리콘, 미결정 실리콘, 또는 다결정 실리콘을 사용하는 기술이 개시되어 있다. 또한, 게이트 전극 위에 형성된 게이트 절연층과 소스 영역 및 드레인 영역 사이에 미결정 반도체층과, 상기 미결정 반도체층 위에 한 쌍의 비정질 반도체로 형성되는 버퍼층을 갖는 박막 트랜지스터가 개시되어 있다(특허 문헌 1 참조). 박막 트랜지스터의 대표적인 응용예는, 액정 텔레비전 장치이며, 표시 패널을 구성하는 각 화소의 스위칭 트랜지스터로서 실용화되어 있다.
일본국 2010-123925호 공보
비정질 실리콘막 또는 미결정 실리콘막을 사용하여 채널 영역이 형성되는 박막 트랜지스터는, 다결정 실리콘막을 사용하여 채널 영역이 형성되는 박막 트랜지스터와 비교하여 공정수가 적고 또 대면적 기판 위에서의 제작이 가능하기 때문에, 제조 비용을 삭감할 수 있다. 그러나, 비정질 실리콘막 또는 미결정 실리콘막을 사용하여 채널 영역이 형성되는 박막 트랜지스터는, 온도나 사용 시간의 경과에 따라 전기 특성이 변화되어 신뢰성이 저하한다는 문제가 있다.
그래서, 본 발명의 일 형태는 전기 특성의 변동이 적고, 신뢰성이 높은 트랜지스터를 제공하는 것을 과제로 한다. 또한, 본 발명의 일 형태는 전기 특성의 변동이 적고, 신뢰성이 높은 트랜지스터를 생산성 높게 제작하는 방법을 제공하는 것을 과제로 한다. 또한, 본 발명의 일 형태는, 화상의 시간에 따른 변화가 적은 표시 장치를 제공하는 것을 과제로 한다.
본 발명의 일 형태는, 역 스태거형의 박막 트랜지스터에 있어서, 게이트 절연막과 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체막의 사이에 미결정 반도체 영역 및 한 쌍의 비정질 반도체 영역을 갖는 반도체 적층체를 갖고, 미결정 반도체 영역은 게이트 절연막 측의 질소 농도가 적고, 비정질 반도체 영역에 접하는 영역의 질소 농도가 높고 또 비정질 반도체 영역과의 계면이 요철 형상인 것을 요지로 한다.
또한, 본 발명의 일 형태는 역 스태거형의 박막 트랜지스터에 있어서 게이트 전극과, 게이트 절연막과, 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체막과, 게이트 절연막 및 불순물 반도체막의 사이에 형성되는 반도체 적층체와, 불순물 반도체막에 접하는 배선과, 반도체 적층체 및 배선을 덮는 절연막과, 절연막 위에 형성되는 백 게이트 전극을 갖고, 반도체 적층체는 미결정 반도체 영역 및 한 쌍의 비정질 반도체 영역을 갖고, 미결정 반도체 영역은 게이트 절연막 측 및 절연막 측에 있어서의 질소 농도가 적고, 비정질 반도체 영역에 접하는 영역의 질소 농도가 높고 또 비정질 반도체 영역과의 계면이 요철 형상인 것을 요지로 한다.
또한, 본 발명의 일 형태는, 역 스태거형 박막 트랜지스터에 있어서 게이트 절연막과 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체막의 사이에 미결정 반도체 영역 및 한 쌍의 비정질 반도체 영역을 갖는 반도체 적층체를 갖고, 비정질 반도체 영역과 접하는 미결정 반도체 영역에 있어서, 2차 이온 질량 분석법의 질소 농도 프로파일은, 게이트 절연막 측에서 낮고, 비정질 반도체 영역 측에서 피크 농도를 갖고, 비정질 반도체 영역과 접하지 않는 미결정 반도체 영역에 있어서 2차 이온 질량 분석법의 질소 농도 프로파일은 피크 농도를 갖지 않는 것을 요지로 한다.
또한, 본 발명의 일 형태는, 역 스태거형의 박막 트랜지스터에 있어서, 게이트 절연막과 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체막의 사이에 미결정 반도체 영역 및 한 쌍의 비정질 반도체 영역을 갖는 반도체 적층체를 갖고, 비정질 반도체 영역과 접하는 미결정 반도체 영역에 있어서, 2차 이온 질량 분석법의 질소 농도 프로파일은, 게이트 절연막 측에서 낮고, 비정질 반도체 영역 측을 향하여 상승하고, 미결정 반도체 영역 및 비정질 반도체 영역에서 최대값을 갖고, 비정질 반도체 영역과 접하지 않는 미결정 반도체 영역에 있어서 2차 이온 질량 분석법의 질소 농도 프로파일은 피크 농도를 갖지 않는 것을 요지로 한다.
미결정 반도체 영역에 있어서, 질소 농도가 게이트 절연막 측에서 낮기 때문에 상기 영역에 있어서의 결함을 저감할 수 있다. 이로써, 박막 트랜지스터의 신뢰성을 향상시킬 수 있다. 또한, 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체막과 중첩하는 미결정 반도체 영역에 있어서, 질소를 포함하는 요철 형상의 영역을 갖는다. 이로써, 온 상태로 소스 전극 및 드레인 전극 사이에 전압이 인가되었을 때의 종 방향(막 두께 방향)에 있어서의 저항을 낮출 수 있다. 따라서, 박막 트랜지스터의 온 전류 및 전계 효과 이동도를 높이는 것과 함께 전기 특성의 변동을 저감시킬 수 있다.
본 발명의 일 형태를 적용함으로써, 박막 트랜지스터의 신뢰성을 높일 수 있다. 또한, 전기 특성의 변동이 적고 신뢰성이 높은 박막 트랜지스터를 생산성 높게 제작할 수 있다. 또한, 표시 장치의 화상의 시간에 따른 변화를 저감시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시형태에 따른 박막 트랜지스터의 구조를 설명하는 단면도.
도 2a 내지 도 2e는 본 발명의 일 실시형태에 따른 박막 트랜지스터의 구조를 설명하는 도면.
도 3a 내지 도 3c는 본 발명의 일 실시형태에 따른 박막 트랜지스터의 제작 방법을 설명하는 단면도.
도 4a 및 도 4b는 CVD 장치의 개략도 및 본 발명의 일 실시형태에 따른 박막 트랜지스터의 제작 방법을 설명하는 흐름도.
도 5a 내지 도 5c는 본 발명의 일 실시형태에 따른 박막 트랜지스터의 제작 방법을 설명하는 단면도.
도 6a 내지 도 6d는 본 발명의 일 실시형태에 따른 박막 트랜지스터를 설명하는 상면도.
도 7a 및 도 7b는 CVD 장치의 개략도 및 본 발명의 일 실시형태에 따른 박막 트랜지스터의 제작 방법을 설명하는 흐름도.
도 8은 본 발명의 일 실시형태에 따른 박막 트랜지스터의 제작 방법을 설명하는 흐름도.
도 9a 및 도 9b는 본 발명의 일 실시형태에 따른 박막 트랜지스터의 제작 방법을 설명하는 단면도.
도 10a 내지 도 10c는 본 발명의 일 실시형태에 따른 박막 트랜지스터의 제작 방법을 설명하는 단면도.
도 11a 및 도 11b는 트랜지스터의 임계값 전압 및 시프트 값의 정의를 도시하는 도면.
도 12a 내지 도 12c는 +게이트 BT 시험 전후의 시료 A 내지 시료 C의 Vg-Id 특성을 도시하는 도면.
도 13a 내지 도 13c는 -게이트 BT 시험 전후의 시료 A 내지 시료 C의 Vg-Id 특성을 도시하는 도면.
도 14는 시료 A 내지 시료 C의 임계값 전압의 변화량 및 시프트 값의 변화량을 도시하는 도면.
도 15는 시료 D의 SIMS 측정 결과를 도시하는 도면.
도 16은 시료 E의 SIMS 측정 결과를 도시하는 도면.
도 17a 및 도 17b는 ESR 측정 결과를 도시하는 도면.
도 18a 및 도 18b는 ESR 측정 결과를 도시하는 도면.
도 19a 내지 도 19f는 결합 결함의 모식도.
본 발명의 실시형태에 대하여 도면을 참조하여 이하에 설명한다. 다만, 본 발명은 이하의 설명에 한정되는 것이 아니다. 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있기 때문이다. 따라서, 본 발명은 이하에 나타내는 실시형태 및 실시예의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 도면을 사용하여 본 발명의 구성을 설명할 때, 같은 것을 가리키는 부호는 다른 도면간에서도 공통적으로 사용한다.
(실시형태 1)
본 실시형태에서는, 신뢰성이 높은 박막 트랜지스터 및 그 제작 방법에 대하여 설명한다.
도 1a 및 도 1b는 본 실시형태에 나타내는 박막 트랜지스터의 단면도를 도시한다.
도 1a에 도시하는 박막 트랜지스터는, 기판(101) 위에 게이트 전극(103; 제 1 게이트 전극이라고도 한다)과, 반도체 적층체(133)와, 게이트 전극(103) 및 반도체 적층체(133) 사이에 형성되는 게이트 절연막(105; 제 1 게이트 절연막이라고도 한다)과, 반도체 적층체(133)에 접하는 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체막(131a), 불순물 반도체막(131b)과, 불순물 반도체막(131a), 불순물 반도체막(131b)에 접하는 배선(129a), 배선(129b)을 갖는다. 게이트 절연막(105), 반도체 적층체(133), 불순물 반도체막(131a), 불순물 반도체막(131b), 배선(129a), 배선(129b)을 덮는 절연막(137; 제 2 게이트 절연막이라고도 한다)이 형성된다. 또한, 절연막(137) 위에 백 게이트 전극(139; 제 2 게이트 전극이라고도 한다)을 가져도 좋다.
반도체 적층체(133)는 미결정 반도체 영역(133a) 및 한 쌍의 비정질 반도체 영역(133b)을 갖는다. 미결정 반도체 영역(133a)은 제 1 면에 있어서 게이트 절연막(105)에 접하고, 제 1 면과 대향하는 제 2 면에서 한 쌍의 비정질 반도체 영역(133b) 및 절연막(137)에 접한다. 비정질 반도체 영역(133b)은 제 1 면에서 미결정 반도체 영역(133a)에 접하고, 제 1 면과 대향하는 제 2 면에서 불순물 반도체막(131a), 불순물 반도체막(131b)에 접한다. 미결정 반도체 영역(133a)에 있어서, 한 쌍의 비정질 반도체 영역(133b)으로 덮이지 않는 영역은 오목부를 갖는다. 상기 미결정 반도체 영역(133a)이 채널 영역으로서 기능한다.
미결정 반도체란, 비정질과 결정 구조(단결정, 다결정을 포함한다)의 중간적인 구조의 반도체이다. 미결정 반도체는 자유 에너지적으로 안정적인 제 3 상태를 갖는 반도체이고, 단거리 질서를 갖고 격자 왜곡을 갖는 결정질의 반도체이고, 혼상 입경이 2nm 이상 200nm 이하, 바람직하게는 10nm 이상 80nm 이하, 더 바람직하게는 20nm 이상 50nm 이하의 기둥 형상 또는 침(針) 형상의 혼상 입자가 기판 표면에 대하여 법선(法線) 방향으로 성장한다. 따라서, 기둥 형상 또는 침 형상의 혼상 입자 계면에 결정립계가 형성되는 경우도 있다. 또한, 여기서 말하는 혼상 입자의 직경이란 기판 표면에 대하여 평행한 면에서의 혼상 입자의 최대 직경을 가리킨다. 또한, 혼상 입자는 비정질 실리콘 영역과, 단결정으로 간주할 수 있는 미소 결정인 결정자를 갖는다. 또한, 혼상 입자는 쌍정(twin crystal)을 갖는 경우도 있다.
미결정 반도체의 대표적인 예인 미결정 실리콘은, 그 라만 스펙트럼이 단결정 실리콘을 나타내는 520cm-1보다 저파수 측으로 시프트한다. 즉, 단결정 실리콘을 나타내는 520cm- 1와 비정질 실리콘을 나타내는 480cm-1 사이에 미결정 실리콘의 라만 스펙트럼의 피크가 있다. 또한, 미결합수(댕글링 본드)를 종단하기 위하여 수소 또는 할로겐을 적어도 1at.%, 또는 그 이상 함유한다. 또한, 헬륨, 네온, 아르곤, 크립톤, 크세논 등의 희가스 원소를 포함시켜 격자 왜곡을 한층 더 촉진시킴으로써, 안정성이 증가하여 양호한 미결정 반도체를 얻을 수 있다. 이와 같은 미결정 반도체에 관한 기재는, 예를 들어, 미국 특허 4,409,134호에 개시되어 있다.
여기서, 도 1a에 도시하는 게이트 절연막(105)과 불순물 반도체막(131a)의 일점 파선 A-B간의 단면 확대도를 도 2a 및 도 2b에 도시하고, 도 1a에 도시하는 게이트 절연막(105)과 절연막(137)의 일점 파선 C-D간의 단면 확대도를 도 2c에 도시한다.
도 2a에 도시하는 바와 같이, 미결정 반도체 영역(133a)은 미결정 반도체 영역(133d)과 미결정 반도체 영역(133e)으로 구성된다. 미결정 반도체 영역(133d)은 질소 농도가 낮은 영역이다. 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)에 의하여 계측되는 미결정 반도체 영역(133d)에 포함되는 질소 농도를 검출 하한 이상 1×1019atoms/cm3 이하로 함으로써, 미결정 반도체 영역(133d)의 결정성을 높이는 것과 함께, 박막 트랜지스터의 신뢰성을 높일 수 있다.
또한, 미결정 반도체 영역(133d) 및 미결정 반도체 영역(133e)의 사이에 나타내어지는 직선 형상의 파선은, 각각의 계면을 편의적으로 나타내는 것이고, 실제로는 미결정 반도체 영역(133d)과 미결정 반도체 영역(133e)의 계면은 불명확하다.
또한, 미결정 반도체 영역(133a)에 포함되는 미결정 반도체 영역(133e)은 예각(銳角)을 갖는 요철 형상이고, 볼록부는 게이트 절연막(105)으로부터 비정질 반도체 영역(133b)을 향하여 선단이 좁아지는(볼록부의 선단이 예각인) 볼록 형상(뿔 형상)이다. 또한, 미결정 반도체 영역(133e)의 형상은 게이트 절연막(105)으로부터 비정질 반도체 영역(133b)을 향하여 폭이 넓어지는 볼록 형상(역 뿔형상)이라도 좋다.
또한, 미결정 반도체 영역(133e)은, 질소 농도가 높은 영역이다. 또한, 미결정 반도체 영역(133e)에 포함되는 결정립계, 및 미결정 반도체 영역(133e) 및 비정질 반도체 영역(133b)의 계면에 NH기 또는 NH2기를 가져도 좋다. 2차 이온 질량 분석법에 의하여 계측되는 미결정 반도체 영역(133e)에 포함되는 질소의 농도를 1×1020atoms/cm3 이상 1×1021atoms/cm3 이하, 바람직하게는, 2×1020atoms/cm3 이상 1×1021atoms/cm3 이하로 함으로써, 뿔 형상 또는 역 뿔 형상의 미결정 반도체 영역(133e)을 형성할 수 있고, 온 상태에서의 박막 트랜지스터의 소스 전극 및 드레인 전극의 사이에 전압이 인가될 때의 종 방향(막 두께 방향)에 있어서의 저항, 즉 반도체 적층체(133)의 저항을 낮출 수 있다. 결과적으로, 박막 트랜지스터의 온 전류 및 전계 효과 이동도를 높일 수 있다.
또한, 온 전류란 박막 트랜지스터가 온 상태일 때에, 소스 전극과 드레인 전극 사이를 흐르는 전류를 말한다. 예를 들어, n형 박막 트랜지스터인 경우에는 게이트 전압이 박막 트랜지스터의 임계값보다 높을 때, 소스 전극과 드레인 전극 사이를 흐르는 전류를 말한다.
또한, 오프 전류란 박막 트랜지스터가 오프 상태일 때에, 소스 전극과 드레인 전극 사이를 흐르는 전류를 말한다. 예를 들어, n형 트랜지스터인 경우에는 게이트 전압이 트랜지스터의 임계값보다 낮을 때, 소스 전극과 드레인 전극 사이를 흐르는 전류를 말한다.
미결정 반도체 영역(133a)의 두께, 즉 미결정 반도체 영역(133a) 및 게이트 절연막(105)의 계면으로부터 미결정 반도체 영역(133a)의 돌기(볼록부)의 선단(先端)까지의 거리를 5nm 이상 310nm 이하로 함으로써, 박막 트랜지스터의 오프 전류를 저감시킬 수 있다.
또한, 미결정 반도체 영역(133a)에 포함되는 산소의 2차 이온 질량 분석법에 의하여 계측되는 농도를 1×1018atoms/cm3 미만으로 함으로써, 미결정 반도체 영역(133a)의 결정성을 높일 수 있기 때문에 바람직하다.
비정질 반도체 영역(133b)은, 질소를 갖는 비정질 반도체로 형성된다. 질소를 갖는 비정질 반도체에 포함되는 질소는 예를 들어, NH기 또는 NH2기로서 존재하여도 좋다. 비정질 반도체로서는 비정질 실리콘을 사용하여 형성한다.
질소를 함유하는 비정질 반도체는 종래의 비정질 반도체와 비교하여, CPM(Constant Photocurrent Method)이나 포토루미네선스 분광 측정에 의하여 측정되는 Urbach 에지(edge)의 에너지가 작고, 결함 흡수 스펙트럼량이 적은 반도체이다. 즉, 질소를 함유하는 비정질 반도체는 종래의 비정질 반도체와 비교하여 결함이 적고, 가전자 대역의 밴드 에지에서의 준위의 테일(아래쪽 부분)의 기울기가 급준한 질서성이 높은 반도체이다. 질소를 포함하는 비정질 반도체는 가전자 대역의 밴드 에지에 있어서의 준위의 테일(아래쪽 부분)의 기울기가 급준하기 때문에, 밴드 갭이 넓어져, 터널 전류가 흐르기 어렵다. 따라서, 질소를 포함하는 비정질 반도체를 미결정 반도체 영역(133a) 및 불순물 반도체막(131a) 사이에 제공함으로써, 박막 트랜지스터의 오프 전류를 저감할 수 있다. 또한, 질소를 함유하는 비정질 반도체를 형성함으로써, 온 전류와 전계 효과 이동도를 높일 수 있다.
또한, 질소를 포함하는 비정질 반도체는 저온 포토루미네선스 분광에 의한 스펙트럼의 피크 영역이 1.31eV 이상 1.39eV 이하이다. 또한, 미결정 반도체, 대표적으로는 미결정 실리콘을 저온 포토루미네선스 분광에 의하여 측정한 스펙트럼의 피크 영역은 0.98eV 이상 1.02eV 이하이며 질소를 함유한 비정질 반도체는 미결정 반도체와 다르다.
또한, 도 2b에 도시하는 바와 같이, 비정질 반도체 영역(133b)에 입경이 1nm 이상 10nm 이하, 바람직하게는 1nm 이상 5nm 이하의 반도체 혼상 입자(133c)를 포함시킴으로써, 박막 트랜지스터의 온 전류와 전계 효과 이동도를 더 높일 수 있다.
게이트 절연막(105)으로부터 비정질 반도체 영역(133b)을 향하여 선단이 좁아지는 볼록 형상(뿔 형상)의 미결정 반도체는, 미결정 반도체가 퇴적하는 조건으로 미결정 반도체 영역(133d)을 형성한 후, 결정 성장을 저감하는 조건으로 결정 성장시켜 미결정 반도체 영역(133e)을 형성하는 것과 함께, 비정질 반도체 영역(133b)을 퇴적함으로써 이와 같은 구조가 된다.
여기서, 게이트 절연막(105)과 한 쌍의 비정질 반도체 영역(133b)의 사이의 SIMS에 의하여 계측되는 질소 농도 프로파일에 대하여 도 2d를 사용하여 설명한다. 또한, 게이트 절연막(105)으로서 질화 실리콘막을 사용하고, 미결정 반도체 영역(133a)으로서 미결정 실리콘 영역을 사용하고, 비정질 반도체 영역(133b)으로서 질소를 포함하는 비정질 실리콘 영역을 사용한다.
도 2d는 도 1a의 일점 파선 A-B에 있어서 SIMS에 의하여 계측되는 질소 농도 프로파일의 모식도를 도시하고, 세로 축에 질소 농도, 가로 축에 A-B의 거리를 나타낸다. 실선(100a)은 게이트 절연막(105), 미결정 반도체 영역(133a), 및 비정질 반도체 영역(133b)의 질소 농도 프로파일을 나타낸다.
미결정 반도체 영역(133a)에 있어서 게이트 절연막(105) 측, 즉 미결정 반도체 영역(133d)에 있어서는, 질소 농도가 낮기 때문에, 질소 농도 프로파일은 게이트 절연막(105)과 미결정 반도체 영역(133d)의 계면으로부터 미결정 반도체 영역(133d)을 향하여 급준하게 감소하여 피크 농도(극대값)를 갖지 않는다. 한편, 한 쌍의 비정질 반도체 영역(133b) 측에 형성되는 미결정 반도체 영역(133e)은 질소를 포함하기 때문에, 미결정 반도체 영역(133d)으로부터 비정질 반도체 영역(133b)을 향하여 질소 농도가 증가한 후, 약간 감소한다. 즉, 미결정 반도체 영역(133e)에 있어서 피크 농도(극대값)를 갖는다.
또한, 비정질 반도체 영역(133b)에 있어서는, 실선(100a)을 사용하여 나타내는 바와 같이, 미결정 반도체 영역(133e)의 피크 농도보다 낮은 농도로 일정값을 갖는 경우와, 파선(100b)을 사용하여 나타내는 바와 같이, 비정질 반도체 영역(133b)에서 질소 농도가 대략 일정한 농도가 되고, 반도체 적층체(133; 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b))에 있어서 최대값을 나타내는 경우가 있다.
다음에, 채널 영역이 되는 게이트 절연막(105)으로부터 절연막(137)의 사이에 대하여 도 2c를 사용하여 설명한다.
게이트 절연막(105)과 절연막(137) 사이에 형성되는 미결정 반도체 영역(133g)은, 질소 농도가 낮은 영역이다. 또한, 미결정 반도체 영역(133g)은, 미결정 반도체 영역(133d)의 일부다. 따라서, 미결정 반도체 영역(133g)의 질소 농도를 미결정 반도체 영역(133d)과 마찬가지로 검출 하한 이상 1×1019atoms/cm3 이하로 함으로써, 미결정 반도체 영역(133g)의 결정성을 높이는 것과 함께, 박막 트랜지스터의 신뢰성을 높일 수 있다.
여기서, 게이트 절연막(105)과 절연막(137) 사이의 질소 농도 프로파일에 대하여 도 2e를 사용하여 설명한다. 또한, 게이트 절연막(105)으로서 질화실리콘막을 사용하고, 미결정 반도체 영역(133g)으로서 미결정 실리콘 영역을 사용하고, 절연막(137)으로서 질화실리콘막을 사용한다.
도 2e는 도 1a의 일점 파선 C-D에 있어서 SIMS에 의하여 계측되는 질소 농도 프로파일의 모식도를 도시하고, 세로 축에 질소 농도, 가로 축에 C-D의 거리를 나타낸다. 실선(100c)은 게이트 절연막(105), 미결정 반도체 영역(133g), 및 절연막(137)의 질소 농도 프로파일을 나타낸다.
미결정 반도체 영역(133g)에 있어서, 게이트 절연막(105) 측은 질소 농도가 낮기 때문에, 실선(100a)과 마찬가지로 질소 농도 프로파일은 게이트 절연막(105)과 미결정 반도체 영역(133g)의 계면으로부터 미결정 반도체 영역(133g)을 향하여 급준하게 감소한다. 또한, 미결정 반도체 영역(133g)에서는, 도 2d에 도시하는 바와 같은 질소를 포함하는 미결정 반도체 영역(133e)이 없기 때문에, 피크 농도를 갖지 않고, 또한 미결정 반도체 영역(133g)으로부터 미결정 반도체 영역(133g)과 절연막(137)의 계면을 향하여 질소 농도 프로파일의 증가가 적다.
또한, 도 2d 및 도 2e에 있어서, 미결정 반도체 영역(133d), 미결정 반도체 영역(133g)에 나타내는 질소 농도 프로파일은 일정 농도를 나타내지만, 성막 조건에 따라서는, 다소의 증감이 있는 경우가 있다. 그러나, 미결정 반도체 영역(133d), 미결정 반도체 영역(133g)에 있어서 피크 농도는 갖지 않는다.
또한, 녹온 효과(knock-on effect)로 인하여 게이트 절연막(105), 비정질 반도체 영역(133b), 절연막(137)으로부터 미결정 반도체 영역(133d), 미결정 반도체 영역(133g)에 걸쳐 질소 농도 프로파일이 테일을 갖는 경우가 있다.
또한, 여기서는 게이트 절연막(105) 및 절연막(137)으로서 질화실리콘막을 사용하기 때문에, 미결정 반도체 영역(133d), 미결정 반도체 영역(133g)과 비교하여 게이트 절연막(105) 및 절연막(137)에 있어서의 질소 농도가 높은 프로파일을 나타내지만, 게이트 절연막(105) 및 절연막(137)으로서 산화 절연막을 사용하는 경우, 질소 농도가 낮기 때문에, 질소 농도 프로파일은 게이트 절연막(105)으로부터 미결정 반도체 영역(133d), 미결정 반도체 영역(133g)으로 급준하게 저감하지 않는다. 또한, 미결정 반도체 영역(133g)으로부터 절연막(137)으로 급준하게 증가하지 않는다.
채널 영역이 되는 미결정 반도체 영역(133g)에 있어서, 게이트 절연막(105) 측 및 절연막(137) 측의 각각에서 질소 농도가 낮기 때문에, 상기 영역에 있어서의 결함을 저감할 수 있다. 따라서, 박막 트랜지스터의 신뢰성을 향상시킬 수 있다. 또한, 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체막과 중첩하는 미결정 반도체 영역에 있어서, 뿔 형상 또는 역 뿔 형상인 질소를 갖는 미결정 반도체 영역(133e)을 갖는다. 따라서, 온 상태로 소스 전극 및 드레인 전극 사이에 전압이 인가되었을 때의 종 방향(막 두께 방향)에 있어서의 저항, 즉 반도체 적층체(133)의 저항을 낮출 수 있다. 또한, 미결정 반도체 영역(133e)과 불순물 반도체막(131a)의 사이에 결함이 적고, 가전자 대역의 밴드 에지에 있어서의 준위의 테일(아래쪽 부분)의 기울기가 급준한 질서성이 높은, 질소를 포함하는 비정질 반도체 영역을 갖기 때문에, 터널 전류가 흐르기 어렵게 되어 오프 전류를 저감시킬 수 있다. 이상, 본 실시형태에 나타내는 박막 트랜지스터는 온 전류 및 전계 효과 이동도가 높고, 오프 전류가 낮고, 또 전기 특성의 변동이 적다.
다음에, 박막 트랜지스터의 다른 구성의 자세한 내용에 대하여 설명한다.
기판(101)으로서는 유리 기판, 세라믹 기판 외에, 본 제작 공정의 처리 온도에 견딜 수 있을 만큼의 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다. 또한, 기판이 투광성을 가질 필요가 없는 경우에는, 스테인리스 등의 금속 기판 표면에 절연막을 형성한 기판을 사용하여도 좋다. 유리 기판으로서는, 예를 들어, 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리, 또는 알루미노실리케이트 유리 등의 무알칼리 유리 기판을 사용하면 좋다. 또한, 기판(101) 크기에 한정은 없고, 예를 들어 상술한 플랫 패널 디스플레이 분야에서 흔히 사용되는 제 3 세대 내지 제 10 세대 유리 기판을 사용할 수 있다.
게이트 전극(103)은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐, 니켈 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 단층으로 또는 적층하여 형성할 수 있다. 또한, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체, AgPdCu 합금, Al-Nd 합금, Al-Ni 합금 등을 사용하여도 좋다.
예를 들어, 게이트 전극(103)의 2층 적층 구조로서는, 알루미늄막 위에 몰리브덴막을 적층한 2층 적층 구조, 또는 구리막 위에 몰리브덴막을 적층한 2층 구조, 또는 구리막 위에 질화 티타늄막 또는 질화 탄탈막을 적층한 2층 구조, 질화 티타늄막과 몰리브덴막을 적층한 2층 구조, 산소를 포함하는 구리-마그네슘-합금막과 구리막을 적층한 2층 구조, 산소를 포함하는 구리-망간 합금막과 구리막을 적층한 2층 구조, 구리-망간 합금막과 구리막을 적층한 2층 구조 등으로 하는 것이 바람직하다. 3층 적층 구조로서는 텅스텐막 또는 질화 텅스텐막과, 알루미늄과 실리콘의 합금막 또는 알루미늄과 티타늄의 합금막과, 질화 티타늄막 또는 티타늄막을 적층한 3층 구조로 하는 것이 바람직하다. 전기적 저항이 낮은 막 위에 배리어막으로서 기능하는 금속막이 적층됨으로써, 전기적 저항을 낮게 할 수 있고, 또 금속막으로부터 반도체막으로 금속 원소가 확산되는 것을 방지할 수 있다.
게이트 절연막(105)은, 산화실리콘막, 산화질화실리콘막, 질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막을 단층으로 또는 적층하여 형성할 수 있다. 또한, 도 1b에 도시하는 바와 같이, 게이트 절연막(105)에 있어서 반도체 적층체(133)와 접하는 층을 산화실리콘막, 산화알루미늄막 등의 산화 절연막(105a)으로 형성함으로써, 반도체 적층체(133)와의 계면의 질소 농도를 저감시킬 수 있기 때문에, 박막 트랜지스터의 신뢰성을 높일 수 있다.
또한, 실시형태 3에 나타내는 바와 같이, 게이트 절연막(105)의 표면에 산소 플라즈마 처리를 행함으로써, 게이트 절연막(105)의 표면에 산화 절연막을 형성하여도 좋다. 산소 플라즈마 처리를 행하기 위하여 사용하는 산화 가스로서는, 산소, 오존, 일산화이질소, 수증기, 산소 및 수소의 혼합 기체 등이 있다.
또한, 여기서 산화질화실리콘이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 것이며, 바람직하게는, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering Spectrometry)을 사용하여 측정하였을 경우에, 조성 범위로서 산소가 50at.% 내지 70at.%, 질소가 0.5at.% 내지 15at.%, 실리콘이 25at.% 내지 35at.%, 수소가 0.1 at.% 내지 10at.%의 범위에서 포함되는 것을 말한다. 또한, 질화산화실리콘이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 것이며, 바람직하게는, RBS 및 HFS를 사용하여 측정한 경우에, 조성 범위로서 산소가 5at.% 내지 30at.%, 질소가 20at.% 내지 55at.%, 실리콘이 25at.% 내지 35at.%, 수소가 10at.% 내지 30at.%의 범위에서 포함되는 것을 말한다. 다만, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100at.%로 하였을 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상술한 범위 내에 포함된다.
불순물 반도체막(131a), 불순물 반도체막(131b)은, n채널형 박막 트랜지스터인 경우는 인이 첨가된 비정질 실리콘, 인이 첨가된 미결정 실리콘 등으로 형성된다. 또한, 인이 첨가된 비정질 실리콘 및 인이 첨가된 미결정 실리콘의 적층 구조로 할 수도 있다. 또한, p채널형 박막 트랜지스터인 경우는, 불순물 반도체막(131a), 불순물 반도체막(131b)은, 붕소가 첨가된 미결정 실리콘, 붕소가 첨가된 비정질 실리콘 등으로 형성한다. 또한, 반도체 적층체(133)와, 배선(129a), 배선(129b)이 오믹 콘택트를 얻는 경우는, 불순물 반도체막(131a), 불순물 반도체막(131b)을 형성하지 않아도 좋다.
배선(129a), 배선(129b)은, 알루미늄, 구리, 티타늄, 네오디뮴, 스칸듐, 몰리브덴, 크롬, 탄탈 또는 텅스텐 등에 의하여 단층으로, 또는 적층하여 형성할 수 있다. 또는, 힐록(hillock) 방지 원소가 첨가된 알루미늄 합금(게이트 전극(103)에 사용할 수 있는 Al-Nd 합금 등)으로 형성하여도 좋다. 도너가 되는 불순물 원소를 첨가한 결정성 실리콘을 사용하여도 좋다. 도너가 되는 불순물 원소를 첨가한 결정성 실리콘과 접하는 측의 막을 티타늄, 탄탈, 몰리브덴, 텅스텐 또는 이들 원소의 질화물로 형성하고, 그 위에 알루미늄 또는 알루미늄 합금을 형성한 적층 구조로 하여도 좋다. 또한, 알루미늄 또는 알루미늄 합금의 상면 및 하면을, 티타늄, 탄탈, 몰리브덴, 텅스텐, 또는 이들 원소의 질화물로 끼운 적층 구조로 하여도 좋다.
절연막(137)은, 게이트 절연막(105)과 동일한 재료를 적절히 사용하여 형성할 수 있다. 또한, 도 1b에 도시하는 바와 같이, 절연막(137)을 적층 구조로 하는 경우는, 반도체 적층체(133)에 접하는 층을 산화실리콘막, 산화알루미늄막 등의 산화 절연막(137a)으로 형성하는 것이 바람직하다. 이것은, 절연막(137) 위에 백 게이트 전극을 형성하는 경우, 반도체 적층체(133)에 있어서 절연막(137)에 접하는 영역은 채널 영역으로서 기능한다. 채널 영역에 있어서의 질소 농도를 저감시킴으로써, 박막 트랜지스터의 신뢰성을 높일 수 있기 때문이다.
백 게이트 전극(139)은 배선(129a), 배선(129b)의 재료를 적절히 사용할 수 있다. 또한, 백 게이트 전극(139)은 산화 텅스텐을 함유하는 인듐산화물, 산화 텅스텐을 함유하는 인듐아연산화물, 산화티타늄을 함유하는 인듐산화물, 산화티타늄을 함유하는 인듐주석산화물, 인듐주석산화물, 인듐아연산화물, 또는 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 재료나 그라핀(graphene)을 사용하여 형성할 수 있다.
본 실시형태에 나타내는 박막 트랜지스터는, 채널 영역이 되는 미결정 반도체 영역에 있어서, 질소 농도가 낮다. 따라서, 채널 영역에 있어서의 결함을 저감시킬 수 있기 때문에, 박막 트랜지스터의 신뢰성을 높일 수 있다.
다음에, 박막 트랜지스터의 제작 방법의 대하여 도 3a 내지 도 6d를 참조하여 설명한다. 도 3a 내지 도 3c, 및 도 5a 내지 도 5c는 제작 공정 중의 박막 트랜지스터의 단면도를 도시한다. 또한, 박막 트랜지스터는 p형보다 n형이 캐리어 이동도가 높다. 또한, 동일한 기판 위에 형성하는 박막 트랜지스터를 모두 같은 극성으로 통일하면, 공정수를 억제할 수 있기 때문에 바람직하다. 따라서, 본 실시형태에서는, n형 박막 트랜지스터의 제작 방법에 대하여 설명한다.
도 3a에 도시하는 바와 같이, 기판(101) 위에 게이트 전극(103)을 형성한다. 다음에, 게이트 전극(103: 제 1 게이트 전극이라고도 한다)을 덮는 게이트 절연막(105)을 형성하고, 게이트 절연막(105) 위에 미결정 반도체막(109)을 형성한다.
게이트 전극(103)은 기판(101) 위에 스퍼터링법 또는 진공 증착법을 사용하여 상술한 재료로 도전막을 형성하고, 상기 도전막 위에 포토리소그래피법 또는 잉크젯법 등으로 마스크를 형성하고, 상기 마스크를 사용하여 도전막을 에칭함으로써 형성할 수 있다. 또한, 은, 금 또는 구리 등의 도전성 나노 페이스트를 잉크젯법에 의하여 기판 위에 토출하고, 소성함으로써 형성할 수도 있다. 또한, 게이트 전극(103)과 기판(101)의 밀착성을 향상시키기 위하여, 상기 금속 재료의 질화 절연막을 기판(101)과 게이트 전극(103) 사이에 형성하여도 좋다. 여기서는, 기판(101) 위에 도전막을 형성하고, 포토리소그래피 공정으로 형성한 레지스트로 형성되는 마스크를 사용하여 상기 도전막을 에칭한다.
또한, 게이트 전극(103)의 측면은 테이퍼 형상으로 하는 것이 바람직하다. 이 이유는 이후의 공정에서 게이트 전극(103) 위에 형성되는 절연막, 반도체막 및 배선이 게이트 전극(103)의 단차 부분에서 절단되지 않도록 하기 위해서다. 게이트 전극(103)의 측면을 테이퍼 형상으로 하기 위해서는, 레지스터로 형성되는 마스크를 후퇴시키면서 에칭하면 좋다.
또한, 게이트 전극(103)을 형성하는 공정으로 게이트 배선(주사선) 및 용량 배선도 동시에 형성할 수 있다. 또한, 주사선이란 화소를 선택하는 배선을 말하고, 용량 배선이란 화소의 유지 용량의 한쪽의 전극에 접속된 배선을 말한다. 다만, 이것에 한정되지 않고, 게이트 배선 및 용량 배선 중 한쪽 또는 양쪽과 게이트 전극(103)을 따로 형성하여도 좋다.
여기서, 게이트 절연막(105)으로부터 미결정 반도체막(109)을 형성하는 순서에 대하여 도 4a 및 도 4b를 사용하여 설명한다. 도 4a는 CVD 장치의 개략도이고, 도 4b는 게이트 절연막으로부터 미결정 반도체막의 형성 순서를 도시하는 흐름도이다.
도 4a에 도시하는 바와 같이, CVD 장치에는 로드 록 실(251)과, 반송실(253)과, 처리실(255)을 갖는다. 로드 록 실(251)과 반송실(253)의 사이, 반송실(253)과 처리실(255)의 사이에는 게이트 밸브(257a), 게이트 밸브(257b)가 설치되고, 각각 소정의 압력으로 설정할 수 있다.
CVD 장치의 로드 록 실(251)의 카세트에 게이트 전극(103)이 형성된 기판(101)을 설치한다. 다음에, 게이트 밸브(257a)를 개방하여 카세트로부터 반송실(253)에 기판을 이동시킨 후, 게이트 밸브(257a)를 닫는다.
다음에, 게이트 밸브(257b)를 개방한 후, 처리실(255)에 기판을 반송한다(도 4b에 도시되는 S201). 이 후, 게이트 밸브(257b)를 닫는다. 다음에, 기판(101) 및 게이트 전극(103) 위에 게이트 절연막(105)을 형성한다(도 4b에 도시되는 S202).
게이트 절연막(105)은 CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다. 게이트 절연막(105)을 형성할 때의 글로우 방전 플라즈마는 3MHz 내지 30MHz, 대표적으로는 13.56MHz, 27.12MHz의 HF 대역의 고주파 전력, 또는 30MHz보다 크고 300MHz 정도까지의 VHF 대역의 고주파 전력, 대표적으로는, 60MHz를 인가함으로써 생성된다. 또한, 1GHz 이상의 마이크로파의 고주파 전력을 인가함으로써 생성된다. 또한, 고주파 전력이 펄스 형상으로 인가되는 펄스 발진이나 연속적으로 인가되는 연속 발진으로 할 수 있다. 또한, HF 대역의 고주파 전력과 VHF 대역의 고주파 전력을 중첩시킴으로써, 대면적 기판에서도 플라즈마의 얼룩을 저감하고 균일성을 높일 수 있는 것과 함께 퇴적 속도를 높일 수 있다. 또한, 고주파수가 1GHz 이상인 마이크로파 플라즈마 CVD 장치를 사용하여 게이트 절연막(105)을 형성하면, 게이트 전극과, 드레인 전극 및 소스 전극의 사이의 내압을 향상시킬 수 있기 때문에, 신뢰성이 높은 박막 트랜지스터를 얻을 수 있다.
또한, 게이트 절연막(105)으로서 유기 실란 가스를 사용한 CVD법에 의하여 산화 실리콘막을 형성함으로써, 나중에 형성하는 반도체막의 결정성을 높일 수 있기 때문에, 박막 트랜지스터의 온 전류 및 전계 효과 이동도를 높일 수 있다. 유기 실란 가스로서는, 규산에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
다음에, 게이트 밸브(257b)를 개방한 후, 반송실(253)에 기판을 반송한다(도 4b에 도시되는 S203). 이 후, 게이트 밸브(257b)를 닫는다.
다음에, 처리실(255)의 내부를 세정한다(도 4b에 도시되는 S204). 처리실(255) 내부의 세정으로서는, CF4, NF3, F2 등의 불소계의 가스를 처리실(255) 내에 도입하여 글로우 방전 플라즈마를 발생시킴으로써 반응성이 높은 불소 라디칼이 처리실(255)의 내벽에 부착된 게이트 절연막을 에칭한다. 또는, 반응성이 높은 ClF3을 처리실(255) 내에 충전시켜 처리실(255)의 내벽에 부착된 게이트 절연막을 제거한다. 결과적으로, 처리실(255)의 불순물 및 질소 농도를 저감시킬 수 있다.
다음에, 처리실(255) 내벽에 보호막을 형성한다(도 4b에 도시되는 S205). 보호막으로서는, 미결정 반도체막에 혼입하여도 불순물이 되지 않는 원소로 형성된 막이 바람직하고, 대표적으로는, 비정질 실리콘막, 미결정 실리콘막 등을 형성한다. 처리실(255)의 내벽에 보호막을 형성함으로써, 처리실의 성분이나 세정에 사용한 가스가, 미결정 반도체막에 혼입하는 것을 저감시킬 수 있다.
다음에, 게이트 밸브(257b)를 개방한 후, 처리실(255)에 기판을 반송한다(도 4b에 도시되는 S206). 이 후, 게이트 밸브(257b)를 닫는다. 다음에, 게이트 절연막(105) 위에 미결정 반도체막(109)을 형성한다(도 4b에 도시되는 S207).
도 4b에 도시하는 바와 같이, 게이트 절연막(105)과 미결정 반도체막(109)의 형성 공정 사이에 처리실 내의 세정 및 보호막의 형성을 행함으로써, 미결정 반도체막(109)에 불순물이 혼입하는 것을 저감시킬 수 있다. 특히, 게이트 절연막(105)에 질화 절연막을 사용하고, 또 질화 절연막이 처리실(255) 내에 잔존한 상태로 미결정 반도체막(109)을 형성하면, 상기 질화 절연막이 플라즈마에 노출되어 처리실(255) 내에 질소가 부유한다. 상기 상태로 미결정 반도체막을 형성하면, 미결정 반도체막(109)에 상기 질소가 혼입한다. 그러나, 처리실(255)로부터 반송실(253)에 기판을 반송한 후, 처리실(255)의 내부를 세정하여 처리실(255)의 내벽에 보호막을 형성함으로써, 미결정 반도체막(109)의 질소 농도를 저감시킬 수 있다.
미결정 반도체막(109)은, 플라즈마 CVD 장치의 반응실 내에 있어서, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 수소를 혼합하여 글로우 방전 플라즈마에 의하여 형성한다. 또는, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 수소와, 헬륨, 네온, 아르곤, 크립톤, 크세논 등의 희가스를 혼합하고 글로우 방전 플라즈마에 의하여 형성된다. 여기서는, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소의 유량을 50배 이상 1000배 이하로 하여 퇴적성 기체를 희석하는 조건으로 미결정 실리콘, 미결정 실리콘게르마늄 등을 형성한다. 이 때 퇴적 온도는 실온 내지 350℃로 하는 것이 바람직하고, 더 바람직하게는 150℃ 내지 280℃로 한다. 또한, 상부 전극과 하부 전극 사이의 간격은 플라즈마가 발생될 수 있는 간격이면 좋다.
실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 대표적인 예로서는, SiH4, Si2H6, GeH4, Ge2H6 등이 있다.
또한, 미결정 반도체막(109)의 원료 가스에 헬륨, 네온, 아르곤, 크립톤, 크세논 등의 희가스를 첨가함으로써, 미결정 반도체막(109)의 성막 속도가 높아진다. 결과적으로, 성막 속도가 빨라짐으로써 미결정 반도체막(109)에 혼입되는 불순물량이 저감되기 때문에, 미결정 반도체막(109)의 결정성을 높일 수 있다. 또한, 미결정 반도체막(109)의 원료 가스로서 헬륨, 네온, 아르곤, 크립톤, 크세논 등의 희가스를 사용함으로써, 높은 파워를 공급하지 않아도 안정한 플라즈마를 발생시킬 수 있기 때문에, 미결정 반도체막(109)의 플라즈마 대미지를 저감시킬 수 있고, 미결정 반도체막(109)의 결정성을 높일 수 있다.
미결정 반도체막(109)의 CVD법에 의한 형성 공정에 있어서, 글로우 방전 플라즈마의 생성은, 게이트 절연막(105)에 나타내는 글로우 방전 플라즈마의 생성 조건을 적절히 사용할 수 있다.
또한, 미결정 반도체막(109)을 형성하기 전에 CVD 장치의 처리실 내의 기체를 배기하면서 처리실 내에 실리콘 또는 게르마늄을 포함하는 퇴적성 기체를 도입하여 처리실 내의 불순물을 제거함으로써, 미결정 반도체막(109)에서의 불순물량을 저감할 수 있다.
다음에, 도 3b에 도시하는 바와 같이, 미결정 반도체막(109) 위에 반도체막(111)을 형성한다. 반도체막(111)은 미결정 반도체 영역(111a) 및 비정질 반도체 영역(111b)으로 구성된다. 다음에, 반도체막(111) 위에 불순물 반도체막(113)을 형성한다. 다음에, 불순물 반도체막(113) 위에 레지스트로 형성되는 마스크(115)를 형성한다.
미결정 반도체막(109)을 종(種) 결정으로 하여 부분적으로 결정 성장시키는 조건(결정 성장을 억제시키는 조건)으로 미결정 반도체 영역(111a) 및 비정질 반도체 영역(111b)을 갖는 반도체막(111)을 형성할 수 있다.
반도체막(111)은 플라즈마 CVD 장치의 처리실 내에서 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 수소와, 질소를 함유하는 기체를 혼합하여 글로우 방전 플라즈마로 형성한다. 질소를 포함하는 기체로서는 암모니아, 질소, 불화 질소, 염화 질소, 클로로아민, 플루오르아민 등이 있다. 글로우 방전 플라즈마는, 게이트 절연막(105)과 마찬가지로 생성할 수 있다.
이 때, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 수소의 유량 비율은, 종 결정(107) 또는 미결정 반도체막(109)과 마찬가지로 미결정 반도체막을 형성하는 유량 비율을 사용하여 원료 가스에 질소를 더 포함하는 기체를 사용하는 조건으로 함으로써, 종 결정(107) 및 미결정 반도체막(109)의 퇴적 조건보다도, 결정 성장을 억제할 수 있다. 구체적으로는, 반도체막(111)의 퇴적 초기에서는 원료 가스에 질소를 함유하는 기체가 포함되기 때문에, 부분적으로 결정 성장이 억제되고, 뿔 형상의 미결정 반도체 영역이 성장하는 것과 함께, 비정질 반도체 영역이 형성된다. 또한, 퇴적 중기 또는 후기에서는 뿔 형상의 미결정 반도체 영역의 결정 성장이 정지하고, 비정질 반도체 영역만이 퇴적된다. 결과적으로, 반도체막(111)에 있어서, 미결정 반도체 영역(111a), 및 결함이 적고 가전자 대역의 밴드 에지에 있어서의 준위의 테일(아래쪽 부분)의 기울기가 급준한 질서성이 높은 반도체막으로 형성되는 비정질 반도체 영역(111b)을 형성할 수 있다.
여기서, 반도체막(111)을 형성하는 조건의 대표적인 예는, 실리콘 또는 게르마늄을 함유하는 퇴적성 기체의 유량에 대한 수소의 유량이 10배 내지 2000배, 바람직하게는 10배 내지 200배이다. 또한, 일반적인 비정질 반도체막을 형성하는 조건의 대표적인 예는, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소의 유량이 0배 내지 5배이다.
또한, 반도체막(111)의 원료 가스에 헬륨, 네온, 아르곤, 크립톤, 크세논 등의 희가스를 도입함으로써 성막 속도를 높일 수 있다.
반도체막(111)의 두께는, 두께 50nm 내지 350nm로 하는 것이 바람직하고, 더 바람직하게는 두께 120nm 내지 250nm로 한다.
여기서는, 반도체막(111)의 원료 가스에 질소를 함유하는 기체를 포함시켜, 미결정 반도체 영역(111a) 및 비정질 반도체 영역(111b)을 갖는 반도체막(111)을 형성하였지만, 반도체막(111)의 다른 형성 방법으로서 미결정 반도체막(109)의 표면에 질소를 포함하는 기체를 노출시켜, 미결정 반도체막(109)의 표면에 질소를 흡착시킨 후, 실리콘 또는 게르마늄을 함유하는 퇴적성 기체 및 수소를 원료 가스로 하여 미결정 반도체 영역(111a) 및 비정질 반도체 영역(111b)을 갖는 반도체막(111)을 형성할 수 있다.
불순물 반도체막(113)은 플라즈마 CVD 장치의 반응실 내에서, 실리콘을 포함하는 퇴적성 기체와 수소와 포스핀(수소 희석 또는 실란 희석)을 혼합하고, 글로우 방전 플라즈마로 형성한다. 이로써, 인이 첨가된 비정질 실리콘 또는 인이 첨가된 미결정 실리콘이 형성된다. 또한, p형 박막 트랜지스터를 제작하는 경우에는, 불순물 반도체막(113)으로서 포스핀 대신에 디보란을 사용하여 글로우 방전 플라즈마로 형성하면 좋다.
또한, 불순물 반도체막(113)을 인이 첨가된 미결정 실리콘, 또는 붕소가 첨가된 미결정 실리콘으로 형성하는 경우에는, 반도체막(111)과 불순물 반도체막(113) 사이에 미결정 반도체막, 대표적으로는 미결정 실리콘막을 형성함으로써 계면의 특성을 향상시킬 수 있다. 결과적으로, 불순물 반도체막(113)과 반도체막(111)의 계면에 생기는 저항을 저감할 수 있다. 따라서, 박막 트랜지스터의 소스 영역, 반도체막, 및 드레인 영역을 흐르는 전류량을 증가시키고, 온 전류 및 전계 효과 이동도를 증가시킬 수 있다.
레지스트로 형성되는 마스크(115)는 포토리소그래피 공정에 의하여 형성할 수 있다.
다음에, 레지스트로 형성되는 마스크(115)를 사용하여 미결정 반도체막(109), 반도체막(111), 및 불순물 반도체막(113)을 에칭한다. 이 공정에 의하여 미결정 반도체막(109), 반도체막(111), 및 불순물 반도체막(113)을 소자마다 분리시켜 반도체 적층체(117), 및 불순물 반도체막(121)을 형성한다. 또한, 반도체 적층체(117)는 미결정 반도체막(109), 및 반도체막(111)의 미결정 반도체 영역을 포함하는 미결정 반도체 영역(117a)과, 반도체막(111)의 비정질 반도체 영역을 포함하는 비정질 반도체 영역(117b)을 갖는다. 이 후, 레지스트로 형성되는 마스크(115)를 제거한다(도 3c 참조).
다음에, 불순물 반도체막(121) 위에 도전막(127)을 형성한다(도 5a 참조). 도전막(127)은 CVD법, 스퍼터링법, 또는 진공 증착법을 사용하여 형성한다. 또한, 도전막(127)은 은, 금 또는 구리 등의 도전성 나노 페이스트를 사용하여, 스크린 인쇄법 또는 잉크젯법 등을 사용하여 토출하고 소성함으로써 형성하여도 좋다.
다음에, 포토리소그래피 공정에 의하여 레지스트로 형성되는 마스크를 형성하고, 상기 레지스트로 형성되는 마스크를 사용하여 도전막(127)을 에칭하여 소스 전극 및 드레인 전극으로서 기능하는 배선(129a), 배선(129b)을 형성한다(도 5b 참조). 도전막(127)의 에칭은, 드라이 에칭 또는 웨트 에칭을 사용할 수 있다. 또한, 배선(129a), 배선(129b)의 한쪽은 소스 전극 또는 드레인 전극 뿐만 아니라, 신호선으로서도 기능한다. 다만, 이것에 한정되지 않고, 신호선과 소스 전극 및 드레인 전극은 따로 형성하여도 좋다.
다음에, 불순물 반도체막(121) 및 반도체 적층체(117)의 일부분을 에칭함으로써 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체막(131a), 불순물 반도체막(131b)을 형성한다. 또한, 미결정 반도체 영역(133a) 및 한 쌍의 비정질 반도체 영역(133b)을 갖는 반도체 적층체(133)를 형성한다. 이 때, 미결정 반도체 영역(133a)이 오목부가 되고, 또 질소를 포함하는 미결정 반도체 영역을 제거하도록 반도체 적층체(117)를 에칭함으로써, 배선(129a), 배선(129b)으로 덮인 영역에서는 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)이 적층되고, 배선(129a), 배선(129b)으로 덮이지 않고, 또 게이트 전극과 중첩하는 영역에서는 미결정 반도체 영역(133a)이 노출되는 반도체 적층체(133)가 된다. 이 때의 미결정 반도체 영역(133a)의 노출부는 평탄하다.
여기서는, 배선(129a), 배선(129b)의 단부와 불순물 반도체막(131a), 불순물 반도체막(131b)의 단부가 일치되지만, 배선(129a), 배선(129b)의 단부와 불순물 반도체막(131a), 불순물 반도체막(131b)의 단부가 일치되지 않고 단면에서 배선(129a), 배선(129b)의 단부가 불순물 반도체막(131a), 불순물 반도체막(131b)의 단부보다 안쪽에 위치하여도 좋다.
다음에, 드라이 에칭을 행하여도 좋다. 드라이 에칭의 조건은 노출되는 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)에 대미지를 주지 않고, 또 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)에 대한 에칭 속도가 낮은 조건을 사용한다. 에칭 가스로서는, 대표적으로는 Cl2, CF4, 또는 N2 등을 사용한다. 또한, 에칭 방법에 대해서는 특히 한정되지 않고, 유도 결합형 플라즈마(ICP: Inductively Coupled Plasma) 방식, 용량 결합형 플라즈마(CCP: Capacitively Coupled Plasma) 방식, 전자 사이클로트론 공명 플라즈마(ECR: Electron Cyclotron Resonance) 방식, 반응성 이온 에칭(RIE: Reactive Ion Etching) 방식 등을 사용할 수 있다.
다음에, 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b) 표면에 플라즈마 처리, 대표적으로는 물 플라즈마 처리, 산소 플라즈마 처리, 오존 플라즈마 처리, N2O 플라즈마 처리, 산소 및 수소의 혼합 가스에 의한 플라즈마 처리 등의 산화 가스 분위기에 의한 플라즈마 처리를 행한다.
물 플라즈마 처리는, 수증기(H2O 증기)로 대표되는 물을 주성분으로 하는 가스를 반응 공간에 도입하고, 플라즈마를 생성하여 행할 수 있다. 이 후, 레지스트로 형성되는 마스크를 제거한다. 또한, 불순물 반도체막(121) 및 반도체 적층체(117)를 드라이 에칭하기 전에 상기 레지스트로 형성되는 마스크를 제거하여도 좋다.
상술한 바와 같이, 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)을 형성한 후에, 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)에 대미지를 주지 않는 조건으로 드라이 에칭을 더 행함으로써, 노출된 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b) 위에 존재하는 잔사(殘渣) 등의 불순물을 제거할 수 있다. 또한, 드라이 에칭에 이어 물 플라즈마 처리 또는 수소 및 산소의 혼합 가스에 의한 플라즈마 처리를 행함으로써, 레지스트로 형성되는 마스크의 잔사를 제거하는 것과 함께, 미결정 반도체 영역(133a)의 결함을 저감시킬 수 있다. 또한, 산화 가스 분위기에 의한 플라즈마 처리를 행함으로써, 절연막(137) 측의 미결정 반도체 영역의 표면에 산화 절연막을 형성할 수 있기 때문에, 소스 영역과 드레인 영역 사이를 확실하게 절연할 수 있어 완성되는 박막 트랜지스터의 오프 전류를 저감하고, 전기적 특성의 불균일을 저감할 수 있다.
또한, 포토리소그래피 공정에 의하여 레지스트로 형성되는 마스크를 도전막(127) 위에 형성하고, 상기 레지스트로 형성되는 마스크를 사용하여 도전막(127)을 에칭하여, 소스 전극 및 드레인 전극으로서 기능하는 배선(129a) 및 배선(129b)을 형성한다. 다음에, 불순물 반도체막(121)을 에칭함으로써 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체막(131a), 불순물 반도체막(131b)을 형성한다. 이 때, 반도체 적층체(117)의 일부가 에칭되는 경우도 있다. 다음에, 레지스트로 형성되는 마스크를 제거한 후, 반도체 적층체(117)의 일부를 에칭하여 미결정 반도체 영역(133a) 및 한 쌍의 비정질 반도체 영역(133b)을 갖는 반도체 적층체(133)를 형성하여도 좋다. 상기 에칭 공정의 에칭 가스로서, HBr과, CF4, NF3, 및 SF6의 하나 이상과, 산소의 혼합 가스를 사용함으로써, 에칭의 잔사물을 저감시킬 수 있기 때문에 박막 트랜지스터의 전기적 특성의 불균일을 저감시킬 수 있다.
또한, 레지스트로 형성되는 마스크를 제거하는 공정에서 미결정 반도체 영역(117a)이 비정질 반도체 영역(117b)으로 덮이기 때문에, 미결정 반도체 영역(117a)이 박리액 및 레지스트의 잔사물에 접촉하는 일이 없다. 또한, 레지스트로 형성되는 마스크를 제거한 후, 배선(129a) 및 배선(129b)을 사용하여 비정질 반도체 영역(117b)을 에칭함으로써 미결정 반도체 영역(133a)을 노출시킨다. 따라서, 박리액 및 레지스트의 잔사물에 접촉한 비정질 반도체 영역은 백 채널에는 잔존하지 않는다. 결과적으로, 백 채널에 잔존한 박리액 및 레지스트의 잔사물로 인한 리크 전류가 발생되지 않기 때문에, 박막 트랜지스터의 오프 전류를 더 저감시킬 수 있다.
상술한 공정에 의하여 싱글 게이트형 박막 트랜지스터를 제작할 수 있다. 또한, 온 전류 및 전계 효과 이동도가 높고, 오프 전류가 낮고, 또 전기 특성의 변동이 적은 싱글 게이트형 박막 트랜지스터를 생산성 높게 제작할 수 있다.
다음에, 반도체 적층체(133) 및 배선(129a) 및 배선(129b) 위에 절연막(137)을 형성한다. 절연막(137)은 게이트 절연막(105)과 마찬가지로 형성할 수 있다.
다음에, 포토리소그래피 공정에 의하여 형성한 레지스트로 형성되는 마스크를 사용하여 절연막(137)에 개구부(도시하지 않는다)를 형성한다. 다음에, 절연막(137) 위에 백 게이트 전극(139)을 형성하여도 좋다(도 5c 참조). 상술한 공정에 의하여, 듀얼 게이트형 박막 트랜지스터를 제작할 수 있다.
백 게이트 전극(139)은 스퍼터링법에 의하여 상기 재료의 어느 것을 사용한 박막을 형성한 후, 포토리소그래피 공정에 의하여 형성한 레지스트로 형성되는 마스크를 사용하여 상기 박막을 에칭함으로써 형성할 수 있다. 또한, 투광성을 갖는 도전성 고분자를 포함하는 도전성 조성물을 도포 또는 인쇄한 후, 소성하여 형성할 수 있다.
다음에, 박막 트랜지스터의 상면도인 도 6a 내지 도 6d를 사용하여 백 게이트 전극의 형상을 설명한다.
도 6a에 도시하는 바와 같이, 백 게이트 전극(139)은 게이트 전극(103)과 평행하게 형성할 수 있다. 이 경우에는 백 게이트 전극(139)에 인가하는 전위와 게이트 전극(103)에 인가하는 전위 각각을 임의로 제어할 수 있다. 이로써, 박막 트랜지스터의 임계값 전압을 제어할 수 있다. 또한, 캐리어가 흐르는 영역, 즉 채널 영역이 미결정 반도체 영역의 게이트 절연막(105) 측, 및 절연막(137) 측에 형성되기 때문에, 박막 트랜지스터의 온 전류를 높일 수 있다.
또한, 도 6b에 도시하는 바와 같이, 백 게이트 전극(139)은 게이트 전극(103)에 접속시킬 수 있다. 즉, 게이트 절연막(105) 및 절연막(137)에 형성한 개구부(150)에서, 게이트 전극(103) 및 백 게이트 전극(139)이 접속되는 구조로 할 수 있다. 이 경우에는, 백 게이트 전극(139)에 인가하는 전위와 게이트 전극(103)에 인가하는 전위는 동일하다. 결과적으로, 반도체막에서 캐리어가 흐르는 영역, 즉 채널 영역이 미결정 반도체 영역의 게이트 절연막(105) 측, 및 절연막(137) 측에 형성되기 때문에, 박막 트랜지스터의 온 전류를 높일 수 있다.
또한, 도 6c에 도시하는 바와 같이, 백 게이트 전극(139)은 게이트 전극(103)과 접속되지 않고 플로팅(floating) 상태라도 좋다. 백 게이트 전극(139)에 전위를 인가하지 않고서도 채널 영역이 미결정 반도체 영역의 게이트 절연막(105) 측, 및 절연막(137) 측에 형성되기 때문에, 박막 트랜지스터의 온 전류를 높일 수 있다.
또한, 도 6d에 도시하는 바와 같이, 백 게이트 전극(139)은 절연막(137)을 사이에 두고 배선(129a), 배선(129b)과 중첩하여도 좋다. 여기서는 도 6a에 도시하는 구조의 백 게이트 전극(139)을 사용하여 도시하였지만, 도 6b 및 도 6c에 도시하는 백 게이트 전극(139)도 마찬가지로 배선(129a), 배선(129b)과 중첩하여도 좋다.
본 실시형태에서는, 게이트 절연막 위에 미결정 반도체막을 형성하기 전에 처리실 내의 세정 및 보호막을 형성하기 때문에, 게이트 절연막에 접하는 미결정 반도체막의 질소 농도를 저감시킬 수 있다. 또한, 본 실시형태에 나타내는 박막 트랜지스터는, 채널 영역이 되는 미결정 반도체 영역에 있어서, 게이트 절연막 측 및 절연막 측의 각각에서 질소 농도가 낮기 때문에, 상기 영역에 있어서의 결함을 저감할 수 있다. 따라서, 박막 트랜지스터의 신뢰성을 향상시킬 수 있다. 또한, 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체막과 중첩하는 미결정 반도체 영역에 있어서, 뿔 형상 또는 역 뿔 형상인 질소를 갖는 미결정 반도체 영역을 갖는다. 따라서, 온 상태로 소스 전극 및 드레인 전극 사이에 전압이 인가되었을 때의 종 방향(막 두께 방향)에 있어서의 저항을 낮출 수 있다. 또한, 미결정 반도체 영역과 불순물 반도체막 사이에 결함이 적고, 가전자 대역의 밴드 에지에 있어서의 준위의 테일(아래쪽 부분)의 기울기가 급준한 질서성이 높은, 질소를 포함하는 비정질 반도체 영역을 갖기 때문에, 터널 전류가 흐르기 어렵게 되어 오프 전류를 저감시킬 수 있다. 이상에 의하여 온 전류 및 전계 효과 이동도가 높고, 오프 전류가 낮고, 또 전기 특성의 변동이 적은 박막 트랜지스터를 제작할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1과 다른 질소 농도가 낮은 미결정 반도체막의 형성 방법에 대하여 도 7a 및 도 7b를 사용하여 설명한다. 본 실시형태에서는, 처리실을 복수 갖는, 소위 멀티 챔버의 CVD 장치를 사용하여 게이트 절연막 및 미결정 반도체막을 형성하는 점이 실시형태 1과 다르다.
도 7a는 CVD 장치의 개략도이고, 도 7b는 게이트 절연막으로부터 미결정 반도체막의 형성 순서를 나타내는 흐름도이다.
도 7a는 CVD 장치의 일 형태의 개략도이다. CVD 장치는 로드 록 실(251)과, 반송실(253)과, 제 1 처리실(265)과, 제 2 처리실(267)을 갖고, 로드 록 실(251)과 반송실(253)의 사이, 반송실(253)과 제 1 처리실(265)의 사이, 반송실(253)과 제 2 처리실(267)의 사이에는 게이트 밸브(257a), 게이트 밸브(257b), 게이트 밸브(257c)가 설치되고, 각각 소정의 압력으로 설정할 수 있다.
실시형태 1과 마찬가지로, CVD 장치의 로드 록 실(251)의 카세트에 게이트 전극(103)이 형성된 기판(101)을 설치하고, 반송실(253)을 통하여 제 1 처리실(265)에 반송한다(도 7b에 도시되는 S201). 이 후, 게이트 밸브(257b)를 닫는다. 다음에, 기판(101) 및 게이트 전극(103) 위에 실시형태 1과 마찬가지로 게이트 절연막(105)을 형성한다(도 7b에 도시되는 S202).
다음에, 게이트 밸브(257b)를 개방한 후, 반송실(253)에 기판을 반송한다(도 7b에 도시되는 S203). 이 후, 게이트 밸브(257b)를 닫는다.
다음에, 게이트 밸브(257c)를 개방한 후, 제 2 처리실(267)에 기판을 반송한다(도 7b에 도시되는 S211). 이 후, 게이트 밸브(257c)를 닫는다. 다음에, 게이트 절연막(105) 위에 미결정 반도체막(109)을 형성한다(도 7b에 도시되는 S212).
본 실시형태에서는, 제 1 처리실(265)은 게이트 절연막만을 형성하는 처리실로 하고, 제 2 처리실(267)은 미결정 반도체막만을 형성하는 처리실로 한다. 게이트 절연막(105)과 미결정 반도체막(109)을 각각 다른 처리실에서 형성함으로써, 미결정 반도체막(109)에 불순물이 혼입하는 것을 저감시킬 수 있다. 따라서, 미결정 반도체막(109)의 질소 농도를 저감시킬 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1 및 실시형태 2보다 미결정 반도체막에 포함되는 질소 농도를 저감할 수 있는 방법에 대하여 도 4a, 도 4b, 및 도 8을 사용하여 설명한다. 또한, 본 실시형태에서는 실시형태 1을 사용하여 설명하였지만, 적절히 실시형태 2에 적용할 수 있다.
실시형태 1과 마찬가지로, CVD 장치의 로드 록 실(251)의 카세트에 게이트 전극(103)이 형성된 기판(101)을 설치하고, 반송실(253)을 통하여 처리실(255)에 반송한다(도 8에 도시되는 S201). 이 후, 게이트 밸브(257b)를 닫는다. 다음에, 기판(101) 및 게이트 전극(103) 위에 실시형태 1과 마찬가지로, 게이트 절연막(105)을 형성한다(도 8에 도시되는 S202).
다음에, 산화 가스를 처리실(255)에 도입한 후, 글로우 방전을 발생시켜 게이트 절연막(105)의 표면을 산소 플라즈마에 노출시켜 게이트 절연막(105)의 표면에 산화 절연막을 형성한다(도 8에 도시되는 S221). 산화 절연막으로서는, 산화실리콘막, 산화알루미늄막 등이 있다.
산화 가스로서는, 산소, 오존, 일산화이질소, 수증기, 산소 및 수소의 혼합 기체 등이 있다. 산소 플라즈마에 게이트 절연막(105)을 노출시켜 게이트 절연막(105)의 표면에 산화 절연막을 형성함으로써, 이후 미결정 반도체막(109)을 형성할 때에 게이트 절연막(105)으로부터 질소나 그 외의 불순물이 처리실 내에 탈리하는 것을 방지할 수 있다. 이로써, 미결정 반도체막(109)의 질소 농도를 보다 저감할 수 있다. 또한, 질소를 포함하지 않는 기체, 대표적으로는 산소, 오존, 수증기, 산소 및 수소의 혼합 기체 등의 분위기에서 플라즈마를 발생시키면, 게이트 절연막(105)의 표면에 질소 농도가 저감된 산화 절연막을 형성할 수 있기 때문에, 이후 형성되는 미결정 반도체막(109)의 질소 농도를 더 저감시킬 수 있다.
다음에, 게이트 밸브(257b)를 개방한 후, 반송실(253)에 기판을 반송한다(도 8에 도시되는 S203). 이 후, 게이트 밸브(257b)를 닫는다.
다음에, 실시형태 1과 마찬가지로, 처리실(255) 내부를 세정한다(도 8에 도시되는 S204).
다음에, 처리실(255)의 내벽에 보호막을 형성한다(도 8에 도시되는 S205).
다음에, 게이트 밸브(257b)를 개방한 후, 처리실(255)에 기판을 반송한다(도 8에 도시되는 S206). 이 후, 게이트 밸브(257b)를 닫는다.
다음에, 게이트 절연막(105) 위에 미결정 반도체막(109)을 형성한다(도 8에 도시되는 S207).
본 실시형태에서는, 게이트 절연막의 표면에 산소 플라즈마 처리를 행함으로써, 보호막으로서 기능하는 산화 절연막을 게이트 절연막 표면에 형성할 수 있기 때문에, 미결정 반도체막(109)에 불순물이 혼입하는 것을 저감시킬 수 있다. 이로써, 미결정 반도체막(109)의 불순물 농도나 질소 농도를 저감시킬 수 있다.
(실시형태 4)
본 실시형태에서는, 실시형태 1 내지 실시형태 3의 미결정 반도체막과 비교하여 혼상 입자가 치밀한 미결정 반도체막의 제작 방법에 대하여 도 9a 및 도 9b를 사용하여 설명한다.
도 9a에 도시하는 바와 같이, 실시형태 1과 마찬가지로 기판(101) 위에 게이트 전극(103)을 형성하고, 기판(101) 및 게이트 전극(103) 위에 게이트 절연막(105)을 형성한다. 다음에, 게이트 절연막(105) 위에 종 결정(107)을 형성한다.
종 결정(107)으로서는, 미결정 반도체막, 대표적으로는 미결정 실리콘막, 미결정 실리콘 게르마늄막 등을 사용하여 형성한다. 종 결정(107)은 복수의 혼상 입자가 분산된 상태, 혼상 입자가 연속된 막의 상태, 또는 혼상 입자 및 비정질 반도체가 연속된 막의 상태를 포함한다. 이로써, 종 결정(107)은 혼상 입자가 인접하지 않고, 혼상 입자의 사이에 틈을 갖는 것도 포함된다.
종 결정(107)은, 플라즈마 CVD 장치의 반응실 내에 있어서, 결정성을 높이는 조건을 사용하여 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와 수소를 혼합하고 글로우 방전 플라즈마에 의하여 형성된다. 또는, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 수소와, 헬륨, 네온, 아르곤, 크립톤, 크세논 등의 희가스를 혼합하고 글로우 방전 플라즈마에 의하여 형성된다. 여기서는, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소의 유량을 50배 이상 1000배 이하로 하여 퇴적성 기체를 희석하고, 또 처리실 내의 압력을 67Pa 이상 13332Pa 이하(0.5Torr 이상 100Torr 이하)로 하는 조건으로 미결정 실리콘, 미결정 실리콘게르마늄 등을 형성한다. 이 때 퇴적 온도는 실온 내지 350℃로 하는 것이 바람직하고, 더 바람직하게는 150℃ 내지 280℃로 한다. 또한, 상부 전극과 하부 전극 사이의 간격은 플라즈마가 발생될 수 있는 간격이면 좋다. 결정성을 높이는 조건을 사용함으로써, 결정 성장이 촉진되어 혼상 입자의 결정성이 향상된다. 즉, 혼상 입자에 포함되는 결정자의 크기가 증대한다.
종 결정(107)의 원료 가스에 헬륨, 네온, 아르곤, 크립톤, 크세논 등의 희가스를 첨가함으로써, 종 결정(107)의 성막 속도가 높아진다. 결과적으로, 성막 속도가 높아짐으로써, 종 결정(107)에 혼입되는 불순물량이 저감되기 때문에, 종 결정(107)의 결정성을 높일 수 있다. 또한, 종 결정(107)의 원료 가스로서 헬륨, 네온, 아르곤, 크립톤, 크세논 등의 희가스를 사용함으로써, 높은 파워를 공급하지 않아도 안정한 플라즈마를 발생시킬 수 있기 때문에, 종 결정(107)의 플라즈마 대미지를 저감시킬 수 있고, 혼상 입자의 결정성을 높일 수 있다.
종 결정(107)을 형성할 때의 글로우 방전 플라즈마의 생성은, 미결정 반도체막(109)의 조건을 적절히 사용할 수 있다.
다음에, 도 9b에 도시하는 바와 같이, 종 결정(107) 위에 미결정 반도체막(108)을 형성한다. 미결정 반도체막(108)은, 혼상 입자의 결정을 성장시켜 혼상 입자의 틈을 메운 조건으로 형성하는 것을 특징으로 한다. 또한, 미결정 반도체막(108)의 두께는 30nm 이상 100nm 이하가 바람직하다.
미결정 반도체막(108)은, 플라즈마 CVD 장치의 반응실 내에 있어서, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와 수소를 혼합하여 처리실 내의 압력을 1333Pa 이상 13332Pa 이하(10Torr 이상 100Torr 이하)로 하여 글로우 방전 플라즈마에 의하여 형성한다. 또는, 원료 가스에 헬륨, 네온, 아르곤, 크립톤, 크세논 등의 희가스를 혼합하여 처리실 내의 압력을 1333Pa 이상 13332Pa 이하(10Torr 이상 100Torr 이하)로 하여 글로우 방전 플라즈마에 의하여 형성한다. 또한, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와 수소의 유량 비율을 주기적으로 증감시키고, 또 처리실 내의 압력을 1333Pa 이상 13332Pa 이하(10Torr 이상 100Torr 이하)로 하여도 좋다.
상기 종 결정(107)의 틈을 메우고, 또 결정 성장을 촉진시키는 조건으로 미결정 실리콘, 미결정 실리콘 게르마늄 등을 형성한다. 결과적으로, 미결정 반도체막(108)은 비정질 반도체에 대한 결정 영역의 비율이 증가하는 것과 함께, 혼상 입자의 사이가 조밀하게 되어 결정성이 높아진다. 이 때, 퇴적 온도는 실온 내지 350℃로 하는 것이 바람직하고, 보다 바람직하게는 150℃ 내지 280℃로 한다. 또한, 상부 전극 및 하부 전극의 간격은 플라즈마가 발생할 수 있는 간격으로 하면 좋다.
미결정 반도체막(108)을 형성할 때, 글로우 방전 플라즈마의 생성은 실시형태 1에 나타내는 미결정 반도체막(109)의 조건을 적절히 사용할 수 있다. 또한, 종 결정(107) 및 미결정 반도체막(108)의 글로우 방전 플라즈마의 생성은 같은 조건으로 행함으로써 스루풋을 향상시킬 수 있지만, 조건이 달라도 좋다.
미결정 반도체막(108)을 형성하는 조건으로서, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소의 유량을 100배 이상 2000배 이하로 하여 퇴적성 기체를 희석하고, 또 처리실 내의 압력을 1333Pa 이상 13332Pa 이하(10Torr 이상 100Torr 이하)로 하면, 처리실 내의 압력이 높기 때문에, 퇴적성 기체의 평균 자유 행정(mean free path)이 짧고, 플라즈마 이온의 에너지가 낮아져 미결정 반도체막(108)의 피복률이 향상되는 것과 함께, 미결정 반도체막(108)에 대한 이온 대미지가 저감되어 결함 저감에 기여(寄與)한다. 또한, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 희석률이 높고 수소 라디칼의 생성량이 증가하기 때문에, 비정질 반도체 영역을 에칭하면서 혼상 입자에 포함되는 결정자를 종 결정으로 하여 결정 성장한다. 결과적으로, 미결정 반도체막(108)은 비정질 반도체 영역에 대한 결정 영역의 비율이 증가하여 결정성이 향상된다. 또한, 미결정 반도체막(108)의 결함 저감에 기여한다.
상술한 공정에 의하여, 혼상 입자가 치밀하고, 결정성이 높은 미결정 반도체막을 형성할 수 있다.
또한, 종 결정(107)의 성막 조건의 압력보다 미결정 반도체막(108)의 성막 조건의 압력이 높아도 좋다. 또는, 종 결정(107)의 성막 조건의 압력보다 미결정 반도체막(108)의 성막 조건의 압력이 낮아도 좋다. 또는, 종 결정(107)의 성막 조건의 압력과 미결정 반도체막(108)의 성막 조건의 압력이 동일해도 좋다.
또한, 종 결정(107)의 두께는 1nm 이상 10nm 이하가 바람직하다. 종 결정(107)의 두께가 10nm보다 두꺼우면, 미결정 반도체막(108)이 퇴적되어도, 혼상 입자의 틈을 메우는 것이 어렵게 되는 것과 함께, 종 결정(107)의 내부에 포함되는 비정질 반도체를 에칭하는 것이 어렵게 되기 때문에, 종 결정(107) 및 미결정 반도체막(108)의 결정성이 저감된다. 한편, 종 결정(107)은 혼상 입자가 형성될 필요가 있기 때문에, 종 결정(107)의 두께는 1nm 이상 이하인 것이 바람직하다.
또한, 미결정 반도체막(108)의 두께는, 30nm 이상 100nm 이하가 바람직하다. 미결정 반도체막(108)의 두께를 30nm 이상으로 함으로써, 박막 트랜지스터의 전기 특성의 불균일을 저감시킬 수 있다. 또한, 미결정 반도체막(108)의 두께를 100nm 이하로 함으로써, 스루풋을 향상시키는 것과 함께, 응력으로 인한 막 벗겨짐을 억제할 수 있다.
본 실시형태에 의하여 혼상 입자의 틈을 저감시킴으로써 결정성을 높인 미결정 반도체막을 제작할 수 있다.
또한, 미결정 반도체막의 결정성을 더 높이기 위하여 미결정 반도체막(108) 위에 결정성이 높은 조건으로 미결정 반도체막을 형성하여도 좋다. 미결정 반도체막(108)보다 결정성이 높은 조건은, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소의 유량 비율을 미결정 반도체막(108)의 성막 조건보다 높게 하여 퇴적성 기체를 희석하고, 또 처리실 내의 압력을 1333Pa 이상 13332Pa 이하(10Torr 이상 100Torr 이하)로 하는 조건이다.
또는, 미결정 반도체막(108)보다 결정성이 높은 조건으로서, 미결정 반도체막(108)과 마찬가지로, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와 수소의 유량 비율을 주기적으로 증감시키고, 또 처리실 내의 압력을 1333Pa 이상 13332Pa 이하(10Torr 이상 100Torr 이하)로 하여도 좋다. 이 때, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체에 대한 수소의 유량 비율이 낮은 경우의 수소의 유량 비율을 미결정 반도체막(108)의 성막 조건보다 높게 함으로써, 결정성을 더 높일 수 있다.
이 후, 실시형태 1의 도 3b 이후의 공정을 행함으로써, 온 전류 및 전계 효과 이동도가 높고, 오프 전류가 낮고, 또 전기 특성의 변동이 적은 박막 트랜지스터를 제작할 수 있다.
또한, 본 실시형태에서는, 실시형태 1을 사용하여 설명하지만, 적절히 다른 실시형태를 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 실시형태 1 내지 실시형태 4와 비교하여 오프 전류를 더 저감할 수 있는 박막 트랜지스터의 제작 방법에 대하여 도 3a 내지 도 3c 및 도 10a 내지 도 10c를 사용하여 설명한다.
실시형태 1과 마찬가지로 도 3a 내지 도 3c의 공정을 거쳐 도 10a에 도시한 바와 같이 반도체 적층체(117)를 형성한다.
다음에, 레지스트로 형성되는 마스크(115)를 잔존시킨 채 반도체 적층체(117) 측면을 플라즈마(123)에 노출시키는 플라즈마 처리를 행한다. 여기서는, 산화 가스 또는 질화 가스 분위기에서 플라즈마를 발생시켜 반도체 적층체(117)를 플라즈마(123)에 노출한다. 산화 가스로서는 산소, 오존, 일산화이질소, 수증기, 산소 및 수소의 혼합 기체 등이 있다. 또한, 질화 가스로서는 질소, 암모니아, 불화 질소, 염화질소, 클로로아민, 플루오르아민 등이 있다. 산화 가스 또는 질화 가스 분위기에서 플라즈마를 발생시킴으로써, 산소 라디칼 또는 질소 라디칼이 발생한다. 상기 라디칼은 반도체 적층체(117)와 반응하여, 반도체 적층체(117) 측면에 절연 영역을 형성할 수 있다. 또한, 플라즈마를 조사하는 대신에, 자외광을 조사하여 산소 라디칼 또는 질소 라디칼을 발생시켜도 좋다.
또한, 산화 가스로서 산소, 오존, 수증기, 산소 및 수소의 혼합 기체를 사용하면, 도 10b에 도시하는 바와 같이, 플라즈마 조사에 의하여 레지스트가 후퇴되고, 상면 및 하면의 면적이 축소된 마스크(115a)가 형성된다. 따라서 상기 플라즈마 처리에 의하여 반도체 적층체(117)의 측면과 함께, 노출된 불순물 반도체막(121)이 산화하여 반도체 적층체(117)의 측면 및 불순물 반도체막(121)의 측면 및 상면의 일부에도 절연 영역(125)이 형성된다.
다음에, 실시형태 1에 나타내는 바와 같이, 도 5a 및 도 5b와 같은 공정을 거쳐, 도 5c에 도시한 바와 같이 소스 전극 및 드레인 전극으로서 기능하는 배선(129a), 배선(129b), 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체막(131a), 불순물 반도체막(131b), 미결정 반도체 영역(133a) 및 한 쌍의 비정질 반도체 영역(133b)을 갖는 반도체 적층체(133), 절연막(137)을 형성함으로써, 싱글 게이트형 박막 트랜지스터를 제작할 수 있다.
또한, 도시하지 않지만, 절연막(137) 위에 백 게이트 전극을 형성함으로써 듀얼 게이트형 박막 트랜지스터를 제작할 수 있다.
본 실시형태에 의하여 반도체 적층체(133) 및 배선(129a), 배선(129b) 사이에 절연 영역을 형성함으로써, 배선(129a), 배선(129b)으로부터 반도체 적층체(133)에 정공이 주입되는 것을 억제할 수 있고, 오프 전류가 낮고, 전계 효과 이동도 및 온 전류가 높은 박막 트랜지스터를 제작할 수 있다.
또한, 본 실시형태에서는, 실시형태 1을 사용하여 설명하였지만, 적절히 다른 실시형태를 사용할 수 있다.
(실시형태 6)
상기 실시형태에 의하여 박막 트랜지스터를 제작하고, 상기 박막 트랜지스터를 화소부나 구동 회로에 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 한다)를 제작할 수 있다. 또한, 박막 트랜지스터를 사용한 구동 회로의 일부 또는 전체를 화소부와 동일한 기판 위에 일체 형성하여 시스템 온 패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 한다), 발광 소자(발광 표시 소자라고도 한다)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(Electro Luminescence) 소자, 유기 EL 소자 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의하여 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
또한, 표시 장치는 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또한, 상기 표시 장치를 제작하는 과정에 있어서의, 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관하여 상기 소자 기판은, 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은, 구체적으로는 표시 소자의 화소 전극만이 형성된 상태라도 좋고, 화소 전극이 되는 도전막을 형성한 후에 에칭하여 화소 전극을 형성하기 전의 상태라도 좋고, 다양한 형태가 적합하다.
또한, 본 명세서 중에서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함한다)을 가리킨다. 또한, 커넥터, 예를 들어, FPC(Flexible Printed Circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP의 선단에 프린트 배선판이 형성된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의하여 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
본 실시형태에 나타내는 반도체 장치는, 실시형태 1 내지 실시형태 5에 나타내는, 오프 전류가 낮고 전계 효과 이동도 및 온 전류가 높은 박막 트랜지스터를 사용하여 제작할 수 있다. 따라서, 박막 트랜지스터의 면적을 작게 할 수 있어 반도체 장치의 고집적화가 가능하다. 또한, 표시 장치의 구동 회로에 본 실시형태에 나타내는 바와 같이, 박막 트랜지스터를 사용함으로써 구동 회로의 면적을 저감할 수 있기 때문에 표시 장치의 프레임을 더 좁게 할 수 있고, 또 화상의 시간에 따른 변화를 저감시킬 수 있다.
또한, 상기 반도체 장치는 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는, 정보를 표시하는 것이라면 다양한 분야의 전자 기기에 사용할 수 있다. 예를 들어, 전자 페이퍼를 사용하여 전자 서적(전자 북), 포스터, 전자 간판(Digital Signage), PID(Public Information Display), 전철 등의 탈 것의 차내 광고, 신용 카드 등의 각종 카드에 있어서의 표시 등에 적용할 수 있다.
또한, 상기 반도체 장치는 다양한 전자 기기(게임기도 포함한다)에 적용할 수 있다. 전자 기기로서는, 예를 들어 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 한다), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다.
(실시예 1)
본 실시예에서는, 상기 실시형태에 나타내는 방법을 사용하여 제작한 박막 트랜지스터의 신뢰성을 조사한 결과에 대하여 설명한다. 본 실시예에 있어서는, 제작 조건이 다른 시료 A 내지 시료 C의 박막 트랜지스터를 제작하여 박막 트랜지스터의 신뢰성을 조사하였다.
우선, 시료 A 내지 시료 C의 제작 방법에 대하여 도 3a 내지 도 3c, 도 5a 내지 도 5c, 및 도 9a 및 도 9b에 도시하는 단면도를 참조하여 설명한다. 또한, 시료 A 내지 시료 C는 제작 조건이 다르지만, 대략 같은 단면 구조를 갖기 때문에, 시료 A 내지 시료 C의 제작 방법은 동일한 도면, 도 3a 내지 도 3c, 도 5a 내지 도 5c, 및 도 9a 및 도 9b를 사용하여 도시한다. 또한, 시료 A 내지 시료 C에 특별히 언급하지 않는 제작 공정에 대하여는, 모든 시료에서 같은 제작 공정을 거친다.
우선, 기판(101) 위에 하지 절연막(여기서는 도시하지 않는다)을 형성하고, 하지 절연막 위에 게이트 전극(103)을 형성하였다.
여기서는, 기판(101)으로서 유리 기판(EAGLE XG(Corning Incorporated 제조))을 사용하였다.
게이트 전극(103)은, 알루미늄층을 티타늄층으로 협지한 구조로 하였다. 구체적으로는, 우선 티타늄 타깃을 아르곤 이온에 의하여 스퍼터링하여 두께 50nm의 제 1 티타늄막을 하지 절연막 위에 형성하였다. 이 때, 도입하는 아르곤의 유량을 20sccm으로 하고, 처리실 내의 압력을 0.1Pa, 인가 전압을 12kW, 기판 온도를 실온으로 하였다. 다음에, 제 1 티타늄막 위에 알루미늄 타깃을 아르곤 이온에 의하여 스퍼터링하여 두께 100nm의 알루미늄막을 형성하였다. 이 때 도입하는 아르곤의 유량을 50sccm으로 하고 처리실 내의 압력을 0.4Pa, 인가 전압을 4kW, 기판 온도를 실온으로 하였다. 다음에, 알루미늄막 위에 티타늄 타깃을 아르곤 이온에 의하여 스퍼터링하여 두께 50nm의 제 2 티타늄막을 형성하였다. 제 2 티타늄막은 제 1 티타늄막과 같은 방법으로 형성하였다. 즉, 도입하는 아르곤의 유량을 20sccm으로 하고, 처리실 내의 압력을 0.1Pa, 인가 전압을 12kW, 온도를 실온으로 하였다.
다음에, 제 2 티타늄막 위에 레지스트를 도포한 후, 제 1 포토 마스크를 사용하여 노광한 후, 현상하여 레지스트로 형성되는 마스크를 형성하였다.
다음에, 상기 레지스트로 형성되는 마스크를 사용하여 에칭 처리함으로써 게이트 전극(103)을 형성하였다. 여기서는, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 장치를 사용하여 2단계의 에칭을 행하였다. 즉, ICP 파워 600W, 바이어스 파워 250W, 에칭 가스로서 삼염화붕소를 유량 60sccm으로 도입하고, 염소를 유량 20sccm으로 도입하고, 처리실 내의 압력을 1.2Pa로 하여 제 1 에칭을 행한 후, ICP 파워 500W, 바이어스 파워 50W, 압력 2.0Pa, 에칭 가스로서 사불화탄소를 유량 80sccm으로 도입하고, 처리실 내의 압력을 2.0Pa로 하여 제 2 에칭을 행하였다. 그 후, 상기 레지스트로 형성된 마스크를 제거하였다.
다음에, 게이트 전극(103) 및 하지 절연막 위에 게이트 절연막(105)을 형성하였다.
본 실시예에서는, 게이트 절연막(105)으로서 두께 300nm의 질화실리콘막을 플라즈마 CVD법에 의하여 형성한 후, 플라즈마 처리를 행하였다. 질화실리콘막의 퇴적은 실란의 유량을 15sccm, 암모니아의 유량을 500sccm, 질소의 유량을 180sccm, 수소의 유량을 200sccm으로 하여 원료 가스를 도입하고, 처리실 내의 압력을 100Pa, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 200W로 하여 플라즈마 방전을 행하였다. 또한, 게이트 절연막(105)의 퇴적은 평행 평판형의 플라즈마 CVD 장치를 사용하여 행하고, 상부 전극 온도를 200℃, 하부 전극 온도를 300℃로 하고, 상부 전극과 하부 전극의 간격(갭)을 26mm로 하였다.
시료 A 및 시료 B의 게이트 절연막(105)에는, 일산화이질소(N2O) 분위기에서 플라즈마 처리를 행하고, 시료 C의 게이트 절연막(105)에는 수소 및 산소의 혼합 분위기에서 플라즈마 처리를 행하였다. 또한, 이들의 플라즈마 처리는 게이트 절연막(105)을 형성한 처리실과 같은 처리실에서 연속적으로 행하였다. 이와 같이, 시료 A 및 시료 B보다 시료 C가 종 결정(107) 중에 질소가 도입되기 어려운 조건으로 플라즈마 처리를 행하였다.
시료 A 및 시료 B의 게이트 절연막(105)에 대한 플라즈마 처리는, 일산화이질소의 유량을 400sccm으로 하여 처리실 내에 도입하고, 처리실 내의 압력을 60Pa로 하고, RF 전원 주파수를 13.56MHz로 하고, RF 전원의 전력을 300W로 하여 3분간의 플라즈마 방전을 행하였다. 또한, 상기 플라즈마 처리는, 평행 평판형의 플라즈마 처리 장치를 사용하여 행하고, 상부 전극 온도를 200℃, 하부 전극 온도를 300℃로 하고, 상부 전극과 하부 전극의 간격을 15mm로 하였다.
시료 C의 게이트 절연막(105)에 대한 플라즈마 처리는, 수소의 유량을 800sccm으로 하고, 산소의 유량을 200sccm으로 하여 처리실 내에 도입하고, 처리실 내의 압력을 1250Pa로 하고, RF 전원 주파수를 13.56MHz로 하고, RF 전원의 전력을 900W로 하여 3분간의 플라즈마 방전을 행하였다. 또한, 상기 플라즈마 처리는, 평행 평판형의 플라즈마 처리 장치를 사용하여 행하고, 상부 전극 온도를 200℃, 하부 전극 온도를 300℃로 하고, 상부 전극과 하부 전극의 간격을 15mm로 하였다.
다음에, 게이트 절연막(105) 위에 두께 5nm의 종 결정(107)을 플라즈마 CVD법에 의하여 형성하였다. 여기서, 시료 A는 게이트 절연막(105)의 형성 및 플라즈마 처리를 행한 처리실과 같은 처리실에서 종 결정(107)을 형성하고, 시료 B 및 시료 C는 게이트 절연막(105)의 형성 및 플라즈마 처리를 행한 처리실과 다른 처리실에서 종 결정(107)을 형성하였다. 이와 같이, 시료 A보다 시료 B 및 시료 C가 종 결정(107) 중에 질소가 도입되기 어려운 조건으로 종 결정을 형성하였다. 또한, 다른 종 결정(107)의 형성 조건은 시료 A 내지 시료 C에 있어서 같은 조건으로 하였다.
시료 A 내지 시료 C의 종 결정의 퇴적은, 실란의 유량을 2sccm, 수소의 유량을 750sccm, 아르곤의 유량을 750sccm으로 하여 원료 가스를 도입하고, 처리실 내의 압력을 1250 Pa, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 100W로 하여 플라즈마 방전을 행하였다. 또한, 종 결정(107)의 퇴적은 평행 평판형의 플라즈마 CVD 장치를 사용하여 행하고, 상부 전극 온도를 200℃, 하부 전극 온도를 300℃로 하고, 상부 전극과 하부 전극의 간격을 7mm로 하였다.
상술한 공정으로 얻어진 구성을 도 9a에 도시한다.
다음에, 게이트 절연막(105) 및 종 결정(107) 위에 두께 65nm의 미결정 반도체막(108)을 플라즈마 CVD법에 의하여 형성하였다. 미결정 반도체막(108)의 퇴적은 실란의 유량을 1.5sccm, 수소의 유량을 750sccm, 아르곤의 유량을 750sccm으로 하여 원료 가스를 도입하고, 처리실 내의 압력을 10000Pa, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 300W로 하여 플라즈마 방전을 행하였다. 또한, 미결정 반도체막(108)의 퇴적은 평행 평판형의 플라즈마 CVD 장치를 사용하여 행하고, 상부 전극의 온도를 200℃, 하부 전극 온도를 300℃로 하고, 상부 전극과 하부 전극의 간격을 7mm로 하였다.
상술한 공정으로 얻어진 구성을 도 9b에 도시한다.
다음에, 미결정 반도체막(108) 위에 두께 80nm의 반도체막(111)을 형성하고, 반도체막(111) 위에 두께 50nm의 불순물 반도체막(113)을 형성하였다. 반도체막(111) 및 불순물 반도체막(113)은 플라즈마 CVD법에 의하여 형성하였다.
반도체막(111)의 퇴적 조건으로서는, 실란의 유량을 25sccm, 1000ppm 암모니아(수소 희석)의 유량을 100sccm, 수소의 유량을 650sccm, 아르곤의 유량을 750sccm으로 하여 재료 가스를 도입하고, 처리실 내의 압력을 1250Pa로 하고, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 150W로 하여 플라즈마 방전을 행하였다. 또한, 반도체막(111)의 퇴적은 평행 평판형의 플라즈마 CVD 장치를 사용하여 행하고, 상부 전극 온도를 200℃, 하부 전극 온도를 300℃로 하고, 상부 전극과 하부 전극의 간격을 15mm로 하였다.
불순물 반도체막(113)으로서는, 인이 첨가된 비정질 실리콘막을 형성하였다. 불순물 반도체막(113)의 퇴적 조건으로서는, 실란의 유량을 90sccm, 5% 포스핀(실란 희석)의 유량을 10sccm, 수소의 유량을 500sccm으로 하여 재료 가스를 도입하고, 처리실 내의 압력을 170Pa로 하고, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 30W로 하여 플라즈마 방전을 행하였다. 또한, 불순물 반도체막의 퇴적은 평행 평판형의 플라즈마 CVD 장치를 사용하여 행하고, 상부 전극 온도를 200℃, 하부 전극 온도를 300℃로 하고, 상부 전극과 하부 전극의 간격을 25mm로 하였다.
다음에, 불순물 반도체막(113) 위에 레지스트 도포한 후, 제 2 포토 마스크를 사용하여 노광하고, 현상하고, 레지스트로 형성된 마스크(115)를 형성하였다. 여기까지의 공정에서 얻어진 구성을 도 3b에 도시한다.
다음에, 레지스트로 형성된 마스크(115)를 사용하여 미결정 반도체막(108), 반도체막(111), 및 불순물 반도체막(113)을 에칭하여 미결정 반도체 영역(117a) 및 비정질 반도체 영역(117b)을 갖는 반도체 적층체(117), 및 불순물 반도체막(121)을 형성하였다.
에칭을 행하는 데에, 본 실시예에서는, ICP 장치를 사용하여 ICP 파워 450W, 바이어스 파워 100W, 에칭 가스로서 삼염화붕소를 유량 36sccm, 사불화탄소를 36sccm, 산소를 8sccm으로 도입하고, 처리실 내의 압력을 2Pa로 하고, 미결정 반도체막(108), 반도체막(111), 및 불순물 반도체막(113)의 에칭을 행하였다.
그 후, 산소 플라즈마 처리를 행하고, 미결정 반도체 영역(117a) 및 비정질 반도체 영역(117b)을 갖는 반도체 적층체(117) 및 불순물 반도체막(121)의 측면에 산화막을 형성한 후, 레지스트로 형성된 마스크(115)를 제거하였다(도시하지 않는다).
산소 플라즈마 처리는 산소의 유량을 100sccm으로 하여 도입하고, 처리실 내의 압력을 0.67Pa로 하고, 기판 온도를 -10℃로 하고, 소스 파워를 2000W, 바이어스 파워를 350W로 플라즈마 방전을 행하였다.
상술한 공정으로 얻어진 구성을 도 3c에 도시한다.
다음에, 게이트 절연막(105), 반도체 적층체(117) 및 불순물 반도체막(121)을 덮어 도전막(127)을 형성하였다. 본 공정으로 얻어진 구성을 도 5a에 도시한다.
본 실시예에서는, 도전막(127)은 알루미늄층을 티타늄층으로 협지한 구조로 하고, 게이트 전극(103)과 마찬가지로 형성하였다. 다만, 제 1 티타늄막의 두께를 50nm로 하고, 알루미늄막의 두께를 200nm로 하고, 제 2 티타늄막의 두께를 50nm로 하였다.
다음에, 도전막(127) 위에 레지스트를 도포한 후, 제 3 포토 마스크를 사용하여 노광하고, 현상하여 레지스트로 형성되는 마스크를 형성하였다. 상기 레지스트로 형성된 마스크를 사용하여 도전막(127) 및 불순물 반도체막(121)을 드라이 에칭하고, 배선(129a) 및 배선(129b), 및 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체막(131a), 불순물 반도체막(131b)을 형성하였다.
본 공정에서는, ICP 장치를 사용하여 ICP 파워 450W, 바이어스 파워 100W, 에칭 가스로서 삼염화붕소를 유량 60sccm, 염소를 20sccm으로 도입하고, 처리실 내의 압력을 1.9Pa로 하여 에칭을 행하였다.
다음에, 레지스트로 형성된 마스크를 제거한 후, 반도체 적층체(117)의 일부를 에칭하여 미결정 반도체 영역(133a) 및 한 쌍의 비정질 반도체 영역(133b)을 갖는 반도체 적층체(133)를 형성하였다.
본 공정은 ICP 장치를 사용하여 ICP 파워 500W, 바이어스 파워 50W, 에칭 가스로서 브롬화수소를 유량 125sccm, 육불화유황 10sccm, 산소 5sccm으로 도입하고, 처리실 내의 압력을 1.7Pa로 하여 에칭을 행하였다.
또한, 본 공정에서는 미결정 반도체 영역(133a)의 막 두께가 50nm가 되도록 에칭을 행하였다. 또한, 본 실시예에서는 소스 전극 및 드레인 전극으로서 기능하는 배선(129a), 배선(129b)의 평면 형상은 직선형이다.
다음에, 반도체 적층체(133) 표면을 물 플라즈마 처리하고, 반도체 적층체(133) 표면에 잔류하는 불순물을 제거하였다. 본 공정에서는, 파워 1800W로 하여 수증기를 유량 300sccm으로 도입하고, 처리실 내의 압력을 66.5Pa로 하여 물 플라즈마 처리를 행하였다.
상술한 공정으로 얻어진 구성을 도 5b에 도시한다.
다음에, 절연막(137)으로서, 두께 300nm의 질화실리콘막을 형성하였다. 절연막(137)의 퇴적은 실란의 유량을 20sccm, 암모니아의 유량을 220sccm, 질소의 유량을 450sccm, 수소의 유량을 450sccm으로 하여 재료 가스를 도입하고, 처리실 내의 압력을 160Pa, RF 전원 주파수를 27MHz, RF 전원의 전력을 200W로 하여 플라즈마 방전을 행하였다. 또한, 절연막(137)의 퇴적은 평행 평판형의 플라즈마 CVD 장치를 사용하여 행하고, 상부 전극 온도를 250℃, 하부 전극 온도를 290℃로 하고, 상부 전극과 하부 전극의 간격을 21mm로 하였다.
다음에, 절연막(137) 위에 레지스트를 도포한 후, 제 4 포토 마스크를 사용하여 노광하고 현상하여 레지스트로 형성되는 마스크를 형성하였다. 상기 레지스트로 형성되는 마스크를 사용하여 절연막의 일부분을 드라이 에칭하여 소스 전극 및 드레인 전극으로서 기능하는 배선(129a), 배선(129b)을 노출시켰다. 또한, 절연막(137) 및 게이트 절연막(105)의 일부를 드라이 에칭하여 게이트 전극(103)을 노출시켰다. 그 후, 레지스트로 형성되는 마스크를 제거하였다.
다음에, 절연막(137) 위에 도전막을 형성한 후, 상기 도전막 위에 레지스트를 도포하고, 제 5 포토 마스크를 사용하여 노광하고, 현상하여 레지스트로 형성된 마스크를 형성하였다. 상기 레지스트로 형성되는 마스크를 사용하여 도전막의 일부를 웨트 에칭하여 백 게이트 전극(139)을 형성하였다.
여기서는, 도전막으로서 스퍼터링법에 의하여 두께 50nm의 인듐주석산화물을 형성한 후, 웨트 에칭 처리에 의하여 백 게이트 전극(139)을 형성하였다. 또한, 도시하지 않지만, 백 게이트 전극(139)은 게이트 전극(103)과 접속된다. 그 후, 레지스트로 형성된 마스크를 제거하였다.
상술한 공정으로 듀얼 게이트형 박막 트랜지스터의 시료 A 내지 시료 C를 제작하였다(도 5c 참조).
다음에, 제작한 시료 A 내지 시료 C에 대하여 바이어스-열 스트레스 시험(이하, “게이트 BT 시험”이라고 한다)을 행한 결과를 설명한다.
여기서, 게이트 BT 시험은 가속 시험의 1종이고, 장기간 동안 사용함으로써 일어나는 트랜지스터의 특성 변화를 단시간에 평가할 수 있다. 특히, 게이트 BT 시험 전후에 있어서의 트랜지스터의 임계값 전압 및 시프트 값의 변화량은 신뢰성을 조사하기 위한 중요한 지표(指標)가 된다. 게이트 BT 시험 전후에 있어서, 임계값 전압(Vth[V]) 및 시프트 값(Shift[V])의 변화량이 적을수록 신뢰성이 높다.
본 명세서 중에 있어서, 임계값 전압 Vth는 게이트 전압(Vg[V])을 가로 축, 드레인 전류의 제곱근(Id1 /2[A])을 세로 축으로 하여 플롯(plot)한 곡선(312)에 있어서, 최대 기울기인 Id1 /2의 접선(接線; 314)을 외삽(外揷)하였을 때의 접선(314)과 Vg 축(즉, Id1 /2이 0A)의 교점의 게이트 전압으로 정의한다(도 11a 참조). 또한, 본 명세서 중에서는, 드레인 전압 Vd를 10V로 하여 임계값 전압을 산출한다.
또한, 본 명세서 중에 있어서, 시프트 값 Shift는 게이트 전압(Vg[V])을 가로 축, 드레인 전류(Id[A])의 로그(log)를 세로 축으로 하여 플롯한 곡선(316)에 있어서, 최대 기울기인 Id의 접선(318)을 외삽하였을 때의 직선 Id=1.0×10-12[A]과의 교점의 게이트 전압으로 정의한다(도 11b 참조). 또한, 본 명세서 중에서는, 드레인 전압 Vd를 10V로 하여 시프트 값을 산출한다.
게이트 BT 시험의 구체적인 방법으로서는, 트랜지스터가 형성된 기판의 온도(기판 온도)를 일정하게 유지하고, 트랜지스터의 소스 및 드레인의 전위를 대략 같은 전위로 하고, 게이트에 소스 및 드레인의 전위와 다른 전위를 일정 시간 인가한다. 기판 온도는 시험 목적에 따라 적절히 설정하면 좋다. 또한, 바이어스 스트레스를 인가할 때, 게이트에 인가하는 전위가 소스 및 드레인의 전위보다 높은 경우를 +게이트 BT 시험이라고 부르고, 게이트에 인가하는 전위가 소스 및 드레인의 전위보다 낮은 경우를 -게이트 BT 시험이라고 부른다.
본 실시예에 있어서는, 기판 온도를 85℃, 스트레스 시간을 12시간으로 하고, +게이트 BT 시험 및 -게이트 BT 시험을 시료 A 내지 시료 C에 대하여 행하였다.
우선, +게이트 BT 시험에 대하여 설명한다. 게이트 BT 시험의 대상이 되는 트랜지스터의 초기 특성을 측정하기 위하여 기판 온도를 실온으로 하고, 소스-드레인간 전압(이하, 드레인 전압이라고 한다)을 1V 또는 10V로 하고, 소스-게이트간 전압(이하, 게이트 전압이라고 한다)을 -30V 내지 +30V까지 변화시켰을 때의 소스-드레인 전류(이하, 드레인 전류라고 한다)의 변화 특성, 즉 드레인 전압이 1V 및 10V일 때의 시료 A 내지 시료 C의 Vg-Id 특성을 측정하였다.
다음에, 기판 온도를 85℃까지 상승시킨 후, 트랜지스터의 소스의 전위를 접지 전위로 하고, 드레인의 전위를 0.1V로 하였다. 계속해서, 게이트에 +20V를 인가하여 그대로 12시간 유지하여 시료 A 내지 시료 C에 바이어스 스트레스와 열 스트레스를 주었다. 그 후, 초기 특성의 측정과 같은 조건으로 Vg-Id 특성을 측정하였다.
또한, -게이트 BT 시험도 +게이트 BT 시험과 같은 방법으로 행하였다. 다만, -게이트 BT 시험에서는, 게이트에 -20V를 인가하고, 그대로 12시간 유지하여 바이어스 스트레스와 열 스트레스를 주었다.
시료 A 내지 시료 C에 +게이트 BT 시험을 행하여 측정한 Vg-Id 특성을 각각 도 12a 내지 도 12c에 도시하고, 시료 A 내지 시료 C에 -게이트 BT 시험을 행하여 측정한 Vg-Id 특성을 각각 도 13a 내지 도 13c에 도시한다. 도 12a 내지 도 13c에 있어서, 세로 축은 드레인 전류(Id[A]), 가로 축은 게이트 전압(Vg[V])이다. 또한, 곡선(302)은 드레인 전압을 1V로 한 초기 특성을 나타내고, 곡선(304)은 드레인 전압을 1V로 한 게이트 BT 시험 후의 Vg-Id 특성을 나타내고, 곡선(306)은 드레인 전압을 10V로 한 초기 특성을 나타내고, 곡선(308)은 드레인 전압을 10V로 한 게이트 BT 시험 후의 Vg-Id 특성을 나타낸다.
도 12a 내지 도 12c를 보면, 게이트 BT 시험 전후의 Vg-Id 특성의 변화는, 시료 A, 시료 B, 시료 C의 순서로 작아지는 경향이 있다. 특히, 시료 C에 있어서는, 시료 A 및 시료 B와 비교하여 게이트 BT 시험 전후의 Vg-Id 특성의 변화가 작게 억제되어 있다. 또한, 도 13a 내지 도 13c를 보면, 도 12a 내지 도 12c와 같은 경향이 있는 것을 알 수 있다. 즉, 시료 A보다 시료 B가 박막 트랜지스터의 신뢰성이 향상되고, 시료 A 및 시료 B보다 시료 C가 박막 트랜지스터의 신뢰성이 향상되는 것을 짐작할 수 있다.
여기서, 도 12a 내지 도 13c에 도시하는 시료 A 내지 시료 C의 Vg-Id 특성으로부터 게이트 BT 시험 전후에 있어서의 드레인 전압이 10V일 때의 임계값 전압의 변화량(ΔVth) 및 시프트 값의 변화량(ΔShift)을 산출한 그래프를 도 14에 도시한다.
도 14를 보면, +게이트 BT 시험 및 -게이트 BT 시험에 있어서의 임계값 전압의 변화량 및 시프트 값의 변화량이 시료 A, 시료 B, 및 시료 C의 순서로 작아지는 것을 알 수 있다. 따라서, 시료 A보다 시료 B가 박막 트랜지스터의 신뢰성이 향상되고, 시료 A 및 시료 B보다 시료 C가 박막 트랜지스터의 신뢰성이 향상되는 것을 확인할 수 있었다.
여기서, 시료 A 및 시료 B와, 시료 C는 게이트 절연막(105)의 플라즈마 처리 조건이 다르고, 시료 A 및 시료 B는 일산화이질소(N2O) 분위기에서 플라즈마 처리를 행한 것에 대하여, 시료 C는 수소와 산소의 혼합 분위기에서 플라즈마 처리를 행하였다. 즉, 시료 A 및 시료 B보다 시료 C가 종 결정(107), 나아가서는 미결정 반도체 영역(133a) 중에 질소가 도입되기 어려운 조건으로 형성된다.
또한, 시료 A와 시료 B 및 시료 C는 종 결정(107)의 형성 조건이 다르고, 시료 A는 게이트 절연막(105)의 형성 및 플라즈마 처리를 행한 처리실과 같은 처리실에서 종 결정(107)을 형성한 것에 대하여 시료 B 및 시료 C는 게이트 절연막(105)의 형성 및 플라즈마 처리를 행한 처리실과 다른 처리실에서 종 결정(107)을 형성하였다. 즉, 시료 A보다 시료 B 및 시료 C가 종 결정(107), 나아가서는 미결정 반도체 영역(133a) 중에 질소가 도입되기 어려운 조건으로 형성된다.
즉, 시료 A보다 시료 B가 미결정 반도체 영역 중에 질소가 도입되기 어려운 박막 조건으로 형성되고, 시료 A 및 시료 B보다 시료 C가 미결정 반도체 영역 중에 질소가 도입되기 어려운 박막 조건으로 형성된다.
상술한 바와 같이, 미결정 반도체 영역에 질소가 도입되기 어려운 조건으로 박막 트랜지스터를 형성함으로써, 게이트 BT 시험 전후에 있어서의 임계값 전압의 변화량 및 시프트 값의 변화량을 저감시킬 수 있고, 박막 트랜지스터의 신뢰성의 향상을 도모할 수 있음을 알 수 있었다.
(실시예 2)
본 실시예에서는, 절연막(401), 미결정 반도체막(403), 반도체막(404), 불순물 반도체막(405)의 순서로 적층된 구조(시료 D 및 시료 E)를 다른 제작 조건으로 형성하고, 시료 D 및 시료 E에 대하여 SIMS 프로파일을 측정한 결과에 대하여 설명한다.
우선, 시료 D 및 시료 E의 제작 방법에 대하여 설명한다. 시료 D는 절연막(401), 미결정 반도체막(403), 반도체막(404), 및 불순물 반도체막(405)을 동일한 처리실에서 연속적으로 형성한다. 한편, 시료 E는 절연막(401), 미결정 반도체막(403), 반도체막(404), 및 불순물 반도체막(405)의 형성에 있어서, 각 막을 형성할 때마다 처리실을 세정하여 처리실의 내벽에 보호막을 형성한다. 또한, 시료 E에서는 미결정 반도체막(403)의 형성을 실시형태 4에 나타내는 방법을 사용하여 행하였다.
우선, 절연막(401)을 형성하였다. 본 실시예에서는, 절연막(401)으로서 두께 300nm의 질화실리콘막을 플라즈마 CVD법에 의하여 형성하였다. 질화실리콘막의 퇴적은 실시예 1에 나타내는 게이트 절연막(105)으로서 형성한 질화실리콘막과 같은 조건으로 행하였다.
다음에, 절연막(401)에 일산화이질소(N2O) 분위기에서 플라즈마 처리를 행하였다. 또한, 이들의 플라즈마 처리는 절연막(401)을 형성한 처리실과 같은 처리실에서 연속적으로 행하였다.
절연막(401)에 대한 플라즈마 처리는 실시예 1에 나타내는 시료 A 및 시료 B의 게이트 절연막(105)에 대한 플라즈마 처리와 같은 조건을 사용한 일산화이질소 플라즈마 처리를 행하였다.
또한, 시료 E에서는 처리실의 세정을 행하였다. 처리실의 세정은 NF3을 유량 500sccm으로 하여 도입하고, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 500W로 하여 플라즈마 방전을 행하였다. 또한, 평행 평판형의 플라즈마 CVD 장치를 사용하여 행하고, 상부 전극 온도를 200℃, 하부 전극 온도를 300℃로 하고, 상부 전극과 하부 전극의 간격을 플라즈마 처리를 개시할 때에는 50mm로 하고, 플라즈마 처리를 행하면서 70mm까지 확대하였다.
다음에, 시료 E의 처리실의 내벽에 보호막으로서 비정질 실리콘막을 형성하였다. 보호막의 형성은, SiH4를 유량 60sccm으로 하여 도입하고, 처리실 내의 압력을 28Pa로 하고, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 30W로 하여 플라즈마 방전을 행하였다. 또한, 평행 평판형의 플라즈마 CVD 장치를 사용하여 행하고, 상부 전극 온도를 200℃, 하부 전극 온도를 300℃로 하고, 상부 전극과 하부 전극의 간격을 25mm로 하였다.
다음에, 절연막(401) 위에 두께 30nm의 미결정 반도체막(403)을 플라즈마 CVD법에 의하여 형성하였다.
시료 D에 있어서는, 절연막(401) 위에 두께 30nm의 미결정 반도체막(403)을 플라즈마 CVD법에 의하여 형성하였다. 미결정 반도체막(403)의 퇴적은 실란의 유량을 2.5sccm, 수소의 유량을 750sccm, 아르곤의 유량을 750sccm으로 하여 원료 가스를 도입하고, 처리실 내의 압력을 1250Pa, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 120W로 하여 플라즈마 방전을 행하였다. 또한, 미결정 반도체막(403)의 퇴적은 평행 평판형의 플라즈마 CVD 장치를 사용하여 행하고, 상부 전극 온도를 200℃, 하부 전극 온도를 300℃로 하고, 상부 전극과 하부 전극의 간격을 7mm로 하였다.
시료 E의 미결정 반도체막(403)은, 두께 5nm의 종 결정 위에 두께 25nm의 미결정 반도체막이 적층된 구조로 하였다.
시료 E에 있어서는, 우선 절연막(401) 위에 두께 5nm의 종 결정을 플라즈마 CVD법에 의하여 형성하였다. 종 결정의 퇴적은 실란의 유량을 2.5sccm, 수소의 유량 750sccm, 아르곤의 유량 750sccm으로 하여 원료 가스를 도입하고, 처리실 내의 압력을 1250Pa, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 150W로 하여 플라즈마 방전을 행하였다. 또한, 종 결정의 퇴적은 평행 평판형의 플라즈마 CVD 장치를 사용하여 행하고, 상부 전극 온도를 200℃, 하부 전극 온도를 300℃로 하고, 상부 전극과 하부 전극의 간격을 11mm로 하였다.
다음에, 종 결정 위에 두께 25nm의 미결정 반도체막을 플라즈마 CVD법에 의하여 형성하였다. 미결정 반도체막의 퇴적은 실란의 유량을 2.5sccm, 수소의 유량 750sccm, 아르곤의 유량 750sccm으로 하여 원료 가스를 도입하고, 처리실 내의 압력을 10000Pa, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 300W로 하여 플라즈마 방전을 행하였다. 또한, 미결정 반도체막의 퇴적은 평행 평판형의 플라즈마 CVD 장치를 사용하여 행하고, 상부 전극 온도를 200℃, 하부 전극 온도를 300℃로 하고, 상부 전극과 하부 전극의 간격을 7mm로 하였다.
또한, 시료 E의 처리실에는 상기와 같은 방법으로 처리실을 세정하고, 처리실의 내벽에 보호막을 형성하였다.
다음에, 미결정 반도체막(403) 위에 두께 175nm의 반도체막(404)을 형성하였다. 반도체막(404)은 플라즈마 CVD법에 의하여 형성하였다. 반도체막(404)의 퇴적은, 실시예 1에 나타내는 반도체막(111)과 같은 조건으로 행하였다.
또한, 반도체막(404)은 도 2a에 도시하는 바와 같이, 질소를 갖는 미결정 반도체 영역(133e)과, 그 위에 형성되는 비정질 반도체 영역(133b)이 적층된다. 따라서, 반도체막(404)에 있어서 미결정 반도체막(403) 측에는 미결정 반도체 영역이 형성된다.
또한, 시료 E의 처리실에는 상술한 바와 같은 방법으로 처리실을 세정하고, 처리실의 내벽에 보호막을 형성하였다.
반도체막(404) 위에 두께 50nm의 불순물 반도체막(405)을 형성하였다. 불순물 반도체막(405)은, 플라즈마 CVD법에 의하여 형성하였다. 불순물 반도체막(405)으로서는, 인이 첨가된 비정질 실리콘막을 형성하였다. 불순물 반도체막(405)의 퇴적은 실시예 1에 나타내는 불순물 반도체막(113)과 같은 조건으로 행하였다.
또한, 시료 E의 처리실에는 상술한 바와 같은 방법으로 처리실을 세정하고, 처리실의 내벽에 보호막을 형성하였다.
상술한 공정에 의하여 절연막(401), 미결정 반도체막(403), 반도체막(404), 불순물 반도체막(405)의 순서로 적층된 구조로 되는 시료 D 및 시료 E를 제작하였다.
다음에, 제작한 시료 D 및 시료 E에 대하여 SIMS 프로파일을 측정한 결과를 도 15 및 도 16을 사용하여 설명한다.
도 15는 시료 D를 SIMS로 측정하였을 때의 깊이 방향에 있어서의 수소, 질소, 산소, 탄소, 및 불소의 분포를 도시하는 농도 프로파일 및 실리콘의 2차 이온 강도를 나타내고, 도 16은 시료 E를 SIMS로 측정하였을 때의 깊이 방향에 있어서의 수소, 질소, 산소, 탄소, 및 불소의 분포를 도시하는 농도 프로파일 및 실리콘의 2차 이온 강도를 나타낸다.
여기서는, SIMS의 측정에 4중극형 2차 이온 질량 분석 장치(ULVAC-PHI, Incorporated 제조; PHI ADEPT1010)를 사용하였다. 또한, 가속 전압 3kV의 Cs-를 1차 이온으로서 조사하였다. 또한, 1차 이온의 조사 표면을 불순물 반도체막(405) 측으로 하였다.
가로 축은 불순물 반도체막(405)의 표면을 기준으로 하는 깊이를 나타낸다. 또한, 왼쪽의 세로 축은 수소, 질소, 산소, 탄소, 및 불소의 농도를 나타내고, 오른쪽의 세로 축에는 실리콘의 2차 이온 강도를 나타낸다. 또한, 절연막(401) 및 미결정 반도체막(403)의 계면에 있어서는 정확한 농도가 나타나지 않는다.
시료 D에 있어서, 미결정 반도체막(403)에 있어서의 질소 농도의 프로파일은, 6×1019atoms/cm3 정도의 농도이며, 반도체막(404)과의 계면을 향하여 농도가 상승한다.
한편, 시료 E에 있어서, 미결정 반도체막(403)에 있어서의 질소 농도의 프로파일은, 1×1019atoms/cm3 정도의 농도이며, 반도체막(404)과의 계면을 향하여 농도가 상승한다.
또한, 시료 D에 있어서는, 미결정 반도체막(403) 및 반도체막(404)의 계면, 시료 E에 있어서는 반도체막(404)에 있어서, 질소 농도 프로파일에서 피크 농도를 갖는다. 이 이유는, 반도체막(404)에 있어서 퇴적 초기에 형성되는 미결정 반도체 영역에 있어서 질소 농도가 높기 때문이다.
시료 D와 시료 E를 비교하면, 시료 D보다 시료 E가 미결정 반도체막(403)의 질소 농도가 낮다.
따라서, 각 성막 공정에 있어서, 처리실을 세정하고, 처리실의 내벽에 보호막을 형성함으로써 미결정 반도체막(403)의 질소 농도, 특히 절연막(401)과의 계면 측에 있어서의 미결정 반도체막(403)의 질소 농도를 저감시킬 수 있음을 알 수 있었다.
(실시예 3)
본 실시예에서는, 질소를 포함하는 미결정 반도체막에 포함되는 결함에 대하여 ESR(Electron Spin Resonance: 전자 스핀 공명)법을 사용하여 평가하였다.
우선, 미결정 반도체막의 형성 조건에 대하여 설명한다.
시료 F 내지 시료 H로서, 석영 기판 위에 두께 150nm의 미결정 반도체막을 형성하였다.
시료 F의 미결정 반도체막은, 플라즈마 CVD 장치의 처리실 내에 질화실리콘막을 형성한 후, 보호막으로서 미결정 실리콘막을 형성하였다. 다음에, 처리실 내에 석영 기판을 반송한 후, 석영 기판 위에 미결정 반도체막을 형성하였다.
석영 기판 위에 형성한 미결정 반도체막은, 두께 5nm의 미결정 실리콘으로 형성되는 종 결정을 형성한 후, 두께 145nm의 미결정 실리콘막을 형성하였다.
종 결정의 퇴적은 실란의 유량을 3sccm, 수소의 유량을 750sccm, 아르곤의 유량을 750sccm으로 하여 원료 가스를 도입하고, 처리실 내의 압력을 532Pa, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 125W로 하여 플라즈마 방전을 행하였다. 또한, 종 결정의 퇴적은 평행 평판형의 플라즈마 CVD 장치를 사용하여 행하고, 상부 전극 온도를 200℃, 하부 전극 온도를 300℃로 하고, 상부 전극과 하부 전극의 간격을 15mm로 하였다.
미결정 실리콘막의 퇴적은 실란의 유량을 1sccm, 수소의 유량을 1500sccm으로 하여 원료 가스를 도입하고, 처리실 내의 압력을 5000Pa, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 950W로 하여 플라즈마 방전을 행하였다. 또한, 미결정 실리콘막의 퇴적은 평행 평판형의 플라즈마 CVD 장치를 사용하여 행하고, 상부 전극 온도를 200℃, 하부 전극 온도를 300℃로 하고, 상부 전극과 하부 전극의 간격을 15mm로 하였다.
시료 G의 미결정 반도체막은, 플라즈마 CVD 장치의 처리실 내에 보호막으로서 비정질 실리콘막을 형성한 후, 미결정 실리콘막을 형성하였다. 다음에, 처리실 내에 석영 기판을 반송한 후, 석영 기판 위에 미결정 반도체막을 형성하였다.
석영 기판 위에 형성한 미결정 반도체막은 시료 F와 마찬가지이며, 두께 5nm의 미결정 실리콘으로 형성되는 종 결정을 형성한 후, 두께 145nm의 미결정 실리콘막을 형성하였다. 또한, 성막 조건은 시료 F와 같은 조건을 사용하였다.
시료 H의 미결정 반도체막은, 플라즈마 CVD 장치의 처리실 내에 질화실리콘막을 형성하였다. 다음에, 처리실 내에 석영 기판을 반송한 후, 석영 기판 위에 미결정 반도체막을 형성하였다.
질화실리콘막의 퇴적은 실시예 1에 나타내는 게이트 절연막(105)에 사용한 질화실리콘막과 같은 조건으로 행하였다.
석영 기판 위에 형성한 미결정 반도체막은 시료 F와 마찬가지이며, 5nm의 미결정 실리콘으로 형성되는 종 결정을 형성한 후, 145nm의 미결정 실리콘막을 형성하였다. 또한, 성막 조건은 시료 F와 같은 조건을 사용하였다.
다음에, 시료 F 내지 시료 H를 각각 20mm×3mm의 크기가 되도록 분단하고, 시료를 3개 겹친 상태로 ESR법 분석을 행하였다. ESR법 분석에는 E500 CW-EPR 스펙트로미터(Bruker BioSpin K.K. 제조)를 사용하였다.
시료 F 내지 시료 H의 측정 결과를 도 17a 및 도 17b에 도시한다. 곡선(501)은 시료 F의 1차 미분 곡선을 나타내고, 곡선(502)은 시료 G의 1차 미분 곡선을 나타내고, 곡선(503)은 시료 H의 1차 미분 곡선을 나타낸다. 또한, 1차 미분 곡선의 2개의 피크점의 중점에 대한 가로 축이 흡수의 중심(공명자장)이다. 또한, ESR 분석의 마이크로파 전력을 0.5mW, Modulation Amplitude를 5G, Conversion Time를 800msec, 스캔 횟수를 2회, 측정 온도를 10K로 하고, 시료에 자계를 가하면서, 시료에 주파수 9.456GHz의 μ파를 조사하여 측정을 행하였다. 또한, g값은 시료에 조사하는 μ파의 에너지와 시료에 공급하는 자장의 크기에 의존한다.
도 17a에 도시하는 바와 같이, 곡선(501) 내지 곡선(503)에 있어서, g값이 1.9965인 신호를 얻을 수 있었다. 또한, g값이 2.0055인 Pb 센터의 신호를 얻을 수 있었다. Pb 센터의 신호는 실리콘의 결함을 나타내는 신호이다. 곡선(502), 곡선(501), 및 곡선(503)의 순서로 g값이 1.9965인 신호의 강도가 증가하였다. 즉, 처리실 내에 질화실리콘막이 형성된 상태로 형성된 미결정 실리콘막(시료 H)과 비교하여 질화실리콘막의 표면에 보호막으로서 미결정 실리콘막이 형성된 상태로 형성된 미결정 실리콘막(시료 F)이 g값이 1.9965인 신호의 강도가 낮다. 또한, 처리실 내에 질화실리콘막이 형성되지 않고, 보호막으로서 비정질 실리콘막 및 미결정 실리콘막이 형성된 상태로 형성된 미결정 실리콘막(시료 G)은 시료 F보다 g값이 1.9965인 신호 강도가 낮다.
여기서, 시료 F 내지 시료 H의 g값이 1.9965인 스핀량을 도 17a에 도시하는 각 곡선의 적분값으로부터 구한 결과를 도 17b에 도시한다. 시료 F 및 시료 G의 스핀량은 적지만, 시료 H의 스핀량이 많은 것을 알 수 있다.
신호 강도 및 스핀량은 미결정 실리콘막 중의 부대(不對) 전자의 양에 상당한다. 따라서, 질화실리콘막이 노출되지 않는 처리실 내에서 미결정 실리콘막을 형성함으로써, 또한 처리실 내에 질화실리콘막이 형성되지 않는 상태로 미결정 실리콘막을 형성함으로써 미결정 실리콘막 중의 부대 전자, 대표적으로는 라디칼이나 결함을 저감시킬 수 있음을 알 수 있다.
다음에, 게이트 BT 시험 전후에 있어서의 부대 전자의 양에 대하여 도 18a 및 도 18b를 사용하여 설명한다.
우선, 시료의 제작 조건에 대하여 설명한다.
시료 I로서, 석영 기판 위에 제 1 전극으로서 두께 50nm의 2% 내지 20%의 산화실리콘을 혼합한 인듐주석산화물을 형성하고, 제 1 전극 위에 두께 300nm의 질화실리콘막을 형성하였다. 다음에, 질화실리콘막을 일산화이질소 분위기에서 발생시킨 플라즈마에 노출시켰다. 다음에, 두께 30nm의 미결정 반도체막을 형성하였다. 다음에, 미결정 반도체막 위에 제 2 전극으로서 2% 내지 20%의 산화실리콘을 혼합한 인듐주석산화물을 형성하였다. 이 후, 질화실리콘막, 미결정 반도체막, 및 제 2 전극의 단부를 에칭하여 제 1 전극을 노출시켰다.
질화실리콘막의 퇴적은, 실란의 유량을 40sccm, 수소의 유량을 550sccm, 암모니아의 유량을 1400sccm, 질소의 유량을 500sccm으로 하여 원료 가스를 도입하고, 처리실 내의 압력을 100Pa, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 200W로 하여 플라즈마 방전을 행하였다. 또한, 질화실리콘막의 퇴적은 평행 평판형의 플라즈마 CVD 장치를 사용하여 행하고, 상부 전극 온도를 290℃, 하부 전극 온도를 250℃로 하고, 상부 전극과 하부 전극의 간격을 38mm로 하였다.
질화실리콘막을 일산화이질소 분위기에서 발생시킨 플라즈마에 노출하는 조건은, 일산화이질소의 유량을 400sccm으로 하여 처리실 내에 도입하고, 처리실 내의 압력을 60Pa로 하고, RF 전원 주파수를 13.56MHz로 하고, RF 전원의 전력을 300W로 하여 3분간의 플라즈마 방전을 행하였다. 또한, 상기 플라즈마 처리는, 평행 평판형의 플라즈마 처리 장치를 사용하여 행하고, 상부 전극 온도를 290℃, 하부 전극 온도를 250℃로 하고, 상부 전극과 하부 전극의 간격을 30mm로 하였다.
질화실리콘막 위에 형성한 미결정 반도체막은, 두께 5nm의 미결정 실리콘으로 형성되는 종 결정을 형성한 후, 두께 25nm의 미결정 실리콘막을 형성하였다.
종 결정의 퇴적은 실란의 유량을 4sccm, 수소의 유량을 750sccm, 아르곤의 유량을 750sccm으로 하여 원료 가스를 도입하고, 처리실 내의 압력을 532Pa, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 150W로 하여 플라즈마 방전을 행하였다. 또한, 종 결정의 퇴적은 평행 평판형의 플라즈마 CVD 장치를 사용하여 행하고, 상부 전극 온도를 290℃, 하부 전극 온도를 250℃로 하고, 상부 전극과 하부 전극의 간격을 15mm로 하였다.
미결정 실리콘막의 퇴적은 실란의 유량을 1.8sccm, 수소의 유량을 750sccm, 아르곤의 유량을 750sccm으로 하여 원료 가스를 도입하고, 처리실 내의 압력을 5000Pa, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 125W로 하여 플라즈마 방전을 행하였다. 또한, 미결정 실리콘막의 퇴적은 평행 평판형의 플라즈마 CVD 장치를 사용하여 행하고, 상부 전극 온도를 290℃, 하부 전극 온도를 250℃로 하고, 상부 전극과 하부 전극의 간격을 15mm로 하였다.
시료 I에 -게이트 BT 시험을 행한 시료를, 시료 J로 한다. -게이트 BT 시험으로서는, 기판 온도를 85℃로 가열한 상태로 제 1 전극 및 제 2 전극에 -18.4V의 전압을 48시간 인가하였다.
시료 J에 85℃에서 48시간 가열하고, 미결정 실리콘막 중의 결함을 저감한 시료를, 시료 K로 한다.
다음에, 시료 I 내지 시료 K를 각각 20mm×3.3mm의 크기가 되도록 분단하고, 시료를 2개 겹친 상태로 ESR법 분석을 행하였다. 측정 장치, 측정 조건은 시료 F 내지 시료 H와 마찬가지다.
시료 I 내지 시료 K의 측정 결과를 도 18a 및 도 18b에 도시한다. 곡선(504)은 시료 I의 1차 미분 곡선을 나타내고, 곡선(505)은 시료 J의 1차 미분 곡선을 나타내고, 곡선(506)은 시료 K의 1차 미분 곡선을 나타낸다. 곡선(504) 내지 곡선(506)은 질화실리콘막의 부대 전자를 측정한 1차 미분 곡선을 백 그라운드로 하여 뺀 결과 얻어진 곡선이다. 또한, 제 1 전극, 질화실리콘막, 및 제 2 전극을 포함하는 시료에 대하여 -게이트 BT 시험을 행하였지만, ESR 신호의 변동을 확인할 수 없었다.
도 18a에 도시하는 바와 같이, 곡선(504) 내지 곡선(506)에 있어서, g값이 1.9965인 신호를 얻을 수 있었다. 또한, 곡선(504)보다 곡선(505)이 g값이 1.9965인 신호 강도가 높기 때문에, 시료 J에서는 -게이트 BT 시험에 의하여 부대 전자가 증가한 것을 알 수 있다. 또한, 곡선(505)과 비교하여 곡선(506)의 g값이 1.9965인 신호 강도가 낮기 때문에, 시료 K에서는 85℃에서 48시간 가열함으로써, 부대 전자가 감소한 것을 알 수 있다.
여기서, 시료 I 내지 시료 K에 있어서, g값이 1.9965인 스핀량을 도 18a에 도시하는 각 곡선의 적분값으로부터 구한 결과를 도 18b에 도시한다. 시료 I와 비교하여 시료 J의 스핀량이 증가되고, 시료 J와 비교하여 시료 K의 스핀량이 감소되는 것을 알 수 있다.
또한, g값은, 부대 전자의 전자 궤도의 상태를 반영한다. 도 17a 내지 도 18b의 곡선(501) 내지 곡선(506) 각각이, g값이 1.9965인 신호를 갖기 때문에, 시료 F 내지 시료 H에 포함되는 부대 전자와, -게이트 BT 시험에 의하여 발생하는 부대 전자가 동일하다고 추측된다.
다음에, 미결정 실리콘막의 ESR 측정으로 관측된 ESR 스펙트럼에 있어서, g값이 1.9965 부근에 귀속되는 결합 결함을 양자 화학 계산에 의하여 검증하였다.
g값이 1.9965 부근인 ESR 신호는, 질소가 미결정 실리콘에 혼입할 가능성이 있는 성막 조건에 있어서 관측된다. 본 실시예에서는, 결합 결함에 질소가 관계하는 것에 착안하여 실리콘 원자와 질소 원자로 구성되고, 결합 결함을 포함하는 클러스터 모델을 제작하였다. 또한, 결합 결함은 1개소만을 남기고, 그 이외는 수소 원자에 의하여 종단하였다. 계산에서는, 구조 최적화를 실시한 후, 계속하여 GIAO(Gauge-Independent Atomic Orbital)법을 사용하여 g값을 산출하였다.
구조 최적화 계산에서는, Gauss 기저를 사용한 밀도 범함수법(DFT)을 사용하였다. DFT에서는, 상호 작용을 전자 밀도로 표현된 1전자 포텐셜의 범함수(함수의 함수의 의미)에 의하여 근사(近似)하고 있기 때문에, 계산을 고속으로 할 수 있다. 여기서는, 혼합 범함수인 B3LYP를 사용하여, 교환과 상관 에너지에 관련되는 각 파라미터의 무게를 규정하였다. 또한, 기저 함수로서 6-311G(각각의 원자가 궤도에 3개의 단축 함수를 사용한 triple split valence 기저계의 기저 함수)를 모든 원자에 적용하였다. 상술한 기저 함수에 의하여, 예를 들어 수소 원자이면, 1s 내지 3s의 궤도가 고려되고, 또한, 질소 원자이면, 1s 내지 4s, 2p 내지 4p의 궤도가 고려된다. 또한, 계산 정밀도를 향상시키기 위하여, 분극 기저계(分極基底系)로서, 수소 원자에는 p 함수를, 수소 원자 이외에는 d 함수를 가하였다.
g값의 계산에는, 분자 자기 차폐 상수(magnetic shield constant of a molecule)를 산출하는 방법으로서, GIAO(Gauge-Independent Atomic Orbital)법을 사용하였다. GIAO법에 있어서의 전자 상태 계산에는 하트리 폭(Hartree-Fock; HF)법을 사용하여 기저 함수에는 구조 최적화 계산과 동일한 조건을 적용하였다.
또한, 양자 화학 계산 프로그램으로서는, Gaussian 09를 사용하였다. 계산은 하이 퍼포먼스 컴퓨터 Altix4700(SGI 제조)을 사용하여 행하였다.
계산에 사용한 클러스터 모델 중에서 g값이 1.9965가 되도록 영향을 줄 가능성이 높은 결합 결함의 모식도를 도 19a 내지 도 19f에 도시한다. 도 19a 및 도 19b는 구조 A의 결합 결함의 모식도를 도시하고, 도 19c 및 도 19d는 구조 B의 결합 결함의 모식도를 도시하고, 도 19e 및 도 19f는 구조 C의 결합 결함의 모식도를 도시한다. 구조 A는 2중 결합의 질소의 한쪽에 결함을 갖는다. 또한, 2중 결합의 질소의 다른 쪽에 실릴기가 결합한다. 구조 B는 2중 결합의 질소의 한쪽에 결합하는 실리콘에 결함을 갖는다. 또한, 결함을 갖는 실리콘에 2개의 실릴기가 결합한다. 또한, 2중 결합의 질소의 다른 쪽에 실릴기가 결합한다. 구조 C는 질소와 2중 결합하는 실리콘에 결함을 갖는다. 또한, 상기 실리콘에 실릴기가 결합한다. 또한, 2중 결합하는 질소에 실릴기가 결합한다.
또한, 그 구조로 산출된 g값의 평균값을 표 1에 나타낸다.
구조명 Ａ Ｂ Ｃ
g값 1.9977 2.0002 2.0004
또한, 구조 A에 있어서는, 2중 결합의 질소의 한쪽에 결함을 갖고, 또 2중 결합의 질소의 다른 쪽에 실리콘이 결합함으로써, g값이 표 1의 값이 된다. 또한, 구조 B에 있어서는, 2중 결합의 질소의 한쪽에 결합하는 실리콘에 결함을 가짐으로써, g값이 표 1의 값이 된다. 또한, 구조 C에 있어서는, 질소와 2중 결합하는 실리콘에 결함을 가짐으로써, g값이 표 1의 값이 된다.
계산 결과를 보면, 질소 원자끼리의 결합이나 실리콘 원자와 질소 원자의 결합이 2중 결합으로 이루어지는 구조의 결합 결함은 g값을 1.9965에 가까운 경향이 있는 것을 알 수 있었다.
따라서, 처리실에 질소 원자를 포함하는 분위기 중에서 미결정 실리콘막을 형성하는 경우, 조건에 따라서는 원자간에 2중 결합이 형성되고, 그 구조가 결합 결함을 가지면, g값이 1.9965의 ESR 신호가 관측되는 가능성이 있는 것이 시사(示唆) 된다.
게이트 BT 시험에 의하여 2중 결합인 질소, 또는 2중 결합의 질소에 결합하는 실리콘으로부터 수소가 탈리하기 쉽고, 상기 탈리에 의하여 부대 전자가 형성된다. 상기 부대 전자가 박막 트랜지스터의 신뢰성 저감의 원인이라고 생각할 수 있다. 따라서, 미결정 실리콘막 중의 질소 농도를 저감시킴으로써, 박막 트랜지스터의 신뢰성을 높일 수 있다.
100a: 실선 100b: 파선
100c: 실선 101: 기판
103: 게이트 전극 105: 게이트 절연막
105a: 산화 절연막 107: 종 결정
108: 미결정 반도체막 109: 미결정 반도체막
111: 반도체막 111a: 미결정 반도체 영역
111b: 비정질 반도체 영역 111b: 비정질 반도체 영역
113: 불순물 반도체막 115: 마스크
115a: 마스크 117: 반도체 적층체
117a: 미결정 반도체 영역 117b: 비정질 반도체 영역
121: 불순물 반도체막 123: 플라즈마
125: 절연 영역 127: 도전막
129a: 배선 129b: 배선
131a: 불순물 반도체막 131b: 불순물 반도체막
133: 반도체 적층체 133a: 미결정 반도체 영역
133b: 비정질 반도체 영역 133c: 반도체 혼상 입자
133d: 미결정 반도체 영역 133e: 미결정 반도체 영역
133g: 미결정 반도체 영역 137: 절연막
137a: 산화 절연막 139: 백 게이트 전극
150: 개구부 177a: 미결정 반도체 영역
177b: 비정질 반도체 영역 251: 로드 록 실
253: 반송실 255: 처리실
257a: 게이트 밸브 257b: 게이트 밸브
257c: 게이트 밸브 265: 처리실
267: 처리실 302: 곡선
304: 곡선 306: 곡선
308: 곡선 312: 곡선
314: 곡선 316: 곡선
318: 접선 401: 절연막
403: 미결정 반도체막 404: 반도체막
405: 불순물 반도체막 501: 곡선
502: 곡선 503: 곡선
504: 곡선 505: 곡선
506: 곡선

Claims (24)

  1. 게이트 전극과;
    상기 게이트 전극에 접하는 게이트 절연막과;
    상기 게이트 절연막 위의 반도체막과;
    상기 반도체막 위의 한 쌍의 불순물 반도체막과;
    상기 한 쌍의 불순물 반도체막 위의 배선과;
    상기 게이트 절연막, 상기 반도체막, 상기 한 쌍의 불순물 반도체막, 및 상기 배선 위의 절연막을 포함하고,
    상기 반도체막은 게이트 절연막 측에 형성되는 미결정 반도체 영역과 상기 미결정 반도체 영역의 일부에 접하는 한 쌍의 비정질 반도체 영역을 포함하고,
    상기 미결정 반도체 영역에 있어서, 상기 게이트 절연막과의 계면에 있어서의 질소 농도와 상기 절연막과의 계면에 있어서의 질소 농도는, 상기 한 쌍의 비정질 반도체 영역과의 계면에 있어서의 질소 농도보다 낮은, 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 미결정 반도체 영역에 있어서의 상기 게이트 절연막 측의 질소 농도는 검출 하한 이상 1×1019atoms/cm3 이하인, 박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 미결정 반도체 영역에 있어서의 한 쌍의 비정질 반도체 영역의 질소 농도는 1×1020atoms/cm3 이상 1×1021atoms/cm3 이하인, 박막 트랜지스터.
  4. 제 1 항에 있어서,
    상기 절연막 위에 형성되고 상기 배선과 중첩하지 않고, 또 상기 미결정 반도체 영역 중의 일 영역과 중첩하는 백 게이트 전극을 더 포함하는, 박막 트랜지스터.
  5. 제 1 항에 있어서,
    상기 미결정 반도체 영역은 상기 한 쌍의 비정질 반도체 영역과의 계면에 있어서 예각(銳角)을 갖는 볼록부를 구비하는, 박막 트랜지스터.
  6. 제 1 항에 있어서,
    상기 절연막과 상기 미결정 반도체 영역 사이의 계면은 평탄한, 박막 트랜지스터.
  7. 제 1 항에 있어서,
    상기 게이트 절연막은 질화 절연막과 산화 절연막의 적층 구조를 포함하고,
    상기 산화 절연막은 미결정 반도체 영역 측 위에 형성되는, 박막 트랜지스터.
  8. 제 1 항에 있어서,
    상기 절연막은 질화 절연막과 산화 절연막의 적층 구조를 포함하고,
    상기 산화 절연막은 미결정 반도체 영역 측 위에 형성되는, 박막 트랜지스터.
  9. 게이트 전극과;
    상기 게이트 전극에 접하는 게이트 절연막과;
    상기 게이트 절연막 위의 반도체막과;
    상기 반도체막 위의 한 쌍의 불순물 반도체막과;
    상기 한 쌍의 불순물 반도체막 위의 배선과;
    상기 게이트 절연막, 상기 반도체막, 상기 한 쌍의 불순물 반도체막, 및 상기 배선 위의 절연막을 포함하고,
    상기 반도체막은 게이트 절연막 측에 형성되는 미결정 반도체 영역과 상기 미결정 반도체 영역의 일부에 접하는 한 쌍의 비정질 반도체 영역을 포함하고,
    상기 한 쌍의 비정질 반도체 영역과 접하는 미결정 반도체 영역에 있어서, 2차 이온 질량 분석법의 질소 농도 프로파일은 비정질 반도체 영역 측에서 피크 농도를 갖고,
    상기 절연막과 접하는 미결정 반도체 영역에 있어서, 2차 이온 질량 분석법의 질소 농도 프로파일은 피크 농도를 갖지 않는, 박막 트랜지스터.
  10. 제 9 항에 있어서,
    상기 미결정 반도체 영역에 있어서의 상기 게이트 절연막 측의 질소 농도는 검출 하한 이상 1×1019atoms/cm3 이하인, 박막 트랜지스터.
  11. 제 9 항에 있어서,
    상기 미결정 반도체 영역에 있어서의 한 쌍의 비정질 반도체 영역의 질소 농도는 1×1020atoms/cm3 이상 1×1021atoms/cm3 이하인, 박막 트랜지스터.
  12. 제 9 항에 있어서,
    상기 절연막 위에 형성되고, 상기 배선과 중첩하지 않고, 또 상기 미결정 반도체 영역 중의 일 영역과 중첩하는 백 게이트 전극을 더 포함하는, 박막 트랜지스터.
  13. 제 9 항에 있어서,
    상기 미결정 반도체 영역은 상기 한 쌍의 비정질 반도체 영역과의 계면에 있어서 예각(銳角)을 갖는 볼록부를 구비하는, 박막 트랜지스터.
  14. 제 9 항에 있어서,
    상기 절연막과 상기 미결정 반도체 영역 사이의 계면은 평탄한, 박막 트랜지스터.
  15. 제 9 항에 있어서,
    상기 게이트 절연막은 질화 절연막과 산화 절연막의 적층 구조를 포함하고,
    상기 산화 절연막은 미결정 반도체 영역 측 위에 형성되는, 박막 트랜지스터.
  16. 제 9 항에 있어서,
    상기 절연막은 질화 절연막과 산화 절연막의 적층 구조를 포함하고,
    상기 산화 절연막은 미결정 반도체 영역 측 위에 형성되는, 박막 트랜지스터.
  17. 게이트 전극과;
    상기 게이트 전극에 접하는 게이트 절연막과;
    상기 게이트 절연막 위의 반도체막과;
    상기 반도체막 위의 한 쌍의 불순물 반도체막과;
    상기 한 쌍의 불순물 반도체막 위의 배선과;
    상기 게이트 절연막, 상기 반도체막, 상기 한 쌍의 불순물 반도체막, 및 상기 배선 위의 절연막을 포함하고,
    상기 반도체막은 게이트 절연막 측에 형성되는 미결정 반도체 영역과 상기 미결정 반도체 영역의 일부에 접하는 한 쌍의 비정질 반도체 영역을 포함하고,
    상기 한 쌍의 비정질 반도체 영역과 접하는 미결정 반도체 영역에 있어서, 2차 이온 질량 분석법의 질소 농도 프로파일은 상기 게이트 절연막 측으로부터 비정질 반도체 영역 측을 향하여 상승하고, 상기 미결정 반도체 영역의 일부 및 상기 한 쌍의 비정질 반도체 영역에서 최대값을 갖고,
    상기 절연막과 접하는 상기 미결정 반도체 영역에 있어서, 2차 이온 질량 분석법의 질소 농도 프로파일은 피크 농도를 갖지 않는, 박막 트랜지스터.
  18. 제 17 항에 있어서,
    상기 미결정 반도체 영역에 있어서의 상기 게이트 절연막 측의 질소 농도는 검출 하한 이상 1×1019atoms/cm3 이하인, 박막 트랜지스터.
  19. 제 17 항에 있어서,
    상기 미결정 반도체 영역에 있어서의 한 쌍의 비정질 반도체 영역의 질소 농도는 1×1020atoms/cm3 이상 1×1021atoms/cm3 이하인, 박막 트랜지스터.
  20. 제 17 항에 있어서,
    상기 절연막 위에 형성되고, 상기 배선과 중첩하지 않고, 또 상기 미결정 반도체 영역 중의 일 영역과 중첩하는 백 게이트 전극을 더 포함하는, 박막 트랜지스터.
  21. 제 17 항에 있어서,
    상기 미결정 반도체 영역은 상기 한 쌍의 비정질 반도체 영역과의 계면에 있어서 예각(銳角)을 갖는 볼록부를 구비하는, 박막 트랜지스터.
  22. 제 17 항에 있어서,
    상기 절연막과 상기 미결정 반도체 영역 사이의 계면은 평탄한, 박막 트랜지스터.
  23. 제 17 항에 있어서,
    상기 게이트 절연막은 질화 절연막과 산화 절연막의 적층 구조를 포함하고,
    상기 산화 절연막은 미결정 반도체 영역 측 위에 형성되는, 박막 트랜지스터.
  24. 제 17 항에 있어서,
    상기 절연막은 질화 절연막과 산화 절연막의 적층 구조를 포함하고,
    상기 산화 절연막은 미결정 반도체 영역 측 위에 형성되는, 박막 트랜지스터.
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