KR20110076788A - 박막 트랜지스터 - Google Patents

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KR20110076788A
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oxide
semiconductor
layer
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KR1020100134214A
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히데카쥬 미야이리
신야 사사가와
모토무 구라타
아사미 다도코로
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 전기 특성이 양호한 박막 트랜지스터를 생산성 좋게 제작하는 방법을 제공한다.
게이트 전극을 덮는 게이트 절연층과, 게이트 절연층에 접하고, 또 요철 형상의 미결정 반도체 영역 및 비정질 반도체 영역을 갖는 반도체층과, 반도체층의 일부에 접하고, 불순물 반도체층과, 불순물 반도체층에 접하는 배선과, 미결정 반도체 영역 및 배선 사이에 형성되는 제 1 산화물 영역과, 비정질 반도체 영역 및 배선 사이에 형성되는 제 2 산화물 영역을 갖고, 에너지 분산형 X선 분광법에 있어서 측정되는, 배선을 구성하는 원소의 프로파일 및 반도체층을 구성하는 원소의 프로파일의 교점으로부터 반도체층 측에 있어서, 제 1 산화물 영역에 있어서의 산소 프로파일의 최대 기울기 접선(m1) 및 제 2 산화물 영역에 있어서의 산소 프로파일의 최대 기울기 접선(m2)은, 1<m1/m2<10인 박막 트랜지스터이다.

Description

박막 트랜지스터{THIN FILM TRANSISTOR}
본 발명은 박막 트랜지스터 및 그 제작 방법, 및 상기 박막 트랜지스터를 사용한 표시 장치에 관한 것이다.
전계 효과 트랜지스터의 일종으로서, 절연 표면을 갖는 기판 위에 형성된 반도체층을 사용하여 채널 영역을 형성하는 박막 트랜지스터가 알려져 있다. 박막 트랜지스터에 사용되는 반도체층으로서, 비정질 실리콘, 미결정 실리콘 및 다결정 실리콘을 사용하는 기술이 개시되어 있다(특허 문헌 1 내지 특허 문헌 5 참조). 박막 트랜지스터의 대표적인 응용 예는, 액정 텔레비전 장치이며, 표시 화면을 구성하는 각 화소의 스위칭 트랜지스터로서 실용화되어 있다.
특개2001-053283호 공보 특개평5-129608호 공보 특개2005-049832호 공보 특개평7-131030호 공보 특개2005-191546호 공보
밴드 갭(band gap)이 넓은 비정질 실리콘층을 사용하여 채널이 형성되는 박막 트랜지스터는, 배선 및 비정질 실리콘층 측부에 전계가 인가된 경우에, 비정질 실리콘층의 측벽으로부터 배선에 캐리어가 주입되지 않아 오프(off) 전류는 높아지지 않는다. 그렇지만, 전계 효과 이동도 및 온(on) 전류가 낮다는 문제가 있다.
한편, 밴드 갭이 좁은 미결정 실리콘층을 사용하여 채널이 형성되는 박막 트랜지스터는, 비정질 실리콘층으로 채널이 형성되는 박막 트랜지스터와 비교하여 전계 효과 이동도는 향상되지만, 배선 및 미결정 실리콘층 측부에 전계가 인가된 경우에, 상기 영역에 있어서의 장벽 포텐셜(potential)이 낮아지고, 미결정 실리콘층으로부터 배선에 캐리어가 주입되어 오프 전류가 높아져 버린다. 결과적으로, 충분한 스위칭 특성을 얻을 수 없다는 문제가 있다.
또한, 미결정 실리콘층 측부 및 배선의 계면에 전계가 인가되지 않는 구조로서, 게이트 전극의 단부의 외측에, 미결정 실리콘층 측부 및 배선의 계면이 배치되는 구조로 할 수 있다. 이와 같은 구조로 하면, 평면 형상에 있어서 게이트 전극의 외측에서 미결정 실리콘층이 튀어나오기 때문에, 미결정 실리콘층 측부 및 배선의 계면에 전계가 인가되지 않고, 미결정 실리콘층으로부터 배선에 대한 캐리어의 주입은 발생되지 않지만, 기판 측으로부터의 광, 대표적으로는 백 라이트를 미결정 실리콘층이 흡수함으로써 광 전류가 발생되어 버린다. 결과적으로, 실제로 사용하는 환경하에 있어서 오프 전류는 높아지므로 오프 전류를 저감할 수 없다.
한편, 다결정 실리콘층이 채널 형성 영역이 되는 박막 트랜지스터는, 상기 2종류의 박막 트랜지스터보다 전계 효과 이동도가 각별히 높고, 높은 온 전류를 얻을 수 있다는 특성을 갖는다. 이 박막 트랜지스터는 상술한 특성에 의하여, 화소에 형성되는 스위칭용의 트랜지스터로서 사용할 수 있고, 그것에 더하여, 고속 동작이 요구되는 드라이버 회로까지 구성할 수 있다.
그러나, 다결정 실리콘층을 사용하여 채널이 형성되는 박막 트랜지스터는, 비정질 실리콘층을 채널로서 사용하는 박막 트랜지스터를 형성하는 경우에 비하여, 반도체층의 결정화 공정이 필요하고, 제작 비용이 증대되는 것이 문제가 되고 있다. 예를 들어, 다결정 실리콘층의 제작을 위하여 필요한 레이저 어닐링 기술은, 레이저 빔의 조사 면적이 작아 대화면의 액정 패널을 효율 좋게 생산할 수 없다는 문제가 있다.
그런데, 표시 패널의 제작에 사용되는 유리 기판은, 제 3 세대(550mm×650mm), 제 3.5 세대(600mm×720mm, 또는 620mm×750mm), 제 4 세대(680mm×880mm 또는 730mm×920mm), 제 5 세대(1100mm×1300mm), 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm, 또는 2450mm×3050mm), 제 10 세대(2950mm×3400mm)로 해마다 대형화가 진행되고 있다. 유리 기판의 대형화는, 코스트 미니멈(cost minimum) 설계의 사상에 의거한다.
이것에 대하여, 제 10 세대(2950mm×3400mm)에 있어서의 대면적의 마더 유리 기판에, 고속 동작이 가능한 박막 트랜지스터를, 생산성 좋게 제작할 수 있는 기술은, 여전히 확립되어 있지 않으며, 그것이 바로 산업계의 문제가 되고 있다.
따라서, 본 발명의 일 형태는, 전기 특성이 양호한 박막 트랜지스터를 제공하는 것을 과제로 한다. 또한, 본 발명의 일 형태는, 전기 특성이 양호한 박막 트랜지스터를 생산성 좋게 제작하는 방법을 제공하는 것을 과제로 한다.
본 발명의 일 형태는, 게이트 전극을 덮는 게이트 절연층과, 게이트 절연층에 접하고, 또 요철(凹凸) 형상의 미결정 반도체 영역 및 비정질 반도체 영역을 갖는 반도체층과, 반도체층의 일부에 접하여 소스 영역 및 드레인 영역을 형성하는 불순물 반도체층과, 불순물 반도체층에 접하는 배선과, 미결정 반도체 영역 및 배선 사이에 형성되는 제 1 산화물 영역과, 비정질 반도체 영역 및 배선 사이에 형성되는 제 2 산화물 영역을 갖고, 에너지 분산형 X선 분광법(EDX; Energy Dispersive X-ray Spectroscopy)에 있어서 측정되는, 배선을 구성하는 원소의 프로파일 및 반도체층을 구성하는 원소의 프로파일의 교점으로부터 반도체층 측에 있어서, 제 1 산화물 영역에 있어서의 산소 프로파일의 최대 기울기 접선(m1) 및 제 2 산화물 영역에 있어서의 산소 프로파일의 최대 기울기 접선(m2)은, 1<m1/m2<10인 것을 요지로 하는 박막 트랜지스터이다. 또한, 반도체층은 게이트 전극보다 면적이 작고, 또 반도체층 모두가 게이트 전극과 중첩되어도 좋다.
또한, 본 발명의 일 형태는, 게이트 전극을 덮는 게이트 절연층과, 절연층과, 절연층에 접하는 백 게이트 전극과, 게이트 절연층 및 절연층 사이에 형성되는, 요철 형상의 미결정 반도체 영역 및 비정질 반도체 영역을 갖는 반도체층과, 반도체층 위에 형성되는 불순물 반도체층과, 불순물 반도체층에 접하는 배선과, 미결정 반도체 영역 및 배선 사이에 형성되는 제 1 산화물 영역과, 비정질 반도체 영역 및 배선 사이에 형성되는 제 2 산화물 영역을 갖고, 에너지 분산형 X선 분광법으로 측정되는, 배선을 구성하는 원소의 프로파일 및 반도체층을 구성하는 원소의 프로파일의 교점으로부터 반도체층 측에 있어서, 제 1 산화물 영역에 있어서의 산소 프로파일의 최대 기울기 접선(m1) 및 제 2 산화물 영역에 있어서의 산소 프로파일의 최대 기울기 접선(m2)은, 1<m1/m2<10인 것을 요지로 하는 박막 트랜지스터이다. 또한, 반도체층은 게이트 전극보다 면적이 작고, 또 반도체층 모두가 게이트 전극과 중첩되어도 좋다.
에너지 분산형 X선 분광법으로 측정되는, 배선을 구성하는 원소의 프로파일 및 반도체층을 구성하는 원소의 프로파일의 교점으로부터 반도체층 측, 대표적으로는 10nm 이하의 범위에 있어서, 제 1 산화물 영역에 있어서의 산소 프로파일의 최대 기울기 접선(m1)에 대한 제 2 산화물 영역에 있어서의 산소 프로파일의 최대 기울기 접선(m2)의 비율은, 1<m1/m2<10이므로, 배선 및 미결정 반도체 영역 사이에 형성되는 제 1 산화물 영역은, 배선 및 비정질 반도체 영역 사이에 형성되는 제 2 산화물 영역과 비교하여, 에너지 분산형 X선 분광법으로 측정되는 산소의 검출량이 많다. 즉, 배선 및 미결정 반도체 영역 사이에 형성되는 제 1 산화물 영역은, 절연성이 높다. 그래서, 미결정 반도체 영역 및 배선 사이에 장벽을 형성할 수 있어 배선으로부터 미결정 반도체 영역에 캐리어가 주입되는 것을 저감할 수 있으므로, 박막 트랜지스터의 오프 전류를 저감할 수 있다.
또한, 반도체층을 구성하는 미결정 반도체 영역 및 비정질 반도체 영역에는 질소가 포함된다. 이 때의 질소 농도 프로파일의 피크 농도는, 1×1020atoms/cm3 이상 1×1021atoms/cm3 이하, 바람직하게는 2×1020atoms/cm3 이상 1×1021atoms/cm3 이하이다. 또한, 비정질 반도체 영역에 입경이 1nm 이상 10nm 이하의 반도체 결정립이 분산되어 있어도 좋다. 또한, 본 명세서에서는 특히 측정 방법이 기재되지 않는 경우에는, 농도는 SIMS(Secondary Ion Mass Spectrometry)에 의하여 측정된 값이다.
또한, 상기 미결정 반도체 영역 및 비정질 반도체 영역은 질소, NH기 또는 NH2기를 가져도 좋다. 인접하는 미결정립의 계면(즉, 입계), 및 미결정 반도체 영역과 비정질 반도체 영역의 계면에 있어서의 반도체 원자의 댕글링 본드(dangling bond)가 NH기로 가교되어, 결함 준위가 저감됨으로써 캐리어의 이동 통로가 형성된다. 또는, 댕글링 본드가 NH2기로 종단되어 결함 준위가 저감된다.
반도체층 및 배선 사이에 형성되는 장벽 영역은, 절연 영역 또는 비정질 영역이다. 절연 영역은, 반도체 질화물 또는 반도체 산화물이고, 반도체 질화물로서는 질화 실리콘, 질화산화 실리콘 등이 있고, 반도체 산화물로서는, 산화 실리콘, 산화질화 실리콘 등이 있다. 반도체층 및 배선 사이에 절연 영역을 형성함으로써, 절연 영역이 장벽이 되어 반도체층으로부터 배선에 홀이 주입되는 것을 저감할 수 있다.
또한, 장벽 영역의 비정질 영역은, 반도체층의 미결정 반도체 영역보다 밴드 갭이 넓은 비정질 영역이며, 대표적으로는 아모퍼스 실리콘, 아모퍼스 실리콘 게르마늄 또는 아모퍼스 게르마늄 등이 있다. 반도체층 및 배선 사이에 미결정 반도체 영역보다 밴드 갭이 넓은 비정질 영역을 형성함으로써, 비정질 영역이 장벽이 되어 반도체층으로부터 배선에 홀이 주입되는 것을 저감할 수 있다.
결과적으로, 박막 트랜지스터에 있어서, 소스 전극 또는 드레인 전극에 전압이 인가된 경우에, 게이트 절연층과 소스 영역 및 드레인 영역 사이의 저항을 저감할 수 있고, 박막 트랜지스터의 온 전류 및 전계 효과 이동도를 높일 수 있다. 또한, 상기 비정질 반도체 영역은, 결함이 적고, 가전자 대역의 밴드단에 있어서의 준위의 테일(아래쪽 부분)의 기울기가 급준한 질서성이 높은 반도체 영역이기 때문에, 밴드 갭이 넓어지고 터널 전류가 흐르기 어렵게 된다. 따라서, 비정질 반도체 영역을 백 채널 측에 형성함으로써, 박막 트랜지스터의 오프 전류를 저감할 수 있다. 또한, 반도체층 및 배선 사이에 장벽 영역인 산화물 영역을 형성함으로써, 밴드 갭이 좁은 미결정 반도체 영역으로부터 배선에 캐리어가 주입되는 것을 저감할 수 있어 오프 전류를 저감할 수 있다.
또한, "백 채널"이란, 반도체층에 있어서 소스 영역 및 드레인 영역과 중첩되지 않는 영역이고, 또 배선 및 반도체층을 덮는 절연층 측의 영역을 가리킨다.
또한, "온 전류"란, 박막 트랜지스터가 온 상태일 때, 소스 전극과 드레인 전극 사이에 흐르는 전류를 가리킨다.
또한, "오프 전류"란, 박막 트랜지스터가 오프 상태일 때, 소스 전극과 드레인 전극 사이에 흐르는 전류를 가리킨다.
상술한 바와 같이, 박막 트랜지스터의 오프 전류를 저감하여 온 전류 및 전계 효과 이동도를 향상시킬 수 있다. 또한, 오프 전류가 낮고, 온 전류 및 전계 효과 이동도가 높고, 온/오프비가 매우 양호한 박막 트랜지스터를 생산성 높게 제작할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시형태에 따른 박막 트랜지스터를 설명하는 단면도 및 프로파일.
도 2는 본 발명의 일 실시형태에 따른 박막 트랜지스터를 설명하는 단면도.
도 3은 본 발명의 일 실시형태에 따른 박막 트랜지스터를 설명하는 단면도.
도 4a 및 도 4b는 본 발명의 일 실시형태에 따른 박막 트랜지스터를 설명하는 단면도.
도 5a 내지 도 5c는 본 발명의 일 실시형태에 따른 박막 트랜지스터를 설명하는 상면도.
도 6a 및 도 6b는 본 발명의 일 실시형태에 따른 박막 트랜지스터를 설명하는 단면도.
도 7a 및 도 7b는 본 발명의 일 실시형태에 따른 박막 트랜지스터를 설명하는 단면도.
도 8은 본 발명의 일 실시형태에 따른 박막 트랜지스터를 설명하는 단면도.
도 9a 내지 도 9d는 본 발명의 일 실시형태에 따른 박막 트랜지스터의 제작 방법을 설명하는 단면도.
도 10a 내지 도 10d는 본 발명의 일 실시형태에 따른 박막 트랜지스터의 제작 방법을 설명하는 단면도.
도 11a 및 도 11b는 본 발명의 일 실시형태에 따른 박막 트랜지스터의 제작 방법을 설명하는 단면도.
도 12a 및 도 12b는 본 발명의 일 실시형태에 따른 박막 트랜지스터의 제작 방법을 설명하는 단면도.
도 13은 전자 서적의 일례를 설명하는 외관도.
도 14a 및 도 14b는 텔레비전 장치 및 디지털 포토 프레임의 예를 설명하는 외관도.
도 15는 휴대형 컴퓨터의 일례를 설명하는 사시도.
도 16a 및 도 16b는 실시예 1에서 제작한 박막 트랜지스터를 설명하는 STEM상.
도 17a 및 도 17b는 EDX의 측정 결과를 설명하는 도면.
도 18a 및 도 18b는 EDX의 측정 결과를 설명하는 도면.
도 19는 EDX의 측정 결과로부터 산소의 10구간 이동 평균의 최대 기울기를 설명하는 도면.
본 발명의 실시형태에 대하여 도면을 참조하여 이하에 설명한다. 그러나, 본 발명은 이하의 설명에 한정되는 것은 아니다. 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경시킬 수 있다는 것은 당업자라면 용이하게 이해할 수 있기 때문이다. 따라서, 본 발명은 이하에 나타내는 실시형태 및 실시예의 기재 내용에만 한정하여 해석되는 것은 아니다. 또한, 도면을 사용하여 본 발명의 구성을 설명하는 데에 있어서, 같은 것을 가리키는 부호는 상이한 도면간에서도 공통적으로 사용한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태인 박막 트랜지스터에 대하여 도 1a 내지 도 1c를 참조하여 설명한다. 또한, 박막 트랜지스터는 p형보다도 n형이 더 캐리어 이동도가 높다. 또한, 동일한 기판 위에 형성하는 박막 트랜지스터를 모두 같은 극성으로 통일하면, 공정수를 억제할 수 있어 바람직하다. 그래서, 본 실시형태에서는, n형 박막 트랜지스터에 대하여 설명한다.
도 1a 내지 도 1c는 본 실시형태에 나타내는 박막 트랜지스터의 단면도를 도시한다.
도 1a에 도시하는 박막 트랜지스터는, 기판(101) 위에 게이트 전극(103)과, 반도체층(133)과, 게이트 전극(103) 및 반도체층(133) 사이에 형성되는 게이트 절연층(105)과, 반도체층(133)에 접하는 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체층(131a, 131b)과, 불순물 반도체층(131a, 131b)에 접하는 배선(129a, 129b)을 갖는다. 또한, 반도체층(133) 측부, 즉 반도체층(133)과 배선(129a, 129b) 사이에 산화물 영역이 형성된다. 또한, 박막 트랜지스터의 반도체층(133), 불순물 반도체층(131a, 131b), 배선(129a, 129b)을 덮는 절연층(137)이 형성되어도 좋다.
반도체층(133)은, 미결정 반도체 영역(133a) 및 한 쌍의 비정질 반도체 영역(133b)을 갖는다. 미결정 반도체 영역(133a)은, 제 1 면에 있어서, 게이트 절연층(105)에 접하고, 제 1 면과 대향하는 제 2 면에 있어서 한 쌍의 비정질 반도체 영역(133b) 및 절연층(137)에 접한다. 비정질 반도체 영역(133b)은 분리되어 있고, 제 1 면에 있어서 미결정 반도체 영역(133a)에 접하고, 제 1 면과 대향하는 제 2 면에 있어서 한 쌍의 불순물 반도체층(131a, 131b)에 접한다. 즉, 반도체층(133)의 게이트 전극(103)과 중첩되는 영역에 있어서, 미결정 반도체 영역(133a)이 게이트 전극(103)에 접하는 게이트 절연층(105), 및 절연층(137)에 접한다. 또한, 반도체층(133)은, 게이트 전극(103)보다 면적이 좁고, 또 모든 영역이 게이트 전극(103)과 중첩된다.
또한, 반도체층(133) 및 배선(129a, 129b) 사이에 형성되는 산화물 영역으로서는, 구체적으로는 미결정 반도체 영역(133a) 및 배선(129a, 129b) 사이에 제 1 산화물 영역(125a)이 형성되고, 비정질 반도체 영역(133b) 및 배선(129a, 129b) 사이에는 제 2 산화물 영역(125b)이 형성된다.
또한, 도 2에 도시하는 바와 같이, 반도체층(133) 측부, 즉, 반도체층(133)과 배선(129a, 129b) 사이에 형성되는 산화물 영역이 미결정 반도체 영역(133a) 측부에 형성되는 제 1 산화물 영역(125a)과, 비정질 반도체 영역(133b) 및 한 쌍의 불순물 반도체층(131a, 131b) 측부 및 표면의 일부까지 형성되는 제 2 산화물 영역(125c)이라도 좋다.
도 1b에 도 1a의 반도체층(133) 및 배선(129a) 사이의 근방을 확대한 개념도를 도시한다. 미결정 반도체 영역(133a) 측부에 형성되는 제 1 산화물 영역(125a)은, 미결정 반도체 영역(133a)의 일부를 산화시켜 형성되는 영역이고, 대표적으로는, 반도체 산화물로 형성된다. 반도체 산화물로서는, 산화 실리콘, 산화질화 실리콘 등이 있다.
비정질 반도체 영역(133b) 측부에 형성되는 제 2 산화물 영역(125b)은, 반도체 산화물 또는 배선(129a)을 구성하는 원소의 산화물이다. 반도체 산화물로서는, 산화 실리콘, 산화질화 실리콘 등이 있다. 또한, 배선(129a)을 구성하는 금속 원소의 산화물로서는, 산화 티타늄, 산화 알루미늄, 산화 망간, 산화 마그네슘, 산화 몰리브덴, 산화 지르코늄, 산화 바나듐, 산화 니켈 등이 있다.
미결정 반도체는 비정질 반도체보다 원자 밀도가 높으므로, 미결정 반도체 영역을 산화시켜 형성되는 제 1 산화물 영역의 체적 팽창률이, 비정질 반도체 영역에 마찬가지의 처리를 실시하여 형성되는 제 2 산화물 영역의 체적 팽창률과 비교하여 높아져 제 1 산화물 영역의 두께를 두껍게 할 수 있다. 결과적으로, 양호한 절연성을 갖는 제 1 산화물 영역을 형성할 수 있다.
또한, 제 1 산화물 영역(125a), 제 2 산화물 영역(125b)을 구성하는 반도체 산화물 및 배선(129a)을 구성하는 금속 원소의 산화물은, 반드시 화학량론비를 만족시킬 필요는 없다.
여기서, 반도체층(133) 및 배선(129a) 사이의 근방에 있어서, 에너지 분산형 X선 분광법으로 측정되는, 배선(129a)을 구성하는 금속 원소, 반도체층(133)을 구성하는 반도체 원소, 및 산소 각각의 프로파일을 도 1c에 도시한다. 배선(129a)을 구성하는 금속 원소의 프로파일을 파선(161)으로 나타내고, 반도체층(133)을 구성하는 반도체 원소의 프로파일을 파선(163)으로 나타내고, 미결정 반도체 영역(133a) 측부에 형성되는 제 1 산화물 영역의 산소의 프로파일을 실선(167)으로 나타내고, 비정질 반도체 영역(133b) 측부에 형성되는 제 2 산화물 영역의 산소의 프로파일을 실선(169)으로 나타낸다. 또한, 파선(161, 163)의 검출량의 정도는 오른쪽의 화살표로 도시하고, 실선(167, 169)의 검출량의 정도는 왼쪽의 화살표로 도시하고, 오른쪽과 왼쪽의 검출량의 정도는 상이하다. 배선(129a)에 있어서는, 배선을 구성하는 금속 원소, 제 1 산화물 영역의 산소 및 제 2 산화물 영역의 산소의 검출량은, 대략 마찬가지로 보이지만 실제로는 배선을 구성하는 금속 원소 및 반도체 원소의 검출량이 더 많다. 또한, 배선(129a)에 있어서의 산소의 프로파일은 배선을 구성하는 금속 원소에 대한 산소의 확산 계수, 배선을 구성하는 금속 원소가 산소와 결합한 금속 산화물에 대한 산소의 확산 계수, 또는 상기 금속 산화물로부터 배선을 구성하는 금속 원소에 대한 산소의 확산 계수의 크기로 결정되는 프로파일이며, 재료에 따라 상이한 것이다.
배선을 구성하는 금속 원소의 프로파일과, 반도체층을 구성하는 반도체 원소의 프로파일이 교차되는 점에서 반도체층(133) 측에 어느 일정한 길이(165)(대표적으로는 10nm) 시프트된 영역에 있어서, 제 1 산화물 영역의 산소의 프로파일을 나타내는 실선(167)의 기울기와, 제 2 산화물 영역의 산소의 프로파일을 나타내는 실선(169)의 기울기는 상이하고, 제 1 산화물 영역의 산소의 프로파일을 나타내는 실선(167)이 더 급준하다. 제 1 산화물 영역의 산소의 프로파일을 나타내는 실선(167)의 최대 기울기를 m1로 하고, 제 2 산화물 영역의 산소의 프로파일을 나타내는 실선(169)의 최대 기울기를 m2로 하면, 이하에 나타내는 수학식 1의 관계를 나타낸다.
Figure pat00001
제 1 산화물 영역의 산소의 프로파일을 나타내는 실선(167)의 최대 기울기가 급준하기 때문에, 제 1 산화물 영역은 산소 함유량이 많은 산화물 영역인 것을 알 수 있고, 즉, 절연성이 높은 산화물 영역이라고 말할 수 있다.
한편, 제 2 산화물 영역의 산소의 프로파일을 나타내는 실선(169)의 최대 기울기는 완만하기 때문에, 제 2 산화물 영역은 산소 함유량이 적은 산화물 영역인 것을 알 수 있다.
본 실시형태에 나타내는 박막 트랜지스터는, 반도체층(133)이 게이트 전극(103)보다 면적이 좁고, 또 반도체층(133)의 모든 영역이 게이트 전극(103)과 중첩되고, 게이트 전극(103)이 반도체층(133)에 조사되는 광의 차광 부재로서 기능하기 때문에, 광이 기판 측으로부터 반도체층(133)에 조사되는 것을 저감할 수 있다. 그래서, 박막 트랜지스터의 광 리크 전류를 저감할 수 있다. 그렇지만, 상기 구조이고, 또 반도체층에 있어서 게이트 절연층에 접하는 미결정 반도체 영역을 가지면, 게이트 절연층 근방에서 미결정 반도체 영역과 배선이 접하여, 상기 접하는 영역이 쇼트키 접합이 되어 상기 영역으로부터 홀이 주입되어 오프 전류가 발생되어 버린다. 그렇지만, 미결정 반도체 영역(133a)을 갖는 반도체층(133)과 배선(129a, 129b) 사이에 장벽 영역인 제 1 산화물 영역(125a) 및 제 2 산화물 영역(125b, 125c)을 형성함으로써, 특히 절연성이 높은 제 1 산화물 영역(125a)을 형성함으로써 본 실시형태의 박막 트랜지스터는 반도체층(133)으로부터 배선(129a, 129b)에 홀이 주입되는 것을 억제할 수 있어 박막 트랜지스터의 오프 전류를 저감할 수 있다. 상술한 바와 같이, 광 리크 전류가 작고, 또 오프 전류가 작은 박막 트랜지스터를 얻을 수 있다.
도 3에 도시하는 박막 트랜지스터는, 듀얼 게이트(dual gate)형의 박막 트랜지스터이며, 도 1a에 도시하는 박막 트랜지스터를 덮는 절연층(137)과, 절연층(137) 위에 있어서, 반도체층(133)과 중첩되는 전극을 갖는다. 또한, 여기서는, 절연층(137)을 사이에 두고, 반도체층(133)과 대향하는 전극을 백 게이트 전극(139)으로 나타낸다. 또한, 배선(129a, 129b) 및 반도체층(133) 사이에 제 1 산화물 영역(125a) 및 제 2 산화물 영역(125b)을 갖는다.
듀얼 게이트형의 박막 트랜지스터는, 게이트 전극(103)과 백 게이트 전극(139) 각각에 인가되는 전위를 변동시킬 수 있다. 그래서, 박막 트랜지스터의 임계 값 전압을 제어할 수 있다. 또는 게이트 전극(103) 및 백 게이트 전극(139)에 같은 전위를 인가할 수 있다. 그래서, 미결정 반도체 영역(133a)의 제 1 면의 근방 및 제 2 면의 근방 양쪽 모두에 채널이 형성된다.
본 실시형태에 나타내는 듀얼 게이트형의 박막 트랜지스터는, 캐리어가 흐르는 채널이 미결정 반도체 영역(133a)의 게이트 절연층(105) 측의 계면 근방과, 절연층(137) 측의 계면 근방의 2개소가 되므로, 캐리어의 이동량이 증가되어, 온 전류 및 전계 효과 이동도를 높일 수 있다. 또한, 반도체층(133) 및 배선(129a, 129b) 사이에 장벽 영역인 제 1 산화물 영역(125a) 및 제 2 산화물 영역(125b)을 형성함으로써, 반도체층(133)으로부터 배선(129a, 129b)에 홀이 주입되는 것을 억제할 수 있어 오프 전류가 낮고, 전계 효과 이동도 및 온 전류가 높고, 온/오프비가 매우 양호한 박막 트랜지스터가 된다. 그래서, 박막 트랜지스터의 면적을 작게 할 수 있어 반도체 장치에 대하여 고집적화할 수 있다. 또한, 표시 장치의 구동 회로에 본 실시형태에 나타내는 박막 트랜지스터를 사용함으로써, 구동 회로의 면적을 저감할 수 있으므로, 표시 장치의 프레임을 더 좁게 할 수 있다.
다음에, 박막 트랜지스터의 각 구성에 대하여, 이하에 설명한다.
기판(101)으로서는, 유리 기판, 세라믹 기판 외, 본 제작 공정의 처리 온도에 견딜 수 있을 정도의 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다. 또한, 기판에 투광성이 필요하지 않는 경우에는, 스테인리스 합금 등의 금속의 기판 표면에 절연층을 형성한 것을 사용하여도 좋다. 또한, 기판(101)의 크기에 한정은 없고, 예를 들어 상술한 플랫 패널 디스플레이의 분야에서 많이 사용되는 제 3 세대 내지 제 10 세대의 유리 기판을 사용할 수 있다.
게이트 전극(103)은, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐, 니켈 등의 금속 재료, 또는 이들을 주성분으로 하는 합금 재료를 사용하여, 단층으로 또는 적층하여 형성할 수 있다. 또한, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체, AgPdCu 합금, 투광성을 갖는 도전성 산화물 반도체와 직접 접촉하여도 접촉 저항을 저감할 수 있는 알루미늄 합금(Al-Nd 합금, Al-Ni 합금, Al-Ni-La 합금, Al-Nd-La 합금 등) 등을 사용하여도 좋다.
예를 들어, 게이트 전극(103)의 2층의 적층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층의 적층 구조, 또는 구리층 위에 질화 티타늄층 또는 질화 탄탈층을 적층한 2층의 적층 구조, 질화 티타늄층과 몰리브덴층을 적층한 2층의 적층 구조, 구리-마그네슘-산소 합금층과 구리층이 적층된 2층의 적층 구조, 구리-망간-산소 합금층과 구리층이 적층된 2층의 적층 구조, 구리-망간 합금층과 구리층이 적층된 2층의 적층 구조 등으로 하는 것이 바람직하다. 3층의 적층 구조로서는, 텅스텐층 또는 질화 텅스텐층과, 알루미늄과 실리콘의 합금층 또는 알루미늄과 티타늄의 합금층과, 질화 티타늄층 또는 티타늄층이 적층된 구조로 하는 것이 바람직하다. 전기적 저항이 낮은 층 위에 배리어층으로서 기능하는 금속층이 적층됨으로써, 전기적 저항을 낮게 할 수 있고, 또 금속층으로부터 반도체층에 금속 원소가 확산되는 것을 방지할 수 있다.
게이트 절연층(105)은, CVD법 또는 스퍼터링법 등을 사용하여, 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 또는 질화산화 실리콘층을 단층으로, 또는 적층하여 형성할 수 있다. 또한, 게이트 절연층(105)을 산화 실리콘층 또는 산화질화 실리콘층에 의하여 형성함으로써, 박막 트랜지스터의 임계 값 전압의 변동을 저감할 수 있다.
또한, "산화질화 실리콘"이란, 그 조성으로서 질소보다도 산소의 함유량이 많은 것이며, 바람직하게는, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 조성 범위로서 산소가 50at.% 내지 70at.%, 질소가 0.5at.% 내지 15at.%, 실리콘이 25at.% 내지 35at.%, 수소가 0.1at.% 내지 10at.%의 범위로 포함되는 것을 가리킨다. 또한, "질화산화 실리콘"이란, 그 조성으로서 산소보다 질소의 함유량이 많은 것이며, 바람직하게는, RBS 및 HFS를 사용하여 측정한 경우에, 조성 범위로서 산소가 5at.% 내지 30at.%, 질소가 20at.% 내지 55at.%, 실리콘이 25at.% 내지 35at.%, 수소가 10at.% 내지 30at.%의 범위로 포함되는 것을 가리킨다. 다만, 산화질화 실리콘 또는 질화산화 실리콘을 구성하는 원자의 합계를 100at.%로 했을 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상술한 범위 내에 포함되는 것으로 한다.
반도체층(133)은, 미결정 반도체 영역(133a)과 분리된 비정질 반도체 영역(133b)이 적층되는 것을 특징으로 한다. 또한, 본 실시형태에서는, 미결정 반도체 영역(133a)이 요철 형상인 것을 특징으로 한다.
여기서, 반도체층(133)의 자세한 구조에 대하여 설명한다. 여기서는, 도 1a에 도시하는 박막 트랜지스터의 게이트 절연층(105)과 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체층(131a) 사이의 확대된 개념도를 도 4a 및 도 4b에 도시한다.
도 4a에 도시하는 바와 같이, 미결정 반도체 영역(133a)은 요철 형상이고, 볼록부는 게이트 절연층(105)으로부터 비정질 반도체 영역(133b)을 향하여 선단이 좁아지는(볼록부의 선단이 예각임) 볼록 형상(뿔 형상)이다. 또한, 게이트 절연층(105)으로부터 비정질 반도체 영역(133b)을 향하여 폭이 넓어지는 볼록 형상(역 뿔 형상)이라도 좋다.
미결정 반도체 영역(133a)은 미결정 반도체로 형성된다. 미결정 반도체란, 비정질과 결정 구조(단결정, 다결정을 포함함)의 중간적인 구조의 반도체이다. 미결정 반도체는 자유 에너지적으로 안정된 제 3 상태를 갖는 반도체이며, 단거리 질서를 갖고 격자 왜곡을 갖는 결정질 반도체이고, 결정 입경이 2nm 이상 200nm 이하, 바람직하게는 10nm 이상 80nm 이하, 더 바람직하게는 20nm 이상 50nm 이하의 기둥 형상 결정 또는 침 형상 결정이 기판 표면에 대하여 법선(normal) 방향으로 성장한다. 따라서, 기둥 형상 결정 또는 침 형상 결정의 계면에는 결정립계가 형성되는 경우도 있다.
미결정 반도체의 대표적인 예인 미결정 실리콘은, 그 라만 스펙트럼이 단결정 실리콘을 나타내는 520cm-1보다 저파수 측으로 시프트한다. 즉, 단결정 실리콘을 나타내는 520cm-1과 아모퍼스 실리콘을 나타내는 480cm-1 사이에 미결정 실리콘의 라만 스펙트럼의 피크가 있다. 또한, 미결합수(댕글링 본드)를 종단하기 위하여 수소 또는 할로겐을 적어도 1at.% 또는 그 이상 포함한다. 또한, 헬륨, 아르곤, 크립톤, 또는 네온 등의 희소 가스 원소를 포함시켜 격자 왜곡을 더 촉진시킴으로써, 안정성이 높아지고, 양호한 미결정 반도체를 얻을 수 있다. 이와 같은 미결정 반도체에 관한 기재는, 예를 들어, 미국 특허 4,409,134호에 개시되어 있다.
미결정 반도체 영역(133a)의 두께, 즉, 게이트 절연층(105)과의 계면으로부터 미결정 반도체 영역(133a)의 돌기(볼록부)의 선단까지의 거리를 3nm 이상 410nm 이하, 바람직하게는 20nm 이상 100nm 이하로 함으로써, 박막 트랜지스터의 오프 전류를 저감할 수 있다.
또한, 반도체층(133)에 포함되는 산소 및 질소의 2차 이온 질량 분석법에 의하여 측량되는 농도를, 1×1018atoms/cm3 미만으로 함으로써, 미결정 반도체 영역(133a)의 결정성을 높일 수 있기 때문에 바람직하다.
비정질 반도체 영역(133b)은, 질소를 포함하는 비정질 반도체로 형성된다. 질소를 포함하는 비정질 반도체에 포함되는 질소는, 예를 들어, NH기 또는 NH2기로서 존재하여도 좋다. 비정질 반도체로서는, 아모퍼스 실리콘을 사용하여 형성한다.
질소를 포함하는 비정질 반도체는, 종래의 비정질 반도체와 비교하여 CPM(Constant Photocurrent Method)이나 포토루미네선스 분광 측정으로 측정되는 Urbach단의 에너지가 작고, 결함 흡수 스펙트럼량이 적은 반도체이다. 즉, 질소를 포함하는 비정질 반도체는 종래의 비정질 반도체와 비교하여 결함이 적고, 가전자 대역의 밴드단에 있어서의 준위의 테일(아래쪽 부분)의 기울기가 급준한 질서성이 높은 반도체이다. 질소를 포함하는 비정질 반도체는 가전자 대역의 밴드단에 있어서의 준위의 테일(아래쪽 부분)의 기울기가 급준하기 때문에 밴드 갭이 넓어지고, 터널 전류가 흐르기 어렵다. 따라서, 질소를 포함하는 비정질 반도체를 백 채널 측에 형성함으로써 박막 트랜지스터의 오프 전류를 저감할 수 있다. 또한, 질소를 포함하는 비정질 반도체를 형성함으로써 온 전류와 전계 효과 이동도를 높일 수 있다.
또한, 질소를 포함하는 비정질 반도체는 저온 포토루미네선스 분광에 의한 스펙트럼의 피크 영역이 1.31eV 이상 1.39eV 이하이다. 또한, 미결정 반도체, 대표적으로는, 미결정 실리콘을 저온 포토루미네선스 분광에 의하여 측정한 스펙트럼의 피크 영역은 0.98eV 이상 1.02eV 이하이고, 질소를 포함하는 비정질 반도체는 미결정 반도체와 상이한 것이다.
또한, 비정질 반도체 영역(133b) 외에 미결정 반도체 영역(133a)에도 NH기 또는 NH2기를 가져도 좋다.
또한, 도 4b에 도시하는 바와 같이, 비정질 반도체 영역(133b)에 입경이 1nm 이상 10nm 이하, 바람직하게는 1nm 이상 5nm 이하의 분산된 반도체 결정립(133c)을 포함시킴으로써, 온 전류와 전계 효과 이동도를 높일 수 있다.
게이트 절연층(105)으로부터 비정질 반도체 영역(133b)으로 향하여 선단이 좁아지는 볼록 형상(뿔 형상)의 미결정 반도체 또는 폭이 넓어지는 볼록 형상의 미결정 반도체는, 미결정 반도체가 퇴적되는 조건으로 미결정 반도체층을 형성한 후, 결정 성장을 저감시키는 조건으로 결정 성장시키는 것과 함께, 비정질 반도체를 퇴적시킴으로써 이와 같은 구조가 된다.
본 실시형태에 나타내는 박막 트랜지스터의 반도체층(133)에 포함되는 미결정 반도체 영역은, 뿔 형상 또는 역 뿔 형상이기 때문에, 온 상태로 소스 전극 및 드레인 전극 사이에 전압이 인가되었을 때의 세로 방향(막 두께 방향)에 있어서의 저항, 즉, 반도체층(133)의 저항을 낮출 수 있다. 또한, 미결정 반도체 영역과 불순물 반도체층 사이에 결함이 적고, 가전자 대역의 밴드단에 있어서의 준위의 테일(아래쪽 부분)의 기울기가 급준한 질서성이 높은, 질소를 포함하는 비정질 반도체를 가지므로, 터널 전류가 흐르기 어려워진다. 이상으로, 본 실시형태에 나타내는 박막 트랜지스터는, 온 전류 및 전계 효과 이동도를 높이는 것과 함께, 오프 전류를 저감시킬 수 있어 온/오프비가 매우 양호하게 된다.
불순물 반도체층(131a, 131b)은, 인이 첨가된 아모퍼스 실리콘, 인이 첨가된 미결정 실리콘 등으로 형성한다. 또한, 인이 첨가된 아모퍼스 실리콘 및 인이 첨가된 미결정 실리콘의 적층 구조로 할 수도 있다. 또한, 박막 트랜지스터로서, p채널형 박막 트랜지스터를 형성하는 경우에는, 불순물 반도체층(131a, 131b)은, 붕소가 첨가된 미결정 실리콘, 붕소가 첨가된 아모퍼스 실리콘 등으로 형성한다. 또한, 반도체층(133)과 배선(129a, 129b)이 오믹 콘택트(ohmic contact)를 하는 경우에는, 불순물 반도체층(131a, 131b)을 형성하지 않아도 된다.
또한, 불순물 반도체층(131a, 131b)을, 인이 첨가된 미결정 실리콘, 또는 붕소가 첨가된 미결정 실리콘으로 형성하는 경우에는, 반도체층(133)과 불순물 반도체층(131a, 131b) 사이에, 미결정 반도체층, 대표적으로는 미결정 실리콘층을 형성함으로써, 계면의 특성을 향상시킬 수 있다. 결과적으로, 불순물 반도체층(131a, 131b)과 반도체층(133) 계면에 발생되는 저항을 저감할 수 있다. 결과적으로, 박막 트랜지스터의 소스 영역, 반도체층, 및 드레인 영역을 흐르는 전류량을 증가시켜 온 전류 및 전계 효과 이동도의 증가가 가능하게 된다.
배선(129a, 129b)은, 알루미늄, 구리, 티타늄, 네오디뮴, 스칸듐, 몰리브덴, 크롬, 탄탈, 망간, 마그네슘, 지르코늄, 바나듐, 니켈, 또는 텅스텐 등에 의하여 단층으로 또는 적층하여 형성할 수 있다. 또는, 투광성을 갖는 도전성 산화물 반도체와 직접 접촉하여도 접촉 저항을 저감시킬 수 있는 알루미늄 합금(Al-Nd 합금, Al-Ni 합금, Al-Ni-La 합금, Al-Nd-La 합금 등)에 의하여 형성하여도 좋다. 도너가 되는 불순물 원소를 첨가한 결정성 실리콘을 사용하여도 좋다. 도너가 되는 불순물 원소가 첨가된 결정성 실리콘층 위에 적층되는 층을 티타늄, 탄탈, 몰리브덴, 텅스텐 또는 이들 원소의 질화물로 형성하고, 그 위에 알루미늄 또는 알루미늄 합금을 형성한 적층 구조로 하여도 좋다. 또한, 알루미늄 또는 알루미늄 합금의 상면 및 하면을, 티타늄, 탄탈, 몰리브덴, 텅스텐, 또는 이들 원소의 질화물로 끼운 적층 구조로 하여도 좋다.
절연층(137)은 게이트 절연층(105)과 마찬가지로 형성할 수 있다. 또한, 절연층(137)은 유기 수지층을 사용하여 형성할 수 있다. 유기 수지막으로서는, 예를 들어 아크릴, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조사이클로부텐 등을 사용할 수 있다. 또한, 실록산 폴리머를 사용할 수 있다.
도 3에 도시하는 백 게이트 전극(139)은, 배선(129a, 129b)과 마찬가지로 형성할 수 있다. 또한, 백 게이트 전극(139)은 투광성을 갖는 도전성 산화물 반도체를 사용하여 형성할 수 있다. 투광성을 갖는 도전성 산화물 반도체의 대표적인 예로서는, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘을 첨가한 인듐 주석 산화물 등이 있다.
또한, 백 게이트 전극(139)은, 투광성을 갖는 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 백 게이트 전극(139)은, 시트 저항이 10000Ω/□ 이하이며, 또 파장 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항률이 0.1Ωㆍcm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π 전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 아닐린, 피롤 및 티오펜 중 2종 이상으로 이루어진 공중합체 또는 그 유도체 등을 들 수 있다.
다음에, 박막 트랜지스터의 평면도인 도 5a 내지 도 5c를 사용하여 백 게이트 전극의 형상을 설명한다.
도 5a에 도시하는 바와 같이, 백 게이트 전극(139)은 게이트 전극(103)과 평행하게 형성할 수 있다. 이 경우, 백 게이트 전극(139)에 인가하는 전위와, 게이트 전극(103)에 인가하는 전위를, 각각 임의로 제어할 수 있다. 그래서, 박막 트랜지스터의 임계 값 전압을 제어할 수 있다.
또한, 도 5b에 도시하는 바와 같이, 백 게이트 전극(139)은 게이트 전극(103)에 접속시킬 수 있다. 즉, 게이트 절연층(105) 및 절연층(137)에 형성한 개구부(150)에 있어서, 게이트 전극(103) 및 백 게이트 전극(139)이 접속되는 구조로 할 수 있다. 이 경우, 백 게이트 전극(139)에 인가되는 전위와, 게이트 전극(103)에 인가되는 전위는 같다. 결과적으로, 반도체층에 있어서, 캐리어가 흐르는 영역, 즉, 채널이 미결정 반도체 영역의 게이트 절연층(105) 측, 및 절연층(137) 측에 형성되므로, 박막 트랜지스터의 온 전류를 높일 수 있다.
또한, 도 5c에 도시하는 바와 같이, 백 게이트 전극(139)은, 절연층(137)을 사이에 두고 배선(129a, 129b)과 중첩되어도 좋다. 여기서는, 도 5a에 도시하는 구조의 백 게이트 전극(139)을 사용하여 도시하지만, 도 5b에 도시하는 백 게이트 전극(139)도 마찬가지로 배선(129a, 129b)과 중첩되어도 좋다.
본 실시형태에 나타내는 박막 트랜지스터는, 미결정 반도체 영역 및 비정질 반도체 영역을 갖는 반도체층과 배선 사이에 장벽 영역인 제 1 산화물 영역 및 제 2 산화물 영역을 갖는다. 또한, 게이트 절연층에 접하는 미결정 반도체 영역과, 결함이 적고, 가전자 대역의 밴드단에 있어서의 준위의 테일(아래쪽 부분)의 기울기가 급준한 질서성이 높은 질소를 포함하는 비정질 반도체 영역으로 구성되는 반도체층을 갖는다. 또한, 반도체층은 게이트 전극보다 면적이 좁고, 또 모든 영역이 게이트 전극과 중첩되어 기판 측으로부터의 광을 게이트 전극으로 차광할 수 있다. 그래서, 반도체층에 발생되는 광 오프 전류를 저감시킨 채, 밴드 갭이 좁은 미결정 반도체층으로부터 배선에 대하여 캐리어가 주입되는 것을 저감할 수 있어 실제로 사용하는 환경하에 있어서도 충분히 낮은 오프 전류를 실현할 수 있고, 온/오프비가 매우 양호한 박막 트랜지스터를 생산성 좋게 제작할 수 있다. 그래서, 표시 장치에 있어서 상기 박막 트랜지스터를 화소의 스위칭에 사용함으로써, 용량 소자의 면적을 축소할 수 있고, 개구율이 좋고, 콘트라스트가 높고, 응답 속도가 높고, 소비 전력이 낮은 표시 장치가 된다. 또한, 상기 박막 트랜지스터의 면적을 축소시킬 수 있으므로, 상기 박막 트랜지스터를 사용하여 구동 회로를 제작함으로써 표시 장치의 프레임을 더 좁게 할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에 있어서, 배선(129a, 129b)이 산소 친화성이 높은 금속 원소로 형성되는 경우에 대하여, 도 6a 및 도 6b를 사용하여 설명한다.
도 6a에 도시하는 박막 트랜지스터는, 기판(101) 위에 게이트 전극(103)과, 반도체층(133)과, 게이트 전극(103) 및 반도체층(133) 사이에 형성되는 게이트 절연층(105)과, 반도체층(133)에 접하는 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체층(131a, 131b)과, 불순물 반도체층(131a, 131b)에 접하는 산소 친화성이 높은 금속 원소로 형성되는 배선(129c, 129d)을 갖는다. 반도체층(133)은, 게이트 전극(103)보다 면적이 좁고, 또 모든 영역이 게이트 전극(103)과 중첩된다. 또한, 반도체층(133) 측부, 즉, 반도체층(133)과 배선(129c, 129d) 사이에 산화물 영역이 형성된다. 구체적으로는, 반도체층(133)의 미결정 반도체 영역(133a) 및 배선(129c, 129d) 사이에 제 1 산화물 영역(125a)이 형성되고, 반도체층(133)의 비정질 반도체 영역(133b) 및 배선(129c, 129d), 그리고 제 1 산화물 영역(125a) 및 배선(129c, 129d) 사이에 제 2 산화물 영역(125d)이 형성된다. 또한, 박막 트랜지스터의 반도체층(133), 불순물 반도체층(131a, 131b), 배선(129c, 129d)을 덮는 절연층(137)이 형성되어도 좋다.
배선(129c, 129d)은, 산소 친화성이 높은 금속 원소로 형성된다. 산소 친화성이 높은 금속으로서는, 티타늄, 알루미늄, 망간, 마그네슘, 몰리브덴, 지르코늄, 바나듐, 니켈 등이 있다. 또한, 산소 친화성이 높고, 또 산화물이 반도체인 것이 바람직하고, 대표적으로는, 티타늄, 니켈, 바나듐 등이 있다.
도 6b에 도 6a의 반도체층(133) 및 배선(129c) 사이의 근방을 확대한 개념도를 도시한다. 미결정 반도체 영역(133a) 측부에 형성되는 제 1 산화물 영역(125a)은, 미결정 반도체 영역(133a)의 일부를 산화시켜 형성되는 영역이고, 대표적으로는, 반도체 산화물로 형성된다. 반도체 산화물로서는, 산화 실리콘, 산화질화 실리콘 등이 있다. 또한, 제 1 산화물 영역(125a)을 구성하는 반도체 산화물은 반드시 화학량론비를 만족시킬 필요는 없다.
비정질 반도체 영역(133b) 측부에 형성되는 제 2 산화물 영역(125d)은, 배선(129c)을 구성하는 원소의 산화물이고, 대표적으로는 산화 티타늄, 산화 알루미늄, 산화 망간, 산화 마그네슘, 산화 몰리브덴, 산화 지르코늄, 산화 바나듐, 산화 니켈 등이 있다. 제 2 산화물 영역(125d)은 배선(129c)이 산소 친화성이 높은 금속 원소로 형성되므로, 비정질 반도체 영역(133b) 측부에 형성된 반도체 산화물 중의 산소가 배선(129c) 측으로 이동됨으로써 형성된다. 또한, 미결정 반도체 영역(133a) 측부에 형성된 제 1 산화물 영역(125a) 중의 산소가 배선(129c, 129d)으로 이동됨으로써, 제 1 산화물 영역(125a) 및 배선(129c) 사이에도 제 2 산화물 영역(125d)이 형성된다.
또한, 제 2 산화물 영역(125d)은 불순물 반도체층(131a, 131b)과 배선(129c, 129d) 사이에도 형성된다. 이것은, 불순물 반도체층(131a, 131b)을 형성할 때, 레지스트 마스크를 사용하여 에칭을 행하지만, 에칭을 행한 후, 레지스트를 제거하는 공정에서 불순물 반도체층(131a, 131b) 표면에도 막 두께가 얇은 산화물 영역이 형성된다. 상기 산화물 영역과 배선(129c, 129d)이 접함으로써, 제 2 산화물 영역이 형성된다. 또한, 제 2 산화물 영역(125d)은 산화 티타늄, 산화 니켈, 산화 바나듐 등의 반도체 산화물로 형성되면, 불순물 반도체층(131a, 131b) 및 배선(129c, 129d) 사이에 있어서의 저항이 되기 어려워 박막 트랜지스터의 전기 특성이 저감되는 것을 방지할 수 있다.
본 실시형태에 나타내는 박막 트랜지스터는, 미결정 반도체 영역을 갖는 반도체층과 배선 사이에 장벽 영역인 제 1 산화물 영역 및 제 2 산화물 영역을 갖는다. 또한, 게이트 절연층에 접하는 미결정 반도체 영역과, 결함이 적고, 가전자 대역의 밴드단에 있어서의 준위의 테일(아래쪽 부분)의 기울기가 급준한 질서성이 높은 질소를 포함하는 비정질 반도체 영역으로 구성되는 반도체층을 갖는다. 또한, 반도체층은 게이트 전극보다 면적이 좁고, 또 모든 영역이 게이트 전극과 중첩되어 기판 측으로부터의 광을 게이트 전극으로 차광할 수 있다. 그래서, 반도체층에 발생되는 광 오프 전류를 저감시킨 채, 밴드 갭이 좁은 미결정 반도체층으로부터 배선에 대하여 캐리어가 주입되는 것을 저감할 수 있고, 실제로 사용하는 환경하에 있어서도 충분히 낮은 오프 전류를 실현할 수 있어 온/오프비가 매우 양호한 박막 트랜지스터를 생산성 좋게 제작할 수 있다. 그래서, 표시 장치에 있어서 상기 박막 트랜지스터를 화소의 스위칭에 사용함으로써, 용량 소자의 면적을 축소할 수 있고, 개구율이 좋고, 콘트라스트가 높고, 응답 속도가 높고, 소비 전력이 낮은 표시 장치가 된다. 또한, 상기 박막 트랜지스터의 면적을 축소시킬 수 있으므로, 상기 박막 트랜지스터를 사용하여 구동 회로를 제작함으로써 표시 장치의 프레임을 더 좁게 할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1에서 나타낸 박막 트랜지스터와 다른 구조의 박막 트랜지스터에 대하여 도 7a 및 도 7b를 사용하여 설명한다. 본 실시형태에서는, 실시형태 1과 비교하여 반도체층의 구조가 다르다.
도 7a에 도시하는 박막 트랜지스터는, 기판(101) 위에 게이트 전극(103)과, 반도체층(143)과, 게이트 전극(103) 및 반도체층(143) 사이에 형성되는 게이트 절연층(105)과, 반도체층(143)에 접하는 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체층(131a, 131b)과, 불순물 반도체층(131a, 131b)에 접하는 배선(129a, 129b)을 갖는다. 또한, 반도체층(143) 측부, 즉, 반도체층(143)과 배선(129a, 129b) 사이에 장벽 영역인 산화물 영역을 갖는다. 구체적으로는, 미결정 반도체 영역(143a) 및 배선(129a, 129b) 사이에 제 1 산화물 영역(125a)이 형성되고, 비정질 반도체 영역(143b) 및 배선(129a, 129b) 사이에 제 2 산화물 영역(125d)이 형성된다. 또한, 박막 트랜지스터의 반도체층(143), 불순물 반도체층(131a, 131b), 배선(129a, 129b)을 덮는 절연층(137)이 형성되어도 좋다.
반도체층(143)은, 미결정 반도체 영역(143a) 및 비정질 반도체 영역(143b)을 갖는다. 미결정 반도체 영역(143a)은, 미결정 반도체 영역(143a)의 제 1 면에 있어서, 게이트 절연층(105)에 접하고, 미결정 반도체 영역(143a)의 제 1 면과 대향하는 미결정 반도체 영역(143a)의 제 2 면에 있어서 비정질 반도체 영역(143b)에 접한다. 비정질 반도체 영역(143b)은 비정질 반도체 영역(143b)의 제 1 면에 있어서 미결정 반도체 영역(143a)에 접하고, 비정질 반도체 영역(143b)의 제 1 면과 대향하는 비정질 반도체 영역(143b)의 제 2 면에 있어서 한 쌍의 불순물 반도체층(131a, 131b) 및 절연층(137)에 접한다. 또한, 반도체층(143)은, 게이트 전극(103)보다 면적이 좁고, 또 모든 영역이 게이트 전극(103)과 중첩된다.
또한, 도 8에 도시하는 바와 같이, 반도체층(143) 측부, 즉, 반도체층(143)과 배선(129a, 129b) 사이에 형성되는 산화물 영역이 미결정 반도체 영역(143a) 측부에 형성되는 제 1 산화물 영역(125a)과, 비정질 반도체 영역(143b) 및 한 쌍의 불순물 반도체층(131a, 131b) 측부 및 표면의 일부에까지 형성되는 제 2 산화물 영역(125c)이라도 좋다.
도 7b에 도시하는 박막 트랜지스터는, 듀얼 게이트형의 박막 트랜지스터이며, 도 7a에 도시하는 박막 트랜지스터를 덮는 절연층(137)과, 절연층(137) 위에 있어서, 반도체층(143)과 중첩되는 백 게이트 전극(139)을 갖는다. 즉, 반도체층(143)에 있어서, 게이트 전극(103)과 중첩되는 영역에 있어서, 미결정 반도체 영역(143a)이 게이트 전극(103)에 접하는 게이트 절연층(105)에 접하여, 비정질 반도체 영역(143b)이 백 게이트 전극(139)에 접하는 절연층(137)에 접한다. 또한, 배선(129a, 129b) 및 반도체층(143) 사이에 제 1 산화물 영역(125a) 및 제 2 산화물 영역(125b)을 갖는다.
미결정 반도체 영역(143a)은 실시형태 1에 나타내는 미결정 반도체 영역(133a)과 마찬가지의 재료로 형성된다. 또한, 비정질 반도체 영역(143b)은 실시형태 1에 나타내는 비정질 반도체 영역(133b)과 마찬가지의 재료로 형성된다. 실시형태 1에 나타내는 박막 트랜지스터와 비교하여 본 실시형태에서는 비정질 반도체 영역(143b)이 분리되지 않고, 미결정 반도체 영역(143a)의 제 1 면이 게이트 절연층(105)에 접하고, 제 2 면이 비정질 반도체 영역(143b)에 접하는 점이 다르다.
본 실시형태에 나타내는 박막 트랜지스터는, 미결정 반도체 영역을 갖는 반도체층과 배선 사이에 장벽 영역인 제 1 산화물 영역 및 제 2 산화물 영역을 갖는다. 또한, 게이트 절연층에 접하는 미결정 반도체 영역과, 결함이 적고, 가전자 대역의 밴드단에 있어서의 준위의 테일(아래쪽 부분)의 기울기가 급준한 질서성이 높은 질소를 포함하는 비정질 반도체 영역으로 구성되고, 백 채널 측이 비정질 반도체 영역인 반도체층을 갖는다. 또한, 반도체층은 게이트 전극보다 면적이 좁고, 또 모든 영역이 게이트 전극과 중첩되어 기판 측으로부터의 광을 게이트 전극으로 차광할 수 있다. 그래서, 반도체층에 발생되는 광 오프 전류를 저감시킨 채, 밴드 갭이 좁은 미결정 반도체층으로부터 배선에 대하여 캐리어가 주입되는 것을 저감할 수 있고, 실제로 사용하는 환경하에 있어서도 충분히 낮은 오프 전류를 실현할 수 있어 온/오프비가 매우 양호한 박막 트랜지스터를 생산성 좋게 제작할 수 있다. 그래서, 표시 장치에 있어서 상기 박막 트랜지스터를 화소의 스위칭에 사용함으로써, 콘트라스트가 높고, 화질이 양호한 표시 장치가 된다.
(실시형태 4)
여기서는, 도 1a 내지 도 1c에 도시하는 박막 트랜지스터의 제작 방법에 대하여 도 9a 내지 도 11b를 사용하여 도시한다. 본 실시형태에서는 n형의 박막 트랜지스터의 제작 방법에 대하여 설명한다.
도 9a에 도시하는 바와 같이, 기판(101) 위에 게이트 전극(103)을 형성한다. 다음에, 게이트 전극(103)을 덮는 게이트 절연층(105), 미결정 반도체층(107)을 형성한다.
기판(101)으로서는 실시형태 1에 나타내는 기판(101)을 적절히 사용할 수 있다.
게이트 전극(103)은 실시형태 1에 나타내는 게이트 전극(103)의 재료를 적절히 사용하여 형성한다. 게이트 전극(103)은, 기판(101) 위에 스퍼터링법 또는 진공 증착법을 사용하여 상기한 재료에 의하여 도전층을 형성하고, 상기 도전층 위에 포토리소그래피 방법 또는, 잉크젯법 등으로 마스크를 형성하고, 상기 마스크를 사용하여 도전층을 에칭하여 형성할 수 있다. 또한, 은, 금 또는 구리 등의 도전성 나노 페이스트를 잉크젯법에 의하여 기판 위에 토출하고, 소성함으로써 형성할 수도 있다. 또한, 게이트 전극(103)과, 기판(101)의 밀착성을 향상시키는 것을 목적으로 하여, 상기 금속 재료의 질화물층을, 기판(101)과, 게이트 전극(103) 사이에 형성하여도 좋다. 여기서는, 기판(101) 위에 도전층을 형성하고, 포토 마스크를 사용하여 형성한 레지스트 마스크를 사용하여 도전층을 에칭하여 게이트 전극(103)을 형성한다.
또한, 게이트 전극(103) 측면은 테이퍼 형상으로 하는 것이 바람직하다. 이후의 공정에서, 게이트 전극(103) 위에는 절연층, 반도체층 및 배선층을 형성하기 때문에, 이들에 단차 개소에서 단절이나 단선이 생기는 것을 방지하기 위한 것이다. 게이트 전극(103) 측면을 테이퍼 형상으로 하기 위해서는, 레지스트 마스크를 후퇴시키면서 에칭을 행하면 좋다.
또한, 게이트 전극(103)을 형성하는 공정으로 게이트 배선(주사선) 및 용량 배선도 동시에 형성할 수 있다. 또한, "주사선"이란, 화소를 선택하는 배선을 가리키고, "용량 배선"이란, 화소의 유지 용량의 한쪽의 전극에 접속된 배선을 가리킨다. 다만, 이것에 한정되지 않고, 게이트 배선 및 용량 배선의 한쪽 또는 양쪽과, 게이트 전극(103)은 별도로 형성하여도 좋다.
게이트 절연층(105)은, CVD법 또는 스퍼터링법 등을 사용하여, 실시형태 1에서 나타낸 재료를 사용하여 형성할 수 있다. 게이트 절연층(105)의 CVD법에 의한 형성 공정에 있어서, 글로우 방전 플라즈마의 생성은 3MHz 내지 30MHz, 대표적으로는 13.56MHz, 27.12MHz의 고주파 전력, 또는 30MHz보다 크고 300MHz 정도까지의 VHF 대역의 고주파 전력, 대표적으로는 60MHz를 인가함으로써 행해진다. 또한, 1GHz 이상의 마이크로파의 고주파 전력을 인가함으로써 행해진다. VHF 대역이나 마이크로파의 고주파 전력을 사용함으로써, 성막 속도를 높일 수 있다. 또한, 고주파 전력이 펄스 상태로 인가되는 펄스 발진이나 연속적으로 인가되는 연속 발진으로 할 수 있다. 또는, HF 대역의 고주파 전력과, VHF 대역의 고주파 전력을 중첩시킴으로써, 대면적 기판에 있어서도 플라즈마의 불균일을 저감하여 균일성을 높일 수 있는 것과 함께 퇴적 속도를 높일 수 있다. 또한, 고주파수가 1GHz 이상인 마이크로파 플라즈마 CVD 장치를 사용하여 게이트 절연층(105)을 형성하면, 게이트 전극과, 드레인 전극 및 소스 전극 사이의 내압을 향상시킬 수 있기 때문에, 신뢰성이 높은 박막 트랜지스터를 얻을 수 있다.
또한, 게이트 절연층(105)으로서, 유기 실란 가스를 사용한 CVD법에 의하여 산화 실리콘층을 형성함으로써, 나중에 형성하는 반도체층의 결정성을 높일 수 있기 때문에, 박막 트랜지스터의 온 전류 및 전계 효과 이동도를 높일 수 있다. 유기 실란 가스로서는, 규산 에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
미결정 반도체층(107)으로서는, 미결정 반도체층, 대표적으로는 미결정 실리콘층, 미결정 실리콘 게르마늄층, 미결정 게르마늄층 등을 사용하여 형성한다. 미결정 반도체층(107)의 두께는, 3nm 내지 100nm로 하는 것이 바람직하고, 보다 바람직하게는 5nm 내지 50nm로 한다. 이것은 미결정 반도체층(107)의 두께가 지나치게 얇으면 박막 트랜지스터의 온 전류가 저감되고, 또한, 미결정 반도체층(107)의 두께가 지나치게 두꺼우면 박막 트랜지스터가 고온에서 동작할 때, 오프 전류가 상승되어 버리기 때문이다. 미결정 반도체층(107)의 두께를 3nm 내지 100nm, 바람직하게는 5nm 내지 50nm로 함으로써 박막 트랜지스터의 온 전류 및 오프 전류를 제어할 수 있다.
미결정 반도체층(107)은, 플라즈마 CVD 장치의 반응실 내에 있어서, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 수소를 혼합하여, 글로우 방전 플라즈마에 의하여 형성한다. 또는, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 수소와, 헬륨, 네온, 크립톤 등의 희소 가스를 혼합하고, 글로우 방전 플라즈마에 의하여 형성한다. 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대하여, 수소의 유량을 10배 내지 2000배, 바람직하게는 10배 내지 200배로 하여 퇴적성 기체를 희석하여, 미결정 실리콘, 미결정 실리콘 게르마늄, 미결정 게르마늄 등을 형성한다. 이 때의 퇴적 온도는, 실온 내지 300℃로 하는 것이 바람직하고, 보다 바람직하게는 200℃ 내지 280℃로 한다.
실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 대표적인 예로서는, SiH4, Si2H6, GeH4, Ge2H6 등이 있다.
또한, 게이트 절연층(105)을 질화 실리콘으로 형성하면, 미결정 반도체층(107)의 퇴적 초기에 있어서, 비정질 반도체 영역이 형성되기 쉬우므로, 미결정 반도체층(107)의 결정성이 낮고, 박막 트랜지스터의 전기 특성이 안 좋다. 따라서, 게이트 절연층(105)을 질화 실리콘으로 형성하는 경우에는, 미결정 반도체층(107)을 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 희석률이 높은 조건, 또는 저온 조건으로 퇴적하는 것이 바람직하다. 대표적으로는, 실리콘 또는 게르마늄을 포함하는 퇴적 기체의 유량에 대하여 수소의 유량을 200배 내지 2000배, 바람직하게는 250배 내지 400배로 하는 고희석률 조건이 바람직하다. 그리고, 미결정 반도체층(107)의 퇴적 온도를 200℃ 내지 250℃로 하는 저온 조건이 바람직하다. 고희석률 조건 또는 저온 조건에 의하여 초기 핵 발생 밀도가 높아져, 게이트 절연층(105) 위에 형성되는 비정질 성분이 저감되고, 미결정 반도체층(107)의 결정성이 향상된다. 또한, 질화 실리콘으로 형성한 게이트 절연층(105) 표면을 산화 처리함으로써, 미결정 반도체층(107)의 밀착성이 향상된다. 산화 처리로서는, 산화 기체의 폭로, 산화 가스 분위기에서의 플라즈마 처리 등이 있다.
미결정 반도체층(107)의 원료 가스로서, 헬륨, 아르곤, 네온, 크립톤, 크세논 등의 희소 가스를 사용함으로써, 미결정 반도체층(107)의 성막 속도가 높아진다. 또한, 성막 속도가 높아짐으로써, 미결정 반도체층(107)에 혼입되는 불순물량이 저감되기 때문에, 미결정 반도체층(107)의 결정성을 높일 수 있다. 그래서, 박막 트랜지스터의 온 전류 및 전계 효과 이동도가 높아짐과 함께, 스루풋을 높일 수 있다.
미결정 반도체층(107)을 형성할 때의, 글로우 방전 플라즈마의 생성은, 3MHz 내지 30MHz, 대표적으로는 13.56MHz, 27.12MHz의 HF대의 고주파 전력, 또는 30MHz보다 크고 300MHz 정도까지의 VHF 대역의 고주파 전력, 대표적으로는, 60MHz를 인가하는 것으로 행해진다. 또한, 1GHz 이상의 마이크로파의 고주파 전력을 인가하는 것으로 행해진다. 또한, 고주파 전력이 펄스 상태로 인가되는 펄스 발진이나 연속적으로 인가되는 연속 발진으로 할 수 있다. 또한, HF 대역의 고주파 전력과, VHF 대역의 고주파 전력을 중첩시킴으로써, 대면적 기판에 있어서도 플라즈마의 불균일을 저감하여 균일성을 높일 수 있는 것과 함께 퇴적 속도를 높일 수 있다.
또한, 미결정 반도체층(107)을 형성하기 전에, CVD 장치의 처리실 내의 기체를 배기하면서, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체를 도입하여, 처리실 내의 불순물 원소를 제거함으로써, 나중에 형성되는 박막 트랜지스터의 게이트 절연층(105) 및 미결정 반도체층(107)에 있어서의 불순물량을 저감할 수 있고, 박막 트랜지스터의 전기 특성을 향상시킬 수 있다. 또한, 미결정 반도체층(107)을 형성하기 전에, 불소, 불화 질소, 불화 실란 등의 불소를 포함하는 분위기에서 플라즈마를 발생시켜 불소 플라즈마를 게이트 절연층(105)에 노출시킴으로써 치밀한 미결정 반도체층(107)을 형성할 수 있다.
다음에, 도 9b에 도시하는 바와 같이, 미결정 반도체층(107) 위에 반도체층(111)을 형성한다. 반도체층(111)은, 미결정 반도체 영역(111a) 및 비정질 반도체 영역(111b)으로 구성된다. 다음에, 반도체층(111) 위에 불순물 반도체층(113)을 형성한다. 다음에, 불순물 반도체층(113) 위에 레지스트 마스크(115)를 형성한다.
미결정 반도체층(107)을 종 결정으로 하고, 부분적으로 결정 성장시킨 조건(결정 성장을 저감시킨 조건)으로, 미결정 반도체 영역(111a) 및 비정질 반도체 영역(111b)을 갖는 반도체층(111)을 형성할 수 있다.
반도체층(111)은, 플라즈마 CVD 장치의 처리실 내에 있어서, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와, 수소와, 질소를 포함하는 기체를 혼합하여, 글로우 방전 플라즈마에 의하여 형성한다. 질소를 포함하는 기체로서는, 암모니아, 질소, 불화 질소, 염화 질소, 클로로아민, 플루오르아민 등이 있다. 글로우 방전 플라즈마는 미결정 반도체층(107)과 마찬가지로 생성할 수 있다.
이 때, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체와 수소의 유량비는 미결정 반도체층(107)과 마찬가지로 미결정 반도체층을 형성하는 유량비를 사용하고, 또한, 원료 가스에 질소를 포함하는 기체를 사용하는 조건으로 함으로써, 미결정 반도체층(107)의 퇴적 조건보다 결정 성장을 저감할 수 있다. 구체적으로는, 반도체층(111)의 퇴적 초기에 있어서는, 원료 가스에 질소를 포함하는 기체가 함유되기 때문에, 부분적으로 결정 성장이 억제되고, 뿔 형상의 미결정 반도체 영역이 성장함과 함께 비정질 반도체 영역이 형성된다. 또한, 퇴적 중기 또는 후기에서는, 뿔 형상의 미결정 반도체 영역의 결정 성장이 정지되고, 비정질 반도체 영역만이 퇴적된다. 결과적으로, 반도체층(111)에 있어서, 미결정 반도체 영역(111a) 및 결함이 적고 가전자 대역의 밴드단에 있어서의 준위의 테일(아래쪽 부분)의 기울기가 급준한 질서성이 높은 반도체로 형성되는 비정질 반도체 영역(111b)을 형성할 수 있다.
여기서는, 반도체층(111)을 형성하는 조건의 대표적인 예는 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소의 유량이 10배 내지 2000배, 바람직하게는 10배 내지 200배이다. 또한, 일반적인 비정질 반도체층을 형성하는 조건의 대표적인 예는 실리콘 또는 게르마늄을 포함하는 퇴적성 기체의 유량에 대한 수소의 유량은 5배 이하이다.
또한, 반도체층(111)의 원료 가스에, 헬륨, 네온, 아르곤, 크세논, 또는 크립톤 등의 희소 가스를 도입함으로써, 성막 속도를 높일 수 있다.
반도체층(111)의 두께는, 두께 50nm 내지 350nm로 하는 것이 바람직하고, 더 바람직하게는 120nm 내지 250nm로 한다.
여기서는, 반도체층(111)의 원료 가스에 질소를 포함하는 기체를 포함시키고, 미결정 반도체 영역(111a) 및 비정질 반도체 영역(111b)을 갖는 반도체층(111)을 형성하지만, 반도체층(111)의 다른 형성 방법으로서 미결정 반도체층(107) 표면에 질소를 포함하는 기체를 노출시키고, 미결정 반도체층(107) 표면에 질소를 흡착시킨 후, 실리콘 또는 게르마늄을 포함하는 퇴적성 기체 및 수소를 원료 가스로서 반도체층(111)을 형성함으로써, 미결정 반도체 영역(111a) 및 비정질 반도체 영역(111b)을 갖는 반도체층(111)을 형성할 수 있다.
불순물 반도체층(113)은, 플라즈마 CVD 장치의 반응실 내에 있어서, 실리콘을 포함하는 퇴적성 기체와, 수소와, 포스핀(수소 희석 또는 실란 희석)을 혼합하여, 글로우 방전 플라즈마에 의하여 형성한다. 실리콘을 포함하는 퇴적성 기체를 수소로 희석하고, 인이 첨가된 아모퍼스 실리콘, 또는 인이 첨가된 미결정 실리콘을 형성한다. 또한, p형의 박막 트랜지스터를 제작하는 경우는, 불순물 반도체층(113)으로서 포스핀 대신에 디보란을 사용하여 글로우 방전 플라즈마에 의하여 형성하면 좋다.
레지스트 마스크(115)는, 포토리소그래피 공정에 의하여 형성할 수 있다.
다음에, 레지스트 마스크(115)를 사용하여 미결정 반도체층(107), 반도체층(111) 및 불순물 반도체층(113)을 에칭한다. 이 공정에 의하여 미결정 반도체층(107), 반도체층(111) 및 불순물 반도체층(113)을 소자마다 분리하고, 반도체층(117), 불순물 반도체층(121)을 형성한다. 또한, 반도체층(117)은 미결정 반도체층(107) 및 반도체층(111)의 일부이며, 미결정 반도체 영역(117a) 및 비정질 반도체 영역(117b)을 갖는다.
소자마다 분리된 반도체층(117) 측부는, 테이퍼 형상인 것이 바람직하다. 또한, 반도체층(117) 측부의 테이퍼 각도는, 45° 이상 80° 이하가 바람직하다. 반도체층(117) 측부의 테이퍼 각도를 상기 각도로 함으로써, 반도체층 측부가 플라즈마에 노출되기 더 쉬워져 산화물 영역을 형성하기 쉽다.
다음에, 레지스트 마스크(115)를 잔존시킨 채로 반도체층(117) 측면에 플라즈마(123)를 노출시키는 플라즈마 처리를 행한다(도 9c 참조). 여기서는, 산화 가스 분위기에서 플라즈마를 발생시켜 반도체층(117)에 플라즈마(123)를 노출시킨다. 산소 가스로서는, 산소, 오존, 일산화 이질소, 수증기, 산소 및 수소의 혼합 기체 등이 있다. 산화 가스로 플라즈마를 발생시킴으로써, 산소 라디칼이 발생된다. 상기 라디칼은, 반도체층(117)과 반응되어 반도체층(117) 측면에 제 1 산화물 영역(125a) 및 제 2 산화물 영역(125b)을 형성할 수 있다(도 9d 참조). 또한, 플라즈마를 조사하는 대신에 자외광을 조사하여 산소 라디칼 또는 질소 라디칼을 발생시켜도 좋다.
또한, 산화 가스로서 산소, 오존, 수증기, 산소 및 수소의 혼합 기체를 사용하면, 도 11a에 도시하는 바와 같이, 플라즈마 조사에 의하여 레지스트가 후퇴되어 상면의 면적이 축소된 레지스트 마스크(115a)가 형성된다. 그래서, 상기 플라즈마 처리에 의하여 반도체층(117) 측부와 함께 노출된 불순물 반도체층(121)이 산화되고, 도 11b에 도시하는 바와 같이, 반도체층(117) 측부 및 불순물 반도체층(121) 측부 및 상면의 일부에도 장벽 영역인 절연 영역, 구체적으로는 제 1 산화물 영역(125a) 및 제 2 산화물 영역(125b)을 형성할 수 있다. 또한, 이 때의 레지스트의 후퇴량은 적을수록 바람직하다.
다음에, 불순물 반도체층(121) 및 제 1 산화물 영역(125a) 및 제 2 산화물 영역(125b) 위에 도전층(127)을 형성한다(도 10a 참조). 도전층(127)은, 실시형태 1에 나타내는 배선(129a, 129b)과 마찬가지의 재료를 적절히 사용할 수 있다. 도전층(127)은 CVD법, 스퍼터링법 또는 진공 증착법을 사용하여 형성한다. 또한, 도전층(127)은, 은, 금 또는 구리 등의 도전성 나노 페이스트를 사용하여 스크린 인쇄법 또는 잉크젯법 등을 사용하여 토출하고, 소성함으로써 형성하여도 좋다.
다음에, 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 사용하여 도전층(127)을 에칭하여, 소스 전극 및 드레인 전극으로서 기능하는 배선(129a, 129b)을 형성한다(도 10b 참조). 도전층(127)의 에칭은, 드라이 에칭 또는 웨트 에칭을 사용할 수 있다. 또한, 배선(129a, 129b)의 한 쪽은, 소스 전극 또는 드레인 전극뿐만 아니라 신호선으로서도 기능한다. 다만, 이것에 한정되지 않고, 신호선과 소스 전극 및 드레인 전극과는 별도로 형성하여도 좋다.
다음에, 불순물 반도체층(121) 및 반도체층(117)의 일부를 에칭하여, 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 불순물 반도체층(131a, 131b)을 형성한다. 또한, 미결정 반도체 영역(133a) 및 한 쌍의 비정질 반도체 영역(133b)을 갖는 반도체층(133)을 형성한다. 이 때, 미결정 반도체 영역(133a)이 노출되도록 반도체층(117)을 에칭함으로써, 배선(129a, 129b)으로 덮이는 영역에서는 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)이 적층되고 배선(129a, 129b)으로 덮이지 않고, 또 게이트 전극(103)과 중첩되는 영역에 있어서는 미결정 반도체 영역(133a)이 노출되는 반도체층(133)이 된다(도 10c 참조).
여기서는, 에칭에 있어서 드라이 에칭을 사용하기 때문에, 배선(129a, 129b)의 단부와, 불순물 반도체층(131a, 131b)의 단부가 일치하지만, 도전층(127)을 웨트 에칭하고, 불순물 반도체층(121)을 드라이 에칭하면 배선(129a, 129b)의 단부와, 불순물 반도체층(131a, 131b)의 단부가 어긋나, 단면에 있어서 배선(129a, 129b)의 단부가 불순물 반도체층(131a, 131b)의 단부보다 내측에 위치한다.
다음에, 드라이 에칭을 행하여도 좋다. 드라이 에칭의 조건은 노출된 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)에 대하여 대미지가 생기지 않고, 또 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)에 대한 에칭 레이트가 낮은 조건을 사용한다. 즉, 노출된 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b) 표면에 거의 대미지를 주지 않고, 또한 노출된 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)의 두께가 거의 감소되지 않는 조건을 사용한다. 에칭 가스로서는, 대표적으로는 Cl2, CF4, 또는 N2 등을 사용한다. 또한, 에칭 방법에 있어서는 특별히 한정되지 않고, 유도 결합형 플라즈마(ICP: Inductively Coupled Plasma) 방식, 용량 결합형 플라즈마(CCP: Capacitively Coupled Plasma) 방식, 전자 사이클로트론 공명 플라즈마(ECR: Electron Cyclotron Resonance) 방식, 반응성 이온 에칭(RIE: Reactive Ion Etching) 방식 등을 사용할 수 있다.
다음에, 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b) 표면에 플라즈마 처리, 대표적으로는 물 플라즈마 처리, 산소 플라즈마 처리, 암모니아 플라즈마 처리, 질소 플라즈마 처리 등을 행하여도 좋다.
물 플라즈마 처리는, 수증기(H2O 증기)로 대표되는 물을 주성분으로 하는 가스를 반응 공간에 도입하고, 플라즈마를 생성하여 행할 수 있다. 그 후, 레지스트 마스크를 제거한다. 또한, 상기 레지스트 마스크의 제거는, 드라이 에칭을 행하기 전에 행하여도 좋다.
상술한 바와 같이, 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)을 형성한 후에, 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b)에 대미지를 주지 않는 조건으로 드라이 에칭을 더 행함으로써, 노출된 미결정 반도체 영역(133a) 및 비정질 반도체 영역(133b) 위에 존재하는 잔사 등의 불순물을 제거할 수 있다. 또한, 드라이 에칭에 이어 물 플라즈마 처리를 행함으로써, 레지스트 마스크의 잔사를 제거할 수 있다. 또한, 플라즈마 처리를 행함으로써, 소스 영역과 드레인 영역 사이의 절연을 확실하게 할 수 있어 완성되는 박막 트랜지스터의 오프 전류를 저감하고, 전기적 특성의 흐트러짐을 저감할 수 있다.
이상의 공정에 의하여, 도 1a에 도시하는 바와 같은 채널 영역이 미결정 반도체로 형성되는 박막 트랜지스터를 제작할 수 있다. 또한, 오프 전류가 낮고, 온 전류 및 전계 효과 이동도가 높고, 온/오프비가 매우 양호한 박막 트랜지스터를 생산성 좋게 제작할 수 있다.
다음에, 절연층(137)을 형성한다. 절연층(137)은 게이트 절연층(105)과 마찬가지로 형성할 수 있다.
다음에, 포토리소그래피 공정에 의하여 형성한 레지스트 마스크를 사용하여 절연층(137)에 개구부(도시하지 않음)를 형성한다. 다음에, 백 게이트 전극(139)을 형성한다(도 10d 참조).
백 게이트 전극(139)은, 스퍼터링법에 의하여 실시형태 1에 나타내는 재료를 사용한 박막을 형성한 후, 포토리소그래피 공정에 의하여 형성한 레지스트 마스크를 사용하여 상기 박막을 에칭함으로써 형성할 수 있다. 또한, 투광성을 갖는 도전성 고분자를 포함하는 도전성 조성물을 도포 또는 인쇄한 후, 소성하여 형성할 수 있다.
상술한 공정에 의하여 도 3에 도시한 바와 같은 듀얼 게이트형의 박막 트랜지스터를 형성할 수 있다.
또한, 본 실시형태는, 다른 실시형태에 적용할 수 있다.
(실시형태 5)
본 실시형태에서는, 실시형태 3에 나타내는 박막 트랜지스터의 제작 방법에 대하여, 도 9a 내지 도 9d, 및 도 12a 및 도 12b를 사용하여 설명한다.
실시형태 4와 마찬가지로, 도 9a 내지 도 10b의 공정을 거쳐, 기판(101) 위에 게이트 전극(103), 게이트 절연층(105), 반도체층(117), 불순물 반도체층(121), 제 1 산화물 영역(125a), 제 2 산화물 영역(125b), 및 배선(129a, 129b)을 형성한다.
다음에, 불순물 반도체층(121) 및 반도체층(117)의 일부를 에칭하여, 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 불순물 반도체층(131a, 131b)을 형성한다. 또한, 미결정 반도체 영역(143a) 및 비정질 반도체 영역(143b)을 갖는 반도체층(143)을 형성한다. 이 때, 미결정 반도체 영역(143a)이 노출되지 않고, 비정질 반도체 영역(143b)이 노출되도록 반도체층(117)을 에칭함으로써, 미결정 반도체 영역(143a)의 제 1 면이 게이트 절연층(105)에 접하고, 제 2 면이 비정질 반도체 영역(143b)에 접하는 반도체층(143)이 된다(도 12a 참조).
이상의 공정에 의하여 도 7a에 도시하는 온 전류 및 전계 효과 이동도가 높고, 오프 전류가 낮고, 온/오프비가 매우 양호한 박막 트랜지스터를 제작할 수 있다.
이 후, 실시형태 4와 마찬가지의 공정에 의하여, 절연층(137) 및 백 게이트 전극(139)을 형성한다(도 12b 참조). 이상의 공정에 의하여 도 7b에 도시하는 온 전류 및 전계 효과 이동도가 높고, 오프 전류가 낮고, 온/오프비가 매우 양호한 박막 트랜지스터를 생산성 좋게 제작할 수 있다.
또한, 본 실시형태는, 다른 실시형태에 적용할 수 있다.
(실시형태 6)
박막 트랜지스터를 제작하고, 상기 박막 트랜지스터를 화소부, 또한 구동 회로에 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 박막 트랜지스터를 사용한 구동 회로의 일부 또는 전체를 화소부와 같은 기판 위에 일체 형성하여 시스템 온 패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는, 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의하여 콘트라스트가 변화되는 표시 매체도 적용할 수 있다.
또한, 표시 장치는, 표시 소자가 밀봉된 상태인 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태인 모듈을 포함한다. 또한, 상기 표시 장치를 제작하는 과정에 있어서의, 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관한 것으로서, 상기 소자 기판은 전류를 표시 소자에 공급하기 위한 구성을 복수의 각 화소에 구비한다. 소자 기판은, 구체적으로는 표시 소자의 화소 전극만이 형성된 상태라도 좋고, 화소 전극이 되는 도전막을 형성한 후라도, 에칭하여 화소 전극을 형성하기 전의 상태라도 좋고, 다양한 형태가 적합하다.
또한, 본 명세서 중에 있어서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함함)을 가리킨다. 또한, 커넥터, 예를 들어 FPC(Flexible Printed Circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP의 앞에 프린트 배선판이 형성된 모듈, 또는 표시 소자에 COG(Chip on Glass) 방식에 의하여 IC(집적회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하기로 한다.
(실시형태 7)
본 명세서에 개시하는 반도체 장치는, 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는, 정보를 표시하는 것이라면 다양한 분야의 전자 기기에 사용할 수 있다. 예를 들어, 전자 페이퍼를 사용하여 전자 서적(전자 북), 포스터, 전자 간판(Digital Signage), PID(Public Information Display), 전철 등의 탈 것의 차내 광고, 신용 카드 등의 각종 카드에 있어서의 표시 등에 적용할 수 있다. 전자 기기의 일례를 도 13에 도시한다.
도 13은 전자 서적의 일례를 도시한다. 예를 들어, 전자 서적(2700)은 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성된다. 케이스(2701) 및 케이스(2703)는 축(軸)부(2711)에 의하여 일체화되어, 상기 축부(2711)를 축으로 하여 개폐(開閉) 동작을 행할 수 있다. 이와 같은 구성에 의하여 종이의 서적과 같은 동작을 행할 수 있다.
케이스(2701)에는 표시부(2705)가 조립되고, 케이스(2703)에는 표시부(2707)가 조립된다. 표시부(2705) 및 표시부(2707)는 연속된 화면을 표시하는 구성으로 하여도 좋고, 상이한 화면을 표시하는 구성으로 하여도 좋다. 상이한 화면을 표시하는 구성으로 함으로써, 예를 들어, 오른쪽의 표시부(도 13에서는 표시부(2705))에 문장을 표시하고, 왼쪽의 표시부(도 13에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 13에서는, 케이스(2701)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 케이스(2701)에 있어서, 전원(2721), 조작키(2723), 스피커(2725) 등을 구비한다. 조작키(2723)에 의하여 다음 페이지로 이동할 수 있다. 또한, 케이스의 표시부와 동일 면에 키 보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 뒷면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(2700)은 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 할 수도 있다.
(실시형태 8)
본 명세서에 개시하는 반도체 장치는, 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다.
도 14a는 텔레비전 장치의 일례를 도시한다. 텔레비전 장치(9600)는 케이스(9601)에 표시부(9603)가 조립된다. 표시부(9603)에 의하여 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9605)에 의하여 케이스(9601)를 지지한 구성을 도시한다.
텔레비전 장치(9600)의 조작은 케이스(9601)가 구비하는 조작 스위치나, 별체의 리모트 컨트롤러(9610)에 의하여 행할 수 있다. 리모트 컨트롤러(9610)가 구비하는 조작 키(9609)에 의하여 채널이나 음량을 조작할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9610)에 상기 리모트 컨트롤러(9610)로부터 출력되는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반의 텔레비전 방송을 수신할 수 있고, 또 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리 등)의 정보 통신을 행할 수도 있다.
도 14b는, 디지털 포토 프레임의 일례를 도시한다. 예를 들어, 디지털 포토 프레임(9700)은 케이스(9701)에 표시부(9703)가 조립된다. 표시부(9703)는 각종 화상을 표시할 수 있고, 예를 들어, 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 일반적인 포토 프레임과 마찬가지로 기능시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들의 구성은 표시부와 동일 면에 조립되어도 좋지만, 측면이나 뒷면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 포토 프레임의 기록 매체 삽입부에 디지털 카메라를 사용하여 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 취득하고, 취득한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 원하는 화상의 데이터를 취득하여, 표시시키는 구성으로 할 수도 있다.
도 15는, 휴대형 컴퓨터의 일례를 도시하는 사시도이다.
도 15의 휴대형 컴퓨터는, 상부 케이스(9301)와 하부 케이스(9302)를 접속하는 힌지(hinge) 유닛이 닫힌 상태로 하여 표시부(9303)를 갖는 상부 케이스(9301)와, 키 보드(9304)를 갖는 하부 케이스(9302)를 중첩한 상태로 할 수 있고, 휴대하기 쉽고, 또 사용자가 키 보드로 입력하는 경우에는, 힌지 유닛을 열린 상태로 하여 표시부(9303)를 보면서 입력 조작을 행할 수 있다.
또한, 하부 케이스(9302)는 키보드(9304) 외에 입력 조작을 행하는 포인팅 디바이스(9306)를 갖는다. 또한, 표시부(9303)를 터치 입력 패널로 하면, 표시부의 일부에 터치하여 입력 조작을 행할 수도 있다. 또한, 하부 케이스(9302)는 CPU나 하드 디스크 등의 연산 기능부를 갖는다. 또한, 하부 케이스(9302)는 다른 기기, 예를 들어 USB의 통신 규격에 준거한 통신 케이블이 삽입되는 외부 접속 포트(9305)를 갖는다.
상부 케이스(9301)는 상부 케이스(9301) 내부에 슬라이드시켜 수납 가능한 표시부(9307)를 더 가지고 있어 넓은 표시 화면을 실현할 수 있다. 또한, 수납 가능한 표시부(9307)의 화면의 방향을 사용자가 조절할 수 있다. 또한, 수납 가능한 표시부(9307)를 터치 입력 패널로 하면, 수납 가능한 표시부의 일부에 터치함으로써 입력 조작을 행할 수도 있다.
표시부(9303) 또는 수납 가능한 표시부(9307)는, 액정 표시 패널, 유기 발광소자 또는 무기 발광 소자 등의 발광 표시 패널 등의 영상 표시 장치를 사용한다.
또한, 도 15의 휴대형 컴퓨터는, 수신기 등을 구비한 구성으로서, 텔레비전 방송을 수신하여 영상을 표시부에 표시할 수 있다. 또한, 상부 케이스(9301)와 하부 케이스(9302)를 접속하는 힌지 유닛을 닫힌 상태로 한 채로, 표시부(9307)를 슬라이드시켜 화면 전체 면을 노출시키고, 화면 각도를 조절하여 사용자가 텔레비전 방송을 볼 수도 있다. 이 경우에는, 힌지 유닛을 열린 상태로 하여 표시부(9303)를 표시시키지 않고, 또한, 텔레비전 방송을 표시할 뿐인 회로의 기동만을 행하기 때문에, 최소한의 소비 전력으로 할 수 있어, 배터리 용량이 한정되어 있는 휴대형의 컴퓨터에 있어서 유용하다.
(실시예 1)
본 실시예에서는, 실시형태 3에 나타낸 박막 트랜지스터에 있어서, 도 7a에 도시한 싱글 게이트형 박막 트랜지스터에 대하여 설명한다.
우선, 박막 트랜지스터의 제작 공정을 도 9a 내지 도 10d, 및 도 12a 및 도 12b를 사용하여 도시한다.
기판(101) 위에 게이트 전극(103)을 형성하였다.
여기서는, 기판(101)으로서, 유리 기판(Corning Incorporated 제 EAGLE XG)을 사용하였다.
티타늄 타깃을 유량 20sccm의 아르곤 이온으로 스퍼터링하여 두께 50nm의 티타늄층을 기판(101) 위에 형성하고, 그 위에 알루미늄 타깃을 유량 50sccm의 아르곤 이온으로 스퍼터링하여 두께 380nm의 알루미늄층을 형성하고, 그 위에 티타늄 타깃을 유량 20sccm의 아르곤 이온으로 스퍼터링하여 두께 120nm의 티타늄층을 형성하였다. 다음에, 티타늄층 위에 레지스트를 도포하고, 제 1 포토 마스크를 사용하여 노광한 후, 현상하여 레지스트 마스크를 형성하였다.
다음에, 상기 레지스트 마스크를 사용하여 에칭 처리를 행하여 게이트 전극(103)을 형성하였다. 여기서는, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 장치를 사용하고, ICP 파워 600W, 바이어스 파워 250W, 압력 1.2Pa, 에칭 가스로서 유량 60sccm의 염화 붕소, 유량 20sccm의 염소를 도입하여 제 1 에칭을 행한 후, ICP 파워 500W, 바이어스 파워 50W, 압력 2.0Pa, 에칭 가스로서 유량 80sccm의 불화 탄소를 도입하여 제 2 에칭을 행하였다.
그 후, 레지스트 마스크를 제거하였다.
다음에, 게이트 전극(103) 및 기판(101) 위에 게이트 절연층(105), 미결정 반도체층(107)을 형성하였다. 여기까지의 공정을 도 9a에 도시한다.
여기서는, 게이트 절연층(105)으로서 두께 110nm의 질화 실리콘층 및 두께 110nm의 산화질화 실리콘층을 형성하였다.
질화 실리콘층의 퇴적 조건으로서는, 실란의 유량을 40sccm, 수소의 유량을 500sccm, 질소의 유량을 550sccm, 암모니아의 유량을 140sccm으로 하여 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 100Pa, 기판의 온도를 280℃로 하고, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 370W로 하여 플라즈마 방전을 행하는, 플라즈마 CVD법을 사용하였다.
산화질화 실리콘층의 퇴적 조건으로서는, 실란의 유량을 5sccm, 아산화 질소의 유량을 600sccm로 하여 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 25Pa, 기판의 온도를 280℃로 하고, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 30W로 하여 플라즈마 방전을 행하는, 플라즈마 CVD법을 사용하였다.
다음에, 처리실 내로부터 기판을 반출한 후, 처리실 내를 클리닝하고, 아모퍼스 실리콘층을 보호층으로서 처리실 내에 퇴적시키고, 처리실 내에 기판을 반입한 후, 30nm의 미결정 반도체층(107)을 형성하였다.
미결정 반도체층(107)의 퇴적 조건으로서는, 실란의 유량을 10sccm, 수소의 유량을 1500sccm, 아르곤의 유량을 1500sccm로 하여 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 280Pa, 기판의 온도를 280℃로 하고, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 50W로 하여 플라즈마 방전을 행하는, 플라즈마 CVD법을 사용하였다.
다음에, 미결정 반도체층(107) 위에 반도체층(111)을 형성하고, 반도체층(111) 위에 불순물 반도체층(113)을 형성하였다.
반도체층(111)의 퇴적 조건으로서는, 실란의 유량을 30sccm, 1000ppm 암모니아(수소 희석)의 유량을 25sccm, 수소의 유량을 1475sccm로 하여 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 280Pa, 기판의 온도를 280℃로 하고, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 50W로 하여 플라즈마 방전을 행하는, 플라즈마 CVD법을 사용하였다.
불순물 반도체층(113)으로서, 인이 첨가된 아모퍼스 실리콘층을 형성하였다. 두께는 50nm로 하였다. 이 때의 퇴적 조건으로서는 실란의 유량을 100sccm, 0.5% 포스핀(수소 희석)의 유량을 170sccm로 하여 재료 가스를 도입하여 안정시키고, 처리실 내의 압력을 170Pa, 기판의 온도를 280℃로 하고, RF 전원 주파수를 13.56MHz, RF 전원의 전력을 60W로 하여 플라즈마 방전을 행하는, 플라즈마 CVD법을 사용하였다.
다음에, 도 9b에 도시하는 바와 같이, 불순물 반도체층(113) 위에 레지스트를 도포한 후, 제 2 포토 마스크를 사용하여 노광하고, 현상하여 레지스트 마스크(115)를 형성하였다.
레지스트 마스크(115)를 사용하여 미결정 반도체층(107), 반도체층(111), 불순물 반도체층(113)을 에칭하여, 미결정 반도체 영역(117a) 및 비정질 반도체 영역(117b)을 갖는 반도체층(117)과 불순물 반도체층(121)을 형성하였다.
여기서, 제작한 시료는 2종류(시료 1 및 시료 2)이다. 시료 1에 있어서는, ICP 장치를 사용하고, 소스 파워 1000W, 바이어스 파워 80W, 압력 1.51Pa, 에칭 가스로서 유량 100sccm로 염소를 도입하여 에칭을 행하였다.
여기서, 시료 2에 있어서는, ICP 장치를 사용하고, ICP 파워 450W, 바이어스 파워 100W, 압력 2.0Pa, 에칭 가스로서 유량 36sccm로 염화 붕소를 도입하고, 유량 36sccm로 불화 탄소를 도입하고, 유량 8sccm로 산소를 도입하여 에칭을 행하였다.
다음에, 시료 2에 있어서는, 레지스트 마스크(115)를 잔존시킨 채로 반도체층(117) 측면을 플라즈마(123)에 노출시키는 플라즈마 처리를 행하였다(도 9c 참조).
여기서, 시료 2에 있어서는, ICP 장치를 사용하고, 소스 파워 2000W, 바이어스 파워 350W, 압력 0.67Pa, 기판 온도 -10℃, 유량 100sccm의 산소 분위기하에서 플라즈마 처리를 행하고, 제 1 산화물 영역(125a) 및 제 2 산화물 영역(125b)을 형성하였다.
이 후, 레지스트 마스크(115)를 제거하였다(도 9d 참조).
다음에, 도 10a에 도시하는 바와 같이, 게이트 절연층(105), 반도체층(117), 불순물 반도체층(121)을 덮는 도전층(127)을 형성하였다. 여기서는, 티타늄 타깃을 유량 20sccm의 아르곤 이온으로 스퍼터링하여 두께 50nm의 티타늄층을 형성하고, 그 위에 알루미늄 타깃을 유량 50sccm의 아르곤 이온으로 스퍼터링하여 두께 200nm의 알루미늄층을 형성하고, 그 위에 티타늄 타깃을 유량 20sccm의 아르곤 이온으로 스퍼터링하여 두께 50nm의 티타늄층을 형성하였다.
다음에, 도전층(127) 위에 레지스트를 도포한 후, 제 3 포토 마스크를 사용하여 노광한 후, 현상하여 레지스트 마스크를 형성하였다. 상기 레지스트 마스크를 사용하여 도전층(127)을 드라이 에칭하여 배선(129a, 129b)을 형성하고, 불순물 반도체층(121)을 드라이 에칭하여 소스 영역 및 드레인 영역으로서 기능하는 불순물 반도체층(131a, 131b)을 형성하고, 또한, 미결정 반도체 영역(143a) 및 비정질 반도체 영역(143b)을 형성하였다.
여기서는, ICP 파워 450W, 바이어스 파워 100W, 압력 1.9Pa, 에칭 가스에 유량 60sccm의 염화 붕소 및 유량 20sccm의 염소로 하는 에칭 조건을 사용하였다. 또한, 본 실시예에서는, 소스 전극 및 드레인 전극으로서 기능하는 배선(129a, 129b)의 평면 형상은 직선형이다.
그 후, 레지스트 마스크를 제거하였다. 여기까지의 공정을 도 12a에 도시한다.
다음에, 미결정 반도체 영역(143a) 및 비정질 반도체 영역(143b) 표면에 불화 탄소 플라즈마를 조사하고, 반도체층(143) 표면에 잔류되는 불순물을 제거하였다. 여기서는, 소스 파워 1000W, 바이어스 파워 0W, 압력 0.67Pa, 에칭 가스에 유량 100sccm의 불화 탄소를 사용한 에칭 조건을 사용하였다.
다음에, 절연층(137)으로서, 300nm의 질화 실리콘층을 형성하였다.
다음에, 절연층(137) 위에 레지스트를 도포한 후, 제 4 포토 마스크를 사용하여 노광한 후, 현상하여 레지스트 마스크를 형성하였다. 상기 레지스트 마스크를 사용하여 절연층의 일부를 드라이 에칭하여 소스 전극 및 드레인 전극으로서 기능하는 배선(129a) 또는 배선(129b)의 일부를 노출시켰다. 또한, 절연층(137) 및 게이트 절연층(105)의 일부를 드라이 에칭하여 게이트 전극(103)의 일부를 노출시켰다. 그 후, 레지스트 마스크를 제거하였다.
이상의 공정에 의하여, 박막 트랜지스터를 제작하였다.
도 16a 및 도 16b는 상기 공정에 의하여 제작한 박막 트랜지스터의 일부에 대한 STEM 상을 도시한다. 도 16a는 시료 1에 대한 STEM 상을 도시하고, 도 16b는 시료 2에 대한 STEM 상을 도시한다.
도 16a의 측정 영역(351) 및 측정 영역(353)에 있어서, 측정 방향(361)의 방향으로 에너지 분산형 X선 분광 분석(선 분석)을 행하였다.
또한, 도 16b의 측정 영역(355) 및 측정 영역(357)에 있어서, 측정 방향(363)의 방향으로 에너지 분산형 X선 분광 분석(선 분석)을 행하였다.
또한, 도 17a는, 시료 1에 있어서의 측정 영역(351)(미결정 반도체 영역(133a) 및 배선(129a, 129b) 계면 근방)의 티타늄, 실리콘, 및 산소의 EDX 프로파일을 도시하고, 도 17b는 측정 영역(353)(비정질 반도체 영역(133b) 및 배선(129a, 129b) 계면 근방)의 티타늄, 실리콘, 및 산소의 EDX 프로파일을 도시한다.
또한, 도 18a는, 시료 2에 있어서의 측정 영역(355)(제 1 산화물 영역(125a) 근방)의 티타늄, 실리콘, 및 산소의 EDX 프로파일을 도시하고, 도 18b는, 측정 영역(357)(제 2 산화물 영역(125b) 근방)의 티타늄, 실리콘, 및 산소의 EDX 프로파일을 도시한다.
도 17a 내지 도 18b에 있어서, 가로 축은 시료의 측정 시작 개소로부터의 측정 거리를 나타내고, 왼쪽 세로축은 산소의 카운트 수를 나타내고, 오른쪽 세로축은 티타늄 및 실리콘 각각의 카운트 수를 나타낸다. 또한, 마름모형의 마크(◆) 및 삼각형의 마크(△)는 산소의 카운트 수를 나타낸다. 파선(301, 311, 321, 331)은, 티타늄의 프로파일을 나타내고, 파선(302, 312, 322, 332)은 실리콘의 프로파일을 나타내고, 실선(303, 313, 323, 333)은 산소의 10구간 이동 평균을 나타낸다. 또한, 실선(304, 314, 324, 334)은 산소의 10구간 이동 평균을 나타내는 곡선에 있어서, 최대 기울기 접선을 나타낸다. 또한, 최대 기울기 접선은 티타늄의 프로파일 및 실리콘의 프로파일의 교점으로부터 10nm 실리콘 측의 영역에 있어서 구하였다.
또한, 시료 1 및 시료 2에 있어서, 각각 산소의 10구간 이동 평균을 나타내는 곡선의 최대 기울기를 도 19에 있어서 막대 그래프로 나타내었다. 또한, EDX 측정은 각 측정 영역에 있어서 2번씩 행하고, 그 평균 값을 도 19에 있어서 삼각형의 마크로 표시하는 것과 함께 표 1에 나타낸다.
시료 1 시료 2
측정 영역
351		 측정 영역
353		 측정 영역
355		 측정 영역
357
최대 기울기
[counts/μm]		 -819.84 -1496.6 -2884.5 -1321.65
도 18a 내지 도 19를 보면, 미결정 반도체 영역 측면에 형성된 제 1 산화물 영역(125a)에 있어서의 산소의 10구간 이동 평균의 최대 기울기는, 비정질 반도체 영역 측면에 형성된 제 2 산화물 영역(125b)에 있어서의 산소의 10구간 이동 평균의 최대 기울기보다 큰 것을 알 수 있다.
비교예로서, 도 17a에 도시하는 실선(324) 및 도 17b에 도시하는 실선(334) 각각의 기울기를 비교하면, 비정질 반도체 영역(133b) 및 배선(129a, 129b) 계면과 비교하여 미결정 반도체 영역(133a) 및 배선(129a, 129b) 계면에 있어서의 산소의 10구간 이동 평균의 최대 기울기가 작다. 따라서, 미결정 반도체 영역(133a) 측부를 산소 플라즈마 처리함으로써, 비정질 반도체 영역(133b)보다 산소량이 많은 산화물 영역을 형성할 수 있다.
이상으로 시료 2와 같이, 반도체층(117) 측면에 산소 플라즈마 처리를 실시하고, 미결정 반도체 영역(133a) 측부에 산소 함유량이 많은 산화물 영역을 형성할 수 있다. 미결정 반도체 영역 측부에 산화물 영역을 형성함으로써, 박막 트랜지스터의 오프 전류를 낮게 할 수 있다.
101: 기판 103: 게이트 전극
105: 게이트 절연층 125a: 제 1 산화물 영역
125b: 제 2 산화물 영역 129a: 배선
129b: 배선 131a: 불순물 반도체층
131b: 불순물 반도체층 133: 반도체층
133a: 미결정 반도체 영역 133b: 비정질 반도체 영역
137: 절연층 161: 파선
163: 파선 165: 일정한 길이
167: 실선 169: 실선

Claims (23)

  1. 게이트 전극과;
    상기 게이트 전극을 덮는 게이트 절연층과;
    상기 게이트 절연층 위에 형성되고, 미결정 반도체 영역 및 상기 미결정 반도체 영역 상의 비정질 반도체 영역을 포함하는 반도체층과;
    상기 반도체층 상의 불순물 반도체층과;
    상기 불순물 반도체층 상의 배선과;
    상기 미결정 반도체 영역의 측면 및 상기 배선 사이에 형성된 제 1 산화물 영역과;
    상기 비정질 반도체 영역의 측면 및 상기 배선 사이에 형성된 제 2 산화물 영역을 포함하고,
    상기 배선을 구성하는 원소의 프로파일 및 상기 반도체층을 구성하는 원소의 프로파일의 교점으로부터 상기 반도체층 측에 있어서, 상기 제 1 산화물 영역에 있어서의 산소 프로파일의 최대 기울기 접선(m1) 및 상기 제 2 산화물 영역에 있어서의 산소 프로파일의 최대 기울기 접선(m2)은, 1<m1/m2<10인 관계를 만족시키는, 박막 트랜지스터.
  2. 게이트 전극과;
    상기 게이트 전극을 덮는 게이트 절연층과;
    상기 게이트 전극과 대향하는 측에 형성되는 백 게이트 전극과,
    상기 백 게이트 전극과 접하는 층간 절연층과;
    미결정 반도체 영역 및 상기 미결정 반도체 영역 상의 비정질 반도체 영역을 포함하고, 상기 게이트 절연층 및 상기 층간 절연층 사이에 형성되는 반도체층과;
    상기 반도체층 상의 불순물 반도체층과;
    상기 불순물 반도체층 상의 배선과;
    상기 미결정 반도체 영역의 측면 및 상기 배선 사이에 형성된 제 1 산화물 영역과;
    상기 비정질 반도체 영역의 측면 및 상기 배선 사이에 형성된 제 2 산화물 영역을 포함하고,
    상기 배선을 구성하는 원소의 프로파일 및 상기 반도체층을 구성하는 원소의 프로파일의 교점으로부터 상기 반도체층 측에 있어서, 상기 제 1 산화물 영역에 있어서의 산소 프로파일의 최대 기울기 접선(m1) 및 상기 제 2 산화물 영역에 있어서의 산소 프로파일의 최대 기울기 접선(m2)은, 1<m1/m2<10인 관계를 만족시키는, 박막 트랜지스터.
  3. 제 2 항에 있어서,
    상기 게이트 전극 및 상기 백 게이트 전극은 서로 접속되는, 박막 트랜지스터.
  4. 제 1 항에 있어서,
    상기 제 2 산화물 영역은 상기 비정질 반도체층 및 상기 배선 사이뿐만 아니라 상기 불순물 반도체 영역 및 상기 배선 사이에도 형성되는, 박막 트랜지스터.
  5. 제 2 항에 있어서,
    상기 제 2 산화물 영역은 상기 비정질 반도체층 및 상기 배선 사이뿐만 아니라 상기 불순물 반도체 영역 및 상기 배선 사이에도 형성되는, 박막 트랜지스터.
  6. 제 1 항에 있어서,
    상기 미결정 반도체 영역은 상기 게이트 절연층에 접하는, 박막 트랜지스터.
  7. 제 2 항에 있어서,
    상기 미결정 반도체 영역은 상기 게이트 절연층에 접하는, 박막 트랜지스터.
  8. 제 1 항에 있어서,
    상기 비정질 반도체 영역은 분리되고, 상기 게이트 전극과 중첩되는 영역에 있어서 상기 미결정 반도체 영역의 일부가 노출되는, 박막 트랜지스터.
  9. 제 2 항에 있어서,
    상기 비정질 반도체 영역은 분리되고, 상기 게이트 전극과 중첩되는 영역에 있어서 상기 미결정 반도체 영역의 일부가 노출되는, 박막 트랜지스터.
  10. 제 1 항에 있어서,
    상기 반도체층은 실리콘을 포함하고,
    상기 제 1 산화물 영역 및 상기 제 2 산화물 영역은 산화 실리콘을 포함하는, 박막 트랜지스터.
  11. 제 2 항에 있어서,
    상기 반도체층은 실리콘을 포함하고,
    상기 제 1 산화물 영역 및 상기 제 2 산화물 영역은 산화 실리콘을 포함하는, 박막 트랜지스터.
  12. 제 1 항에 있어서,
    상기 반도체층은 실리콘을 포함하고,
    상기 배선은 티타늄을 포함하고,
    상기 제 1 산화물 영역은 산화 실리콘을 포함하고,
    상기 제 2 산화물 영역은 산화 티타늄을 포함하는, 박막 트랜지스터.
  13. 제 2 항에 있어서,
    상기 반도체층은 실리콘을 포함하고,
    상기 배선은 티타늄을 포함하고,
    상기 제 1 산화물 영역은 산화 실리콘을 포함하고,
    상기 제 2 산화물 영역은 산화 티타늄을 포함하는, 박막 트랜지스터.
  14. 제 1 항에 있어서,
    상기 미결정 반도체 영역은 요철 형상을 갖는, 박막 트랜지스터.
  15. 제 2 항에 있어서,
    상기 미결정 반도체 영역은 요철 형상을 갖는, 박막 트랜지스터.
  16. 제 1 항에 있어서,
    상기 프로파일은 에너지 분산형 X선 분광법에 있어서 측정되는, 박막 트랜지스터.
  17. 제 2 항에 있어서,
    상기 프로파일은 에너지 분산형 X선 분광법에 있어서 측정되는, 박막 트랜지스터.
  18. 제 1 항에 있어서,
    상기 제 1 산화물 영역은 상기 제 2 산화물 영역보다 두꺼운, 박막 트랜지스터.
  19. 제 2 항에 있어서,
    상기 제 1 산화물 영역은 상기 제 2 산화물 영역보다 두꺼운, 박막 트랜지스터.
  20. 제 1 항에 있어서,
    상기 제 1 산화물 영역은 상기 제 2 산화물 영역보다 양호한 절연성을 갖는, 박막 트랜지스터.
  21. 제 2 항에 있어서,
    상기 제 1 산화물 영역은 상기 제 2 산화물 영역보다 양호한 절연성을 갖는, 박막 트랜지스터.
  22. 제 1 항에 있어서,
    상기 제 2 산화물 영역은 상기 불순물 반도체층 표면 상에도 형성되는, 박막 트랜지스터.
  23. 제 2 항에 있어서,
    상기 제 2 산화물 영역은 상기 불순물 반도체층 표면 상에도 형성되는, 박막 트랜지스터.
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