JP3504025B2 - 半導体装置およびその製造方法 - Google Patents
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Description
製造方法に関し、特に、絶縁膜上に形成された半導体層
を含む半導体装置およびその製造方法に関する。
子を誘電体で分離し浮遊容量の少ない半導体集積回路を
製造する試みがなされている。トランジスタを絶縁膜上
に形成された薄膜のシリコン層(以下、「SOI(Sili
con On Insulator)層」という。)に形成する場合は、
素子回路を分離するのにいわゆるMESA分離法が用い
られている。
は、完全に島状の半導体層に形成されているために、隣
のトランジスタとのラッチアップの影響を受けないな
ど、多くの利点を有することが報告されている。
形成したSOI層に形成されたMOS電界効果トランジ
スタ(以下「MOS FET」という。)の平面図およ
び断面図を示す。図39はSOI層MOSFETの平面
図を示す。図39を参照して、埋込酸化膜102の上に
SOI層103が島状に形成されている。SOI層10
3を横切るようにゲート電極105が形成されている。
トランジスタのソース/ドレインに接続するようにコン
タクトホール190が形成されている。コンタクトホー
ル190内でソース/ドレイン領域と電気的に接触する
ように配線層193が形成されている。
示している。図40を参照して、シリコン基板101の
上に埋込酸化膜102が形成されている。埋込酸化膜1
02の主表面上の所定領域にSOI層103が形成され
ている。SOI層103の主表面上と埋込酸化膜102
の主表面上の所定領域とに、ゲート電極層105が形成
されている。SOI層103とゲート電極層105との
間にはゲート絶縁膜106が形成されている。ゲート電
極層105を覆うように層間絶縁膜109が形成されて
いる。
ある。図41を参照して、シリコン基板101上に接触
するように埋込酸化膜102が形成されている。埋込酸
化膜102の上には、SOI層103が形成されてい
る。SOI層103の両側端にはサイドウォール絶縁膜
116が形成されている。SOI層103の主表面上の
所定領域には、シリサイド層108が形成されている。
SOI層103の主表面上の所定領域には、ゲート絶縁
膜106が形成されている。ゲート絶縁膜106の上に
は、ゲート電極105およびゲート電極105の両側端
にサイドウォール絶縁膜116が形成されている。ゲー
ト電極105の表面上にはシリサイド層108が形成さ
れている。トランジスタを覆うように層間絶縁膜109
が形成されている。SOI層103のソース/ドレイン
領域上に形成されたシリサイド層108に接触するよう
に金属配線110が形成されている。
造工程が、図42〜図71で示されている。図42〜図
71を参照して、従来の半導体装置の製造工程について
説明する。図42は、シリコン基板101の上に埋込酸
化膜102を形成し、さらにその上にSOI層103を
形成した図である。このシリコン基板101と埋込酸化
膜102とSOI層103とによってSOI基板が構成
されている。SOI層103の表面を酸化することによ
り100〜200Åの厚さを有する酸化膜104を形成
する。
上に窒化膜125を形成する。図44に示すように窒化
膜125の主表面上の所定領域にレジスト100を形成
する。図45に示すように、レジスト100をマスクと
して窒化膜125、酸化膜104およびSOI層103
をエッチングする。図46に示すように、レジスト10
0を除去する。
00に沿った断面図である。埋込酸化膜102の主表面
上の所定領域に、SOI層103、酸化膜104および
窒化膜125が形成されている。
うにSOI層103を酸化する。図48および図49は
酸化工程の初期段階を示しており、図48は図39の5
00−500に沿った断面図であり、図49は図39の
600−600に沿った断面図を示している。図49を
参照して、酸化剤146が拡散してSOI層103に達
しSOI層103を酸化している。
面図を示している。図50は、500−500に沿った
断面図であり、図51は600−600に沿った断面図
を示している。図51を参照して、酸化工程が進行する
につれて、SOI層103の下部の酸化が進行する。こ
れにより、SOI層103の下部が上の方向に持上げら
れ、SOI層103は上の方に湾曲した形となってい
る。また、SOI層103の側面上端部103bは酸化
によって丸型の形状となっている。
窒化膜125を除去した図である。図52は500−5
00に沿った断面を示し、図53は600−600に沿
った断面を示している。
レジスト100を形成する。レジスト100をマスクと
して、N型MOS領域にボロンイオンを注入する。この
イオン注入は、N型MOSFETのチャネル注入とな
る。
00を除去した後、図55に示すように、再びN型MO
S領域上にレジスト100を形成する。レジスト100
をマスクとして、P型MOS領域にリンイオンを注入す
る。このイオン注入は、P型MOSFETのチャネル注
入となる。その後、レジスト100を除去する。
り図56に示すような形状が得られる。図57は、酸化
膜104を除去した後の、600−600に沿った断面
図である。図57を参照して、SOI層103の湾曲し
た部分103fの下に存在していた埋込酸化膜102は
酸化膜104を除去する際に除去されている。
に、SOI層103の表面に酸化膜106を形成する。
酸化膜106は、トランジスタのゲート酸化膜となる。
層105を厚さ約2000Åで形成する。図61は、図
60で示される段階の600−600に沿った断面図で
ある。形成されたポリシリコン層105はSOI層10
3の湾曲した部分の下の方に入り込むように形成されて
いる。
ン層105上の所定領域に、レジスト100を形成す
る。レジスト100をマスクとして、図63に示すよう
にエッチングによってポリシリコン層105を選択的に
除去する。
のみレジスト100を形成し、P型MOS領域にボロン
イオンを注入する。この注入はP型MOSFETのLD
D注入となる。図65に示すように、P型MOS領域上
にのみレジスト100を形成し、N型MOS領域にリン
イオンを注入する。この注入はN型MOSFETのLD
D注入となる。
去した後、全体に絶縁膜116aを形成する。
することによって、図67に示されるようなサイドウォ
ール絶縁膜116が形成される。
のみレジスト100を形成し、P型MOS領域にボロン
イオンを注入する。この注入はP型MOSFETのソー
ス/ドレイン注入となる。この後レジスト100を除去
する。
のみ再びレジスト100を形成し、N型MOS領域にヒ
ソイオンを注入する。この注入はN型MOSFETのソ
ース/ドレイン領域となる。この後レジスト100を除
去する。
面上およびゲート電極105の表面上にシリサイド層1
08を形成する。その後、層間絶縁膜109を約700
0Åの厚さで形成する。その後、ソース/ドレイン領域
に接続するためのコンタクトホール(図示せず)を形成
し、アルミを主成分とする金属層をスパッタ法で形成す
ることにより金属配線110を形成する。図71は図7
0に示した段階の600−600に沿った断面図であ
る。SOI層103の両端部が上の方に湾曲しているこ
とがわかる。また、SOI層103の湾曲した部分の下
の方にゲート電極106が回り込むように形成されてい
る。
る従来の半導体装置が完成される。
半導体装置の製造方法では、SOI層103の酸化工程
によって、SOI層103の端部が上方へ湾曲する。こ
のSOI層103の側壁酸化工程は、SOI層103を
ドライエッチングした際にSOI層103の側壁に残っ
たエッチングのダメージ領域を酸化し、吸収することを
目的としている。このため、この酸化工程は重要であ
る。すなわち、側壁を酸化しない場合には、エッチング
によるダメージ領域がリーク電流を増加させる原因とな
り、トランジスタの均一性が低下する。その一方で、酸
化が進むとSOI層103の下面の酸化によってSOI
層103が上方へ押上げられる。このようにしてSOI
層103は上方へ湾曲した形となる。このSOI層10
3の湾曲は以下に述べる問題を引き起こす。
03の内部に応力が発生し、その結果結晶欠陥が発生す
る。この結晶欠陥は、その後トランジスタを形成した際
にトランジスタのリーク電流を増加させる。このため、
トランジスタの電気的性能を低下させるため問題とな
る。
曲しているので、その後の工程でゲート電極を形成する
際にゲート電極がSOI層103の下部にまで回り込
む。このため、この領域のしきい値電圧が低下し、その
結果、サブスレッショルド特性にハンプが形成されるこ
とになる。これは、形成されるトランジスタの電気的特
性に悪影響を及ぼす。
発明は、このような問題点を解決するためになされたも
ので、寄生トランジスタの影響の少ない、また、ソース
/ドレイン間リーク電流レベルの少ない半導体装置を提
供することである。
は、寄生トランジスタのしきい電圧を上昇させることが
可能な半導体装置を容易に製造することである。
る半導体装置は、半導体層と、絶縁膜と、ゲート電極層
とを備えている。半導体層は、絶縁層上に形成されてお
り、チャネル幅方向に沿った断面においてその側面上端
部および側面下端部が丸型形状を有する。ゲート電極層
は、チャネル幅方向に沿った断面において半導体層の上
部表面上および側表面上に沿って絶縁膜を介して形成さ
れている。絶縁膜は、半導体層の側面に接触において、
下方に向かってその幅が大きくなるように形成されてい
る。半導体層の側面上端部は側面下端部よりも丸みを帯
びている。また好ましくは、チャネル幅方向に沿った断
面におけるゲート電極層下に位置する半導体層の側面に
は高濃度不純物領域が形成されていてもよい。
状に複数の半導体層が形成された半導体装置の製造方法
では、半導体層の上部表面上にパッド酸化膜を形成す
る。パッド酸化膜上に窒化膜を形成する。半導体層側面
に下方に向かってその幅が大きくなるよう第1のサイド
ウォール絶縁膜を形成する。第1のサイドウォール絶縁
膜の形成後に窒化膜をマスクとして、半導体層を酸化す
る。また好ましくは、上記した酸化工程を1100℃以
上で半導体層を酸化することによって行なってもよい。
さらに好ましくは、窒化膜のゲート電極の延びる方向に
沿った長さが、半導体層のゲート電極の延びる方向に沿
った長さよりも小さくなるように形成し、窒化膜側面に
さらに第2のサイドウォール絶縁膜を形成した後に半導
体層を酸化してもよい。また好ましくは、第1のサイド
ウォール絶縁膜の形成に先立って、半導体層の側面近傍
に不純物をイオン注入してもよい。
体層が湾曲していないので、半導体層に応力によって生
じた欠陥が発生しない。また、半導体層側面に第1のサ
イドウォール絶縁膜が形成されているので、ゲート電極
層が半導体層下面に入り込まない。またチャネル幅方向
に沿った断面における半導体層の側面下端部が丸型形状
となるように構成すれば、半導体層の側面下部における
電界集中が発生しない。さらに、チャネル幅方向に沿っ
た断面におけるゲート電極層下に位置する半導体層の側
面に高濃度不純物領域を形成するように構成すれば、寄
生トランジスタのしきい値電圧が上昇される。
製造方法では、半導体層側面に第1のサイドウォール絶
縁膜を形成し、第1のサイドウォール絶縁膜の形成後に
半導体層を酸化するので、半導体層側面上端部は酸化に
より丸みを帯びながら、半導体層の側面下端部近傍の底
面は酸化されにくいので半導体層は上方に湾曲しない。
また、1100℃以上で半導体層を酸化すれば、半導体
層の側面上端部および側面下端部の応力が緩和される。
さらに、窒化膜のゲート電極の延びる方向に沿った長さ
が半導体層のゲート電極の延びる方向に沿った長さより
も小さくなるように形成し、窒化膜側面に第2のサイド
ウォール絶縁膜を形成した後に半導体層を酸化するよう
にすれば、酸化工程における酸化剤が拡散しやすく、半
導体層の側面上端部の酸化が促進される。また、第1の
サイドウォール絶縁膜の形成に先立って、半導体層の側
面近傍に不純物をイオン注入するようにすれば、半導体
層の側壁に形成される寄生トランジスタのしきい値電圧
が上昇される。
する。図1は本発明の第1実施例による半導体装置を示
した平面図である。
装置では、埋込酸化膜102の主表面上の所定領域に、
SOI層103が形成されている。埋込酸化膜102の
主表面上の所定領域およびSOI層103の主表面上の
所定領域にはゲート電極層105が形成されている。ま
たSOI層の側壁部分であって、ゲート電極層105の
下面となる部分にはサイドウォール絶縁膜30が形成さ
れている。SOI層103のソース/ドレイン領域上に
はコンタクトホール190が形成されている。また、コ
ンタクトホール190内でソース/ドレイン領域に接続
されるように、金属配線193が形成されている。
例の半導体装置の断面図である。図2は、図1の500
−500に沿った断面図であり、図3は図1の600−
600に沿った断面図である。まず図2を参照して、シ
リコン基板101の主表面上に埋込酸化膜102が形成
されている。埋込酸化膜102の主表面上の所定領域に
は、SOI層3が形成されている。SOI層3の両側壁
にはサイドウォール絶縁膜16が形成されている。SO
I層3の主表面上の所定領域には、ゲート絶縁膜6が形
成されている。ゲート絶縁膜6上にはゲート電極5が形
成されている。ゲート電極5の両側面に接するようにサ
イドウォール絶縁膜16が形成されている。SOI層3
の主表面の所定領域とゲート電極5の上表面とにはシリ
サイド層8が形成されている。トランジスタ領域全面を
覆うように層間絶縁膜9が形成されている。層間絶縁膜
9上には金属配線層10が形成され、金属配線層10は
コンタクトホール190を介してシリサイド層8と接続
されている。
主表面上に埋込酸化膜2が形成されている。埋込酸化膜
2の主表面上の所定領域にSOI層3が形成されてい
る。SOI層3の上表面にはゲート絶縁膜6が形成され
ている。また、SOI層3の両側面に接触するようにサ
イドウォール絶縁膜30が形成されている。埋込酸化膜
2の表面上、サイドウォール絶縁膜30の表面上、およ
びゲート絶縁膜6の上表面上にはゲート電極5が形成さ
れている。ゲート電極5の上には層間絶縁膜9が形成さ
れている。
した従来の半導体装置と異なり、SOI層3の両端部が
上方に湾曲していない。このため、SOI層3の湾曲部
分で発生していた応力による欠陥の発生がないので、結
晶欠陥により引き起こされるリーク電流の発生を防止す
ることができる。さらに、SOI層3が上方に湾曲して
いないために、ゲート電極5がSOI層3の下面部に入
り込んでいない。このため、従来問題となっていたゲー
ト電極5のSOI層3の下面への回り込みによる電界集
中が発生せず、それにより、サブスレッショルド電圧の
低下を防止することができる。また、SOI層3の両端
部には高濃度不純物領域3iが形成されているために、
SOI層3の側壁に形成される寄生トランジスタのしき
い値電圧を上昇させることができる。
した第1実施例の半導体装置の第1の製造プロセスを説
明するための断面図である。図4ないし図20を参照し
て、次に第1実施例の半導体装置の第1の製造プロセス
について説明する。図4は、従来技術で示した半導体装
置の製造プロセスのうち図47の後の工程を示してい
る。図4に示すように、P型MOS領域上にのみレジス
ト100を形成する。
クとして、N型MOS領域にボロンイオンを45°の傾
きで注入する。この注入は、分離領域のチャネル注入と
なる。この注入によって、SOI層3の側壁に高濃度不
純物領域3iを形成し、SOI層側壁の寄生トランジス
タのしきい値電圧を上昇させる。この後、レジスト10
0を除去することにより図6に示すような形状が得られ
る。図7に示すように、SOI層3の側壁にサイドウォ
ール絶縁膜16を形成する。このときの600−600
断面を図8に示す。図8に示すように、600−600
断面においてもSOI層3の側壁にサイドウォール絶縁
膜30が形成されている。
の側壁を酸化する。図9は500−500断面を、図1
0は600−600断面を示している。この酸化工程
は、950℃〜1300℃の温度で酸化する。なお、こ
の酸化温度は、1100℃以上が好ましい。これはSO
I層3の側壁上部および下部の周辺の応力が高温で反応
を行なうほど緩和されるためである。この酸化でSOI
層3の側壁が酸化される。その際、図10に示すよう
に、SOI層3の側壁に形成したサイドウォール30に
よってSOI層3の側壁上部は酸化されやすく、逆にS
OI層3の側壁下部は酸化されにくくなる。これは、サ
イドウォール絶縁膜30が下方ほど幅が厚くなってお
り、下方ほど酸化工程における酸化剤の拡散が妨げられ
るためと考えられる。以上の働きにより、SOI層の側
壁は上端部ほど酸化が促進され丸みを帯びる。その一
方、SOI層3の側壁下端部近傍は酸化が進行しにくい
ため、従来問題となっていた酸化によるSOI層の上部
湾曲が防止される。
断面図を示している。図11は500−500に沿った
断面図であり、図12は600−600に沿った断面図
を示している。図12を参照して、従来の半導体装置の
製造方法によって得られる形状、すなわち図51のもの
と比較するとSOI層3が上方に湾曲していないことが
わかる。この後、窒化膜5を熱リン酸で除去することに
よって図13および図14に示されるような形状が得ら
れる。
より図15および図16に示されるような形状が得られ
る。図17および図18に示すように、ゲート酸化膜6
を形成する。
に、ゲート電極となるポリシリコン層5を全面に堆積す
る。このときサイドウォール絶縁膜30がSOI層3の
側端部に存在することにより、ゲート電極となるポリシ
リコン層5がSOI層3の下面に入り込むことを有効に
防止することができる。
の工程と同様の工程を経て第1実施例の半導体装置が完
成される。
示した第1実施例の半導体装置の第2の製造プロセスを
説明するための断面図である。図21ないし図38を参
照して、次に第1実施例の半導体装置の第2の製造プロ
セスについて説明する。図44で示した従来の製造方法
の製造工程の次の工程が図21となる。
所定領域に形成されたレジスト100をマスクとして、
窒化膜125をエッチングする。図22に示すように、
P型MOS領域上にのみレジスト100を形成する。
スクとして、N型MOS領域にボロンイオンをイオン注
入する。この注入は分離領域へのチャネル注入となる。
この注入でSOI層3の側壁に発生する寄生トランジス
タのしきい値電圧を上昇させることができる。
すように、窒化膜125aの側壁にサイドウォール絶縁
膜216を形成する。その後図25に示すように、窒化
膜125aおよびサイドウォール絶縁膜216をマスク
としてSOI層3をドライエッチングで選択的に除去す
る。図25に示される段階の600−600に沿った断
面図を図26に示す。窒化膜125aの側端部にサイド
ウォール絶縁膜216が形成されている。また、SOI
層3の側面近傍に高濃度不純物領域3iが形成されてい
る。
イドウォール絶縁膜218を形成する。図27の段階に
おける600−600に沿った断面図を図28に示す。
SOI層3の側壁部にサイドウォール絶縁膜218が形
成されている。その後図29および図30に示されるよ
うに、SOI層3の側壁を酸化する。図29は500−
500に沿った断面図であり、図30は600−600
に沿った断面図である。酸化は、第1実施例と同様に9
50℃〜1300℃の温度で行なう。この酸化反応によ
り、SOI層3の側壁が酸化される。この際、第1実施
例で示した効果に加え、窒化膜の側端部に形成されたサ
イドウォール絶縁膜216によってSOI層3の側端部
上面の形状が第1実施例よりもさらに好ましいものとな
る。すなわち、酸化工程における酸化剤230は、窒化
膜125aの中を拡散するよりも、サイドウォール絶縁
膜216の内部の方が拡散しやすい。このため、SOI
層3の側端部上面の角部の酸化が第1実施例の場合より
もさらに促進される。このため、SOI層3の側面上端
部はさらに丸みを帯び、SOI層3の側面上端部におけ
る電界集中をさらに緩和することができる。また、第1
実施例と同様な形状を形成する場合であれば、酸化に要
する時間を短くすることができるという効果も奏する。
断面図を示したものである。図31は500−500に
沿った断面図であり、図32は600−600に沿った
断面図を示している。図32を参照して、前述のように
SOI層3の側面上部の角部は第1実施例のものよりも
一層丸みを帯び、角が取れていることがわかる。
ように、窒化膜125aを熱リン酸で除去し、パッド酸
化膜104を除去する。図35および図36に示すよう
に、ゲート絶縁膜206を形成する。その後図37およ
び図38に示すように、ゲート電極となるポリシリコン
205を堆積する。
従来技術の工程によって同様に第1実施例の半導体装置
が完成される。
であって制限的なものではないと考えられるべきであ
る。本発明の範囲は上記した説明ではなくて特許請求の
範囲によって示され、特許請求の範囲と均等の意味およ
び範囲内でのすべての変更が含まれることが意図され
る。
よれば、半導体層が上方に湾曲しておらず応力による欠
陥の発生を防止することができるので湾曲部における応
力によって発生する欠陥に起因するリーク電流を減少さ
せることができ、信頼性の高い半導体装置を得ることが
できる。また、半導体層の側面下端部が丸型形状になる
ように構成すれば、電界集中を防止でき、サブスレッシ
ョルド電圧の低下を防止することができる。さらに、半
導体層の側面に高濃度不純物領域を形成するように構成
すれば、半導体層側壁に形成される寄生トランジスタの
しきい値電圧を上昇させることができ、信頼性の高い半
導体装置を得ることができる。
装置の製造方法によれば、半導体層の上部表面上にパッ
ド酸化膜を形成し、パッド酸化膜上に窒化膜を形成し、
半導体層側面に下方に向かってその幅が大きくなるよう
に形成された第1のサイドウォール絶縁膜を形成し、第
1のサイドウォール絶縁膜の形成後に窒化膜をマスクと
して半導体層を酸化することにより、半導体層はその端
部が上方に湾曲しない。これにより、半導体層内に応力
による欠陥が発生するのを防止することができる。ま
た、ゲート電極層が半導体層の底面に入り込まないの
で、リーク電流の発生を防止し、サブスレッショルド電
圧の低下を防止することができる。また、1100℃以
上で半導体層を酸化するように構成すれば、半導体層の
側端部上面および下面における応力を緩和することがで
きるので、リーク電流を減少させることができ、信頼性
の高い半導体装置を得ることができる。さらに、窒化膜
側壁にも第2のサイドウォール絶縁膜を形成した後、半
導体層を酸化するようにすれば、半導体層側端部上面の
酸化を一層促進することができ、電界集中をさらに緩和
することができる。また、第1のサイドウォール絶縁膜
の形成に先立って、半導体層の側面近傍に不純物をイオ
ン注入するようにすれば半導体層側壁部に形成される寄
生トランジスタのしきい値電圧を上昇させることができ
るので、信頼性の高い半導体装置を製造することができ
る。
た平面図である。
0−500に沿った断面の断面図である。
0−600に沿った断面を示した断面図である。
スの第1工程を説明するための断面図である。
スの第2工程を説明するための断面図である。
スの第3工程を説明するための断面図である。
スの第4工程を説明するための断面図である。
スの第4工程を説明するための600−600に沿った
断面図である。
スの第5工程を説明するための断面図である。
セスの第5工程を説明するための600−600に沿っ
た断面図である。
セスの第6工程を説明するための断面図である。
セスの第6工程を説明するための600−600に沿っ
た断面図である。
セスの第7工程を説明するための断面図である。
セスの第7工程を説明するための600−600に沿っ
た断面図である。
セスの第8工程を説明するための断面図である。
セスの第8工程を説明するための600−600に沿っ
た断面図である。
セスの第9工程を説明するための断面図である。
セスの第9工程を説明するための600−600に沿っ
た断面図である。
セスの第10工程を説明するための断面図である。
セスの第10工程を説明するための600−600に沿
った断面図である。
セスの第1工程を説明するための断面図である。
セスの第2工程を説明するための断面図である。
セスの第3工程を説明するための断面図である。
セスの第4工程を説明するための断面図である。
セスの第5工程を説明するための断面図である。
セスの第5工程を説明するための600−600に沿っ
た断面図である。
セスの第6工程を説明するための断面図である。
セスの第6工程を説明するための600−600に沿っ
た断面図である。
セスの第7工程を説明するための断面図である。
セスの第7工程を説明するための600−600に沿っ
た断面図である。
セスの第8工程を説明するための断面図である。
セスの第8工程を説明するための600−600に沿っ
た断面図である。
セスの第9工程を説明するための断面図である。
セスの第9工程を説明するための600−600に沿っ
た断面図である。
セスの第10工程を説明するための断面図である。
セスの第10工程を説明するための600−600に沿
った断面図である。
セスの第11工程を説明するための断面図である。
セスの第11工程を説明するための600−600に沿
った断面図である。
−600に沿った断面図である。
−500に沿った断面図である。
程を説明するための断面図である。
程を説明するための断面図である。
程を説明するための断面図である。
程を説明するための断面図である。
程を説明するための断面図である。
程を説明するための600−600に沿った断面図であ
る。
程を説明するための断面図である。
程を説明するための600−600に沿った断面図であ
る。
程を説明するための断面図である。
程を説明するための600−600に沿った断面図であ
る。
程を説明するための断面図である。
程を説明するための600−600に沿った断面図であ
る。
程を説明するための断面図である。
工程を説明するための断面図である。
工程を説明するための断面図である。
工程を説明するための600−600に沿った断面図で
ある。
工程を説明するための断面図である。
工程を説明するための600−600に沿った断面図で
ある。
工程を説明するための断面図である。
工程を説明するための600−600に沿った断面図で
ある。
工程を説明するための断面図である。
工程を説明するための断面図である。
工程を説明するための断面図である。
工程を説明するための断面図である。
工程を説明するための断面図である。
工程を説明するための断面図である。
工程を説明するための断面図である。
工程を説明するための断面図である。
工程を説明するための断面図である。
工程を説明するための600−600に沿った断面図で
ある。
03 SOI層、105 ゲート電極層、190 コン
タクトホール。
Claims (10)
- 【請求項1】 絶縁層上に形成され、チャネル幅方向に
沿った断面において、その側面上端部および側面下端部
が丸型形状を有する半導体層と、 前記チャネル幅方向に沿った断面において前記半導体層
の上部表面上および側表面上に沿って、絶縁膜を介して
形成されたゲート電極層とを備え、 前記絶縁膜は、前記半導体層の側面において、下方に向
かってその幅が大きくなるように形成されており、 前記半導体層の前記側面上端部は前記側面下端部よりも
丸みを帯びている ことを特徴とする、半導体装置。 - 【請求項2】 前記絶縁膜は、 前記半導体層の側表面に形成された第1の絶縁膜と、 前記半導体層の上部表面上に接触して形成された第2の
絶縁膜とを備えたことを特徴とする、請求項1に記載の
半導体装置。 - 【請求項3】 前記第1の絶縁膜は、チャネル長方向に
沿った断面において前記半導体層の側表面にサイドウォ
ール状に形成されていることを特徴とする、請求項2に
記載の半導体装置。 - 【請求項4】 前記第1の絶縁膜は、前記第2の絶縁膜
よりも膜厚が厚いことを特徴とする、請求項2に記載の
半導体装置。 - 【請求項5】 前記チャネル幅方向に沿った断面におけ
る前記ゲート電極層下に位置する前記半導体層の側面に
は高濃度不純物領域が形成されている、請求項1ないし
4のいずれかの項に記載の半導体装置。 - 【請求項6】 絶縁層上に島状に複数の半導体層が形成
された半導体装置の製造方法であって、 前記絶縁層上に形成された前記半導体層の上部表面上に
パッド酸化膜を形成する工程と、 前記パッド酸化膜上に窒化膜を形成する工程と、 前記半導体層を複数の島状に形成する工程と、 前記半導体層の側面に接触するように、下方に向かって
その幅が大きくなる第1のサイドウォール絶縁膜を形成
する工程と、 前記第1のサイドウォール絶縁膜の形成後に前記窒化膜
をマスクとして前記半導体層を酸化する工程とを備え
た、半導体装置の製造方法。 - 【請求項7】 前記酸化工程は、1100℃以上の温度
条件下で前記半導体層を酸化することによって行なう、
請求項6に記載の半導体装置の製造方法。 - 【請求項8】 ゲート電極の延びる方向に沿った前記窒
化膜の長さが、前記ゲート電極の延びる方向に沿った前
記半導体層の長さよりも小さくなるように前記窒化膜を
形成し、 さらに、前記窒化膜の側面に接触するように、第2のサ
イドウォール絶縁膜を形成し、 前記第1および第2のサイドウォール絶縁膜の形成後に
前記半導体層を酸化する、請求項6に記載の半導体装置
の製造方法。 - 【請求項9】 前記第1のサイドウォール絶縁膜の形成
に先立って、前記半導体層の側面近傍に不純物をイオン
注入する、請求項6に記載の半導体装置の製造方法。 - 【請求項10】 さらに、 前記半導体層の酸化を行なった後、前記窒化膜および前
記パッド酸化膜を除去する工程と、 前記半導体層の上部表面上にゲート絶縁膜を形成する工
程と、 前記ゲート絶縁膜の表面上と前記第1のサイドウォール
絶縁膜の表面上とに沿ってゲート電極層を形成する工程
とを備えた、請求項6に記載の半導体装置の製造方法。
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