JP3504025B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 184
- 238000004519 manufacturing process Methods 0.000 title claims description 90
- 238000000034 method Methods 0.000 claims description 29
- 150000004767 nitrides Chemical class 0.000 claims description 29
- 238000007254 oxidation reaction Methods 0.000 claims description 28
- 230000003647 oxidation Effects 0.000 claims description 25
- 239000012535 impurity Substances 0.000 claims description 11
- 230000001590 oxidative effect Effects 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 230000007423 decrease Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 171
- 239000010408 film Substances 0.000 description 111
- 230000003071 parasitic effect Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- -1 Boron ions Chemical class 0.000 description 7
- 230000007547 defect Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 239000007943 implant Substances 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 239000007800 oxidant agent Substances 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に、絶縁膜上に形成された半導体層
を含む半導体装置およびその製造方法に関する。
製造方法に関し、特に、絶縁膜上に形成された半導体層
を含む半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体の高性能化を図るために、回路素
子を誘電体で分離し浮遊容量の少ない半導体集積回路を
製造する試みがなされている。トランジスタを絶縁膜上
に形成された薄膜のシリコン層（以下、「ＳＯＩ（Sili
con On Insulator）層」という。）に形成する場合は、
素子回路を分離するのにいわゆるＭＥＳＡ分離法が用い
られている。
子を誘電体で分離し浮遊容量の少ない半導体集積回路を
製造する試みがなされている。トランジスタを絶縁膜上
に形成された薄膜のシリコン層（以下、「ＳＯＩ（Sili
con On Insulator）層」という。）に形成する場合は、
素子回路を分離するのにいわゆるＭＥＳＡ分離法が用い
られている。
【０００３】この分離方法で分離された各トランジスタ
は、完全に島状の半導体層に形成されているために、隣
のトランジスタとのラッチアップの影響を受けないな
ど、多くの利点を有することが報告されている。
は、完全に島状の半導体層に形成されているために、隣
のトランジスタとのラッチアップの影響を受けないな
ど、多くの利点を有することが報告されている。
【０００４】図３９〜図４１は従来のＭＥＳＡ分離法で
形成したＳＯＩ層に形成されたＭＯＳ電界効果トランジ
スタ（以下「ＭＯＳ ＦＥＴ」という。）の平面図およ
び断面図を示す。図３９はＳＯＩ層ＭＯＳＦＥＴの平面
図を示す。図３９を参照して、埋込酸化膜１０２の上に
ＳＯＩ層１０３が島状に形成されている。ＳＯＩ層１０
３を横切るようにゲート電極１０５が形成されている。
トランジスタのソース／ドレインに接続するようにコン
タクトホール１９０が形成されている。コンタクトホー
ル１９０内でソース／ドレイン領域と電気的に接触する
ように配線層１９３が形成されている。
形成したＳＯＩ層に形成されたＭＯＳ電界効果トランジ
スタ（以下「ＭＯＳ ＦＥＴ」という。）の平面図およ
び断面図を示す。図３９はＳＯＩ層ＭＯＳＦＥＴの平面
図を示す。図３９を参照して、埋込酸化膜１０２の上に
ＳＯＩ層１０３が島状に形成されている。ＳＯＩ層１０
３を横切るようにゲート電極１０５が形成されている。
トランジスタのソース／ドレインに接続するようにコン
タクトホール１９０が形成されている。コンタクトホー
ル１９０内でソース／ドレイン領域と電気的に接触する
ように配線層１９３が形成されている。
【０００５】図４０は図３９の６００−６００断面図を
示している。図４０を参照して、シリコン基板１０１の
上に埋込酸化膜１０２が形成されている。埋込酸化膜１
０２の主表面上の所定領域にＳＯＩ層１０３が形成され
ている。ＳＯＩ層１０３の主表面上と埋込酸化膜１０２
の主表面上の所定領域とに、ゲート電極層１０５が形成
されている。ＳＯＩ層１０３とゲート電極層１０５との
間にはゲート絶縁膜１０６が形成されている。ゲート電
極層１０５を覆うように層間絶縁膜１０９が形成されて
いる。
示している。図４０を参照して、シリコン基板１０１の
上に埋込酸化膜１０２が形成されている。埋込酸化膜１
０２の主表面上の所定領域にＳＯＩ層１０３が形成され
ている。ＳＯＩ層１０３の主表面上と埋込酸化膜１０２
の主表面上の所定領域とに、ゲート電極層１０５が形成
されている。ＳＯＩ層１０３とゲート電極層１０５との
間にはゲート絶縁膜１０６が形成されている。ゲート電
極層１０５を覆うように層間絶縁膜１０９が形成されて
いる。
【０００６】図４１は図３９の５００−５００断面図で
ある。図４１を参照して、シリコン基板１０１上に接触
するように埋込酸化膜１０２が形成されている。埋込酸
化膜１０２の上には、ＳＯＩ層１０３が形成されてい
る。ＳＯＩ層１０３の両側端にはサイドウォール絶縁膜
１１６が形成されている。ＳＯＩ層１０３の主表面上の
所定領域には、シリサイド層１０８が形成されている。
ＳＯＩ層１０３の主表面上の所定領域には、ゲート絶縁
膜１０６が形成されている。ゲート絶縁膜１０６の上に
は、ゲート電極１０５およびゲート電極１０５の両側端
にサイドウォール絶縁膜１１６が形成されている。ゲー
ト電極１０５の表面上にはシリサイド層１０８が形成さ
れている。トランジスタを覆うように層間絶縁膜１０９
が形成されている。ＳＯＩ層１０３のソース／ドレイン
領域上に形成されたシリサイド層１０８に接触するよう
に金属配線１１０が形成されている。
ある。図４１を参照して、シリコン基板１０１上に接触
するように埋込酸化膜１０２が形成されている。埋込酸
化膜１０２の上には、ＳＯＩ層１０３が形成されてい
る。ＳＯＩ層１０３の両側端にはサイドウォール絶縁膜
１１６が形成されている。ＳＯＩ層１０３の主表面上の
所定領域には、シリサイド層１０８が形成されている。
ＳＯＩ層１０３の主表面上の所定領域には、ゲート絶縁
膜１０６が形成されている。ゲート絶縁膜１０６の上に
は、ゲート電極１０５およびゲート電極１０５の両側端
にサイドウォール絶縁膜１１６が形成されている。ゲー
ト電極１０５の表面上にはシリサイド層１０８が形成さ
れている。トランジスタを覆うように層間絶縁膜１０９
が形成されている。ＳＯＩ層１０３のソース／ドレイン
領域上に形成されたシリサイド層１０８に接触するよう
に金属配線１１０が形成されている。
【０００７】図３９〜図４１で示された半導体装置の製
造工程が、図４２〜図７１で示されている。図４２〜図
７１を参照して、従来の半導体装置の製造工程について
説明する。図４２は、シリコン基板１０１の上に埋込酸
化膜１０２を形成し、さらにその上にＳＯＩ層１０３を
形成した図である。このシリコン基板１０１と埋込酸化
膜１０２とＳＯＩ層１０３とによってＳＯＩ基板が構成
されている。ＳＯＩ層１０３の表面を酸化することによ
り１００〜２００Åの厚さを有する酸化膜１０４を形成
する。
造工程が、図４２〜図７１で示されている。図４２〜図
７１を参照して、従来の半導体装置の製造工程について
説明する。図４２は、シリコン基板１０１の上に埋込酸
化膜１０２を形成し、さらにその上にＳＯＩ層１０３を
形成した図である。このシリコン基板１０１と埋込酸化
膜１０２とＳＯＩ層１０３とによってＳＯＩ基板が構成
されている。ＳＯＩ層１０３の表面を酸化することによ
り１００〜２００Åの厚さを有する酸化膜１０４を形成
する。
【０００８】図４３に示すように酸化膜１０４の主表面
上に窒化膜１２５を形成する。図４４に示すように窒化
膜１２５の主表面上の所定領域にレジスト１００を形成
する。図４５に示すように、レジスト１００をマスクと
して窒化膜１２５、酸化膜１０４およびＳＯＩ層１０３
をエッチングする。図４６に示すように、レジスト１０
０を除去する。
上に窒化膜１２５を形成する。図４４に示すように窒化
膜１２５の主表面上の所定領域にレジスト１００を形成
する。図４５に示すように、レジスト１００をマスクと
して窒化膜１２５、酸化膜１０４およびＳＯＩ層１０３
をエッチングする。図４６に示すように、レジスト１０
０を除去する。
【０００９】図４７は、図４６に示す段階の６００−６
００に沿った断面図である。埋込酸化膜１０２の主表面
上の所定領域に、ＳＯＩ層１０３、酸化膜１０４および
窒化膜１２５が形成されている。
００に沿った断面図である。埋込酸化膜１０２の主表面
上の所定領域に、ＳＯＩ層１０３、酸化膜１０４および
窒化膜１２５が形成されている。
【００１０】その後、図４８および図４９に示されるよ
うにＳＯＩ層１０３を酸化する。図４８および図４９は
酸化工程の初期段階を示しており、図４８は図３９の５
００−５００に沿った断面図であり、図４９は図３９の
６００−６００に沿った断面図を示している。図４９を
参照して、酸化剤１４６が拡散してＳＯＩ層１０３に達
しＳＯＩ層１０３を酸化している。
うにＳＯＩ層１０３を酸化する。図４８および図４９は
酸化工程の初期段階を示しており、図４８は図３９の５
００−５００に沿った断面図であり、図４９は図３９の
６００−６００に沿った断面図を示している。図４９を
参照して、酸化剤１４６が拡散してＳＯＩ層１０３に達
しＳＯＩ層１０３を酸化している。
【００１１】図５０および図５１は酸化工程終了後の断
面図を示している。図５０は、５００−５００に沿った
断面図であり、図５１は６００−６００に沿った断面図
を示している。図５１を参照して、酸化工程が進行する
につれて、ＳＯＩ層１０３の下部の酸化が進行する。こ
れにより、ＳＯＩ層１０３の下部が上の方向に持上げら
れ、ＳＯＩ層１０３は上の方に湾曲した形となってい
る。また、ＳＯＩ層１０３の側面上端部１０３ｂは酸化
によって丸型の形状となっている。
面図を示している。図５０は、５００−５００に沿った
断面図であり、図５１は６００−６００に沿った断面図
を示している。図５１を参照して、酸化工程が進行する
につれて、ＳＯＩ層１０３の下部の酸化が進行する。こ
れにより、ＳＯＩ層１０３の下部が上の方向に持上げら
れ、ＳＯＩ層１０３は上の方に湾曲した形となってい
る。また、ＳＯＩ層１０３の側面上端部１０３ｂは酸化
によって丸型の形状となっている。
【００１２】図５２および図５３は、酸化工程終了後、
窒化膜１２５を除去した図である。図５２は５００−５
００に沿った断面を示し、図５３は６００−６００に沿
った断面を示している。
窒化膜１２５を除去した図である。図５２は５００−５
００に沿った断面を示し、図５３は６００−６００に沿
った断面を示している。
【００１３】図５４に示すように、Ｐ型ＭＯＳ領域上に
レジスト１００を形成する。レジスト１００をマスクと
して、Ｎ型ＭＯＳ領域にボロンイオンを注入する。この
イオン注入は、Ｎ型ＭＯＳＦＥＴのチャネル注入とな
る。
レジスト１００を形成する。レジスト１００をマスクと
して、Ｎ型ＭＯＳ領域にボロンイオンを注入する。この
イオン注入は、Ｎ型ＭＯＳＦＥＴのチャネル注入とな
る。
【００１４】Ｐ型ＭＯＳ領域上に形成されたレジスト１
００を除去した後、図５５に示すように、再びＮ型ＭＯ
Ｓ領域上にレジスト１００を形成する。レジスト１００
をマスクとして、Ｐ型ＭＯＳ領域にリンイオンを注入す
る。このイオン注入は、Ｐ型ＭＯＳＦＥＴのチャネル注
入となる。その後、レジスト１００を除去する。
００を除去した後、図５５に示すように、再びＮ型ＭＯ
Ｓ領域上にレジスト１００を形成する。レジスト１００
をマスクとして、Ｐ型ＭＯＳ領域にリンイオンを注入す
る。このイオン注入は、Ｐ型ＭＯＳＦＥＴのチャネル注
入となる。その後、レジスト１００を除去する。
【００１５】そして、酸化膜１０４を除去することによ
り図５６に示すような形状が得られる。図５７は、酸化
膜１０４を除去した後の、６００−６００に沿った断面
図である。図５７を参照して、ＳＯＩ層１０３の湾曲し
た部分１０３ｆの下に存在していた埋込酸化膜１０２は
酸化膜１０４を除去する際に除去されている。
り図５６に示すような形状が得られる。図５７は、酸化
膜１０４を除去した後の、６００−６００に沿った断面
図である。図５７を参照して、ＳＯＩ層１０３の湾曲し
た部分１０３ｆの下に存在していた埋込酸化膜１０２は
酸化膜１０４を除去する際に除去されている。
【００１６】その後、図５８および図５９に示すよう
に、ＳＯＩ層１０３の表面に酸化膜１０６を形成する。
酸化膜１０６は、トランジスタのゲート酸化膜となる。
に、ＳＯＩ層１０３の表面に酸化膜１０６を形成する。
酸化膜１０６は、トランジスタのゲート酸化膜となる。
【００１７】図６０に示すように、全面にポリシリコン
層１０５を厚さ約２０００Åで形成する。図６１は、図
６０で示される段階の６００−６００に沿った断面図で
ある。形成されたポリシリコン層１０５はＳＯＩ層１０
３の湾曲した部分の下の方に入り込むように形成されて
いる。
層１０５を厚さ約２０００Åで形成する。図６１は、図
６０で示される段階の６００−６００に沿った断面図で
ある。形成されたポリシリコン層１０５はＳＯＩ層１０
３の湾曲した部分の下の方に入り込むように形成されて
いる。
【００１８】その後、図６２に示すように、ポリシリコ
ン層１０５上の所定領域に、レジスト１００を形成す
る。レジスト１００をマスクとして、図６３に示すよう
にエッチングによってポリシリコン層１０５を選択的に
除去する。
ン層１０５上の所定領域に、レジスト１００を形成す
る。レジスト１００をマスクとして、図６３に示すよう
にエッチングによってポリシリコン層１０５を選択的に
除去する。
【００１９】図６４に示すように、Ｎ型ＭＯＳ領域上に
のみレジスト１００を形成し、Ｐ型ＭＯＳ領域にボロン
イオンを注入する。この注入はＰ型ＭＯＳＦＥＴのＬＤ
Ｄ注入となる。図６５に示すように、Ｐ型ＭＯＳ領域上
にのみレジスト１００を形成し、Ｎ型ＭＯＳ領域にリン
イオンを注入する。この注入はＮ型ＭＯＳＦＥＴのＬＤ
Ｄ注入となる。
のみレジスト１００を形成し、Ｐ型ＭＯＳ領域にボロン
イオンを注入する。この注入はＰ型ＭＯＳＦＥＴのＬＤ
Ｄ注入となる。図６５に示すように、Ｐ型ＭＯＳ領域上
にのみレジスト１００を形成し、Ｎ型ＭＯＳ領域にリン
イオンを注入する。この注入はＮ型ＭＯＳＦＥＴのＬＤ
Ｄ注入となる。
【００２０】図６６に示すように、レジスト１００を除
去した後、全体に絶縁膜１１６ａを形成する。
去した後、全体に絶縁膜１１６ａを形成する。
【００２１】この絶縁膜１１６ａを異方性エッチングを
することによって、図６７に示されるようなサイドウォ
ール絶縁膜１１６が形成される。
することによって、図６７に示されるようなサイドウォ
ール絶縁膜１１６が形成される。
【００２２】図６８に示すように、Ｎ型ＭＯＳ領域上に
のみレジスト１００を形成し、Ｐ型ＭＯＳ領域にボロン
イオンを注入する。この注入はＰ型ＭＯＳＦＥＴのソー
ス／ドレイン注入となる。この後レジスト１００を除去
する。
のみレジスト１００を形成し、Ｐ型ＭＯＳ領域にボロン
イオンを注入する。この注入はＰ型ＭＯＳＦＥＴのソー
ス／ドレイン注入となる。この後レジスト１００を除去
する。
【００２３】図６９に示すように、Ｐ型ＭＯＳ領域上に
のみ再びレジスト１００を形成し、Ｎ型ＭＯＳ領域にヒ
ソイオンを注入する。この注入はＮ型ＭＯＳＦＥＴのソ
ース／ドレイン領域となる。この後レジスト１００を除
去する。
のみ再びレジスト１００を形成し、Ｎ型ＭＯＳ領域にヒ
ソイオンを注入する。この注入はＮ型ＭＯＳＦＥＴのソ
ース／ドレイン領域となる。この後レジスト１００を除
去する。
【００２４】図７０に示すように、ＳＯＩ層１０３の表
面上およびゲート電極１０５の表面上にシリサイド層１
０８を形成する。その後、層間絶縁膜１０９を約７００
０Åの厚さで形成する。その後、ソース／ドレイン領域
に接続するためのコンタクトホール（図示せず）を形成
し、アルミを主成分とする金属層をスパッタ法で形成す
ることにより金属配線１１０を形成する。図７１は図７
０に示した段階の６００−６００に沿った断面図であ
る。ＳＯＩ層１０３の両端部が上の方に湾曲しているこ
とがわかる。また、ＳＯＩ層１０３の湾曲した部分の下
の方にゲート電極１０６が回り込むように形成されてい
る。
面上およびゲート電極１０５の表面上にシリサイド層１
０８を形成する。その後、層間絶縁膜１０９を約７００
０Åの厚さで形成する。その後、ソース／ドレイン領域
に接続するためのコンタクトホール（図示せず）を形成
し、アルミを主成分とする金属層をスパッタ法で形成す
ることにより金属配線１１０を形成する。図７１は図７
０に示した段階の６００−６００に沿った断面図であ
る。ＳＯＩ層１０３の両端部が上の方に湾曲しているこ
とがわかる。また、ＳＯＩ層１０３の湾曲した部分の下
の方にゲート電極１０６が回り込むように形成されてい
る。
【００２５】このようにして、図３９〜図４１に示され
る従来の半導体装置が完成される。
る従来の半導体装置が完成される。
【００２６】
【発明が解決しようとする課題】上述のように、従来の
半導体装置の製造方法では、ＳＯＩ層１０３の酸化工程
によって、ＳＯＩ層１０３の端部が上方へ湾曲する。こ
のＳＯＩ層１０３の側壁酸化工程は、ＳＯＩ層１０３を
ドライエッチングした際にＳＯＩ層１０３の側壁に残っ
たエッチングのダメージ領域を酸化し、吸収することを
目的としている。このため、この酸化工程は重要であ
る。すなわち、側壁を酸化しない場合には、エッチング
によるダメージ領域がリーク電流を増加させる原因とな
り、トランジスタの均一性が低下する。その一方で、酸
化が進むとＳＯＩ層１０３の下面の酸化によってＳＯＩ
層１０３が上方へ押上げられる。このようにしてＳＯＩ
層１０３は上方へ湾曲した形となる。このＳＯＩ層１０
３の湾曲は以下に述べる問題を引き起こす。
半導体装置の製造方法では、ＳＯＩ層１０３の酸化工程
によって、ＳＯＩ層１０３の端部が上方へ湾曲する。こ
のＳＯＩ層１０３の側壁酸化工程は、ＳＯＩ層１０３を
ドライエッチングした際にＳＯＩ層１０３の側壁に残っ
たエッチングのダメージ領域を酸化し、吸収することを
目的としている。このため、この酸化工程は重要であ
る。すなわち、側壁を酸化しない場合には、エッチング
によるダメージ領域がリーク電流を増加させる原因とな
り、トランジスタの均一性が低下する。その一方で、酸
化が進むとＳＯＩ層１０３の下面の酸化によってＳＯＩ
層１０３が上方へ押上げられる。このようにしてＳＯＩ
層１０３は上方へ湾曲した形となる。このＳＯＩ層１０
３の湾曲は以下に述べる問題を引き起こす。
【００２７】第１点は湾曲することによってＳＯＩ層１
０３の内部に応力が発生し、その結果結晶欠陥が発生す
る。この結晶欠陥は、その後トランジスタを形成した際
にトランジスタのリーク電流を増加させる。このため、
トランジスタの電気的性能を低下させるため問題とな
る。
０３の内部に応力が発生し、その結果結晶欠陥が発生す
る。この結晶欠陥は、その後トランジスタを形成した際
にトランジスタのリーク電流を増加させる。このため、
トランジスタの電気的性能を低下させるため問題とな
る。
【００２８】第２点として、ＳＯＩ層１０３が上方に湾
曲しているので、その後の工程でゲート電極を形成する
際にゲート電極がＳＯＩ層１０３の下部にまで回り込
む。このため、この領域のしきい値電圧が低下し、その
結果、サブスレッショルド特性にハンプが形成されるこ
とになる。これは、形成されるトランジスタの電気的特
性に悪影響を及ぼす。
曲しているので、その後の工程でゲート電極を形成する
際にゲート電極がＳＯＩ層１０３の下部にまで回り込
む。このため、この領域のしきい値電圧が低下し、その
結果、サブスレッショルド特性にハンプが形成されるこ
とになる。これは、形成されるトランジスタの電気的特
性に悪影響を及ぼす。
【００２９】請求項１〜６に記載の発明の目的は、この
発明は、このような問題点を解決するためになされたも
ので、寄生トランジスタの影響の少ない、また、ソース
／ドレイン間リーク電流レベルの少ない半導体装置を提
供することである。
発明は、このような問題点を解決するためになされたも
ので、寄生トランジスタの影響の少ない、また、ソース
／ドレイン間リーク電流レベルの少ない半導体装置を提
供することである。
【００３０】また、請求項７〜１１に記載の発明の目的
は、寄生トランジスタのしきい電圧を上昇させることが
可能な半導体装置を容易に製造することである。
は、寄生トランジスタのしきい電圧を上昇させることが
可能な半導体装置を容易に製造することである。
【００３１】
【課題を解決するための手段】請求項１ないし５におけ
る半導体装置は、半導体層と、絶縁膜と、ゲート電極層
とを備えている。半導体層は、絶縁層上に形成されてお
り、チャネル幅方向に沿った断面においてその側面上端
部および側面下端部が丸型形状を有する。ゲート電極層
は、チャネル幅方向に沿った断面において半導体層の上
部表面上および側表面上に沿って絶縁膜を介して形成さ
れている。絶縁膜は、半導体層の側面に接触において、
下方に向かってその幅が大きくなるように形成されてい
る。半導体層の側面上端部は側面下端部よりも丸みを帯
びている。また好ましくは、チャネル幅方向に沿った断
面におけるゲート電極層下に位置する半導体層の側面に
は高濃度不純物領域が形成されていてもよい。
る半導体装置は、半導体層と、絶縁膜と、ゲート電極層
とを備えている。半導体層は、絶縁層上に形成されてお
り、チャネル幅方向に沿った断面においてその側面上端
部および側面下端部が丸型形状を有する。ゲート電極層
は、チャネル幅方向に沿った断面において半導体層の上
部表面上および側表面上に沿って絶縁膜を介して形成さ
れている。絶縁膜は、半導体層の側面に接触において、
下方に向かってその幅が大きくなるように形成されてい
る。半導体層の側面上端部は側面下端部よりも丸みを帯
びている。また好ましくは、チャネル幅方向に沿った断
面におけるゲート電極層下に位置する半導体層の側面に
は高濃度不純物領域が形成されていてもよい。
【００３２】請求項６ないし１０における絶縁層上に島
状に複数の半導体層が形成された半導体装置の製造方法
では、半導体層の上部表面上にパッド酸化膜を形成す
る。パッド酸化膜上に窒化膜を形成する。半導体層側面
に下方に向かってその幅が大きくなるよう第１のサイド
ウォール絶縁膜を形成する。第１のサイドウォール絶縁
膜の形成後に窒化膜をマスクとして、半導体層を酸化す
る。また好ましくは、上記した酸化工程を１１００℃以
上で半導体層を酸化することによって行なってもよい。
さらに好ましくは、窒化膜のゲート電極の延びる方向に
沿った長さが、半導体層のゲート電極の延びる方向に沿
った長さよりも小さくなるように形成し、窒化膜側面に
さらに第２のサイドウォール絶縁膜を形成した後に半導
体層を酸化してもよい。また好ましくは、第１のサイド
ウォール絶縁膜の形成に先立って、半導体層の側面近傍
に不純物をイオン注入してもよい。
状に複数の半導体層が形成された半導体装置の製造方法
では、半導体層の上部表面上にパッド酸化膜を形成す
る。パッド酸化膜上に窒化膜を形成する。半導体層側面
に下方に向かってその幅が大きくなるよう第１のサイド
ウォール絶縁膜を形成する。第１のサイドウォール絶縁
膜の形成後に窒化膜をマスクとして、半導体層を酸化す
る。また好ましくは、上記した酸化工程を１１００℃以
上で半導体層を酸化することによって行なってもよい。
さらに好ましくは、窒化膜のゲート電極の延びる方向に
沿った長さが、半導体層のゲート電極の延びる方向に沿
った長さよりも小さくなるように形成し、窒化膜側面に
さらに第２のサイドウォール絶縁膜を形成した後に半導
体層を酸化してもよい。また好ましくは、第１のサイド
ウォール絶縁膜の形成に先立って、半導体層の側面近傍
に不純物をイオン注入してもよい。
【００３３】
【作用】請求項１から５に関わる半導体装置では、半導
体層が湾曲していないので、半導体層に応力によって生
じた欠陥が発生しない。また、半導体層側面に第１のサ
イドウォール絶縁膜が形成されているので、ゲート電極
層が半導体層下面に入り込まない。またチャネル幅方向
に沿った断面における半導体層の側面下端部が丸型形状
となるように構成すれば、半導体層の側面下部における
電界集中が発生しない。さらに、チャネル幅方向に沿っ
た断面におけるゲート電極層下に位置する半導体層の側
面に高濃度不純物領域を形成するように構成すれば、寄
生トランジスタのしきい値電圧が上昇される。
体層が湾曲していないので、半導体層に応力によって生
じた欠陥が発生しない。また、半導体層側面に第１のサ
イドウォール絶縁膜が形成されているので、ゲート電極
層が半導体層下面に入り込まない。またチャネル幅方向
に沿った断面における半導体層の側面下端部が丸型形状
となるように構成すれば、半導体層の側面下部における
電界集中が発生しない。さらに、チャネル幅方向に沿っ
た断面におけるゲート電極層下に位置する半導体層の側
面に高濃度不純物領域を形成するように構成すれば、寄
生トランジスタのしきい値電圧が上昇される。
【００３４】請求項６ないし１０に関わる半導体装置の
製造方法では、半導体層側面に第１のサイドウォール絶
縁膜を形成し、第１のサイドウォール絶縁膜の形成後に
半導体層を酸化するので、半導体層側面上端部は酸化に
より丸みを帯びながら、半導体層の側面下端部近傍の底
面は酸化されにくいので半導体層は上方に湾曲しない。
また、１１００℃以上で半導体層を酸化すれば、半導体
層の側面上端部および側面下端部の応力が緩和される。
さらに、窒化膜のゲート電極の延びる方向に沿った長さ
が半導体層のゲート電極の延びる方向に沿った長さより
も小さくなるように形成し、窒化膜側面に第２のサイド
ウォール絶縁膜を形成した後に半導体層を酸化するよう
にすれば、酸化工程における酸化剤が拡散しやすく、半
導体層の側面上端部の酸化が促進される。また、第１の
サイドウォール絶縁膜の形成に先立って、半導体層の側
面近傍に不純物をイオン注入するようにすれば、半導体
層の側壁に形成される寄生トランジスタのしきい値電圧
が上昇される。
製造方法では、半導体層側面に第１のサイドウォール絶
縁膜を形成し、第１のサイドウォール絶縁膜の形成後に
半導体層を酸化するので、半導体層側面上端部は酸化に
より丸みを帯びながら、半導体層の側面下端部近傍の底
面は酸化されにくいので半導体層は上方に湾曲しない。
また、１１００℃以上で半導体層を酸化すれば、半導体
層の側面上端部および側面下端部の応力が緩和される。
さらに、窒化膜のゲート電極の延びる方向に沿った長さ
が半導体層のゲート電極の延びる方向に沿った長さより
も小さくなるように形成し、窒化膜側面に第２のサイド
ウォール絶縁膜を形成した後に半導体層を酸化するよう
にすれば、酸化工程における酸化剤が拡散しやすく、半
導体層の側面上端部の酸化が促進される。また、第１の
サイドウォール絶縁膜の形成に先立って、半導体層の側
面近傍に不純物をイオン注入するようにすれば、半導体
層の側壁に形成される寄生トランジスタのしきい値電圧
が上昇される。
【００３５】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明の第１実施例による半導体装置を示
した平面図である。
する。図１は本発明の第１実施例による半導体装置を示
した平面図である。
【００３６】図１を参照して、この第１実施例の半導体
装置では、埋込酸化膜１０２の主表面上の所定領域に、
ＳＯＩ層１０３が形成されている。埋込酸化膜１０２の
主表面上の所定領域およびＳＯＩ層１０３の主表面上の
所定領域にはゲート電極層１０５が形成されている。ま
たＳＯＩ層の側壁部分であって、ゲート電極層１０５の
下面となる部分にはサイドウォール絶縁膜３０が形成さ
れている。ＳＯＩ層１０３のソース／ドレイン領域上に
はコンタクトホール１９０が形成されている。また、コ
ンタクトホール１９０内でソース／ドレイン領域に接続
されるように、金属配線１９３が形成されている。
装置では、埋込酸化膜１０２の主表面上の所定領域に、
ＳＯＩ層１０３が形成されている。埋込酸化膜１０２の
主表面上の所定領域およびＳＯＩ層１０３の主表面上の
所定領域にはゲート電極層１０５が形成されている。ま
たＳＯＩ層の側壁部分であって、ゲート電極層１０５の
下面となる部分にはサイドウォール絶縁膜３０が形成さ
れている。ＳＯＩ層１０３のソース／ドレイン領域上に
はコンタクトホール１９０が形成されている。また、コ
ンタクトホール１９０内でソース／ドレイン領域に接続
されるように、金属配線１９３が形成されている。
【００３７】図２および図３は、図１に示した第１実施
例の半導体装置の断面図である。図２は、図１の５００
−５００に沿った断面図であり、図３は図１の６００−
６００に沿った断面図である。まず図２を参照して、シ
リコン基板１０１の主表面上に埋込酸化膜１０２が形成
されている。埋込酸化膜１０２の主表面上の所定領域に
は、ＳＯＩ層３が形成されている。ＳＯＩ層３の両側壁
にはサイドウォール絶縁膜１６が形成されている。ＳＯ
Ｉ層３の主表面上の所定領域には、ゲート絶縁膜６が形
成されている。ゲート絶縁膜６上にはゲート電極５が形
成されている。ゲート電極５の両側面に接するようにサ
イドウォール絶縁膜１６が形成されている。ＳＯＩ層３
の主表面の所定領域とゲート電極５の上表面とにはシリ
サイド層８が形成されている。トランジスタ領域全面を
覆うように層間絶縁膜９が形成されている。層間絶縁膜
９上には金属配線層１０が形成され、金属配線層１０は
コンタクトホール１９０を介してシリサイド層８と接続
されている。
例の半導体装置の断面図である。図２は、図１の５００
−５００に沿った断面図であり、図３は図１の６００−
６００に沿った断面図である。まず図２を参照して、シ
リコン基板１０１の主表面上に埋込酸化膜１０２が形成
されている。埋込酸化膜１０２の主表面上の所定領域に
は、ＳＯＩ層３が形成されている。ＳＯＩ層３の両側壁
にはサイドウォール絶縁膜１６が形成されている。ＳＯ
Ｉ層３の主表面上の所定領域には、ゲート絶縁膜６が形
成されている。ゲート絶縁膜６上にはゲート電極５が形
成されている。ゲート電極５の両側面に接するようにサ
イドウォール絶縁膜１６が形成されている。ＳＯＩ層３
の主表面の所定領域とゲート電極５の上表面とにはシリ
サイド層８が形成されている。トランジスタ領域全面を
覆うように層間絶縁膜９が形成されている。層間絶縁膜
９上には金属配線層１０が形成され、金属配線層１０は
コンタクトホール１９０を介してシリサイド層８と接続
されている。
【００３８】次に、図３を参照して、シリコン基板１の
主表面上に埋込酸化膜２が形成されている。埋込酸化膜
２の主表面上の所定領域にＳＯＩ層３が形成されてい
る。ＳＯＩ層３の上表面にはゲート絶縁膜６が形成され
ている。また、ＳＯＩ層３の両側面に接触するようにサ
イドウォール絶縁膜３０が形成されている。埋込酸化膜
２の表面上、サイドウォール絶縁膜３０の表面上、およ
びゲート絶縁膜６の上表面上にはゲート電極５が形成さ
れている。ゲート電極５の上には層間絶縁膜９が形成さ
れている。
主表面上に埋込酸化膜２が形成されている。埋込酸化膜
２の主表面上の所定領域にＳＯＩ層３が形成されてい
る。ＳＯＩ層３の上表面にはゲート絶縁膜６が形成され
ている。また、ＳＯＩ層３の両側面に接触するようにサ
イドウォール絶縁膜３０が形成されている。埋込酸化膜
２の表面上、サイドウォール絶縁膜３０の表面上、およ
びゲート絶縁膜６の上表面上にはゲート電極５が形成さ
れている。ゲート電極５の上には層間絶縁膜９が形成さ
れている。
【００３９】この第１実施例では、図３９〜図４１に示
した従来の半導体装置と異なり、ＳＯＩ層３の両端部が
上方に湾曲していない。このため、ＳＯＩ層３の湾曲部
分で発生していた応力による欠陥の発生がないので、結
晶欠陥により引き起こされるリーク電流の発生を防止す
ることができる。さらに、ＳＯＩ層３が上方に湾曲して
いないために、ゲート電極５がＳＯＩ層３の下面部に入
り込んでいない。このため、従来問題となっていたゲー
ト電極５のＳＯＩ層３の下面への回り込みによる電界集
中が発生せず、それにより、サブスレッショルド電圧の
低下を防止することができる。また、ＳＯＩ層３の両端
部には高濃度不純物領域３ｉが形成されているために、
ＳＯＩ層３の側壁に形成される寄生トランジスタのしき
い値電圧を上昇させることができる。
した従来の半導体装置と異なり、ＳＯＩ層３の両端部が
上方に湾曲していない。このため、ＳＯＩ層３の湾曲部
分で発生していた応力による欠陥の発生がないので、結
晶欠陥により引き起こされるリーク電流の発生を防止す
ることができる。さらに、ＳＯＩ層３が上方に湾曲して
いないために、ゲート電極５がＳＯＩ層３の下面部に入
り込んでいない。このため、従来問題となっていたゲー
ト電極５のＳＯＩ層３の下面への回り込みによる電界集
中が発生せず、それにより、サブスレッショルド電圧の
低下を防止することができる。また、ＳＯＩ層３の両端
部には高濃度不純物領域３ｉが形成されているために、
ＳＯＩ層３の側壁に形成される寄生トランジスタのしき
い値電圧を上昇させることができる。
【００４０】図４ないし図２０は、図１ないし図３に示
した第１実施例の半導体装置の第１の製造プロセスを説
明するための断面図である。図４ないし図２０を参照し
て、次に第１実施例の半導体装置の第１の製造プロセス
について説明する。図４は、従来技術で示した半導体装
置の製造プロセスのうち図４７の後の工程を示してい
る。図４に示すように、Ｐ型ＭＯＳ領域上にのみレジス
ト１００を形成する。
した第１実施例の半導体装置の第１の製造プロセスを説
明するための断面図である。図４ないし図２０を参照し
て、次に第１実施例の半導体装置の第１の製造プロセス
について説明する。図４は、従来技術で示した半導体装
置の製造プロセスのうち図４７の後の工程を示してい
る。図４に示すように、Ｐ型ＭＯＳ領域上にのみレジス
ト１００を形成する。
【００４１】図５に示すように、レジスト１００をマス
クとして、Ｎ型ＭＯＳ領域にボロンイオンを４５°の傾
きで注入する。この注入は、分離領域のチャネル注入と
なる。この注入によって、ＳＯＩ層３の側壁に高濃度不
純物領域３ｉを形成し、ＳＯＩ層側壁の寄生トランジス
タのしきい値電圧を上昇させる。この後、レジスト１０
０を除去することにより図６に示すような形状が得られ
る。図７に示すように、ＳＯＩ層３の側壁にサイドウォ
ール絶縁膜１６を形成する。このときの６００−６００
断面を図８に示す。図８に示すように、６００−６００
断面においてもＳＯＩ層３の側壁にサイドウォール絶縁
膜３０が形成されている。
クとして、Ｎ型ＭＯＳ領域にボロンイオンを４５°の傾
きで注入する。この注入は、分離領域のチャネル注入と
なる。この注入によって、ＳＯＩ層３の側壁に高濃度不
純物領域３ｉを形成し、ＳＯＩ層側壁の寄生トランジス
タのしきい値電圧を上昇させる。この後、レジスト１０
０を除去することにより図６に示すような形状が得られ
る。図７に示すように、ＳＯＩ層３の側壁にサイドウォ
ール絶縁膜１６を形成する。このときの６００−６００
断面を図８に示す。図８に示すように、６００−６００
断面においてもＳＯＩ層３の側壁にサイドウォール絶縁
膜３０が形成されている。
【００４２】図９および図１０に示すようにＳＯＩ層３
の側壁を酸化する。図９は５００−５００断面を、図１
０は６００−６００断面を示している。この酸化工程
は、９５０℃〜１３００℃の温度で酸化する。なお、こ
の酸化温度は、１１００℃以上が好ましい。これはＳＯ
Ｉ層３の側壁上部および下部の周辺の応力が高温で反応
を行なうほど緩和されるためである。この酸化でＳＯＩ
層３の側壁が酸化される。その際、図１０に示すよう
に、ＳＯＩ層３の側壁に形成したサイドウォール３０に
よってＳＯＩ層３の側壁上部は酸化されやすく、逆にＳ
ＯＩ層３の側壁下部は酸化されにくくなる。これは、サ
イドウォール絶縁膜３０が下方ほど幅が厚くなってお
り、下方ほど酸化工程における酸化剤の拡散が妨げられ
るためと考えられる。以上の働きにより、ＳＯＩ層の側
壁は上端部ほど酸化が促進され丸みを帯びる。その一
方、ＳＯＩ層３の側壁下端部近傍は酸化が進行しにくい
ため、従来問題となっていた酸化によるＳＯＩ層の上部
湾曲が防止される。
の側壁を酸化する。図９は５００−５００断面を、図１
０は６００−６００断面を示している。この酸化工程
は、９５０℃〜１３００℃の温度で酸化する。なお、こ
の酸化温度は、１１００℃以上が好ましい。これはＳＯ
Ｉ層３の側壁上部および下部の周辺の応力が高温で反応
を行なうほど緩和されるためである。この酸化でＳＯＩ
層３の側壁が酸化される。その際、図１０に示すよう
に、ＳＯＩ層３の側壁に形成したサイドウォール３０に
よってＳＯＩ層３の側壁上部は酸化されやすく、逆にＳ
ＯＩ層３の側壁下部は酸化されにくくなる。これは、サ
イドウォール絶縁膜３０が下方ほど幅が厚くなってお
り、下方ほど酸化工程における酸化剤の拡散が妨げられ
るためと考えられる。以上の働きにより、ＳＯＩ層の側
壁は上端部ほど酸化が促進され丸みを帯びる。その一
方、ＳＯＩ層３の側壁下端部近傍は酸化が進行しにくい
ため、従来問題となっていた酸化によるＳＯＩ層の上部
湾曲が防止される。
【００４３】図１１および図１２は、酸化反応終了後の
断面図を示している。図１１は５００−５００に沿った
断面図であり、図１２は６００−６００に沿った断面図
を示している。図１２を参照して、従来の半導体装置の
製造方法によって得られる形状、すなわち図５１のもの
と比較するとＳＯＩ層３が上方に湾曲していないことが
わかる。この後、窒化膜５を熱リン酸で除去することに
よって図１３および図１４に示されるような形状が得ら
れる。
断面図を示している。図１１は５００−５００に沿った
断面図であり、図１２は６００−６００に沿った断面図
を示している。図１２を参照して、従来の半導体装置の
製造方法によって得られる形状、すなわち図５１のもの
と比較するとＳＯＩ層３が上方に湾曲していないことが
わかる。この後、窒化膜５を熱リン酸で除去することに
よって図１３および図１４に示されるような形状が得ら
れる。
【００４４】その後、パッド酸化膜４を除去することに
より図１５および図１６に示されるような形状が得られ
る。図１７および図１８に示すように、ゲート酸化膜６
を形成する。
より図１５および図１６に示されるような形状が得られ
る。図１７および図１８に示すように、ゲート酸化膜６
を形成する。
【００４５】その後、図１９および図２０に示すよう
に、ゲート電極となるポリシリコン層５を全面に堆積す
る。このときサイドウォール絶縁膜３０がＳＯＩ層３の
側端部に存在することにより、ゲート電極となるポリシ
リコン層５がＳＯＩ層３の下面に入り込むことを有効に
防止することができる。
に、ゲート電極となるポリシリコン層５を全面に堆積す
る。このときサイドウォール絶縁膜３０がＳＯＩ層３の
側端部に存在することにより、ゲート電極となるポリシ
リコン層５がＳＯＩ層３の下面に入り込むことを有効に
防止することができる。
【００４６】その後、図６２〜図７０に示した従来技術
の工程と同様の工程を経て第１実施例の半導体装置が完
成される。
の工程と同様の工程を経て第１実施例の半導体装置が完
成される。
【００４７】図２１ないし図３８は、図１ないし図３に
示した第１実施例の半導体装置の第２の製造プロセスを
説明するための断面図である。図２１ないし図３８を参
照して、次に第１実施例の半導体装置の第２の製造プロ
セスについて説明する。図４４で示した従来の製造方法
の製造工程の次の工程が図２１となる。
示した第１実施例の半導体装置の第２の製造プロセスを
説明するための断面図である。図２１ないし図３８を参
照して、次に第１実施例の半導体装置の第２の製造プロ
セスについて説明する。図４４で示した従来の製造方法
の製造工程の次の工程が図２１となる。
【００４８】図２１に示すように、窒化膜の主表面上の
所定領域に形成されたレジスト１００をマスクとして、
窒化膜１２５をエッチングする。図２２に示すように、
Ｐ型ＭＯＳ領域上にのみレジスト１００を形成する。
所定領域に形成されたレジスト１００をマスクとして、
窒化膜１２５をエッチングする。図２２に示すように、
Ｐ型ＭＯＳ領域上にのみレジスト１００を形成する。
【００４９】図２３に示すように、レジスト１００をマ
スクとして、Ｎ型ＭＯＳ領域にボロンイオンをイオン注
入する。この注入は分離領域へのチャネル注入となる。
この注入でＳＯＩ層３の側壁に発生する寄生トランジス
タのしきい値電圧を上昇させることができる。
スクとして、Ｎ型ＭＯＳ領域にボロンイオンをイオン注
入する。この注入は分離領域へのチャネル注入となる。
この注入でＳＯＩ層３の側壁に発生する寄生トランジス
タのしきい値電圧を上昇させることができる。
【００５０】レジスト１００を除去した後、図２４に示
すように、窒化膜１２５ａの側壁にサイドウォール絶縁
膜２１６を形成する。その後図２５に示すように、窒化
膜１２５ａおよびサイドウォール絶縁膜２１６をマスク
としてＳＯＩ層３をドライエッチングで選択的に除去す
る。図２５に示される段階の６００−６００に沿った断
面図を図２６に示す。窒化膜１２５ａの側端部にサイド
ウォール絶縁膜２１６が形成されている。また、ＳＯＩ
層３の側面近傍に高濃度不純物領域３ｉが形成されてい
る。
すように、窒化膜１２５ａの側壁にサイドウォール絶縁
膜２１６を形成する。その後図２５に示すように、窒化
膜１２５ａおよびサイドウォール絶縁膜２１６をマスク
としてＳＯＩ層３をドライエッチングで選択的に除去す
る。図２５に示される段階の６００−６００に沿った断
面図を図２６に示す。窒化膜１２５ａの側端部にサイド
ウォール絶縁膜２１６が形成されている。また、ＳＯＩ
層３の側面近傍に高濃度不純物領域３ｉが形成されてい
る。
【００５１】図２７に示すようにＳＯＩ層３の側壁にサ
イドウォール絶縁膜２１８を形成する。図２７の段階に
おける６００−６００に沿った断面図を図２８に示す。
ＳＯＩ層３の側壁部にサイドウォール絶縁膜２１８が形
成されている。その後図２９および図３０に示されるよ
うに、ＳＯＩ層３の側壁を酸化する。図２９は５００−
５００に沿った断面図であり、図３０は６００−６００
に沿った断面図である。酸化は、第１実施例と同様に９
５０℃〜１３００℃の温度で行なう。この酸化反応によ
り、ＳＯＩ層３の側壁が酸化される。この際、第１実施
例で示した効果に加え、窒化膜の側端部に形成されたサ
イドウォール絶縁膜２１６によってＳＯＩ層３の側端部
上面の形状が第１実施例よりもさらに好ましいものとな
る。すなわち、酸化工程における酸化剤２３０は、窒化
膜１２５ａの中を拡散するよりも、サイドウォール絶縁
膜２１６の内部の方が拡散しやすい。このため、ＳＯＩ
層３の側端部上面の角部の酸化が第１実施例の場合より
もさらに促進される。このため、ＳＯＩ層３の側面上端
部はさらに丸みを帯び、ＳＯＩ層３の側面上端部におけ
る電界集中をさらに緩和することができる。また、第１
実施例と同様な形状を形成する場合であれば、酸化に要
する時間を短くすることができるという効果も奏する。
イドウォール絶縁膜２１８を形成する。図２７の段階に
おける６００−６００に沿った断面図を図２８に示す。
ＳＯＩ層３の側壁部にサイドウォール絶縁膜２１８が形
成されている。その後図２９および図３０に示されるよ
うに、ＳＯＩ層３の側壁を酸化する。図２９は５００−
５００に沿った断面図であり、図３０は６００−６００
に沿った断面図である。酸化は、第１実施例と同様に９
５０℃〜１３００℃の温度で行なう。この酸化反応によ
り、ＳＯＩ層３の側壁が酸化される。この際、第１実施
例で示した効果に加え、窒化膜の側端部に形成されたサ
イドウォール絶縁膜２１６によってＳＯＩ層３の側端部
上面の形状が第１実施例よりもさらに好ましいものとな
る。すなわち、酸化工程における酸化剤２３０は、窒化
膜１２５ａの中を拡散するよりも、サイドウォール絶縁
膜２１６の内部の方が拡散しやすい。このため、ＳＯＩ
層３の側端部上面の角部の酸化が第１実施例の場合より
もさらに促進される。このため、ＳＯＩ層３の側面上端
部はさらに丸みを帯び、ＳＯＩ層３の側面上端部におけ
る電界集中をさらに緩和することができる。また、第１
実施例と同様な形状を形成する場合であれば、酸化に要
する時間を短くすることができるという効果も奏する。
【００５２】図３１および図３２は、酸化反応終了後の
断面図を示したものである。図３１は５００−５００に
沿った断面図であり、図３２は６００−６００に沿った
断面図を示している。図３２を参照して、前述のように
ＳＯＩ層３の側面上部の角部は第１実施例のものよりも
一層丸みを帯び、角が取れていることがわかる。
断面図を示したものである。図３１は５００−５００に
沿った断面図であり、図３２は６００−６００に沿った
断面図を示している。図３２を参照して、前述のように
ＳＯＩ層３の側面上部の角部は第１実施例のものよりも
一層丸みを帯び、角が取れていることがわかる。
【００５３】その後は、図３３および図３４に示される
ように、窒化膜１２５ａを熱リン酸で除去し、パッド酸
化膜１０４を除去する。図３５および図３６に示すよう
に、ゲート絶縁膜２０６を形成する。その後図３７およ
び図３８に示すように、ゲート電極となるポリシリコン
２０５を堆積する。
ように、窒化膜１２５ａを熱リン酸で除去し、パッド酸
化膜１０４を除去する。図３５および図３６に示すよう
に、ゲート絶縁膜２０６を形成する。その後図３７およ
び図３８に示すように、ゲート電極となるポリシリコン
２０５を堆積する。
【００５４】その後は、図６２ないし図７０で示される
従来技術の工程によって同様に第１実施例の半導体装置
が完成される。
従来技術の工程によって同様に第１実施例の半導体装置
が完成される。
【００５５】今回開示された実施例はすべての点で例示
であって制限的なものではないと考えられるべきであ
る。本発明の範囲は上記した説明ではなくて特許請求の
範囲によって示され、特許請求の範囲と均等の意味およ
び範囲内でのすべての変更が含まれることが意図され
る。
であって制限的なものではないと考えられるべきであ
る。本発明の範囲は上記した説明ではなくて特許請求の
範囲によって示され、特許請求の範囲と均等の意味およ
び範囲内でのすべての変更が含まれることが意図され
る。
【００５６】
【発明の効果】請求項１ないし５に記載の半導体装置に
よれば、半導体層が上方に湾曲しておらず応力による欠
陥の発生を防止することができるので湾曲部における応
力によって発生する欠陥に起因するリーク電流を減少さ
せることができ、信頼性の高い半導体装置を得ることが
できる。また、半導体層の側面下端部が丸型形状になる
ように構成すれば、電界集中を防止でき、サブスレッシ
ョルド電圧の低下を防止することができる。さらに、半
導体層の側面に高濃度不純物領域を形成するように構成
すれば、半導体層側壁に形成される寄生トランジスタの
しきい値電圧を上昇させることができ、信頼性の高い半
導体装置を得ることができる。
よれば、半導体層が上方に湾曲しておらず応力による欠
陥の発生を防止することができるので湾曲部における応
力によって発生する欠陥に起因するリーク電流を減少さ
せることができ、信頼性の高い半導体装置を得ることが
できる。また、半導体層の側面下端部が丸型形状になる
ように構成すれば、電界集中を防止でき、サブスレッシ
ョルド電圧の低下を防止することができる。さらに、半
導体層の側面に高濃度不純物領域を形成するように構成
すれば、半導体層側壁に形成される寄生トランジスタの
しきい値電圧を上昇させることができ、信頼性の高い半
導体装置を得ることができる。
【００５７】請求項６ないし請求項１０に記載の半導体
装置の製造方法によれば、半導体層の上部表面上にパッ
ド酸化膜を形成し、パッド酸化膜上に窒化膜を形成し、
半導体層側面に下方に向かってその幅が大きくなるよう
に形成された第１のサイドウォール絶縁膜を形成し、第
１のサイドウォール絶縁膜の形成後に窒化膜をマスクと
して半導体層を酸化することにより、半導体層はその端
部が上方に湾曲しない。これにより、半導体層内に応力
による欠陥が発生するのを防止することができる。ま
た、ゲート電極層が半導体層の底面に入り込まないの
で、リーク電流の発生を防止し、サブスレッショルド電
圧の低下を防止することができる。また、１１００℃以
上で半導体層を酸化するように構成すれば、半導体層の
側端部上面および下面における応力を緩和することがで
きるので、リーク電流を減少させることができ、信頼性
の高い半導体装置を得ることができる。さらに、窒化膜
側壁にも第２のサイドウォール絶縁膜を形成した後、半
導体層を酸化するようにすれば、半導体層側端部上面の
酸化を一層促進することができ、電界集中をさらに緩和
することができる。また、第１のサイドウォール絶縁膜
の形成に先立って、半導体層の側面近傍に不純物をイオ
ン注入するようにすれば半導体層側壁部に形成される寄
生トランジスタのしきい値電圧を上昇させることができ
るので、信頼性の高い半導体装置を製造することができ
る。
装置の製造方法によれば、半導体層の上部表面上にパッ
ド酸化膜を形成し、パッド酸化膜上に窒化膜を形成し、
半導体層側面に下方に向かってその幅が大きくなるよう
に形成された第１のサイドウォール絶縁膜を形成し、第
１のサイドウォール絶縁膜の形成後に窒化膜をマスクと
して半導体層を酸化することにより、半導体層はその端
部が上方に湾曲しない。これにより、半導体層内に応力
による欠陥が発生するのを防止することができる。ま
た、ゲート電極層が半導体層の底面に入り込まないの
で、リーク電流の発生を防止し、サブスレッショルド電
圧の低下を防止することができる。また、１１００℃以
上で半導体層を酸化するように構成すれば、半導体層の
側端部上面および下面における応力を緩和することがで
きるので、リーク電流を減少させることができ、信頼性
の高い半導体装置を得ることができる。さらに、窒化膜
側壁にも第２のサイドウォール絶縁膜を形成した後、半
導体層を酸化するようにすれば、半導体層側端部上面の
酸化を一層促進することができ、電界集中をさらに緩和
することができる。また、第１のサイドウォール絶縁膜
の形成に先立って、半導体層の側面近傍に不純物をイオ
ン注入するようにすれば半導体層側壁部に形成される寄
生トランジスタのしきい値電圧を上昇させることができ
るので、信頼性の高い半導体装置を製造することができ
る。
【図１】 本発明の第１実施例による半導体装置を示し
た平面図である。
た平面図である。
【図２】 図１に示した第１実施例の半導体装置の５０
０−５００に沿った断面の断面図である。
０−５００に沿った断面の断面図である。
【図３】 図１に示した第１実施例の半導体装置の６０
０−６００に沿った断面を示した断面図である。
０−６００に沿った断面を示した断面図である。
【図４】 第１実施例の半導体装置の第１の製造プロセ
スの第１工程を説明するための断面図である。
スの第１工程を説明するための断面図である。
【図５】 第１実施例の半導体装置の第１の製造プロセ
スの第２工程を説明するための断面図である。
スの第２工程を説明するための断面図である。
【図６】 第１実施例の半導体装置の第１の製造プロセ
スの第３工程を説明するための断面図である。
スの第３工程を説明するための断面図である。
【図７】 第１実施例の半導体装置の第１の製造プロセ
スの第４工程を説明するための断面図である。
スの第４工程を説明するための断面図である。
【図８】 第１実施例の半導体装置の第１の製造プロセ
スの第４工程を説明するための６００−６００に沿った
断面図である。
スの第４工程を説明するための６００−６００に沿った
断面図である。
【図９】 第１実施例の半導体装置の第１の製造プロセ
スの第５工程を説明するための断面図である。
スの第５工程を説明するための断面図である。
【図１０】 第１実施例の半導体装置の第１の製造プロ
セスの第５工程を説明するための６００−６００に沿っ
た断面図である。
セスの第５工程を説明するための６００−６００に沿っ
た断面図である。
【図１１】 第１実施例の半導体装置の第１の製造プロ
セスの第６工程を説明するための断面図である。
セスの第６工程を説明するための断面図である。
【図１２】 第１実施例の半導体装置の第１の製造プロ
セスの第６工程を説明するための６００−６００に沿っ
た断面図である。
セスの第６工程を説明するための６００−６００に沿っ
た断面図である。
【図１３】 第１実施例の半導体装置の第１の製造プロ
セスの第７工程を説明するための断面図である。
セスの第７工程を説明するための断面図である。
【図１４】 第１実施例の半導体装置の第１の製造プロ
セスの第７工程を説明するための６００−６００に沿っ
た断面図である。
セスの第７工程を説明するための６００−６００に沿っ
た断面図である。
【図１５】 第１実施例の半導体装置の第１の製造プロ
セスの第８工程を説明するための断面図である。
セスの第８工程を説明するための断面図である。
【図１６】 第１実施例の半導体装置の第１の製造プロ
セスの第８工程を説明するための６００−６００に沿っ
た断面図である。
セスの第８工程を説明するための６００−６００に沿っ
た断面図である。
【図１７】 第１実施例の半導体装置の第１の製造プロ
セスの第９工程を説明するための断面図である。
セスの第９工程を説明するための断面図である。
【図１８】 第１実施例の半導体装置の第１の製造プロ
セスの第９工程を説明するための６００−６００に沿っ
た断面図である。
セスの第９工程を説明するための６００−６００に沿っ
た断面図である。
【図１９】 第１実施例の半導体装置の第１の製造プロ
セスの第１０工程を説明するための断面図である。
セスの第１０工程を説明するための断面図である。
【図２０】 第１実施例の半導体装置の第１の製造プロ
セスの第１０工程を説明するための６００−６００に沿
った断面図である。
セスの第１０工程を説明するための６００−６００に沿
った断面図である。
【図２１】 第１実施例の半導体装置の第２の製造プロ
セスの第１工程を説明するための断面図である。
セスの第１工程を説明するための断面図である。
【図２２】 第１実施例の半導体装置の第２の製造プロ
セスの第２工程を説明するための断面図である。
セスの第２工程を説明するための断面図である。
【図２３】 第１実施例の半導体装置の第２の製造プロ
セスの第３工程を説明するための断面図である。
セスの第３工程を説明するための断面図である。
【図２４】 第１実施例の半導体装置の第２の製造プロ
セスの第４工程を説明するための断面図である。
セスの第４工程を説明するための断面図である。
【図２５】 第１実施例の半導体装置の第２の製造プロ
セスの第５工程を説明するための断面図である。
セスの第５工程を説明するための断面図である。
【図２６】 第１実施例の半導体装置の第２の製造プロ
セスの第５工程を説明するための６００−６００に沿っ
た断面図である。
セスの第５工程を説明するための６００−６００に沿っ
た断面図である。
【図２７】 第１実施例の半導体装置の第２の製造プロ
セスの第６工程を説明するための断面図である。
セスの第６工程を説明するための断面図である。
【図２８】 第１実施例の半導体装置の第２の製造プロ
セスの第６工程を説明するための６００−６００に沿っ
た断面図である。
セスの第６工程を説明するための６００−６００に沿っ
た断面図である。
【図２９】 第１実施例の半導体装置の第２の製造プロ
セスの第７工程を説明するための断面図である。
セスの第７工程を説明するための断面図である。
【図３０】 第１実施例の半導体装置の第２の製造プロ
セスの第７工程を説明するための６００−６００に沿っ
た断面図である。
セスの第７工程を説明するための６００−６００に沿っ
た断面図である。
【図３１】 第１実施例の半導体装置の第２の製造プロ
セスの第８工程を説明するための断面図である。
セスの第８工程を説明するための断面図である。
【図３２】 第１実施例の半導体装置の第２の製造プロ
セスの第８工程を説明するための６００−６００に沿っ
た断面図である。
セスの第８工程を説明するための６００−６００に沿っ
た断面図である。
【図３３】 第１実施例の半導体装置の第２の製造プロ
セスの第９工程を説明するための断面図である。
セスの第９工程を説明するための断面図である。
【図３４】 第１実施例の半導体装置の第２の製造プロ
セスの第９工程を説明するための６００−６００に沿っ
た断面図である。
セスの第９工程を説明するための６００−６００に沿っ
た断面図である。
【図３５】 第１実施例の半導体装置の第２の製造プロ
セスの第１０工程を説明するための断面図である。
セスの第１０工程を説明するための断面図である。
【図３６】 第１実施例の半導体装置の第２の製造プロ
セスの第１０工程を説明するための６００−６００に沿
った断面図である。
セスの第１０工程を説明するための６００−６００に沿
った断面図である。
【図３７】 第１実施例の半導体装置の第２の製造プロ
セスの第１１工程を説明するための断面図である。
セスの第１１工程を説明するための断面図である。
【図３８】 第１実施例の半導体装置の第２の製造プロ
セスの第１１工程を説明するための６００−６００に沿
った断面図である。
セスの第１１工程を説明するための６００−６００に沿
った断面図である。
【図３９】 従来の半導体装置を示した平面図である。
【図４０】 図３９に示した従来の半導体装置の６００
−６００に沿った断面図である。
−６００に沿った断面図である。
【図４１】 図３９に示した従来の半導体装置の５００
−５００に沿った断面図である。
−５００に沿った断面図である。
【図４２】 従来の半導体装置の製造プロセスの第１工
程を説明するための断面図である。
程を説明するための断面図である。
【図４３】 従来の半導体装置の製造プロセスの第２工
程を説明するための断面図である。
程を説明するための断面図である。
【図４４】 従来の半導体装置の製造プロセスの第３工
程を説明するための断面図である。
程を説明するための断面図である。
【図４５】 従来の半導体装置の製造プロセスの第４工
程を説明するための断面図である。
程を説明するための断面図である。
【図４６】 従来の半導体装置の製造プロセスの第５工
程を説明するための断面図である。
程を説明するための断面図である。
【図４７】 従来の半導体装置の製造プロセスの第５工
程を説明するための６００−６００に沿った断面図であ
る。
程を説明するための６００−６００に沿った断面図であ
る。
【図４８】 従来の半導体装置の製造プロセスの第６工
程を説明するための断面図である。
程を説明するための断面図である。
【図４９】 従来の半導体装置の製造プロセスの第６工
程を説明するための６００−６００に沿った断面図であ
る。
程を説明するための６００−６００に沿った断面図であ
る。
【図５０】 従来の半導体装置の製造プロセスの第７工
程を説明するための断面図である。
程を説明するための断面図である。
【図５１】 従来の半導体装置の製造プロセスの第７工
程を説明するための６００−６００に沿った断面図であ
る。
程を説明するための６００−６００に沿った断面図であ
る。
【図５２】 従来の半導体装置の製造プロセスの第８工
程を説明するための断面図である。
程を説明するための断面図である。
【図５３】 従来の半導体装置の製造プロセスの第８工
程を説明するための６００−６００に沿った断面図であ
る。
程を説明するための６００−６００に沿った断面図であ
る。
【図５４】 従来の半導体装置の製造プロセスの第９工
程を説明するための断面図である。
程を説明するための断面図である。
【図５５】 従来の半導体装置の製造プロセスの第１０
工程を説明するための断面図である。
工程を説明するための断面図である。
【図５６】 従来の半導体装置の製造プロセスの第１１
工程を説明するための断面図である。
工程を説明するための断面図である。
【図５７】 従来の半導体装置の製造プロセスの第１１
工程を説明するための６００−６００に沿った断面図で
ある。
工程を説明するための６００−６００に沿った断面図で
ある。
【図５８】 従来の半導体装置の製造プロセスの第１２
工程を説明するための断面図である。
工程を説明するための断面図である。
【図５９】 従来の半導体装置の製造プロセスの第１２
工程を説明するための６００−６００に沿った断面図で
ある。
工程を説明するための６００−６００に沿った断面図で
ある。
【図６０】 従来の半導体装置の製造プロセスの第１３
工程を説明するための断面図である。
工程を説明するための断面図である。
【図６１】 従来の半導体装置の製造プロセスの第１３
工程を説明するための６００−６００に沿った断面図で
ある。
工程を説明するための６００−６００に沿った断面図で
ある。
【図６２】 従来の半導体装置の製造プロセスの第１４
工程を説明するための断面図である。
工程を説明するための断面図である。
【図６３】 従来の半導体装置の製造プロセスの第１５
工程を説明するための断面図である。
工程を説明するための断面図である。
【図６４】 従来の半導体装置の製造プロセスの第１６
工程を説明するための断面図である。
工程を説明するための断面図である。
【図６５】 従来の半導体装置の製造プロセスの第１７
工程を説明するための断面図である。
工程を説明するための断面図である。
【図６６】 従来の半導体装置の製造プロセスの第１８
工程を説明するための断面図である。
工程を説明するための断面図である。
【図６７】 従来の半導体装置の製造プロセスの第１９
工程を説明するための断面図である。
工程を説明するための断面図である。
【図６８】 従来の半導体装置の製造プロセスの第２０
工程を説明するための断面図である。
工程を説明するための断面図である。
【図６９】 従来の半導体装置の製造プロセスの第２１
工程を説明するための断面図である。
工程を説明するための断面図である。
【図７０】 従来の半導体装置の製造プロセスの第２２
工程を説明するための断面図である。
工程を説明するための断面図である。
【図７１】 従来の半導体装置の製造プロセスの第２２
工程を説明するための６００−６００に沿った断面図で
ある。
工程を説明するための６００−６００に沿った断面図で
ある。
３０ サイドウォール絶縁膜、１０２ 埋込酸化膜、１
０３ ＳＯＩ層、１０５ ゲート電極層、１９０ コン
タクトホール。
０３ ＳＯＩ層、１０５ ゲート電極層、１９０ コン
タクトホール。
フロントページの続き
(56)参考文献 特開 昭63−288058（ＪＰ，Ａ)
特開 平３−169025（ＪＰ，Ａ)
特開 平２−103952（ＪＰ，Ａ)
特開 平３−22567（ＪＰ，Ａ)
特開 平５−166919（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 21/762
Claims (10)
- 【請求項１】 絶縁層上に形成され、チャネル幅方向に
沿った断面において、その側面上端部および側面下端部
が丸型形状を有する半導体層と、 前記チャネル幅方向に沿った断面において前記半導体層
の上部表面上および側表面上に沿って、絶縁膜を介して
形成されたゲート電極層とを備え、 前記絶縁膜は、前記半導体層の側面において、下方に向
かってその幅が大きくなるように形成されており、 前記半導体層の前記側面上端部は前記側面下端部よりも
丸みを帯びている ことを特徴とする、半導体装置。 - 【請求項２】 前記絶縁膜は、 前記半導体層の側表面に形成された第１の絶縁膜と、 前記半導体層の上部表面上に接触して形成された第２の
絶縁膜とを備えたことを特徴とする、請求項１に記載の
半導体装置。 - 【請求項３】 前記第１の絶縁膜は、チャネル長方向に
沿った断面において前記半導体層の側表面にサイドウォ
ール状に形成されていることを特徴とする、請求項２に
記載の半導体装置。 - 【請求項４】 前記第１の絶縁膜は、前記第２の絶縁膜
よりも膜厚が厚いことを特徴とする、請求項２に記載の
半導体装置。 - 【請求項５】 前記チャネル幅方向に沿った断面におけ
る前記ゲート電極層下に位置する前記半導体層の側面に
は高濃度不純物領域が形成されている、請求項１ないし
４のいずれかの項に記載の半導体装置。 - 【請求項６】 絶縁層上に島状に複数の半導体層が形成
された半導体装置の製造方法であって、 前記絶縁層上に形成された前記半導体層の上部表面上に
パッド酸化膜を形成する工程と、 前記パッド酸化膜上に窒化膜を形成する工程と、 前記半導体層を複数の島状に形成する工程と、 前記半導体層の側面に接触するように、下方に向かって
その幅が大きくなる第１のサイドウォール絶縁膜を形成
する工程と、 前記第１のサイドウォール絶縁膜の形成後に前記窒化膜
をマスクとして前記半導体層を酸化する工程とを備え
た、半導体装置の製造方法。 - 【請求項７】 前記酸化工程は、１１００℃以上の温度
条件下で前記半導体層を酸化することによって行なう、
請求項６に記載の半導体装置の製造方法。 - 【請求項８】 ゲート電極の延びる方向に沿った前記窒
化膜の長さが、前記ゲート電極の延びる方向に沿った前
記半導体層の長さよりも小さくなるように前記窒化膜を
形成し、 さらに、前記窒化膜の側面に接触するように、第２のサ
イドウォール絶縁膜を形成し、 前記第１および第２のサイドウォール絶縁膜の形成後に
前記半導体層を酸化する、請求項６に記載の半導体装置
の製造方法。 - 【請求項９】 前記第１のサイドウォール絶縁膜の形成
に先立って、前記半導体層の側面近傍に不純物をイオン
注入する、請求項６に記載の半導体装置の製造方法。 - 【請求項１０】 さらに、 前記半導体層の酸化を行なった後、前記窒化膜および前
記パッド酸化膜を除去する工程と、 前記半導体層の上部表面上にゲート絶縁膜を形成する工
程と、 前記ゲート絶縁膜の表面上と前記第１のサイドウォール
絶縁膜の表面上とに沿ってゲート電極層を形成する工程
とを備えた、請求項６に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13944995A JP3504025B2 (ja) | 1995-06-06 | 1995-06-06 | 半導体装置およびその製造方法 |
| US08/557,247 US5652453A (en) | 1995-06-06 | 1995-11-14 | Semiconductor device with a semiconductor layer formed on an insulating film and manufacturing method thereof |
| US08/833,197 US6030873A (en) | 1995-06-06 | 1997-04-14 | Semiconductor device with a semiconductor layer formed on an insulating film and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13944995A JP3504025B2 (ja) | 1995-06-06 | 1995-06-06 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335702A JPH08335702A (ja) | 1996-12-17 |
| JP3504025B2 true JP3504025B2 (ja) | 2004-03-08 |
Family
ID=15245472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13944995A Expired - Lifetime JP3504025B2 (ja) | 1995-06-06 | 1995-06-06 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5652453A (ja) |
| JP (1) | JP3504025B2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4027447B2 (ja) * | 1996-04-24 | 2007-12-26 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US6207985B1 (en) * | 1998-02-02 | 2001-03-27 | Texas Instruments Incorporated | DRAM memory cell and array having pass transistors with surrounding gate |
| JP2001196591A (ja) * | 2000-01-13 | 2001-07-19 | Internatl Business Mach Corp <Ibm> | 薄膜トランジスタ、および薄膜トランジスタの製造方法 |
| DE10248723A1 (de) * | 2002-10-18 | 2004-05-06 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit Kondensatoren und mit vorzugsweise planaren Transistoren und Herstellungsverfahren |
| JP4964442B2 (ja) * | 2005-08-10 | 2012-06-27 | 三菱電機株式会社 | 薄膜トランジスタおよびその製造方法 |
| TWI418036B (zh) | 2006-12-05 | 2013-12-01 | Semiconductor Energy Lab | 半導體裝置及其製造方法 |
| US7851277B2 (en) | 2006-12-05 | 2010-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing same |
| US7968884B2 (en) | 2006-12-05 | 2011-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP5337380B2 (ja) | 2007-01-26 | 2013-11-06 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
| US7777224B2 (en) * | 2007-01-30 | 2010-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7947981B2 (en) * | 2007-01-30 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US8581260B2 (en) * | 2007-02-22 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a memory |
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| US8420456B2 (en) | 2007-06-12 | 2013-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing for thin film transistor |
| KR101836067B1 (ko) * | 2009-12-21 | 2018-03-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박막 트랜지스터와 그 제작 방법 |
| TWI535028B (zh) * | 2009-12-21 | 2016-05-21 | 半導體能源研究所股份有限公司 | 薄膜電晶體 |
| US8476744B2 (en) | 2009-12-28 | 2013-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor with channel including microcrystalline and amorphous semiconductor regions |
| US9230826B2 (en) | 2010-08-26 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Etching method using mixed gas and method for manufacturing semiconductor device |
| US8704230B2 (en) | 2010-08-26 | 2014-04-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9154126B2 (en) * | 2010-10-14 | 2015-10-06 | Nxp B.V. | High voltage output driver |
| US20120091985A1 (en) * | 2010-10-14 | 2012-04-19 | Pieter Gustaaf Nierop | High Voltage Output Driver |
| JP5960000B2 (ja) * | 2012-09-05 | 2016-08-02 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| KR102094568B1 (ko) | 2012-10-17 | 2020-03-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그의 제작 방법 |
| JP2014116342A (ja) * | 2012-12-06 | 2014-06-26 | Toshiba Corp | 半導体装置の製造方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4368085A (en) * | 1979-10-15 | 1983-01-11 | Rockwell International Corporation | SOS island edge passivation structure |
| JPS60258957A (ja) * | 1984-06-05 | 1985-12-20 | Nec Corp | Ｓｏｉ型半導体装置の製造方法 |
| US4807013A (en) * | 1984-10-17 | 1989-02-21 | American Telephone And Telegraph Company At&T Bell Laboratories | Polysilicon fillet |
| US4753896A (en) * | 1986-11-21 | 1988-06-28 | Texas Instruments Incorporated | Sidewall channel stop process |
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| JP2625362B2 (ja) * | 1993-11-17 | 1997-07-02 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3474286B2 (ja) * | 1994-10-26 | 2003-12-08 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタの作製方法 |
-
1995
- 1995-06-06 JP JP13944995A patent/JP3504025B2/ja not_active Expired - Lifetime
- 1995-11-14 US US08/557,247 patent/US5652453A/en not_active Expired - Lifetime
-
1997
- 1997-04-14 US US08/833,197 patent/US6030873A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6030873A (en) | 2000-02-29 |
| US5652453A (en) | 1997-07-29 |
| JPH08335702A (ja) | 1996-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081219 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091219 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091219 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101219 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111219 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121219 Year of fee payment: 9 |
|
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|
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