JP5960000B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP5960000B2
JP5960000B2 JP2012195291A JP2012195291A JP5960000B2 JP 5960000 B2 JP5960000 B2 JP 5960000B2 JP 2012195291 A JP2012195291 A JP 2012195291A JP 2012195291 A JP2012195291 A JP 2012195291A JP 5960000 B2 JP5960000 B2 JP 5960000B2
Authority
JP
Japan
Prior art keywords
layer
insulating film
semiconductor
semiconductor device
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012195291A
Other languages
English (en)
Other versions
JP2014053375A (ja
Inventor
潤 砂村
潤 砂村
貴昭 金子
貴昭 金子
林　喜宏
喜宏 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2012195291A priority Critical patent/JP5960000B2/ja
Priority to US13/972,962 priority patent/US9331071B2/en
Priority to KR1020130104822A priority patent/KR20140031797A/ko
Priority to CN201710243114.2A priority patent/CN107256846B/zh
Priority to CN201310400070.1A priority patent/CN103681691B/zh
Publication of JP2014053375A publication Critical patent/JP2014053375A/ja
Priority to US15/052,114 priority patent/US9680031B2/en
Application granted granted Critical
Publication of JP5960000B2 publication Critical patent/JP5960000B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置に関し、例えば配線層内に能動素子を有する半導体装置に好適に利用できるものである。
半導体装置の配線層に能動素子を設ける技術が知られている。このような半導体装置は、半導体基板に形成された半導体素子のレイアウトを変更することなく、能動素子により、半導体装置の機能を変更することができる。したがって、半導体基板の半導体素子のレイアウトを同一としたまま、その半導体基板を用いて互いに異なる機能を有する複数種類の半導体装置を製造することができるようになる。この場合、半導体装置の製造コストを削減することができる。
例えば、特開２０１０−１４１２３０号公報（対応米国出願公開：ＵＳ２０１０１４８１７１（Ａ１））には、半導体装置及び半導体装置の製造方法が開示されている。この半導体装置は、半導体基板と、第１配線層と、半導体層と、ゲート絶縁膜と、ゲート電極とを備えている。第１配線層は、半導体基板上に形成された絶縁層と、その絶縁層の表面に埋め込まれた第１配線とを有している。半導体層は、第１配線層上に位置する。ゲート絶縁膜は、半導体層の上又は下に位置する。ゲート電極は、ゲート絶縁膜を介して前記半導体層の反対側に位置する。このとき、半導体層とゲート絶縁膜とゲート電極とが能動素子としてのトランジスタを構成している。また、例えば、第１配線の一つをゲート電極として用いることができる。また、例えば、第１配線層の拡散防止膜をゲート絶縁膜として用いることができる。その場合、ゲート絶縁膜は、半導体層下に形成される。この半導体装置は、いわゆるボトムゲート型素子構造である。また、更に、半導体層上にトラップ膜と、バックゲート電極とを備えることができる。この場合、この半導体装置は、基本的にはボトムゲート型素子構造であるが、ボトムゲートに対向するゲートも補助的に具備したダブルゲート型素子構造である。
関連する技術として、特開２００９−９４４９４号公報（対応米国出願公開：ＵＳ２００９０７８９７０（Ａ１））に、半導体装置の技術が開示されている。この半導体装置は、絶縁表面を有する基板上に複数の電界効果トランジスタがそれぞれ層間絶縁層を介して積層している。前記複数の電界効果トランジスタの有する半導体層は半導体基板より分離されている。該半導体層は前記絶縁表面を有する基板、又は前記層間絶縁層上にそれぞれ設けられた絶縁層と接合されている。前記複数の電界効果トランジスタはそれぞれ前記半導体層に歪みを与える絶縁膜で覆われている。
特開２００９−２８３８１９号公報に半導体装置の製造方法、半導体装置、電気光学装置、および電子機器が開示されている。この半導体装置の製造方法は、複数の半導体膜が積層される。この半導体装置の製造方法は、５工程を備えている。第１工程は、第１半導体膜上にカーボンナノチューブを備えるプラグ電極を形成する工程である。第２工程は、形成された該プラグ電極の周囲に層間絶縁膜を形成する工程である。第３工程は、該層間絶縁膜の表面を平滑化して該プラグ電極の頂部を露出させる工程である。第４工程は、該層間絶縁膜および該プラグ電極の頂部上に非晶質の第２半導体膜を形成する工程である。第５工程は、該非晶質の第２半導体膜にエネルギーを供給して露出した該プラグ電極を触媒として機能させて該非晶質の第２半導体膜を結晶化させる工程である。
関連する技術として、非特許文献１（２０１２ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐａｒｓ，１２３−１２４（２０１２））に酸化物半導体層を多層配線層中に組み込んだＬＳＩが開示されている。また、非特許文献２（２０１１ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐａｒｓ，１２０−１２１（２０１１））に酸化物半導体層を用いたＣＭＯＳ回路が開示されている。また、非特許文献３（２０１１ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ （ＩＥＤＭ），１５５−１５８（２０１１））に酸化物半導体層を用いたトランジスタデバイス構造が開示されている。
特開２０１０−１４１２３０号公報 特開２００９−０９４４９４号公報 特開２００９−２８３８１９号公報
Ｋ．Ｋａｎｅｋｏ ｅｔ．ａｌ．，"Ｏｐｅｒａｔｉｏｎ ｏｆ Ｆｕｎｃｔｉｏｎａｌ Ｃｉｒｃｕｉｔ Ｅｌｅｍｅｎｔｓ ｕｓｉｎｇ ＢＥＯＬ−Ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ ＩｎＧａＺｎＯ Ｃｈａｎｎｅｌ ｆｏｒ Ｏｎ−ｃｈｉｐ Ｈｉｇｈ／Ｌｏｗ Ｖｏｌｔａｇｅ Ｂｒｉｄｇｉｎｇ Ｉ／Ｏｓ ａｎｄ Ｈｉｇｈ−Ｃｕｒｒｅｎｔ Ｓｗｉｔｃｈｅｓ"，２０１２ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐａｒｓ，１２３−１２４（２０１２）． Ｋ．Ｋａｎｅｋｏ ｅｔ．ａｌ．，"Ａ Ｎｏｖｅｌ ＢＥＯＬ−Ｔｒａｎｓｉｓｔｏｒ （ＢＥＴｒ） ｗｉｔｈ ＩｎＧａＺｎＯ Ｅｍｂｅｄｄｅｄ ｉｎ Ｃｕ−Ｉｎｔｅｒｃｏｎｎｅｃｔｓ ｆｏｒ Ｏｎ−ｃｈｉｐ Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉ／Ｏｓ ｉｎ Ｓｔａｎｄａｒｄ ＣＭＯＳ ＬＳＩｓ"，２０１１ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐａｒｓ，１２０−１２１（２０１１）． Ｋ．Ｋａｎｅｋｏ ｅｔ．ａｌ．，"Ｈｉｇｈ Ｒｅｌｉａｂｌｅ ＢＥＯＬ−Ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ Ｏｘｙｇｅｎ−ｃｏｎｔｒｏｌｌｅｄ ＩｎＧａＺｎＯ ａｎｄ Ｇａｔｅ／Ｄｒａｉｎ Ｏｆｆｓｅｔ Ｄｅｓｉｇｎ ｆｏｒ Ｈｉｇｈ／Ｌｏｗ Ｖｏｌｔａｇｅ Ｂｒｉｄｇｉｎｇ Ｉ／Ｏ Ｏｐｅｒａｔｉｏｎｓ"，２０１１ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ （ＩＥＤＭ），１５５−１５８（２０１１）．
上記特開２０１０−１４１２３０号公報では、配線層内能動素子であるトランジスタは、ボトムゲート型素子構造、又は、ボトムゲート型素子構造を基本としたダブルゲート型素子構造である。そのため、いくつかの構造上の課題がある。例えば、通常、ゲート電極は、半導体層を完全に横切るような構造にする必要がある。しかし、上記特開２０１０−１４１２３０号公報のトランジスタでは、そのような構造にするとき、以下のような問題がある。半導体層とゲート絶縁膜とを同時に形成し、その後にゲート電極を形成する場合には、半導体層の端の側面において、ゲート電極が半導体層に接触してしまう。半導体層を形成し、その後にゲート絶縁膜とゲート電極とを同時に形成する場合にも、半導体層の端の側面において、ゲート絶縁膜が薄くなるので、ゲート電極が半導体層に接触してしまう可能性が高くなる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態において、半導体装置の配線層内にトップゲート型素子構造の半導体素子（能動素子）を設け、その半導体素子（能動素子）の半導体層の側面に、層間絶縁膜とは別の側壁膜（サイドウォール）を設ける。
前記一実施の形態によれば、ゲート電極が半導体層を横切る箇所に側壁膜があるので、ゲート電極と半導体層との接触を防止でき、ゲート電極と半導体層とを電気的に分離できる。
図１Ａは、第１の実施の形態に係る半導体装置の構成の例を示す断面図である。 図１Ｂは、第１の実施の形態に係る半導体装置の構成の例を示す断面図である。 図２は、第１の実施の形態に係る半導体装置の構成の一例を示す平面図である。 図３Ａは、第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図３Ｂは、第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図３Ｃは、第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図３Ｄは、第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図３Ｅは、第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図３Ｆは、第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図３Ｇは、第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図３Ｈは、第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図３Ｉは、第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図３Ｊは、第１の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図４は、第１の実施の形態に係る半導体装置の構成の第１変形例を示す断面図である。 図５Ａは、第１の実施の形態に係る半導体装置の構成の第２変形例を示す断面図である。 図５Ｂは、第１の実施の形態に係る半導体装置の構成の第３変形例を示す断面図である。 図６Ａは、第２の実施の形態に係る半導体装置の構成の例を示す断面図である。 図６Ｂは、第２の実施の形態に係る半導体装置の構成の他の例を示す断面図である。 図７は、第２の実施の形態に係る半導体装置の構成の例を示す平面図である。 図８Ａは、第２の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図８Ｂは、第２の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図８Ｃは、第２の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図８Ｄは、第２の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図８Ｅは、第２の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図９は、第２の実施の形態に係る半導体装置の構成の変形例の例を示す断面図である。 図１０は、第３の実施の形態に係る半導体装置の構成の例を示す断面図である。 図１１は、第３の実施の形態に係る半導体装置の構成の変形例を示す断面図である。 図１２は、第４の実施の形態に係る半導体装置の構成を示す断面図である。 図１３は、第４の実施の形態に係る半導体装置の構成を示す平面図である。 図１４Ａは、第４の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図１４Ｂは、第４の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図１４Ｃは、第４の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図１４Ｄは、第４の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図１４Ｅは、第４の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図１４Ｆは、第４の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図１４Ｇは、第４の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図１４Ｈは、第４の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図１４Ｉは、第４の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図１４Ｊは、第４の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図１５は、第５の実施の形態に係る半導体装置の構成の例を示す断面図である。 図１６は、第５の実施の形態に係る半導体装置の構成の例を示す平面図である。 図１７Ａは、第５の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図１７Ｂは、第５の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図１７Ｃは、第５の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図１７Ｄは、第５の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図１７Ｅは、第５の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図１７Ｆは、第５の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図１７Ｇは、第５の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図１７Ｈは、第５の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図１８は、第６の実施の形態に係る半導体装置の構成の例を示す断面図である。 図１９は、第６の実施の形態に係る半導体装置の構成の例を示す平面図である。 図２０は、第７の実施の形態に係る半導体装置の構成の例を示す断面図である。 図２１Ａは、第７の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図２１Ｂは、第７の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図２１Ｃは、第７の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図２１Ｄは、第７の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図２１Ｅは、第７の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図２１Ｆは、第７の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図２１Ｇは、第７の実施の形態に係る半導体装置の製造方法の例を示す断面図である。 図２２は、第８実施の形態に係る半導体装置の構成の例を示す断面図である。 図２３は、第９の実施の形態に係る半導体装置の構成の例を示す断面図である。 図２４は、第９の実施の形態に係る半導体装置の構成の例を示す平面図である。 図２５は、第１０の実施の形態に係る半導体装置の構成の例を示す断面図である。 図２６は、第１０の実施の形態に係る半導体装置の構成の例を示す平面図である。 図２７は、第１１の実施の形態に係る半導体装置の構成の例を示す断面図である。 図２８は、第１２の実施の形態に係る半導体装置の構成の例を模式的に示すレイアウト図である。
以下、実施の形態に係る半導体装置及び半導体装置の製造方法に関して、添付図面を参照して説明する。
（第１の実施の形態）
第１の実施の形態に係る半導体装置の構成について説明する。図１Ａ、図１Ｂ及び図２は、本実施の形態に係る半導体装置の構成の例を示す断面図及び平面図である。ただし、図１Ａ及び図１Ｂは図２のＡＡ’断面を示し、図１Ａは図１Ｂの要部を示している。
本実施の形態の半導体装置１００は、第１配線層１５０と、第２配線層１７０と、半導体素子２００とを具備している。第１配線層１５０は、第１層間絶縁層１５２と、第１層間絶縁層１５２に埋設された第１配線１６４とを有している。第２配線層１７０は、第１配線層１５０より上に形成された第２層間絶縁層１７２と、第２層間絶縁層１７２に埋設された第２配線１８８、２８５、２８９とを有している。半導体素子２００は、少なくとも第２配線層１７０内に設けられている。半導体素子２００は、半導体層２２０と、ゲート絶縁膜２２１と、ゲート電極２２２と、第１側壁膜２２６とを備えている。半導体層２２０は、第２配線層１７０内に設けられている。ゲート絶縁膜２２１は、半導体層２２０に接して設けられている。ゲート電極２２２は、ゲート絶縁膜２２１を介して半導体層２２０と反対側に設けられている。第１側壁膜（２２６）は、半導体層２２０の側面に設けられている。半導体素子２００は、配線層内に設けられた配線層内能動素子（又は配線層内機能素子）ということができる。
このような構成を取ることにより、半導体素子２００において、ゲート電極２２２が島状の半導体層２２０の端にまで延在している場合でも、その半導体層２２０の端の側面において、ゲート電極２２２が半導体層２２０に直接接触する、という現象を防止することができる。それにより、半導体素子２００の動作を安定させ、信頼性を向上させることができる。特に、ゲート電極２２２が島状の半導体層２２０を横切るような構造（図２）を取るとき、上記構成を有することが好ましい。
また、半導体素子２００において、ゲート電極が第１配線層１５０の第１配線１６４ではなく、専用のゲート電極２２２を設けている。そのため、ゲート電極は、配線材料の特性に制限されなくなり、ゲート電極２２２として所望の特性を有する金属材料を用いることができる。その結果、ゲート電極の仕事関数に制限が無くなり、閾値電圧の設定が可能になる。
更に、半導体素子２００において、ゲート絶縁膜が第２配線層１７０の拡散防止膜（例示：Ｃｕ拡散防止膜）ではなく、専用のゲート絶縁膜２２１を設けている。そのためゲート絶縁膜は拡散防止膜材料の特性に制限されなくなり、ゲート絶縁膜２２１として所望の材料を所望の膜厚で用いることができる。その結果、ゲート容量の拡大（すなわち特性向上）を容易に行うことができる。
以下、半導体装置１００について、更に説明する。
半導体装置１００は、半導体基板１０１と、半導体基板１０１上に設けられたコンタクト層１３０と、コンタクト層１３０上に設けられた配線層１４０とを更に備えている。半導体基板１０１は、トランジスタや容量素子に例示される半導体素子を備えている。この図の例では、トランジスタ１２１が形成されている。トランジスタ１２１は、ソース／ドレイン電極１２２、１２３と、ゲート電極１２４と、ゲート絶縁膜１２５とを備えている。トランジスタ１２１は、素子分離層１２０で他の素子から分離されている。コンタクト層１３０は、半導体基板１０１上に設けられた層間絶縁層１３１と、それに埋設されたコンタクト１４２とを備えている。配線層１４０は、層間絶縁層１３１上に設けられた層間絶縁層１３２と、それに埋設された配線１４４とを備えている。トランジスタ１２１のソース／ドレイン電極１２２、１２３は、コンタクト１４２を介して、配線１４４に接続されている。
第１配線層１５０は、配線層１４０上に設けられたキャップ絶縁層１５１と、キャップ絶縁層１５１上に設けられた第１層間絶縁層１５２とを備えている。キャップ絶縁層１５１は、配線１４４の配線材料（例示：Ｃｕ）の拡散を防止する。第１配線層１５０は、更に、ビア１６２と第１配線１６４とを備えている。ビア１６２は、下端がキャップ絶縁層１５１を貫通し、配線１４４に接続され、上端が第１配線１６４に接続されている。第１配線１６４は、第１層間絶縁層１５２の表面側に設けられている。
第２配線層１７０は、第１配線層１５０上に設けられたキャップ絶縁層１７１と、キャップ絶縁層１７１上に設けられた第２層間絶縁層１７２とを備えている。キャップ絶縁層１７１は、第１配線１６４の配線材料（例示：Ｃｕ）の拡散を防止する。第２配線層１７０は、更に、ビア１８９及び第２配線１８８を備えている。ビア１８９は、下端がキャップ絶縁層１７１を貫通し、第１配線１６４に接続され、上端が第２配線１８８に接続されている。第２配線１８８は、第２層間絶縁層１７２の表面側に設けられている。この図の例では、デュアルダマシン構造のビア１８９及び第２配線１８８が示されている。
第２配線層１７０は、更に、キャップ絶縁層１７１上に設けられた島状の半導体層２２０と、その半導体層２２０上に設けられたゲート絶縁膜２２１と、ゲート絶縁膜２２１上に設けられたゲート電極２２２と、半導体層２２０の周囲に設けられたサイドウォール２２６を備えている。半導体層２２０はチャネルとして機能する。ゲート電極２２２と、ゲート絶縁膜２２１と、半導体層２２０とにより、トランジスタとしての半導体素子２００が構成される。ゲート電極２２２は、島状の半導体層２２０を完全に横切るような構造を取っている。そのため、半導体層２２０の端面において、ゲート電極２２２が半導体層２２０の端の側面に接触する可能性がある。しかし、半導体層２２０の側面には、サイドウォール２２６が設けられているため、ゲート電極２２２が半導体層２２０に接触するという現象を防止することができる。
第２配線層１７０は、更に、ゲート電極２２２に接続されたビア２９０と第２配線２８９とを備えている。ビア２９０は、下端がゲート電極２２２の端部（半導体層２２０から離れた端部）に接続され、上端が第２配線２８９に接続されている。第２配線２８９は、第２層間絶縁層１７２の表面側に設けられている。この図の例では、デュアルダマシン構造のビア２９０及び第２配線２８９が示されている。第２配線層１７０は、更に、ソース／ドレイン電極としてのコンタクト２８６と第２配線２８５とを備えている。コンタクト２８６は、下端が半導体層２２０に接続され、上端が第２配線２８５に接続されている。第２配線２８５は、第２層間絶縁層１７２の表面側に設けられている。この図の例では、デュアルダマシン構造のコンタクト２８６及び第２配線２８５が示されている。
言い換えると、本実施の形態に係る半導体装置１００において、半導体素子２００は、第１配線層（例示：Ｃｕ配線層）１５０上に設けられたキャップ絶縁層（例示：Ｃｕ拡散防止層）１７１上に形成された半導体層（酸化物半導体）２２０をチャネルとしている。半導体層２２０は島状にパターニングされ、その端面（側面）上にはサイドウォール２２６が形成される。半導体層２２０上にはパターニングされたゲート絶縁膜２２１及びゲート電極２２２が配置されている。第１配線層（Ｃｕ配線層）１５０と第２配線（ｏｒパッド電極）２８５とを接続するビアは、半導体素子２００のソース／ドレイン電極（コンタクト２８６）として用いられている。そのソース／ドレイン電極（コンタクト２８６）は、ゲート絶縁膜２２１及びゲート電極２２２の両側に配置されている。ゲート電極２２２は、半導体層２２０上を横切る形状を有しているが、半導体層２２０の側面がサイドウォール２２６で保護されているので、半導体層２２０と接触することはない。
次に、本実施の形態に係る半導体装置の製造方法について説明する。図３Ａ〜図３Ｊは、本実施の形態に係る半導体装置の製造方法の例を示す断面図である。各図は、図２におけるＡＡ’断面に対応している。なお、図３Ａ〜図３Ｊにおいて、半導体基板１０１、コンタクト層１３０及び配線層１４０については記載を省略している。
まず、図３Ａ〜図３Ｃに示すように、第１配線１６４を有する配線層（１５０、１７１）上に、島状の半導体層２２０を形成する工程を実行する。次に、図３Ｄに示すように、半導体層２２０及び配線層（１５０、１７１）を覆うように、絶縁膜（２２６）を形成する工程を実行する。続いて、図３Ｅに示すように、絶縁膜（２２６）をエッチバックして、半導体層２２０の側面を覆うサイドウォール２２６を形成する工程を実行する。その後、図３Ｆ〜図３Ｇに示すように、半導体層２２０上に、第１ゲート絶縁膜２２１及びゲート電極２２２をこの順に形成する工程を実行する。このとき、ゲート電極２２２は、半導体層２２０及びサイドウォール２２６を跨ぐように、第１ゲート絶縁膜２２１上に形成される。
本実施の形態では、図３Ｄ及び図３Ｅの工程に示すように、島状の半導体層２２０の側面に、サイドウォール２２６を形成している。サイドウォール２２６は、露出していた半導体層２２０の側面を覆っているので、半導体層２２０の側面がその後の工程に影響されることはない。具体的には、サイドウォール２２６は、その後に形成されるゲート電極２２２から、半導体層２２０を物理的・化学的・電気的に分離・保護している。したがって、このようなサイドウォール２２６の分離・保護機能により、ゲート電極２２２が半導体層２２０に接触したり、反応したりする等の現象を防止することができる。その結果、それにより、半導体素子２００の動作を安定させ、信頼性を向上させることができる。
以下、本実施の形態に係る半導体装置１００の製造方法について、更に説明する。
まず、図１Ｂに示すように、半導体基板１０１に素子分離層１２０を形成する。次に、半導体基板１０１上に半導体素子として例えばトランジスタ１２１を形成する。続いて、コンタクト層１３０（層間絶縁層１３１、及びコンタクト１４２を含む）、及び配線層１４０（層間絶縁層１３２及び配線（銅（Ｃｕ）配線）１４４を含む）を形成する。これらの工程は、従来知られた方法を用いることができる。
次に、図３Ａに示すように、配線層１４０（図示されず）上に、銅（Ｃｕ）拡散防止用のキャップ絶縁層１５１、及び、第１層間絶縁層１５２をこの順に成膜する。キャップ絶縁層１５１の材料は、窒化シリコン（ＳｉＮ）や窒化炭化シリコン（ＳｉＣＮ）に例示される。第１層間絶縁層１５２は、酸化シリコン（ＳｉＯ２）に例示される。続いて、第１層間絶縁層１５２に、ビア１６２、及び第１配線１６４を、シングルダマシン法又はデュアルダマシン法を用いて埋め込む。これにより、第１配線層１５０が形成される。ビア１６２、及び第１配線１６４の材料としては、銅（Ｃｕ）が例示される。その後、第１層間絶縁層１５２、及び第１配線１６４を覆うようにキャップ絶縁層１７１を形成する。キャップ絶縁層１７１の材料は、窒化シリコン（ＳｉＮ）や窒化炭化シリコン（ＳｉＣＮ）に例示される。その膜厚は１０〜５０ｎｍ程度である。これらの工程は、銅（Ｃｕ）配線層を有する通常の半導体装置と同様の方法で形成される。
次に、図３Ｂに示すように、キャップ絶縁層１７１上に、半導体素子２００のチャネルとなる半導体層２２０を、例えばスパッタリング法で形成する。チャネルとして好ましい材料は、ＩｎＧａＺｎＯ（ＩＧＺＯ）層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ層、ＳｎＯ層、ＳｎＯ２層、ＣｕＯ層、Ｃｕ２Ｏ層、Ｔａ２Ｏ５層、及びＴｉＯ２層やこれら同士の積層構造やこれらと他の材料との積層構造に例示される。これらの層は、配線層の特性に影響を及ぼさない比較的低温での形成が可能である。その膜厚は１０〜５０ｎｍ程度である。続いて、図３Ｃに示すように、この半導体層２２０を通常のフォトリソグラフィおよびドライエッチングを用いてパターニングする。それにより、島状の半導体層２２０が形成される。半導体層２２０の周囲はキャップ絶縁層１７１が露出する。
次に、図３Ｄに示すように、半導体層２２０及びキャップ絶縁層１７１上にサイドウォール２２６となる絶縁膜（以下、被覆絶縁膜２２６ともいう）を、例えばＣＶＤ法により形成する。被覆絶縁膜２２６（サイドウォール２２６となる絶縁膜）の材料としては、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）に例示される。その膜厚は２０〜２００ｎｍ程度である。被覆絶縁膜２２６は、キャップ絶縁層１７１及び半導体層２２０の表面だけでなく、露出していた半導体層２２０の側面も覆っている。
次に、図３Ｅに示すように、被覆絶縁膜２２６に、全面エッチバックを行う。それにより、キャップ絶縁層１７１及び半導体層２２０の表面の被覆絶縁膜２２６が除去され、半導体層２２０の側面にサイドウォール２２６が形成される。サイドウォール２２６は、島状の半導体層２２０の露出していた側面を覆い、他の膜やプロセスの影響を受けないように保護している。
次に、図３Ｆに示すように、キャップ絶縁層１７１、サイドウォール２２６及び半導体層２２０の表面上に、ゲート絶縁膜２２１及びゲート電極２２２を、例えばスパッタリング法で成膜する。この場合、ゲート絶縁膜２２１は、半導体層２２０を覆い、かつサイドウォール２２６を覆っている。ここで、半導体層２２０の側面は、サイドウォール２２６で覆われ、急激な段差になっていない。したがって、ゲート絶縁膜２２１は、半導体層２２０上から連続的にキャップ絶縁層１７１へ続いている。その結果、半導体層２２０の端の側面はサイドウォール２２６だけでなくゲート絶縁膜２２１でも保護され、半導体層２２０の端の側面とゲート電極２２２との接触がより確実に防止される。
ゲート絶縁膜２２１の材料は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮｘ）、又はＨｆ、Ｚｒ、Ａｌ、若しくはＴａ等の金属の酸化物に例示される。あるいは、それらの材料の組合せでも良い。また、これら材料のゲート絶縁膜２２１には、金属と酸素以外にも窒素や炭素などを含んでも良い。また、その膜厚は０．５〜５０ｎｍ程度であることが好ましい。このように、半導体素子２００は、専用のゲート絶縁膜２２１を設けている。そのため、ゲート絶縁膜として所望の材料を所望の膜厚で用いることができる。その結果、ゲート容量の拡大（すなわち特性向上）等を容易に行うことができる。
一方、ゲート電極２２２の材料は、チタニウム（Ｔｉ）、窒化チタニウム（ＴｉＮ）、アルミニウム（Ａｌ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、又は窒化タングステン（ＷＮ）等に例示される。あるいは、それらの中に炭素（Ｃ）や酸素（Ｏ）を混入させたもの、又は、それらを他の金属等との積層構造にしたものを用いても良い。また、その膜厚は５〜１００ｎｍ程度であることが好ましい。このように、半導体素子２００は、専用のゲート電極２２２を設けている。そのため、ゲート電極として所望の金属材料を用いることができる。このゲート電極２２２の材料が、半導体素子（配線層内能動素子）２００の実効仕事関数を決定する。その結果、ゲート電極の仕事関数に制限が無くなり、閾値電圧の設定が可能になる。
次に、図３Ｇに示すように、通常のフォトリソグラフィおよびドライエッチングを用いて、ゲート電極２２２及びゲート絶縁膜２２１をパターニングする。このパターニングにより、図２の平面図に示すようなゲート電極形状を規定する。すなわち、半導体層２２０（サイドウォール２２６を含む）を完全に横切るような（跨ぐような）ゲート電極形状に、ゲート電極２２２及びゲート絶縁膜２２１をパターニングする（ゲート絶縁膜２２１が抜けきらない形態もある）。このとき、上述のように、半導体層２２０の端の側面はサイドウォール２２６だけでなくゲート絶縁膜２２１でも保護され、半導体層２２０の端の側面とゲート電極２２２との接触はより確実に防止されている。
次に、図３Ｈに示すように、キャップ絶縁層１７１、サイドウォール２２６、半導体層２２０、ゲート絶縁膜２２１、及びゲート電極２２２を覆うように、第２層間絶縁層１７２を形成する。第２層間絶縁層１７２は、酸化シリコンより誘電率が低い、低誘電率絶縁層であり、ＳｉＯＣ（Ｈ）膜やＳｉＬＫ（登録商標）などの炭素含有膜に例示される。続いて、図３Ｉに示すように、第２層間絶縁層１７２に、ビア、コンタクト及び配線用のホール４０１〜４０４を開口する。その後、図３Ｊに示すように、ビア１８９、コンタクト（ソース／ドレイン電極）２８６、ゲート電極用のビア２９０、及び第２配線１８８、２８５、２８９を、シングルダマシン法又はデュアルダマシン法を用いて埋め込む。これにより、第２配線層１７０が形成される。ビア１８９、コンタクト２８６、２９０、及び第２配線１８８、２８５、２８９の材料としては、バリア膜としてタンタル（Ｔａ）／窒化タンタル（ＴａＮ）やチタニウム（Ｔｉ）／窒化チタニウム（ＴｉＮ）を用いた銅（Ｃｕ）が例示される。このとき、ソース・ドレイン電極（コンタクト２８６）は、チャネル（半導体層２２０）の形成した後に、チャネル（半導体層２２０）上に設けられている。そのため、チャネルとソース・ドレイン電極との接触抵抗を十分低くすることが可能となる。
以上の工程により、本実施の形態に係る半導体装置１００が製造される。
本実施の形態では、半導体素子２００のゲート電極の材料として、配線と同一の材料ではなく、専用の材料を用いることができる。それにより、配線と同一の材料を用いた場合にゲート電極の仕事関数が固定されてしまうという問題が解決され、ゲート電極の仕事関数を任意に選択することが可能となる。その結果、半導体素子２００における閾値電圧の設定が可能となり、配線層能動素子をノーマリーオン、ノーマリーオフの両者に設定できるようになる。
また、本実施の形態では、半導体素子２００のゲート絶縁膜として、Ｃｕ拡散防止層そのものではなく、専用の絶縁膜を用いることができる。それにより、Ｃｕ拡散防止層そのものを用いた場合にＣｕ拡散バリア機能をも満足させるためゲート絶縁膜が厚くなり過ぎるという問題が解決され、Ｃｕ拡散バリア機能と無関係にゲート絶縁膜の膜厚を設定することが可能となる。その結果、ゲート絶縁膜をより薄層化することが可能となり、ゲート容量の大幅な拡大が可能となる。
また、本実施の形態では、半導体素子２００の端の側面にサイドウォール２２６が設けられている。そのサイドウォール２２６の機能により半導体層２２０とゲート電極２２２とを電気的・物理的に分離することができる。それにより、半導体層２２０の端面とゲート電極２２２との短絡が発生してしまうという問題が解決され、デバイスの歩留まりを格段に向上することができる。
（第１変形例）
図４は、本実施の形態に係る半導体装置の構成の第１変形例を示す断面図である。この図４の場合を図１Ａの場合と比較すると、ゲート電極２２２上にハードマスク２２４を設けている点で、図１Ａの場合と相違する。以下、相違点について、主に説明する。
本変形例では、ハードマスク２２４は、ゲート電極２２２の加工のために用いており、レジストとゲート電極２２２が直接接触するのを防いでいる。レジストでハードマスク２２４を加工し、アッシングを行った上でハードマスク２２４によりゲート電極２２２を加工するため、レジストのアッシング時にゲート電極がむき出しにならず、電極の酸化等の改質を避けることが可能になる。
このような構成は、上記図３Ａ〜図３Ｊの半導体装置の製造方法における図３Ｆの工程において、キャップ絶縁層１７１、サイドウォール２２６及び半導体層２２０の表面上に、ゲート絶縁膜２２１及びゲート電極２２２だけでなく、更にハードマスク２２４を例えばプラズマＣＶＤ法で成膜すればよい。ハードマスク２２４の材料は、酸化シリコン（ＳｉＯ２）、酸化炭化シリコン（ＳｉＯＣ）、炭素（Ｃ）、及び窒化シリコン（ＳｉＮ）のような絶縁膜やそれらの組み合わせに例示される。その膜厚は例えば、３０〜２００ｎｍ程度であることが好ましい。
本変形例の場合にも、図１Ａ、図１Ｂ及び図２の場合と同様の効果を得ることができる。
更に、このハードマスク２２４の効果により、ゲート電極２２２のコンタクトを良好に設けることができる。
（第２変形例）
図５Ａは、本実施の形態に係る半導体装置の構成の第２変形例を示す断面図である。この図５Ａの場合を図４の場合と比較すると、ゲート絶縁膜２２１、ゲート電極２２２、及びハードマスク２２４の積層構造の両側の側面にサイドウォール２２５を設けている点で、図４の場合と相違する。以下、相違点について、主に説明する。
本変形例では、サイドウォール２２５は、コンタクト（ソース／ドレイン電極）２８６を形成するとき、コンタクト（ソース／ドレイン電極）２８６がゲート電極２２２と接触することを防止する。すなわち、コンタクト２８６用のホール４０２、４０３を形成するとき、それらホール４０２、４０３が、ゲート電極２２２に近づきすぎたとしても、ゲート電極２２２と接触することを防止できる。その結果、コンタクト２８６を適切な位置に形成することができる。
このような構成は、上記図３Ａ〜図３Ｊの半導体装置の製造方法（上記の第１変形例の変更を加えた方法）において、図３Ｇの工程と図３Ｈの工程との間に、以下の工程を追加すればよい。まず、図３Ｄの工程と同様に、キャップ絶縁層１７１、サイドウォール２２６、半導体層２２０、ゲート絶縁膜２２１、ゲート電極２２２、及びハードマスク２２４を覆うように、サイドウォール２２５となる絶縁膜（以下、被覆絶縁膜２２５ともいう）を、例えばＣＶＤ法により形成する。被覆絶縁膜２２５（サイドウォール２２５となる絶縁膜）の材料としては、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）に例示される。その膜厚は１０〜２００ｎｍ程度である。次に、図３Ｅの工程と同様に、被覆絶縁膜２２５に、全面エッチバックを行う。それにより、キャップ絶縁層１７１、サイドウォール２２６、及び半導体層２２０の表面の被覆絶縁膜２２５が除去され、ハードマスク２２４、ゲート電極２２２、及びゲート絶縁膜２２１の両側の側面にサイドウォール２２５が形成される。
本変形例の場合にも、図４の場合と同様の効果を得ることができる。
更に、このサイドウォール２２５の効果により、コンタクト（ソース／ドレイン電極）２８６がゲート電極２２２と接触することを防止でき、コンタクト２８６を適切な位置に形成することができる。
（第３変形例）
図５Ｂは、本実施の形態に係る半導体装置の構成の第３変形例を示す断面図である。この図５Ｂの場合を図５Ａの場合と比較すると、ゲート電極２２２上にハードマスク２２４が設けられていない点で、図５Ａの場合と相違する。この図５Ｂと図５Ａとの関係は、いわば図１Ａと図４との関係と同様である。この図５Ｂの場合にも、図５Ａと同様の効果（ハードマスク２２４の効果を除く）を奏することができる。
（第２の実施の形態）
第２の実施の形態に係る半導体装置の構成について説明する。図６Ａは、本実施の形態に係る半導体装置の構成の例を示す断面図である。図７は、本実施の形態に係る半導体装置の構成の例を示す平面図である。たたし、図６Ａは、図７のＡＡ’断面である。本実施の形態の半導体装置は、コンタクト（ソース／ドレイン電極）２８６を、いずれもセルフアライン的に設けている点で、第１の実施の形態の特に第２変形例（図５Ａ）の半導体装置と相違する。以下、相違点について、主に説明する。
本実施の形態では、ハードマスク２２４、ゲート電極２２２、及びゲート絶縁膜２２１の積層構造の両側面に、サイドウォール２２５が設けられている。それらサイドウォール２２５に接する形で、コンタクト（半導体素子２００のソース／ドレイン電極）２８６が設けられている。ゲート電極２２２は、半導体層２２０及びサイドウォール２２６を横切る形状を有する。サイドウォール２２５により、コンタクト２８６の位置が規定されるので、コンタクト２８６を適切な位置に形成することができる。
なお、本実施の形態に係る半導体装置は、例えば図５Ａと図５Ｂとの関係のように、ゲート電極２２２上にハードマスク２２４を設けていなくても良い（設けていても良い）。図６Ｂは、本実施の形態に係る半導体装置の構成の他の例を示す断面図である。この図６Ｂの場合を図６Ａの場合と比較すると、ゲート電極２２２上にハードマスク２２４が設けられていない点で、図６Ａの場合と相違する。この図６Ｂと図６Ａとの関係は、いわば図５Ｂと図５Ａとの関係と同様である。この図６Ｂの場合にも、図６Ａと同様の効果（ハードマスク２２４の効果を除く）を奏することができる。
この図６Ａのような構成は、以下の工程により実現できる。図８Ａ〜図８Ｅは、本実施の形態に係る半導体装置の製造方法の例を示す断面図である。各図は、図７におけるＡＡ’断面に対応している。なお、図８Ａ〜図８Ｅにおいて、半導体基板１０１、コンタクト層１３０及び配線層１４０については記載を省略している。
まず、第１の実施の形態の図３Ａ〜図３Ｅの半導体装置の製造方法の後、図３Ｆの工程において、キャップ絶縁層１７１、サイドウォール２２６及び半導体層２２０の表面上に、ゲート絶縁膜２２１及びゲート電極２２２だけでなく、更にハードマスク２２４を例えばプラズマＣＶＤ法で成膜する。ハードマスク２２４の材料は、酸化シリコン（ＳｉＯ２）、酸化炭化シリコン（ＳｉＯＣ）、炭素（Ｃ）、及び窒化シリコン（ＳｉＮ）のような絶縁膜やそれらの組み合わせに例示される。その膜厚は例えば、３０〜２００ｎｍ程度であることが好ましい。次に、図３Ｇの工程と同様に、通常のフォトリソグラフィ及びドライエッチングを用いて、ハードマスク２２４、ゲート電極２２２、及びゲート絶縁膜２２１をパターニングする。このパターニングにより、図７の平面図に示すようなゲート電極形状を規定する。すなわち、半導体層２２０（サイドウォール２２６を含む）を完全に横切るような（跨ぐような）ゲート電極形状に、ハードマスク２２４、ゲート電極２２２、及びゲート絶縁膜２２１をパターニングする。
次に、図８Ａに示すように、キャップ絶縁層１７１、サイドウォール２２６、半導体層２２０、ゲート絶縁膜２２１、ゲート電極２２２、及びハードマスク２２４を覆うように、サイドウォール２２５となる絶縁膜（以下、被覆絶縁膜２２５ともいう）を、例えばＣＶＤ法により形成する。被覆絶縁膜２２５（サイドウォール２２５となる絶縁膜）の材料としては、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）に例示される。その膜厚は１０〜２００ｎｍ程度である。
次に、図８Ｂに示すように、被覆絶縁膜２２５に、全面エッチバックを行う。それにより、キャップ絶縁層１７１、サイドウォール２２６、及び半導体層２２０の表面の被覆絶縁膜２２５が除去され、ハードマスク２２４、ゲート電極２２２、及びゲート絶縁膜２２１の両側の側面にサイドウォール２２５が形成される。
次に、図８Ｃに示すように、キャップ絶縁層１７１、サイドウォール２２６、半導体層２２０、サイドウォール２２５、ゲート絶縁膜２２１、ゲート電極２２２、及びハードマスク２２４を覆うように、第２層間絶縁層１７２を形成する。第２層間絶縁層１７２は、酸化シリコンより誘電率が低い、低誘電率絶縁層であり、ＳｉＯＣ（Ｈ）膜やＳｉＬＫ（登録商標）などの炭素含有膜に例示される。続いて、図８Ｄに示すように、第２層間絶縁層１７２に、ビア、コンタクト及び配線用のホール４０１〜４０４を開口する。この場合、コンタクト（ソース／ドレイン電極）２８６用のホール４０２、４０３は、第１の実施の形態の第２変形例（図５Ａ）よりも、サイドウォール２２５に近い形で配置されている。また、サイドウォール２２５の材料のエッチングレートは、第２層間絶縁層１７２の材料のエッチングレートよりも非常に遅い。言い換えると、ホール４０２、４０３では、その一部がサイドウォール２２５にかかっているため、エッチング時に第２層間絶縁層１７２と共にサイドウォール２２５がエッチングされる可能性がある。しかし、サイドウォール２２５のエッチングレートが非常に低いため、第２層間絶縁層１７２だけがエッチングされ、ゲート電極２２２に対していわゆるセルフアライン的にホール４０２、４０３を形成することができる。
次に、図８Ｅに示すように、ビア１８９、コンタクト（ソース／ドレイン電極）２８６、ゲート電極用のビア２９０、及び第２配線１８８、２８５、２８９を、シングルダマシン法又はデュアルダマシン法を用いて埋め込む。これにより、第２配線層１７０が形成される。ビア１８９、コンタクト２８６、２９０、及び第２配線１８８、２８５、２８９の材料としては、バリア膜としてタンタル（Ｔａ）／窒化タンタル（ＴａＮ）やチタニウム（Ｔｉ）／窒化チタニウム（ＴｉＮ）を用いた銅（Ｃｕ）が例示される。この場合、コンタクト（ソース／ドレイン電極）２８６は、ゲート電極２２２に対していわゆるセルフアライン的に配置されているので、コンタクト２８６を適切な位置に形成することができる。
以上の工程により、本実施の形態に係る半導体装置１００が製造される。
ただし、上記半導体素子２００の配置を可能にするために、ハードマスク２２４及びサイドウォール２２５の材料選択に注意する必要がある。これらハードマスク２２４及びサイドウォール２２５の材料としては、第２層間絶縁層１７２と選択比の異なる材料を選択することが好ましい。例えば、第２層間絶縁層１７２の材料として酸化シリコン（ＳｉＯ２）を用いる場合、ハードマスク２２４及びサイドウォール２２５の材料として窒化シリコン（ＳｉＮｘ）などを用いることが考えられる。それにより、コンタクト２８６用のホール４０２、４０３を開口するときに、サイドウォール２２５を選択的に残すことが可能となり、ホール４０２、４０３のエッチング時にゲート電極２２２が露出するのを防ぐことが可能となる。
本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
更に、本実施の形態では、半導体素子２００が、ボトムゲート型の素子構造ではなく、トップゲート型の素子構造であり、セルフアライン配置が可能である。そのため、ゲート（ゲート絶縁膜２２１及びゲート電極２２２）に対するソース／ドレイン電極（コンタクト２８６）の距離を、サイドウォール２２５の幅により精密に制御することが可能となる。すなわち、アライメント精度を向上させることができる。また、サイドウォール２２５及びハードマスク２２４に窒化シリコン（ＳｉＮｘ）等を用いた場合、そのエッチング耐性により、ゲートとソース／ドレイン電極との間のショートを防ぐことができる。
（変形例）
図９は、本実施の形態に係る半導体装置の構成の変形例を示す断面図である。この図９の場合を図６Ａの場合と比較すると、ドレイン電極（コンタクト２８６（Ｄ））がサイドウォール２２５から離れた位置に形成されている点で、図６Ａの場合と相違する。以下、相違点について、主に説明する。
本実施の形態では、ソース／ドレイン電極としてのコンタクト２８６のうち、ドレイン電極としてのコンタクト２８６（Ｄ）は、サイドウォール２２５から離れた位置に形成されている。この配置は、リソグラフィにより決定する。一方で、ソース電極としてのコンタクト２８６（Ｓ）は、図６Ａの場合と同様に、サイドウォール２２５に接した位置に形成されている。
このような構成は、上記図第２の実施の形態に係る半導体装置の製造方法における図８Ｄの工程において、コンタクト（ソース／ドレイン電極）２８６用のホール４０３の位置を調整することで実現可能である。また、コンタクト２８６（Ｄ）側のサイドウォール２２５の外側に更にサイドウォールを設けて、二重のサイドウォールとすることで、セルフアラインで図９の形状を製造る事も可能である。
本実施の形態でも、第２の実施の形態と同様の効果を得ることができる。
また、本実施の形態では、ドレイン電極（コンタクト２８６（Ｄ））をゲート電極２２２から物理的に分離することにより、半導体素子２００のドレイン耐圧を向上することが可能である。一方で、ソース電極（コンタクト２８６（Ｓ））をセルフアラインで形成することで、ソース電極（コンタクト２８６（Ｓ））とゲート（ゲート絶縁膜２２１及びゲート電極２２２）との間の距離をサイドウォール２２５の幅で精密に制御することができる。それにより、ソース側の寄生抵抗は最小に抑えることが可能となる。
（第３の実施の形態）
第３の実施の形態に係る半導体装置の構成について説明する。図１０は、本実施の形態に係る半導体装置の構成の例を示す断面図である。本実施の形態の半導体装置は、バックゲート２１０を有するダブルゲート構造である点で、第２の実施の形態の半導体装置と相違する。以下、相違点について、主に説明する。
本実施の形態では、バックゲート２１０は、第１配線層１５０内の第１配線（Ｃｕ配線）１６４と同様に、第１配線層１５０の表面領域に設けられている。バックゲート２１０は、表面をキャップ絶縁層１７１に覆われている。バックゲート２１０は、キャップ絶縁層１７１及び半導体層２２０を介して、ゲート電極２２２と対向する位置に設けられている。例えば、バックゲート２１０は、半導体層２２０の一方のコンタクト（ソース電極）２８６からゲート電極２２２を経由して他方のコンタクト（ドレイン電極）２８６までの領域をカバーするように設けられている。すなわち、半導体層２２０は、ゲート電極２２２及びバックゲート２１０を有するダブルゲート構造である。
ただし、第１の実施の形態、その変形例、及び第２の実施の形態の変形例の半導体素子２００に、本実施の形態のようなバックゲート２１０を適用することも可能である。
このような構成は、第２の実施の形態の半導体装置の製造方法において（図３Ａの工程において）、第１配線層１５０を形成するとき、第１配線（Ｃｕ配線）１６４と同時にバックゲート（Ｃｕ配線）２１０を形成する。これにより、追加の工程を設けることなく、バックゲート２１０を形成することができる。また、ゲート電極２２２等を形成するとき（図３Ｇの工程において）、バックゲート２１０が存在する領域上に半導体層２２０を形成するため、バックゲート２１０に対してアラインする形でゲート電極２２２等をパターニングする。
本実施の形態でも、第２の実施の形態と同様の効果を得ることができる。
また、本実施の形態では、半導体素子２００がダブルゲート構造を形成することで、ソース／ドレイン電極間のスイッチングをより良いオン／オフ比で行うことができるようになる。また、サブスレッショールド特性が良くなり、より低電圧での駆動が可能となる。
（変形例）
図１１は、本実施の形態に係る半導体装置の構成の変形例を示す断面図である。この図１１の場合を図１０の場合と比較すると、バックゲート２１０を半導体層２２０の限定された領域に配置している点で、図１０の場合と相違する。以下、相違点について、主に説明する。
本変形例では、バックゲート２１０は、キャップ絶縁層１７１及び半導体層２２０を介して、一方のコンタクト（ソース電極）２８６及びゲート電極２２２の一部と対向する位置に設けられている。具体的には、バックゲート２１０は、半導体層２２０の一方のコンタクト（ソース電極）２８６からゲート電極２２２までの領域をカバーするように設けられている。このように、本実施の形態では、バックゲート２１０をチャネル（半導体層２２０）の限定した領域に配置している。
このような構成は、第３の実施の形態の半導体装置の製造方法において、例えば、第１配線層１５０にバックゲート（Ｃｕ配線）２１０を形成するとき、その位置をずらして形成することで実現できる。あるいは、ゲート電極２２２等を形成するとき、バックゲート２１０に対して少しずらしてアラインする形でゲート電極２２２等をパターニングすることで実現できる。
本実施の形態についても、第３の実施の形態と同様の効果を得ることができる。
また、本実施の形態では、バックゲート２１０によるダブルゲート効果を、例えばソース（一方のコンタクト２８６）とゲート（ゲート電極２２２）との間のみに発生させることが可能となる。したがって、例えば、サイドウォール２２５を厚くした場合でも、ソースとゲートとの間ではバックゲート２１０により寄生抵抗を十分に低くする一方、ソースとドレインとの間ではサイドウォール２２５の膜厚で規定した距離によりドレイン耐圧を精度良く決定することができる。すなわち、このように、バックゲート２１０の位置を所望の位置に変更することで、半導体素子２００の素子特性の最適化を行うことが可能となる。
（第４の実施の形態）
第４の実施の形態に係る半導体装置の構成について説明する。図１２は、本実施の形態に係る半導体装置の構成の例を示す断面図である。図１３は、本実施の形態に係る半導体装置の構成の例を示す平面図である。たたし、図１２は、図１３のＡＡ’断面である。本実施の形態の半導体装置は、ゲート絶縁膜２２１が半導体層２２０の上部表面の全面を覆っている点で、第１の実施の形態（図１Ａ）の半導体装置と相違する。以下、相違点について、主に説明する。
本実施の形態では、ゲート絶縁膜２２１が島状の半導体層２２０の上部表面の全面を覆っている。すなわち、ゲート絶縁膜２２１が半導体層２２０と平面視で重なっている。それに加えて、サイドウォール２２６は、半導体層２２０及びゲート絶縁膜２２１の両方の側面を覆っている。なお、ゲート電極２２２が存在しない領域のゲート絶縁膜２２１は、ゲート電極２２２直下のゲート絶縁膜２２１より薄くなっている、又は一部無くなっている形態もここには含まれる。この場合、後述されるように、半導体層２２０上にゲート絶縁膜２２１を形成してからパターニングを行うため、半導体層２２０がパターニングの影響を受けなくなり、その膜質管理が容易となる。また、ゲート電極２２２と半導体層２２０との間の接触をより確実に防止することができる。
このような構成は、以下の工程により実現できる。図１４Ａ〜図１４Ｊは、本実施の形態に係る半導体装置の製造方法の例を示す断面図である。各図は、図１３におけるＡＡ’断面に対応している。なお、図１４Ａ〜図１４Ｊにおいて、半導体基板１０１、コンタクト層１３０及び配線層１４０については記載を省略している。
まず、図１Ｂに示すように、半導体基板１０１に素子分離層１２０を形成する。次に、半導体基板１０１上に半導体素子として例えばトランジスタ１２１を形成する。続いて、コンタクト層１３０（層間絶縁層１３１、及びコンタクト１４２を含む）、及び配線層１４０（層間絶縁層１３２及び配線（銅（Ｃｕ）配線）１４４を含む）を形成する。これらの工程は、従来知られた方法を用いることができる。
次に、図１４Ａに示すように、配線層１４０（図示されず）上に、銅（Ｃｕ）拡散防止用のキャップ絶縁層１５１、及び、第１層間絶縁層１５２をこの順に成膜する。続いて、第１層間絶縁層１５２に、ビア１６２、及び第１配線１６４を、シングルダマシン法又はデュアルダマシン法を用いて埋め込む。これにより、第１配線層１５０が形成される。その後、第１層間絶縁層１５２、及び第１配線１６４を覆うようにキャップ絶縁層１７１を形成する。これらの工程は、銅（Ｃｕ）配線層を有する通常の半導体装置と同様の方法で形成される。
次に、図１４Ｂに示すように、キャップ絶縁層１７１上に、半導体素子２００のチャネルとなる半導体層２２０を、例えばスパッタリング法で形成する。更に、その上にゲート絶縁膜２２１を、例えばスパッタリング法で成膜する。続いて、図１４Ｃに示すように、このゲート絶縁膜２２１を通常のフォトリソグラフィおよびドライエッチングによりパターニングする。それにより、島状のゲート絶縁膜２２１が形成される。更に、図１４Ｄに示すように、このゲート絶縁膜２２１下の半導体層２２０を、このゲート絶縁膜２２１をマスクとして、ドライエッチングによりパターニングする。それにより、島状のゲート絶縁膜２２１及び半導体層２２０の積層構造が形成される。
次に、図１４Ｅに示すように、ゲート絶縁膜２２１及びキャップ絶縁層１７１上にサイドウォール２２６となる絶縁膜（以下、被覆絶縁膜２２６ともいう）を、例えばＣＶＤ法により形成する。次に、被覆絶縁膜２２６に、全面エッチバックを行う。それにより、ゲート絶縁膜２２１及び半導体層２２０の側面にサイドウォール２２６が形成される。サイドウォール２２６は、島状の半導体層２２０の露出していた側面を覆い、他の膜やプロセスの影響を受けないように保護している。
次に、図１４Ｆに示すように、キャップ絶縁層１７１、サイドウォール２２６及びゲート絶縁膜２２１の表面上に、ゲート電極２２２及びハードマスク２２４を、例えばスパッタリング法で成膜する。続いて、図１４Ｇに示すように、通常のフォトリソグラフィおよびドライエッチングを用いて、ハードマスク２２４をパターニングする。続いて、図１４Ｈに示すように、このハードマスク２２４下のゲート電極２２２を、このハードマスク２２４をマスクとして、ドライエッチングによりパターニングする。それにより、図１３の平面図に示すようなゲート電極形状のハードマスク２２４及びゲート電極２２２の積層構造が形成される。
次に、図１４Ｉに示すように、キャップ絶縁層１７１、サイドウォール２２６、ゲート絶縁膜２２１、ゲート電極２２２、及びハードマスク２２４を覆うように、第２層間絶縁層１７２を形成する。続いて、図１４Ｊに示すように、第２層間絶縁層１７２に、ビア、コンタクト及び配線用のホールを開口する。その後、ビア１８９、コンタクト（ソース／ドレイン電極）２８６、ゲート電極用のビア２９０、及び第２配線１８８、２８５、２８９を、シングルダマシン法又はデュアルダマシン法を用いて埋め込む。これにより、第２配線層１７０が形成される。
以上の工程により、本実施の形態に係る半導体装置１００が製造される。
ただし、サイドウォール２２６の形成方法としては、上記図１４Ｅの工程の他にも、半導体層２２０の端面を酸化して、部分的に半導体層２２０を絶縁体化するなどの手法も有り得る。なお、ゲート電極２２２をパターニングする際に、ゲート絶縁膜２２１もエッチングを受けるため、ゲート電極２２２が存在しない領域のゲート絶縁膜２２１は、ゲート電極２２２直下のゲート絶縁膜２２１より薄くなっている、もしくは無くなっている形態も含む。
本実施の形態でも、第１の実施の形態と同様の効果を得ることができる。
加えて、本実施の形態では、半導体層２２０上にゲート絶縁膜２２１を形成してからパターニングを行うため、半導体層２２０がパターニングの影響（レジストの直接塗布および剥離作業の影響）を受けなくなる。その結果、半導体層２２０の膜質管理、具体的には半導体層２２０中の酸素などの組成制御などが容易となる。
（第５の実施の形態）
第５の実施の形態に係る半導体装置の構成について説明する。図１５は、本実施の形態に係る半導体装置の構成の例を示す断面図である。図１６は、本実施の形態に係る半導体装置の構成の例を示す平面図である。たたし、図１５は、図１６のＡＡ’断面である。本実施の形態の半導体装置は、ゲート電極が二層で構成される点で、第４の実施の形態（図１２）の半導体装置と相違する。以下、相違点について、主に説明する。
本実施の形態では、ゲート電極が下部ゲート電極２２２と上部ゲート電極２２３との二層から構成される。下部ゲート電極２２２は、半導体層２２０の上部のみに存在している。上部ゲート電極２２３は、半導体層２２０の上部だけでなく、半導体層２２０を横切る形で形成されている。両ゲート電極の材料は、同じであっても良いし、異なっていても良い。なお、下部ゲート電極２２２が存在しない領域のゲート絶縁膜２２１は、下部ゲート電極２２２直下のゲート絶縁膜２２１より薄くなっている、もしくは無くなっている形態も含む。この場合、後述されるように、半導体層２２０上にゲート絶縁膜２２１及び下部ゲート電極２２２を形成してからパターニングを行うため、半導体層２２０及びゲート絶縁膜２２１がパターニングの影響を受けなくなり、その膜質管理が容易となる。
このような構成は、以下の工程により実現できる。図１７Ａ〜図１７Ｈは、本実施の形態に係る半導体装置の製造方法の例を示す断面図である。各図は、図１６におけるＡＡ’断面に対応している。なお、図１７Ａ〜図１７Ｈにおいて、半導体基板１０１、コンタクト層１３０及び配線層１４０については記載を省略している。
まず、図１Ｂに示すように、半導体基板１０１に素子分離層１２０を形成する。次に、半導体基板１０１上に半導体素子として例えばトランジスタ１２１を形成する。続いて、コンタクト層１３０（層間絶縁層１３１、及びコンタクト１４２を含む）、及び配線層１４０（層間絶縁層１３２及び配線（銅（Ｃｕ）配線）１４４を含む）を形成する。これらの工程は、従来知られた方法を用いることができる。
次に、図１７Ａに示すように、配線層１４０（図示されず）上に、銅（Ｃｕ）拡散防止用のキャップ絶縁層１５１、及び、第１層間絶縁層１５２をこの順に成膜する。続いて、第１層間絶縁層１５２に、ビア１６２、及び第１配線１６４を、シングルダマシン法又はデュアルダマシン法を用いて埋め込む。これにより、第１配線層１５０が形成される。その後、第１層間絶縁層１５２、及び第１配線１６４を覆うようにキャップ絶縁層１７１を形成する。これらの工程は、銅（Ｃｕ）配線層を有する通常の半導体装置と同様の方法で形成される。
次に、図１７Ｂに示すように、キャップ絶縁層１７１上に、半導体素子２００のチャネルとなる半導体層２２０と、ゲート絶縁膜２２１と、下部ゲート電極２２２とを、例えばスパッタリング法でこの順に成膜する。続いて、図１７Ｃに示すように、この下部ゲート電極２２２を通常のフォトリソグラフィおよびドライエッチングによりパターニングする。それにより、島状の下部ゲート電極２２２が形成される。更に、図１７Ｄに示すように、この下部ゲート電極２２２下のゲート絶縁膜２２１及び半導体層２２０を、この下部ゲート電極２２２をマスクとして、ドライエッチングによりパターニングする。それにより、島状の下部ゲート電極２２２、ゲート絶縁膜２２１及び半導体層２２０の積層構造が形成される。このとき、下部ゲート電極２２２により、ゲート絶縁膜２２１と半導体層２２０は保護されているので、フォトリソグラフィやドライエッチングの影響をほとんど受けない。
次に、図１７Ｅに示すように、下部ゲート電極２２２及びキャップ絶縁層１７１上にサイドウォール２２６となる絶縁膜（以下、被覆絶縁膜２２６ともいう）を、例えばＣＶＤ法により形成する。次に、被覆絶縁膜２２６に、全面エッチバックを行う。それにより、下部ゲート電極２２２、ゲート絶縁膜２２１及び半導体層２２０の側面にサイドウォール２２６が形成される。サイドウォール２２６は、島状のゲート絶縁膜２２１や半導体層２２０の露出していた側面を覆い、他の膜やプロセスの影響を受けないように保護している。
次に、図１７Ｆに示すように、キャップ絶縁層１７１、サイドウォール２２６及び下部ゲート電極２２２の表面上に、上部ゲート電極２２３及びハードマスク２２４を、例えばスパッタリング法で成膜する。続いて、図１７Ｇに示すように、通常のフォトリソグラフィおよびドライエッチングを用いて、ハードマスク２２４をパターニングする。続いて、図１７Ｈに示すように、このハードマスク２２４下の上部ゲート電極２２３及び下部ゲート電極２２２を、このハードマスク２２４をマスクとして、ドライエッチングによりパターニングする。それにより、図１６の平面図に示すようなゲート電極形状のハードマスク２２４、上部ゲート電極２２３、及び下部ゲート電極２２２の積層構造が形成される。なお、下部ゲート電極２２２をパターニングする際に、ゲート絶縁膜２２１もエッチングを受けるため、下部ゲート電極２２２が存在しない領域のゲート絶縁膜２２１は、下部ゲート電極２２２直下のゲート絶縁膜２２１より薄くなっている、もしくは無くなっている形態も含む。
その後の工程については、第４の実施の形態に係る半導体装置の製造方法における図１４Ｉの工程〜図１４Ｊの工程に示す通りである。
以上の工程により、本実施の形態に係る半導体装置１００が製造される。
本実施の形態においても、第４の実施の形態と同様の効果を得ることができる。
また、本実施の形態では、半導体層２２０及びゲート絶縁膜２２１上に下部ゲート電極２２２を形成してからチャネル形状にパターニングを行い、その後に上部ゲート電極２２３を形成してからゲート電極形状にパターニングを行っている。そのため、半導体層２２０及びゲート絶縁膜２２１がパターニングの影響（レジストの直接塗布および剥離作業の影響）を受けなくなる。その結果、半導体層２２０及びゲート絶縁膜２２１の膜質管理（具体的には、半導体層２２０中の酸素などの組成制御、ゲート絶縁膜２２１中のダメージ、酸素欠損など）が容易となる。
（第６の実施の形態）
第６の実施の形態に係る半導体装置の構成について説明する。図１８は、本実施の形態に係る半導体装置の構成の例を示す断面図である。図１９は、本実施の形態に係る半導体装置の構成の例を示す平面図である。たたし、図１８は、図１９のＡＡ’断面である。本実施の形態の半導体装置は、ゲート絶縁膜が２重になっている点で、第４の実施の形態（図１２）の半導体装置と相違する。以下、相違点について、主に説明する。
本実施の形態では、ゲート絶縁膜２２１上に更にゲート絶縁膜が形成されている。そのゲート絶縁膜は、サイドウォール２２６用の被覆絶縁膜２２６をエッチバックせずに、そのままゲート絶縁膜２２１上に残存させたものである（以下、第２ゲート絶縁膜２２６ともいう）。したがって、その第２ゲート絶縁膜２２６は、パターニングされた半導体層２２０及びゲート絶縁膜２２１の積層構造の上面及び端面を覆っている。すなわち、半導体層２２０には、加工されたその側面上にサイドウォールとして第２ゲート絶縁膜２２６が形成されている。
このような構成は、第４の実施の形態に係る半導体装置の製造方法における図１４Ｅの工程において、被覆絶縁膜２２６の全面エッチバックを行わないことで実現できる。この場合、ゲート絶縁膜２２１及び被覆絶縁膜２２６の材料及び膜厚は、ゲート絶縁膜が積層になることを考慮して設定される。なお、ゲート電極２２２が存在しない領域のゲート絶縁膜２２１は、ゲート電極２２２直下のゲート絶縁膜２２１より薄くなっている、もしくは無くなっている形態も含む。
本実施の形態においても、第４の実施の形態と同様の効果を得ることができる。
また、本実施の形態では、被覆絶縁膜２２６のエッチバック工程が不要になるので、製造プロセスを簡略化できる。また、被覆絶縁膜２２６のエッチバック工程がなくなったことにより、ゲート絶縁膜等へのダメージが軽減される。また材料によっては、半導体層２２０（チャネル）に歪みを導入することも可能であり、半導体層２２０のキャリア移動度を向上させることができる。
（第７の実施の形態）
第７の実施の形態に係る半導体装置の構成について説明する。図２０は、本実施の形態に係る半導体装置の構成の例を示す断面図である。本実施の形態の半導体装置は、アルミニウム（Ａｌ）配線層中に半導体素子（配線層内能動素子）２００が形成されている点で、銅（Ｃｕ）配線層中に半導体素子（配線層内能動素子）２００が形成されている第１の実施の形態（図１Ａ）の半導体装置と相違する。以下、相違点について、主に説明する。
本実施の形態では、アルミニウム（Ａｌ）配線層中に半導体素子（配線層内能動素子）２００が形成されている。すなわち、第１配線層１５０はアルミニウム（Ａｌ）の第１配線１６６及びビア１６８を含み、第２配線層１７０はアルミニウム（Ａｌ）の第２配線１８６及びビア１８９を含んでいる。半導体素子２００は、その第２配線中に形成されているが、素子構造自体は図１Ａの場合と同じである。
次に、本実施の形態に係る半導体装置の製造方法について説明する。図２１Ａ〜図２１Ｇは、本実施の形態に係る半導体装置の製造方法の例を示す断面図である。なお、図２１Ａ〜図２１Ｇにおいて、半導体基板１０１、コンタクト層１３０及び配線層１４０については記載を省略している。
まず、図１Ｂに示すように、半導体基板１０１に素子分離層１２０を形成する。次に、半導体基板１０１上に半導体素子として例えばトランジスタ１２１を形成する。続いて、コンタクト層１３０（層間絶縁層１３１、及びコンタクト１４２を含む）、及び配線層１４０（層間絶縁層１３２及び配線（アルミニウム（Ａｌ）配線）１４４を含む）を形成する。これらの工程は、従来知られた方法を用いることができる。
次に、図２１Ａに示すように、アルミニウム（Ａｌ）の第１配線１６６を形成後、第１層間絶縁層１５２を成膜する。続いて、第１層間絶縁層１５２に、ビア１６８を、ダマシン法を用いて埋め込む。これにより、第１配線層１５０が形成される。これらの工程は、アルミニウム（Ａｌ）配線層を有する通常の半導体装置と同様の方法で形成される。
次に、図２１Ｂに示すように、第１層間絶縁層１５２上に、アルミニウム（Ａｌ）の第２配線１８６を形成する。続いて、図２１Ｃに示すように、第２配線１８６及び第１層間絶縁層１５２上に、半導体素子２００のチャネルとなる半導体層２２０を、例えばスパッタリング法で形成する。そして、この半導体層２２０を通常のフォトリソグラフィおよびドライエッチングを用いてパターニングする。それにより、島状の半導体層２２０が形成される。
次に、図２１Ｄに示すように、半導体層２２０、第２配線１８６、及び第１層間絶縁層１５２上にサイドウォール２２６となる絶縁膜（以下、被覆絶縁膜２２６ともいう）を、例えばＣＶＤ法により形成する。そして、被覆絶縁膜２２６に、全面エッチバックを行う。それにより、半導体層２２０の側面にサイドウォール２２６が形成される。サイドウォール２２６は、島状の半導体層２２０の露出していた側面を覆い、他の膜やプロセスの影響を受けないように保護している。
次に、図２１Ｅに示すように、サイドウォール２２６、半導体層２２０、第２配線１８６、及び第１層間絶縁層１５２の表面上に、ゲート絶縁膜２２１及びゲート電極２２２を、例えばスパッタリング法で成膜する。そして、通常のフォトリソグラフィおよびドライエッチングを用いて、ゲート電極２２２及びゲート絶縁膜２２１をパターニングする。このパターニングにより、半導体層２２０（サイドウォール２２６を含む）を完全に横切るような（跨ぐような）ゲート電極形状に、ゲート電極２２２及びゲート絶縁膜２２１をパターニングする。このとき、半導体層２２０の端の側面はサイドウォール２２６だけでなくゲート絶縁膜２２１でも保護され、半導体層２２０の端の側面とゲート電極２２２との接触はより確実に防止されている。
次に、図２１Ｆに示すように、サイドウォール２２６、半導体層２２０、ゲート電極２２２、第２配線１８６、及び第１層間絶縁層１５２を覆うように、第２層間絶縁層１７２を形成する。続いて、図２１Ｇに示すように、第２層間絶縁層１７２に、ビア及びコンタクト用のホールを開口する。そして、ビア１８９、コンタクト（ソース／ドレイン電極）２８６、及びゲート電極用のビア２９０を、ダマシン法を用いて埋め込む。これにより、第２配線層１７０が形成される。
以上の工程により、本実施の形態に係る半導体装置１００が製造される。
本実施の形態においても、配線層の種類を選ばず、第１の実施の形態と同様の効果を得ることができる。すなわち、半導体装置の世代を選ばずに配線層内に半導体素子（配線層内能動素子）２００を組み込むことが可能となる。
（第８の実施の形態）
第８の実施の形態に係る半導体装置の構成について説明する。図２２は、本実施の形態に係る半導体装置の構成の例を示す断面図である。本実施の形態の半導体装置は、バックゲート２１１を有するダブルゲート構造である点で、第７の実施の形態（図２０）の半導体装置と相違する。以下、相違点について、主に説明する。
本実施の形態では、半導体素子２００は、半導体層２２０の下部に接するバックゲート絶縁膜２１２と、バックゲート絶縁膜２１２の下部に接するバックゲート２１１とを更に備えている。バックゲート絶縁膜２１２及びバックゲート２１１は、平面視で半導体層２２０と同じ形状を有している。サイドウォール２２６は、半導体層２２０、バックゲート絶縁膜２１２、及びバックゲート２１１の側面を覆っている。第１配線層１５０は、バックゲート２１１用の第１配線（２１０）と、第１配線（２１０）とバックゲート２１１とを接続するビア２６８とを備えている。
このような構成は、以下の工程により実現できる。まず、第７の実施の形態に係る半導体装置の製造方法における図２１Ａの工程において、第１配線１６６に加えて第１配線（２１０）を形成する。その後、第１層間絶縁層１５２を成膜する。そいて、第１層間絶縁層１５２にビア１６８に加えてビア２６８を、ダマシン法を用いて埋め込む。続いて、図２１Ｂの工程の後に、図２１Ｃの工程において、第２配線１８６、ビア２６８及び第１層間絶縁層１５２上に、半導体層２２０ではなく、バックゲート２１１を例えばスパッタリング法で形成し、バックゲート絶縁膜２１２を例えばＣＶＤ法で形成し、及び半導体層２２０を、例えばスパッタリング法で形成する。そして、このバックゲート２１１、バックゲート絶縁膜２１２、及び半導体層２２０の積層膜を通常のフォトリソグラフィおよびドライエッチングを用いて島状にパターニングする。以降は、図２１Ｄの工程〜図２１Ｇの工程と同様である。
本実施の形態においても、第７の実施の形態と同様の効果を得ることができる。
また、本実施の形態により、アルミニウム（Ａｌ）配線層内のダブルゲート構造も形成可能となる。これより、半導体装置の世代を選ばずに配線層内にダブルゲート構造を有する半導体素子（配線層内能動素子）を組み込むことが可能となる。
（第９の実施の形態）
第９の実施の形態に係る半導体装置の構成について説明する。図２３は、本実施の形態に係る半導体装置の構成の例を示す断面図である。図２４は、本実施の形態に係る半導体装置の構成の例を示す平面図である。たたし、図２３は、図２４のＡＡ’断面である。本実施の形態の半導体装置は、電荷保持（蓄積）機能を有するダブルゲート構造である点で、第１の実施の形態（図１Ａ）の半導体装置と相違する。以下、相違点について、主に説明する。
本実施の形態では、半導体素子２００は、半導体層２２０の上方に設けられたゲート絶縁膜２２１及びゲート電極２２２の他に、更に、半導体層２２０の下方に設けられた絶縁膜２１２、キャップ絶縁層１７１、及びバックゲート２１０を備えている。
バックゲート２１０は、第１配線層１５０内の第１配線（Ｃｕ配線）１６４と同様に、第１配線層１５０の表面領域に設けられている。バックゲート２１０は、表面をキャップ絶縁層１７１に覆われている。バックゲート２１０は、キャップ絶縁層１７１及び半導体層２２０を介して、ゲート電極２２２と対向する位置に設けられている。例えば、バックゲート２１０は、半導体層２２０の一方のコンタクト（ソース電極）２８６からゲート電極２２２を経由して他方のコンタクト（ドレイン電極）２８６までの領域をカバーするように設けられている。すなわち、半導体素子２００は、ゲート電極２２２及びバックゲート２１０を有するダブルゲート構造である。
キャップ絶縁層１７１では、バックゲート２１０に印加される電圧により、半導体層２２０から電荷が引き抜かれてきたり、その電荷が保持されたり、その電荷が半導体層２２０へ放出されたりする。したがって、キャップ絶縁層１７１は、電荷保持層の機能を有している。すなわち、半導体素子２００はメモリ機能を有している。ただし、キャップ絶縁層１７１の材料としては、窒化シリコン（ＳｉＮｘ）や炭化窒化シリコン（ＳｉＣＮ）が例示され、その膜厚は１０〜５０ｎｍ程度である。絶縁膜２１２は、不適切な電荷の移動が起こらないようにキャップ絶縁層１７１と半導体層２２０とを絶縁分離する（トンネル絶縁膜）。また、絶縁膜２１２の材料としては、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、他の金属酸化物、又はそれらの組み合わせ等が例示され、その膜厚は３〜２０ｎｍ程度である。
なお、絶縁膜２１２の下部にあるキャップ絶縁層１７１は電荷保持層として機能するが、キャップ絶縁層１７１と絶縁膜２１２の間に新たな電荷保持膜を挿入する構造であっても良い。この場合、挿入される電荷保持膜の材料としては、以下の材料が例示される。すなわち、窒化シリコン（ＳｉＮｘ）、炭化窒化シリコン（ＳｉＣＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化シリコン（ＳｉＯ２）に不純物を微量添加した膜、その他のトラップ絶縁膜、ポリシリコンフローティングゲート、酸化シリコン膜中に埋め込んだシリコンナノクリスタル、金属酸化物半導体、等である。その膜厚は、２〜３０ｎｍ程度である。
以上のような構造を有することで、本実施の形態に係る半導体素子２００は、例えばメモリとして動作することができる。
その半導体素子２００のメモリとしての動作は以下のようになる。
データの書き込みは、例えば、バックゲート２１０及びゲート電極２２２に所定の電圧（例示：＋３Ｖ、０Ｖ）を印加して半導体層２２０から電荷（例示：電子）を引き抜き、その電荷を電荷保持層であるキャップ絶縁層１７１に取り込むことで、実現される。データの消去は、例えば、バックゲート２１０及びゲート電極２２２に所定の電圧（例示：−３Ｖ、＋３Ｖ）を印加して電荷保持層であるキャップ絶縁層１７１から電荷（例示：電子）を追い出し、その電荷を半導体層２２０に注入することで、実現される。データの読み出しは、半導体層２２０とゲート絶縁膜２２１とゲート電極２２２とで構成されるトランジスタ（以下、上部トランジスタともいう）における閾値電圧がキャップ絶縁層１７１に保持された電荷量で変動することから、その閾値電圧の変動を検出することで行う。より具体的には、閾値電圧の変動は、ある固定された読み出し電圧（読み出し時にゲートに印加する電圧）でのトランジスタの電流値の変動となって検出される。したがって、バックゲート２１０は、電荷の出入りを制御するコントロールゲート（あるいは制御電極）と見ることもできる。また、ゲート電極２２２は、データ読み出しを行う読み出しゲート（あるいは読み出しゲート電極）と見ることもできる。
また、本実施の形態に係る半導体素子２００は、例えば閾値電圧を制御可能なトランジスタとして動作することができる。
その半導体素子２００の閾値電圧を制御可能なトランジスタとしての動作は以下のようになる。
例えば、バックゲート２１０及びゲート電極２２２に所定の電圧を印加して半導体層２２０から電荷を引き抜き、その電荷を電荷保持層であるキャップ絶縁層１７１に取り込むことで、上述した上部トランジスタの閾値電圧を変更できる。例えば、上部トランジスタがｎ型の場合、電荷としての電子の保持量がキャップ絶縁層１７１内で増えるほど閾値電圧は高くなる。また、上部トランジスタがｐ型の場合、電荷としてのホールの保持量がキャップ絶縁層１７１内で増えるほど閾値電圧は高くなる。このとき、このようにキャリアをキャップ絶縁層１７１に保持することで、当該閾値電圧を永続的に変更することができる。
また、上述した上部トランジスタの動作のタイミングに対応させてバックゲート２１０に印加する電圧を制御することで、上部トランジスタの閾値電圧を動的に変更することも可能である。
このような構成は、第１の実施の形態の半導体装置の製造方法において、以下の変更により製造できる。まず、図３Ａの工程において、第１配線層１５０を形成するとき、第１配線（Ｃｕ配線）１６４と同時にバックゲート（Ｃｕ配線）２１０を形成する。また、図３Ｂの工程において、半導体層２２０を形成する前に、キャップ絶縁層１７１上に絶縁膜２１２を例えばＣＶＤ法により形成する。そして、図３Ｇの工程において、ゲート電極２２２等を形成するとき、バックゲート２１０が存在する領域上に半導体層２２０を形成するため、バックゲート２１０に対してアラインする形でゲート電極２２２等をパターニングする。
本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
また、本実施の形態では、新たな工程追加することなく電荷保持層用の膜を形成することができ、成膜工程を一つだけ追加することで電荷保持膜とチャネル間にトンネル絶縁膜を挿入することが可能である。それにより、バックゲート２１０、キャップ絶縁層１７１、絶縁膜２１２、及び半導体層２２０で、ＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と等価な構造を形成することができる。これにより、メモリ構造を有する半導体素子２００の形成を低コストで行うことができる。加えて、キャップ絶縁層１７１の電荷保持機能により、不揮発性閾値変調動作（メモリ機能を含む）が可能となる。すなわち、閾値変更可能なトランジスタ機能を有する半導体素子２００を形成できる。また、絶縁膜２１２により、より高温でも安定的に不揮発性閾値変調動作（メモリ機能を含む）が可能となる。更に、このトンネル絶縁膜（絶縁膜２１２）はチャネル（半導体層２２０）に対してバックゲート２１０の側に形成されるため、配線層内能動素子（半導体素子２００）のゲート容量は変化せずに不揮発性閾値変調動作特性を実現することが可能になる。
（第１０の実施の形態）
第１０の実施の形態に係る半導体装置の構成について説明する。図２５は、本実施の形態に係る半導体装置の構成の例を示す断面図である。図２６は、本実施の形態に係る半導体装置の構成の例を示す平面図である。たたし、図２５、図２６のＡＡ’断面である。本実施の形態の半導体装置は、電荷保持層を有する点で、第８の実施の形態（図２２）の半導体装置と相違する。以下、相違点について、主に説明する。
本実施の形態では、半導体素子２００は、半導体層２２０の下部のバックゲート絶縁膜２１２と、ビア２６８の上部に接続するバックゲート２１１との間に、電荷保持機能を有する絶縁膜２１３を更に備えている。半導体層２２０と、その下側に接するバックゲート絶縁膜２１２と、その下側に接する絶縁膜２１３と、その下側に接するバックゲート２１１とは、平面視で同じ形状（島状）を有している。サイドウォール２２６は、半導体層２２０、バックゲート絶縁膜２１２、絶縁膜２１３、及びバックゲート２１１の側面を覆っている。この場合、バックゲート２１１は、電荷の出入りを制御するコントロールゲート（あるいは制御電極）と見ることもできる。また、ゲート電極２２２は、データ読み出しを行う読み出しゲート（あるいは読み出しゲート電極）と見ることもできる。
このような構成は、以下の工程により実現できる。第８の実施の形態に係る半導体装置の製造方法おいて、第２配線１８６、ビア２６８及び第１層間絶縁層１５２上に、バックゲート２１１を例えばスパッタリング法で形成し、絶縁膜２１３及びバックゲート絶縁膜２１２を例えばＣＶＤ法で形成し、及び半導体層２２０を例えばスパッタリング法で形成する。そして、このバックゲート２１１、絶縁膜２１３、バックゲート絶縁膜２１２、及び半導体層２２０の積層膜を通常のフォトリソグラフィおよびドライエッチングを用いて島状にパターニングする。以降は、図２１Ｄの工程〜図２１Ｇの工程と同様である。
本実施の形態でも、第８の実施の形態と同様の効果を奏することができる。
更に、本実施の形態では、第９の実施の形態と同様の半導体素子２００を、アルミニウム（Ａｌ）配線層中でも形成可能となる。すなわち、本実施の形態では、電荷保持機能を有する膜を追加したことに伴う第９の実施の形態の効果も併せて奏することができる。したがって、半導体装置の世代に依存せずに不揮発性閾値変調動作（メモリ機能を含む）が可能な配線層内能動素子を同様の設計で組み込むことが可能となる。
（第１１の実施の形態）
第１１の実施の形態に係る半導体装置の構成について説明する。図２７は、本実施の形態に係る半導体装置の構成の例を示す断面図である。本実施の形態の半導体装置は、ゲート電極２２２、ゲート絶縁膜２２１、半導体層２２０、バックゲート絶縁膜２１２、絶縁膜２１３、及びバックゲート２１１の位置が上下逆になっている点で、第１０の実施の形態（図２５）の半導体装置と相違する。以下、相違点について、主に説明する。
第１０の実施の形態及び本実施の形態の半導体素子２００は、いずれも不揮発性閾値変調動作（メモリ機能を含む）が可能な配線層内能動素子となっている。ただし、第１０の実施の形態の半導体素子２００では、トップゲートのゲート電極２２２側のゲート絶縁膜２２１が薄く半導体層２２０に接してゲート容量が大きく、ボトムゲートのバックゲート２１１側の絶縁膜２１３が電荷保持機能を有し、バックゲート絶縁膜２１２を介して半導体層２２０に接している。一方、本実施の形態の半導体素子２００では、ゲート電極２２２及びゲート絶縁膜２２１がボトムゲートとなり半導体層２２０と接し、ゲート電極２１１及び絶縁膜２１３がトップゲートとなり、ゲート絶縁膜２１２を介して、半導体層２２０に接している。すなわち、トップゲートとボトムゲートの役割が第１０の実施の形態と本実施の形態とで逆転している。この場合、トップ側のゲート電極２１１は、電荷の出入りを制御するコントロールゲート（あるいは制御電極）と見ることもできる。また、バック側のゲート電極２２２は、データ読み出しを行う読み出しゲート（あるいは読み出しゲート電極）と見ることもできる。
このような構成は、第１０の実施の形態の半導体装置の製造方法において、ゲートスタックを構成する各膜を積層する順番を逆にすればよい。それにより、トップゲートとボトムゲートの役割が第１０の実施の形態の半導体装置に対して構造が逆転した、本実施の形態に係る半導体装置（不揮発性閾値変調動作（メモリ機能を含む）が可能な配線層内能動素子を備える半導体装置）が形成される。
本実施の形態では、第１０の実施の形態と同様の効果を得ることができる。
また、本実施の形態では、電荷保持層の機能を有する絶縁膜２１３の面積が小さくなるため、電荷の取り込み、保持及び放出の動作をより安定的に実行できる。
（第１２の実施の形態）
第１２の実施の形態に係る半導体装置の構成について説明する。図２８は、第１２の実施の形態に係る半導体装置の構成の例を模式的に示すレイアウト図である。この図は、配線層上の半導体素子のレイアウトを示している。したがって、この図では、配線層よりも下方に設けられた、半導体基板１０１の表面領域の半導体素子のレイアウトは省略されている。
本実施の形態の半導体装置は半導体チップ１０である。その半導体チップ１０には、第１〜第１１の実施の形態のいずれかの半導体素子２００が、いずれかの箇所に配置されている例を示している。半導体チップ１０が、不揮発性メモリ領域１１、動的閾値変調領域１２、通常ロジック領域１３、ダブルゲートロジック動作領域１４、下地シリコンロジック回路切り替えスイッチ領域１５、高耐圧領域１６、及びアクセストランジスタ／ＤＲＡＭ／ＲｅＲＡＭ領域１７を備えている。
不揮発性メモリ領域１１では、例えば、第９〜第１１の実施の形態の半導体素子２００を不揮発性メモリとして用いることができる。動的閾値変調領域１２では、第９〜第１１の実施の形態の半導体素子２００を、動的に閾値電圧変調されるトランジスタとして用いることができる。通常ロジック領域１３では、第９〜第１１の実施の形態の半導体素子２００のうち、閾値電圧を低く設定されたものを低閾値電圧領域（ＬＶｔ領域）２１用のトランジスタとして用いることができる。閾値電圧を中位に設定されたものを中閾値電圧領域（ＭＶｔ領域）２２用のトランジスタとして用いることができる。閾値電圧を高く設定されたものを高閾値電圧領域（ＨＶｔ領域）２３用のトランジスタとして用いることができる。ダブルゲートロジック動作領域１４では、第３、第８〜第１１の実施の形態の半導体素子をダブルゲートトランジスタとして用いることができる。下地シリコンロジック回路切り替えスイッチ領域１５では、第１〜第１１の実施の形態の半導体素子２００を、半導体基板１０１の表面領域の半導体素子を用いたロジック回路の切り替え用のスイッチとして用いることとができる。高耐圧領域１６では、第２の実施の形態の変形例や第９〜第１１の半導体素子２００を、高耐圧用のトランジスタとして用いることができる。アクセストランジスタ／ＤＲＡＭ、ＲｅＲＡＭ領域１７では、第１〜第１１の実施の形態の半導体素子２００を、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のアクセストランジスタとして用いることができる。
本実施の形態の半導体装置の製造方法については、各実施の形態で記載した通りである。
本実施の形態では、使用した各実施の形態の半導体装置の効果を奏することができる。
また、本実施の形態では、特に第９〜第１１の実施の形態の半導体素子２００により不揮発性閾値調整機能を実現することが出来るため、上記半導体チップ１０の半導体素子２００を一種類の素子で同一配線層内に実現可能となる。また、電荷保持膜を有しない領域を作ることも可能である。
上記の実施の形態や変形例の一部または全部は、以下の付記のようにも記載され得るが、以下には限定されない。
（付記１）
第１層間絶縁層と、前記第１層間絶縁層に埋設された第１配線とを有する第１配線層と、
前記第１配線層より上に形成された第２層間絶縁層と、前記第２層間絶縁層に埋設された第２配線とを有する第２配線層と、
少なくとも前記第２配線層内に設けられた半導体素子と
を具備し、
前記半導体素子は、
前記第２配線層内に設けられた半導体層と、
前記半導体層に接して設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜を介して前記半導体層と反対側に設けられた第１ゲート電極と、
前記半導体層の側面に設けられた第１側壁膜と
を備える
半導体装置。
（付記２）
付記１に記載の半導体装置において、
前記第１ゲート電極は、前記半導体層上方から前記第１側壁膜を超えて延在している
半導体装置。
（付記３）
付記１に記載の半導体装置において、
前記半導体層の材料は、酸化物半導体である
半導体装置。
（付記４）
付記１に記載の半導体装置において、
前記半導体素子は、
前記第１ゲート電極上に設けられたハードマスクを更に備える
半導体装置。
（付記５）
付記１に記載の半導体装置において、
前記半導体素子は、
前記第１ゲート電極の側面に設けられた第２側壁膜を更に備える
半導体装置。
（付記６）
付記５に記載の半導体装置において、
前記第２側壁膜の材料のエッチングレートは、前記第２層間絶縁層の材料のエッチングレートと異なる
半導体装置。
（付記７）
付記６に記載の半導体装置において、
前記第２層間絶縁層の材料は、酸化シリコンを含み、
前記第２側壁膜の材料は、窒化シリコンを含む
半導体装置。
（付記８）
付記１に記載の半導体装置において、
前記半導体素子は、
ソース電極及びドレイン電極としての第１ビアを備え、
前記ドレイン電極としての第１ビアは、前記ゲート電極と所定の距離を持って配置されている
半導体装置。
（付記９）
付記１に記載の半導体装置において、
前記半導体素子は、
前記半導体層に関して前記第１ゲート絶縁膜の反対側に、前記半導体層に接して設けられた第２ゲート絶縁膜と、
前記半導体層に関して前記第１ゲート電極の反対側に、前記第２ゲート絶縁膜に接して設けられた第２ゲート電極と
を更に備える
半導体装置。
（付記１０）
付記９に記載の半導体装置において、
前記第２ゲート電極は、前記第１配線又は前記第１配線に接続された金属である
半導体装置。
（付記１１）
付記１０に記載の半導体装置において、
前記第２ゲート電極の形成される領域は、平面視において前記半導体層が存在する領域の一部である
半導体装置。
（付記１２）
付記１に記載の半導体装置において、
前記第１ゲート絶縁膜は、前記半導体層上の全面に設けられている
半導体装置。
（付記１３）
付記１２に記載の半導体装置において、
前記第１側壁膜は、更に、前記第１ゲート絶縁膜の側面を覆うように設けられている
半導体装置。
（付記１４）
付記１３に記載の半導体装置において、
前記第１側壁膜は、更に、前記第１ゲート絶縁膜の上面を覆うように設けられている
半導体装置。
（付記１５）
付記１に記載の半導体装置において、
前記第１ゲート電極は、２層以上の金属膜を含む
半導体装置。
（付記１６）
付記１５に記載の半導体装置において、
前記第１ゲート電極の下層の金属膜は、前記半導体層上の前記第１ゲート絶縁膜上にのみ設けられ、
前記第１ゲート電極の上層の金属膜は、前記第１ゲート絶縁膜上に設けられ、前記半導体層を横切るような形状を有する
半導体装置。
（付記１７）
付記１５に記載の半導体装置において、
前記第１ゲート電極の下層の金属膜は、窒化チタニウムを含む
半導体装置。
（付記１８）
付記１７に記載の半導体装置において、
前記第１ゲート電極の上層の金属膜は、アルミニウムＡｌを含む
半導体装置。
（付記１９）
付記９に記載の半導体装置において、
前記半導体素子は、
前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜のいずれか一方に接するように設けられた第１絶縁膜を更に備え、
前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜のうちの前記第１絶縁膜と接する方、又は、前記第１絶縁膜は、電荷保持機能を有する
半導体装置。
（付記２０）
付記１９に記載の半導体装置において、
前記電荷保持機能を有する絶縁膜の側のゲート電極は制御電極である
半導体装置。
（付記２１）
付記２０に記載の半導体装置において、
前記制御電極は、前記第１配線層に埋め込まれている
半導体装置。
（付記２２）
付記２１に記載の半導体装置において、
前記第１配線は、Ｃｕ配線である
半導体装置。
（付記２３）
付記２０に記載の半導体装置において、
前記制御電極は、前記第１配線層中のビアを介して第１配線と接続されている
半導体装置。
（付記２４）
付記２３に記載の半導体装置において、
前記第１配線は、Ａｌ配線である
半導体装置。
（付記２５）
付記１９に記載の半導体装置において、
前記電荷保持機能を有する絶縁膜は、シリコン及び窒素を含む
半導体装置。
（付記２６）
付記１９に記載の半導体装置において、
前記電荷保持機能を有さない絶縁膜の側のゲート電極は読み出しゲート電極である
半導体装置。
（付記２７）
付記１９に記載の半導体装置において、
前記電荷保持機能を有する絶縁膜は、前記半導体素子が存在しない領域では、配線拡散バリア膜として機能する
半導体装置。
（付記２８）
付記１９に記載の半導体装置において、
前記半導体素子は、前記電荷保持膜への電荷の注入量で閾値が調整される
半導体装置。
（付記２９）
第１配線を有する配線層上に、島状の半導体層を形成する工程と、
前記半導体層及び前記配線層を覆うように、絶縁膜を形成する工程と、
前記絶縁膜をエッチバックして、前記半導体層の側面を覆う第１側壁膜を形成する工程と、
前記半導体層上に、ゲート絶縁膜及びゲート電極をこの順に形成する工程と
を具備し、
前記ゲート電極は、前記半導体層及び前記第１側壁膜を跨ぐように、前記ゲート絶縁膜上に形成される
半導体装置の製造方法。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、各実施の形態及びその変形例に記載された技術は、技術的矛盾の発生しない限り他の実施の形態や変形例に適用可能である。
１００：半導体装置
１０１：半導体基板
１２０：素子分離層
１２１：トランジスタ
１２２：ソース／ドレイン電極
１２４：ゲート電極
１２５：ゲート絶縁膜
１３０：コンタクト層
１３１：層間絶縁層
１３２：層間絶縁層
１４０：配線層
１４２：コンタクト
１４４：配線
１５０：第１配線層
１５１：キャップ絶縁層
１５２：第１層間絶縁層
１６２：ビア
１６４：第１配線
１６６：第１配線
１６８：ビア
１７０：第２配線層
１７１：キャップ絶縁層
１７２：第２層間絶縁層
１８６：第２配線
１８８：第２配線
１８９：ビア
２００：半導体素子
２１０：バックゲート
２１１：バックゲート
２１２：絶縁膜
２１３：絶縁膜
２２０：半導体層
２２１：ゲート絶縁膜
２２２：（下部）ゲート電極
２２３：上部ゲート電極
２２４：ハードマスク
２２５：サイドウォール（被覆絶縁膜）
２２６：サイドウォール（被覆絶縁膜）
２６８：ビア
２８５：第２配線
２８６：コンタクト
２８６（Ｄ）：コンタクト
２８６（Ｓ）：コンタクト
２８９：第２配線
２９０：ビア
４０１〜４０４：ホール

Claims (19)

  1. 第１層間絶縁層と、前記第１層間絶縁層に埋設された第１配線とを有する第１配線層と、
    前記第１配線層より上に形成された第２層間絶縁層と、前記第２層間絶縁層に埋設された第２配線とを有する第２配線層と、
    少なくとも前記第２配線層内に設けられた半導体素子と
    を具備し、
    前記半導体素子は、
    前記第２配線層内に設けられた半導体層と、
    前記半導体層に接して設けられた第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜を介して前記半導体層と反対側に設けられた第１ゲート電極と、
    前記半導体層の側面に設けられた第１側壁膜と
    を備え、
    前記第１ゲート絶縁膜は、前記半導体層上の全面に設けられ、
    前記第１側壁膜は、更に、前記第１ゲート絶縁膜の側面を覆うように設けられている
    半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１ゲート電極は、前記半導体層の上方及び側方を横切るように延在している
    半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記半導体層の材料は、酸化物半導体を含む
    半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記半導体素子は、
    前記第１ゲート電極の側面に設けられた第２側壁膜を更に備える
    半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第２側壁膜の材料のエッチングレートは、前記第２層間絶縁層の材料のエッチングレートと異なる
    半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記半導体素子は、
    ソース電極及びドレイン電極としての第１ビアを備え、
    前記ドレイン電極としての第１ビアは、前記ゲート電極と所定の距離を持って配置されている
    半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記半導体素子は、
    前記半導体層に関して前記第１ゲート絶縁膜の反対側に、前記半導体層に接して設けられた第２ゲート絶縁膜と、
    前記半導体層に関して前記第１ゲート電極の反対側に、前記第２ゲート絶縁膜に接して設けられた第２ゲート電極と
    を更に備える
    半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第２ゲート電極は、前記第１配線又は前記第１配線に接続された金属である
    半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記第２ゲート電極の形成される領域は、平面視において前記半導体層が存在する領域の一部である
    半導体装置。
  10. 請求項１に記載の半導体装置において、
    前記第１側壁膜は、更に、前記第１ゲート絶縁膜の上面を覆うように設けられている
    半導体装置。
  11. 請求項１に記載の半導体装置において、
    前記第１ゲート電極は、２層以上の金属膜を含む
    半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記第１ゲート電極の下層の金属膜は、前記半導体層上の前記第１ゲート絶縁膜上にのみ設けられ、
    前記第１ゲート電極の上層の金属膜は、前記第１ゲート絶縁膜上に設けられ、前記半導体層を横切るような形状を有する
    半導体装置。
  13. 請求項７に記載の半導体装置において、
    前記半導体素子は、
    前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜のいずれか一方に接するように設けられた第１絶縁膜を更に備え、
    前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜のうちの前記第１絶縁膜と接する方、又は、前記第１絶縁膜は、電荷保持機能を有する
    半導体装置。
  14. 請求項１３に記載の半導体装置において、
    前記電荷保持機能を有する絶縁膜の側のゲート電極は制御電極である
    半導体装置。
  15. 請求項１４に記載の半導体装置において、
    前記制御電極は、前記第１配線層に埋め込まれている
    半導体装置。
  16. 請求項１４に記載の半導体装置において、
    前記制御電極は、前記第１配線層中のビアを介して第１配線と接続されている
    半導体装置。
  17. 請求項１３に記載の半導体装置において、
    前記半導体素子は、前記電荷保持機能を有する絶縁膜への電荷の注入量で閾値が調整される
    半導体装置。
  18. 第１層間絶縁層と、前記第１層間絶縁層に埋設された第１配線とを有する第１配線層と、
    前記第１配線層より上に形成された第２層間絶縁層と、前記第２層間絶縁層に埋設された第２配線とを有する第２配線層と、
    少なくとも前記第２配線層内に設けられた半導体素子と
    を具備し、
    前記半導体素子は、
    前記第２配線層内に設けられた半導体層と、
    前記半導体層に接して設けられた第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜を介して前記半導体層と反対側に設けられた第１ゲート電極と、
    前記半導体層の側面に設けられた第１側壁膜と
    を備え、
    前記第１ゲート電極は、２層以上の金属膜を含み、
    前記第１ゲート電極の下層の金属膜は、前記半導体層上の前記第１ゲート絶縁膜上にのみ設けられ、
    前記第１ゲート電極の上層の金属膜は、前記第１ゲート絶縁膜上に設けられ、前記半導体層を横切るような形状を有する
    半導体装置。
  19. 第１層間絶縁層と、前記第１層間絶縁層に埋設された第１配線とを有する第１配線層と、
    前記第１配線層より上に形成された第２層間絶縁層と、前記第２層間絶縁層に埋設された第２配線とを有する第２配線層と、
    少なくとも前記第２配線層内に設けられた半導体素子と
    を具備し、
    前記半導体素子は、
    前記第２配線層内に設けられた半導体層と、
    前記半導体層に接して設けられた第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜を介して前記半導体層と反対側に設けられた第１ゲート電極と、
    前記半導体層の側面に設けられた第１側壁膜と、
    前記半導体層に関して前記第１ゲート絶縁膜の反対側に、前記半導体層に接して設けられた第２ゲート絶縁膜と、
    前記半導体層に関して前記第１ゲート電極の反対側に、前記第２ゲート絶縁膜に接して設けられた第２ゲート電極と、
    前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜のいずれか一方に接するように設けられた第１絶縁膜と
    を備え、
    前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜のうちの前記第１絶縁膜と接する方、又は、前記第１絶縁膜は、電荷保持機能を有する
    半導体装置。
JP2012195291A 2012-09-05 2012-09-05 半導体装置及び半導体装置の製造方法 Expired - Fee Related JP5960000B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2012195291A JP5960000B2 (ja) 2012-09-05 2012-09-05 半導体装置及び半導体装置の製造方法
US13/972,962 US9331071B2 (en) 2012-09-05 2013-08-22 Semiconductor device and manufacturing method thereof
KR1020130104822A KR20140031797A (ko) 2012-09-05 2013-09-02 반도체 장치 및 반도체 장치의 제조 방법
CN201710243114.2A CN107256846B (zh) 2012-09-05 2013-09-05 半导体装置及其制造方法
CN201310400070.1A CN103681691B (zh) 2012-09-05 2013-09-05 半导体装置及其制造方法
US15/052,114 US9680031B2 (en) 2012-09-05 2016-02-24 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012195291A JP5960000B2 (ja) 2012-09-05 2012-09-05 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2014053375A JP2014053375A (ja) 2014-03-20
JP5960000B2 true JP5960000B2 (ja) 2016-08-02

Family

ID=50186289

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012195291A Expired - Fee Related JP5960000B2 (ja) 2012-09-05 2012-09-05 半導体装置及び半導体装置の製造方法

Country Status (4)

Country Link
US (2) US9331071B2 (ja)
JP (1) JP5960000B2 (ja)
KR (1) KR20140031797A (ja)
CN (2) CN103681691B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10991783B2 (en) 2018-10-26 2021-04-27 Samsung Display Co., Ltd. Scan driver and display device including the same
US11074944B2 (en) 2018-10-31 2021-07-27 Toshiba Memory Corporation Semiconductor memory device
US11257886B2 (en) 2018-10-05 2022-02-22 Samsung Display Co., Ltd. Organic light emitting diode display

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9459234B2 (en) * 2011-10-31 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd., (“TSMC”) CMOS compatible BioFET
JP5960000B2 (ja) * 2012-09-05 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
EP2884542A3 (en) * 2013-12-10 2015-09-02 IMEC vzw Integrated circuit device with power gating switch in back end of line
US9281305B1 (en) * 2014-12-05 2016-03-08 National Applied Research Laboratories Transistor device structure
US20160276156A1 (en) * 2015-03-16 2016-09-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing process thereof
TW202316486A (zh) 2015-03-30 2023-04-16 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
US10192995B2 (en) * 2015-04-28 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10985278B2 (en) * 2015-07-21 2021-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9773919B2 (en) * 2015-08-26 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI649875B (zh) 2015-08-28 2019-02-01 聯華電子股份有限公司 半導體元件及其製造方法
JP6602698B2 (ja) * 2016-03-11 2019-11-06 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
WO2018104831A1 (en) * 2016-12-09 2018-06-14 Semiconductor Energy Laboratory Co., Ltd. Display device and method for operating the same
WO2018182666A1 (en) * 2017-03-31 2018-10-04 Intel Corporation Gate for a transistor
CN108155191B (zh) * 2017-12-01 2020-06-30 东南大学 一种多值阻变型非易失性存储器及其操作方法
CN108091656B (zh) * 2017-12-01 2020-11-20 东南大学 一种阻变型非易失性存储器及其操作方法
JP2020004838A (ja) * 2018-06-28 2020-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10748901B2 (en) * 2018-10-22 2020-08-18 International Business Machines Corporation Interlayer via contacts for monolithic three-dimensional semiconductor integrated circuit devices
KR102581399B1 (ko) 2018-11-02 2023-09-22 삼성전자주식회사 반도체 메모리 소자
US11538803B2 (en) * 2018-12-14 2022-12-27 Intel Corporation Integration of III-V transistors in a silicon CMOS stack
CN111613637B (zh) 2019-02-26 2022-10-28 京东方科技集团股份有限公司 一种显示基板及其不良调整方法和显示装置
US11929415B2 (en) 2019-06-20 2024-03-12 Intel Corporation Thin film transistors with offset source and drain structures and process for forming such

Family Cites Families (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4272880A (en) * 1979-04-20 1981-06-16 Intel Corporation MOS/SOS Process
US4500905A (en) * 1981-09-30 1985-02-19 Tokyo Shibaura Denki Kabushiki Kaisha Stacked semiconductor device with sloping sides
KR900008647B1 (ko) * 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
AU588700B2 (en) * 1986-06-30 1989-09-21 Canon Kabushiki Kaisha Semiconductor device and method for producing the same
JP2516604B2 (ja) * 1986-10-17 1996-07-24 キヤノン株式会社 相補性ｍｏｓ集積回路装置の製造方法
US5128732A (en) * 1987-05-30 1992-07-07 Kozo Iizuka, Director General, Agency Of Industrial Science & Technology Stacked semiconductor device
JPH01162376A (ja) * 1987-12-18 1989-06-26 Fujitsu Ltd 半導体装置の製造方法
US5041884A (en) * 1990-10-11 1991-08-20 Mitsubishi Denki Kabushiki Kaisha Multilayer semiconductor integrated circuit
US5376561A (en) * 1990-12-31 1994-12-27 Kopin Corporation High density electronic circuit modules
DE69229314T2 (de) * 1991-09-10 1999-11-11 Sharp Kk Halbleiteranordnung und Verfahren zur Herstellung
US5793115A (en) * 1993-09-30 1998-08-11 Kopin Corporation Three dimensional processor using transferred thin film circuits
JP3504025B2 (ja) * 1995-06-06 2004-03-08 三菱電機株式会社 半導体装置およびその製造方法
US5670812A (en) * 1995-09-29 1997-09-23 International Business Machines Corporation Field effect transistor having contact layer of transistor gate electrode material
US5834354A (en) * 1996-11-07 1998-11-10 Advanced Micro Devices, Inc. Ultra high density NOR gate using a stacked transistor arrangement
JPH10214974A (ja) * 1997-01-28 1998-08-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US5888872A (en) * 1997-06-20 1999-03-30 Advanced Micro Devices, Inc. Method for forming source drain junction areas self-aligned between a sidewall spacer and an etched lateral sidewall
US6635552B1 (en) * 2000-06-12 2003-10-21 Micron Technology, Inc. Methods of forming semiconductor constructions
US6600173B2 (en) * 2000-08-30 2003-07-29 Cornell Research Foundation, Inc. Low temperature semiconductor layering and three-dimensional electronic circuits using the layering
US6887753B2 (en) * 2001-02-28 2005-05-03 Micron Technology, Inc. Methods of forming semiconductor circuitry, and semiconductor circuit constructions
US6611023B1 (en) * 2001-05-01 2003-08-26 Advanced Micro Devices, Inc. Field effect transistor with self alligned double gate and method of forming same
US7045861B2 (en) * 2002-03-26 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device, liquid-crystal display device and method for manufacturing same
US6881975B2 (en) * 2002-12-17 2005-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP2004221242A (ja) * 2003-01-14 2004-08-05 Renesas Technology Corp 半導体集積回路装置およびその製造方法
US6821826B1 (en) * 2003-09-30 2004-11-23 International Business Machines Corporation Three dimensional CMOS integrated circuits having device layers built on different crystal oriented wafers
US7495257B2 (en) * 2003-12-26 2009-02-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US7312487B2 (en) * 2004-08-16 2007-12-25 International Business Machines Corporation Three dimensional integrated circuit
US7566974B2 (en) * 2004-09-29 2009-07-28 Sandisk 3D, Llc Doped polysilicon via connecting polysilicon layers
US7692223B2 (en) * 2006-04-28 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and method for manufacturing the same
JP2008112909A (ja) * 2006-10-31 2008-05-15 Kochi Prefecture Sangyo Shinko Center 薄膜半導体装置及びその製造方法
JP2008124215A (ja) * 2006-11-10 2008-05-29 Kochi Prefecture Sangyo Shinko Center 薄膜半導体装置及びその製造方法
US7968884B2 (en) * 2006-12-05 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5337380B2 (ja) * 2007-01-26 2013-11-06 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US7947981B2 (en) * 2007-01-30 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2009032794A (ja) * 2007-07-25 2009-02-12 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2009076879A (ja) * 2007-08-24 2009-04-09 Semiconductor Energy Lab Co Ltd 半導体装置
US7982250B2 (en) 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8044464B2 (en) * 2007-09-21 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7749850B2 (en) * 2007-11-07 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5366517B2 (ja) * 2007-12-03 2013-12-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2009212504A (ja) * 2008-02-08 2009-09-17 Advanced Lcd Technologies Development Center Co Ltd 薄膜半導体装置およびその製造方法
US7982272B2 (en) * 2008-03-26 2011-07-19 Advanced Lcd Technologies Development Center Co., Ltd. Thin-film semiconductor device and method for manufacturing the same
JP2009283819A (ja) 2008-05-26 2009-12-03 Seiko Epson Corp 半導体装置の製造方法、半導体装置、電気光学装置、および電子機器
JP2010080943A (ja) * 2008-08-27 2010-04-08 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5323610B2 (ja) * 2009-08-18 2013-10-23 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
CN103794612B (zh) 2009-10-21 2018-09-07 株式会社半导体能源研究所 半导体装置
CN102576708B (zh) * 2009-10-30 2015-09-23 株式会社半导体能源研究所 半导体装置
WO2011058913A1 (en) * 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101448908B1 (ko) * 2009-11-20 2014-10-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102668063B (zh) * 2009-11-20 2015-02-18 株式会社半导体能源研究所 半导体装置
WO2011065258A1 (en) * 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102656683B (zh) * 2009-12-11 2015-02-11 株式会社半导体能源研究所 半导体装置
US8138029B2 (en) * 2010-01-13 2012-03-20 International Business Machines Corporation Structure and method having asymmetrical junction or reverse halo profile for semiconductor on insulator (SOI) metal oxide semiconductor field effect transistor (MOSFET)
WO2012002186A1 (en) * 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012060253A1 (en) * 2010-11-05 2012-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5898527B2 (ja) * 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
TWI567735B (zh) * 2011-03-31 2017-01-21 半導體能源研究所股份有限公司 記憶體電路，記憶體單元，及訊號處理電路
US8941958B2 (en) * 2011-04-22 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN107316865B (zh) * 2011-05-16 2021-02-02 株式会社半导体能源研究所 可编程逻辑装置
TWI570891B (zh) * 2011-05-17 2017-02-11 半導體能源研究所股份有限公司 半導體裝置
US9171840B2 (en) * 2011-05-26 2015-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5960000B2 (ja) * 2012-09-05 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR20140128619A (ko) * 2013-04-29 2014-11-06 에스케이하이닉스 주식회사 차동 증폭기를 구비한 반도체 집적 회로 장치

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11257886B2 (en) 2018-10-05 2022-02-22 Samsung Display Co., Ltd. Organic light emitting diode display
US11856818B2 (en) 2018-10-05 2023-12-26 Samsung Display Co., Ltd. Organic light emitting diode display
US10991783B2 (en) 2018-10-26 2021-04-27 Samsung Display Co., Ltd. Scan driver and display device including the same
US11074944B2 (en) 2018-10-31 2021-07-27 Toshiba Memory Corporation Semiconductor memory device

Also Published As

Publication number Publication date
US9331071B2 (en) 2016-05-03
KR20140031797A (ko) 2014-03-13
CN103681691B (zh) 2017-05-03
US20160172504A1 (en) 2016-06-16
US9680031B2 (en) 2017-06-13
JP2014053375A (ja) 2014-03-20
CN103681691A (zh) 2014-03-26
CN107256846A (zh) 2017-10-17
US20140061810A1 (en) 2014-03-06
CN107256846B (zh) 2020-12-04

Similar Documents

Publication Publication Date Title
JP5960000B2 (ja) 半導体装置及び半導体装置の製造方法
US9754816B2 (en) Semiconductor device and method of manufacturing semiconductor device
US9812460B1 (en) NVM memory HKMG integration technology
US9947676B2 (en) NVM memory HKMG integration technology
TWI706483B (zh) 在積體電路產品上形成接觸結構之方法
CN102315224B (zh) 使用FinFET的非易失性存储器件及其制造方法
US10950784B2 (en) RRAM with a barrier layer
JP6113500B2 (ja) 半導体装置及び半導体装置の製造方法
KR20210053224A (ko) 사이클링을 향상시키기 위한 높은 전자 친화도 유전체 층
US9472640B2 (en) Self aligned embedded gate carbon transistors
US10818800B2 (en) Semiconductor structure and method for preparing the same
JP2014011173A (ja) 半導体装置及びその製造方法
JP2008103733A (ja) 不揮発性メモリー装置及び該形成方法
US20230238462A1 (en) Dual-layer channel transistor and methods of forming same
US11955561B2 (en) Carrier modification devices for avoiding channel length reduction and methods for fabricating the same
US20240072046A1 (en) Semiconductor structure with reduced parasitic capacitance and method for manufacturing the same
US11721747B2 (en) Integrated circuit, transistor and method of fabricating the same
US20240064994A1 (en) Memory device and method of forming the same
CN116344594A (zh) 半导体存储器装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150213

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160301

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160426

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160524

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160622

R150 Certificate of patent or registration of utility model

Ref document number: 5960000

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees