JP2014011173A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】微細化を図ることができる半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、半導体基板上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた第１導電膜と、前記第１導電膜上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられた第２導電膜と、を含む第１トランジスタと、前記半導体基板の面内において前記第１トランジスタと離隔して設けられ、前記半導体基板上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられ上面が前記第１導電膜の上面よりも上方に位置した第３導電膜と、前記第３導電膜上に設けられた第４絶縁膜と、前記第４絶縁膜上に設けられた第４導電膜と、を含む第２ゲート電極と、を備える。
【選択図】図２

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
ＮＡＮＤ型フラッシュメモリにおいては、メモリセルのカップリング比を大きくするために、電荷蓄積層であるフローティングゲートの膜厚を厚くし、フローティングゲートとインターポリ絶縁膜（ＩＰＤ膜）の接触面積を増加させていた。しかしながら、微細化が進み、隣接メモリセル間の距離が小さくなるにつれて、近接効果、すなわち、隣接メモリセルのフローティングゲート同士が容量結合することにより、閾値の変動が極めて大きくなってきており、微細化を困難にしている。
米国特許第６８１８５０８号明細書
本発明の実施形態は、微細化を図ることができる半導体装置及びその製造方法を提供する。
実施形態に係る半導体装置は、半導体基板上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた第１導電膜と、前記第１導電膜上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられた第２導電膜と、を含む第１トランジスタと、前記半導体基板の面内において前記第１トランジスタと離隔して設けられ、前記半導体基板上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられ上面が前記第１導電膜の上面よりも上方に位置した第３導電膜と、前記第３導電膜上に設けられた第４絶縁膜と、前記第４絶縁膜上に設けられた第４導電膜と、を含む第２ゲート電極と、を備える。
また、実施形態に係る半導体装置の製造方法は、第１領域と第２領域とを含む半導体基板上に第１絶縁膜を形成する工程と、前記第１領域における上面を、前記第２領域における上面よりも下方になるように、前記第１絶縁膜上に第１導電膜を形成する工程と、前記第１導電膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に第２導電膜を形成する工程と、前記第２導電膜、前記第２絶縁膜及び前記第１導電膜に対してエッチングを行い、前記第１領域に第１トランジスタを形成し、前記第２領域に第２トランジスタを形成する工程と、を備える。
（ａ）は、第１の実施形態に係る半導体装置を例示する平面図であり、（ｂ）は、セル領域を例示する平面図であり、（ｃ）は、周辺領域を例示する平面図である。 （ａ）は、第１の実施形態に係る半導体装置のセル領域を例示する図１（ｂ）のＡＡ’線に示す断面図であり、（ｂ）は、周辺領域を例示する図１（ｃ）のＢＢ’線に示す断面図である。 （ａ）は、第１の実施形態に係る半導体装置のセル領域を例示する図１（ｂ）のＣＣ’線及び図２（ａ）のＣＣ’線に示す断面図であり、（ｂ）は、セル領域を例示する図１（ｂ）のＤＤ’線及び図２（ａ）のＤＤ’線に示す断面図であり、（ｃ）は、セル領域を例示する図１（ｂ）のＥＥ’線及び図２（ａ）のＥＥ’線に示す断面図であり、（ｄ）は、周辺領域を例示する図１（ｃ）のＦＦ’線及び図２（ｂ）のＦＦ’線に示す断面図である。 （ａ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｂ）は、周辺領域における製造方法を例示する工程断面図である。 （ａ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｂ）は、周辺領域における製造方法を例示する工程断面図である。 （ａ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｂ）は、周辺領域における製造方法を例示する工程断面図である。 （ａ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｂ）は、周辺領域における製造方法を例示する工程断面図である。 （ａ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｂ）は、周辺領域における製造方法を例示する工程断面図である。 （ａ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する図８（ａ）のＡＡ’線に示す工程断面図であり、（ｂ）は、図８（ａ）のＢＢ’線に示す工程断面図であり、（ｃ）は、周辺領域における製造方法を例示する図８（ｂ）のＣＣ’線に示す工程断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｃ）は、周辺領域における製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｃ）は、周辺領域における製造方法を例示する工程断面図である。 （ａ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｂ）は、周辺領域における製造方法を例示する工程断面図である。 （ａ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する図１２（ａ）のＡＡ’線に示す工程断面図であり、（ｂ）は、図１２（ａ）のＢＢ’線に示す工程断面図であり、（ｃ）は、周辺領域における製造方法を例示する図１２（ｂ）のＣＣ’線に示す工程断面図である。 （ａ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｂ）は、周辺領域における製造方法を例示する工程断面図である。 （ａ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する図１４（ａ）のＡＡ’線に示す工程断面図であり、（ｂ）は、図１４（ａ）のＢＢ’線に示す工程断面図であり、（ｃ）は、周辺領域における製造方法を例示する図１４（ｂ）のＣＣ’線に示す工程断面図である。 （ａ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｂ）は、周辺領域における製造方法を例示する工程断面図である。 （ａ）は、第１の実施形態の比較例に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｂ）は、周辺領域における製造方法を例示する工程断面図である。 （ａ）は、第２の実施形態に係る半導体装置のセル領域を例示する断面図であり、（ｂ）は、周辺領域を例示する断面図である。 （ａ）は、第２の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｂ）は、周辺領域における製造方法を例示する工程断面図である。 （ａ）は、第２の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｂ）は、周辺領域における製造方法を例示する工程断面図である。 （ａ）は、第２の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｂ）は、周辺領域における製造方法を例示する工程断面図である。 （ａ）は、第２の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｂ）は、周辺領域における製造方法を例示する工程断面図である。 （ａ）は、第２の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｂ）は、周辺領域における製造方法を例示する工程断面図である。 （ａ）は、第２の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｂ）は、周辺領域における製造方法を例示する工程断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１（ａ）は、第１の実施形態に係る半導体装置を例示する平面図である。
図１（ａ）に示すように、半導体装置１には、半導体基板１１が設けられている。半導体基板１１は、例えば、シリコン基板である。上方から見て、半導体基板１１には、セル領域２０と、周辺領域３０とが設定されている。
図１（ｂ）は、第１の実施形態に係る半導体装置のセル領域を例示する平面図である。
図１（ｂ）に示すように、セル領域２０は、一方向に延びる複数の活性領域２１を含んでいる。
本明細書においては、セル領域２０及び周辺領域３０を説明するために、ＸＹＺ直交座標系を採用する。このＸＹＺ直交座標系においては、半導体基板１１の上面に平行な面内において、一方向のうち一方を＋Ｙ方向とし、その逆方向を−Ｙ方向とする。半導体基板１１の上面に平行な面内における＋Ｙ方向と直交する方向を＋Ｘ方向とし、その逆方向を−Ｘ方向とする。＋Ｘ方向及び＋Ｙ方向の双方に対して直交する方向のうち一方を＋Ｚ方向とし、その逆方向を−Ｚ方向とする。「＋Ｘ方向」及び「−Ｘ方向」を総称して「Ｘ方向」ともいう。「＋Ｙ方向」及び「−Ｙ方向」を総称して「Ｙ方向」ともいう。「＋Ｚ方向」及び「−Ｚ方向」を総称して「Ｚ方向」ともいう。
活性領域２１は、Ｙ方向に延びるように配置されている。また、活性領域２１は、Ｘ方向に周期的に配置されている。各活性領域２１間には、ＳＴＩ領域２２が設けられている。活性領域２１及びＳＴＩ領域２２上には、Ｘ方向に延びる複数のワード線２３が設けられている。ワード線２３は、Ｙ方向に周期的に配置されている。各活性領域２１と各ワード線２３と間には、メモリセルトランジスタ９（第１トランジスタ）のゲート電極が設けられている。活性領域２１及びＳＴＩ領域２２上には、Ｘ方向に延びる複数の選択ゲート２４ａ及び２４ｂが設けられている。選択ゲート２４ａ及び２４ｂは、選択トランジスタ１０ａ及び１０ｂ（第２トランジスタ）のゲート電極を構成している。選択ゲート２４ａ及び２４ｂは、Ｙ方向に隣接して配置されている。
選択ゲート２４ａ及び選択ゲート２４ｂ間における各活性領域２１上には、１つずつコンタクト２５が設けられている。コンタクト２５は、Ｘ方向に千鳥状に配置されている。すなわち、活性領域２１における選択ゲート２４ａ及び選択ゲート２４ｂ間の中心から選択ゲート２４ａ側に配置されたコンタクト２５と、選択ゲート２４ｂ側に配置されたコンタクト２５と、が、交互に配置されている。
選択ゲート２４ａ及び選択ゲート２４ｂの内部には、選択ゲート２４ａ及び選択ゲート２４ｂに沿って延びる貫通部分１６ａと、貫通部分１６ａを囲むように配置された導電膜１３ｂと、を含んでいる。
図１（ｃ）は、第１の実施形態に係る半導体装置の周辺領域を例示する平面図である。
図１（ｃ）に示すように、周辺領域３０には、Ｙ方向に延びるように活性領域３１が設けられている。また、周辺領域３０には、活性領域３１を挟むように、Ｙ方向に延びる複数のＳＴＩ領域３２が設けられている。活性領域３１上及びＳＴＩ領域３２上には、Ｘ方向に延びる選択ゲート３４（第２トランジスタ）が設けられている。選択ゲート３４は、選択トランジスタ３５のゲート電極を構成している。選択ゲート３４の内部には、選択ゲート３４に沿って延びる貫通部分１６ａと、貫通部分１６ａを囲むように配置された導電膜１３ｂと、を含んでいる。
図２（ａ）は、第１の実施形態に係る半導体装置のセル領域を例示する図１（ｂ）のＡＡ’線に示す断面図である。
図２（ａ）に示すように、セル領域２０における半導体基板１１上には、複数のメモリセルトランジスタ９と、選択トランジスタ１０ａとが、Ｙ方向に離隔して配置されている。メモリセルトランジスタ９において、半導体基板１１上には、トンネル絶縁膜１２（第１絶縁膜）が設けられている。トンネル絶縁膜１２は、例えば、シリコン酸化膜である。トンネル絶縁膜１２の厚さは、例えば、８ｎｍ以下、例えば、５ｎｍである。
トンネル絶縁膜１２上には、導電膜１３ａ（第１導電膜）が設けられている。導電膜１３ａは、例えば、ポリシリコンを含んでいる。導電膜１３ａの厚さは、例えば、１５ｎｍ以下、好ましくは、５〜１０ｎｍである。導電膜１３ａの厚さは、トンネル絶縁膜１２の３倍以下である。導電層１３ａは、例えば、フローティングゲートとして機能する。導電膜１３ａ上には、絶縁膜１４（第２絶縁膜）が設けられている。絶縁膜１４は、例えば、酸化ハフニウム（ＨｆＯ２）を含んでいる。絶縁膜１４上には、インターポリ絶縁膜１５が設けられている。インターポリ絶縁膜１５は、例えば、積層膜であり、下層から、シリコン酸化膜１５ａ、酸化ハフニウム（ＨｆＯ２）膜１５ｂ及び酸化タンタル（ＴａＯ）膜１５ｃを含んでいる。インターポリ絶縁膜１５を、ブロック膜ともいう。
インターポリ絶縁膜１５上には、導電膜１６（第２導電膜）が設けられている。導電膜１６は、例えば、ポリシリコンを含んでいる。導電膜１６上には、金属膜１７が設けられている。金属膜１７は、例えば、タングステン（Ｗ）を含んでいる。導電膜１６及び金属膜１７は、ワード線２３を構成している。ワード線２３は、コントロールゲートとして機能する。ワード線２３上には、マスク材１８が設けられている。ワード線２３の直下域間における活性領域２１には、不純物領域２６が設けられている。不純物領域２６はソース・ドレイン領域として機能する。
選択トランジスタ１０ａにおいて、半導体基板１１上には、トンネル絶縁膜１２（第３絶縁膜）が設けられている。トンネル絶縁膜１２上には、導電膜１３ｂ（第３導電膜）が設けられている。導電膜１３ｂにおけるＹ方向に面している側面には、テーパが付加されている。すなわち、導電膜１３におけるＹ方向の幅は、下部が大きく、上方になるにしたがって、小さくなっている。導電膜１３ｂの厚さは、例えば、３０ｎｍであり、導電膜１３ａの厚さよりも大きい。導電膜１３ｂの上面は、導電膜１３ａの上面よりも上方に位置している。導電膜１３の上面上及び側面上には、絶縁膜１４（第４絶縁膜）が設けられている。絶縁膜１４上には、インターポリ絶縁膜１５が配置されている。インターポリ絶縁膜１５上には、導電膜１６（第４導電膜）が配置されている。
導電膜１６は、インターポリ絶縁膜１５及び絶縁膜１４を貫通し、導電膜１３に到達する貫通部分１６ａを含んでいる。貫通部分１６ａのＸ方向の幅は、導電膜１３の上面におけるＸ方向の幅より小さい。導電膜１６上には、金属膜１７が設けられている。金属膜１７上には、マスク材１８が設けられている。選択トランジスタ１０ａと隣り合うメモリセルトランジスタ９のワード線２３の直下域及び選択ゲート２４ａの直下域間並びに選択ゲート２４ａ及び選択ゲート２４ｂの直下域間における活性領域２１には不純物領域２６が形成されている。不純物領域２６はソース・ドレイン領域として機能する。
図２（ｂ）は、第１の実施形態に係る半導体装置の周辺領域における図１（ｃ）のＢＢ’線に示す断面図である。
図２（ｂ）に示すように、周辺領域３０における半導体基板１１上には、選択トランジスタ３５が設けられている。選択トランジスタ３５において、半導体基板１１上にトンネル絶縁膜１２（第３絶縁膜）が配置され、トンネル絶縁膜１２上に導電膜１３ｂ（第３導電膜）が配置されている。導電膜１３ｂにおけるＹ方向に面している側面には、テーパが付加されている。導電膜１３ｂ上に絶縁膜１４（第４絶縁膜）が配置され、絶縁膜１４上にインターポリ絶縁膜１５が配置されている。インターポリ絶縁膜１５上に導電膜１６（第４導電膜）が配置されている。導電膜１６は、インターポリ絶縁膜１５及び絶縁膜１４を貫通し、導電膜１３に到達する貫通部分１６ａを含んでいる。導電膜１６上には、金属膜１７が配置され、金属膜１７上には、マスク材１８が配置されている。
図３（ａ）は、第１の実施形態に係る半導体装置のセル領域を例示する図１（ｂ）のＣＣ’線及び図２（ａ）のＣＣ’線に示す断面図である。
図３（ａ）に示すように、セル領域２０において、ＳＴＩ領域２２は、半導体基板１１の上部に埋め込まれＹ方向に延びるように配置されている。複数のＳＴＩ領域２２は、Ｘ方向に周期的に配置されている。ＳＴＩ領域２２の上端は、トンネル絶縁膜１２に接している。半導体基板１１におけるＳＴＩ領域２２間の部分は、活性領域２１である。
図３（ｂ）は、第１の実施形態に係る半導体装置のセル領域を例示する図１（ｂ）のＤＤ’線及び図２（ａ）のＤＤ’線に示す断面図である。
図３（ｂ）に示すように、セル領域２０におけるワード線２３直下域の半導体基板１１上には、トンネル絶縁膜１２が配置されている。トンネル絶縁膜１２上には、導電膜１３ａが配置されている。導電膜１３ａ上には、絶縁膜１４が配置されている。
ＳＴＩ領域２２は、絶縁膜１４の上面から導電膜１３及びトンネル絶縁膜１２を貫通し半導体基板１１の上部に埋め込まれ、Ｙ方向に延びるように配置されている。また、ＳＴＩ領域２２は、Ｘ方向に周期的に配置されている。ＳＴＩ領域２２間は、活性領域２１である。ＳＴＩ領域２２の上端は、インターポリ絶縁膜１５に接している。インターポリ絶縁膜１５上には、導電膜１６が配置され、導電膜１６上には、金属膜１７が配置されている。導電膜１６及び金属膜１７は、ワード線２３を構成している。金属膜１７上には、マスク材１８が配置されている。
図３（ｃ）は、第１の実施形態に係る半導体装置のセル領域を例示する図１（ｂ）のＥＥ’線及び図２（ａ）のＥＥ’線に示す断面図である。
図３（ｃ）に示すように、セル領域２０における選択ゲート２４ａにおいて、半導体基板１１上には、トンネル絶縁膜１２が配置されている。トンネル絶縁膜１２上には、導電膜１３ｂが配置されている。ＳＴＩ領域２２は、導電膜１３ｂ及びトンネル絶縁膜１２を貫通し半導体基板１１の上部に埋め込まれ、Ｙ方向に延びるように配置されている。また、ＳＴＩ領域２２は、Ｘ方向に周期的に配置されている。導電膜１３ｂ上及びＳＴＩ領域２２上には、貫通部分１６ａを含む導電膜１６が配置されている。導電膜１６上には、金属膜１７が配置されている。金属膜１７上には、マスク材１８が配置されている。
図３（ｄ）は、第１の実施形態に係る半導体装置の周辺領域を例示する図１（ｃ）のＦＦ’線及び図２（ｂ）のＦＦ’線に示す断面図である。
図３（ｄ）に示すように、周辺領域３０において、半導体基板１１上には、トンネル絶縁膜１２が配置されている。トンネル絶縁膜１２上には、導電膜１３ｂが配置されている。ＳＴＩ領域３２は、導電膜１３ｂ及びトンネル絶縁膜１２を貫通し半導体基板１１の上部に埋め込まれ、Ｙ方向に延びるように配置されている。また、ＳＴＩ領域３２は、Ｘ方向に周期的に配置されている。ただし、ＳＴＩ領域３２のＸ方向の幅は、前述のセル領域２０におけるＳＴＩ領域２２のＸ方向の幅より大きい。また、活性領域３１のＸ方向の幅は、前述のセル領域２０における活性領域２１のＸ方向の幅より大きい。導電膜１３ｂ上及びＳＴＩ領域３２上には、貫通部分１６ａを含む導電膜１６が配置されている。導電膜１６上には、金属膜１７が配置されている。金属膜１７上には、マスク材１８が配置されている。
次に、本実施形態に係る半導体装置の動作について説明する。
セル領域２０において、活性領域２１に沿って配列した複数のメモリセルトランジスタ９は、不純物領域２６をソース・ドレインとして共有することにより、ＮＡＮＤストリングを構成する。選択トランジスタ１０ａは、選択トランジスタ１０ａにおけるメモリセルトランジスタ９側に形成された不純物領域２６を介してＮＡＮＤストリングスに接続されている。選択トランジスタ１０ａは、メモリセルトランジスタ９と反対側の不純物領域２６及びコンタクト２５を介してビット線に接続されている。
メモリセルトランジスタ９における閾値電圧が低い状態を、例えば、「１」に割り当て、閾値電圧が高い状態を、例えば、「０」に割り当てる。
メモリセルトランジスタ９への書き込みは、選択トランジスタ１０ａにより選択されたＮＡＮＤストリングにおいて、フローティングゲートとして機能する導電膜１３ａと半導体基板１１との間に、ワード線２３及びビット線を介して高電圧を印加する。これにより、電子はトンネル絶縁膜１２をトンネリングして移動し、メモリセルトランジスタ９の閾値を、例えば、上昇するように変化させる。
消去は、これとは逆に、メモリセルトランジスタ９の閾値を下降するように、ワード線２３に０Ｖを印加し、ウェルに書き込み時と同等に高電圧を印加して行う。読み出しは、書き込み時と０Ｖの中間の電圧をワード線２３に印加することにより行う。メモリセルトランジスタ９の閾値電圧が「１」の状態の場合には、オン状態となり、ドレイン電流が流れる。メモリセルトランジスタ９の閾値電圧が「０」の状態の場合には、オフ状態となり、ドレイン電流が流れない。メモリセルトランジスタ９におけるフローティングゲートの厚さが小さいので、隣接するメモリセルトランジスタ９のフローティングゲート間で容量結合が小さく、隣接メモリセルトランジスタに書き込みを行ったときの閾値の変動は少ない。
次に、第１の実施形態に係る半導体装置の製造方法について説明する。
図４（ａ）〜図７（ａ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、図４（ｂ）〜図７（ｂ）は、第１の実施形態に係る半導体装置の周辺領域における製造方法を例示する工程断面図である。
図４（ａ）及び（ｂ）に示すように、先ず、半導体基板１１、例えば、シリコン基板を用意する。半導体基板１１には、セル領域２０（第１領域）及び周辺領域３０（第２領域）を設定する。また、セル領域２０及び周辺領域３０において、選択ゲートを形成する領域４０も設定する。次に、半導体基板１１上に、トンネル絶縁膜１２、例えば、シリコン酸化膜を形成する。その後、トンネル絶縁膜１２上に、導電材料、例えば、ポリシリコンを堆積し、導電膜１３を形成する。導電膜１３の厚さを、周辺領域３０における導電膜１３の厚さと同じ厚さ、例えば、３０ｎｍとなるようにする。
次に、図５（ａ）及び（ｂ）に示すように、導電膜１３上に、レジストを塗布する。そして、セル領域２０及び周辺領域３０における領域４０以外の部分を除去する。これにより、領域４０を覆うレジストパターン１９が形成される。
次に、図６（ａ）及び（ｂ）に示すように、レジストパターン１９をマスクとして、例えば、ＲＩＥにより、導電膜１３に対して、エッチングを行う。エッチングは、セル領域２０及び周辺領域３０における領域４０以外の部分において、導電膜１３の厚さが、１５ｎｍ以下、望ましくは５ｎｍ〜１０ｎｍとなるように行う。また、エッチング条件を制御して、レジストパターン１９直下の導電膜１３におけるＸ方向の側面にテーパが付加されるように、すなわち、レジストパターン１９直下の導電膜１３におけるＸ方向の幅が、下方になるに従い大きくなるようにする。その後、レジストパターン１９を除去する。領域４０において、厚さが３０ｎｍの導電膜１３ｂと、領域４０以外において、厚さが５ｎｍ〜１０ｎｍの導電膜１３ａが形成される。すなわち、導電膜１３ａの厚さを、導電膜１３ｂの厚さよりも小さくなるように形成する。また、導電膜１３ａの上面を、導電膜ｂの上面よりも下方になるように形成する。
次に、図７（ａ）及び（ｂ）に示すように、半導体基板１１の上方から、絶縁材料、例えば、ＨｆＯ２を堆積させて、導電膜１３ａ及び１３ｂ上に絶縁膜１４を形成する。
図８（ａ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｂ）は、第１の実施形態に係る半導体装置の周辺領域における製造方法を例示する工程断面図である。
図９（ａ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する図８（ａ）のＡＡ’線に示す工程断面図であり、（ｂ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する図８（ａ）のＢＢ’線に示す工程断面図であり、（ｃ）は、第１の実施形態に係る半導体装置の周辺領域における製造方法を例示する図８（ｂ）のＣＣ’線に示す工程断面図である。
図８（ａ）及び（ｂ）並びに図９（ａ）〜（ｃ）に示すように、絶縁膜１４上に、導電膜１３ｂ間を埋め込むように、マスク材２８を堆積する。その後、上面を平坦化する。これにより、導電膜１３ａの上面及び導電膜１３ｂの上面による段差は、マスク材２８の上面には現れない。次に、例えば、マスク材２８上にレジストを塗布し、リソグラフィーによりレジストパターン２９を形成する。レジストパターン２９は、選択ゲート２４ａ、２４ｂ及び３４が延びる方向に延びる開口部２９ａを形成する。
次に、レジストパターン２９をマスクとして、マスク材２８、絶縁層１４、導電膜１３ａ及び導電膜１３ｂ、絶縁層１２及び半導体基板１１の上部に対して異方性エッチングを行う。これにより、マスク材２８、絶縁層１４、導電膜１３ａ及び導電膜１３ｂ及び絶縁層１２を貫通し、半導体基板１１の上部に到達する溝３３が形成される。
図１０（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｃ）は、第１の実施形態に係る半導体装置の周辺領域における製造方法を例示する工程断面図である。
図１０（ａ）及び（ｂ）に示すように、溝３３の内部を埋め込むように、マスク材２８上に絶縁材料、例えば、酸化シリコンを堆積させる。そして、ＣＭＰを行い、マスク材２８の上面を露出させる。これにより、マスク材２８、絶縁層１４、導電膜１３ａ及び導電膜１３ｂ並びに絶縁層１２を貫通し半導体基板１１の上部に到達するＳＴＩ領域２２及びＳＴＩ領域３２が形成される。
図１１（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｃ）は、第１の実施形態に係る半導体装置の周辺領域における製造方法を例示する工程断面図である。
次に、図１１（ａ）及び（ｂ）に示すように、マスク材２８を剥離し、ＳＴＩ領域２２及びＳＴＩ領域３２を絶縁膜１４の上面と同じ高さまで除去する。
図１２（ａ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｂ）は、第１の実施形態に係る半導体装置の周辺領域における製造方法を例示する工程断面図である。
図１３（ａ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する図１２（ａ）のＡＡ’線に示す工程断面図であり、（ｂ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する図１２（ａ）のＢＢ’線に示す工程断面図であり、（ｃ）は、第１の実施形態に係る半導体装置の周辺領域における製造方法を例示する図１２（ｂ）のＣＣ’線に示す工程断面図である。
次に、図１２（ａ）及び（ｂ）並びに図１３（ａ）〜（ｃ）に示すように、絶縁膜１４及びＳＴＩ領域２２又はＳＴＩ領域３２上に、インターポリ絶縁膜１５を形成する。インターポリ絶縁膜１５は、例えば、積層膜であり、下層から、シリコン酸化膜１５ａ、酸化ハフニウム膜１５ｂ及び酸化タンタル膜１５ｃを含む。インターポリ絶縁膜１５を、ブロック膜ともいう。
図１４（ａ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｂ）は、第１の実施形態に係る半導体装置の周辺領域における製造方法を例示する工程断面図である。
図１５（ａ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する図１４（ａ）のＡＡ’線に示す工程断面図であり、（ｂ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する図１４（ａ）のＢＢ’線に示す工程断面図であり、（ｃ）は、第１の実施形態に係る半導体装置の周辺領域における製造方法を例示する図１４（ｂ）のＣＣ’線に示す工程断面図である。
次に、図１４（ａ）及び（ｂ）並びに図１５（ａ）〜（ｃ）に示すように、導電膜１３ｂ上におけるインターポリ絶縁膜１５及び絶縁膜１４を、例えば、ＲＩＥ法により除去して開口部１４ａを形成する。開口部１４ａにおけるＳＴＩ領域２２及びＳＴＩ領域３２が延びる方向の幅を、導電膜１３ｂの上面におけるＳＴＩ領域２２及びＳＴＩ領域３２が延びる方向の幅より小さくする。そして、開口部１４ａを埋め込み、導電膜１３ｂに接するように、インターポリ絶縁膜１５上に導電材料、例えば、ポリシリコンを堆積させ、導電膜１６を形成する。導電膜１６における開口部１４ａの部分を貫通部分１６ａという。これにより、選択ゲート２４ａ、選択ゲート２４ｂ及び選択ゲート３４における導電膜１３ｂと導電膜１６とが接続される。
図１６（ａ）は、第１の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｂ）は、第１の実施形態に係る半導体装置の周辺領域における製造方法を例示する工程断面図である。
次に、図１６（ａ）及び（ｂ）に示すように、導電膜１６上に、金属材料、例えば、タングステン（Ｗ）を堆積させ、金属膜１７を形成する。そして、金属膜１７上に、マスク材料を堆積させ、マスク材１８を形成する。
次に、マスク材１８上にレジストを塗布してパターニングを行い、レジストパターンを形成する。そして、レジストパターンをマスクとして、金属膜１７、導電膜１６、インターポリ絶縁膜１５、絶縁膜１４、導電膜１３ａ及び導電膜１３ｂに対してエッチングを行う。
このようにして、図１〜３に示すように、メモリセルトランジスタ９、選択トランジスタ２４ａ、２４ｂ及び３４を含む半導体装置１が形成される。
次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置１においては、セル領域２０におけるメモリセルトランジスタ９のフローティングゲートとなる導電膜１３ａの厚さを小さくすることができる。これにより、隣接するフローティングゲート同士による容量結合を低減し、近接効果を抑制することができる。導電膜１３ａの厚さが、トンネル絶縁膜１２の厚さの３倍以下であると、近接効果を著しく低減させることができる。また、導電膜１３ａの厚さが、１０ｎｍ以下であると、近接効果を著しく低減させることができる。
また、選択ゲート２４ａ、選択ゲート２４ｂ及び選択ゲート３４の導電膜１３ｂの厚さを、セル領域２０におけるメモリセルトランジスタ９のフローティングゲートの厚さよりも大きくすることができる。これにより、インターポリ絶縁膜１５及び絶縁膜１４をエッチングする際に、開口部１４ａが導電膜１３ｂを突き抜けて、トンネル絶縁膜１２に達することを抑制することができる。また、セル領域２０の選択トランジスタ１０ａ及び１０ｂ並びに周辺領域３０の選択トランジスタ３５においては、導電膜１３ｂが薄く抵抗が高い場合に、ゲート電極の動作が遅延することがある。しかし、半導体装置１においては、導電膜１３ｂが厚いため、ゲート電極の動作の遅延を抑制することができる。
さらに、メモリセルトランジスタ９のゲート電極並びに選択ゲート２４ａ、２４ｂ及び３４を構成する積層膜は、同じ材質の膜を積層したものである。よって、同じ材質の膜を同時に成膜し、同時に加工することができるので、製造工程を短縮することができる。
なお、導電膜１３を、ポリシリコンの堆積によって形成したがこれに限らない。タングステン又はチタンを含む金属でもよい。また、ＳＴＩ領域２２及びＳＴＩ領域３２を形成するための溝３３として、リソグラフィー限界より細いパターンを形成する場合には、側壁転写加工を用いてもよい。
インターポリ絶縁膜１５は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ハフニウムアルミニウム（ＨｆＡｌＯ）、酸化ランタン（ＬａＯ）、酸化ランタンアルミネート（ＬａＡｌＯ）及び酸化マンガン（ＭｎＯ）からなる群より選択された少なくとも１つの希土類酸化物を含む高誘電率膜と窒化シリコン及び酸化シリコンとの積層膜であってもよい。また、ワード線２３を、ポリシリコンを含む導電膜１６及びタングステン（Ｗ）を含む金属膜の積層膜としたが、ポリシリコンを含む導電膜１６及びニッケル（Ｎｉ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、タングステン（Ｗ）などのシリサイド膜の積層膜としてもよい。
（比較例）
次に、第１の実施形態の比較例について説明する。
図１７（ａ）は、第１の実施形態の比較例に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、（ｂ）は、第１の実施形態の比較例に係る半導体装置の周辺領域における製造方法を例示する工程断面図である。
図１７（ａ）及び（ｂ）に示すように、本比較例に係る半導体装置１０１において、セル領域２０における選択ゲート２４ａの導電膜１３ｃは、メモリセルトランジスタ９の導電膜１３ａと同じ厚さとされている。また、導電膜１６は、前述の半導体装置１と異なり、貫通部分１６ａを含んでいない。
周辺領域３０における選択ゲート３４においては、絶縁膜１４及びインターポリ絶縁膜１５は形成されていない。導電膜１３ｂ上に導電膜１６が形成されている。
本比較例においては、導電膜１３ｃを薄くし、インターポリ絶縁膜１５との接触面積を減らしている。したがって、カップリング比の低下を抑制するためには、インターポリ絶縁膜１５を高誘電率の膜とする必要がある。
また、メモリセルトランジスタ９のゲート電極、選択ゲート２４ａ及び２４ｂを構成する積層膜と、選択ゲート３４を構成する積層膜とは、異なる構成とされている。よって、セル領域２０と周辺領域３０を別々に加工する必要があり、製造工程が増加する。
選択ゲート２４ａの導電膜１３ｃが薄いので、導電膜１３ｃを突き抜けないように絶縁膜１４及びインターポリ絶縁膜１５に開口部１４ａを形成することは困難である。よって、導電膜１３ｃと導電膜１６とを接続させることは困難である。
選択トランジスタ１０ａも、フローティングゲートを含むメモリセル構造となり、書き込み及び消去により閾値が変動し、動作が不安定となる。
動作を安定させるために、フローティングゲートを含まない構造とするためには、選択トランジスタ１０ａを剥離した後、フローティングゲートを含まない構造を形成する必要があり、多数の製造工程を必要とする。
（第２の実施形態）
図１８（ａ）は、第２の実施形態に係る半導体装置のセル領域を例示する断面図であり、（ｂ）は、第２の実施形態に係る半導体装置の周辺領域を例示する断面図である。
図１８（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置２の選択ゲート２４ａ及び選択ゲート３４において、トンネル絶縁膜１２上には、導電膜１３ｄが設けられている。導電膜１３ｄにおけるＹ方向に面している側面には、テーパが付加されていない。すなわち、導電膜１３ｄにおけるＹ方向の幅は、同じ幅とされている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
次に、第２の実施形態に係る半導体装置２の製造方法について説明する。
図１９（ａ）〜図２４（ａ）は、第２の実施形態に係る半導体装置のセル領域における製造方法を例示する工程断面図であり、図１９（ｂ）〜図２４（ｂ）は、第２の実施形態に係る半導体装置の周辺領域における製造方法を例示する工程断面図である。
図１９（ａ）及び（ｂ）に示すように、先ず、半導体基板１１、例えば、シリコン基板を用意する。半導体基板１１に、セル領域２０及び周辺領域３０を含むように設定する。また、セル領域２０及び周辺領域３０において、選択ゲートを形成する領域４０も設定する。次に、半導体基板１１上に、トンネル絶縁膜１２、例えば、シリコン酸化膜を形成する。その後、トンネル絶縁膜１２上に、導電材料、例えば、ポリシリコンを堆積し、導電膜１３（第５導電膜）を形成する。導電膜１３の厚さを、例えば、１５ｎｍ、望ましくは５〜１０ｎｍとなるようにする。
次に、図２０（ａ）及び（ｂ）に示すように、導電膜１３上に、ストッパ膜３６を形成する。ストッパ膜３６は、例えば、導電膜１３上に酸化シリコンを堆積することにより形成される。
次に、図２１（ａ）及び（ｂ）に示すように、ストッパ膜３６における領域４０に対応する部分をリソグラフィー法により除去して開口部３６ａを形成する。
次に、図２２（ａ）及び（ｂ）に示すように、自然酸化膜除去のため希フッ酸でウェットエッチングした後、開口部３６ａを埋め込み、導電膜１３に接するように、ストッパ膜３６上に導電材料、例えば、ポリシリコンを堆積させて導電膜１３ｅ（第６導電膜）を形成する。導電膜１３ｅは、ＲＩＥ法によりストッパ膜３６と選択比がとりやすく、導電膜１３と接触抵抗が小さい導電膜であればよい。
次に、図２３（ａ）及び（ｂ）に示すように、ストッパ膜３６をエッチングストッパとして、導電膜１３ｅを、例えば、ＲＩＥ法によりエッチングする。これにより、開口部３６ａの内部に導電膜１３ｆが形成される。
次に、図２４（ａ）及び（ｂ）に示すように、ストッパ膜３６をウェットエッチングで剥離する。
次に、図７（ａ）及び（ｂ）〜図１６（ａ）及び（ｂ）に示す工程を実施する。このようにして、図１８（ａ）及び（ｂ）に示すように、半導体装置２が形成される。
次に、本実施形態の効果について説明する。
本実施形態の半導体装置２においては、前述の第１の実施形態に係る半導体装置１の製造方法と比較して、ストッパ膜３６に開口部３６ａを形成するためのリソグラフィー工程が１回多くなっている。また、ストッパ膜３６及び導電膜１３ｅを堆積させる工程並びに導電膜１３ｆを形成するためのＲＩＥ工程が多くなっている。しかしながら、導電膜１３ａの厚さを、ＲＩＥにより制御するよりも、堆積により制御する方が容易な場合には、導電膜１３ａの厚さを精密に制御することができる。これにより、近接効果を抑制することができる。本変形例における上記以外の効果は、前述の第１の実施形態と同様である。
以上説明した実施形態によれば、微細化を図ることができる半導体装置及びその製造方法を提供することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、２、１０１：半導体装置、９：メモリセルトランジスタ、１０ａ、１０ｂ：選択トランジスタ、１１：半導体基板、１２：トンネル絶縁膜、１３、１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ：導電膜、１４：絶縁膜、１４ａ、２９ａ、３６ａ：開口部、１５：インターポリ絶縁膜、１５ａ：シリコン酸化膜、１５ｂ：酸化ハフニウム膜、１５ｃ：酸化タンタル膜、１６：導電膜、１６ａ：貫通部分、１７：金属膜、１８、２８：マスク材、１９、２９：レジストパターン、２０：セル領域、２１、３１：活性領域、２２、３２：ＳＴＩ領域、２３：ワード線、２４ａ、２４ｂ、３４：選択ゲート、２５：コンタクト、２６：不純物領域、２７：セル、３０：周辺領域、３３：溝、３５：選択トランジスタ、３６：ストッパ膜、４０：領域

Claims (7)

  1. 半導体基板上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられ前記第１絶縁膜の厚さの３倍以下である第１導電膜と、前記第１導電膜上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられたブロック絶縁膜と、前記ブロック絶縁膜上に設けられた第２導電膜と、を含む第１トランジスタと、
    前記半導体基板の面内において前記第１トランジスタと離隔して設けられ、前記半導体基板上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられ上面が前記第１導電膜の上面よりも上方に位置し厚さが前記第１導電膜の厚さよりも大きい第３導電膜と、前記第３導電膜上に設けられた第４絶縁膜と、前記第４絶縁膜上に設けられた前記ブロック絶縁膜と、前記ブロック絶縁膜上に設けられた第４導電膜と、前記第４絶縁膜を貫通し前記第３導電膜と前記第４導電膜とを接続する貫通部分と、を含む第２トランジスタと、
    を備えた半導体装置。
  2. 半導体基板上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた第１導電膜と、前記第１導電膜上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられた第２導電膜と、を含む第１トランジスタと、
    前記半導体基板の面内において前記第１トランジスタと離隔して設けられ、前記半導体基板上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられ、上面が前記第１導電膜の上面よりも上方に位置した第３導電膜と、前記第３導電膜上に設けられた第４絶縁膜と、前記第４絶縁膜上に設けられた第４導電膜と、を含む第２トランジスタと、
    を備えた半導体装置。
  3. 前記第４絶縁膜を貫通し前記第３導電膜と前記第４導電膜とを接続する貫通部分をさらに備えた請求項２記載の半導体装置。
  4. 前記第３導電膜の厚さは、前記第１導電膜の厚さよりも大きい請求項２または３に記載の半導体装置。
  5. 前記第１導電膜の厚さは、前記第１絶縁膜の厚さの３倍以下である請求項２〜４のいずれか１つに記載の半導体装置。
  6. 第１領域と第２領域とを含む半導体基板上に第１絶縁膜を形成する工程と、
    前記第１領域における上面が、前記第２領域における上面よりも下方になるように、前記第１絶縁膜上に第１導電膜を形成する工程と、
    前記第１導電膜上に第２絶縁膜を形成する工程と、
    前記第２絶縁膜上に第２導電膜を形成する工程と、
    前記第２導電膜、前記第２絶縁膜及び前記第１導電膜に対してエッチングを行い、前記第１領域に第１トランジスタを形成し、前記第２領域に第２トランジスタを形成する工程と、
    を備えた半導体装置の製造方法。
  7. 前記第２領域における前記第２絶縁膜に開口部を形成する工程をさらに備え、
    前記第２導電膜を形成する工程において、前記開口部を介して前記第１導電膜に接するように前記第２導電膜を形成する請求項６記載の半導体装置の製造方法。
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