CN113299662A - 铁电存储器器件及其形成方法 - Google Patents

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CN113299662A CN202110577128.4A CN202110577128A CN113299662A CN 113299662 A CN113299662 A CN 113299662A CN 202110577128 A CN202110577128 A CN 202110577128A CN 113299662 A CN113299662 A CN 113299662A
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马可范达尔
杨世海
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Abstract

一种器件包括多层堆叠、沟道层、铁电层及缓冲层。所述多层堆叠设置在衬底上且包括交替堆叠的多个导电层及多个介电层。沟道层穿透过所述多个导电层及所述多个介电层。铁电层设置在沟道层与所述多个导电层及所述多个介电层中的每一者之间。缓冲层包括金属氧化物，且缓冲层中的一者设置在所述铁电层与所述多个介电层中的每一者之间。

Description

铁电存储器器件及其形成方法
技术领域
本发明实施例是涉及铁电存储器器件及其形成方法。
背景技术
半导体器件用于各种电子应用中，例如个人计算机、手机、数字照相机及其他电子设备。半导体器件通常是通过以下方式制作而成：在半导体衬底之上依序沉积绝缘层或介电层、导电层及半导体层，并使用光刻及蚀刻技术将各种材料层图案化以在其上形成电路组件及元件。
半导体行业通过不断减小最小特征大小(minimum feature size)来不断提高各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，此使得能够将更多的组件整合到给定区域中。然而，随着最小特征大小的减小，出现了应解决的附加问题。
发明内容
根据本公开的一些实施例，一种器件包括多层堆叠、沟道层、铁电层及缓冲层。所述多层堆叠设置在衬底上且包括交替堆叠的多个导电层及多个介电层。所述沟道层穿透过所述多个导电层及所述多个介电层。所述铁电层设置在所述沟道层与所述多个导电层及所述多个介电层中的每一者之间。所述缓冲层包括金属氧化物，且所述缓冲层中的一者设置在所述铁电层与所述多个介电层中的每一者之间。
根据本公开的替代实施例，一种器件包括多层堆叠、多个隔离结构、沟道层及铁电层。所述多层堆叠设置在衬底上且包括交替堆叠的多个栅极电极层及多个介电层。所述隔离结构设置在所述衬底上且穿透过所述多层堆叠。所述沟道层设置在所述多层堆叠与所述隔离结构中的每一者之间。所述铁电层设置在所述沟道层与所述多层堆叠之间，其中所述铁电层接触所述多层堆叠的所述栅极电极层中的每一者但与所述多层堆叠的所述介电层中的每一者隔开。
根据本公开的又一些替代实施例，一种形成器件的方法包括以下操作。在衬底上形成多层堆叠。所述多层堆叠包括交替堆叠的多个介电层及多个导电层且具有穿透过所述多层堆叠的沟槽。使由所述沟槽的侧壁暴露出的所述介电层凹陷，以使得在两个相邻导电层之间形成凹槽。在所述凹槽中的每一者内形成缓冲层。在所述沟槽的所述侧壁上形成铁电层，其中所述铁电层覆盖所述缓冲层的侧壁及所述导电层的侧壁。在所述铁电层上形成沟道层。
附图说明
结合附图阅读以下详细说明，能最好地理解本公开的各个方面。注意，根据本行业中的标准惯例，各种特征未按比例绘制。事实上，为使论述清晰起见，可任意地增大或减小各种特征的尺寸。
图1A、图1B及图1C说明根据一些实施例的铁电存储器器件的简化立体图、电路图及俯视图。
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图22、图23、图24、图25A、图25B、图26A、图26B、图27A、图27B、图28A、图28B、图29A、图29B、图30A、图30B、图30C、图30D及图30E说明制造根据一些实施例的铁电存储器器件的不同视图。
图31说明形成根据一些实施例的铁电存储器器件的方法。
图32说明根据一些实施例的铁电存储器器件的简化立体图。
图33说明根据一些实施例的铁电存储器器件的简化立体图。
具体实施方式
以下公开内容提供用于实施本发明的不同特征的许多不同实施例或实例。下文阐述组件及排列的具体实例以简化本公开。当然，这些仅是实例并不旨在进行限制。举例来说，在以下说明中第一特征形成在第二特征之上或形成在第二特征上可包括其中所述第一特征与所述第二特征被形成为直接接触的实施例，且还可包括其中所述第一特征与所述第二特征之间可形成有附加特征以使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此重复使用是出于简洁及清晰目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明起见，本文中可使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征之间的关系。所述空间相对性用语旨在除了图中所绘示的取向之外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
各种实施例提供一种存储器器件，例如三维(three dimensional，3D)存储器阵列。在一些实施例中，3D存储器阵列是包括多个垂直堆叠的存储单元的铁电场效晶体管(ferroelectric field effect transistor，FeFET)存储器电路。在一些实施例中，每一存储单元被视为FeFET，所述FeFET包括：字线区，用作栅极电极；位线区，用作第一源极/漏极电极；及源极线区，用作第二源极/漏极电极；铁电材料，作为栅极介电质；及氧化物半导体(oxide semiconductor，OS)，作为沟道区。在一些实施例中，每一存储单元被视为薄膜晶体管(thin film transistor，TFT)。
图1A、图1B及图1C说明根据一些实施例的存储器阵列的实例。图1A以部分三维视图说明简化的铁电存储器器件200的一部分的实例；图1B说明铁电存储器器件200的电路图；且图1C说明根据一些实施例的铁电存储器器件200的俯视图。铁电存储器器件200包括多个存储单元202，所述多个存储单元202可被排列成行与列的栅格。存储单元202可进一步垂直堆叠以提供三维存储器阵列，从而增大器件密度。铁电存储器器件200可设置在半导体管芯的后段制程(back end of line，BEOL)中。举例来说，存储器阵列可设置在半导体管芯的内连层中，例如设置在形成在半导体衬底上的一个或多个有源器件(例如晶体管)上方。
在一些实施例中，铁电存储器器件200是闪速存储器阵列，例如或非(NOR)闪速存储器阵列或类似存储器阵列。在一些实施例中，每一存储单元202的栅极电耦合到相应的字线(例如，导电线72)，每一存储单元202的第一源极/漏极区电耦合到相应的位线(例如，导电线116B)，且每一存储单元202的第二源极/漏极区电耦合到相应的源极线(例如，导电线116A)，所述源极线将第二源极/漏极区电耦合到地。铁电存储器器件200的同一水平行中的存储单元202可共享共用字线，而铁电存储器器件200的同一垂直列中的存储单元202可共享共用源极线及共用位线。
铁电存储器器件200包括多个垂直堆叠的导电线72(例如，字线)以及设置在导电线72中的相邻导电线之间的介电层52。导电线72在与下伏衬底(图1A及图1B中未明确说明)的主表面平行的方向上延伸。导电线72可具有阶梯配置，以使得下部导电线72长于上部导电线72且在侧向上延伸超过上部导电线72的端点。举例来说，在图1A中，导电线72的多个堆叠层被说明为最顶部导电线72是最短的且最底部导电线72是最长的。导电线72各自的长度可在朝向下伏衬底的方向上增加。以此种方式，可从铁电存储器器件200上方触及导电线72中的每一者的一部分，且可使多个导电接触件分别触及多个导电线72的多个暴露部分。
铁电存储器器件200还包括交替排列的导电柱106(例如，电连接到位线)及导电柱108(例如，电连接到源极线)。导电柱106及108可各自在与导电线72垂直的方向上延伸。介电材料98A/98B设置在导电柱106与导电柱108之间且将导电柱106及导电柱108中的相邻导电柱隔离。
成对的导电柱106及108与交叉的导电线72一起界定每一存储单元202的边界，且隔离柱102设置在相邻的成对的导电柱106与导电柱108之间且将相邻的成对的导电柱106与导电柱108隔离。在一些实施例中，导电柱108电耦合到地。尽管图1A说明导电柱106相对于导电柱108的特定放置，但应了解在其他实施例中可交换导电柱106与导电柱108的放置。
在一些实施例中，铁电存储器器件200也可包括作为沟道层92的氧化物半导体(oxide semiconductor，OS)材料。沟道层92可为存储单元202提供沟道区。举例来说，当通过对应的导电线72施加适当电压(例如，高于对应的存储单元202的相应阈值电压(Vth))时，沟道层92的与导电线72交叉的区可使得电流能够从导电柱106流动到导电柱108(例如，在由箭头206指示的方向上)。
在一些实施例中，在沟道层92与导电线72及介电层52中的每一者之间设置有铁电层90，且铁电层90可用作每一存储单元202的栅极介电质。在一些实施例中，铁电层90包括铁电材料，例如氧化铪、氧化铪锆、掺杂硅的氧化铪或类似材料。
可在两个不同的方向中的一者上将铁电层90极化，且可通过在铁电层90两端施加适当电压差并产生适当电场来改变极化方向。极化可相对局部化(例如，一般来说局限在存储单元202的每一边界内)，且铁电层90的连续区可跨越多个存储单元202延伸。依据铁电层90的特定区的极化方向而定，对应的存储单元202的阈值电压发生变化，且可储存数字值(例如0或1)。举例来说，当铁电层90的区具有第一电极化方向时，对应的存储单元202可具有相对低的阈值电压，且当铁电层90的区具有第二电极化方向时，对应的存储单元202可具有相对高的阈值电压。所述两个阈值电压之间的差可被称为阈值电压偏移(thresholdvoltage shift)。阈值电压偏移越大，则读取储存在对应的存储单元202中的数字值越容易(例如，不易出错)。
在一些实施例中，在铁电层90(例如，金属氧化物层)与介电层52(例如，氧化硅层)中的每一者之间设置有缓冲层88(例如，金属氧化物层)。缓冲层部分地取代介电层且仿效金属表面，因此铁电层90会更均匀地生长，且因此改善器件性能。
为对这些实施例中的存储单元202执行写入操作，在铁电层90的与存储单元202对应的一部分的两端施加写入电压。在一些实施例中，例如通过对对应导电线72(例如，字线)及对应导电柱106/108(例如，位线/源极线)施加适当电压来施加写入电压。通过在铁电层90的所述部分的两端施加写入电压，可改变铁电层90的区的极化方向。因此，对应存储单元202的对应阈值电压也可从低阈值电压切换到高阈值电压或者反之，且数字值可被储存在存储单元202中。由于导电线72与导电柱106及108交叉，因此可选择个别存储单元202来进行写入操作。
为对这些实施例中的存储单元202执行读取操作，对对应导电线72(例如，字线)施加读取电压(介于低阈值电压与高阈值电压之间的电压)。依据铁电层90的对应区的极化方向而定，可接通或可不接通存储单元202。因此，可通过导电柱108(例如，耦合到地的源极线)对导电柱106进行放电或可不对导电柱106进行放电，且可确定储存在存储单元202中的数字值。由于导电线72与导电柱106及108交叉，因此可选择个别存储单元202来进行读取操作。
图1A进一步说明在稍后的图中使用的铁电存储器器件200的参考横截面。横截面B-B’是沿着导电线72的纵向轴线且在例如与存储单元202的电流流动方向平行的方向上。横截面C-C’垂直于横截面B-B’且延伸穿过介电材料98A/98B及隔离柱102。横截面D-D’垂直于横截面B-B’且延伸穿过介电材料98A/98B及导电柱106。为简洁起见，后续的图参考这些参考横截面。
在图2中，提供衬底50。衬底50可以是可经掺杂(例如，掺杂有p型掺杂剂或n型掺杂剂)或未经掺杂的半导体衬底，例如块状半导体、绝缘体上半导体(semiconductor-on-insulator，SOI)衬底或类似衬底。衬底50可以是集成电路管芯，例如逻辑管芯、存储器管芯、专用集成电路(application specific integrated circuit，ASIC)管芯或类似管芯。衬底50可以是互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)管芯且可被称为阵列下CMOS(CMOS under array，CUA)。衬底50可以是晶片，例如硅晶片。一般来说，SOI衬底是形成在绝缘体层上的半导体材料层。举例来说，绝缘体层可以是隐埋式氧化物(buried oxide，BOX)层、氧化硅层或类似层。绝缘体层设置在衬底(通常是硅衬底或玻璃衬底)上。也可使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅-锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或其组合。
图2进一步说明可形成在衬底50之上的电路。所述电路包括位于衬底50的顶表面处的晶体管。所述晶体管可包括位于衬底50的顶表面之上的栅极介电层302及位于栅极介电层302之上的栅极电极304。在栅极介电层302及栅极电极304的相对侧上在衬底50中设置有源极/漏极区306。沿着栅极介电层302的侧壁形成栅极间隔件308，且栅极间隔件308将源极/漏极区306与栅极电极304隔开适当的侧向距离。所述晶体管可包括鳍场效晶体管(finfield effect transistor，FinFET)、纳米结构(例如，纳米片、纳米导线、全包围栅极(gate-all-around)或类似结构)FET(nano-FET)、平坦FET、类似晶体管或其组合，且可通过先栅极工艺(gate-first process)或后栅极工艺(gate-last process)来形成。
第一层间介电质(inter-layer dielectric，ILD)310环绕源极/漏极区306、栅极介电层302及栅极电极304并将源极/漏极区306、栅极介电层302及栅极电极304隔离，且第二ILD 312位于第一ILD 310之上。源极/漏极接触件314延伸穿过第二ILD 312及第一ILD310且电耦合到源极/漏极区306，且栅极接触件316延伸穿过第二ILD 312且电耦合到栅极电极304。内连结构320位于第二ILD 312、源极/漏极接触件314及栅极接触件316之上。举例来说，内连结构320包括堆叠的一个或多个介电层324及形成在所述一个或多个介电层324中的导电特征322。内连结构320可电连接到栅极接触件316及源极/漏极接触件314以形成功能电路。在一些实施例中，由内连结构320形成的功能电路可包括逻辑电路、存储器电路、感测放大器、控制器、输入/输出电路、图像传感器电路等、类似电路或其组合。尽管图2论述形成在衬底50之上的晶体管，但其他有源器件(例如，二极管或类似器件)和/或无源器件(例如电容器、电阻器或类似器件)也可形成为功能电路的一部分。
在图3中，在图2的结构之上形成多层堆叠58。出于简洁及清晰目的，后续图式中可省略衬底50、晶体管、ILD及内连结构320。尽管多层堆叠58被说明为接触内连结构320的介电层324，但可在衬底50与多层堆叠58之间设置任何数目的中间层。举例来说，可在衬底50与多层堆叠58之间设置包括位于绝缘层(例如，低介电常数介电层)中的导电特征的一个或多个内连层。在一些实施例中，可将导电特征图案化以为衬底50上的有源器件和/或为铁电存储器器件200(参见图1A及图1B)提供电源线、接地线和/或信号线。在一些实施例中，包括位于绝缘层(例如，低介电常数介电层)中的导电特征的一个或多个内连层可设置在多层堆叠58之上。
在图3中，多层堆叠58包括牺牲层53A到牺牲层53D(被统称为牺牲层53)与介电层52A到介电层52E(被统称为介电层52)的交替层。可在后续步骤中将牺牲层53图案化并取代以界定导电线72(例如，字线)。牺牲层53可包括介电材料，例如氧化硅、氮化硅、氮氧化硅、其组合或类似材料。介电层52可包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅、其组合或类似材料。牺牲层53与介电层52包括具有不同蚀刻选择性的不同材料。在一些实施例中，牺牲层53包括氮化硅，且介电层52包括氧化硅。可使用例如化学气相沉积(chemical vapordeposition，CVD)、原子层沉积(atomic layer deposition，ALD)、物理气相沉积(physicalvapor deposition，PVD)、等离子体增强型CVD(plasma enhanced CVD，PECVD)或类似工艺来形成牺牲层53及介电层52中的每一者。
尽管图3说明特定数目的牺牲层53及介电层52，但其他实施例可包括不同数目的牺牲层53及介电层52。此外，尽管多层堆叠58被说明为具有作为最顶部层及最底部层的介电层，但本公开并不仅限于此。在一些实施例中，多层堆叠58的最顶部层及最底部层中的至少一者是牺牲层。
图4到图12是制造根据一些实施例的铁电存储器器件200的阶梯结构的中间阶段的视图。沿着图1A中所说明的参考横截面B-B’对图4到图12加以说明。
在图4中，在多层堆叠58之上形成光刻胶56。在一些实施例中，通过旋转涂布技术形成光刻胶56并通过可接受的光刻技术将光刻胶56图案化。将光刻胶56图案化可在区60中暴露出多层堆叠58，而掩蔽多层堆叠58的其余部分。举例来说，可在区60中暴露出多层堆叠58的最顶部层(例如，介电层52E)。
在图5中，使用光刻胶56作为掩模来蚀刻多层堆叠58的在区60中的暴露部分。蚀刻可以是任何可接受的蚀刻工艺，例如干式蚀刻(例如，反应性离子蚀刻(reactive ionetch，RIE)、中性束蚀刻(neutral beam etch，NBE)、类似蚀刻)、湿式蚀刻、类似蚀刻或其组合。蚀刻可以是各向异性的。蚀刻可移除介电层52E及牺牲层53D的在区60中的部分并界定开口61。由于介电层52E及牺牲层53D具有不同的材料组成，因此用于移除这些层的暴露部分的蚀刻剂可不同。在一些实施例中，当蚀刻介电层52E时牺牲层53D用作蚀刻停止层，且当蚀刻牺牲层53D时介电层52D用作蚀刻停止层。因此，可选择性地移除介电层52E的部分及牺牲层53D的部分但不移除多层堆叠58的其余层，且开口61可延伸到所期望的深度。作为另外一种选择，在开口61达到所期望的深度之后，可使用时间模式蚀刻工艺停止对开口61的蚀刻。在所得结构中，在区60中暴露出介电层52D。
在图6中，对光刻胶56进行修整以暴露出多层堆叠58的附加部分。在一些实施例中，通过使用可接受的移除技术(例如侧向蚀刻)来对光刻胶56进行修整。由于修整，光刻胶56的宽度减小且可暴露出多层堆叠58的在区60及区62中的部分。举例来说，可在区60中暴露出介电层52D的顶表面，且可在区62中暴露出介电层52E的顶表面。
在图7中，通过可接受的蚀刻工艺使用光刻胶56作为掩模来移除介电层52E的、牺牲层53D的、介电层52D的及牺牲层53C的在区60及区62中的部分。蚀刻可以是任何可接受的蚀刻工艺，例如干式蚀刻(例如RIE、NBE、类似工艺)、湿式蚀刻、类似工艺或其组合。蚀刻可以是各向异性的。蚀刻可使开口61进一步延伸到多层堆叠58中。由于牺牲层53D及53C与介电层52E及52D具有不同的材料组成，因此用于移除这些层的暴露部分的蚀刻剂可不同。在一些实施例中，通过使用光刻胶56作为掩模及使用下伏的牺牲层53D及53C作为蚀刻停止层来移除介电层52E及52D的在区62及60中的部分。此后，通过使用光刻胶56作为掩模及使用下伏的介电层52D及52C作为蚀刻停止层来移除牺牲层53D及53C的在区62及60中的暴露部分。在所得结构中，介电层52C在区60中被暴露出，且介电层52D在区62中被暴露出。
在图8中，对光刻胶56进行修整以暴露出多层堆叠58的附加部分。在一些实施例中，通过使用可接受的移除技术(例如侧向蚀刻)对光刻胶56进行修整。由于修整，光刻胶56的宽度减小且可暴露出多层堆叠58的在区60、区62及区64中的部分。举例来说，可在区60中暴露出介电层52C的顶表面；可在区62中暴露出介电层52D的顶表面；且可在区64中暴露出介电层52E的顶表面。
在图9中，通过可接受的蚀刻工艺使用光刻胶56作为掩模来移除介电层52E、52D及52C的以及牺牲层53D、53C及53B的在区60、区62及区64中的部分。蚀刻可以是任何可接受的蚀刻工艺，例如干式蚀刻(例如RIE、NBE、类似蚀刻)、湿式蚀刻、类似蚀刻或其组合。蚀刻可以是各向异性的。蚀刻可使开口61进一步延伸到多层堆叠58中。由于介电层52C到介电层52E及牺牲层53B到牺牲层53D具有不同的材料组成，因此用于移除这些层的暴露部分的蚀刻剂可不同。在一些实施例中，通过使用光刻胶56作为掩模及使用下伏的牺牲层53D、53C及53B作为蚀刻停止层来移除介电层52E、52D及52C的在区64、62及60中的部分。此后，通过使用光刻胶56作为掩模及使用下伏的介电层52D、52C及52B作为蚀刻停止层来移除牺牲层53D、53C及53B的在区64、62及60中的暴露部分。在所得结构中，介电层52B在区60中被暴露出；介电层52C在区62中被暴露出；且介电层52D在区64中被暴露出。
在图10中，对光刻胶56进行修整以暴露出多层堆叠58的附加部分。在一些实施例中，通过使用可接受的移除技术(例如侧向蚀刻)来对光刻胶56进行修整。由于修整，光刻胶56的宽度减小且可暴露出多层堆叠58的在区60、区62、区64及区66中的部分。举例来说，可在区60中暴露出介电层52B的顶表面；可在区62中暴露出介电层52C的顶表面；且可在区64中暴露出介电层52D的顶表面；且可在区66中暴露出介电层52E的顶表面。
在图11中，通过可接受的蚀刻工艺使用光刻胶56作为掩模来移除介电层52E、52D、52C及52B的在区60、区62、区64及区66中的部分。蚀刻可以是任何可接受的蚀刻工艺，例如干式蚀刻(例如RIE、NBE、类似蚀刻)、湿式蚀刻、类似蚀刻或其组合。蚀刻可以是各向异性的。蚀刻可使开口61进一步延伸到多层堆叠58中。在一些实施例中，通过使用光刻胶56作为掩模及使用下伏的牺牲层53D、53C、53B及53A作为蚀刻停止层来移除介电层52E、52D、52C及52B的在区66、64、62及60中的部分。在所得结构中，牺牲层53A在区60中被暴露出；牺牲层53B在区62中被暴露出；牺牲层53C在区64中被暴露出；且牺牲层53D在区66中被暴露出。此后，可通过可接受的灰化工艺或湿式剥离工艺移除光刻胶56。
在图12中，在多层堆叠58之上沉积金属间介电质(inter-metal dielectric，IMD)70。IMD 70可由介电材料形成且可通过任何适合的方法(例如CVD、PECVD、可流动CVD(flowable CVD，FCVD)或类似工艺)来沉积。介电材料可包括磷硅酸盐玻璃(phospho-silicate glass，PSG)、硼硅酸盐玻璃(boro-silicate glass，BSG)、掺杂硼的磷硅酸盐玻璃(boron-doped phospho-silicate glass，BPSG)、未经掺杂的硅酸盐玻璃(undopedsilicate glass，USG)或类似材料。在一些实施例中，IMD 70可包括氧化物(例如，氧化硅或类似材料)、氮化物(例如，氮化硅或类似材料)、其组合或类似材料。可使用通过任何可接受的工艺形成的其他介电材料。IMD 70沿着牺牲层53B到牺牲层53D的侧壁及介电层52B到介电层52E的侧壁延伸。此外，IMD 70可接触牺牲层53A到牺牲层53D的顶表面及介电层52E的顶表面。
此后，对IMD 70应用移除工艺以移除在多层堆叠58之上的多余介电材料。在一些实施例中，移除工艺可以是平坦化工艺，例如化学机械抛光(chemical mechanicalpolish，CMP)、回蚀工艺、其组合或类似工艺。平坦化工艺暴露出多层堆叠58，以使得在平坦化工艺完成之后多层堆叠58的顶表面与IMD 70的顶表面处于同一水平高度。
如图12中所示，因此形成中间且块状的阶梯结构。中间阶梯结构包括牺牲层53与介电层52的交替层。随后使用导电线72取代牺牲层53，此将在图16A及图16B中加以阐述。下部导电线72较长且在侧向上延伸超过上部导电线72，且导电线72中的每一者的宽度在朝向衬底50的方向上增大(参见图1A)。
图13到图16B是制造根据一些实施例的铁电存储器器件200的存储区的中间阶段的视图。在图13到图16B中，将块状多层堆叠58图案化以形成穿过块状多层堆叠58的沟槽86，且使用导电材料取代牺牲层53以界定导电线72。导电线72可对应于铁电存储器器件200中的字线，且导电线72可进一步为铁电存储器器件200的所得存储单元提供栅极电极。沿着图1A中所说明的参考横截面C-C’说明图13、图14、图15B及图16B。以部分三维视图说明图15A及图16A。
在图13中，在多层堆叠58之上形成光刻胶图案82及下伏的硬掩模图案80。在一些实施例中，在多层堆叠58之上依序形成硬掩模层及光刻胶层。举例来说，硬掩模层可包括氮化硅、氮氧化硅或类似材料，所述硬掩模层可通过CVD、PVD、ALD、PECVD或类似工艺来沉积。举例来说，通过旋转涂布技术形成光刻胶层。
此后，将光刻胶层图案化以形成光刻胶图案82及位于光刻胶图案82之间的沟槽86。举例来说，通过可接受的光刻技术将光刻胶图案化。然后，通过使用可接受的蚀刻工艺(例如，通过干式蚀刻(例如RIE、NBE、类似蚀刻)、湿式蚀刻、类似蚀刻或其组合)将光刻胶图案82的图案转移到硬掩模层以形成硬掩模图案80。蚀刻可以是各向异性的。因此，沟槽86被形成为延伸穿过硬掩模层。此后，可例如通过灰化工艺可选地移除光刻胶图案82。
在图14到图15B中，使用一种或多种可接受的蚀刻工艺(例如通过干式蚀刻(例如RIE、NBE、类似蚀刻)、湿式蚀刻、类似蚀刻或其组合)将硬掩模图案80的图案转移到多层堆叠58。蚀刻工艺可以是各向异性的。因此，沟槽86延伸穿过块状多层堆叠58，且因此界定条形的牺牲层53及条形的介电层52。在一些实施例中，沟槽86延伸穿过块状阶梯结构，且因此界定条形阶梯结构。然后，可通过可接受的工艺(例如，湿式蚀刻工艺、干式蚀刻工艺、平坦化工艺、其组合、或类似工艺)移除硬掩模图案80。
在图15A到图16B中，使用导电线72A到导电线72D(被统称为导电线72)取代牺牲层53A到牺牲层53D(被统称为牺牲层53)。在一些实施例中，通过可接受的工艺(例如湿式蚀刻工艺、干式蚀刻工艺或两者)移除牺牲层53。此后，将导电线72填充到两个相邻介电层52之间的空间中。在一些实施例中，每一导电线72包括TiN、TaN、W、Ru、Al、类似材料或其组合。在一些实施例中，每一导电线72由单种材料(例如TiN)制成。在一些实施例中，每一导电线72是多层结构。举例来说，如局部放大图中所示，每一导电线72包括两个障壁层71及75以及位于障壁层71与障壁层75之间的金属层73。具体来说，障壁层设置在金属层73与相邻介电层52之间。障壁层可防止金属层扩散到相邻介电层52。障壁层也可提供增大金属层与相邻介电层之间的粘合性的功能，且在一些实例中可被称为胶层。在一些实施例中，视需要提供具有不同材料的障壁层及胶层两者。障壁层71及75由第一导电材料(例如金属氮化物，例如氮化钛、氮化钽、氮化钼、氮化锆、氮化铪、或类似材料)形成。金属层73可由第二导电材料(例如金属，例如钨、钌、钼、钴、铝、镍、铜、银、金、其合金或类似材料)形成。障壁层71、75及金属层73可各自通过可接受的沉积工艺(例如CVD、PVD、ALD、PECVD或类似工艺)来形成。将障壁层71、75及金属层73进一步沉积在多层堆叠58的侧壁上且填充在沟槽86中。此后，通过回蚀工艺移除沟槽86中的障壁层71、75及金属层73。可执行可接受的回蚀工艺以从介电层52的侧壁及沟槽86的底表面移除多余材料。可接受的回蚀工艺包括干式蚀刻(例如RIE、NBE、类似蚀刻)、湿式蚀刻、类似蚀刻或其组合。可接受的回蚀工艺可以是各向异性的。
在一些实施例中，在取代工艺之后，随后使用导电线72(参见图1A)取代条形阶梯结构的牺牲层53。
图17A到图19B说明在多层堆叠58的介电层52的侧壁上形成缓冲层88。以部分三维视图说明图17A、图18A及图19A。在图17B、图18B及图19B中，沿着图1A的线C-C’提供横截面图。
在图17A及图17B中，使多层堆叠58的介电层52凹陷，以使得在两个相邻导电线72之间形成凹槽87。凹槽87连接到对应沟槽86(例如，与对应沟槽86进行空间连通)。具体来说，使介电层52的端部相对于导电线72的由沟槽86暴露出的端部凹陷约1nm到5nm。在一些实施例中，通过使用可接受的移除技术(例如侧向蚀刻)来对多层堆叠58的介电层52进行修整。蚀刻可包括干式蚀刻(例如RIE、NBE、类似蚀刻)、湿式蚀刻、类似蚀刻或其组合。蚀刻可以是各向异性的。在凹陷工艺之后，多层堆叠58具有弯曲侧壁。具体来说，导电线72的端部从剩余介电层52的端部突出。
在图18A及图19B中，在凹槽87中的每一者内形成缓冲层88。在一些实施例中，在多层堆叠58的顶部及侧壁上共形且连续地形成缓冲层88。具体来说，可沿着导电线72的侧壁及介电层52的侧壁在沟槽86中共形地沉积缓冲层88，且缓冲层88沿着介电层52E的顶表面及沿着沟槽86的底表面填充在凹槽87中。在一些实施例中，缓冲层88包括高介电常数材料，例如金属氧化物。在一些实施例中，金属氧化物包括La2O3、Al2O3、MgO或其组合或类似材料。可应用其他材料。在一些实施例中，其他材料包括HfZrO(HZO)、HfAlO、HfLaO、HfCeO、HfO、HfGdO、HfSiO、氧化钡钛(BaTiO3)、氧化铅钛(PbTiO3)、氧化铅锆(PbZrO3)、氧化锂铌(LiNbO3)、氧化钠铌(NaNbO3)、氧化钾铌(KNbO3)、氧化钾钽(KTaO3)、氧化铋钪(BiScO3)、氧化铋铁(BiFeO3)、氧化铪铒(Hf1-xErxO)、氧化铪镧(Hf1-xLaxO)、氧化铪钇(Hf1-xYxO)、氧化铪钆(Hf1-xGdxO)、氧化铪铝(Hf1-xAlxO)、氧化铪钛(Hf1-xTixO)、氧化铪钽(Hf1-xTaxO)或类似材料。在一些实施例中，形成缓冲层88的方法包括执行适合的沉积技术，例如CVD、PECVD、金属氧化物化学气相沉积(metal oxide chemical vapor deposition，MOCVD)、ALD、远程等离子体ALD(remote plasma ALD，RPALD)、等离子体增强型ALD(plasma-enhanced ALD，PEALD)、分子束沉积(molecular beam deposition，MBD)或类似技术。
在一些实施例中，缓冲层88具有约1nm到5nm(例如2nm、3nm、4nm或5nm)的厚度。可应用其他厚度范围(例如大于5nm或1nm到10nm)。在一些实施例中，缓冲层88形成为完全非晶状态。在替代实施例中，缓冲层88形成为部分晶体状态；即，缓冲层88形成为混合的晶体-非晶状态且具有某种程度的结构次序。在又一些替代实施例中，缓冲层88形成为完全晶体状态。在一些实施例中，缓冲层88是单层。在替代实施例中，缓冲层88是多层结构，所述多层结构包括与对应介电层52接触的内衬层(例如，Al2O3)及在内衬层外侧的外衬层(例如，La2O3)。
在图19A及图19B中，对连续缓冲层88执行回蚀工艺。可执行可接受的回蚀工艺以从导电线72的侧壁及沟槽86的底表面移除多余材料。可接受的回蚀工艺包括干式蚀刻(例如RIE、NBE、类似蚀刻)、湿式蚀刻、类似蚀刻或其组合。蚀刻可以是各向异性的。
在回蚀工艺之后，图18B的连续缓冲层被分割成图19B中的多个单独缓冲层88。单独缓冲层88分别嵌置在凹槽87中。在一些实施例中，单独缓冲层88被称为不连续缓冲层，且缓冲层的部分分别嵌置在凹槽87中。在一些实施例中，如图19B的左上方上的局部放大图中所示，每一缓冲层88a的侧壁与相邻导电线72的侧壁实质上处于同一水平高度。在一些实施例中，如图19B的右上方的局部放大图中所示，每一缓冲层88b的侧壁从相邻导电线72的侧壁轻微凹陷非零距离d。举例来说，非零距离d介于约1nm到5nm范围内。
此后，对缓冲层88执行退火工艺89。退火工艺89的温度范围介于约300℃到约450℃(例如，350℃到约400℃)范围内，以达成缓冲层88的所期望晶格结构。在一些实施例中，在退火工艺89之后，缓冲层88从非晶状态转变为部分晶体状态或完全晶体状态。在替代实施例中，在退火之后，缓冲层88从部分晶体状态转变为完全晶体状态。
图20A到图25B说明在沟槽86中形成存储单元202(参见图1A)的沟道区并将所述沟道区图案化。以部分三维视图说明图20A、图21A及图25A。在图20B、图21B、图22、图23、图24及图25B中，沿着图1A的线C-C’提供横截面图。
在一些实施例中，进一步在IMD 70上及沿着每一条形阶梯结构的侧壁形成图18B的缓冲层，且进一步对阶梯区中的缓冲层执行图19B的回蚀工艺。因此，阶梯结构的介电台阶中的每一者包括介电层52及位于介电层52旁边的两个缓冲层88，如图1A中所示。
在图20A到图23中，在沟槽86中沉积铁电层90、沟道层92及介电材料98A。
在图20A及图20B中，可沿着导电线72的侧壁及缓冲层88的侧壁及沿着介电层52E的顶表面以及沿着沟槽86的底表面在沟槽86中共形地沉积铁电层90。在一些实施例中，可进一步在IMD 70上及沿着阶梯区中的阶梯结构的每一台阶的侧壁沉积铁电层90。铁电层90可包括通过在铁电层90两端施加适当电压差而能够在两个不同的极化方向之间进行切换的材料。举例来说，铁电层90包括高介电常数介电材料，例如铪(Hf)系介电材料或类似材料。在一些实施例中，铁电层90包括氧化铪、氧化铪锆、掺杂硅的氧化铪或类似材料。
在一些实施例中，铁电层90在实施例中是掺杂有Al、Si、Zr、La、Gd或Y的氧化铪(HfO2)。在一些实施例中，铁电材料(例如HZO、HSO、HfSiO、HfLaO、HfZrO2(HZO)或ZrO2)用作铁电材料。可使用适合的形成方法(例如PVD、CVD、ALD或类似工艺)形成铁电层90。
在一些实施例中，铁电层90具有约1nm到20nm(例如5nm到10nm)的厚度。可应用其他厚度范围(例如，大于20nm或5nm到15nm)。铁电层90对缓冲层88的厚度比率介于约1:1到1:20(例如1:5到1:10)范围内。在一些实施例中，铁电层90形成为完全非晶状态。在替代实施例中，铁电层90形成为部分晶体状态；即，铁电层90形成为混合的晶体-非晶状态且具有某种程度的结构次序。在又一些替代实施例中，铁电层90形成为完全晶体状态。在一些实施例中，铁电层90是单层。在替代实施例中，铁电层90是多层结构。
在一些实施例中，如图20B的左上方上的局部放大图中所示，铁电层90a共形地形成在多层堆叠58的侧壁上且因此具有实质上平滑的侧壁轮廓。在一些实施例中，铁电层90a的靠近缓冲层88a及远离缓冲层88a的相对表面是实质上笔直的，如图20B的左上方上的局部放大图中所示。
在一些实施例中，如图20B的右上方上的局部放大图中所示，铁电层90b共形地形成在多层堆叠58的侧壁上且因此具有不平整且波浪形的侧壁轮廓。在一些实施例中，铁电层90b的靠近缓冲层88b及远离缓冲层88b的相对表面是不平整且波浪形的，如图20B的右上方上的局部放大图中所示。在一些实施例中，铁电层90b的靠近缓冲层88b的表面是波浪形的，而铁电层90b的远离缓冲层88b的表面是实质上笔直的。
此后，对铁电层90执行退火工艺91。退火工艺91的温度范围介于约300℃到约450℃(例如，350℃到约400℃)范围内，以达成铁电层90的所期望晶格结构。在一些实施例中，在退火工艺91之后，铁电层90从非晶质状态转变为部分晶体状态或完全晶体状态。在替代实施例中，在退火之后，铁电层90从部分晶体状态转变为完全晶体状态。
在一些实施例中，每一缓冲层88包括与铁电层90的材料不同的材料。举例来说，每一缓冲层88包括La2O3、Al2O3、MgO或其组合，且铁电层90包括HfZrO、HfAlO、HfLaO、HfCeO、HfO、HfGdO、HfSiO或其组合或类似材料。在替代实施例中，缓冲层88与铁电层90包括相同的材料，例如HfZrO(HZO)。
在一些实施例中，铁电层90与介电层52中的每一者之间设置有金属氧化物缓冲层88。金属氧化物部分地取代氧化硅且仿效金属表面，因此铁电层90会更均匀地生长，且因此改善器件性能。
在图21A及图21B中，在沟槽86中在铁电层90之上共形地沉积沟道层92。沟道层92包括适合于为存储单元202(参见图1A)提供沟道区的材料。举例来说，沟道层92包括氧化物半导体(OS)，例如氧化锌(ZnO)、氧化铟钨(InWO)、氧化铟镓锌(InGaZnO、IGZO)、氧化铟锌(InZnO)、氧化铟锡(ITO)、其组合或类似材料。在一些实施例中，沟道层92包括多晶硅(poly-Si)、非晶硅(a-Si)或类似物。可通过CVD、PVD、ALD、PECVD或类似工艺沉积沟道层92。沟道层92可在铁电层90之上沿着沟槽86的侧壁及底表面延伸。在一些实施例中，可进一步在IMD 70上及沿着阶梯区中的阶梯结构的每一台阶的侧壁沉积沟道层92。在沉积沟道层92之后，可在氧气相关周围环境中执行退火步骤(例如，在约300℃到约450℃的温度范围下)以激活沟道层92的电荷载流子。
在图22中，在沟道层92之上在沟槽86中沉积介电材料98A。在一些实施例中，介电材料98A包括氧化硅、氮化硅、氮氧化硅或类似材料，介电材料98A可通过CVD、PVD、ALD、PECVD或类似材料来沉积。介电材料98A可沿着沟槽86的侧壁及底表面在沟道层92之上延伸。在一些实施例中，介电材料98A是可选的且可视需要省略。
在图23中，在沟槽86中移除介电材料98A的底部部分及沟道层92的底部部分。移除工艺包括可接受的蚀刻工艺，例如干式蚀刻(例如RIE、NBE、类似蚀刻)、湿式蚀刻、类似蚀刻或其组合。蚀刻可以是各向异性的。在一些实施例中，从多层堆叠58移除介电材料98A的顶部部分及沟道层92的顶部部分。在一些实施例中，移除工艺包括光刻与蚀刻的组合。
因此，剩余的介电材料98A及沟道层92可暴露出铁电层90在沟槽86的底表面上的部分。因此，沟道层92在沟槽86的相对侧壁上的部分可彼此隔开，此会改善存储器阵列(如铁电存储器器件200)的存储单元202(参见图1A)之间的隔离。
在图24中，沉积介电材料98B以完全填充沟槽86。介电材料98B可由一种或多种材料且通过与介电材料98A的工艺相同或类似的工艺形成。在一些实施例中，介电材料98B与介电材料98A包括不同的材料。
在图25A及图25B中，对介电材料98A/98B、沟道层92及铁电层90应用移除工艺以移除多层堆叠58之上的多余材料。在一些实施例中，可利用平坦化工艺(例如CMP、回蚀工艺、其组合或类似工艺)。平坦化工艺暴露出多层堆叠58，以使得在平坦化工艺完成之后多层堆叠58(例如，介电层52E)的顶表面、铁电层90的顶表面、沟道层92的顶表面、介电材料98A/98B的顶表面及IMD 70的顶表面处于同一水平高度。
图26A到图29B说明制造铁电存储器器件200中的导电柱106及108(例如，源极/漏极柱)的中间步骤。导电柱106及108可沿着与导电线72垂直的方向延伸，以使得可选择铁电存储器器件200的个别单元来进行读取及写入操作。以部分三维视图说明图26A、图27A、图28A及图29A。在图26B及图27B中，沿着图1A的线C-C’提供横截面图。在图28B及图29B中，沿着图1A的线D-D’提供横截面图。
在图26A及图26B中，将沟槽100图案化成穿过沟道层92及介电材料98A/98B。举例来说，可通过光刻与蚀刻的组合执行沟槽100的图案化。沟槽100可设置在铁电层90的相对侧壁之间，且沟槽100可在实体上将铁电存储器器件200(参见图1A)中的相邻存储单元堆叠隔开。
在图27A及图27B中，在沟槽100中形成隔离柱102。在一些实施例中，在多层堆叠58之上沉积隔离层，从而填充在沟槽100中。举例来说，隔离层可包括氧化硅、氮化硅、氮氧化硅或类似材料，所述隔离层可通过CVD、PVD、ALD、PECVD或类似工艺来沉积。隔离层可在沟道层92之上沿着沟槽100的侧壁及底表面延伸。在沉积之后，可执行平坦化工艺(例如，CMP、回蚀或类似工艺)以移除隔离层的多余部分。在所得结构中，多层堆叠58的顶表面(例如，介电层52E)、缓冲层88、铁电层90、沟道层92及隔离柱102可实质上处于同一水平高度(例如，处于工艺变化内)。在一些实施例中，介电材料98A/98B的材料及隔离柱102的材料可被选择成使得这些材料可相对于彼此被选择性地蚀刻。举例来说，在一些实施例中，介电材料98A/98B包括氧化物而隔离柱102包括氮化物。在一些实施例中，介电材料98A/98B包括氮化物而隔离柱102包括氧化物。其他材料也是可能的。
在图28A及图28B中，为随后形成的导电柱106及108界定沟槽104。举例来说，使用光刻与蚀刻的组合将介电材料98A/98B图案化来形成沟槽104。在一些实施例中，如图28A中所示，在多层堆叠58、介电材料98A/98B、隔离柱102、沟道层92及铁电层90之上形成光刻胶118。在一些实施例中，通过可接受的光刻技术将光刻胶118图案化以界定开口120。开口120中的每一者可暴露出对应隔离柱102及位于隔离柱102旁边的介电材料98A/98B的两个分离区。如此一来，开口120中的每一者可界定被隔离柱102隔开的导电柱106与相邻导电柱108的图案。
随后，可通过可接受的蚀刻工艺(例如通过干式蚀刻(例如RIE、NBE、类似蚀刻)、湿式蚀刻、类似蚀刻或其组合)移除介电材料98A/98B的被开口120暴露出的部分。蚀刻可以是各向异性的。蚀刻工艺可使用能蚀刻介电材料98A/98B但不会明显地蚀刻隔离柱102的蚀刻剂。因此，即使开口120暴露出隔离柱102，仍可不明显地移除隔离柱102。沟槽104的图案可对应于导电柱106及108(参见图29A及图29B)。在将沟槽104图案化之后，例如可通过灰化移除光刻胶118。
在图29A及图29B中，使用导电材料填充沟槽104以形成导电柱106及108。所述导电材料可包括铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、其组合或类似材料，所述导电材料可例如使用CVD、ALD、PVD、PECVD、或类似工艺来形成。在沉积导电材料之后，可执行平坦化(例如，CMP、回蚀或类似工艺)以移除导电材料的多余部分，从而形成导电柱106及108。在所得结构中，多层堆叠58的顶表面(例如，介电层52E)、缓冲层88、铁电层90、沟道层92、导电柱106及导电柱108可实质上处于同一水平高度(例如，处于工艺变化内)。在一些实施例中，导电柱106对应于存储器阵列中的位线且电连接到存储器阵列中的位线，且导电柱108对应于铁电存储器器件200中的源极线且电连接到铁电存储器器件200中的源极线。
因此，堆叠的存储单元202可形成在铁电存储器器件200中，如图29A中所示。每一存储单元202包括栅极电极(例如，对应的导电线72的一部分)、栅极介电质(例如，对应的铁电层90的一部分)、沟道区(例如，对应的沟道层92的一部分)及源极/漏极柱(例如，对应的导电柱106及108的部分)。隔离柱102将位于同一列中且位于同一垂直水平高度的相邻的存储单元202隔离。存储单元202可被设置成垂直堆叠的行与列的阵列。
在图30A、图30B、图30C、图30D及图30E中，在多层堆叠58的顶表面(例如，介电层52E)、缓冲层88、铁电层90、沟道层92、导电柱106及导电柱108以及IMD 70上形成IMD 74。使导电接触件110、112及114分别位于导电线72、导电柱106及导电柱108上。图30A说明铁电存储器器件200的立体图；图30B说明器件的沿着图1A的线D-D’的横截面图；
图30C说明铁电存储器器件200的俯视图；且图30D说明沿着图30A的线E-E’的横截面图；且图30E说明器件的沿着图1A的线B-B’的横截面图。
IMD 74可由介电材料形成，且可通过任何适合的方法(例如CVD、PECVD、可流动CVD(FCVD)或类似工艺)来沉积。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未经掺杂的硅酸盐玻璃(USG)或类似材料。在一些实施例中，IMD 74可包括氧化物(例如，氧化硅或类似材料)、氮化物(例如，氮化硅或类似材料)、其组合或类似材料。可使用通过任何可接受的工艺形成的其他介电材料。此后，对IMD 74应用移除工艺以移除多层堆叠58之上的多余介电材料。在一些实施例中，移除工艺可以是平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、其组合或类似工艺。
在一些实施例中，导电线72的阶梯形状可在导电线72中的每一者上提供导电接触件110着落在上面的表面。在一些实施例中，形成导电接触件110可包括例如使用光刻与蚀刻的组合在IMD 74及IMD 70中图案化出开口以暴露出导电线72的部分。在开口中形成例如扩散障壁层、粘合层或类似层等衬层(未示出)及导电材料。衬层可包括钛、氮化钛、钽、氮化钽或类似材料。导电材料可包括铜、铜合金、银、金、钨、钴、铝、镍或类似材料。可执行平坦化工艺(例如CMP)以从IMD 74的表面移除多余材料。剩余的衬层及导电材料在开口中形成导电接触件110。
还如图30A的立体图所说明，也可使导电接触件112及114分别位于导电柱106及导电柱108上。导电接触件112、114及110可分别电连接到导电线116A、116B及116C，此会将存储器阵列连接到下伏/上覆的电路系统(例如，控制电路系统)和/或半导体管芯中的信号线、电源线及接地线。举例来说，如图30D中所示，导电接触件110可延伸穿过IMD 74及IMD70以将导电线116C电连接到导电线72及衬底上的下伏有源器件。其他导电接触件或导通孔可被形成为穿过IMD 74以将导电线116A及116B电连接到衬底上的下伏有源器件。在替代实施例中，除内连结构320之外或代替内连结构320，还可通过形成在铁电存储器器件200之上的内连结构提供往来于存储器阵列的布线和/或电源线。因此，可完成铁电存储器器件200。
尽管图1到图29B的实施例说明导电柱106及108的特定图案，但其他配置也是可能的。举例来说，在这些实施例中，导电柱106及108具有交错图案。然而，在其他实施例中，处于阵列的同一行中的导电柱106及108彼此全部对齐，如图32的铁电存储器器件200A中所示。
图31说明形成根据一些实施例的铁电存储器器件的方法。尽管将方法说明和/或阐述为一系列动作或事件，但将了解所述方法并不仅限于所说明的次序或动作。因此，在一些实施例中，动作可按照与所说明的次序不同的次序施行和/或可同时施行。此外，在一些实施例中，所说明的动作或事件可被细分成多个动作或事件，所述多个动作或事件可在单独的时间施行或与其他动作或子动作同时施行。在一些实施例中，可省略一些所说明的动作或事件，且可包括其他未说明的动作或事件。
在动作400处，在衬底上形成多层堆叠。所述多层堆叠包括交替堆叠的多个介电层及多个导电层且具有穿透过所述多层堆叠的沟槽。图13到图16B说明与动作400的一些实施例对应的不同视图。
在动作402处，使由沟槽的侧壁暴露出的所述多个介电层凹陷且因此形成多个凹槽，且所述多个凹槽中的一者形成在两个相邻导电层之间。在一些实施例中，使介电层凹陷包括执行蚀刻工艺，例如侧向蚀刻工艺。图13到图17B说明与动作402的一些实施例对应的不同视图。
在动作404处，在所述多个凹槽内分别形成多个缓冲层。在一些实施例中，形成缓冲层的方法包括在多层堆叠的侧壁上共形且连续地形成缓冲材料，且所述缓冲材料填充在凹槽中。此后，对缓冲材料执行回蚀工艺以移除缓冲材料的位于多层堆叠的导电层的侧壁上的部分。图19A到图19B说明与动作404的一些实施例对应的不同视图。
在动作405处，对缓冲层执行第一退火工艺。在一些实施例中，第一退火工艺的温度范围介于约300℃到约450℃范围内，以达成缓冲层的所期望晶格结构。此温度范围适于进行BEOL工艺。图19B说明与动作405的一些实施例对应的横截面图。
在动作406处，在沟槽的侧壁上形成铁电层，其中所述铁电层覆盖缓冲层的侧壁及导电层的侧壁。图20A到图20B说明与动作406的一些实施例对应的不同视图。
在动作407处，对铁电层执行第二退火工艺。在一些实施例中，第二退火工艺的温度范围介于约300℃到约450℃范围内，以达成缓冲层的所期望晶格结构。此温度范围适于进行BEOL工艺。图20B说明与动作407的一些实施例对应的横截面图。在一些实施例中，第二退火工艺的温度范围与第一退火工艺的温度范围相同。在其他实施例中，第二退火工艺的温度范围不同于(例如，高于或低于)第一退火工艺的温度范围。
在动作408处，在铁电层上形成沟道层。图21A到图23说明与动作408的一些实施例对应的不同视图。
图33说明根据一些实施例的铁电存储器器件的简化立体图。铁电存储器器件200’类似于图1A的铁电存储器器件200，但缓冲层88被从阶梯形区移除。具体来说，当在图16A到图29A的工艺期间界定存储单元202时，阶梯结构维持块状阶梯结构而不是上文所述的条形的多个阶梯结构。具体来说，两个块状阶梯结构设置在存储单元区的两侧处。在界定存储单元202之后，在存储单元区的两侧处将两个块状阶梯结构分割成多个条形的阶梯结构。
下文参考图1A到图33阐述本公开的铁电存储器器件的结构。
在一些实施例中，铁电存储器器件200/200A/200’包括多层堆叠58、沟道层92、铁电层90及缓冲层88。多层堆叠58设置在衬底50之上且包括交替堆叠的多个导电层(例如，导电线72)及多个介电层52。沟道层92穿透过所述多个导电层(例如，导电线72)及所述多个介电层52。铁电层90设置在沟道层92与所述多个导电层(例如，导电线72)及所述多个介电层52中的每一者之间。缓冲层88包括金属氧化物，且一个缓冲层88设置在铁电层90与所述多个介电层52中的每一者之间。缓冲层88中的每一者可为单层或具有多层结构。
在一些实施例中，如图20B中所示，介电层52的端部相对于导电层(例如，导电线72)的端部凹陷。在一些实施例中，缓冲层88的侧壁与导电层(例如，导电线72)的侧壁实质上齐平。在一些实施例中，缓冲层88的侧壁相对于导电层(例如，导电线72)的侧壁而呈凹形或凸形。
在一些实施例中，缓冲层88包括La2O3、Al2O3、MgO或其组合。在一些实施例中，铁电层90包括HfZrO、HfAlO、HfLaO、HfCeO、HfO、HfGdO、HfSiO或其组合。在一些实施例中，缓冲层88包括与铁电层90的材料相同的材料。在替代实施例中，缓冲层88包括与铁电层90的材料不同的材料。
在一些实施例中，缓冲层88具有约1nm到5nm(例如2nm到3nm)的厚度。在一些实施例中，铁电层90具有约1nm到20nm(例如，约5nm到20nm)的厚度。
在一些实施例中，铁电存储器器件200/200A/200’包括多层堆叠58、多个隔离结构(例如，介电材料98A/98B)、沟道层92及铁电层90。多层堆叠58设置在衬底50上且包括交替堆叠的多个栅极电极层(例如，导电线72)及多个介电层52。隔离结构(例如，介电材料98A/98B)设置在衬底50上且穿透过多层堆叠58。沟道层92设置在多层堆叠58与隔离结构(例如，介电材料98A/98B)中的每一者之间。铁电层90设置在沟道层92与多层堆叠58之间，其中铁电层90接触栅极电极层(例如，导电线72)中的每一者但与介电层52中的每一者隔开。
在一些实施例中，铁电存储器器件200/200A/200’还包括位于铁电层90与介电层52中的每一者之间的缓冲层88。在一些实施例中，缓冲层88包括第一金属氧化物材料，铁电层90包括第二金属氧化物材料，且沟道层92包括氧化物半导体材料。
在一些实施例中，铁电存储器器件200/200A/200’还包括设置在衬底50上且穿透过多层堆叠58的多个导电柱106及108。在一些实施例中，所述多个隔离结构(例如，介电材料98A/98B)中的每一者在各自的两端处设置有两个导电柱106及108。
在一些实施例中，隔离结构(例如，介电材料98A/98B)呈交错排列。具体来说，相邻列的隔离结构以交错方式排列，如图29A中所示。然而，本公开并不仅限于此。在一些实施例中，相邻列的隔离结构(例如，介电材料98A/98B)排列成规则的阵列且彼此对齐，如图32中所示。隔离结构(例如，介电材料98A/98B)中的每一者设置在两个存储器器件之间。
在本公开的一些实施例中，金属氧化物缓冲层设置在铁电层与介电层中的每一者之间。金属氧化物部分地取代氧化硅且仿效金属表面。金属氧化物缓冲层及金属层与铁电层的接触表面提供类似的性质及晶体程度，因此铁电层可更均匀地生长，且因此改善器件性能。
在以上实施例中，通过“先阶梯工艺”形成铁电存储器器件，在所述“先阶梯工艺”中，在形成存储单元之前形成阶梯结构。然而，本公开并不仅限于此。在其他实施例中，可通过“后阶梯工艺”形成铁电存储器器件，在所述“后阶梯工艺”中，在形成存储单元之后形成阶梯结构。
在以上实施例中，通过沉积牺牲介电层后续接着通过使用导电层取代牺牲介电层来形成栅极电极(例如，字线)。然而，本公开并不仅限于此。在其他实施例中，可视需要在第一阶段中形成栅极电极(例如，字线)而无需取代步骤。
本公开涵盖以上实例的许多变化。应理解，不同的实施例可具有不同的优点，且不存在全部实施例皆必须需要的特定优点。
根据本公开的一些实施例，一种器件包括多层堆叠、沟道层、铁电层及缓冲层。所述多层堆叠设置在衬底上且包括交替堆叠的多个导电层及多个介电层。所述沟道层穿透过所述多个导电层及所述多个介电层。所述铁电层设置在所述沟道层与所述多个导电层及所述多个介电层中的每一者之间。所述缓冲层包括金属氧化物，且所述缓冲层中的一者设置在所述铁电层与所述多个介电层中的每一者之间。
在一些实施例中，所述多个缓冲层中的一者的上表面与上覆的导电层的下表面实质上处于同一水平高度。在一些实施例中，所述多个缓冲层的侧壁与所述多个导电层的侧壁实质上齐平。在一些实施例中，所述多个缓冲层包括La2O3、Al2O3、MgO或其组合。在一些实施例中，所述铁电层包括HfZrO、HfAlO、HfLaO、HfCeO、HfO、HfGdO、HfSiO或其组合。在一些实施例中，所述多个缓冲层包括与所述铁电层的材料相同的材料。在一些实施例中，所述多个缓冲层包括与所述铁电层的材料不同的材料。在一些实施例中，所述多个缓冲层具有约1nm到5nm的厚度。在一些实施例中，所述铁电层具有约1nm到20nm的厚度。
根据本公开的替代实施例，一种器件包括多层堆叠、多个隔离结构、沟道层及铁电层。所述多层堆叠设置在衬底上且包括交替堆叠的多个栅极电极层及多个介电层。所述隔离结构设置在所述衬底上且穿透过所述多层堆叠。所述沟道层设置在所述多层堆叠与所述隔离结构中的每一者之间。所述铁电层设置在所述沟道层与所述多层堆叠之间，其中所述铁电层接触所述多层堆叠的所述栅极电极层中的每一者但与所述多层堆叠的所述介电层中的每一者隔开。
在替代实施例中，还包括多个缓冲层，所述多个缓冲层中的每一者设置在所述铁电层与所述多个介电层中的每一者之间。在替代实施例中，所述多个缓冲层包括金属氧化物。在替代实施例中，所述铁电层包括金属氧化物。在替代实施例中，还包括多个导电柱，所述多个导电柱设置在所述衬底上且穿透过所述多层堆叠，其中所述多个隔离结构中的每一者在各自的两端处设置有两个导电柱。在替代实施例中，所述沟道层包括氧化物半导体材料。在替代实施例中，所述多个隔离结构中的每一者设置在两个铁电存储器器件之间。
根据本公开的又一些替代实施例，一种形成器件的方法包括以下操作。在衬底上形成多层堆叠。所述多层堆叠包括交替堆叠的多个介电层及多个导电层且具有穿透过所述多层堆叠的沟槽。使由所述沟槽的侧壁暴露出的所述介电层凹陷，以使得在两个相邻导电层之间形成凹槽。在所述凹槽中的每一者内形成缓冲层。在所述沟槽的所述侧壁上形成铁电层，其中所述铁电层覆盖所述缓冲层的侧壁及所述导电层的侧壁。在所述铁电层上形成沟道层。
在又一些替代实施例中，还包括在形成所述多个缓冲层之后且在形成所述铁电层之前，对所述多个缓冲层执行退火工艺。在又一些替代实施例中，使所述多个介电层凹陷包括执行蚀刻工艺。在又一些替代实施例中，形成所述多个缓冲层包括：在所述多层堆叠的侧壁上共形且连续地形成缓冲材料，其中所述缓冲材料填充在所述多个凹槽中；以及对所述缓冲材料执行回蚀工艺。
上述内容概述了若干实施例的特征，以使所属领域的技术人员可更好地理解本公开的各个方面。所属领域的技术人员应了解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础以施行与本文中所介绍的实施例相同的目的和/或达成与本文中所介绍的实施例相同的优点。所属领域的技术人员还应意识到这些等效构造并不背离本公开的精神及范围，且他们可在不背离本公开的精神及范围的情况下在本文中做出各种变化、代替及变动。

Claims (10)

1.一种铁电存储器器件，包括：
多层堆叠，设置在衬底上且包括交替堆叠的多个导电层及多个介电层；
沟道层，穿透过所述多个导电层及所述多个介电层；
铁电层，设置在所述沟道层与所述多个导电层及所述多个介电层中的每一者之间；以及
多个缓冲层，包括金属氧化物，所述多个缓冲层中的一者设置在所述铁电层与所述多个介电层中的每一者之间。
2.根据权利要求1所述的铁电存储器器件，其中所述多个缓冲层中的一者的上表面与上覆的导电层的下表面实质上处于同一水平高度。
3.根据权利要求1所述的铁电存储器器件，其中所述多个缓冲层的侧壁与所述多个导电层的侧壁实质上齐平。
4.根据权利要求1所述的铁电存储器器件，其中所述多个缓冲层包括La2O3、Al2O3、MgO或其组合。
5.根据权利要求1所述的铁电存储器器件，其中所述铁电层包括HfZrO、HfAlO、HfLaO、HfCeO、HfO、HfGdO、HfSiO或其组合。
6.根据权利要求1所述的铁电存储器器件，其中所述多个缓冲层包括与所述铁电层的材料相同的材料。
7.根据权利要求1所述的铁电存储器器件，其中所述多个缓冲层包括与所述铁电层的材料不同的材料。
8.一种铁电存储器器件，包括：
多层堆叠，设置在衬底上且包括交替堆叠的多个栅极电极层及多个介电层；
多个隔离结构，设置在所述衬底上且穿透过所述多层堆叠；
沟道层，设置在所述多层堆叠与所述多个隔离结构中的每一者之间；以及
铁电层，设置在所述沟道层与所述多层堆叠之间，其中所述铁电层接触所述多层堆叠的所述多个栅极电极层中的每一者但与所述多层堆叠的所述多个介电层中的每一者隔开。
9.根据权利要求8所述的铁电存储器器件，还包括多个缓冲层，所述多个缓冲层中的每一者设置在所述铁电层与所述多个介电层中的每一者之间。
10.一种形成铁电存储器器件的方法，包括：
在衬底上形成多层堆叠，其中所述多层堆叠包括交替堆叠的多个介电层及多个导电层且具有穿透过所述多层堆叠的沟槽；
使由所述沟槽的侧壁暴露出的所述多个介电层凹陷且因此形成多个凹槽，所述多个凹槽中的一者形成在所述多个导电层中的两个相邻导电层之间；
在所述多个凹槽内分别形成多个缓冲层；
在所述沟槽的所述侧壁上形成铁电层，其中所述铁电层覆盖所述多个缓冲层的侧壁及所述多个导电层的侧壁；以及
在所述铁电层上形成沟道层。
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