DE102020130975A1 - Ferroelektrische speichervorrichtung und verfahren zum bilden derselben - Google Patents

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Chun-Chieh Lu
Han-Jong Chia
Sai-Hooi Yeong
Bo-Feng YOUNG
Yu-Ming Lin
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Abstract

Bereitgestellt wird eine ferroelektrische Speichervorrichtung aufweisend einen mehrschichtigen Stapel angeordnet über einem Substrat und aufweisend eine Mehrzahl leitfähiger Schichten und eine Mehrzahl dielektrischer Schichten, welche abwechselnd übereinandergestapelt sind. Eine Kanalschicht durchdringt die Mehrzahl leitfähiger Schichten und die Mehrzahl dielektrischer Schichten. Eine Mehrzahl ferroelektrischer Abschnitte werden getrennt zwischen der Kanalschicht und der Mehrzahl leitfähiger Schichten angeordnet. Die Mehrzahl ferroelektrischer Abschnitte sind durch einen oder mehrere Nicht-Null-Abstände vertikal voneinander getrennt.

Description

  • VERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen U.S.-Patentanmeldung Nummer 63/031,040 , eingereicht am 28. Mai, 2020, deren Inhalt durch Bezugnahme vollumfänglich in die vorliegende Anmeldung aufgenommen wird.
  • STAND DER TECHNIK
  • Halbleiterbauelemente werden in einer Vielzahl elektronischer Anwendungen, wie zum Beispiel Personalcomputern, Mobiltelefonen, Digitalkameras und anderen elektronischen Vorrichtungen, verwendet. Halbleitervorrichtungen werden typischerweise durch sequentielles Abscheiden isolierender oder dielektrischer Schichten, leitfähiger Schichten und Halbleiterschichten über einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten unter Verwendung von Lithografie- und Ätztechniken zum Bilden von Schaltungskomponenten und Elementen auf diesen hergestellt.
  • Durch laufende Verkleinerungen der minimalen Merkmalsgröße, welche es erlauben, mehr Komponenten in eine bestimmte Fläche zu integrieren, verbessert die Halbleiterindustrie fortwährend die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren, etc.). Die Verkleinerung der minimalen Merkmalsgrößen zieht jedoch zusätzliche Probleme nach sich, welche behoben werden müssen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • Die 1A, 1B und 1C stellen eine vereinfachte perspektivische Ansicht, ein Schaltbild und eine Ansicht von oben nach unten einer ferroelektrischen Speichervorrichtung im Einklang mit einigen Ausführungsformen dar.
    • Die 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15A, 15B, 16A, 16B, 17A, 17B, 18A, 18B, 19A, 19B, 20A, 20B, 20C, 20D, 20E, 20F, 21, 22, 23, 24A, 24B, 25A, 25B, 26A, 26B, 27A, 27B, 28A, 28B, 28C, 28D, 28E, 29A, 29B, 29C, 29D und 29E stellen verschiedene Ansichten der Herstellung einer FC-Speicheranordnung im Einklang mit einigen Ausführungsformen dar.
    • Die 30A, 30B und 30C stellen verschiedene Ansichten einer Speicheranordnung im Einklang mit alternativen Ausführungsformen dar.
    • 31 stellt ein Verfahren zum Bilden einer Speicheranordnung im Einklang mit einigen Ausführungsformen dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Umsetzen verschiedener Merkmale der Offenbarung bereit. Nachfolgend sind spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich nur um Beispiele, welche keinesfalls als Einschränkung auszulegen sind. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und das zweite Merkmal in direktem Kontakt miteinander gebildet sind, kann jedoch auch Ausführungsformen umfassen, in welchen zusätzliche Merkmale derart zwischen dem ersten Merkmal und dem zweiten Merkmal gebildet sein können, dass das erste und das zweite Merkmal nicht in direktem Kontakt miteinander sein können. Darüber hinaus kann die vorliegende Offenbarung Bezugsziffern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit, und schreibt für sich selbst keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können Begriffe räumlicher Beziehungen, wie zum Beispiel „darunter“, „unterhalb“, „niedrig“, „oberhalb“, „obere/r/s“ und dergleichen hierin zum Zweck einer einfacheren Beschreibung der Beziehung eines in den Figuren dargestellten Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) verwendet werden. Die Begriffe räumlicher Beziehungen sollen dazu dienen, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder im Betrieb zusätzlich zur in den Figuren abgebildeten Ausrichtung einzuschließen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad gedreht oder in anderen Ausrichtungen) angeordnet sein, und die hierin verwendeten Begriffe räumlicher Beziehungen können somit auch dementsprechend ausgelegt werden.
  • Verschiedene Ausführungsformen stellen eine Speichervorrichtung, wie zum Beispiel eine 3D-Speicheranordnung, bereit. In einigen Ausführungsformen ist die 3D-Speicheranordung eine ferroelektrische Feldeffekttransistor-Speicherschaltung (FeFET-Speicherschaltung), welche eine Mehrzahl vertikal gestapelter Speicherzellen aufweist. In einigen Ausführungsformen wird jede der Speicherzellen als ein FeFET betrachtet, welcher einen Wortleitungsbereich, welcher als eine Gate-Elektrode dient, einen Bit-Leitungsbereich, welcher als eine erste Source-/Drain-Elektrode dient, und einen Source-Leitungsbereich, welcher als eine zweite Source-/Drain-Elektrode dient, ein ferroelektrisches Material als ein Gate-Dielektrikum und einen Oxidhalbleiter (OS) als einen Kanalbereich aufweist. In einigen Ausführungsformen wird jede der Speicherzellen als ein Dünnschichttransistor (TFT) betrachtet.
  • Die 1A, 1B und 1C stellen Beispiele einer Speicheranordnung 200 im Einklang mit einigen Ausführungsformen dar. 1A stellt ein Beispiel eines Abschnitts einer vereinfachten Speicheranordnung 200 in einer dreidimensionalen Teilansicht dar; 1B stellt ein Schaltbild der Speicheranordnung 200 dar; und 1C stellt eine Ansicht von oben nach unten der Speicheranordnung 200 im Einklang mit einigen Ausführungsformen dar. Die Speicheranordnung 200 weist eine Mehrzahl von Speicherzellen 202 auf, welche in einem Raster aus Zeilen und Spalten angeordnet sein kann. Die Speicherzellen 202 können ferner vertikal gestapelt sein, um eine dreidimensionale Speicheranordnung bereitzustellen und dadurch die Vorrichtungsdichte zu erhöhen. Die Speicheranordnung 200 kann am hinteren Leitungsende (back end of line = BEOL) eines Halbleiter-Dies angeordnet sein. Zum Beispiel kann die Speicheranordnung in den Interconnect-Schichten des Halbleiter-Dies angeordnet sein, wie zum Beispiel über einer oder mehreren aktiven Vorrichtungen (zum Beispiel Transistoren), welche auf einem Halbleitersubstrat gebildet worden sind.
  • In einigen Ausführungsformen ist die Speicheranordnung 200 eine Flash-Speicheranordnung, wie zum Beispiel eine NOR-Flash-Speicheranordnung, oder dergleichen. In einigen Ausführungsformen ist ein Gate jeder der Speicherzellen 202 mit einer entsprechenden Wortleitung (zum Beispiel der Leiterbahn 72) elektrisch gekoppelt, ein erster Source-/Drain-Bereich jeder der Speicherzellen 202 ist mit einer entsprechenden Bit-Leitung (zum Beispiel der Leiterbahn 116B) elektrisch gekoppelt, und ein zweiter Source-/Drain-Bereich jeder der Speicherzellen 202 ist mit einer entsprechenden Source-Leitung (zum Beispiel der Leiterbahn 116A) elektrisch gekoppelt, welche den zweiten Source-/Drain-Bereich elektrisch mit Masse verbindet. Die Speicherzellen 202 in einer selben horizontalen Zeile der Speicheranordnung 200 können eine gemeinsame Wortleitung nutzen, während die Speicherzellen 202 in einer selben vertikalen Spalte der Speicheranordnung 200 eine gemeinsame Source-Leitung und eine gemeinsame Bit-Leitung nutzen können.
  • Die Speicheranordnung 200 weist eine Mehrzahl vertikal gestapelter Leiterbahnen 72 (zum Beispiel Wortleitungen) mit dielektrischen Schichten 52 angeordnet zwischen benachbarten der Leiterbahnen 72 auf. Die Leiterbahnen 72 erstrecken sich in einer Richtung parallel zu einer Hauptfläche eines darunter angeordneten Substrats (in den 1A und 1B nicht eigens dargestellt). Die Leiterbahnen 72 können eine Stufenanordnung aufweisen, sodass untere Leiterbahnen 72 länger sind und sich seitlich über Endpunkte der oberen Leiterbahnen 72 hinaus erstrecken. Zum Beispiel sind in 1A mehrere gestapelte Schichten von Leiterbahnen 72 dargestellt, wobei die obersten Leiterbahnen 72 die kürzesten und die untersten Leiterbahnen 72 die längsten sind. Jeweilige Längen der Leiterbahnen 72 können sich in einer Richtung auf das darunter angeordnete Substrat zu verlängern. Auf diese Weise kann ein Abschnitt jeder der Leiterbahnen 72 von oberhalb der Speicheranordnung 200 aus zugänglich sein, und leitfähige Kontakte können hergestellt werden, um jeweils freiliegende Abschnitte der Leiterbahnen 72 zu kontaktieren.
  • Die Speicheranordnung 200 weist ferner abwechselnd angeordnete leitfähige Höcker 106 (welche zum Beispiel mit Bit-Leitungen elektrisch verbunden sind) und leitfähige Höcker 108 (welche zum Beispiel mit Source-Leitungen elektrisch verbunden sind) auf. Die leitfähigen Höcker 106 und 108 können sich jeweils in einer Richtung lotrecht zu den Leiterbahnen 72 erstrecken. Ein dielektrisches Material 98 ist zwischen benachbarten der leitfähigen Höcker 106 und der leitfähigen Höcker 108 angeordnet und isoliert diese voneinander.
  • Paare der leitfähigen Höcker 106 und 108 definieren gemeinsam mit einer kreuzenden Leiterbahn 72 Begrenzungen jeder der Speicherzellen 202, und ein Isolationshöcker 102 ist zwischen benachbarten Paaren der leitfähigen Höcker 106 und 108 angeordnet und isoliert diese voneinander. In einigen Ausführungsformen sind die leitfähigen Höcker 108 elektrisch mit Masse gekoppelt. Obwohl 1A eine bestimmte Positionierung der leitfähigen Höcker 106 relativ zu den leitfähigen Höckern 108 darstellt, versteht sich, dass die Positionierung der leitfähigen Höcker 106 und 108 in anderen Ausführungsformen vertauscht sein kann.
  • In einigen Ausführungsformen kann die Speicheranordnung 200 auch ein Oxidhalbleitermaterial (OS-Material) als eine Kanalschicht 92 aufweisen. Die Kanalschicht 92 kann Kanalbereiche für die Speicherzellen 202 bereitstellen. Wenn zum Beispiel eine angemessene Spannung (welche zum Beispiel höher ist als eine entsprechende Schwellenspannung (Vth) einer betreffenden Speicherzelle 202) durch eine betreffende Leiterbahn 72 angelegt wird, kann ein Bereich der Kanalschicht 92, welche die Leiterbahn 72 kreuzt, ermöglichen, dass Strom von den leitfähigen Höckern 106 zu den leitfähigen Höckern 108 (zum Beispiel in der durch den Pfeil 206 angezeigten Richtung) fließt.
  • In einigen Ausführungsformen kann die Speicheranordnung 200 auch ferroelektrische Abschnitte 90 aufweisen, welche getrennt an Seitenwandflächen der Leiterbahnen 72 angeordnet sind. Zum Beispiel können die ferroelektrischen Abschnitte 90 einen ersten ferroelektrischen Abschnitt angeordnet an einer Seitenwandfläche einer ersten Leiterbahn und einen zweiten ferroelektrischen Abschnitt angeordnet an einer Seitenwandfläche einer zweiten Leiterbahn und getrennt vom ersten ferroelektrischen Abschnitt aufweisen. Da die Leiterbahnen 72 dafür eingerichtet sind, als Gate-Elektroden zu dienen, können die ferroelektrischen Abschnitte 90 als Gate-Dielektrika für die Speicherzellen 202 dienen. In einigen Ausführungsformen enthalten die ferroelektrischen Abschnitte 90 ein ferroelektrisches Material, wie zum Beispiel Hafniumoxid, Hafnium-Zirkoniumoxid, siliziumdotiertes Hafniumoxid oder dergleichen. In einigen Ausführungsformen können jeweilige der ferroelektrischen Abschnitte 90 eine im Wesentlichen konstante Breite über einer Höhe des Abschnitts aufweisen. In einigen zusätzlichen Ausführungsformen können jeweilige der ferroelektrischen Abschnitte einen gemischten kristallin-amorphen Zustand, welcher einen im Wesentlichen gleichmäßigen Prozentsatz kristalliner Struktur (zum Beispiel ein im Wesentlichen konstantes Verhältnis zwischen kristallinem Zustand und amorphem Zustand) aufweist, aufweisen. In einigen zusätzlichen Ausführungsformen können jeweilige der ferroelektrischen Abschnitte eine kristalline Struktur mit einer orthorhombischen Phase von mehr als 70 Mol%, mehr als 80 Mol% (zum Beispiel zwischen ungefähr 80 Mol% und ungefähr 99 Mol%) aufweisen. Das Aufweisen einer orthorhombischen Phase von mehr als 70 Mol% verbessert eine Ferroelektrizität der ferroelektrischen Abschnitte 90, und verbessert folglich die Leistung (zum Beispiel ein Lesefenster) betreffender Speichervorrichtungen.
  • In einigen Ausführungsformen können benachbarte der ferroelektrischen Abschnitte 90 durch die Kanalschicht 92 voneinander getrennt sein. In einigen dieser Ausführungsformen kann sich die Kanalschicht 92 durchgehend von einer Seitenwandfläche eines ersten ferroelektrischen Abschnitts zu einer Seitenwandfläche eines zweiten ferroelektrischen Abschnitts erstrecken. In einigen Ausführungsformen kann die Kanalschicht 92 Seitenwandflächen und sich horizontal erstreckende Flächen der ferroelektrischen Abschnitte 90 derart auskleiden, dass sie die Kanalschicht 92 derart definiert, dass diese ein unebenes und gewelltes Seitenwandprofil aufweist. In einigen Ausführungsformen weist die Kanalschicht 92 ein Seitenwandprofil auf, welches Vertiefungen innerhalb einer Seite der Kanalschicht 92 zwischen benachbarten der ferroelektrischen Abschnitte 90 definiert. In einigen Ausführungsformen kann sich das dielektrische Material 98 bis in die Vertiefungen hinein erstrecken. In einigen Ausführungsformen kann die Kanalschicht die dielektrische Schicht 52, welche zwischen benachbarten Leiterbahnen angeordnet ist, kontaktieren.
  • Die ferroelektrischen Abschnitte 90 können jeweils in eine von zwei unterschiedlichen Richtungen polarisiert sein, und die Polarisationsrichtung kann verändert werden, indem ein angemessenes Spannungsdifferential an die ferroelektrischen Abschnitte 90 angelegt und ein geeignetes elektrisches Feld erzeugt wird. Die Polarisation kann relativ lokalisiert (zum Beispiel in der Regel innerhalb jeder der Begrenzungen der Speicherzellen 202 enthalten) sein. Abhängig von der Polarisationsrichtung eines bestimmten Bereichs der ferroelektrischen Abschnitte 90 variiert eine Schwellenspannung einer entsprechenden Speicherzelle 202, und ein digitaler Wert (zum Beispiel 0 oder 1) kann gespeichert werden. Wenn ein Bereich der ferroelektrischen Abschnitte 90 zum Beispiel eine erste elektrische Polarisationsrichtung aufweist, kann die entsprechende Speicherzelle 202 eine relativ niedrige Schwellenspannung aufweisen, und wenn der Bereich der ferroelektrischen Abschnitte 90 eine zweite elektrische Polarisationsrichtung aufweist, kann die entsprechende Speicherzelle 202 eine relativ hohe Schwellenspannung aufweisen. Der Unterschied zwischen den beiden Schwellenspannungen kann als die Schwellenspannungsverschiebung bezeichnet werden. Eine größere Schwellenspannungsverschiebung macht es einfacher (zum Beispiel weniger fehleranfällig), den in der entsprechenden Speicherzelle 202 gespeicherten digitalen Wert auszulesen.
  • Um einen Schreibvorgang an einer Speicherzelle 202 in derartigen Ausführungsformen durchzuführen, wird eine Schreibspannung an einen Abschnitt der ferroelektrischen Abschnitte 90, welcher der Speicherzelle 202 entspricht, angelegt. In einigen Ausführungsformen wird die Schreibspannung zum Beispiel angelegt, indem angemessene Spannungen an eine betreffende Leiterbahn 72 (zum Beispiel die Wortleitung) und die entsprechenden leitfähigen Höcker 106/108 (zum Beispiel die Bit-Leitung/Source-Leitung) angelegt werden. In derartigen Ausführungsformen ist die Leiterbahn 72 dafür eingerichtet, als eine Gate-Elektrodenschicht zu dienen, und die leitfähigen Höcker 106/108 sind dafür eingerichtet, als Source-/Drain-Bereiche zu dienen. Durch Anlegen der Schreibspannung an den Abschnitt der ferroelektrischen Abschnitte 90 kann eine Polarisationsrichtung des Bereichs der ferroelektrischen Abschnitte 90 verändert werden. Folglich kann die betreffende Schwellenspannung der betreffenden Speicherzelle 202 auch von einer niedrigen Schwellenspannung auf eine hohe Schwellenspannung umgeschaltet werden, oder umgekehrt, und ein digitaler Wert kann in der Speicherzelle 202 gespeichert werden. Da die Leiterbahnen 72 die leitfähigen Höcker 106 und 108 kreuzen, können einzelne Speicherzellen 202 für den Schreibvorgang ausgewählt werden.
  • Um einen Lesevorgang an der Speicherzelle 202 in derartigen Ausführungsformen durchzuführen, wird eine Lesespannung (eine Spannung zwischen der niedrigen und der hohen Schwellenspannung) an die betreffende Leiterbahn 72 (zum Beispiel die Wortleitung) angelegt. Abhängig von der Polarisationsrichtung des betreffenden ferroelektrischen Abschnitts 90 kann die Speicherzelle 202 eingeschaltet werden, oder nicht. Folglich kann der leitfähige Höcker 106 durch den leitfähigen Höcker 108 (zum Beispiel eine Source-Leitung, welche mit Masse gekoppelt ist) entladen werden, oder nicht, und der in der Speicherzelle 202 gespeicherte digitale Wert kann bestimmt werden. Da die Leiterbahnen 72 die leitfähigen Höcker 106 und 108 kreuzen, können einzelne Speicherzellen 202 für den Lesevorgang ausgewählt werden.
  • 1A stellt ferner Referenzquerschnitte der Speicheranordnung 200 dar, welche in späteren Figuren verwendet werden. Der Querschnitt B-B' verläuft entlang einer Längsachse der Leiterbahnen 72 und in einer Richtung zum Beispiel parallel zur Richtung des Stromflusses der Speicherzellen 202. Der Querschnitt C-C' verläuft lotrecht zum Querschnitt B-B' und erstreckt sich durch die dielektrischen Materialien 98 und die Isolationshöcker 102. Der Querschnitt D-D' verläuft lotrecht zum Querschnitt B-B' und erstreckt sich durch die dielektrischen Materialien 98 und die leitfähigen Höcker 106. Der Querschnitt E-E' verläuft lotrecht zum Querschnitt B-B' und erstreckt sich durch die dielektrischen Materialien 98 und die leitfähigen Höcker 106. Der Querschnitt F-F' verläuft parallel zum Querschnitt B-B' und erstreckt sich durch die dielektrischen Materialien 98, die leitfähigen Höcker 106, die Isolationshöcker 102 und die leitfähigen Höcker 108. Zur Verdeutlichung beziehen sich nachfolgende Figuren auf diese Referenzquerschnitte.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie zum Beispiel ein Grundhalbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen, sein, welches dotiert (z.B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein integrierter Schaltungs-Die, wie zum Beispiel ein Logik-Die, ein Speicher-Die, ein ASIC-Die oder dergleichen sein. Das Substrat 50 kann ein komplementärer Metalloxidhalbleiter-Die (CMOS-Die) sein und kann als eine CMOS-Unteranordnung (CUA) bezeichnet werden. Das Substrat 50 kann ein Wafer, wie zum Beispiel ein Siliziumwafer, sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial gebildet auf einer Isolatorschicht. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxid-Schicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie zum Beispiel ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbundhalbleiter aufweisend Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter aufweisend Silizium-Germanium, Galliumarsenidphosphid, Aluminium-Indiumarsenid, Aluminium-Galliumarsenid, Gallium-Indiumarsenid, Gallium-Indiumphosphid und/oder Gallium-Indiumarsenidphosphid; oder Kombinationen davon enthalten.
  • 2 stellt ferner Schaltungen dar, welche über dem Substrat 50 gebildet werden können. Die Schaltungen weisen Transistoren an einer oberen Fläche des Substrats 50 auf. Die Transistoren können dielektrische Gate-Schichten 302 über oberen Flächen des Substrats 50 und Gate-Elektroden 304 über den dielektrischen Gate-Schichten 302 aufweisen. Source-/Drain-Bereiche 306 sind im Substrat 50 an gegenüberliegenden Seiten der dielektrischen Gate-Schichten 302 und der Gate-Elektroden 304 angeordnet. Gate-Abstandselemente 308 sind entlang von Seitenwänden der dielektrischen Gate-Schichten 302 angeordnet und trennen die Source-/Drain-Bereiche 306 von den Gate-Elektroden 304 durch angemessene seitliche Abstände. Die Transistoren können Finnenfeldeffekttransistoren (FinFETs), Nanostruktur-FETs (zum Beispiel Nanoblatt-, Nanodraht-, Rundum-Gate-FETs oder dergleichen) (Nano-FETs), planare FETs, dergleichen oder Kombinationen davon aufweisen, und können durch Gate-First- oder Gate-Last-Prozesse gebildet werden.
  • Ein erstes Zwischenschichtdielektrikum (ILD) 310 umgibt und isoliert die Source-/Drain-Bereiche 306, die dielektrischen Gate-Schichten 302 und die Gate-Elektroden 304. Ein zweites ILD 312 ist über dem ersten ILD 310 angeordnet. Source-/Drain-Kontakte 314 erstrecken sich durch das zweite ILD 312 und das erste ILD 310 und sind mit den Source-/Drain-Bereichen 306 elektrisch gekoppelt. Gate-Kontakte 316 erstrecken sich durch das zweite ILD 312 und sind mit den Gate-Elektroden 304 elektrisch gekoppelt. Eine Interconnect-Struktur 320 ist über dem zweiten ILD 312, den Source-/Drain-Kontakten 314 und den Gate-Kontakten 316 angeordnet. Die Interconnect-Struktur 320 weist eine oder mehrere gestapelte dielektrische Schichten 324 und leitfähige Merkmale 322 zum Beispiel gebildet in der einen oder den mehreren dielektrischen Schichten 324 auf. Die Interconnect-Struktur 320 kann mit den Gate-Kontakten 316 und den Source-/Drain-Kontakten 314 elektrisch verbunden sein, um Funktionsschaltungen zu bilden. In einigen Ausführungsformen können die durch die Interconnect-Struktur 320 gebildeten Funktionsschaltungen Logikschaltungen, Speicherschaltungen, Leseverstärker, Steuerungen, Eingabe-/Ausgabe-Schaltungen, Bildsensorschaltungen, dergleichen oder Kombinationen davon aufweisen. Obwohl 2 über dem Substrat 50 gebildete Transistoren erörtert, können auch andere aktive Vorrichtungen (zum Beispiel Dioden oder dergleichen) und/oder passive Vorrichtungen (zum Beispiel Kondensatoren, Widerstände oder dergleichen) als Bestandteil der Funktionsschaltungen gebildet werden.
  • In 3 ist ein mehrschichtiger Stapel 58 über der Struktur von 2 gebildet worden. Das Substrat 50, die Transistoren, die ILDs 310 und 312 und die Interconnect-Struktur 320 können aus den nachfolgenden Zeichnungen zum Zweck einer Vereinfachung und besseren Übersichtlichkeit weggelassen werden. Obwohl der mehrschichtige Stapel 58 dargestellt ist, als würde er die dielektrischen Schichten 324 der Interconnect-Struktur 320 kontaktieren, kann eine beliebige Anzahl von Zwischenschichten zwischen dem Substrat 50 und dem mehrschichtigen Stapel 58 angeordnet werden. Zum Beispiel können eine oder mehrere Interconnect-Schichten, welche leitfähige Merkmale in Isolierschichten (zum Beispiel dielektrischen Schichten mit niedrigem k-Wert) aufweisen, zwischen dem Substrat 50 und dem mehrschichtigen Stapel 58 angeordnet sein. In einigen Ausführungsformen können die leitfähigen Merkmale derart strukturiert sein, dass sie Strom-, Erdungs- und/oder Signalleitungen für die aktiven Vorrichtungen am Substrat 50 und/oder der Speicheranordnung 200 (siehe 1A und 1B) bereitstellen. In einigen Ausführungsformen können eine oder mehrere Interconnect-Schichten, welche leitfähige Merkmale in Isolierschichten (zum Beispiel dielektrischen Schichten mit niedrigem k-Wert) aufweisen, über dem mehrschichtigen Stapel 58 angeordnet sein.
  • In 3 weist der mehrschichtige Stapel 58 abwechselnde Schichten von Opferschichten 53A - 53D (gemeinsam bezeichnet als die Opferschichten 53) und dielektrischen Schichten 52A - 52E (gemeinsam bezeichnet als die dielektrischen Schichten 52) auf. Die Opferschichten 53 können in nachfolgenden Schritten strukturiert und ersetzt werden, um Leiterbahnen 72 (zum Beispiel die Wortleitungen) zu definieren. Die Opferschichten 53 können dielektrische Materialien, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Kombinationen davon oder dergleichen, enthalten. Die dielektrischen Schichten 52 können Isoliermaterialien, wie zum Beispiel Aluminiumoxid, Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Kombinationen davon oder dergleichen, enthalten. Die Opferschichten 53 und die dielektrischen Schichten 52 enthalten unterschiedliche Materialien mit unterschiedlichen Ätzselektivitäten. In einigen Ausführungsformen enthalten die Opferschichten 53 Siliziumnitrid, und die dielektrischen Schichten 52 enthalten Aluminiumoxid oder Siliziumoxid. Sowohl die Opferschichten 53 als auch die dielektrischen Schichten 52 können zum Beispiel unter Verwendung von chemischer Aufdampfung (CVD), Atomlagenabscheidung (ALD), physikalischer Aufdampfung (PVD), plasmaverstärkter CVD (PECVD) oder dergleichen gebildet werden.
  • Obwohl 3 eine bestimmte Anzahl der Opferschichten 53 und der dielektrischen Schichten 52 darstellt, können andere Ausführungsformen eine unterschiedliche Anzahl von Opferschichten 53 und dielektrischen Schichten 52 aufweisen. Außerdem ist der mehrschichtige Stapel 58 zwar derart dargestellt, als wiese er dielektrische Schichten als unterste und oberste Schichten auf, die Offenbarung ist jedoch nicht darauf beschränkt. In einigen Ausführungsformen ist mindestens entweder die oberste oder die unterste Schicht des mehrschichtigen Stapels 58 eine Opferschicht.
  • Die 4 bis 12 sind Ansichten von Zwischenstadien der Herstellung einer stufenförmigen Struktur der Speicheranordnung 200 im Einklang mit einigen Ausführungsformen. Die 4 bis 12 sind entlang des in 1A dargestellten Referenzquerschnitts B-B' dargestellt.
  • In 4 wird ein Fotolack 56 über dem mehrschichtigen Stapel 58 gebildet. In einigen Ausführungsformen wird der Fotolack 56 durch eine Aufschleudertechnik gebildet und durch eine annehmbare Fotolithografietechnik strukturiert. Das Strukturieren des Fotolacks 56 kann den mehrschichtigen Stapel 58 in Bereichen 60 freilegen, während es verbleibende Abschnitte des mehrschichtigen Stapels 58 maskiert. Zum Beispiel kann eine oberste Schicht des mehrschichtigen Stapels 58 (zum Beispiel die dielektrische Schicht 52E) in den Bereichen 60 freigelegt werden.
  • In 5 werden die freiliegenden Abschnitte des mehrschichtigen Stapels 58 in den Bereichen 60 unter Verwendung des Fotolacks 56 als eine Maske geätzt. Das Ätzen kann ein beliebiger annehmbarer Ätzprozess, wie zum Beispiel eine Trockenätzung (zum Beispiel eine reaktive Ionenätzung (RIE), eine Neutralstrahlätzung (NBE) oder dergleichen), eine Nassätzung, dergleichen oder eine Kombination davon, sein. Das Ätzen kann anisotrop erfolgen. Die Ätzung kann Abschnitte der dielektrischen Schicht 52E und der Opferschicht 53D in den Bereichen 60 entfernen und Öffnungen 61 definieren. Da die dielektrische Schicht 52E und die Opferschicht 53D unterschiedliche Materialzusammensetzungen aufweisen, können sich die zum Entfernen freiliegender Abschnitte dieser Schichten verwendeten Ätzmittel voneinander unterscheiden. In einigen Ausführungsformen dient die Opferschicht 53D als eine Ätzstoppschicht beim Ätzen der dielektrischen Schicht 52E, und die dielektrische Schicht 52D dient als eine Ätzstoppschicht beim Ätzen der Opferschicht 53D. Folglich können die Abschnitte der dielektrischen Schicht 52E und der Opferschicht 53D selektiv entfernt werden, ohne verbleibende Schichten des mehrschichtigen Stapels 58 zu entfernen, und die Öffnungen 61 können sich bis zu einer gewünschten Tiefe erstrecken. Alternativ dazu kann ein zeitlich abgestimmter Ätzprozess dazu verwendet werden, die Ätzung der Öffnungen 61 zu beenden, nachdem die Öffnungen 61 eine gewünschte Tiefe erreicht haben. In der entstehenden Struktur liegt die dielektrische Schicht 52D in den Bereichen 60 frei.
  • In 6 wird der Fotolack 56 getrimmt, um zusätzliche Abschnitte des mehrschichtigen Stapels 58 freizulegen. In einigen Ausführungsformen wird der Fotolack 56 unter Verwendung einer annehmbaren Entfernungstechnik, wie zum Beispiel seitliche Ätzung, getrimmt. Als ein Ergebnis des Trimmens wird eine Breite des Fotolacks 56 verringert, und Abschnitte des mehrschichtigen Stapels 58 in den Bereichen 60 und den Bereichen 62 können freigelegt werden. Zum Beispiel können obere Flächen der dielektrischen Schicht 52D in den Bereichen 60 freigelegt werden, und obere Flächen der dielektrischen Schicht 52E können in den Bereichen 62 freigelegt werden.
  • In 7 sind Abschnitte der dielektrischen Schicht 52E, der Opferschicht 53D, der dielektrischen Schicht 52D und der Opferschicht 53C in den Bereichen 60 und den Bereichen 62 durch annehmbare Ätzprozesse unter Verwendung des Fotolacks 56 als eine Maske entfernt worden. Das Ätzen kann ein beliebiger annehmbarer Ätzprozess, wie zum Beispiel eine Trockenätzung (zum Beispiel RIE, NBE oder dergleichen), eine Nassätzung, dergleichen oder eine Kombination davon, sein. Das Ätzen kann anisotrop erfolgen. Die Ätzung kann die Öffnungen 61 weiter bis in den mehrschichtigen Stapel 58 hinein erweitern. Da die Opferschichten 53D und 53C und die dielektrischen Schichten 52E und 52D unterschiedliche Materialzusammensetzungen aufweisen, können sich die zum Entfernen freiliegender Abschnitte dieser Schichten verwendeten Ätzmittel voneinander unterscheiden. In einigen Ausführungsformen werden Abschnitte der dielektrischen Schichten 52E und 52D in den Bereichen 62 und 60 durch Verwendung des Fotolacks 56 als eine Maske unter Verwendung der darunter angeordneten Opferschichten 53D und 53C als Ätzstoppschichten entfernt. Danach werden die freiliegenden Abschnitte der Opferschichten 53D und 53C in den Bereichen 62 und 60 durch Verwendung des Fotolacks 56 als eine Maske und unter Verwendung der darunter angeordneten dielektrischen Schichten 52D und 52C als Ätzstoppschichten entfernt. In der entstehenden Struktur liegt die dielektrische Schicht 52C in den Bereichen 60 frei, und die dielektrischen Schicht 52D liegt in den Bereichen 62 frei.
  • In 8 wird der Fotolack 56 getrimmt, um zusätzliche Abschnitte des mehrschichtigen Stapels 58 freizulegen. In einigen Ausführungsformen wird der Fotolack 56 unter Verwendung einer annehmbaren Entfernungstechnik, wie zum Beispiel seitliche Ätzung, getrimmt. Als ein Ergebnis des Trimmens wird eine Breite des Fotolacks 56 verringert, und Abschnitte des mehrschichtigen Stapels 58 in den Bereichen 60, den Bereichen 62 und Bereichen 64 können freigelegt werden. Zum Beispiel können obere Flächen der dielektrischen Schicht 52C in den Bereichen 60 freigelegt werden; obere Flächen der dielektrischen Schicht 52D können in den Bereichen 62 freigelegt werden; und obere Flächen der dielektrischen Schicht 52E können in den Bereichen 64 freigelegt werden.
  • In 9 sind Abschnitte der dielektrischen Schichten 52E, 52D und 52C und die Opferschichten 53D, 53C und 53B in den Bereichen 60, den Bereichen 62 und den Bereichen 64 durch annehmbare Ätzprozesse unter Verwendung des Fotolacks 56 als eine Maske entfernt worden. Das Ätzen kann ein beliebiger annehmbarer Ätzprozess, wie zum Beispiel eine Trockenätzung (zum Beispiel RIE, NBE oder dergleichen), eine Nassätzung, dergleichen oder eine Kombination davon, sein. Das Ätzen kann anisotrop erfolgen. Die Ätzung kann die Öffnungen 61 weiter bis in den mehrschichtigen Stapel 58 hinein erweitern. Da die dielektrischen Schichten 52C - 52E und die Opferschichten 53B - 53D unterschiedliche Materialzusammensetzungen aufweisen, können sich die zum Entfernen freiliegender Abschnitte dieser Schichten verwendeten Ätzmittel voneinander unterscheiden. In einigen Ausführungsformen werden Abschnitte der dielektrischen Schichten 52E, 52D und 52C in den Bereichen 64, 62 und 60 durch Verwendung des Fotolacks 56 als eine Maske unter Verwendung der darunter angeordneten Opferschichten 53D, 53C und 53B als Ätzstoppschichten entfernt. Danach werden die freiliegenden Abschnitte der Opferschichten 53D, 53C und 53B in den Bereichen 64, 62 und 60 durch Verwendung des Fotolacks 56 als eine Maske und unter Verwendung der darunter angeordneten dielektrischen Schichten 52D, 52C und 52B als Ätzstoppschichten entfernt. In der entstehenden Struktur liegt die dielektrische Schicht 52B in den Bereichen 60 frei; die dielektrische Schicht 52C liegt in den Bereichen 62 frei; und die dielektrische Schicht 52D liegt in den Bereichen 64 frei.
  • In 10 wird der Fotolack 56 getrimmt, um zusätzliche Abschnitte des mehrschichtigen Stapels 58 freizulegen. In einigen Ausführungsformen wird der Fotolack 56 unter Verwendung einer annehmbaren Entfernungstechnik, wie zum Beispiel seitliche Ätzung, getrimmt. Als ein Ergebnis des Trimmens wird eine Breite des Fotolacks 56 verringert, und Abschnitte des mehrschichtigen Stapels 58 in den Bereichen 60, den Bereichen 62, den Bereichen 64 und Bereichen 66 können freigelegt werden. Zum Beispiel können obere Flächen der dielektrischen Schicht 52B in den Bereichen 60 freigelegt werden; obere Flächen der dielektrischen Schicht 52C können in den Bereichen 62 freigelegt werden; obere Flächen der dielektrischen Schicht 52D können in den Bereichen 64 freigelegt werden; und obere Flächen der dielektrischen Schicht 52E können in den Bereichen 66 freigelegt werden.
  • In 11 sind Abschnitte der dielektrischen Schichten 52E, 52D, 52C und 52B in den Bereichen 60, den Bereichen 62, den Bereichen 64 und den Bereichen 66 durch annehmbare Ätzprozesse unter Verwendung des Fotolacks 56 als eine Maske entfernt worden. Das Ätzen kann ein beliebiger annehmbarer Ätzprozess, wie zum Beispiel eine Trockenätzung (zum Beispiel RIE, NBE oder dergleichen), eine Nassätzung, dergleichen oder eine Kombination davon, sein. Das Ätzen kann anisotrop erfolgen. Die Ätzung kann die Öffnungen 61 weiter bis in den mehrschichtigen Stapel 58 hinein erweitern. In einigen Ausführungsformen werden Abschnitte der dielektrischen Schichten 52E, 52D, 52C und 52B in den Bereichen 66, 64, 62 und 60 durch Verwendung des Fotolacks 56 als eine Maske unter Verwendung der darunter angeordneten Opferschichten 53D, 53C, 53B und 53A als Ätzstoppschichten entfernt. In der entstehenden Struktur ist die Opferschicht 53A in den Bereich 60 freigelegt; die Opferschicht 53B ist in den Bereichen 62 freigelegt; die Opferschicht 53C ist in den Bereichen 64 freigelegt; und die Opferschicht 53D ist in den Bereichen 66 freigelegt. Danach kann der Fotolack 56 durch einen annehmbaren Veraschungs- oder Nassabziehprozess entfernt werden.
  • In 12 wird ein Zwischenmetalldielektrikum (IMD) 70 über dem mehrschichtigen Stapel 58 gebildet. Das IMD 70 kann aus einem dielektrischen Material gebildet werden, und kann durch ein beliebiges geeignetes Verfahren, wie zum Beispiel CVD, PECVD, fließbarer CVD (FCVD) oder dergleichen, aufgebracht werden. Die dielektrischen Materialien können Phosphorsilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen enthalten. In einigen Ausführungsformen kann das IMD 70 ein Oxid (zum Beispiel Siliziumoxid oder dergleichen), ein Nitrid (zum Beispiel Siliziumnitrid oder dergleichen), eine Kombination davon oder dergleichen enthalten. Andere dielektrische Materialien gebildet durch einen beliebigen annehmbaren Prozess können ebenfalls verwendet werden. Danach wird ein Entfernungsprozess durchgeführt, um überschüssiges dielektrisches Material über dem mehrschichtigen Stapel 58 zu entfernen. In einigen Ausführungsformen kann der Entfernungsprozess ein Planarisierungsprozess, wie zum Beispiel ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, sein. Der Planarisierungsprozess legt den mehrschichtigen Stapel 58 derart frei, dass sich obere Flächen des mehrschichtigen Stapels 58 und des IMD 70 nach Abschluss des Planarisierungsprozesses auf einer Ebene befinden. Das IMD 70 erstreckt sich entlang von Seitenwänden der Opferschichten 53B - 53D und Seitenwänden der dielektrischen Schichten 52B - 52E. Ferner kann das IMD 70 obere Flächen der Opferschichten 53A - 53D und der dielektrischen Schicht 52E kontaktieren.
  • Wie in 12 gezeigt, ist somit eine Zwischen- und Grundstufenstruktur gebildet worden. Die Zwischenstufenstruktur weist abwechselnd Schichten der Opferschichten 53 und der dielektrischen Schichten 52 auf. Die Opferschichten 53 werden in der Folge durch Leiterbahnen 72 ersetzt, welche in den 16A und 16B ausführlich beschrieben werden. Untere Leiterbahnen 72 sind länger und erstrecken sich seitlich über obere Leiterbahnen 72 hinaus, und eine Breite jeder der Leiterbahnen 72 erhöht sich in einer Richtung auf das Substrat 50 zu (siehe 1A und 30E).
  • Die 13 bis 16B sind Ansichten von Zwischenstadien der Herstellung eines Speicherbereichs der Speicheranordnung 200 im Einklang mit einigen Ausführungsformen. In den 13 bis 16B wird der mehrschichtige Grundstapel 58 strukturiert, um Gräben 86 durch diesen hindurch zu bilden, und die Opferschichten 53 werden durch leitfähige Merkmale zum Definieren der Leiterbahnen 72 ersetzt. Die Leiterbahnen 72 können Wortleitungen in der Speicheranordnung 200 entsprechen, und die Leiterbahnen 72 können ferner Gate-Elektroden für die entstehenden Speicherzellen der Speicheranordnung 200 bereitstellen. Die 13, 14, 15B und 16B sind entlang des in 1A dargestellten Referenzquerschnitts C-C' dargestellt. Die 15A und 16A sind in einer dreidimensionalen Teilansicht dargestellt.
  • In 13 sind die Fotolackstrukturen 82 und die darunter angeordneten Hartmaskenstrukturen 80 über dem mehrschichtigen Stapel 58 gebildet worden. In einigen Ausführungsformen werden eine Hartmaskenschicht und eine Fotolackschicht nacheinander über dem mehrschichtigen Stapel 58 gebildet. Die Hartmaskenschicht kann zum Beispiel Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten, welches durch CVD, PVD, ALD, PECVD oder dergleichen aufgebracht werden kann. Die Fotolackschicht wird zum Beispiel durch eine Aufschleudertechnik gebildet.
  • Danach wird die Fotolackschicht strukturiert, um Fotolackstrukturen 82 und Gräben 86 zwischen den Fotolackstrukturen 82 zu bilden. Der Fotolack wird zum Beispiel durch eine annehmbare Fotolithografietechnik strukturiert. Die Strukturen der Fotolackstrukturen 82 werden dann auf die Hartmaskenschicht übertragen, um die Hartmaskenstruktur 80 zu bilden, indem ein annehmbarer Ätzprozess, wie zum Beispiel eine Trockenätzung (zum Beispiel RIE, NBE oder dergleichen), eine Nassätzung, dergleichen oder eine Kombination davon, verwendet wird. Das Ätzen kann anisotrop erfolgen. Somit werden Gräben 86 gebildet, welche sich durch die Hartmaskenschicht erstrecken. Danach können die Fotolackstrukturen 82 optional zum Beispiel durch einen Veraschungsprozess entfernt werden.
  • In den 14, 15A und 15B werden die Strukturen der Hartmaskenstrukturen 80 auf den mehrschichtigen Stapel 58 übertragen, indem ein oder mehrere annehmbare Ätzprozesse, wie zum Beispiel eine Trockenätzung (zum Beispiel RIE, NBE oder dergleichen), eine Nassätzung, dergleichen oder eine Kombination davon, verwendet wird/werden. Der Ätzprozess kann anisotrop erfolgen. Somit erstrecken sich die Gräben 86 durch den mehrschichtigen Grundstapel 58 hindurch, und streifenförmige Opferschichten 53 sowie streifenförmige dielektrischen Schichten 52 werden entsprechend definiert. In einigen Ausführungsformen erstrecken sich die Gräben 86 durch die Grundstufenstruktur hindurch, und die streifenförmigen Stufenstrukturen werden entsprechend definiert. Dann können die Hartmaskenstrukturen 80 durch einen annehmbaren Prozess, wie zum Beispiel einen Nassätzprozess, einen Trockenätzprozess, einen Planarisierungsprozess, Kombinationen davon oder dergleichen, entfernt werden.
  • In den 15A, 15B, 16A und 16B werden die Opferschichten 53A - 53D (zusammen bezeichnet als die Opferschichten 53) durch Leiterbahnen 72A - 72D (zusammen bezeichnet als die Leiterbahnen 72) ersetzt. In einigen Ausführungsformen werden die Opferschichten 53 durch einen annehmbaren Prozess, wie zum Beispiel einen Nassätzprozess, einen Trockenätzprozess oder beides, entfernt. Danach werden Leiterbahnen 72 in den Raum zwischen zwei benachbarte dielektrische Schichten 52 gefüllt. Wie in der lokal vergrößerten Ansicht gezeigt, weist jede der Leiterbahnen 72 zwei Barriereschichten 71 und 75 und eine Metallschicht 73 zwischen den Barriereschichten 71 und 75 auf. Insbesondere sind die Barriereschichten 71 oder 75 zwischen der Metallschicht 73 und der benachbarten dielektrischen Schicht 52 angeordnet. Die Barriereschichten 71 und 75 können die Metallschicht vor einer Diffusion in die benachbarten dielektrischen Schichten 52 bewahren. Die Barriereschichten 71 und 75 können auch die Funktion des Erhöhens der Haftung zwischen der Metallschicht 73 und den benachbarten dielektrischen Schichten 52 bereitstellen, und können in manchen Beispielen als Klebstoffschichten bezeichnet werden. In einigen Ausführungsformen werden sowohl Barriereschichten als auch Klebstoffschichten je nach Bedarf aus unterschiedlichen Materialien bereitgestellt. Die Barriereschichten 71 und 75 werden aus einem ersten leitfähigen Material, wie zum Beispiel einem Metallnitrid, wie zum Beispiel Titannitrid, Tantalnitrid, Molybdännitrid, Zirkoniumnitrid, Hafniumnitrid oder dergleichen, gebildet. Die Metallschichten 73 können aus einem zweiten leitfähigen Material, wie zum Beispiel einem Metall, wie zum Beispiel Wolfram, Ruthenium, Molybdän, Kobalt, Aluminium, Nickel, Kupfer, Silber, Gold, Legierungen davon oder dergleichen, gebildet werden. Die Barriereschichten 71, 75 und die Metallschicht 73 können jeweils durch einen annehmbaren Abscheidungsprozess, wie zum Beispiel CVD, PVD, ALD, PECVD oder dergleichen, gebildet werden. Das erste leitfähige Material der Barriereschichten 71 und 75, und das zweite leitfähige Material der Metallschicht 73 werden ferner an den Seitenwänden des mehrschichtigen Stapels 58 aufgebracht und füllen die Gräben 86 aus. Danach werden das erste leitfähige Material der Barriereschichten 71 und 75, und das zweite leitfähige Material der Metallschicht 73 in den Gräben 86 durch einen Rückätzprozess entfernt. Ein annehmbarer Rückätzprozess kann durchgeführt werden, um überschüssige Materialien von den Seitenwänden der dielektrischen Schichten 52 und den Bodenflächen der Gräben 86 zu entfernen. Der annehmbare Rückätzprozess umfasst eine Trockenätzung (zum Beispiel RIE, NBE oder dergleichen), eine Nassätzung, dergleichen oder eine Kombination davon. Der annehmbare Rückätzprozess kann anisotrop sein.
  • In einigen Ausführungsformen werden beim Austauschprozess die Opferschichten 53 der streifenförmigen stufenförmigen Strukturen anschließend durch Leiterbahnen 72 (siehe 1A) ersetzt.
  • Die 17A bis 19B stellen das selektive Bilden ferroelektrischer Abschnitte 90 in den Gräben 86 dar. Die 17A, 18A und 19A sind in einer dreidimensionalen Teilansicht dargestellt. In den 17B, 18B und 19B sind Querschnittsansichten entlang der Linie C-C' von 1A bereitgestellt.
  • In den 17A und 17B wird eine Oberflächenbehandlung 87 an Bereichen 89 zwischen den Leiterbahnen 72 durchgeführt, um obere Flächen der dielektrischen Schichten 52 selektiv derart zu modifizieren, dass sich der Unterschied der Oberflächenenergie zwischen den Bereichen 89 und den Leiterbahnen 72 erhöht. In einigen Ausführungsformen wird die Oberflächenbehandlung 87 durchgeführt, um Oberflächen der Bereiche 89, welche Hydrophobie oder Superhydrophobie aufweisen, mit hoher Benetzbarkeit und niedriger Oberflächenenergie zu versehen. Die Oberflächenbehandlung 87 kann zum Beispiel durch ein wie folgt beschriebenes Verfahren durchgeführt werden.
  • Inhibitorabschnitte 88 werden selektiv an den Oberflächen der dielektrischen Schichten 52 innerhalb der Bereiche 89 gebildet. Die Inhibitorabschnitte 88 können als Sperrschichten bezeichnet werden, welche die Oberflächen der dielektrischen Schichten 52 blockieren, um zu verhindern, dass die nachfolgend gebildeten ferroelektrischen Abschnitte 90 an den Oberflächen der dielektrischen Schichten 52 innerhalb der Bereiche 89 abgeschieden werden. In einer Ausführungsform, in welcher die dielektrischen Schichten 52 aus Oxid gebildet sind, werden die Inhibitorabschnitte 88 aus einem organischen Material gebildet, welches mit Oxidflächen der dielektrischen Schichten 52 umgesetzt oder an diesen adsorbiert werden kann. Das organische Material kann zum Beispiel eine selbstorganisierende Monoschicht (SAM) zur Oberflächenmodifikation der dielektrischen Schichten 52 sein. Die SAM kann eine molekulare Anordnung sein, welche an den freiliegenden Oxidflächen der dielektrischen Schichten 52 in geordnete Felder eingeteilt werden kann. Jedes Molekül der SAM kann eine Kopfgruppe und einen Schwanz aufweisen, wobei die Kopfgruppe das Molekül in den Oxidflächen der dielektrischen Schichten 52 verankert und der Schwanz verhindert, dass die ferroelektrischen Abschnitte 90 an den Oxidflächen der dielektrischen Schichten 52 abgeschieden werden.
  • In einigen Ausführungsformen werden die Inhibitorabschnitte 88 aus einem Molekül gebildet, welches eine Kopfgruppe aufweist. Die Kopfgruppe ist eine metallophile Kopfgruppe, welche sich an den Oxidflächen der dielektrischen Schichten 52 verankert. In einer Ausführungsform enthält die metallophile Kopfgruppe des Moleküls ein Phosphoratom (P), ein Schwefelatom (S) oder dergleichen.
  • Im Einklang mit Ausführungsformen der Offenbarung ist der Schwanz des Moleküls, welches die Inhibitorabschnitte 88 bildet, ein metallophober Alkylschwanz. Der metallophobe Alkylschwanz weist zum Beispiel eine Alkylkette mit einer großen Molekülgröße oder einer langen Kohlenstoffkette auf, um zu verhindern, dass die ferroelektrischen Abschnitte 90 an seiner Oberfläche abgeschieden werden. In einigen Ausführungsformen ist der Schwanz des Moleküls aus mindestens 12 Rückgratatomen, wie zum Beispiel 12 Kohlenstoffatomen, gebildet. In einer Ausführungsform ist der Schwanz des Moleküls aus ungefähr 18 Rückgratatomen gebildet. Die große Molekülstruktur der SAM kann verhindern, dass die ferroelektrischen Abschnitte 90 an ihrer Oberfläche abgeschieden werden.
  • Zum Beispiel können die Inhibitorabschnitte 88 aus Molekülen gebildet werden, welche aus der Gruppe umfassend ein Alkanthiol, wie zum Beispiel 1-Octadecanthiol (ODT), oder eine Alkanphosphonsäure, wie zum Beispiel Octadecylphosphonsäure (ODPA), ausgewählt sein können, aber nicht auf diese beschränkt sind. In einer Ausführungsform sind die Inhibitorabschnitte 88 aus ODT oder ODPA gebildet, welche sich an den aus Oxid gebildeten dielektrischen Schichten 52 festsetzen. Die Inhibitorabschnitte 88 können eine Dicke T1 von ungefähr 0,1 nm bis 2 nm aufweisen.
  • Die Inhibitorabschnitte 88 können durch einen Lösungsphasenprozess oder Dampfphasenepitaxie aufgebracht werden. Zum Beispiel können die Inhibitorabschnitte 88 durch einen Lösungsphasenprozess in einer geeigneten Verarbeitungsumgebung, wie zum Beispiel einem Gleichgewicht von Säurekonzentration, Lösungstemperatur und Passivierungszeit, aufgebracht werden. In einer Ausführungsform weist eine ausgeglichene Verarbeitungsumgebung ODPA oder ODT mit einer Konzentration von zwischen 1 mM und 20 mM, einer Lösungstemperatur zwischen der Raumtemperatur und 150° C und/oder einer Passivierungszeit von zwischen 0,5 und 2 Stunden auf.
  • In den 18A und 18B werden ferroelektrische Abschnitte 90 in den Gräben 86 über den Leiterbahnen 72 gebildet. Die ferroelektrischen Abschnitte 90 können ferroelektrische Abschnitte 90A, 90B, 90C und 90D aufweisen, welche getrennt an Seitenwandflächen der Leiterbahnen 72a, 72B, 72C beziehungsweise 72D angeordnet sind. In einigen Ausführungsformen werden die ferroelektrischen Abschnitte 90 nicht an den Inhibitorabschnitten 88 abgeschieden, sodass die Bereiche 89 zwischen den Leiterbahnen 72 frei von ferroelektrischen Abschnitten sind. In einigen zusätzlichen Ausführungsformen werden die ferroelektrischen Abschnitte nicht am IMD 70 am Boden der Gräben 86 abgeschieden. Man ist zu dem Schluss gekommen, dass sich das ferroelektrische Material der ferroelektrischen Abschnitte 90 auf unterschiedlichen Materialien (zum Beispiel auf den Leiterbahnen 72 und den dielektrischen Schichten 52) in verschiedenen Dicken, verschiedenen Kristallstrukturen und/oder verschiedenen Phasen bilden kann. Derartige Unterschiede im ferroelektrischen Material können zu Unterschieden in der Anwendung verschiedener Speichervorrichtungen führen. Durch das Benutzen der Inhibitorabschnitte 88, um zu verhindern, dass sich das ferroelektrische Material an der dielektrischen Schicht 52 bildet, können die getrennten ferroelektrischen Abschnitte 90 derart gebildet werden, dass sie eine gleichmäßige (das heißt konstante) Dicke, Kristallstruktur und/oder Phase durch die ferroelektrischen Abschnitte hindurch aufweist, was die Speicherleistung verbessert.
  • Die ferroelektrischen Abschnitte 90 können ein Material enthalten, welches in der Lage ist, zwischen zwei verschiedenen Polarisationsrichtungen umzuschalten, indem eine geeignete Spannungsdifferenz an die ferroelektrischen Abschnitte 90 angelegt wird. Zum Beispiel enthalten die ferroelektrischen Abschnitte 90 ein dielektrisches Material mit hohem k-Wert, wie zum Beispiel dielektrische Materialien auf Basis von Hafnium (Hf) oder dergleichen. In einigen Ausführungsformen enthalten die ferroelektrischen Abschnitte 90 Hafniumoxid, Hafnium-Zirkoniumoxid, siliziumdotiertes Hafniumoxid oder dergleichen.
  • In einigen Ausführungsformen können die ferroelektrischen Abschnitte 90 Barium-Titanoxid (BaTiO3), Blei-Titanoxid (PbTiO3), Blei-Zirkoniumoxid (PbZrO3), Lithium-Nioboxid (LiNbO3), Natrium-Nioboxid (NaNbO3), Kalium-Nioboxid (KNbO3), Kalium-Tantaloxid (KTaO3), Bismut-Scandiumoxid (BiScO3), Bismut-Eisenoxid (BiFeO3), Hafnium-Erbiumoxid (Hf1-xErxO), Hafnium-Lanthanoxid (Hf1-xLaxO), Hafnium-Yttriumoxid (Hf1-xYxO), Hafnium-Gadoliniumoxid (Hf1-xGdxO), Hafnium-Aluminiumoxid (Hf1-xAlxO), Hafnium-Zirkoniumoxid (Hf1-xZrxO, HZO), Hafnium-Titanoxid (Hf1-xTixO), Hafnium-Tantaloxid (Hf1-xTaxO), oder eine Kombination davon oder dergleichen enthalten. In einigen Ausführungsformen können die ferroelektrischen Abschnitte 90 verschiedene ferroelektrische Materialien oder verschiedene Arten von Speichermaterialien enthalten. In einigen Ausführungsformen umfasst das Verfahren zum Bilden der ferroelektrischen Abschnitte 90 das Durchführen einer geeigneten Abscheidungstechnik, wie zum Beispiel CVD, PECVD, chemische Metalloxid-Dampfabscheidung (MOCVD), ALD, RPALD, PEALD, MBD oder dergleichen.
  • In einigen Ausführungsformen, in welchen der Inhibitorabschnitt 88 aus einem organischen Material, wie zum Beispiel SAM, gebildet wird, um zu verhindern, dass die Inhibitorabschnitte 88 aufgrund einer thermischen Zersetzung zerbrechen, werden die ferroelektrischen Abschnitte 90 durch einen Niedertemperaturabscheidungsprozess aufgebracht. In einer Ausführungsform, in welcher die SAM-Zersetzungstemperatur zwischen der Raumtemperatur und 200° C liegt, werden die ferroelektrischen Abschnitte 90 bei einer Temperatur, welche niedriger ist als Raumtemperatur bis 200° C, aufgebracht, um die Geschwindigkeit der SAM-Zersetzung zu verringern, ohne die Inhibitorabschnitte 88 wesentlich zu beschädigen. Dadurch können die Inhibitorabschnitte 88 während der Dauer der Abscheidung der ferroelektrischen Abschnitte 90 ihre Sperrfähigkeiten bewahren.
  • Der ferroelektrische Abschnitt 90 weist eine Dicke T2 gleich oder größer als die Dicke T1 des Inhibitorabschnitts 88 auf. In einigen Ausführungsformen weist der ferroelektrische Abschnitt 90 die Dicke T2 von ungefähr 1-20 nm, wie zum Beispiel 5 - 10 nm, auf. Andere Dickenbereiche (zum Beispiel mehr als 20 nm oder 5 - 15 nm) können anwendbar sein. In einigen Ausführungsformen wird der ferroelektrische Abschnitt 90 in einem vollständig amorphen Zustand gebildet. In alternativen Ausführungsformen wird der ferroelektrische Abschnitt 90 in einem teilweise kristallinen Zustand gebildet; das heißt, der ferroelektrische Abschnitt 90 wird in einem gemischten kristallin-amorphen Zustand gebildet und weist einen bestimmten Grad an struktureller Ordnung auf. In weiteren alternativen Ausführungsformen wird der ferroelektrische Abschnitt 90 in einem vollständig kristallinen Zustand gebildet. In einigen Ausführungsformen ist der ferroelektrische Abschnitt 90 eine Einzelschicht. In alternativen Ausführungsformen ist der ferroelektrische Abschnitt 90 eine mehrschichtige Struktur.
  • Ein Temperprozess wird an den ferroelektrischen Abschnitten 90 und den Inhibitorabschnitten 88 durchgeführt. Der Temperaturbereich des Temperprozesses reicht von ungefähr 100° C bis ungefähr 400° C, sodass die ferroelektrischen Abschnitte 90 eine gewünschte kristalline Gitterstruktur erlangen können und sich die Inhibitorabschnitte 88 zersetzen können. In einigen Ausführungsformen wird der ferroelektrische Abschnitt 90 beim Temperprozess von einem amorphen Zustand in einen teilweise oder vollständig kristallinen Zustand umgewandelt. In alternativen Ausführungsformen werden die ferroelektrischen Abschnitte 90 beim Temperprozess von einem teilweise kristallinen Zustand in einen vollständig kristallinen Zustand umgewandelt. Auf diese Weise können die ferroelektrischen Abschnitte 90 eine orthorhombische Kristallphase aufweisen. In einigen Ausführungsformen ist die orthorhombische Kristallphase in den ferroelektrischen Abschnitten 90 größer als 70 Mol% (das heißt 70 %). In einigen Ausführungsformen ist die orthorhombische Kristallphase in den ferroelektrischen Abschnitten 90 größer als 80 Mol%. Zum Beispiel beträgt die orthorhombische Kristallphase in den ferroelektrischen Abschnitten 90 zwischen 80 Mol% und 99 Mol%. Nachdem sich die Inhibitorabschnitte 88 zersetzt haben, sind Seitenwandflächen der dielektrischen Schichten 52 in Bereichen 89 freigelegt, und zwei benachbarte ferroelektrische Abschnitte 90 und die dielektrische Schicht 52 dazwischen bilden eine Querrille G.
  • Die 20A bis 20F stellen das selektive Bilden einer Kanalschicht 92 über den ferroelektrischen Abschnitten 90 und den dielektrischen Schichten 52 dar. 20A ist in einer dreidimensionalen Teilansicht dargestellt. In 20B ist eine Querschnittsansicht entlang der Linie C-C' von 1A bereitgestellt. Die 20C, 20D, 20E und 20F stellen lokal vergrößerte Ansichten in einem Bereich A von 20B dar.
  • In den 20A und 20B wird eine Kanalschicht 92 in den Gräben 86 und den Querrillen G aufgebracht. Die Kanalschicht 92 enthält Materialien, welche dafür geeignet sind, Kanalbereiche für die Speicherzellen 202 bereitzustellen (siehe 1A). Zum Beispiel enthält die Kanalschicht 92 einen Oxidhalbleiter (OS), wie zum Beispiel Zinkoxid (ZnO), Indium-Wolframoxid (InWO), Indium-Gallium-Zinkoxid (InGaZnO, IGZO), Indium-Zinkoxid (InZnO), Indium-Zinnoxid (ITO), Kombinationen davon oder dergleichen. In einigen Ausführungsformen enthält die Kanalschicht 92 polykristallines Silizium (Poly-Si), amorphes Silizium (a-Si) oder dergleichen. Die Kanalschicht 92 kann durch CVD, PVD, ALD, PECVD oder dergleichen aufgebracht werden.
  • Die Kanalschicht 92 kann sich entlang von Seitenwänden und Bodenflächen der Gräben 86 und entlang von oberen Flächen, Seitenwänden und Böden der Querrillen G über den ferroelektrischen Abschnitten 90 und dielektrischen Schichten 52 erstrecken. In einigen Ausführungsformen kann die Kanalschicht 92 ferner am IMD 70 und entlang der Seitenwand jeder der Stufen der Stufenstruktur im stufenförmigen Bereich aufgebracht werden. Die Kanalschicht 92 ist in Kontakt mit oberen Flächen, Seitenwandflächen und unteren Flächen der ferroelektrischen Abschnitte 90 sowie Seitenwandflächen der dielektrischen Schichten 52. In einigen Ausführungsformen wird die Kanalschicht 92 konform an den ferroelektrischen Abschnitten 90 und den dielektrischen Schichten 52 aufgebracht, wodurch die Kanalschicht 92 ein unebenes und welliges Seitenwandprofil aufweist. In einigen Ausführungsformen sind beide Seitenwände SW1 und SW2 der Kanalschicht 92 wellig. Die Seitenwand SW2 der Kanalschicht 92 weist Querrillen H in Ebenen der dielektrischen Schichten 52 auf, wie in den 20C, 20D und 20E gezeigt. Die Querrillen H sind zu den dielektrischen Schichten 52 hin vertieft. In alternativen Ausführungsformen ist eine Seitenwand SW1 der Kanalschicht 92, welche mit den ferroelektrischen Abschnitten 90 und der dielektrischen Schicht 52 in Kontakt ist, wellig, während eine Seitenwand SW2 der Kanalschicht 92, welche nicht mit den ferroelektrischen Abschnitten 90 und der dielektrischen Schicht 52 in Kontakt ist, im Wesentlichen gerade ist, wie in 20F gezeigt.
  • In einigen Ausführungsformen weist die Kanalschicht 92 in der Querrille G eine Dicke T3 gleich der Dicke T2 des ferroelektrischen Abschnitts 90 auf, wie in 20C gezeigt. In alternativen Ausführungsformen weist die Kanalschicht 92 in der Querrille G eine Dicke T3 geringer als die Dicke T2 des ferroelektrischen Abschnitts 90 auf, wie in 20D gezeigt. In alternativen Ausführungsformen weist die Kanalschicht 92 in der Querrille G eine Dicke T3 geringer als die Dicke T2 des ferroelektrischen Abschnitts 90 auf, wie in 20D gezeigt. In weiteren alternativen Ausführungsformen weist die Kanalschicht 92 in der Querrille G eine Dicke T3 größer als die Dicke T2 des ferroelektrischen Abschnitts 90 auf, wie in den 20E und 20F gezeigt.
  • Nachdem die Kanalschicht 92 aufgebracht worden ist, kann ein Temperprozess (zum Beispiel in einem Temperaturbereich von ungefähr 300° C bis ungefähr 450° C) in einer sauerstoffhaltigen Umgebung durchgeführt werden, um die Ladungsträger der Kanalschicht 92 zu aktivieren.
  • Die 21 bis 24B stellen das Bilden von dielektrischem Material 98 und das Strukturieren der Kanalschicht 92 für die Speicherzellen 202 (siehe 1A) in den Gräben 86 dar. 24A ist in einer dreidimensionalen Teilansicht dargestellt. In den 21, 22, 23 und 24B sind Querschnittsansichten entlang der Linie C-C' von 1A bereitgestellt.
  • In 21 wird ein dielektrisches Material 98A in den Gräben 86 und den Querrillen H über der Kanalschicht 92 aufgebracht. In einigen Ausführungsformen enthält das dielektrische Material 98A Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen, welche durch CVD, PVD, ALD, PECVD oder dergleichen aufgebracht werden können. Das dielektrische Material 98A kann sich entlang von Seitenwänden und Bodenflächen der Gräben 86 über der Kanalschicht 92 erstrecken. In einigen Ausführungsformen ist das dielektrische Material 98A optional und kann bei Bedarf weggelassen werden.
  • In 22 werden untere Abschnitte des dielektrischen Materials 98A und der Kanalschicht 92 in den Gräben 86 entfernt. Der Entfernungsprozess umfasst einen annehmbaren Ätzprozess, wie zum Beispiel eine Trockenätzung (zum Beispiel RIE, NBE oder dergleichen), eine Nassätzung, dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop erfolgen. In einigen Ausführungsformen werden die oberen Abschnitte des dielektrischen Materials 98A und der Kanalschicht 92 vom mehrschichtigen Stapel 58 entfernt. In einigen Ausführungsformen umfasst der Entfernungsprozess eine Kombination von Fotolithografie und Ätzen.
  • Folglich können das verbleibende dielektrische Material 98A und die Kanalschicht 92 Abschnitte des ferroelektrischen Abschnitts 90 an Bodenflächen der Gräben 86 freilegen. Somit können Abschnitte der Kanalschicht 92 an gegenüberliegenden Seitenwänden der Gräben 86 voneinander getrennt sein, was die Isolierung zwischen den Speicherzellen 202 der Speicheranordnung 200 (siehe 1A) verbessert.
  • In 23 wird ein dielektrisches Material 98B aufgebracht, um die Gräben 86 vollständig zu füllen. Das dielektrische Material 98B kann aus einem oder mehreren Materialien und durch Prozesse gleich oder ähnlich jenen für das dielektrische Material 98A gebildet werden. In einigen Ausführungsformen enthalten das dielektrische Material 98B und das dielektrische Material 98A unterschiedliche Materialien. Die dielektrischen Materialien 98A und 98B werden zusammen als ein dielektrisches Material 98 bezeichnet. Das dielektrische Material 98 weist ein unebenes und welliges Seitenwandprofil auf.
  • In den 24A und 24B wird ein Entfernungsprozess auf die dielektrischen Materialien 98A/98B, die Kanalschicht 92 und den ferroelektrischen Abschnitt 90 angewendet, um überschüssige Materialien über dem mehrschichtigen Stapel 58 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie zum ein CMP, ein Rückätzprozess, Kombinationen davon oder dergleichen, benutzt werden. Der Planarisierungsprozess legt den mehrschichtigen Stapel 58 derart frei, dass obere Flächen des mehrschichtigen Stapels 58 (zum Beispiel die dielektrische Schicht 52E), der ferroelektrischen Abschnitte 90, der Kanalschicht 92, des dielektrischen Materials 98 und des IMD 70 nach Abschluss des Planarisierungsprozesses auf einer Ebene angeordnet sind.
  • Die 25A bis 28D stellen Zwischenschritte der Herstellung leitfähiger Höcker 106 und 108 (zum Beispiel Source-/Drain-Höcker) in der Speicheranordnung 200 dar. Die leitfähigen Höcker 106 und 108 können sich entlang einer Richtung lotrecht zu den Leiterbahnen 72 erstrecken, sodass einzelne Zellen der Speicheranordnung 200 für Lese- und Schreibvorgänge ausgewählt werden können. Die 25A, 26A, 27A und 28A sind in einer dreidimensionalen Teilansicht dargestellt. In den 25B und 26B sind Querschnittsansichten entlang der Linie C-C' von 1A bereitgestellt. In den 27B und 28B sind Querschnittsansichten entlang der Linie D-D' von 1A bereitgestellt. In 28C ist eine Querschnittsansicht entlang der Linie E-E' von 1A bereitgestellt. In 28D ist eine Querschnittsansicht entlang der Linie F-F' von 1A bereitgestellt. In 28E ist eine Ansicht von oben nach unten von 1A bereitgestellt.
  • In den 25A und 25B werden Gräben 100 durch die Kanalschicht 92 und das dielektrische Material 98 gebildet. Die Gräben 100 können durch eine Kombination von Fotolithografie und Ätzen, zum Beispiel zum Entfernen von Abschnitten des dielektrischen Materials 98, gebildet werden. Die Gräben 100 können zwischen gegenüberliegenden Seitenwänden der ferroelektrischen Abschnitte 90 angeordnet sein, und können benachbarte Stapel von Speicherzellen in der Speicheranordnung 200 (siehe 1A) physisch voneinander trennen.
  • In den 26A und 26B werden Isolationshöcker 102 in den Gräben 100 gebildet. In einigen Ausführungsformen wird eine Isolationsschicht über dem mehrschichtigen Stapel 58 zum Füllen der Gräben 100 aufgebracht. Die Isolationsschicht kann zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten, welches durch CVD, PVD, ALD, PECVD oder dergleichen aufgebracht werden kann. Die Isolationsschicht kann sich entlang von Seitenwänden und Bodenflächen der Gräben 100 über der Kanalschicht 92 erstrecken. Nach der Abscheidung kann ein Planarisierungsprozess (zum Beispiel ein CMP, Rückätzung oder dergleichen) durchgeführt werden, um überschüssige Abschnitte der Isolationsschicht zu entfernen. In der entstehenden Struktur können obere Flächen des mehrschichtigen Stapels 58 (zum Beispiel die dielektrische Schicht 52E), der ferroelektrischen Abschnitte 90, der Kanalschicht 92 und der Isolationshöcker 102 im Wesentlichen (zum Beispiel innerhalb üblicher Prozessabweichungen) auf einer Ebene angeordnet sein. In einigen Ausführungsformen können Materialien des dielektrischen Materials 98 und der Isolationshöcker 102 derart ausgewählt werden, dass sie relativ zueinander selektiv geätzt werden können. Zum Beispiel enthält in einigen Ausführungsformen das dielektrische Material 98 Oxid, und die Isolationshöcker 102 enthalten Nitrid. In einigen Ausführungsformen enthält das dielektrische Material 98 Nitrid, und die Isolationshöcker 102 enthalten Oxid. Auch andere Materialien sind möglich.
  • In den 27A und 27B werden Gräben 104 für die anschließend gebildeten leitfähigen Höcker 106 und 108 gebildet. Die Gräben 104 werden durch Strukturieren des dielektrischen Materials 98 zum Beispiel mit einer Kombination von Fotolithografie und Ätzen gebildet. In einigen Ausführungsformen, wie in 27A gezeigt, wird ein Fotolack 118 über dem mehrschichtigen Stapel 58, dem dielektrischen Material 98, den Isolationshöckern 102, der Kanalschicht 92 und dem ferroelektrischen Abschnitt 90 gebildet. In einigen Ausführungsformen wird der Fotolack 118 durch eine annehmbare Fotolithografietechnik strukturiert, um Öffnungen 120 zu definieren. Jede der Öffnungen 120 kann den entsprechenden Isolationshöcker 102 und zwei getrennte Bereiche des dielektrischen Materials 98 neben dem Isolationshöcker 102 freilegen. Auf diese Weise kann jede der Öffnungen 120 eine Struktur eines leitfähigen Höckers 106 und eines benachbarten leitfähigen Höckers 108, welche durch die Isolationshöcker 102 voneinander getrennt sind, definieren.
  • In der Folge können Abschnitte des dielektrischen Materials 98, welche durch die Öffnungen 120 freigelegt worden sind, durch einen annehmbaren Ätzprozess, wie zum Beispiel eine Trockenätzung (zum Beispiel RIE, NBE oder dergleichen), eine Nassätzung, dergleichen oder eine Kombination daraus, entfernt werden. Das Ätzen kann anisotrop erfolgen. Der Ätzprozess kann ein Ätzmittel verwenden, welches das dielektrische Material 98 ätzt, ohne die Isolationshöcker 102 wesentlich zu ätzen. Dadurch können die Isolationshöcker 102 nicht wesentlich entfernt werden, obwohl sie durch die Öffnungen 120 freigelegt worden sind. Strukturen der Gräben 104 können den leitfähigen Höckern 106 und 108 (siehe 28A und 28B) entsprechen. Nachdem die Gräben 104 strukturiert worden sind, kann der Fotolack 118, zum Beispiel durch Veraschung, entfernt werden.
  • In den 28A und 28E werden die Gräben 104 mit einem leitfähigen Material gefüllt, um die leitfähigen Höcker 106 und 108 zu bilden. Das leitfähige Material kann Kupfer, Titan, Titannitrid, Tantal, Tantalnitrid, Wolfram, Ruthenium, Aluminium, Kombinationen davon oder dergleichen enthalten, welche zum Beispiel unter Verwendung von CVD, ALD, PVD, PECVD oder dergleichen gebildet werden können. Nachdem das leitfähige Material aufgebracht worden ist, kann eine Planarisierung (zum Beispiel ein CMP, Rückätzen oder dergleichen) durchgeführt werden, um überschüssige Abschnitte des leitfähigen Materials zu entfernen, wodurch die leitfähigen Höcker 106 und 108 gebildet werden. In der entstehenden Struktur können obere Flächen des mehrschichtigen Stapels 58 (zum Beispiel die dielektrische Schicht 52E), der ferroelektrischen Abschnitte 90, der Kanalschicht 92, der leitfähigen Höcker 106 und der leitfähigen Höcker 108 im Wesentlichen (zum Beispiel innerhalb üblicher Prozessabweichungen) auf einer Ebene angeordnet sein. In einigen Ausführungsformen entsprechen die leitfähigen Höcker 106 den Bit-Leitungen in der Speicheranordnung und sind mit diesen elektrisch verbunden, und die leitfähigen Höcker 108 entsprechen den Source-Leitungen in der Speicheranordnung 200 und sind mit diesen elektrisch verbunden.
  • Die leitfähigen Höcker 106 und 108 durchdringen die Leiterbahnen 72 und die dielektrischen Schichten 52 des mehrschichtigen Stapels 58. In einigen Ausführungsformen weisen die leitfähigen Höcker 106 und 108 unebene und wellige Seitenwandprofile auf. Der leitfähige Höcker 106 oder 108 weist erste Abschnitte P1 und zweite Abschnitte P2 auf, wie in 28C gezeigt. Die ersten Abschnitte P1 sind in denselben Ebenen wie die dielektrischen Schichten 52 angeordnet. Die zweiten Abschnitte P2 sind in denselben Ebenen wie die Leiterbahnen 72 angeordnet. Die ersten Abschnitte P1 und die zweiten Abschnitte P2 weisen unterschiedliche Breiten auf. In einigen Ausführungsformen weist der erste Abschnitt P1 eine erste Breite W1 auf, welche größer ist als eine zweite Breite W2 des zweiten Abschnitts P2. Die Kanalschicht 92 ist sandwichartig zwischen den ersten Abschnitten P1 und den dielektrischen Schichten 52 und sandwichartig zwischen den zweiten Abschnitten P2 und den ferroelektrischen Abschnitten 90 angeordnet. In einigen Ausführungsformen ist die Kanalschicht 92 in Kontakt mit den ersten Abschnitten P1 und den dielektrischen Schichten 52 und in Kontakt mit den zweiten Abschnitten P2 und den ferroelektrischen Abschnitten 90.
  • Somit können die gestapelten Speicherzellen 202 in der Speicheranordnung 200 gebildet werden, wie in 1A gezeigt. Jede der Speicherzellen 202 weist eine Gate-Elektrode (zum Beispiel einen Abschnitt einer entsprechenden Leiterbahn 72), ein Gate-Dielektrikum (zum Beispiel einen Abschnitt eines entsprechenden ferroelektrischen Abschnitts 90), einen Kanalbereich (zum Beispiel einen Abschnitt einer entsprechenden Kanalschicht 92) und Source-/Drain-Höcker (zum Beispiel Abschnitte der entsprechenden leitfähigen Höcker 106 und 108) auf. Die Isolationshöcker 102 isolieren benachbarte Speicherzellen 202 in einer selben Spalte und auf einer selben vertikalen Ebene. Die Speicherzellen 202 können in einer Anordnung vertikal gestapelter Zeilen und Spalten angeordnet sein.
  • Die 29A, 29B, 29C und 29D stellen das Bilden von Leiterbahnen 116A, 116B und 116C für die Speicheranordnung 200 dar. 29A stellt eine perspektivische Ansicht der Speicheranordnung 200 dar; 29B stellt eine Querschnittsansicht der Speicheranordnung 200 entlang der Linie D-D' von 1A dar; 29C stellt eine Ansicht von oben nach unten der Speicheranordnung 200 von 29A dar; 29D stellt eine Querschnittsansicht entlang der Linie E-E' von 1A dar; und 29E stellt eine Querschnittsansicht der Vorrichtung entlang der Linie B-B' von 1A dar.
  • In den 29A, 29B, 29C, 29D und 29E wird ein IMD 74 an oberen Flächen des mehrschichtigen Stapels 58 (zum Beispiel der dielektrischen Schicht 52E), der ferroelektrischen Abschnitte 90, der Kanalschicht 92, der leitfähigen Höcker 106 und der leitfähigen Höcker 108 und des IMD 70 gebildet. Leitfähige Kontakte 110, 112 und 114 werden an den Leiterbahnen 72, den leitfähigen Höckern 106 beziehungsweise den leitfähigen Höckern 108 hergestellt.
  • Das IMD 74 kann aus einem dielektrischen Material gebildet werden, und kann durch ein beliebiges geeignetes Verfahren, wie zum Beispiel CVD, PECVD, fließbarer CVD (FCVD) oder dergleichen aufgebracht werden. Die dielektrischen Materialien können Phosphorsilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG), ein dielektrisches Material mit niedrigem k-Wert oder dergleichen enthalten. In einigen Ausführungsformen kann das IMD 74 ein Oxid (zum Beispiel Siliziumoxid oder dergleichen), ein Nitrid (zum Beispiel Siliziumnitrid oder dergleichen), eine Kombination davon oder dergleichen enthalten. Andere dielektrische Materialien gebildet durch einen beliebigen annehmbaren Prozess können ebenfalls verwendet werden. Danach wird ein Entfernungsprozess auf das IMD 74 angewendet, um überschüssiges dielektrisches Material über dem mehrschichtigen Stapel 58 und dem IMD 70 zu entfernen. In einigen Ausführungsformen kann der Entfernungsprozess ein Planarisierungsprozess, wie zum Beispiel ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, sein.
  • In einigen Ausführungsformen kann die Stufenform der Leiterbahnen 72 eine Fläche an jeder der Leiterbahnen 72 bereitstellen, auf welchen die leitfähigen Kontakte 110 landen können. In einigen Ausführungsformen kann das Bilden der leitfähigen Kontakte 110 das Strukturieren von Öffnungen im IMD 74 und im IMD 70 umfassen, um Abschnitte der Leiterbahnen 72 zum Beispiel unter Verwendung einer Kombination von Fotolithografie und Ätzen freizulegen. Eine Auskleidung (nicht gezeigt), wie zum Beispiel eine Diffusionsbarriereschicht, eine Adhäsionsschicht oder dergleichen, und ein leitfähiges Material werden in den Öffnungen gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen enthalten. Ein Planarisierungprozess, wie zum Beispiel ein CMP, kann durchgeführt werden, um überschüssiges Material von den Flächen des ILM 74 zu entfernen. Die verbleibende Auskleidung und leitfähiges Material bilden die leitfähigen Kontakte 110 in den Öffnungen.
  • Wie ebenfalls durch die perspektivische Ansicht von 29A dargestellt, können leitfähige Kontakte 112 und 114 auch an den leitfähigen Höckern 106 beziehungsweise den leitfähigen Höckern 108 hergestellt werden. Die leitfähigen Kontakte 112, 114 und 110 können mit Leiterbahnen 116A, 116B beziehungsweise 116C elektrisch verbunden werden, welche die Speicheranordnung mit einer darunter/darüber angeordneten Schaltung (zum Beispiel Steuerschaltung) und/oder Signal-, Strom- und Erdungsleitungen im Halbleiter-Die verbinden. Wie in 30D gezeigt, können sich die leitfähigen Kontakte 110 zum Beispiel durch das IMD 74 und das IMD 70 erstrecken, um Leiterbahnen 116C mit den Leiterbahnen 72 elektrisch zu verbinden. Andere leitfähige Kontakte oder Durchkontaktierungen können durch das IMD 74 hindurch gebildet werden, um die Leiterbahnen 116A und 116B mit den darunter angeordneten aktiven Vorrichtungen am Substrat elektrisch zu verbinden. In alternativen Ausführungsformen können Routing- und/oder Stromleitungen zu und von der Speicheranordnung durch eine Interconnect-Struktur gebildet über der Speicheranordnung 200 zusätzlich zu oder anstelle der Interconnect-Struktur 320 bereitgestellt werden. In der Folge kann die Speicheranordnung 200 nun fertiggestellt sein.
  • Obwohl die Ausführungsformen der 1A bis 29D eine bestimmte Struktur für die leitfähigen Höcker 106 und 108 darstellen, sind auch andere Gestaltungen möglich. Zum Beispiel weisen die leitfähigen Höcker 106 und 108 in diesen Ausführungsform eine gestaffelte Struktur auf. In anderen Ausführungsformen sind die leitfähigen Höcker 106 und 108 jedoch in einer selben Zeile der Anordnung alle aufeinander ausgerichtet, wie in der ferroelektrischen Speicheranordnung 200A der 30A, 30B und 30C gezeigt. Die 30A, 30B und 30C stellen Beispiele einer Speicheranordnung 200A im Einklang mit alternativen Ausführungsformen dar. 30A stellt eine perspektivische Ansicht der Speicheranordnung 200A dar; 30B stellt eine Querschnittsansicht der Vorrichtung entlang der Linie H-H' von 30A dar; und 30C stellt eine Ansicht von oben nach unten der Speicheranordnung 200A dar.
  • 31 stellt ein Verfahren zum Bilden einer ferroelektrischen Speichervorrichtung im Einklang mit einigen Ausführungsformen dar. Obwohl das Verfahren als eine Abfolge von Schritten oder Ereignissen dargestellt und/oder beschrieben worden ist, versteht sich, dass das Verfahren nicht auf die dargestellte Reihenfolge oder die dargestellten Schritte beschränkt ist. Daher können in einigen Ausführungsformen die Schritte in anderen als den dargestellten Reihenfolgen ausgeführt werden und/oder können gleichzeitig ausgeführt werden. Ferner können in einigen Ausführungsformen die dargestellten Schritte oder Ereignisse in mehrere Schritte oder Ereignisse aufgeteilt werden, welche zu verschiedenen Zeiten oder gleichzeitig mit anderen Schritten oder Teilschritten ausgeführt werden können. In einigen Ausführungsformen können manche dargestellten Schritte oder Ereignisse weggelassen werden, und andere nicht dargestellte Schritte oder Ereignisse können ausgeführt werden.
  • Bei Schritt S300 wird ein mehrschichtiger Stapel über einem Substrat gebildet. Der mehrschichtige Stapel weist eine Mehrzahl abwechselnd gestapelter dielektrischer Schichten und leitfähiger Schichten auf und weist einen diese durchdringenden Graben auf. 4 bis 16B stellen verschiedene Ansichten entsprechend einigen Ausführungsformen des Schritts S300 dar.
  • Bei Schritt S302 werden eine Mehrzahl ferroelektrischer Abschnitte selektiv gebildet. Die Mehrzahl ferroelektrischer Abschnitte werden getrennt an Seitenwandflächen der Mehrzahl leitfähiger Schichten gebildet. In einigen Ausführungsformen umfasst das selektive Bilden einer Mehrzahl ferroelektrischer Abschnitte das Durchführen einer Oberflächenbehandlung an der Mehrzahl dielektrischer Schichten; und das Aufbringen der Mehrzahl ferroelektrischer Schichten an den Seitenwänden der Mehrzahl leitfähiger Schichten. Die Oberflächenbehandlung umfasst das selektive Bilden einer Mehrzahl von Inhibitorabschnitten an den Seitenwandflächen der Mehrzahl dielektrischer Schichten. Die Mehrzahl von Inhibitorabschnitten weiset eine Mehrzahl selbstorganisierender Monoschichten auf. Die Mehrzahl selbstorganisierender Monoschichten enthält zum Beispiel ein Alkanthiol, eine Alkanphosphonsäure oder eine Kombination davon. Die Mehrzahl selbstorganisierender Monoschichten enthalten 1-Octadecanthiol (ODT) oder Octadecylphosphonsäure (ODPA). Nachdem die Mehrzahl ferroelektrischer Abschnitte aufgebracht worden sind, wird ein Temperprozess durchgeführt, um die Mehrzahl selbstorganisierender Monoschichten zu entfernen. 17A bis 19B stellen verschiedene Ansichten entsprechend einigen Ausführungsformen des Schritts S302 dar.
  • Bei Schritt S304 wird eine Kanalschicht an der Mehrzahl ferroelektrischer Abschnitte gebildet. 20A bis 20F stellen verschiedene Ansichten entsprechend einigen Ausführungsformen des Schritts S304 dar.
  • In einigen Ausführungsformen der Offenbarung werden Inhibitorabschnitte selektiv an den Seitenwandflächen des mehrschichtigen Stapels dielektrischer Schichten gebildet, und somit werden ferroelektrische Abschnitte getrennt an den leitfähigen Schichten des mehrschichtigen Stapels angeordnet. Da die Seitenwandflächen der dielektrischen Schichten durch die Inhibitorabschnitte blockiert werden, bildet sich ein ferroelektrisches Material kaum an den Seitenwandflächen der dielektrischen Schichten. Daher kann das Problem unterschiedlicher Aufwachsraten des ferroelektrischen Materials an den dielektrischen Schichten und den leitfähigen Schichten sowie des unterschiedlichen Anteils der orthogonalen Phase des ferroelektrischen Materials an den dielektrischen Schichten und den leitfähigen Schichten gelöst werden. Da sich das ferroelektrische Material darüber hinaus nicht an den dielektrischen Schichten bildet, wird das ferroelektrische Material an den leitfähigen Schichten nicht durch das ferroelektrische Material an den dielektrischen Schichten unterdrückt, was die Bildung der orthorhombischen Phase erleichtert und den Anteil der orthorhombischen Phase erhöht. Mit dem Verfahren der Offenbarung kann der Anteil der orthorhombischen Phase des ferroelektrischen Materials an den Seitenwandflächen der leitfähigen Schichten präzise gesteuert werden, damit das Verfahren der Offenbarung auf die hochdichte 3D-Speicherstruktur in einem kleinen aktiven HZO-Bereich angewendet werden kann. Da das offenbarte Verfahren darüber hinaus ein Niedertemperaturprozess ist, kann es in das BEOL für eingebettete Speicheranwendungen integriert werden.
  • In den obigen Ausführungsformen wird die ferroelektrische Speichervorrichtung durch einen „Stufen-Zuerst-Prozess“ (staircase first process) gebildet, in welchem die Stufenstruktur gebildet wird, bevor die Speicherzellen gebildet werden. Die Offenbarung ist jedoch nicht darauf beschränkt. In anderen Ausführungsformen kann die ferroelektrische Speichervorrichtung durch einen „Stufen-Zuletzt-Prozess“ (staircase last process) gebildet werden, in welchem die Stufenstruktur gebildet wird, nachdem die Speicherzellen gebildet worden sind.
  • In den obigen Ausführungsformen werden die Gate-Elektroden (zum Beispiel Wortleitungen) durch Aufbringen dielektrischer Opferschichten gefolgt vom Ersetzen dielektrischer Opferschichten durch leitfähige Schichten gebildet. Die Offenbarung ist jedoch nicht darauf beschränkt. In anderen Ausführungsformen können die Gate-Elektroden (zum Beispiel Wortleitungen) in der ersten Phase gebildet werden, ohne dass der Austauschschritt erforderlich ist.
  • Die vorliegende Offenbarung zieht zahlreiche Variationen der obigen Beispiele in Betracht. Es versteht sich, dass verschiedene Ausführungsformen verschiedene Vorteile aufweisen können, und dass für keine der Ausführungsformen ein bestimmter Vorteil unbedingt erforderlich ist.
  • Im Einklang mit einigen Ausführungsformen der vorliegenden Offenbarung weist eine ferroelektrische Speichervorrichtung einen mehrschichtigen Stapel, welcher über einem Substrat angeordnet ist und eine Mehrzahl abwechselnd gestapelter leitfähiger Schichten und dielektrischer Schichten aufweist; eine Kanalschicht, welche die Mehrzahl leitfähiger Schichten und die Mehrzahl dielektrischer Schichten durchdringt; und eine Mehrzahl ferroelektrischer Abschnitte, welche getrennt zwischen der Kanalschicht und der Mehrzahl leitfähiger Schichten angeordnet sind, wobei die Mehrzahl ferroelektrischer Abschnitte durch einen Nicht-Null-Abstand vertikal voneinander getrennt sind, auf.
  • Im Einklang mit alternativen Ausführungsformen der vorliegenden Offenbarung weist eine Vorrichtung ein Halbleitersubstrat, eine erste Speicherzelle über dem Halbleitersubstrat und eine zweite Speicherzelle über der ersten Speicherzelle auf. Die erste Speicherzelle weist einen ersten Dünnschichttransistor auf. Der erste Dünnschichttransistor weist auf: einen ersten ferroelektrischen Abschnitt an einer Seitenwand einer ersten Leiterbahn; und einen ersten Kanalbereich einer ersten Kanalschicht rund um eine obere Fläche, eine Seitenwand und eine untere Fläche des ersten ferroelektrischen Abschnitts. Ein leitfähiger Höcker erstreckt sich vertikal entlang der Seiten der ersten Speicherzelle und der zweiten Speicherzelle, wobei der erste ferroelektrische Abschnitt und der erste Kanalbereich seitlich zwischen der ersten Leiterbahn und dem leitfähigen Höcker angeordnet sind.
  • Im Einklang mit weiteren alternativen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren zum Bilden einer ferroelektrischen Speichervorrichtung das Bilden eines mehrschichtigen Stapels aufweisend eine Mehrzahl dielektrischen Schichten und eine Mehrzahl leitfähiger Schichten Stapel, welche abwechselnd über einem Substrat gestapelt sind, wobei Seitenwände der Mehrzahl dielektrischer Schichten und der Mehrzahl leitfähiger Schichten einen sie durchdringenden Graben definieren; das selektive Bilden einer Mehrzahl ferroelektrischer Abschnitte getrennt an Seitenwänden der Mehrzahl leitfähiger Schichten; das Bilden einer Kanalschicht an der Mehrzahl ferroelektrischer Abschnitte und den Seitenwänden der Mehrzahl dielektrischer Schichten; und das Bilden eines leitfähigen Höckers entlang von Seitenwänden der Kanalschicht.
  • Das Vorstehende legt Merkmale verschiedener Ausführungsformen dar, damit Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten erkennen, dass sie die vorliegende Offenbarung problemlos als eine Grundlage zum Designen oder Modifizieren anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder Erlangen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden können. Fachleute sollten ferner erkennen, dass derartige äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie zahlreiche Änderungen, Ersetzungen und Neugestaltungen vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/031040 [0001]

Claims (20)

  1. Ferroelektrische Speichervorrichtung, aufweisend: einen mehrschichtigen Stapel angeordnet über einem Substrat und aufweisend eine Mehrzahl leitfähiger Schichten und eine Mehrzahl dielektrischer Schichten, welche abwechselnd übereinandergestapelt sind; eine Kanalschicht, welche die Mehrzahl leitfähiger Schichten und die Mehrzahl dielektrischer Schichten durchdringt; und eine Mehrzahl ferroelektrischer Abschnitte, welche getrennt zwischen der Kanalschicht und der Mehrzahl leitfähiger Schichten angeordnet sind, wobei die Mehrzahl ferroelektrischer Abschnitte um einen oder mehrere Nicht-Null-Abstände voneinander beabstandet sind.
  2. Ferroelektrische Speichervorrichtung nach Anspruch 1, wobei die Kanalschicht ein unebenes und welliges Seitenwandprofil aufweist.
  3. Ferroelektrische Speichervorrichtung nach Anspruch 1 oder 2, wobei die Kanalschicht mit einer Mehrzahl oberer Flächen, einer Mehrzahl unterer Flächen und einer Mehrzahl von Seitenwandflächen der Mehrzahl ferroelektrischer Abschnitte in Kontakt ist.
  4. Ferroelektrische Speichervorrichtung nach Anspruch 3, wobei die Kanalschicht ferner mit der Mehrzahl dielektrischer Schichten in Kontakt ist.
  5. Ferroelektrische Speichervorrichtung nach einem der vorstehenden Ansprüche, wobei die Mehrzahl ferroelektrischer Abschnitte eine kristalline Struktur mit einer orthorhombischen Phase von mehr als 80 Mol% aufweist.
  6. Ferroelektrische Speichervorrichtung nach einem der vorstehenden Ansprüche, ferner aufweisend: einen leitfähigen Höcker, welcher die Mehrzahl leitfähiger Schichten und die Mehrzahl dielektrischer Schichten durchdringt, wobei der leitfähige Höcker aufweist: eine Mehrzahl erster Abschnitte seitlich angrenzend an die Mehrzahl dielektrischer Schichten; und eine Mehrzahl zweiter Abschnitte seitlich angrenzend an die Mehrzahl leitfähiger Schichten, wobei die Mehrzahl erster Abschnitte und die Mehrzahl zweiter Abschnitte unterschiedliche Breiten aufweisen.
  7. Ferroelektrische Speichervorrichtung nach Anspruch 6, wobei die Kanalschicht sandwichartig zwischen der Mehrzahl dielektrischer Schichten und der Mehrzahl erster Abschnitte des leitfähigen Höckers angeordnet ist und sandwichartig zwischen der Mehrzahl ferroelektrischer Abschnitte und der Mehrzahl zweiter Abschnitte des leitfähigen Höckers angeordnet ist.
  8. Ferroelektrische Speichervorrichtung nach Anspruch 7, wobei die Mehrzahl erster Abschnitte des leitfähigen Höckers eine erste Breite aufweisen, welche größer ist als eine zweite Breite der Mehrzahl zweiter Abschnitte des leitfähigen Höckers.
  9. Vorrichtung aufweisend: ein Halbleitersubstrat; eine erste Speicherzelle über dem Halbleitersubstrat, die erste Speicherzelle aufweisend einen ersten Dünnschichttransistor, wobei der erste Dünnschichttransistor aufweist: einen ersten ferroelektrischen Abschnitt an einer Seitenwand einer ersten Leiterbahn; und einen ersten Kanalbereich einer ersten Kanalschicht rund um eine obere Fläche, eine Seitenwand und eine untere Fläche des ersten ferroelektrischen Abschnitts; eine zweite Speicherzelle über der ersten Speicherzelle; und einen leitfähigen Höcker, welcher sich vertikal entlang der Seiten der ersten Speicherzelle und der zweiten Speicherzelle erstreckt, wobei der erste ferroelektrische Abschnitt und der erste Kanalbereich seitlich zwischen der ersten Leiterbahn und dem leitfähigen Höcker angeordnet sind.
  10. Vorrichtung nach Anspruch 9, wobei die zweite Speicherzelle einen zweiten Dünnschichttransistor aufweist, und der zweite Dünnschichttransistor aufweist: eine zweite Leiterbahn angeordnet über der ersten Leiterbahn und durch eine dielektrische Schicht von der ersten Leiterbahn getrennt; einen zweiten ferroelektrischen Abschnitt an einer Seitenwand einer zweiten Leiterbahn; und einen zweiten Kanalbereich der Kanalschicht rund um eine obere Fläche, eine Seitenwand und eine untere Fläche des zweiten ferroelektrischen Abschnitts.
  11. Vorrichtung nach Anspruch 10, wobei sich die Kanalschicht durchgehend erstreckt, um die oberen Flächen, die Seitenwände und die unteren Flächen des ersten ferroelektrischen Abschnitts und des zweiten ferroelektrischen Abschnitts zu kontaktieren.
  12. Vorrichtung nach Anspruch 10 oder 11, wobei der leitfähige Höcker aufweist: einen ersten Bereich an einer Seitenwand des ersten Kanalbereichs; und einen zweiten Bereich an einer Seitenwand des zweiten Kanalbereich der Kanalschicht, wobei der erste Bereich und der zweite Bereich geringere Breiten aufweisen als ein dritter, vertikal dazwischen angeordneter Bereich.
  13. Vorrichtung nach einem der Ansprüche 9 bis 12, wobei der erste ferroelektrische Abschnitt eine kristalline Struktur mit einer orthorhombischen Phase von mehr als 80 Mol% aufweist.
  14. Verfahren zum Bilden einer ferroelektrischen Speichervorrichtung, umfassend: Bilden eines mehrschichtigen Stapels, welcher abwechselnd über einem Substrat angeordnet eine Mehrzahl dielektrischer Schichten und eine Mehrzahl leitfähiger Schichten aufweist, wobei Seitenwände der Mehrzahl dielektrischer Schichten und der Mehrzahl leitfähiger Schichten einen diese durchdringenden Graben definieren; selektives Bilden einer Mehrzahl ferroelektrischer Abschnitte getrennt an den Seitenwänden der Mehrzahl leitfähiger Schichten; Bilden einer Kanalschicht an der Mehrzahl ferroelektrischer Abschnitte und den Seitenwänden der Mehrzahl dielektrischer Schichten; und Bilden eines leitfähigen Höckers entlang von Seitenwänden der Kanalschicht.
  15. Verfahren nach Anspruch 14, wobei das selektive Bilden einer Mehrzahl ferroelektrischer Abschnitte umfasst: Durchführen einer Oberflächenbehandlung an Seitenwandflächen der Mehrzahl dielektrischer Schichten; und Aufbringen der Mehrzahl ferroelektrischer Abschnitte an den Seitenwänden der Mehrzahl leitfähiger Schichten.
  16. Verfahren nach Anspruch 15, wobei das Durchführen der Oberflächenbehandlung das selektive Bilden einer Mehrzahl von Inhibitorabschnitten an den Seitenwandflächen der Mehrzahl dielektrischer Schichten umfasst.
  17. Verfahren nach Anspruch 16, wobei die Mehrzahl von Inhibitorabschnitten eine Mehrzahl selbstorganisierender Monoschichten aufweist.
  18. Verfahren nach Anspruch 17, wobei die Mehrzahl selbstorganisierender Monoschichten ein Alkanthiol, eine Alkanphosphonsäure oder eine Kombination davon enthalten.
  19. Verfahren nach Anspruch 17 oder 18, wobei die Mehrzahl selbstorganisierender Monoschichten 1-Octadecanthiol (ODT) oder Octadecylphosphonsäure (ODPA) enthalten.
  20. Verfahren nach einem der Ansprüche 17 bis 19, ferner umfassend einen Temperprozess zum Entfernen der Mehrzahl selbstorganisierender Monoschichten nach dem Aufbringen der Mehrzahl ferroelektrischer Abschnitte.
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