DE102020133522A1 - Speicherarray-source-/drain-elektrodenstrukturen - Google Patents

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Kuo-Chang Chiang
Hung-Chang Sun
Sheng-Chih Lai
Tsu Ching Yang
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Abstract

Eine Speicherzelle umfasst einen Dünnfilmtransistor über einem Halbleitersubstrat, wobei der Dünnfilmtransistor umfasst: einen Speicherfilm, der eine Wordleitung kontaktiert; und eine Oxidhalbleiterschicht (OS-Schicht), die eine Source-Leitung und eine Bitleitung kontaktiert, wobei der Speicherfilm zwischen der OS-Schicht und der Wordleitung angeordnet ist, wobei die Source-Leitung und die Bitleitung jeweils ein erstes Halbleitermaterial umfassen, das die OS-Schicht berührt, und wobei das erste Halbleitermaterial eine Austrittsarbeit aufweist, die geringer als 4,6 ist. Die Speicherzelle umfasst ferner ein Dielektrikum, das die Source-Leitung und die Bitleitung trennt.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/046,002 , eingereicht am 30. Juni 2020, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen ist.
  • HINTERGRUND
  • Halbleiterspeicher werden in integrierten Schaltungen für elektronische Anwendungen verwendet, einschließlich beispielsweise in Radios, Fernsehern, Handys und persönlichen Rechnervorrichtungen. Halbleiterspeicher umfassen zwei wichtige Kategorien. Eine ist die von flüchtigen Speichern; die andere ist die von nichtflüchtigen Speichern. Flüchtige Speicher umfassen Direktzugriffspeicher (RAM), die weiter in zwei Unterkategorien unterteilt werden können: Statischen Direktzugriffspeicher (SRAM) und dynamischen Direktzugriffspeicher (DRAM). SRAM und DRAM sind beide flüchtig, weil sie die Informationen verlieren, die sie speichern, wenn sie nicht mit Energie versorgt werden.
  • Andererseits können Daten auf nichtflüchtigen Speichern gespeichert bleiben. Ein Typ von nichtflüchtigem Halbleiterspeicher ist ferroelektrischer Direktzugriffspeicher (FeRAM oder FRAM). Vorteile von FeRAM umfassen ihre schnelle Lese-/Schreibgeschwindigkeit und geringe Größe.
  • Figurenliste
  • Aspekte dieser Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A, 1B und 1C illustrieren eine perspektivische Ansicht, ein Schaltdiagramm und eine Draufsicht eines Speicherarrays nach einigen Ausführungsformen.
    • 2, 3A, 3B, 4, 5, 6, 7, 8, 9, 10, 11, 12A, 12B, 13, 14, 15, 16, 17A, 17B, 18A, 18B, 19A, 19B, 20, 21, 22, 23A, 23B, 23C, 24A, 24B, 25A, 25B, 26A, 26B, 27A, 27B, 28, 29A, 29B, 30A, 30B, 30C und 30D illustrieren verschiedene Ansichten zur Herstellung eines Speicherarrays nach einigen Ausführungsformen.
    • 27C illustriert Eigenschaften einer Vorrichtung nach einigen Ausführungsformen.
    • 31A, 31B, 31C illustrieren verschiedene Ansichten eines Speicherarrays nach einigen Ausführungsformen.
    • 32A, 32B, 32C, 33A, 33B, 33C, 34A, 34B, 34C, 35A, 35B und 35C illustrieren ein Speicherarray nach einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Bauteilen und Anordnungen sind nachfolgend beschrieben, um diese Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele, die nicht als einschränkend zu verstehen sind. Beispielsweise kann das Bilden eines ersten Elements oder eines zweiten Elements in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt gebildet sind, und es kann außerdem Ausführungsformen umfassen, in denen weitere Elemente zwischen dem ersten und dem zweiten Element gebildet werden können, sodass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Weiterhin kann diese Offenbarung Referenzziffern und/oder -buchstaben der verschiedenen Beispiele wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen erklärten Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unterer“, „über“, „oberer“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in der Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Bezeichnungen, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • Verschiedene Ausführungsformen stellen ein 3D-Speicherarray mit mehreren vertikal gestapelten Speicherzellen. Jede Speicherzelle umfasst einen Dünnfilmtransistor (TFT), der eine Wordleitungsregion aufweist, die als eine Gateelektrode dient, eine Bitleitungsregion, die als eine erste Source-/Drain-Elektrode dient, und eine Source-Leitungsregion, die als eine zweite Source-/Drain-Elektrode dient. Jeder TFT umfasst ferner einen Isolierspeicherfilm (z. B. als ein Gatedielektrikum) und eine Oxidhalbleiterkanalregion (OS-Kanalregion).
  • 1A, 1B und 1C illustrieren Beispiele eines Speicherarrays nach einigen Ausführungsformen. 1-A illustriert ein Beispiel eines Abschnitts des Speicherarrays 200 in einer dreidimensionalen Ansicht; 1B illustriert ein Schaltdiagramm des Speicherarrays 200; und 1C illustriert eine Draufsicht des Speicherarrays 200 nach einigen Ausführungsformen. Das Speicherarray 200 umfasst mehrere Speicherzellen 202, die in einem Gitter aus Zeilen und Spalte angeordnet sein können. Die Speicherzellen 202 können ferner vertikal gestapelt sein, um ein dreidimensionales Speicherarray bereitzustellen, und damit die Vorrichtungsdichte zu erhöhen. Das Speicherarray 200 kann in dem Back-End-of-Line (BEOL) eines Halbleiterdies. Beispielsweise kann das Speicherarray in den Interconnect-Schichten des Halbleiterdies, wie etwa über einer oder mehreren aktiven Vorrichtungen (z. B. Transistoren), die auf einem Halbleitersubstrat gebildet wurden. In einigen Ausführungsformen kann das Speicherarray in einer oberen Metallschicht der Interconnect-Schichten angeordnet sein, wie etwa über allen anderen Interconnect-Schichten in dem Halbleiterdie. In anderen Ausführungsformen kann das Speicherarray in einer Zwischenmetallschicht der Interconnect-Schichten angeordnet sein, und der Halbleiterdie kann beispielsweise weitere Interconnect-Schichten über und unter dem Speicherarray umfassen.
  • In einigen Ausführungsformen ist das Speicherarray 200 ein Flash-Speicherarray, wie etwa ein NOR-Flash-Speicherarray oder dergleichen. Jede Speicherzelle 202 kann einen Dünnfilmtransistor (TFT) 204 mit einem isolierenden Speicherfilm 90 als ein Gatedielektrikum umfassen. In einigen Ausführungsformen ist ein Gate jedes TFT 204 elektrisch mit einer jeweiligen Wordleitung gekoppelt, eine erste Source-/Drain-Region jedes TFT 204 ist elektrisch mit einer jeweiligen Bitleitung gekoppelt, und eine zweite Source-/Drain-Region jedes TFT 204 ist elektrisch mit einer jeweiligen Source-Leitung gekoppelt, die elektrisch die zweite Source-/Drain-Region mit der Erde koppelt. Die Speicherzellen 202 in einer selben horizontalen Zeile des Speicherarrays 200 können eine gemeinsame Wordleitung teilen, während die Speicherzellen 202 in einer selben vertikalen Spalte des Speicherarrays 200 eine gemeinsame Source-Leitung und eine gemeinsame Bitleitung teilen können.
  • Das Speicherarray 200 umfasst mehrere vertikal gestapelte leitfähige Leitungen 72 (z. B. Wordleitungen) mit Dielektrikumschichten 52, die zwischen benachbarten der leitfähigen Leitungen 72 angeordnet sind. Die leitfähigen Leitungen 72 erstrecken sich in einer Richtung parallel zu einer wichtigen Fläche eines darunterliegenden Substrats (in 1A und 1B nicht explizit illustriert). Die leitfähigen Leitungen 72 können eine Treppenkonfiguration aufweisen, sodass tiefere der leitfähigen Leitungen 72 länger sind als obere der leitfähigen Leitungen 72 und sich lateral über deren Endpunkte hinaus erstrecken. Beispielsweise sind in 1-A mehrere gestapelte Schichten der leitfähigen Leitungen 72 illustriert, wobei oberste der leitfähigen Leitungen 72 die kürzesten und unterste der leitfähigen Leitungen 72 die längsten sind. Jeweilige Längen der leitfähigen Leitungen 72 können in einer Richtung zu dem darunterliegenden Substrat hin zunehmen. In dieser Weise kann ein Abschnitt jeder der leitfähigen Leitungen 72 von über dem Speicherarray 200 zugänglich sein und leitfähige Kontakte können an einem belichteten Abschnitt jeder der leitfähigen Leitungen 72 vorgenommen werden.
  • Das Speicherarray 200 umfasst ferner mehrere der leitfähigen Leitungen 106 (z. B. Bitleitungen) und der leitfähigen Leitungen 108 (z. B. Source-Leitungen). Die leitfähigen Leitungen 106 und 108 können sich jeweils in einer Richtung rechtwinklig zu den leitfähigen Leitungen 72 erstrecken. Ein Dielektrikum 98 ist zwischen benachbarten der leitfähigen Leitungen 106 und den leitfähigen Leitungen 108 angeordnet und isoliert diese.
  • Paare der leitfähigen Leitungen 106 und 108 definieren zusammen mit einer schneidenden leitfähigen Leitung 72 Grenzen jeder Speicherzelle 202, und ein Dielektrikum 102 ist zwischen benachbarten Paaren der leitfähigen Leitungen 106 und 108 angeordnet und isoliert diese. In einigen Ausführungsformen sind die leitfähigen Leitungen 108 elektrisch mit der Erde gekoppelt. Auch wenn 1A eine bestimmte Platzierung der leitfähigen Leitungen 106 bezüglich der leitfähigen Leitungen 108 illustriert, sollte beachtet werden, dass die Platzierung der leitfähigen Leitungen 106 und 108 in anderen Ausführungsformen umgedreht sein kann.
  • In einigen Ausführungsformen können die leitfähigen Leitungen 106 und 108 aus einem Material gebildet sein, das Kontaktwiderstand in den Speicherzellen 202 verringert. Beispielsweise können in einigen Ausführungsformen die leitfähigen Leitungen 106 und 108 ein Material mit niedriger Austrittsarbeit (z. B. weniger als 4,6) umfassen. Als Abschnitt des Bildens der leitfähigen Leitungen 106 und 108 kann ein Temperprozess ausgeführt werden, um eine polykristalline, metallhaltige Region in der Kanalregion an einer Grenze zwischen der OS-Schicht 92 und den leitfähigen Leitungen 106 und 108 zu bilden. Daher kann die polykristalline Region, die die leitfähigen Leitungen 106 und 108 berührt, eine Region mit geringer Resistivität sein, unabhängig von der Phase (z. B. kristallin oder amorph) der verbleibenden Abschnitte der OS-Schicht 92, wodurch der Kontaktwiderstand in den TFTs 204 verringert wird. In einigen Ausführungsformen können die leitfähigen Leitungen 106 und 108 eine kupferbasierte Legierung mit einer geringen Resistivität mit einer verringerten Tendenz zu oxidieren umfassen (z. B. weniger empfindlich gegen Oxidierung als reines Kupfer). In Ausführungsformen, in denen die leitfähigen Leitungen 106 und 108 eine kupferbasierte Legierung mit geringer Resistivität kann ferner das Stromtreiben in den TFTs 204 verbessert werden.
  • In einigen Ausführungsformen können mindestens Abschnitte der leitfähigen Leitungen 106 und 108 in Kontakt mit der OS-Schicht 92 ein Material mit geringer Austrittsarbeit sein, das in der Lage ist, Flächenmetallisierung der OS-Schicht 92 zu induzieren und Kontaktwiderstand an Grenzflächen zwischen der OS-Schicht 92 und den leitfähigen Leitungen 106/108 zu verringern. In einigen Ausführungsformen können die leitfähigen Leitungen 106 und 108 eine Legierung an einer Grenzfläche mit der OS-Schicht 92 umfassen, und eine Legierung kann eine geringe Resistivität mit einer verringerten Tendenz zu oxidieren aufweisen (z. B. weniger empfindlich gegen Oxidierung als reines Kupfer). Verschiedene Ausführungsformen können Vorteile erreichen. Beispielsweise kann als Abschnitt des Bildens der leitfähigen Leitungen 106/108 ein Temperprozess ausgeführt werden, um eine polykristalline, Metalloxidregion in der OS-Schicht 92 an einer Grenzfläche zwischen der OS-Schicht 92 und den leitfähigen Leitungen 106 und 108 zu bilden. Die polykristallinen Regionen können durch die Interaktion zwischen dem Material mit geringer Austrittsarbeit und der OS-Schicht 92 gebildet sein, die durch den Temperprozess ausgelöst wird. Daher kann die polykristalline Region, die die leitfähigen Leitungen 106/108 berührt, eine Region mit geringer Resistivität sein, unabhängig von der Phase (z. B. kristallin oder amorph) der verbleibenden Abschnitte der OS-Schicht 92, wodurch der Kontaktwiderstand verringert wird. In Ausführungsformen, in denen die leitfähigen Leitungen 106 und 108 eine kupferbasierte Legierung mit geringer Resistivität kann ferner das Stromtreiben verbessert werden.
  • Wie oben erklärt, kann das Speicherarray 200 auch eine Oxidhalbleiterschicht (OS-Schicht) 92 umfassen. Die OS-Schicht 92 kann Kanalregionen für die TFTs 204 der Speicherzellen 202 bereitstellen. Wenn beispielsweise eine geeignete Spannung (z. B. höher als eine jeweilige Grenzspannung (Vth) eines entsprechenden TFT 204) durch eine entsprechende leitfähige Leitung 72 angelegt wird, kann eine Region der OS-Schicht 92, die die leitfähige Leitung 72 schneidet, Strom aus den leitfähigen Leitungen 106 an die leitfähigen Leitungen 108 (z. B. in der Richtung, die durch Pfeil 206 angezeigt ist) fließen lassen. Die OS-Schicht 92 kann eine relativ geringe Wasserstoffkonzentration aufweisen, wie etwa in einem Bereich von ca. 1020 bis ca. 1022 Atomen pro Kubikzentimeter wie durch Time-of-Flight-Secondary-Ion-Mass-Spectrometry-Analyse (ToF-SIMS-Analyse) gemessen. Daher kann die Stabilität der TFTs 204 im Vergleich mit den TFTs mit OS-Schichten, die eine höhere Konzentration von Wasserstoff aufweisen, verbessert werden.
  • Ein Speicherfilm 90 ist zwischen den leitfähigen Leitungen 72 und der OS-Schicht 92 angeordnet und der Speicherfilm 90 kann Gatedielektrika für die TFTs 204 bereitstellen. In einigen Ausführungsformen umfasst der Speicherfilm 90 ein ferroelektrisches Material, wie etwa ein Hafniumoxid, Hafniumzirconiumoxid, siliziumdotiertes Hafniumoxid oder dergleichen. Dementsprechend kann das Speicherarray 200 auch als ein ferroelektrisches Direktzugriffspeicherarray (FERAM-Array) bezeichnet werden. Alternativ kann der Speicherfilm 90 eine Mehrschichtenstruktur aufweisen, die eine Schicht SiNx zwischen zwei SiOx-Schichten (z. B. einer ONO-Struktur), ein anderes ferroelektrisches Material, eine andere Art von Speicherschicht (z. B. in der Lage, ein Bit zu speichern) oder dergleichen umfasst.
  • In Ausführungsformen, in denen der Speicherfilm 90 ein ferroelektrisches Material umfasst, kann der Speicherfilm 90 in einer von zwei verschiedenen Richtungen polarisiert werden, und die Polarisierungsrichtung kann durch Anwenden einer geeigneten Spannungsdifferenz über den Speicherfilm 90 und das Erzeugen eines geeigneten elektrischen Felds geändert werden. Die Polarisierung kann relativ lokalisiert (z. B. allgemein in jeder Grenze der Speicherzellen 202 umfasst), und eine fortlaufende Region des Speicherfilms 90 kann sich über mehrere Speicherzellen 202 erstrecken. Abhängig von der Polarisierungsrichtung einer bestimmten Region des Speicherfilms 90 variiert eine Grenzspannung eines entsprechenden TFT 204 und ein digitaler Wert (z. B. 0 oder 1) kann gespeichert werden. Wenn beispielsweise eine Region des Speicherfilms 90 eine erste elektrische Polarisierungsrichtung aufweist, kann der entsprechende TFT 204 eine relativ geringe Grenzspannung aufweisen, und wenn die Region des Speicherfilms 90 eine zweite elektrische Polarisierungsrichtung aufweist, kann das entsprechende TFT 204 eine relativ hohe Grenzspannung aufweisen. Die Differenz zwischen den beiden Grenzspannungen kann als die Grenzspannungsverschiebung bezeichnet werden. Eine größere Grenzspannungsverschiebung macht es leichter (z. B. weniger fehleranfällig), den digitalen Wert zu lesen, der in der entsprechenden Speicherzelle 202 gespeichert ist.
  • Zum Durchführen einer Schreiboperation einer Speicherzelle 202 in solchen Ausführungsformen wird eine Schreibspannung über einen Abschnitt des Speicherfilms 90 hinweg angelegt, der der Speicherzelle 202 entspricht. Die Schreibspannung kann beispielsweise durch Anlegen geeigneter Spannungen an eine entsprechende leitfähige Leitung 72 (z. B. die Wordleitung) und die entsprechende der leitfähigen Leitungen 106/108 (z. B. die Bitleitung/Source-Leitung) erfolgen. Durch Anlegen der Schreibspannung über den Abschnitt des Speicherfilms 90 hinweg kann eine Polarisierungsrichtung der Region des Speicherfilms 90 geändert werden. Dadurch kann die entsprechende Grenzspannung des entsprechenden TFT 204 auch von einer niedrigen Grenzspannung auf eine hohe Grenzspannung oder umgekehrt geschaltet werden, und ein digitaler Wert kann in der Speicherzelle 202 gespeichert werden. Da die leitfähigen Leitungen 72 die leitfähigen Leitungen 106 und 108 schneiden, können einzelne Speicherzellen 202 für die Schreiboperation gewählt werden.
  • Zum Durchführen einer Leseoperation auf die Speicherzelle 202 wird eine Lesespannung an die entsprechende leitfähige Leitung 72 (z. B. die Wordleituns-/Gateelektroden des TFT 204), und ein Strom wird an eine entsprechende leitfähigen Leitung 106 angelegt (z. B. die Bitleitung). Die Lesespannung kann zwischen der niedrigen und der hohen Grenzspannung des TFT 204 liegen. Abhängig von der Polarisierungsrichtung der entsprechenden Region des FE-Materials 90 kann der TFT 204 der Speicherzelle 202 eingeschaltet werden, muss jedoch nicht. Daher kann die leitfähige Leitung 106 durch die leitfähige Leitung 108 (z. B. eine Source-Leitung, die mit der Erde gekoppelt ist) entladen werden, muss jedoch nicht, und der digitale Wert, der in der Speicherzelle 202 gespeichert ist, kann bestimmt werden. Da die leitfähigen Leitungen 72 die leitfähigen Leitungen 106 und 108 schneiden, können einzelne Speicherzellen 202 für die Leseoperation gewählt werden.
  • 1-A illustriert ferner Referenzquerschnitte des Speicherarrays 200, die in späteren Figuren verwendet werden. Querschnitt B-B' verläuft entlang einer Längsachse der leitfähigen Leitungen 72 und in einer Richtung, beispielsweise parallel zur Richtung des aktuellen Flusses der TFTs 204. Querschnitt C-C' steht rechtwinklig zu Querschnitt B-B' und parallel zu einer Längsachse der leitfähigen Leitungen 72. Querschnitt C-C' erstreckt sich durch die leitfähigen Leitungen 106. Querschnitt D-D' ist parallel zu Querschnitt C-C' und erstreckt sich durch das Dielektrikum 102. Aufeinander folgende Figuren beziehen sich um der Klarheit Willen auf diese Referenzquerschnitte.
  • In 2 ist ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, wie etwa ein Bulkhalbleiter, ein Isolator-Substrat (SOI-Substrat) oder dergleichen, das dotiert (z. B. mit einem p- oder n-Dotiermittel) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie etwa ein Siliziumwafer. Allgemein ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, das auf einer Isolierschicht gebildet ist. Die Isolierschicht kann beispielsweise eine Buried-Oxid-Schicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht wird an einem Substrat bereitgestellt, üblicherweise an Silizium oder einem Glassubstrat. Andere Substrat, wie etwa ein mehrlagiges oder Gefällesubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbundhalbleiter einschließlich Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, einschließlich Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen daraus umfassen.
  • 2 illustriert ferner Schaltungen, die über dem Substrat 50 gebildet sein können. Die Schaltungen umfassen aktive Vorrichtungen (z. B. Transistoren) an einer oberen Fläche des Substrats 50. Die Transistoren können Gatedielektrikumschichten 202 über oberen Flächen des Substrats 50 und Gateelektroden 204 über den Gatedielektrikumschichten 202 umfassen. Source-/Drain-Regionen 206 sind in dem Substrat 50 an gegenüberliegenden Seiten der Gatedielektrikumschichten 202 und der Gateelektroden 204 angeordnet. Gateabstandhalter 208 werden von den Gateelektroden 204 durch geeignete laterale Abstände entlang von Seitenwänden der Gatedielektrikumschichten 202 und getrennt von den Source-/Drain-Regionen 206 gebildet. In einigen Ausführungsformen können die Transistoren planare Feldeffekttransistoren (FETs), Finnenfeldeffekttransistoren (finFETs), Nanofeldeffekttransistoren (nanoFETs) oder dergleichen sein.
  • Ein erstes ILD 210 umgibt und isoliert die Source-/Drain- Regionen 206, die Gatedielektrikumschichten 202 und die Gateelektroden 204 und ein zweites ILD 212 befindet sich über dem ersten ILD 210. Source-/Drain-Kontakte 214 erstrecken sich durch das zweite ILD 212 und das erste ILD 210 und sind elektrisch mit den Source-/Drain-Regionen 206 gekoppelt und Gatekontakte 216 erstrecken sich durch das zweite ILD 212 und sind elektrisch mit den Gateelektroden 204 gekoppelt. Eine Interconnect-Struktur 220, umfassend eine oder mehrere gestapelte Dielektrikumschichten 224 und leitfähige Merkmale 222, die in einer oder mehreren Dielektrikumschichten 224 gebildet sind, befindet sich über dem zweiten ILD 212, den Source-/Drain-Kontakten 214 und den Gatekontakten 216. Auch wenn 2 zwei gestapelte Dielektrikumschichten 224 illustriert, sollte beachtet werden, dass die Interconnect-Struktur 200 eine beliebige Anzahl von Dielektrikumschichten 224 umfassen kann, in denen leitfähige Merkmale 222 angeordnet sind. Die Interconnect-Struktur 220 kann elektrisch mit den Gatekontakten 216 und den Source-/Drain-Kontakten 214 verbunden sein, um Funktionsschaltungen zu bilden. In einigen Ausführungsformen können die Funktionsschaltungen, die durch die Interconnect-Struktur 220 gebildet sind, Logikschaltungen, Speicherschaltungen, Sinnverstärker, Controller, Eingabe-/Ausgabe-Schaltungen, Bildsensorschaltungen, dergleichen, oder Kombinationen davon umfassen. Auch wenn 2 Transistoren bespricht, die über dem Substrat 50 gebildet sind, können andere aktive Vorrichtungen (z. B. Dioden oder dergleichen) und/oder passive Vorrichtungen (z. B. Kondensatoren Widerstände oder dergleichen) als Abschnitt der Funktionsschaltungen gebildet sein.
  • In 3A und 3B ist ein Mehrschichtenstapel 58 über der Struktur von 2 gebildet. Das Substrat 50, die Transistoren, die ILDs und die Interconnect-Struktur 120 kann von nachfolgenden Zeichnungen zum Zweck der Einfachheit und Klarheit ausgelassen werden. Auch wenn der Mehrschichtenstapel 58 als die Dielektrikumschichten 224 der Interconnect-Struktur 220 kontaktierend illustriert ist, kann eine beliebige Anzahl von Zwischenschichten zwischen dem Substrat 50 und dem Mehrschichtenstapel 58 angeordnet sein. Beispielsweise kann der Mehrschichtenstapel 58 sich über der Interconnect-Struktur 220 befinden und eine oder mehrere weitere Interconnect-Schichten, die leitfähige Merkmale in Isolierungsschichten (z. B. Dielektrikumschichten mit niedrigem k-Wert) umfassen, können zwischen dem Substrat 50 und dem Mehrschichtenstapel 58 angeordnet sein. In einigen Ausführungsformen können die leitfähigen Merkmale strukturiert sein, um Energie, Erdung und/oder Signalleitungen an die aktiven Vorrichtungen auf dem Substrat 50 und/oder dem Speicherarray 200 bereitzustellen (siehe 1A und 1B).
  • Der Mehrschichtenstapel 58 umfasst abwechselnde Schichten der leitfähigen Leitungen 72A bis D (kollektiv bezeichnet als leitfähige Schichten 54) und Dielektrikumschichten 52A bis C (kollektiv bezeichnet als Dielektrikumschichten 52). Die leitfähigen Schichten 54 können in nachfolgenden Schritten strukturiert sein, um die leitfähigen Leitungen 72 (z. B. Wordleitungen) zu definieren. Die leitfähigen Schichten 54 können ein leitfähiges Material umfassen, wie beispielsweise Kupfer, Titan, Titannitrid, Tantal, Tantalnitrid, Wolfram, Ruthenium; Aluminium, Kombinationen davon oder dergleichen, und die Dielektrikumschichten 52 können ein isolierendes Material umfassen, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Kombinationen davon oder dergleichen. Die leitfähigen Schichten 54 und Dielektrikumschichten 52 können jeweils beispielsweise unter Verwendung von chemischer Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD), physischer Gasphasenabscheidung (PVD), plasmaverstärkter CVD (PECVD) oder dergleichen gebildet sein. Auch wenn 3A und 3B eine bestimmte Anzahl von leitfähigen Schichten 54 und Dielektrikumschichten 52 illustrieren, können andere Ausführungsformen eine andere Anzahl von leitfähigen Schichten 54 und Dielektrikumschichten 52 umfassen.
  • 4 bis 12B sind Ansichten von Zwischenstufen in der Herstellung einer Treppenstruktur des Speicherarrays 200 nach einigen Ausführungsformen. 4 bis 11 und 12B sind entlang Referenzquerschnitt B-B' illustriert, der in 1 illustriert ist. 12A ist in einer dreidimensionalen Ansicht illustriert.
  • In 4 ist ein Fotolack 56 über dem Mehrschichtenstapel 58 gebildet. Wie oben besprochen, kann der Mehrschichtenstapel 58 abwechselnde Schichten der leitfähigen Schichten 54 (beschriftet mit 54A, 54B, 54C und 54D) und den Dielektrikumschichten 52 (beschriftet mit 52A, 52B und 52C) umfassen. Der Fotolack 56 kann unter Verwendung einer Spin-On-Technik gebildet sein.
  • In 5 ist der Fotolack 56 strukturiert, den Mehrschichtenstapel 58 in Regionen 60 offenzulegen, während sie verbleibende Abschnitte des Mehrschichtenstapels 58 maskieren. Beispielsweise kann die oberste Schicht des Mehrschichtenstapels 58 (z. B. die leitfähige Schicht 54D) in den Regionen 60 belichtet sein. Der Fotolack 56 kann unter Verwendung akzeptabler Fotolithografietechniken strukturiert sein.
  • In 6 sind die belichteten Abschnitte des Mehrschichtenstapels 58 in den Regionen 60 unter Verwendung des Fotolacks 56 als eine Maske geätzt. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie etwa ein reaktives Ionenätzen (RIE), neutrales Strahlätzen (NBE), dergleichen oder eine Kombination daraus. Das Ätzen kann anisotrop sein. Das Ätzen kann Abschnitte der leitfähigen Schicht 54D und Dielektrikumschicht 52C in den Regionen 60 entfernen und Öffnungen 61 definieren. Weil die leitfähigen Schicht 54D und die Dielektrikumschicht 52C verschiedene Materialkompositionen aufweisen, können Ätzmittel, die verwendet werden, belichtete Abschnitte der Schichten zu entfernen, anders sein. In einigen Ausführungsformen wirkt die Dielektrikumschicht 52C während des Ätzens der leitfähigen Schicht 54D als eine Ätzstoppschicht und die leitfähige Schicht 54C wirkt während des Ätzens der Dielektrikumschicht 52C als eine Ätzstoppschicht. Daher können die Abschnitte der leitfähigen Schicht 54E und die leitfähige Schicht 54D selektiv entfernt werden, ohne verbleibende Schichten des Mehrschichtenstapels 58 zu entfernen, und die Öffnungen 61 können auf eine gewünschte Tiefe erstreckt werden. Alternativ dazu kann ein getimter Ätzprozess verwendet werden, um das Ätzen der Öffnungen 61 zu stoppen, nachdem die Öffnungen 61 eine gewünschte Tiefe erreichen. In der entstehenden Struktur wird die leitfähige Schicht 54C in den Regionen 60 belichtet.
  • In 7 wird der Fotolack 56 zugeschnitten, um weitere Abschnitte des Mehrschichtenstapels 58 offenzulegen. Der Fotolack kann unter Verwendung angemessener Fotolithografietechniken zugeschnitten werden. Durch das Zuschneiden wird eine Breite des Fotolacks 56 verringert, und Abschnitte des Mehrschichtenstapels 58 in Regionen 60 und 62 können belichtet werden. Beispielsweise kann eine obere Fläche der leitfähigen Schicht 54C in den Regionen 60 belichtet werden, und eine obere Fläche der leitfähigen Schicht 54D kann in den Regionen 62 belichtet werden.
  • In 8 werden Abschnitte der leitfähigen Schicht 54D, der Dielektrikumschicht 52C, der leitfähigen Schicht 54C, und der Dielektrikumschicht 52B in den Regionen 60 und 62 durch annehmbare Ätzprozesse unter Verwendung des Fotolacks 56 als eine Maske entfernt. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie etwa ein reaktives Ionenätzen (RIE), neutrales Strahlätzen (NBE), dergleichen oder eine Kombination daraus. Das Ätzen kann anisotrop sein. Das Ätzen kann die Öffnungen 61 weiter in den Mehrschichtenstapel 58 erstrecken. Weil die leitfähigen Schichten 54D/54C und die Dielektrikumschichten 52C/52B verschiedene Materialkompositionen aufweisen, können Ätzmittel, die verwendet werden, belichtete Abschnitte der Schichten zu entfernen, anders sein. In einigen Ausführungsformen wirkt die Dielektrikumschicht 52C während des Ätzens der leitfähigen Schicht 54D als eine Ätzstoppschicht; die leitfähige Schicht 52C wirkt während des Ätzens der leitfähigen Schicht 54D als eine Ätzstoppschicht; die Dielektrikumschicht 52B wirkt während des Ätzens der leitfähigen Schicht 54C als eine Ätzstoppschicht; und die leitfähige Schicht 54B wirkt während des Ätzens der Dielektrikumschicht 54B als eine Ätzstoppschicht. Daher können Abschnitte der leitfähigen Schichten 54D/54C und die Dielektrikumschicht 52C/52B selektiv entfernt werden, ohne verbleibende Schichten des Mehrschichtenstapels 58 zu entfernen, und die Öffnungen 61 können auf eine gewünschte Tiefe erstreckt werden. Ferner wirken während des Ätzprozesses ungeätzte Abschnitte der leitfähigen Schichten 54 und Dielektrikumschichten 52 als eine Maske für darunterliegende Schichten und aufgrund einer vorherigen Struktur der leitfähigen Schicht 54D und Dielektrikumschicht 52C (siehe 7) kann an die darunterliegende leitfähige Schicht 54C und Dielektrikumschicht 52B übertragen werden. In der entstehenden Struktur wird die leitfähige Schicht 54B in den Regionen 60 belichtet und die leitfähige Schicht 54C wird in den Regionen 62 belichtet.
  • In 9 wird der Fotolack 56 zugeschnitten, um weitere Abschnitte des Mehrschichtenstapels 58 offenzulegen. Der Fotolack kann unter Verwendung angemessener Fotolithografietechniken zugeschnitten werden. Durch das Zuschneiden wird eine Breite des Fotolacks 56 verringert, und Abschnitte des Mehrschichtenstapels 58 in Regionen 60, 62 und 64 können belichtet werden. Beispielsweise kann eine obere Fläche der leitfähigen Schicht 54B in den Regionen 60 belichtet sein; eine obere Fläche der leitfähigen Schicht 54C kann in den Regionen 62 belichtet sein, und eine obere Fläche der leitfähigen Schicht 542D kann in den Regionen 64 belichtet sein.
  • In 10 werden Abschnitte der leitfähigen Schichten 54D, 54C und 54B in den Regionen 60, 62, und 64 durch akzeptable Ätzprozesse unter Verwendung des Fotolacks 56 als eine Maske entfernt. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie etwa ein reaktives Ionenätzen (RIE), neutrales Strahlätzen (NBE), dergleichen oder eine Kombination daraus. Das Ätzen kann anisotrop sein. Das Ätzen kann die Öffnungen 61 weiter in den Mehrschichtenstapel 58 erstrecken. In einigen Ausführungsformen wirkt die Dielektrikumschicht 52C während des Ätzens der leitfähigen Schicht 54D; die Dielektrikumschicht 52B wirkt während des Ätzens der leitfähigen Schicht 54C als eine Ätzstoppschicht; und die Dielektrikumschicht 54A wirkt während des Ätzens der leitfähigen Schicht 54B als eine Ätzstoppschicht. Daher können Abschnitte der leitfähigen Schichten 54D, 54C und 54B selektiv entfernt werden, ohne verbleibende Schichten des Mehrschichtenstapels 58 zu entfernen, und die Öffnungen 61 können auf eine gewünschte Tiefe erstreckt werden. Ferner wirkt während des Ätzprozesses jede der Dielektrikumschichten 52 als eine Maske für darunterliegende Schichten und aufgrund einer vorherigen Struktur der Dielektrikumschichten 52C/52B (siehe 9) können an die darunterliegenden leitfähigen Schichten 54C/54B übertragen werden. In der entstehenden Struktur wird die Dielektrikumschicht 52A in den Regionen 60 belichtet; die Dielektrikumschicht 52B wird in den Regionen 62 belichtet; und die Dielektrikumschicht 52C wird in den Regionen 64 belichtet.
  • In 11 kann der Fotolack 56 entfernt werden, wie etwa durch einen annehmbaren Aschen- oder Wet-Stripping-Prozess. So wird eine Treppenstruktur 68 gebildet. Die Treppenstruktur umfasst einen Stapel mit abwechselnd leitfähigen Schichten 54 und Dielektrikumschichten 52. Untere leitfähige Schichten 54 sind breiter und erstrecken sich lateral an oberen leitfähigen Schichten 54 vorbei, wobei sich eine Breite jeder der leitfähigen Schichten 54 in einer Richtung auf das Substrat 50 zu erhöht. Beispielsweise können die leitfähigen Schicht 54A länger sein als die leitfähige Schicht 54B; die leitfähige Schicht 54B kann länger sein las die leitfähige Schicht 54C; und die leitfähige Schicht 54C kann länger sein als die leitfähige Schicht 54D. Daher können in nachfolgenden Verarbeitungsschritten leitfähige Kontakte von über der Treppenstruktur 68 zu jeder der leitfähigen Schichten 54 hergestellt werden.
  • In 12 wird ein Zwischenmetalldielektrikum (IMD) 70 über dem Mehrschichtenstapel 58 abgeschieden. Das IMD 70 kann aus einem Dielektrikum gebildet sein und kann durch jedes geeignete Verfahren gebildet sein, wie etwa CVD, plasmaverstärktes CVD (PECVD) oder FCVD. Dielektrika können Phosphosilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Silikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen umfassen. Andere Isoliermaterialien, die durch einen akzeptablen Prozess gebildet werden, können verwendet werden. Das IMD 70 erstreckt sich entlang von Seitenwänden der leitfähigen Schichten 54 sowie Seitenwänden der Dielektrikumschichten 52. Ferner kann das IMD 70 obere Flächen jeder der Dielektrikumschichten 52 kontaktieren.
  • Wie ferner in 12 illustriert ist, wird dann ein Entfernungsprozess auf das IMD 70 aufgebracht, um überschüssiges Dielektrikum über dem Mehrschichtenstapel 58 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Politur (CMP), ein Rückätzprozess, Kombinationen daraus oder dergleichen verwendet werden. Der Planarisierungsprozess legt den Mehrschichtenstapel 58 offen, sodass die oberen Flächen des Mehrschichtenstapels 58 und IMD 70 nach dem Abschluss des Planarisierungsprozesses eben sind.
  • 13 bis 17B sind Ansichten von Zwischenstufen in der Herstellung des Speicherarrays 200 nach einigen Ausführungsformen. In 13 bis 17B wird der Mehrschichtenstapel 58 gebildet und Gräben werden in dem Mehrschichtenstapel 58 gebildet, was die leitfähigen Leitungen 72 definiert. Die leitfähigen Leitungen 72 können Wordleitungen in dem Speicherarray 200 entsprechen und die leitfähigen Leitungen 72 können ferner Gateelektroden für die entstehenden TFTs des Speicherarrays 200 bereitstellen. 17A ist in einer dreidimensionalen Ansicht illustriert. 13 bis 16 und 17B sind entlang Referenzquerschnitt C-C' illustriert, der in 1A illustriert ist.
  • In 13 sind eine Hartmaske 80 und ein Fotolack 82 über dem Mehrschichtenstapel 58 abgeschieden. Die Hartmaskenschicht 80 kann beispielsweise Siliziumnitrid, Siliziumoxynitrid oder dergleichen umfassen, die durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden sein können. Der Fotolack 82 kann beispielsweise unter Verwendung einer Spin-On-Technik gebildet sein.
  • In 14 ist der Fotolack 82 strukturiert, Gräben 86 zu bilden. Die Fotolacke können unter Verwendung angemessener Fotolithografietechniken strukturiert werden. Beispielsweise kann der Fotolack 82 zur Strukturierung Licht ausgesetzt werden. Nach dem Belichtungsprozess kann der Fotolack 82 entwickelt werden, um belichtet oder unbelichtete Abschnitte des Fotolacks abhängig davon, ob ein negativer oder positiver Lack verwendet wird, entwickelt werden, wodurch eine Strukturierung der Formgräben 86 definiert wird.
  • In 15 wird eine Struktur des Fotolacks 82 unter Verwendung eines akzeptablen Ätzprozesses auf die Hartmaske 84 übertragen, wie etwa durch Nass- oder Trockenätzen, ein reaktives Ionenätzen (RIE), neutrales Strahlätzen (NBE), dergleichen oder eine Kombination daraus. Das Ätzen kann anisotrop sein. So sind Gräben 86 gebildet, die sich durch die Hartmaske 84 erstrecken. Der Fotolack 82 kann beispielsweise durch einen Ascheprozess entfernt werden.
  • In 16 wird eine Struktur der Hartmaske 84 unter Verwendung eines oder mehrerer akzeptabler Ätzprozesse auf den Mehrschichtenstapel 58 übertragen, wie etwa durch Nass- oder Trockenätzen, ein reaktives Ionenätzen (RIE), neutrales Strahlätzen (NBE), dergleichen oder eine Kombination daraus. Die Ätzprozesse können anisotrop sein. So erstreckten sich Gräben 86 durch den Mehrschichtenstapel 58 und die leitfähigen Leitungen 72 (z. B. Wordleitungen) sind aus den leitfähigen Schichten 54 gebildet. Durch Ätzen von Gräben 86 durch die leitfähigen Schichten 54 können benachbarte der leitfähigen Leitungen 72 voneinander getrennt sein. Nachfolgend kann in 17A und 17B die Hartmaske 84 dann durch einen akzeptablen Prozess entfernt werden, wie etwa einen Nassätzprozess, einen Trockenätzprozess, einen Planarisierungsprozess, Kombinationen daraus oder dergleichen. Aufgrund der Treppenform des mehrschichtigen Stapels 58 (siehe z. B. 12), können die leitfähigen Leitungen 72 verschiedene Längen aufweisen, die in einer Richtung zu dem Substrat 50 hin zunehmen. Beispielsweise können die leitfähigen Leitungen 72A länger sein als die leitfähigen Leitungen 72B; die leitfähigen Leitungen 72B können länger sein als die leitfähigen Leitungen 72C; und die leitfähigen Leitungen 72C können länger sein als die leitfähigen Leitungen 72D.
  • 18A bis 23C illustrieren das Bilden und Strukturieren von Kanalregionen für die TFTs 204 (siehe 1A) in den Gräben 86. 18A, 18A und 23A sind in einer dreidimensionalen Ansicht illustriert. In 18B, 19B, 20, 21, 22A, 22B und 23B sind Querschnittsansichten entlang von Linie C-C' aus 1A bereitgestellt. 23C illustriert eine entsprechende Draufsicht der TFT Struktur.
  • In 18A und 18B ist ein Speicherfilm 90 konform in den Gräben 86 abgeschieden. Der Speicherfilm 90 kann ein Material aufweisen, das in der Lage ist, ein Bit zu speichern, wie etwa ein Material, das in der Lage ist, zwischen zwei verschiedenen Polarisierungsrichtungen umzuschalten, indem eine geeignete Spannungsdifferenz über den Speicherfilm 90 angelegt wird. Beispielsweise kann sich die Polarisierung des Speicherfilms 90 aufgrund eines elektrischen Felds ändern, das sich aus dem Anlegen der Spannungsdifferenz ergibt.
  • Beispielsweise kann der Speicherfilm 90 ein Dielektrikum mit hohem k-Wert sein, wie etwa ein hafniumbasiertes (Hf-basiertes) Dielektrikum oder dergleichen. In einigen Ausführungsformen umfasst der Speicherfilm 90 ein ferroelektrisches Material, wie etwa Hafniumoxid, Hafniumzirconiumoxid, siliziumdotiertes Hafniumoxid oder dergleichen. In anderen Ausführungsformen kann der Speicher 90 eine Mehrschichtenstruktur, die eine Schicht von SiNx umfasst, zwischen zwei SiOx-Schichten (z. B. einer ONO-Struktur) sein. In noch anderen Ausführungsformen kann der Speicherfilm 90 ein anderes ferroelektrisches Material oder eine andere Art von Speichermaterial umfassen. Der Speicherfilm 90 kann durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden, um sich entlang von Seitenwänden und einer unteren Fläche der Gräben 86 zu erstrecken. Nachdem der Speicherfilm 90 abgeschieden ist, kann ein Temperschritt (z. B. bei einem Temperaturbereich von ca. 300 °C bis ca. 600 °C) ausgeführt werden, um eine gewünschte Kristalline Phase zu erreichen, die Filmqualität zu verbessern und filmbezogene Mängel/Unreinheiten für den Speicherfilm 90 zu verringern. In einigen Ausführungsformen kann der Temperschritt ferner unter 400 °C liegen, um ein BEOL-Wärmebudget zu erfüllen und Mängel zu verringern, die zu anderen Merkmalen aus Hochtemperaturtemperprozessen führen können.
  • In 19A und 19B ist die OS-Schicht 92 konform in den Gräben 86 über dem Speicherfilm 90 abgeschieden. Die OS-Schicht 92 umfasst ein Material, das sich für das Bereitstellen einer Kanalregion für einen TFT (z. B. TFTs 204, siehe 1A) eignet. In einigen Ausführungsformen umfasst die OS-Schicht 92 ein indiumhaltiges Material, wie etwa InxGayZnzMO, wobei M Ti, Al, Ag, Si, Sn oder dergleichen sein kann. X, Y und Z könne jeweils ein Wert zwischen 0 und 1 sein. In anderen Ausführungsformen kann ein anderes Halbleitermaterial für die OS-Schicht 92 verwendet werden. Die OS-Schicht 92 kann durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden. Die OS-Schicht 92 kann sich entlang von erstrecken Seitenwänden und einer unteren Fläche der Gräben 86 über der FE-Schicht erstrecken 90. Nachdem die OS-Schicht 92 abgeschieden ist, kann ein Temperschritt (z. B. bei einem Temperaturbereich von ca. 300 °C bis ca. 450 °C) in sauerstoffbezogener Umgebung ausgeführt werden, um die Ladungsträger der OS-Schicht 92 zu aktivieren.
  • In 20 ist ein Dielektrikum 98A an Seitenwänden und einer unteren Fläche der Gräben 86 und über der OS-Schicht 92 abgeschieden. Das Dielektrikum 98A kann beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen umfassen, was durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden sein kann.
  • In 21 werden untere Abschnitte des Dielektrikums 98A in den Gräben 86 beispielsweise unter Verwendung einer Kombination von Fotolithografie und Ätzen entfernt. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie etwa ein reaktives Ionenätzen (RIE), neutrales Strahlätzen (NBE), dergleichen oder eine Kombination daraus. Das Ätzen kann anisotrop sein.
  • Nachfolgend kann, wie auch durch 21 illustriert, das Dielektrikum 98A als eine Ätzmaske verwendet werden, um durch einen unteren Abschnitt der OS-Schicht 92 in den Gräben 86 zu ätzen. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie etwa ein reaktives Ionenätzen (RIE), neutrales Strahlätzen (NBE), dergleichen oder eine Kombination daraus. Das Ätzen kann anisotrop sein. Ätzen der OS-Schicht 92 kann Abschnitte des Speicherfilms 90 an einer unteren Fläche der Gräben 86 belichten. So können Abschnitte der OS-Schicht 92 an gegenüberliegenden Seitenwänden der Gräben 86 voneinander getrennt sein, was die Isolierung zwischen den Speicherzellen 202 des Speicherarrays 200 (siehe 1A) verbessert.
  • In 22A und 22B kann ein weiteres Dielektrikum 98B abgeschieden werden, um verbleibende Abschnitte der Gräben 86 zu füllen. Das Dielektrikum 98B kann beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen umfassen, was durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden sein kann. In einigen Ausführungsformen kann das Dielektrikum 98B eine selbe Materialzusammensetzung aufweisen und unter Verwendung eines selben Prozesses wie das Dielektrikum 98A gebildet werden. Alternativ dazu kann das Dielektrikum 98B eine andere Materialzusammensetzung aufweisen und/oder durch einen anderen Prozess als das Dielektrikum 98A gebildet werden.
  • In 23A bis 23C wird dann ein Entfernungsprozess auf das Dielektrikum 98, die OS-Schicht 92 und den Speicherfilm 90 angewendet, um überschüssiges Material über dem Mehrschichtenstapel 58 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Politur (CMP), ein Rückätzprozess, Kombinationen daraus oder dergleichen verwendet werden. Der Planarisierungsprozess legt den Mehrschichtenstapel 58 offen, sodass die obere Fläche des Mehrschichtenstapels 58 nach dem Abschluss des Planarisierungsprozesses eben ist. 23C illustriert eine entsprechende Draufsicht der Struktur, die in 23A illustriert ist.
  • 24A bis 29B illustrieren Zwischenschritte der Herstellung der leitfähigen Leitungen 106 und 108 (z. B. Source-Leitungen und Bitleitungen) in dem Speicherarray 200. Die leitfähigen Leitungen 106 und 108 können ferner Source-/Drain-Elektroden für TFTs 204 in dem Speicherarray bereitstellen (siehe 1-A bis 1C). Die leitfähigen Leitungen 106 und 108 können ein Material mit einer relativ geringen Austrittsarbeit umfassen, die in der Lage ist, Flächenmetallisierung der OS-Schicht 92 einzuleiten, um Kontaktwiderstand in den TFTs 204 zu verringern. Die leitfähigen Leitungen 106 und 108 können sich entlang einer Richtung rechtwinklig zu den leitfähigen Leitungen 72 erstrecken, sodass einzelne Zellen des Speicherarrays 200 für Lese- und Schreiboperationen gewählt werden können. 24A, 25A, 26A und 27A illustriert eine Querschnittsansicht entlang von Querschnitt C-C' von 1A; 24B, 25B, 26B, 27B, 28 und 29B illustrieren eine entsprechende Draufsicht; und 29A illustrieren eine Querschnittsansicht entlang Querschnitt D-D' der 1A.
  • In 24A und 24B sind Gräben 100 durch das Dielektrikum 98 strukturiert (unter anderem das Dielektrikum 98A und das Dielektrikum 98B). Das Strukturieren der Gräben 100 kann beispielsweise durch eine Kombination aus Fotolithografie und Ätzen ausgeführt werden. Die Gräben 100 können zwischen gegenüberliegenden Seitenwänden der OS-Schicht 92 angeordnet sein und eine obere Fläche des Speicherfilms 90 durch die OS-Schicht 92 belichten.
  • In 25A und 25B ist ein leitfähiges Material 150 in den Gräben 100 an Seitenwänden der OS-Schicht 92 gebildet. Das leitfähige Material 150 kann eine relativ geringer Austrittsarbeit aufweisen, wie etwa eine Austrittsarbeit von weniger als ca. 4,6. Beispielsweise kann das leitfähige Material 150 Titan, Iridium, Ruthenium, ein leitfähiges Oxid (z. B. ein keramisches Material wie LaNiO, InSnO, InZnO, CdSnO, aluminiumdotiertes ZnO, F-SnO oder dergleichen) oder dergleichen umfassen. Es wurde beobachtet, dass, wenn das leitfähige Material 150 eine geringe Austrittsarbeit aufweist (z. B. in dem obigen Bereich), das leitfähige Material 150 in der Lage ist, Flächenmetallisierung der OS-Schicht 92 zu induzieren, um Kontaktwiderstand an den Grenzflächen zwischen der OS-Schicht 92 und dem leitfähigen Material 150 zu verringern. Es wurde ferner beobachtet, dass durch Bereitstellen eines leitfähigen Materials 150 mit einer geringen Austrittsarbeit (z. B. weniger als 4,6), eine Barrierehöhe zwischen dem leitfähigen Material 150 und der OS-Schicht 92 verringert werden kann und die Elektronentunnelgeschwindigkeit erhöht werden kann. Das leitfähige Material 150 kann durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden.
  • Nachdem das leitfähige Material 150 abgeschieden ist, kann ein Temperprozess ausgeführt werden, um Flächenmetallisierung der OS-Schicht 92 an den Grenzflächen 152 zwischen der OS-Schicht 92 und dem leitfähigen Material 150 zu induzieren. In einigen Ausführungsformen kann der Temperprozess bei einer Temperatur von mindestens ca. 300 °C stattfinden, was ausreicht, um Flächenmetallisierung der OS-Schicht 92 zu induzieren. Durch den Temperprozess kann eine polykristalline Region 92' an den Grenzflächen 152 zwischen der OS-Schicht 92 und dem leitfähigen Material 150 gebildet werden. Beispielsweise kann die polykristalline Region 92' durch eine Reaktion zwischen der InOa-Komponente der OS-Schicht 92 und der Metallkomponente des leitfähigen Materials 150 (nachfolgend als M' bezeichnet) gebildet werden. Die Reaktion kann nach den Gleichungen (1) und (2) ausgedrückt werden, wobei a und b jeweils ganze Zahlen zwischen 0 und 1 sind und Vo filmerzeugte Mängel darstellt (z. B. Sauerstoffleerstellen und/oder Mängel in dem Film). InOa + M' → M'Ob + InOa-b + Vo (1) Vo → Vo2+ + 2e- (2)
  • Wie oben angegeben, kann die polykristalline Region ein Metalloxid umfassen und ein Metallelement des Metalloxids kann gleich sein wie ein Metallelement des leitfähigen Materials 150. Eine Dicke der polykristallinen Region 92' (z. B. eine Tiefe in der OS-Schicht 92, in die sich die polykristalline Region 92' erstreckt) kann in einigen Ausführungsformen in einem Bereich von ca. 1 nm bis ca. 10 nm oder in einem Bereich von ca. 1 nm bis ca. 5 nm, liegen. es wurde beobachtet, dass durch Aufweisen einer relativ dünnen polykristallinen Region (z. B. in den obigen Bereichen), Elektronen leichter über die Grenze zwischen dem leitfähigen Material 150 und der OS-Schicht 92 tunneln können. In anderen Ausführungsformen kann die polykristalline Region eine andere Dicke aufweisen. Ein Rest der OS-Schicht 92 (z. B. Außerhalb der polykristallinen Region 92') kann auf einer selben kristallinen Stufe bleiben, wie vor dem Temperprozess. Beispielsweise kann der Rest der OS-Schicht 92 amorph bleiben.
  • Wie ebenfalls in 25A und 25B illustriert ist, wird dann ein Entfernungsprozess auf das leitfähige Material 150 aufgebracht, um überschüssiges Material über dem Mehrschichtenstapel 58 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess wie etwa ein CMP, ein Rückätzprozess, Kombinationen daraus oder dergleichen genutzt werden. Der Planarisierungsprozess legt den Mehrschichtenstapel 58 offen, sodass die oberen Flächen des Mehrschichtenstapels 58, der Speicherfilm 90, die OS-Schicht 92 und das leitfähige Material 150 nach dem Abschluss des Planarisierungsprozesses eben sind.
  • 26A bis 27B illustrieren Herstellungsschritte, in denen mittlere Abschnitte des leitfähigen Materials durch ein anderes leitfähiges Material ersetzt wird. Daher können die leitfähigen Leitungen 106 und 108 (siehe 28) zwei verschiedene Materialien umfassen (z. B. das leitfähige Material 150 und das leitfähige Material 156, wie unten beschrieben). Die Schritte, die in 26A bis 27B illustriert sind, sind optional und können in einigen Ausführungsformen weggelassen werden. In solchen Ausführungsformen können die leitfähigen Leitungen 106 und 108 nur das leitfähige Material 150 umfassen, wie durch 31A bis 31C illustriert.
  • In 26A und 26B sind Gräben 154 durch das leitfähige Material 150 strukturiert. Das Strukturieren der Gräben 154 kann beispielsweise durch eine Kombination aus Fotolithografie und Ätzen ausgeführt werden. Die Gräben 100 können zwischen gegenüberliegenden Seitenwänden des leitfähigen Materials 150 angeordnet sein, und verbleibende Abschnitte des Halbleitermaterials 150 können zwischen den Gräben 100 und der OS-Schicht 92 angeordnet sein. Die Gräben 154 erstrecken sich durch das Halbleitermaterial 150 und die OS-Schicht 92, um den darunterliegenden Speicherfilm 90 offenzulegen.
  • In 27A und 27B ist ein Halbleitermaterial 156 abgeschieden, um die Gräben 154 zu füllen. Das Halbleitermaterial 156 kann angeordnet sein und gegenüberliegende Abschnitte des Halbleitermaterials 150 kontaktieren. In einigen Ausführungsformen kann das leitfähige Material 156 eine relativ geringer Austrittsarbeit aufweisen, wie etwa eine Austrittsarbeit von weniger als ca. 5 eV. Beispielsweise kann das Halbleitermaterial 156 TiN, W, Ti, MoTi, CuMgAl, Ru, Al, Ta, TaN, CuMn, CuAlZn, Kombinationen davon oder dergleichen umfassen. Das leitfähige Material 156 kann durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden. Es wurde beobachtet, dass durch Bereitstellen eines leitfähigen Materials 156 mit einer geringen Austrittsarbeit (z. B. im obigen Bereich), eine Barrierehöhe zwischen dem leitfähigen Material 156 und dem leitfähigen Material 150/der OS-Schicht 92 verringert werden kann und die Elektronentunnelgeschwindigkeit erhöht werden kann. Nach dem Abscheiden kann ein Planarisierungsprozess wie etwa ein CMP, ein Rückätzprozess, Kombinationen daraus oder dergleichen genutzt werden. Der Planarisierungsprozess legt den Mehrschichtenstapel 58 offen, sodass die oberen Flächen des Mehrschichtenstapels 58, der Speicherfilm 90, die OS-Schicht 92, das leitfähige Material 150 und das leitfähige Material 156 nach dem Abschluss des Planarisierungsprozesses eben sind.
  • Durch das Bilden des Halbleitermaterials 150 und der polykristallinen Regionen 92' in der OS-Schicht 92 mit geringer Austrittsarbeit (z. B. weniger als ca. 4.6) können Elektronen direkt von dem Halbleitermaterial 156 durch das Halbleitermaterial 150 und über die Kanalregionen der OS-Schicht 92 tunneln. Beispielsweise kann aufgrund des Bildens des Halbleitermaterials nach verschiedenen Ausführungsformen die OS-Schicht 92 eine Region mit geringer Resistivität (z. B. der polykristallinen Regionen 92') unabhängig von der Phase der OS-Schicht 92 (z. B. kristallin oder amorph) umfassen. Daher kann der Kontaktwiderstand verringert werden. Dieser verringerte Widerstand und das verbessert Elektronentunneln ist durch das Bandlückendiagramm 300 aus 27C illustriert, das ein Leitungsband (Ec), ein Valenzband (Ev), eine Femi-Ebene (EF) und eine Vakuumenergieebene (EVAC) des Halbleitermaterials 156, des Halbleitermaterials 150 und der OS-Schicht 92 illustriert. Das Valenzband und das Leitungsband sind die Bänder, die der Fermi-Ebene am nächsten sind, und bestimmen die elektrische Leitfähigkeit des Materials. Ferner ist das Valenzband der höchste Bereich von Elektronenergien, in denen Elektronen normal bei einer absoluten Nulltemperatur vorhanden sind, während das Leitfähigkeitsband der niedrigste Bereich von leeren Elektronenzuständen ist. Ferner können das Halbleitermaterial 150 und/oder das Halbleitermaterial 156 weniger anfällig für unerwünschte Oxidierung sein als beispielsweise reines Kupfer. So kann eine Verringerung der Vorrichtungsleistung aufgrund von Oxidierung vermieden werden.
  • In 28 sind Gräben 158 durch das Halbleitermaterial 150, das Halbleitermaterial 156 und die OS-Schicht 92 strukturiert. Das Strukturieren der Gräben 158 kann beispielsweise durch eine Kombination aus Fotolithografie und Ätzen ausgeführt werden. Die Gräben 158 können zwischen gegenüberliegenden Seitenwänden des Speicherfilms 90 angeordnet sein. Daher sind die leitfähigen Leitungen 106 und 108 aus verbleibenden Abschnitten des Halbleitermaterials 150 und des Halbleitermaterials 156 definiert. Jede der leitfähigen Leitungen 106 ist von einer benachbarten leitfähigen Leitung 108 durch das Dielektrikum 98 getrennt, und Paare der leitfähigen Leitungen 106/108 sind durch die Gräben 158 getrennt. Diskrete Abschnitte der OS-Schicht 92 erstrecken fortlaufend von einer jeweiligen leitfähigen Leitung 106 zu einer jeweiligen leitfähigen Leitung 108. Die leitfähigen Leitungen 106 können Bitleitungen in dem Speicherarray entsprechen und die leitfähigen Leitungen 108 können Source-Leitungen in dem Speicherarray 200 entsprechen. Ferner können die leitfähigen Leitungen 106/108 Source-/Drain-Elektroden für TFTs 204 (siehe 29A und 29B) in dem Speicherarray 200 bereitstellen.
  • In 29A und 29B ist ein Dielektrikum 102 in den Gräben 158 abgeschieden und füllt diese. 29B illustriert eine Querschnittsansicht der Linie D-D' in 29A. Die Dielektrikumschicht 102 kann beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen umfassen, was durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden sein kann. Die Dielektrikumschicht 102 kann sich entlang von erstrecken Seitenwänden und einer unteren Fläche der Gräben 86 über dem Speicherfilm 92 erstrecken. Nach dem Abscheiden kann ein Planarisierungsprozess (z. B. ein CMP, Rückätzen oder dergleichen) ausgeführt werden, um überschüssige Abschnitte des Dielektrikums 102 zu entfernen. In der entstehenden Struktur können obere Flächen des Mehrschichtenstapels 58, des Speicherfilms 90, der OS-Schicht 92, des Dielektrikums 102 und der leitfähigen Leitungen 106/108 im Wesentlichen eben sein (z. B. innerhalb von Prozessvariationen).
  • So können gestapelte TFTs 204 in dem Speicherarray 200 gebildet sein. Jedes TFT 204 umfasst eine Gateelektrode (z. B. einen Abschnitt einer entsprechenden leitfähigen Leitung 72), ein Gatedielektrikum (z. B. einen Abschnitt eines entsprechenden Speicherfilms 90), eine Kanalregion (z. B. einen Abschnitt einer entsprechenden OS-Schicht 92) und Source- und Drain-Elektroden (z. B. Abschnitte entsprechender der leitfähigen Leitungen 106 und 108). Das Dielektrikum 102 isoliert benachbarte TFTs 204 in einer selben Spalte und auf einer selben vertikalen Ebene. Die TFTs 204 können in einem Array vertikal gestapelter Zeilen und Spalten angeordnet sein.
  • In 30A, 30B, 30C und 30D erfolgen die Kontakte 110 mit den leitfähigen Leitungen 72, den leitfähigen Leitungen 106 und den leitfähigen Leitungen 108. 30A illustriert eine perspektivische Ansicht des Speicherarrays 200; 30B illustriert ein Draufsicht des Speicherarrays 200; 30C illustriert eine Querschnittsansicht der Vorrichtung und des darunterliegenden Substrats entlang der Linie 30C'-30C' von 28A; und 30D illustriert eine Querschnittsansicht der Vorrichtung entlang Linie B-B' von 1A.In einigen Ausführungsformen kann die Treppenform der leitfähigen Leitungen 72 eine Fläche an jeder der leitfähigen Leitungen 72 für die leitfähigen Kontakte 110 bereitstellen, die daran enden. Das Bilden der Kontakte 110 kann das Strukturieren von Öffnungen in dem IMD 70 und den Dielektrikumschichten 52 umfassen, um beispielsweise Abschnitte der leitfähigen Schichten 54 unter Verwendung einer Kombination von Fotolithografie und Ätzen zu belichten. Eine Auskleidung (nicht dargestellt), wie etwa eine Diffusionsbarriereschicht, eine Klebeschicht oder dergleichen und ein Halbleitermaterial sind in den Öffnungen gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie etwa ein CMP, kann ausgeführt werden, um überschüssiges Material von einer Fläche des IMD 70 zu entfernen. Die verbleibende Auskleidung und das Halbleitermaterial bilden die Kontakte 110 in den Öffnungen.
  • Wie ebenfalls durch die perspektivische Ansicht von 30A illustriert, können auch leitfähige Kontakte 112 und 114 mit den leitfähigen Leitungen 106 bzw. den leitfähigen Leitungen 108 hergestellt werden. Die leitfähigen Kontakte 110, 112 und 114 können elektrisch mit den leitfähigen Leitungen 116A, 116B, bzw. 116C verbunden sein, die das Speicherarray mit einer darunterliegenden/darüberliegenden Schaltungsanordnung (z. B. Steuerschaltungsanordnung) verbinden und/oder Signal-, Leistungs- und Erdungsleitungen in dem Halbleiterdie. Beispielsweise können sich leitfähige Durchkontaktierungen 118 durch das IMD 70 erstrecken, um elektrisch die leitfähigen Leitungen 116C mit der darunterliegenden Schaltungsanordnung der Interconnect-Struktur 220 und den aktiven Vorrichtungen auf dem Substrat 50 wie von 30C illustriert zu verbinden. Andere leitfähige Durchkontaktierungen können durch das IMD 70 gebildet sein, um die leitfähigen Leitungen 116A und 116B elektrisch mit der darunterliegenden Schaltungsanordnung der Interconnect-Struktur 220 zu verbinden. In alternativen Ausführungsformen können Routing- und/oder Stromleitungen an und von dem Speicherarray durch eine Interconnect-Struktur, die über dem Speicherarray 200 gebildet ist, neben oder anstelle der Interconnect-Struktur 220 bereitgestellt sein. Dementsprechend kann das Speicherarray 200 abgeschlossen sein.
  • 31A, 31B und 31C illustrieren eine Querschnittsansicht eines Speicherarrays 220 nach alternativen Ausführungsformen. 31-A illustriert eine Querschnittsansicht entlang von Querschnitt C-C' der 1A und 31B; 31B illustriert eine entsprechende Draufsicht und 31C illustriert eine Querschnittsansicht entlang Querschnitt D-D' der 1-A und 31B. Das Speicherarray 200 kann im Wesentlichen gleich sein wie das Speicherarray, in dem gleiche Referenzziffern gleiche Elemente anzeigen, die durch gleiche Prozesse gebildet sind. In dem Speicherarray 220 sind jedoch das Halbleitermaterial 156 (siehe 29B) und die Schritte, die in 26A bis 27B illustriert sind, weggelassen. Daher bestehen die leitfähigen Leitungen 106 und 108 aus Halbleitermaterial 150 mit geringer Austrittsarbeit. Das Halbleitermaterial 150 kann für eine verringerte Resistivität zwischen den leitfähigen Leitungen 106/108 und der OS-Schicht 92 ähnlich wie oben beschrieben mit einer geringen Austrittsarbeit sein (z. B. weniger als 4,6). Ferner kann eine polykristalline Region 92' in der OS-Schicht 92 an der Grenze mit dem Halbleitermaterial 150 beispielsweise durch einen Temperprozess gebildet sein.
  • 32A bis 35C illustrieren Zwischenschritte des Bildens der leitfähigen Leitungen 106 und 108 in einem Speicherarray 250 nach einigen alternativen Ausführungsformen. Das Speicherarray 200 kann gleich wie das Speicherarray 200 sein, in dem gleiche Referenzziffern gleiche Elemente anzeigen, die durch gleiche Prozesse gebildet sind, sofern nichts anderes angemerkt ist. Bei den 32A bis 35C illustrieren Figuren mit dem Ende „A“ eine 3D-Ansicht; Figuren mit dem Ende „B“ illustrieren eine Draufsicht und Figuren mit dem Ende „C“ illustrieren eine entsprechende Querschnittsansicht parallel zur Linie C-C' von 1A.
  • In 32A, 32B und 32C sind die Gräben 100 durch die OS-Schicht 92 und das Dielektrikum 98 (darunter das Dielektrikum 98A und das Dielektrikum 98B) strukturiert. 32C illustriert eine Querschnittsansicht von Leitung C-C' in 32B. Das Strukturieren der Gräben 100 kann beispielsweise durch eine Kombination aus Fotolithografie und Ätzen ausgeführt werden. Die Gräben 100 können zwischen gegenüberliegenden Seitenwänden des Speicherfilms 90 angeordnet sein und die Gräben 100 können physisch separate benachbarte Stapeln von Speicherzellen in dem Speicherarray 200 sein (siehe 1A). Ferner können die Gräben 100 eine abgestufte Konfiguration in einer Draufsicht aufweisen (siehe 32B). Alternativ dazu können die Gräben 100 in einer ähnlichen Weise ausgerichtet sein, wie oben für Speicherarray 200 illustriert.
  • In 33A, 33B und 33C ist ein Dielektrikum 102 in den Gräben 100 abgeschieden und füllt diese. 33C illustriert eine Querschnittsansicht von Leitung C-C' in 33B. Die Dielektrikumschicht 102 kann beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen umfassen, was durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden sein kann. Die Dielektrikumschicht 102 kann sich entlang von erstrecken Seitenwänden und einer unteren Fläche der Gräben 86 über der OS-Schicht erstrecken 92. Nach dem Abscheiden kann ein Planarisierungsprozess (z. B. ein CMP, Rückätzen oder dergleichen) ausgeführt werden, um überschüssige Abschnitte des Dielektrikums 102 zu entfernen. In der entstehenden Struktur können obere Flächen des Mehrschichtenstapels 58, des Speicherfilms 90, der OS-Schicht 92 und des Dielektrikums 102 im Wesentlichen eben sein (z. B. innerhalb von Prozessvariationen). In einigen Ausführungsformen können Materialien der Dielektrika 98 und 102 so gewählt sein, dass sie selektiv relativ zueinander geätzt werden können. Beispielsweise ist in einigen Ausführungsformen das Dielektrikum 98 ein Oxid und das Dielektrikum 102 ist ein Nitrid. In einigen Ausführungsformen ist das Dielektrikum 98 ein Nitrid und das Dielektrikum 102 ist ein Oxid. Andere Materialien sind möglich.
  • In 34A, 34B und 34C sind Gräben 104 für die leitfähigen Leitungen 106 und 108 strukturiert. 34C illustriert eine Querschnittsansicht von Leitung C-C' in 34B. Die Gräben 104 sind beispielsweise durch Strukturieren des Dielektrikums 98 (unter anderem des Dielektrikums 98A und des Dielektrikums 98C) unter Verwendung einer Kombination von Fotolithografie und Ätzen strukturiert.
  • Beispielsweise kann ein Fotolack 118 über dem Mehrschichtenstapel 58, dem Dielektrikum 98, dem Dielektrikum 102, der OS-Schicht 92 und dem Speicherfilm 90 abgeschieden sein. Der Fotolack 118 kann beispielsweise unter Verwendung einer Spin-On-Technik gebildet sein. Der Fotolack 82 ist definiert, um Öffnungen 120 zu definieren. Jede der Öffnungen 120 kann eine entsprechende Region des Dielektrikums 102 überlappen und jede der Öffnungen 120 kann ferner teilweise zwei separate Regionen des Dielektrikums 98 belichten. Beispielsweise kann jede Öffnung 120 eine Region des Dielektrikums 102 belichten; teilweise eine erste Region des Dielektrikums 98 belichten; und teilweise eine zweite Region des Dielektrikums 98 belichten, die von der ersten Region des Dielektrikums 98 durch die Region des Dielektrikums 102 getrennt ist. So kann jede der Öffnungen 120 eine Struktur einer leitfähigen Leitung 106 und einer benachbarten leitfähigen Leitung 108 definieren, die durch das Dielektrikum 102 getrennt sind. Die Fotolacke können unter Verwendung angemessener Fotolithografietechniken strukturiert werden. Beispielsweise der Fotolack 82 zur Strukturierung Licht ausgesetzt werden. Nach dem Belichtungsprozess kann der Fotolack 82 entwickelt werden, um belichtet oder unbelichtete Abschnitte des Fotolacks abhängig davon, ob ein negativer oder positiver Lack verwendet wird, entwickelt werden, wodurch eine Strukturierung der Formöffnungen 120 definiert wird.
  • Nachfolgend können Abschnitte des Dielektrikums 98, die durch die Öffnungen 120 belichtet wurden, beispielsweise durch Ätzen entfernt werden. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie etwa ein reaktives Ionenätzen (RIE), neutrales Strahlätzen (NBE), dergleichen oder eine Kombination daraus. Das Ätzen kann anisotrop sein. Der Ätzprozess kann ein Ätzmittel verwenden, das das Dielektrikum 98 ätzt, ohne das Dielektrikum 102 wesentlich zu ätzen. Daher belichten zwar die Öffnungen 120 das Dielektrikum 102, das Dielektrikum 102 wird jedoch möglicherweise nicht wesentlich entfernt. Eine Struktur der Gräben 104 kann den leitfähigen Leitungen 106 und 108 entsprechen (siehe 35A, 35B und 35C). Beispielsweise kann ein Abschnitt des Dielektrikums 98 zwischen jedem Paar der Gräben 104 bleiben und das Dielektrikum 102 kann zwischen benachbarten Paaren der Gräben 104 angeordnet sein. Nachdem die Gräben 104 strukturiert sind, kann der Fotolack 118 beispielsweise durch Aschen entfernt werden.
  • In 35A, 35B und 35C werden die Gräben 104 mit einem Halbleitermaterial gefüllt, um die leitfähigen Leitungen 106 und 108 zu bilden. 35C illustriert eine Querschnittsansicht von Leitung C-C' in 35B. Die leitfähigen Leitungen 106 und 108 können jeweils ein Halbleitermaterial umfassen, wie etwa eine kupferbasierte Legierung oder eine kupferaluminiumbasierte Legierung mit einem untergeordneten Metall, das eine hohe Oxidierbarkeit aufweist (z. B. Zn, Si, Mg, Ca, Ni, Co, Mo, Ti, W). Beispielsweise können in einigen Ausführungsformen die leitfähigen Leitungen 106 und 108 eine Legierung aus Cu (oder CuAl) und Zn, Si, Mg, Ca, Ni, Co, Mo, Ti, W oder dergleichen umfassen. Ein Prozentsatz des untergeordneten Metalls in den leitfähigen Leitungen 106 und 108 kann im Bereich von ca. 0,1 at% bis ca. 10 at% liegen. Es wurde beobachtet, dass durch Einschließen des untergeordneten Metalls in der obigen Menge die leitfähigen Leitungen 106 und 108 eine geringe Resistivität erhalten können (z. B. weniger als ca. 10 mΩ. pro cm), auch nachdem eine Stunde lang ein Tempern bei einer Temperatur von ca. 300 °C bis ca. 500 °C in einer Stickstoffumgebung (N2-Umgebung) durchgeführt wurde. So können die leitfähigen Leitungen 106 und 108 robuster und in der Lage sein, nachfolgende Verarbeitung zu unterhalten, da ihr Material weniger empfindlich gegen Oxidierung oder Kupferdiffusion ist als reines Metall. Die kupferbasierte Legierung kann ferner das Stromtreiben in den TFTs 204 verbessern.
  • Nachdem die leitfähigen Leitungen 106 und 108 abgeschieden wurden, kann eine Planarisierung (z. B. ein CMP, Rückätzen oder dergleichen) ausgeführt werden, um überschüssige Abschnitte des Halbleitermaterials zu entfernen und damit die leitfähigen Leitungen 106 und 108 zu bilden. In der entstehenden Struktur können obere Flächen des Mehrschichtenstapels 58, des Speicherfilms 90, der OS-Schicht 92, der leitfähigen Leitungen 106 und der leitfähigen Leitungen 108 im Wesentlichen eben sein (z. B. innerhalb von Prozessvariationen). Die leitfähigen Leitungen 106 können Bitleitungen in dem Speicherarray entsprechen und die leitfähigen Leitungen 108 können Source-Leitungen in dem Speicherarray 200 entsprechen. Auch wenn 35C eine Querschnittsansicht illustriert, die nur die leitfähigen Leitungen 106 zeigt, kann eine Querschnittsansicht der leitfähigen Leitungen 108 ähnlich sein.
  • So können gestapelte TFTs 204 in dem Speicherarray 200 gebildet sein. Jedes TFT 204 umfasst eine Gateelektrode (z. B. einen Abschnitt einer entsprechenden leitfähigen Leitung 72), ein Gatedielektrikum (z. B. einen Abschnitt eines entsprechenden Speicherfilms 90), eine Kanalregion (z. B. einen Abschnitt einer entsprechenden OS-Schicht 92) und Source- und Drain-Elektroden (z. B. Abschnitte entsprechender der leitfähigen Leitungen 106 und 108). Das Dielektrikum 102 isoliert benachbarte TFTs 204 in einer selben Spalte und auf einer selben vertikalen Ebene. Die TFTs 204 können in einem Array vertikal gestapelter Zeilen und Spalten angeordnet sein. Eine nachfolgende Verarbeitung ähnlich wie die oben beschriebene kann ausgeführt werden, um Zwischenverbindungen von den leitfähigen Leitungen 72, 106 und 108 mit der darunterliegenden Schaltungsanordnung der Vorrichtung zu bilden und zu einer ähnlichen Struktur kommen, wie oben in 30A bis 30D beschrieben.
  • Verschiedene Ausführungsformen stellen ein 3D-Speicherarray mit vertikal gestapelten Speicherzellen. Die Speicherzellen umfassen jeweils ein TFT mit einem Speicherfilm, Gatedielektrikum und einer Oxidhalbleiterkanalregion. Der TFT umfasst Source-/Drain-Elektroden, die auch Source-Leitungen und Bitleitungen in dem Speicherarray sind. In einigen Ausführungsformen können die Source-Leitungen und die Bitleitungen in dem Speicherarray aus einem Material gebildet sein, das Kontaktwiderstand in den Speicherzellen verringert.
  • Beispielsweise können in einigen Ausführungsformen die Source-Leitungen und Bitleitungen ein Material mit niedriger Austrittsarbeit (z. B. weniger als 4,6) umfassen. Als Abschnitt des Bildens der Source-Leitungen und Bitleitungen kann ein Temperprozess ausgeführt werden, um eine polykristalline, metallhaltige Region in der Kanalregion an einer Grenze zwischen der Kanalregion und den Source- und Bitleitungen. Daher kann die polykristalline Region, die die Source-/Bitleitungen berührt, eine Region mit geringer Resistivität sein, unabhängig von der Phase (z. B. kristallin oder amorph) der verbleibenden Abschnitte der Kanalregion, wodurch der Kontaktwiderstand in den TFTs verringert wird. In einigen Ausführungsformen können die Source-/Bitleitungen eine kupferbasierte Legierung mit einer geringen Resistivität mit einer verringerten Tendenz zu oxidieren umfassen (z. B. weniger empfindlich gegen Oxidierung als reines Kupfer). In Ausführungsformen, in denen die Source-/Bitleitungen eine kupferbasierte Legierung mit geringer Resistivität kann ferner das Stromtreiben verbessert werden.
  • In einigen Ausführungsformen umfasst eine Speicherzelle einen Dünnfilmtransistor über einem Halbleitersubstrat, wobei der Dünnfilmtransistor umfasst: einen Speicherfilm, der eine Wordleitung kontaktiert; und eine Oxidhalbleiterschicht (OS-Schicht), die eine Source-Leitung und eine Bitleitung kontaktiert, wobei der Speicherfilm zwischen der OS-Schicht und der Wordleitung angeordnet ist, wobei die Source-Leitung und die Bitleitung jeweils ein erstes Halbleitermaterial umfassen, das die OS-Schicht berührt, und wobei das erste Halbleitermaterial eine Austrittsarbeit aufweist, die geringer als 4,6 ist. Die Speicherzelle umfasst ferner ein Dielektrikum, das die Source-Leitung und die Bitleitung trennt. Optional umfasst in einigen Ausführungsformen das erste Halbleitermaterial LaNiO, InSnO, InZnO, CdSnO, Al-dotiertes ZnO oder F-SnO. Optional umfasst in einigen Ausführungsformen die Source-Leitung und die Bitleitung jeweils ein zweites Halbleitermaterial auf einer der OS-Schicht gegenüberliegenden Seite des ersten Halbleitermaterials, wobei sich das zweite Halbleitermaterial von dem ersten Halbleitermaterial unterscheidet. Optional umfasst in einigen Ausführungsformen das zweite Halbleitermaterial TiN, W, Ti, MoTi, CuMgAl, Ru, Al, Ta, TaN, CuMn oder CuAlZn. Optional umfasst in einigen Ausführungsformen die OS-Schicht: eine erste polykristalline Region an einer Grenzfläche zwischen der OS-Schicht und der Source-Leitung; und eine zweite polykristalline Region an einer Grenzfläche zwischen der OS-Schicht und der Bitleitung. Optional umfasst in einigen Ausführungsformen die erste polykristalline Region ein Metalloxid, wobei ein Metallelement der ersten polykristallinen Region gleich ist wie ein Metallelement des ersten Halbleitermaterials. Optional befindet sich in einigen Ausführungsformen eine Dicke der ersten polykristallinen Region in einem Bereich von 1 nm bis 10 nm. Optional erstreckt sich in einigen Ausführungsformen das erste Halbleitermaterial fortlaufend von der OS-Schicht zu einer zweiten OS-Schicht, und die zweite OS-Schicht befindet sich an einer gegenüberliegenden Seite des ersten Halbleitermaterials wie die OS-Schicht.
  • In einigen Ausführungsformen umfasst die Vorrichtung ein Halbleitersubstrat; und eine erste Speicherzelle über dem Halbleitersubstrat, wobei die erste Speicherzelle einen ersten Dünnfilmtransistor umfasst. Der erste Dünnfilmtransistor umfasst: eine Gateelektrode, die einen Abschnitt einer ersten Wordleitung umfasst; einen ersten Abschnitt eines ferroelektrischen Materials, wobei sich der erste Abschnitt des ferroelektrischen Materials an einer Seitenwand der ersten Wordleitung befindet; und eine erste Kanalregion an einer Seitenwand des ferroelektrischen Materials; eine Source-Leitung, wobei ein erster Abschnitt der Source-Leitung eine erste Source-/Drain-Elektrode für den ersten Dünnfilmtransistor bereitstellt, wobei die Source-Leitung eine Kupferlegierung umfasst, und wobei die Kupferlegierung ein erstes Metall umfasst, das sich von Kupfer unterscheidet; eine Bitleitung, wobei ein erster Abschnitt der Bitleitung eine zweite Source-/Drain-Elektrode für den ersten Dünnfilmtransistor bereitstellt und wobei die Bitleitung die Kupferlegierung umfasst; und eine zweite Speicherzelle über der ersten Speicherzelle. Optional ist in einigen Ausführungsformen das erste Metall Zn, Si, Mg, Ca, Ni, Co, Mo, Ti oder W. Optional liegt in einigen Ausführungsformen eine Menge des ersten Metalls in der Kupferlegierung in einem Bereich von 0,1 at% bis 10 at%. Optional umfasst in einigen Ausführungsformen die Kupferlegierung ferner Aluminium. Optional liegt in einigen Ausführungsformen eine Resistivität der Kupferlegierung bei weniger als 10 mΩ. pro cm.
  • In einigen Ausführungsformen umfasst ein Verfahren das Strukturieren eines ersten Grabens, der sich durch eine erste leitfähige Leitung erstreckt; das Abscheiden eines Speicherfilms entlang von Seitenwänden und einer unteren Fläche des ersten Grabens; das Abscheiden einer Oxidhalbleiterschicht (OS-Schicht) über dem Speicherfilm, wobei sich die OS-Schicht entlang von Seitenwänden und der unteren Fläche des ersten Grabens erstreckt; das Abscheiden eines ersten Dielektrikums über und in Kontakt mit der OS-Schicht; das Strukturieren des zweiten Grabens, der sich durch das erste Dielektrikum erstreckt; das Abscheiden eines ersten Halbleitermaterials in dem zweiten Graben; und das Tempern des ersten Halbleitermaterials und der OS-Schicht zum Bilden einer polykristallinen Region an einer Grenzfläche zwischen der OS-Schicht und dem ersten Halbleitermaterial. Optional umfasst in einigen Ausführungsformen das erste Halbleitermaterial TiN, W, Ti, MoTi, CuMgAl, Ru, Al, Ta, TaN, CuMn oder CuAlZn. Optional umfasst in einigen Ausführungsformen das Tempern des ersten Halbleitermaterials und der OS-Schicht das Tempern des ersten Halbleitermaterials und der OS-Schicht bei einer Temperatur von mindestens 300 °C. Optional veranlasst in einigen Ausführungsformen das Tempern des ersten Halbleitermaterials und der OS-Schicht eine Reaktion zwischen einem Indiumoxidbestandteil der OS-Schicht und einem Metallbestandteil des ersten Halbleitermaterials, sodass die polykristalline Region ein Metalloxid umfasst. Optional umfasst in einigen Ausführungsformen das Verfahren ferner nach dem Tempern des ersten Halbleitermaterials das Strukturieren eines dritten Grabens durch das erste Halbleitermaterial, wobei verbleibende Abschnitte des ersten Halbleitermaterials an gegenüberliegenden Seitenwänden des dritten Grabens angeordnet sind; und das Füllen des dritten Grabens mit einem zweiten Halbleitermaterial, das sich von dem ersten Halbleitermaterial unterscheidet. Optional umfasst in einigen Ausführungsformen das zweite Halbleitermaterial TiN, W, Ti, MoTi, CuMgAl, Ru, Al, Ta, TaN, CuMn, CuAlZn. Optional umfasst das Verfahren in einigen Ausführungsformen ferner das Strukturieren eines vierten Grabens durch das erste Halbleitermaterial; und das Füllen des vierten Grabens mit einem zweiten Dielektrikum.
  • Obiges beschreibt Merkmale mehrerer Ausführungsformen, mit denen Fachleute auf dem Gebiet die Aspekte dieser Offenbarung besser verstehen. Fachleute auf dem Gebiet sollten verstehen, dass sie diese Offenbarung leicht als Grundlage für das Design oder die Änderung anderer Prozesse und Strukturen verwenden können, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hierin eingeführten Ausführungsformen zu erreichen. Fachleute auf dem Gebiet sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang dieser Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang dieser Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/046002 [0001]

Claims (20)

  1. Speicherzelle aufweisend: einen Dünnfilmtransistor über einem Halbleitersubstrat, der Dünnfilmtransistor aufweisend: einen Speicherfilm, der eine Wordleitung kontaktiert; und eine Oxidhalbleiterschicht (OS-Schicht), die eine Source-Leitung und eine Bitleitung kontaktiert, wobei der Speicherfilm zwischen der OS-Schicht und der Wordleitung angeordnet ist, wobei die Source-Leitung und die Bitleitung jeweils ein erstes Halbleitermaterial umfassen, das die OS-Schicht berührt, und wobei das erste Halbleitermaterial eine Austrittsarbeit aufweist, die geringer als 4,6 ist; und ein Dielektrikum, das die Source-Leitung und die Bitleitung voneinander trennt.
  2. Speicherzelle aus Anspruch 1, wobei das erste Halbleitermaterial LaNiO, InSnO, InZnO, CdSnO, Al-dotiertes ZnO oder F-SnO aufweist.
  3. Speicherzelle aus Anspruch 1, wobei die Source-Leitung und die Bitleitung jeweils ein zweites Halbleitermaterial auf einer der OS-Schicht gegenüberliegenden Seite des ersten Halbleitermaterials aufweist, wobei sich das zweite Halbleitermaterial von dem ersten Halbleitermaterial unterscheidet.
  4. Speicherzelle aus Anspruch 3, wobei das zweite Halbleitermaterial TiN, W, Ti, MoTi, CuMgAl, Ru, Al, Ta, TaN, CuMn oder CuAlZn aufweist.
  5. Speicherzelle aus Anspruch 1, wobei die OS-Schicht aufweist: eine erste polykristalline Region an einer Grenzfläche zwischen der OS-Schicht und der Source-Leitung; und eine zweite polykristalline Region an einer Grenzfläche zwischen der OS-Schicht und der Bitleitung.
  6. Speicherzelle aus Anspruch 5, wobei die erste polykristalline Region ein Metalloxid aufweist, wobei ein Metallelement der ersten polykristallinen Region gleich ist wie ein Metallelement des ersten Halbleitermaterials.
  7. Speicherzelle aus Anspruch 5, wobei eine Dicke der ersten polykristallinen Region in einem Bereich von 1 nm bis 10 nm liegt.
  8. Speicherzelle aus Anspruch 1, wobei sich das erste Halbleitermaterial fortlaufend von der OS-Schicht zu einer zweiten OS-Schicht erstreckt, und sich die zweite OS-Schicht an einer der OS-Schicht gegenüberliegenden Seite des ersten Halbleitermaterials befindet.
  9. Vorrichtung, aufweisend: ein Halbleitersubstrat; eine erste Speicherzelle über dem Halbleitersubstrat, wobei die erste Speicherzelle einen ersten Dünnfilmtransistor aufweist, wobei der erste Dünnfilmtransistor aufweist: eine Gateelektrode, die einen Abschnitt einer ersten Wordleitung aufweist; einen ersten Abschnitt eines ferroelektrischen Materials, wobei sich der erste Abschnitt des ferroelektrischen Materials an einer Seitenwand der ersten Wordleitung befindet; und eine erste Kanalregion an einer Seitenwand des ferroelektrischen Materials; eine Source-Leitung, wobei ein erster Abschnitt der Source-Leitung eine erste Source-/Drain-Elektrode für den ersten Dünnfilmtransistor bereitstellt, wobei die Source-Leitung eine Kupferlegierung aufweist, und wobei die Kupferlegierung ein erstes Metall aufweist, das sich von Kupfer unterscheidet; eine Bitleitung, wobei ein erster Abschnitt der Bitleitung eine zweite Source-/Drain-Elektrode für den ersten Dünnfilmtransistor bereitstellt und wobei die Bitleitung die Kupferlegierung aufweist; und eine zweite Speicherzelle über der ersten Speicherzelle.
  10. Vorrichtung aus Anspruch 9, wobei das erste Metall Zn, Si, Mg, Ca, Ni, Co, Mo, Ti oder W ist.
  11. Vorrichtung aus Anspruch 10, wobei eine Menge des ersten Metalls in der Kupferlegierung in einem Bereich von 0,1 at% bis 10 at% liegt.
  12. Vorrichtung aus Anspruch 10, wobei die Kupferlegierung ferner Aluminium aufweist.
  13. Vorrichtung aus Anspruch 10, wobei eine Resistivität der Kupferlegierung geringer als 10 mΩ. pro cm ist.
  14. Verfahren, umfassend: das Strukturieren eines ersten Grabens, der sich durch eine erste leitfähige Leitung erstreckt; das Abscheiden eines Speicherfilms entlang von Seitenwänden und einer unteren Fläche des ersten Grabens; das Abscheiden einer Oxidhalbleiterschicht (OS-Schicht) über dem Speicherfilm, wobei sich die OS-Schicht entlang von Seitenwänden und der unteren Fläche des ersten Grabens erstreckt; das Abscheiden eines ersten Dielektrikums über und in Kontakt mit der OS-Schicht; das Strukturieren des zweiten Grabens, der sich durch das erste Dielektrikum erstreckt; das Abscheiden eines ersten Halbleitermaterials in dem zweiten Graben; und das Tempern des ersten Halbleitermaterials und der OS-Schicht zum Bilden einer polykristallinen Region an einer Grenzfläche zwischen der OS-Schicht und dem ersten Halbleitermaterial.
  15. Verfahren aus Anspruch 14, wobei das erste Halbleitermaterial TiN, W, Ti, MoTi, CuMgAl, Ru, Al, Ta, TaN, CuMn oder CuAlZn umfasst.
  16. Verfahren aus Anspruch 14, wobei das Tempern des ersten Halbleitermaterials und der OS-Schicht das Tempern des ersten Halbleitermaterials und der OS-Schicht bei einer Temperatur von mindestens 300 °C umfasst.
  17. Verfahren aus Anspruch 14 wobei das Tempern des ersten Halbleitermaterials und der OS-Schicht eine Reaktion zwischen einem Indiumoxidbestandteil der OS-Schicht und einem Metallbestandteil des ersten Halbleitermaterials veranlasst, sodass die polykristalline Region ein Metalloxid umfasst.
  18. Verfahren aus Anspruch 14, ferner umfassend: nach dem Tempern des ersten Halbleitermaterials das Strukturieren eines dritten Grabens durch das erste Halbleitermaterial, wobei verbleibende Abschnitte des ersten Halbleitermaterials an gegenüberliegenden Seitenwänden des dritten Grabens angeordnet sind; und das Füllen des dritten Grabens mit einem zweiten Halbleitermaterial, das sich von dem ersten Halbleitermaterial unterscheidet.
  19. Verfahren aus Anspruch 18, wobei das zweite Halbleitermaterial TiN, W, Ti, MoTi, CuMgAl, Ru, Al, Ta, TaN, CuMn, CuAlZn umfasst.
  20. Verfahren nach Anspruch 14, ferner umfassend: das Strukturieren eines vierten Grabens durch das erste Halbleitermaterial; und das Füllen des vierten Grabens mit einem zweiten Dielektrikum.
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