KR20130142522A - 수직형 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
셀 사이즈를 최소화하고 전류 구동능력이 개선된 수직형 메모리 소자 및 그 제조 방법을 제시한다.
본 기술의 일 실시예에 의한 수직형 메모리 소자는 공통 소스영역, 공통 소스영역 상에 형성되고, 제 1 방향으로 연장되는 소스영역, 소스 영역 상부 양측에 제 1 방향으로 연장되도록 형성되는 채널영역, 채널영역 사이의 공간을 따라 소스영역 상에 형성되는 도전층, 도전층 상에 형성되는 드레인 영역 및 드레인 영역 상에 형성되는 데이터저장물질을 포함할 수 있다.
본 기술의 일 실시예에 의한 수직형 메모리 소자는 공통 소스영역, 공통 소스영역 상에 형성되고, 제 1 방향으로 연장되는 소스영역, 소스 영역 상부 양측에 제 1 방향으로 연장되도록 형성되는 채널영역, 채널영역 사이의 공간을 따라 소스영역 상에 형성되는 도전층, 도전층 상에 형성되는 드레인 영역 및 드레인 영역 상에 형성되는 데이터저장물질을 포함할 수 있다.
Description
본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로는 수직형 메모리 소자 및 그 제조 방법에 관한 것이다.
휴대용 디지털 기기는 날로 그 보급률이 증가하고 있을 뿐 아니라, 한정된 사이즈 내에서 보다 고속으로 대용량의 데이터를 처리하기 위해 내장되는 메모리 장치의 초고집적화, 초고속화 및 초저전력화가 요구되고 있다.
이러한 요구에 부응하여 수직형 메모리 소자에 대한 연구가 활발히 이루어지고 있으며, 최근 차세대 메모리 소자로 각광받는 저항성 메모리 소자에도 수직형 구조를 도입하고 있다.
저항성 메모리 소자는 액세스 소자를 통해 셀을 선택하고, 이와 전기적으로 접속된 데이터 저장 물질의 저항 상태를 변화시켜 데이터를 저장하는 소자로서, 예를 들어 상변화 메모리 소자, 저항 메모리 소자, 자기 저항 메모리 소자를 들 수 있다.
저항성 메모리 소자의 액세스 소자는 다이오드 또는 트랜지스터가 채용될 수 있다. 특히, 트랜지스터는 다이오드에 비하여 문턱전압이 낮게 제어할 수 있는 이점이 있어 동작전압을 감소시킬 수 있으며, 트랜지스터의 수직화가 가능해짐에 따라 저항성 메모리의 액세스 소자로서 다시 한 번 주목받고 있다.
즉, 다이오드는 1.1V 이상의 전압이 인가되어야 하므로 동작 전압을 낮추는 데 한계가 있다. 또한, 워드라인 상에 다이오드를 형성할 때 각 셀의 위치별로 워드라인 저항이 가변되어 워드라인 바운싱(bouncing) 현상이 일어나는 단점이 있다.
과거의 트랜지스터는 수평 구조로 형성되기 때문에 축소율에 대한 한계가 있었지만, 수직 구조의 트랜지스터는 제한된 채널 면적에서 전류 구동력을 충분히 확보할 수 있는 등의 이점을 제공한다.
본 발명의 실시예는 외부 저항에 의한 전압 강하 현상을 억제하고, 워드라인 바운싱 현상을 개선할 수 있는 수직형 메모리 소자 및 그 제조 방법을 제공한다.
본 발명의 다른 실시예는 전류 구동력을 충분히 확보할 수 있는 수직형 메모리 소자 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 의한 수직형 메모리 소자는 공통 소스영역; 상기 공통 소스영역 상에 형성되고, 제 1 방향으로 연장되는 소스영역; 상기 소스 영역 상부 양측에 상기 제 1 방향으로 연장되도록 형성되는 채널영역; 상기 채널영역 사이의 공간을 따라 상기 소스영역 상에 형성되는 도전층; 상기 도전층 상에 형성되는 드레인 영역; 및 상기 드레인 영역 상에 형성되는 데이터저장물질;을 포함할 수 있다.
다른 관점에서, 본 발명의 다른 실시예에 의한 수직형 메모리 소자는 공통 소스영역; 상기 공통 소스영역 상에 제 1 방향으로 연장 형성되며, 지정된 간격마다 지정된 깊이의 트렌치가 구비되는 소스영역; 상기 트렌치를 제외한 상기 소스 영역 상부 양측에 제 1 방향으로 연장 형성되는 채널영역; 상기 소스영역 상의 상기 채널영역 사이의 공간에 형성되는 도전층; 상기 도전층 상에 형성되는 드레인 영역; 및 상기 드레인 영역 상에 형성되는 데이터저장물질;을 포함할 수 있다.
한편, 본 발명의 일 실시예에 의한 수직형 메모리 소자 제조 방법은 반도체 기판 상에 제 1 접합영역, 채널영역 및 제 1 방향으로 라인 패터닝된 하드마스크를 순차적으로 형성하고, 상기 채널영역 및 상기 제 1 접합영역의 일부를 라인 패터닝하여 라인 패터닝 구조물을 형성하는 단계; 상기 라인 패터닝 구조물 외측벽에 제 1 절연막을 형성하고 상기 하드마스크를 제거하는 단계; 상기 채널영역 상의 상기 제 1 절연막 내측벽에 스페이서 절연막을 형성하고, 노출된 상기 채널영역 및 상기 제 1 접합영역의 일부를 식각하여 자기정렬 트렌치를 형성하는 단계; 상기 자기정렬 트렌치 내에 게이트 산화막 및 도전층을 순차적으로 형성한 후, 상기 도전층이 상기 채널영역에 오버랩되도록 리세스하는 단계; 및 상기 도전층 상부에 제 2 접합영역 및 데이터저장물질을 형성하는 단계;를 포함할 수 있다.
본 기술에 의하면 수직형 트랜지스터를 도입하여 셀 사이즈를 최소화하면서도 동작 전압을 감소시킬 수 있다.
또한, 공통 소스 구조를 채택함에 따라 외부 저항에 의한 전압 강하 현상을 억제할 수 있을 뿐 아니라, 소스 저항이 감소되어 워드라인 바운싱 현상을 해소할 수 있다. 아울러, 동일 워드라인에 의해 제어되는 인접 셀들이 채널 영역을 공유함에 따라 트랜지스터가 턴온된 상태에서 전류 구동력을 충분히 확보할 수 있다.
나아가, 워드라인을 채널 내부에 자기 정렬 방식으로 형성하기 때문에 미세한 단위 셀의 제조 수율을 향상시킬 수 있다.
도 1 내지 도 8은 본 발명의 일 실시예에 의한 수직형 메모리 소자 제조 방법을 설명하기 위한 도면,
도 9는 본 발명의 다른 실시예에 의한 수직형 메모리 소자의 단면도,
도 10은 본 발명의 또 다른 실시예에 의한 수직형 메모리 소자의 단면도,
도 11은 본 발명의 또 다른 실시예에 의한 수직형 메모리 소자의 단면도,
도 12 내지 도 15는 도 8에 도시한 수직형 메모리 소자의 사시도,
도 16은 본 발명의 일 실시예에 의한 수직형 메모리 소자의 회로도,
도 17 내지 도 19는 본 발명의 또 다른 실시예에 의한 수직형 메모리 소자 제조 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 다른 실시예에 의한 수직형 메모리 소자의 단면도,
도 10은 본 발명의 또 다른 실시예에 의한 수직형 메모리 소자의 단면도,
도 11은 본 발명의 또 다른 실시예에 의한 수직형 메모리 소자의 단면도,
도 12 내지 도 15는 도 8에 도시한 수직형 메모리 소자의 사시도,
도 16은 본 발명의 일 실시예에 의한 수직형 메모리 소자의 회로도,
도 17 내지 도 19는 본 발명의 또 다른 실시예에 의한 수직형 메모리 소자 제조 방법을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다. 각 도면에서 (a)는 제 2 방향(X방향), 예를 들어 비트라인 방향의 단면도이고, (b)는 제 1 방향(Y방향), 예를 들어 워드라인 방향의 단면도이며, (c)는 레이아웃도임을 미리 밝혀 둔다.
도 1 내지 도 8은 본 발명의 일 실시예에 의한 수직형 메모리 소자 제조 방법을 설명하기 위한 도면이다.
도 1에 도시한 것과 같이, 반도체 기판(100) 상에 제 1 접합영역(101), 채널영역(103) 및 하드마스크(105)를 순차적으로 형성한 다음 하드마스크(105)를 제 1 방향, 예를 들어 워드라인 방향으로 라인 패터닝한다. 본 실시예에서, 하드마스크(105)의 위치는 후속 공정으로 형성될 제 2 접합영역, 가열물질 및 데이터저장물질의 높이를 고려하여 결정할 수 있다.
반도체 기판(100)은 Si, SiGe, GaAs 등의 반도체 물질을 이루어질 수 있으며, 이들의 동일 또는 복합층의 구조로 사용할 수 있다. 아울러, 제 1 접합영역(101) 및 채널영역(103)은 불순물 주입 공정에 의해 N타입 또는 P타입으로 형성할 수 있다.
다음, 도 2에 도시한 것과 같이, 하드마스크(105)를 이용하여 채널영역(103) 및 제 1 접합영역(101)의 일부를 식각한다. 그리고, 전체 구조 상에 제 1 절연막(107)을 형성한 후, 스페이서 식각 공정에 의해 하드마스크(105) 상단이 노출되도록 한다. 여기에서, 제 1 접합영역(101)은 제 1 깊이로 식각될 수 있다.
도 1의 (c) 및 도 2의 (c)는 채널영역(103)에서의 레이아웃도이다.
도 3은 하드마스크(105)를 제거한 후, 노출된 채널영역(103) 상에 절연막 스페이서(109)를 형성하고, 이를 이용하여 채널영역(103) 및 제 1 접합영역(101)의 일부를 식각한 상태를 나타낸다. 이때, 제 1 접합영역(101)은 제 1 깊이보다 높은 제 2 깊이로 식각될 수 있다.
도 3에서 도면부호 103A는 식각된 채널영역 즉, 자기정렬 트렌치를 나타내며, 이 위치에 후속 공정에 의해 게이트 산화막 및 도전층이 매립되게 된다.
즉, 도 4에 도시한 것과 같이, 식각된 채널영역(103A) 내에 게이트 산화막(111) 및 도전층(113)을 순차적으로 형성한 후 리세스한다. 그리고, 도전층(113) 상부에 제 2 절연막(115)을 형성한다. 도전층(113)은 게이트 전극 즉, 워드라인으로 동작한다.
본 발명의 일 실시예에서, 게이트 산화막(111)은 Si, Ta, Ti, BaTi, BaZr, Zr, Hf, La, Al, Y, ZrSi 등과 같은 산화물 또는 질화물들의 단일막, 또는 복합층으로 형성할 수 있다.
아울러, 도전층(113)은 금속, 합금, 금속 산화질화물, 또는 도전성 탄소화합물을 이용하여 형성할 수 있으며, 예를 들어 W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, TiSi, TaSi, TiW, TiON, TiAlON, WON, TaON 중에서 선택하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
본 발명에서, 도전층(113) 상에 형성되는 제 2 절연막(115)은 도전층(113)과 후속 공정으로 형성되는 제 2 접합영역을 절연시키는 역할을 한다. 제 2 절연막(115)은 도전층(113)을 산화시켜 형성하거나, 별도의 절연물질을 증착하여 형성할 수 있다.
도 4의 (c)는 채널영역(103)의 식각 부위(103A) 내에 게이트 산화막(111)에 의해 채널영역(103)과 절연되는 도전층(113)이 형성된 상태를 나타낸다.
다음, 도 5에 도시한 것과 같이, 절연막 스페이서(109)를 제거한 후, 노출된 채널영역(103) 및 제 2 절연막(115) 상에 제 2 접합영역(117), 가열물질(119) 및 희생층(121)을 순차적으로 매립한다.
제 2 접합영역(117)은 이온주입 공정을 통해 형성할 수 있으며, 제 1 접합영역(101), 채널영역(103) 및 도전층(113)과 함께 액세스 소자 즉, 트랜지스터를 구성한다.
제 1 접합영역(101), 채널영역(103) 및 제 2 접합영역(117)에 주입되는 불순물의 타입에 따라 NMOS, PMOS, I-MOS(Impact-ionization MOS) 타입으로 액세스 소자 즉, 트랜지스터를 형성할 수 있다. 특히, 문턱전압 등을 고려하여 NMOS 타입으로 트랜지스터를 형성하는 것이 바람직하다.
NMOS 타입의 트랜지스터를 형성하고자 하는 경우 제 1 및 제 2 접합영역(101, 117)에 N타입 이온을 주입하고 채널영역(103)에 P타입 이온을 주입할 수 있다. PMOS 타입의 트랜지스터를 형성하고자 하는 경우에는 제 1 및 제 2 접합영역(101, 117)에 P타입 이온을 주입하고 채널영역(103)에 N타입 이온을 주입할 수 있다.
한편, I-MOS 타입 트랜지스터를 형성하고자 하는 경우에는 제 1 접합영역(101)에 N+ 이온을 주입하고, 제 2 접합영역(117)에 P+ 이온을 주입하며, 채널영역(103)에 P-, N-, P-와 N- 가 조합된 이온을 주입하거나, 제 1 접합영역(101)에 P+ 이온을 주입하고, 제 2 접합영역(117)에 N+ 이온을 주입하며, 채널영역(103)에 P-, N-, P-와 N- 가 조합된 이온을 주입할 수 있다.
본 발명의 다른 실시예에서, 제 2 접합영역(117)은 실리사이드층으로 형성하는 것도 가능하다. 이 경우, 채널영역(103)과 제 2 접합영역(117) 간의 쇼트키 장벽을 이용하는 액세스 소자를 구성할 수 있다.
아울러, 제 1 접합영역(101)은 소스 영역으로 동작하고, 제 2 접합영역(117)은 드레인 영역으로 동작할 수 있다.
희생층(121)은 하드마스크로 형성할 수 있으며, 후속 공정에서 제거되어 데이터저장물질, 예를 들어 저항변화물질로 대체된다.
가열물질(119)은 금속, 합금, 금속 산화질화물, 또는 도전성 탄소화합물을 이용하여 형성할 수 있으며, 예를 들어 W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, TiSi, TaSi, TiW, TiON, TiAlON, WON, TaON 중에서 선택되거나, 도핑된 실리콘, 실리콘 게르마늄 등의 반도체 물질을 이용하여 형성하는 것도 가능하다. 또한, 두 개 이상의 도전층으로 형성할 수도 있다.
도시하지 않았지만, 제 2 접합영역(117)과 가열물질(119) 사이에 실리사이드층을 더 형성하는 것도 가능하다. 실리사이드층은 예를 들어, Ti, Co, Ni, W, Pt, Pb, Mo, Ta 등의 물질을 사용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
다음, 도 6에 도시한 것과 같이, 제 2 방향으로 희생층(121), 가열물질(119), 제 2 접합영역(117), 제 2 절연막(115) 및 도전층(113)의 일부를 패터닝한다. 그리고, 전체 구조 상에 제 3 절연막(123)을 형성한 후, 희생층(121) 상단이 노출되도록 평탄화한다.
여기에서, 도전층(113)은 완전히 패터닝되지 않고 지정된 깊이로 식각할 수 있으며, 이에 따라 워드라인을 공유하도록 메모리 셀을 형성할 수 있다.
도 7은 희생층(121)을 제거하고, 제거된 부위에 데이터저장물질(127)을 형성한 상태를 나타낸다.
본 발명의 일 실시예에서, 희생층(121)을 제거한 후, 리세스 부위 내측벽에 스페이서(125)를 형성한 다음, 그 내부를 데이터저장물질(127)로 매립할 수 있다.
데이터저장물질(127)로는 상변화 메모리 소자(PCRAM), 저항 메모리 소자(ReRAM), 스핀 전달 메모리 소자(STT-RAM), 폴리머 메모리 소자(PoRAM) 등에 적용될 수 있는 물질들을 사용할 수 있다. 예를 들어, PCRAM의 경우 Te, Se, Ge, Sb, Bi, Pb, Sn, As, S, Si, P, O, N, 또는 이들의 혼합물이나, 이들의 합금으로 구성되는 그룹에서 선택되는 물질로 형성할 수 있다.
다음, 도 8에 도시한 것과 같이, 데이터저장물질(127)과 접촉되도록 제 2 방향으로 비트라인(129)을 형성한다.
도 9는 본 발명의 다른 실시예에 의한 수직형 메모리 소자의 단면도이다.
본 실시예에 따른 수직형 메모리 소자는 제 1 접합영역(201, 201A)이 제 2 방향 즉, 비트라인 방향으로 라인 패터닝된 공통 접합영역(201)과 스위칭 접합영역(201A)으로 이루어 진다. 그 외의 구성은 도 8에 도시한 수직형 메모리 소자와 실질적으로 동일한 구조를 갖는다. 라인 타입의 공통 접합영역(201) 사이는 절연막(203)이 형성될 수 있다.
아울러, 공통 접합영역(201)과 스위칭 접합영역(201A)은 서로 다른 물질로 형성하는 것도 가능하다.
도 10은 본 발명의 또 다른 실시예에 의한 수직형 메모리 소자의 단면도로서, 도 8과 동일한 구성요소에는 동일한 부호를 부여하였다.
본 실시예에 의한 수직형 메모리 소자는 채널영역(103)의 식각부위(103A)에 도전층(313)을 형성할 때, 리세스양을 증가시켜 채널영역(103)보다 낮은 높이로 도전층(313)을 형성한다. 이에 따라, 제 2 절연막(315)의 두께는 증가하게 되며, 도면부호 311은 게이트 산화막을 나타낸다.
도 11은 본 발명의 또 다른 실시예에 의한 수직형 메모리 소자의 단면도이다.
도 11에 도시한 것과 같이, 반도체 기판(100) 상에 제 1 접합영역(101), 채널영역(103) 및 하드마스크를 순차적으로 형성한 후, 제 1 방향(워드라인 방향)으로 라인 패터닝한다. 본 실시예에서, 하드마스크는 후속 공정으로 형성될 제 2 접합영역의 높이를 고려하여 형성할 수 있다.
이후, 전체 구조 상에 제 1 절연막(107)을 형성하고 평탄화하여 하드마스크 상단이 노출되도록 하고, 하드마스크 제거 부위의 채널영역(103) 상단 측벽에 절연막 스페이서(109)를 형성한다.
절연막 스페이서를 이용한 식각 공정으로 채널영역(103) 및 제 2 접합영역(101)의 일부를 식각하여 자기정렬 트렌치를 형성한 후, 식각 영역 내에 게이트 산화막(111) 및 도전층(113)을 형성하고 리세스한다. 리세스 부위 상단에는 제 2 절연막(115)이 형성되고, 절연막 스페이서가 제거된 후 제 2 절연막(115) 상에 제 2 접합영역(117)이 형성된다.
이와 같은 방법으로 제 1 접합영역(101) 및 채널영역(103)을 공유하는 수직 구조의 트랜지스터를 형성한 후, 콘택을 통해 트랜지스터와 데이터저장물질을 접속시킨다.
즉, 도 11을 다시 참조하면, 전체 구조 상에 절연층(401)을 형성하고, 제 2 접합영역(117) 상단이 노출되도록 지정된 구경의 콘택홀을 형성한다.
이후, 콘택홀 내부에 지정된 깊이의 도전물질층(403, 405) 및 데이터 저장물질(407)을 매립 형성한 다음, 데이터저장물질(407) 상에 비트라인(129)을 형성한다.
여기에서, 도전물질층(403, 405)은 콘택 플러그(403) 및 가열물질(405)을 포함할 수 있다. 아울러, 데이터저장물질(407)은 그 외주에 스페이서가 형성되도록 구성할 수 있다.
이상에서 설명한 다양한 구조의 수직형 메모리 소자는 비트라인이 라인타입으로 패터닝되는 구조를 갖는 것을 예로 들어 설명하였으나, 비트라인 또한 아일랜드 타입으로 패터닝할 수 있으며, 이 경우 셀 간의 간섭 현상을 억제할 수 있는 이점이 있다.
도 12 내지 도 15는 도 8에 도시한 수직형 메모리 소자의 사시도로서, 12는 조감도, 도 13은 전면 사시도, 도 14는 측면 사시도, 도 15는 평면도이다.
도 12에 도시한 것과 같이, 모든 메모리 셀은 제 1 접합영역(101) 즉, 소스 영역을 공유하는 한편, 동일한 워드라인(113)에 접속된 메모리 셀들은 채널영역(103)을 공유한다.
아울러, 워드라인(113)은 채널 영역 사이에 자기정렬 방식으로 형성된다.
외부에서 입력되는 어드레스에 따라 워드라인(113) 및 비트라인(129)이 선택되어 특정 트랜지스터가 턴온될 때, 드레인-채널-소스를 통해 형성되는 저항 성분은 소스영역(101)을 공유함에 의해 감소될 수 있으며, 따라서 낮은 전류 구동력으로도 신뢰성 있는 동작을 확보할 수 있다.
이 때, 미선택 비트라인은 플로팅 상태로 제어함으로써 미선택된 비트라인을 통한 전류 누설을 방지할 수 있다.
도 16은 본 발명의 일 실시예에 의한 수직형 메모리 소자의 회로도이다.
도 16을 참조하면, 비트라인과 워드라인 간에 접속되도록 복수의 메모리 셀이 형성된 것을 알 수 있다. 아울러, 각 메모리 셀은 공통 소스라인(CSL)을 갖도록 형성된다.
특정 워드라인(WLn) 및 비트라인(BLn)이 선택되어 트랜지스터(A)가 선택될 때, 미선택 비트라인은 플로팅 상태로 제어한다. 각 메모리 셀은 채널영역을 공유하고 있으므로, 미선택 비트라인을 접지전위로 제어할 경우 미선택 비트라인을 통해 누설전류가 발생할 수 있다. 하지만, 도 14에서와 같이 플로팅 상태로 제어하게 되면 채널 영역을 공유하면서도 전류 누설 없이 낮은 전류 구동력으로도 신뢰성 있는 동작이 가능하게 된다.
도 17 내지 도 19는 본 발명의 또 다른 실시예에 의한 수직형 메모리 소자 제조 방법을 설명하기 위한 도면이다.
본 실시예에 의한 수직형 메모리 소자는 각 소자들이 제 1 접합 영역(101)만을 공유하고, 채널 영역(103), 제 2 접합 영역(117)은 절연되어 있는 구조를 갖는다.
보다 구체적으로 설명하면, 먼저 상술한 도 1 내지 도 5와 같은 방법으로 수직형 액세스 소자 및 가열물질(119)을 형성한다.
이후, 도 17에 도시한 것과 같이, 제 2 방향으로 희생층(121), 가열물질(119), 제 2 접합영역(117), 제 2 절연막(115), 도전층(113), 게이트 산화막(111) 및 제 1 접합영역(101)의 일부를 패터닝하여, 제 1 방향에서 셀 간의 절연이 이루어지도록 한다. 그리고, 전체 구조 상에 제 3 절연막(123)을 형성한 후, 희생층(121) 상단이 노출되도록 평탄화한다.
여기에서, 제 1 접합영역(101)은 완전히 패터닝되지 않고 지정된 깊이로 식각할 수 있으며, 이에 따라 모든 메모리 셀들이 제 1 접합영역(101) 즉, 소스 영역을 공유할 수 있게 된다. 아울러, 각 셀들의 제 2 접합 영역(117) 즉, 드레인 영역과, 채널영역(103)은 분리되게 된다.
도 18은 희생층(121)을 제거하고, 제거된 부위에 데이터저장물질(127)을 형성한 상태를 나타낸다.
본 발명의 일 실시예에서, 희생층(121)을 제거한 후, 리세스 부위 내측벽에 스페이서(125)를 형성한 다음, 그 내부를 데이터저장물질(127)로 매립할 수 있다.
데이터저장물질(127)로는 상변화 메모리 소자(PCRAM), 저항 메모리 소자(ReRAM), 스핀 전달 메모리 소자(STT--M), 폴리머 메모리 소자(PoRAM) 등에 적용될 수 있는 물질들을 사용할 수 있다. 예를 들어, PCRAM의 경우 Te, Se, Ge, Sb, Bi, Pb, Sn, As, S, Si, P, O, N, 또는 이들의 혼합물이나, 이들의 합금으로 구성되는 그룹에서 선택되는 물질로 형성할 수 있다.
다음, 도 19에 도시한 것과 같이, 데이터저장물질(127)과 접촉되도록 제 2 방향으로 비트라인(129)을 형성한다.
결국, 각 셀들은 소스 영역만을 공유하고, 드레인 영역과 채널 영역은 절연된 상태로 동작할 수 있게 된다.
이와 같이, 본 발명에서는 수직형 메모리 소자를 제조함에 있어서, 액세스 소자로서 트랜지스터를 채용한다. 아울러, 모든 셀들, 또는 적어도 동일한 비트라인에 접속된 셀들이 소스 라인을 공유하도록 하여 소스 저항을 감소시킬 수 있다.
아울러, 동일한 워드라인에 접속된 셀들이 채널 영역을 공유하도록 함으로써 낮은 전류 구동력으로도 안정적이고 신뢰성 있는 동작이 가능하여 동작 전압을 낮출 수 있다.
나아가, 채널 영역 사이에 자기정렬 방식으로 워드라인을 형성함으로써, 소자의 축소율이 증가하더라도 정밀한 공정 제어가 가능하여 제조 수율을 향상시킬 수 있다.
한편, 이상에서는 단일층으로 수직형 메모리 소자를 형성하는 경우에 대하여 설명하였으나, 본 발명에 의한 수직형 메모리 소자는 적층형 즉, MLS(Multi Level Stack) 구조로도 형성할 수 있다. 이때, 도 8 또는 도 9 또는 도 10 또는 도 11에 도시한 셀 구조를 동일하게 순차적으로 적층하거나, 비트라인을 기준으로 거울상으로 대칭되도록 적층하거나, 또는 소스 라인을 기준으로 거울 형태로 대칭되도록 형성하는 등 다양한 구조로 응용 및 변형이 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 반도체 기판
101, 201, 201A : 제 1 접합영역
103 : 채널영역
105 : 하드마스크
107 : 제 1 절연막
109 : 절연막 스페이서
111, 311 : 게이트 산화막
113, 313 : 도전층
115, 315 : 제 2 절연막
117 : 제 2 접합영역
119, 405 : 가열물질
121 : 희생층
123 : 제 3 절연막
125 : 스페이서
127, 407 : 데이터 저장물질
129 : 비트라인
401 : 절연층
403 : 콘택 플러그
101, 201, 201A : 제 1 접합영역
103 : 채널영역
105 : 하드마스크
107 : 제 1 절연막
109 : 절연막 스페이서
111, 311 : 게이트 산화막
113, 313 : 도전층
115, 315 : 제 2 절연막
117 : 제 2 접합영역
119, 405 : 가열물질
121 : 희생층
123 : 제 3 절연막
125 : 스페이서
127, 407 : 데이터 저장물질
129 : 비트라인
401 : 절연층
403 : 콘택 플러그
Claims (36)
- 공통 소스영역;
상기 공통 소스영역 상에 형성되고, 제 1 방향으로 연장되는 소스영역;
상기 소스 영역 상부 양측에 상기 제 1 방향으로 연장되도록 형성되는 채널영역;
상기 채널영역 사이의 공간을 따라 상기 소스영역 상에 형성되는 도전층;
상기 도전층 상에 형성되는 드레인 영역; 및
상기 드레인 영역 상에 형성되는 데이터저장물질;
을 포함하는 수직형 메모리 소자. - 제 1 항에 있어서,
상기 공통 소스영역은, 상기 제 1 방향 및 상기 제 1 방향에 수직하는 제 2 방향으로 연장 형성된 레이어 타입인 수직형 메모리 소자. - 제 1 항에 있어서,
상기 공통 소스영역은, 상기 제 1 방향에 수직하는 제 2 방향으로 라인 패터닝된 구조를 갖는 수직형 메모리 소자. - 제 1 항에 있어서,
상기 드레인 영역 및 상기 데이터저장물질 사이에 개재된 가열물질을 더 포함하는 수직형 메모리 소자. - 제 4 항에 있어서,
상기 드레인 영역 및 상기 가열물질 사이에 개재된 콘택 플러그를 더 포함하는 수직형 메모리 소자. - 제 1 항에 있어서,
상기 데이터저장물질 상에 개재되는 비트라인을 더 포함하는 수직형 메모리 소자. - 제 6 항에 있어서,
상기 수직형 메모리 소자는 상기 비트라인 상에 적어도 2회 적층되는 수직형 메모리 소자. - 제 6 항에 있어서,
상기 수직형 메모리 소자는 상기 비트라인을 중심으로 대칭 구조로 적층 형성되는 수직형 메모리 소자. - 제 6 항에 있어서,
상기 수직형 메모리 소자는 상기 공통 소스영역을 중심으로 대칭 구조로 적층 형성되는 수직형 메모리 소자. - 제 1 항에 있어서,
상기 도전층의 높이는 상기 채널영역의 높이 이하인 수직형 메모리 소자. - 제 1 항에 있어서,
상기 데이터저장물질은 저항변화물질인 수직형 메모리 소자. - 공통 소스영역;
상기 공통 소스영역 상에 제 1 방향으로 연장 형성되며, 지정된 간격마다 지정된 깊이의 트렌치가 구비되는 소스영역;
상기 트렌치를 제외한 상기 소스 영역 상부 양측에 제 1 방향으로 연장 형성되는 채널영역;
상기 소스영역 상의 상기 채널영역 사이의 공간에 형성되는 도전층;
상기 도전층 상에 형성되는 드레인 영역; 및
상기 드레인 영역 상에 형성되는 데이터저장물질;
을 포함하는 수직형 메모리 소자. - 제 12 항에 있어서,
상기 공통 소스영역은, 상기 제 1 방향 및 상기 제 1 방향에 수직하는 제 2 방향으로 연장 형성된 레이어 타입인 수직형 메모리 소자. - 제 12 항에 있어서,
상기 공통 소스영역은, 상기 제 1 방향에 수직하는 제 2 방향으로 라인 패터닝된 구조를 갖는 수직형 메모리 소자. - 제 12 항에 있어서,
상기 드레인 영역 및 상기 데이터저장물질 사이에 개재된 가열물질을 더 포함하는 수직형 메모리 소자. - 제 15 항에 있어서,
상기 드레인 영역 및 상기 가열물질 사이에 개재된 콘택 플러그를 더 포함하는 수직형 메모리 소자. - 제 12 항에 있어서,
상기 데이터저장물질 상에 개재되는 비트라인을 더 포함하는 수직형 메모리 소자. - 제 17 항에 있어서,
상기 수직형 메모리 소자는 상기 비트라인 상에 적어도 2회 적층되는 수직형 메모리 소자. - 제 17 항에 있어서,
상기 수직형 메모리 소자는 상기 비트라인을 중심으로 대칭 구조로 적층 형성되는 수직형 메모리 소자. - 제 17 항에 있어서,
상기 수직형 메모리 소자는 상기 공통 소스영역을 중심으로 대칭 구조로 적층 형성되는 수직형 메모리 소자. - 제 12 항에 있어서,
상기 도전층의 높이는 상기 채널영역의 높이 이하인 수직형 메모리 소자. - 제 12 항에 있어서,
상기 데이터저장물질은 저항변화물질인 수직형 메모리 소자. - 반도체 기판 상에 제 1 접합영역, 채널영역 및 제 1 방향으로 라인 패터닝된 하드마스크를 순차적으로 형성하고, 상기 채널영역 및 상기 제 1 접합영역의 일부를 라인 패터닝하여 라인 패터닝 구조물을 형성하는 단계;
상기 라인 패터닝 구조물 외측벽에 제 1 절연막을 형성하고 상기 하드마스크를 제거하는 단계;
상기 채널영역 상의 상기 제 1 절연막 내측벽에 스페이서 절연막을 형성하고, 노출된 상기 채널영역 및 상기 제 1 접합영역의 일부를 식각하여 자기정렬 트렌치를 형성하는 단계;
상기 자기정렬 트렌치 내에 게이트 산화막 및 도전층을 순차적으로 형성한 후, 상기 도전층이 상기 채널영역에 오버랩되도록 리세스하는 단계; 및
상기 도전층 상부에 제 2 접합영역 및 데이터저장물질을 형성하는 단계;
를 포함하는 수직형 메모리 소자 제조 방법. - 제 23 항에 있어서,
상기 제 1 접합영역은 공통 접합영역 및 상기 라인 패터닝에 의해 상기 제 1 방향으로 연장 형성되는 스위칭 접합영역을 포함하도록 형성되는 수직형 메모리 소자 제조 방법. - 제 24 항에 있어서,
상기 공통 접합영역은 상기 제 1 방향 및 상기 제 2 방향으로 연장 형성되는 레이어 타입으로 형성되는 수직형 메모리 소자 제조 방법. - 제 24 항에 있어서,
상기 공통 접합영역은 상기 제 2 방향으로 라인 패터닝하여 형성하는 수직형 메모리 소자 제조 방법. - 제 23 항에 있어서,
상기 제 2 접합영역을 형성하는 단계는, 상기 스페이서 절연막을 제거하고, 노출된 상기 채널영역 및 상기 도전층 상에 제 2 접합영역을 형성하는 단계인 수직형 메모리 소자 제조 방법. - 제 27 항에 있어서,
상기 제 2 접합영역 상에 가열물질 및 희생층을 형성하고, 상기 희생층, 상기 가열물질, 상기 제 2 접합영역 및 상기 도전층의 일부를 상기 제 1 방향과 수직하는 제 2 방향으로 패터닝하는 단계; 및
상기 희생층을 제거하여 노출되는 상기 가열물질 상에 데이터저장물질을 형성하는 단계;
를 더 포함하는 수직형 메모리 소자 제조 방법. - 제 28 항에 있어서,
상기 데이터저장물질은 저항변화물질을 이용하여 형성하는 수직형 메모리 소자 제조 방법. - 제 27 항에 있어서,
상기 제 2 접합영역을 형성하는 단계는, 상기 스페이서 절연막을 제거하고, 전체 구조 상에 제 2 접합영역을 형성하는 단계를 포함하고,
상기 제 2 접합영역 및 상기 도전층의 일부를 상기 제 1 방향과 수직하는 제 2 방향으로 패터닝하는 단계; 및
상기 제 2 접합영역 상에 가열전극 및 데이터저장물질을 형성하는 단계;
를 더 포함하는 수직형 메모리 소자 제조 방법. - 제 30 항에 있어서,
상기 데이터저장물질은 저항변화물질을 이용하여 형성하는 수직형 메모리 소자 제조 방법. - 제 23 항에 있어서,
상기 도전층이 상기 채널영역에 오버랩되도록 리세스하는 단계는, 상기 도전층의 높이가 상기 채널영역의 높이 이하로 리세스되도록 하는 단계인 수직형 메모리 소자 제조 방법. - 제 27 항에 있어서,
상기 제 2 접합영역 상에 가열물질 및 희생층을 형성하고, 상기 희생층, 상기 가열물질, 상기 제 2 접합영역, 상기 도전층, 상기 게이트 산화막 및 상기 제 1 접합영역의 일부를 상기 제 1 방향과 수직하는 제 2 방향으로 패터닝하는 단계; 및
상기 희생층을 제거하여 노출되는 상기 가열물질 상에 데이터저장물질을 형성하는 단계;
를 더 포함하는 수직형 메모리 소자 제조 방법. - 제 33 항에 있어서,
상기 데이터저장물질은 저항변화물질을 이용하여 형성하는 수직형 메모리 소자 제조 방법. - 제 27 항에 있어서,
상기 제 2 접합영역을 형성하는 단계는, 상기 스페이서 절연막을 제거하고, 전체 구조 상에 제 2 접합영역을 형성하는 단계를 포함하고,
상기 제 2 접합영역, 상기 도전층, 상기 게이트 산화막 및 상기 제 1 접합영역의 일부를 상기 제 1 방향과 수직하는 제 2 방향으로 패터닝하는 단계; 및
상기 제 2 접합영역 상에 가열전극 및 데이터저장물질을 형성하는 단계;
를 더 포함하는 수직형 메모리 소자 제조 방법. - 제 35 항에 있어서,
상기 데이터저장물질은 저항변화물질을 이용하여 형성하는 수직형 메모리 소자 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120065804A KR20130142522A (ko) | 2012-06-19 | 2012-06-19 | 수직형 메모리 소자 및 그 제조 방법 |
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Applications Claiming Priority (1)
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|---|---|---|---|
| KR1020120065804A KR20130142522A (ko) | 2012-06-19 | 2012-06-19 | 수직형 메모리 소자 및 그 제조 방법 |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=49986098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120065804A KR20130142522A (ko) | 2012-06-19 | 2012-06-19 | 수직형 메모리 소자 및 그 제조 방법 |
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| Country | Link |
|---|---|
| KR (1) | KR20130142522A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113540116A (zh) * | 2020-06-30 | 2021-10-22 | 台湾积体电路制造股份有限公司 | 存储器单元、存储器器件及其形成方法 |
-
2012
- 2012-06-19 KR KR1020120065804A patent/KR20130142522A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113540116A (zh) * | 2020-06-30 | 2021-10-22 | 台湾积体电路制造股份有限公司 | 存储器单元、存储器器件及其形成方法 |
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