KR100911194B1 - 상변화 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
모스 트랜지스터와 동시에 제작될 수 있는 다이오드를 갖는 상변화 메모리 소자 및 그 제조방법을 제공하는 것이다. 개시된 상변화 메모리 소자는 복수의 단위 메모리 셀 영역으로 구분되어 있으며 상기 단위 메모리 셀 영역마다 형성된 리세스를 포함하는 반도체 기판, 상기 리세스의 일부분에 형성되는 워드라인 구조체, 상기 워드라인 구조체와 전기적으로 연결되면서 상기 리세스의 나머지 부분의 바닥부에 잔류되는 제 1 도전형을 갖는 도전층, 및 상기 제 1 불순물 타입의 도전층과 콘택되어 다이오드를 이루면서 상기 워드라인 구조체와 오버랩되도록 형성되는 제 2 도전형을 갖는 도전층으로 된 플러그를 포함한다.
상변화 메모리, 다이오드, 모스 트랜지스터, 리세스
Description
본 발명은 상변화 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 주변 영역과 셀 영역이 동시에 제작되는 상변화 메모리 소자 및 그 제조방법에 관한 것이다.
상변화 메모리 소자(Phase change random access memory, 이하 PRAM)는 온도에 따라 결정 상태가 가변되는 상변화 물질을 이용하여 데이터를 저장한다. 즉, 상변화 물질은 온도에 따라 결정 상태 또는 비정질 상태로 변하고, 결정 상태의 변화에 따라 상변화 물질의 저항이 변화된다. 또한, 상변화 물질은 상호 가역적인 변화가 가능하므로, 메모리 소자의 저장 매체로서 사용할 수 있다. 이러한 상변화 물질로는 예컨대, GST(GeSbTe)와 같은 칼코게나이드 물질이 이용될 수 있다.
이러한 상변화 메모리 소자는 도 1에 도시된 바와 같이, 워드 라인(WLn-1∼WLn+2)과 비트 라인(BLn-2∼BLn+2)이 각각 교차되는 영역에 형성되는 다수의 상변화 메모리 셀(MC)로 구성될 수 있다. 상변화 메모리 셀(MC)은 관통 전류에 따라 크기가 변하는 저항(R) 및 저항(R)에 제공되는 전류를 제어하는 스위칭 소자(SW)를 포함한다. 여기서, 저항(R)은 상변화 물질층이 이용되고, 스위칭 소자(SW)로는 PNP 바이폴라 트랜지스터, 모스(MOS) 트랜지스터 또는 PN 다이오드가 이용될 수 있으며, 현재 고집적화된 상변화 메모리 소자의 스위칭 소자로는 좁은 면적을 차지하는 PN 다이오드가 주로 이용되고 있다.
이와같은 PN 다이오드는 좁은 면적을 차지할 수 있도록, 수직(vertical) 타입으로 형성되고 있다. 이러한 수직 타입 다이오드는 N형 SEG(selective epitaxial growth) 기둥에 P형 불순물을 주입하여 형성된다.
그런데, 알려진 바와 같이, 상변화 메모리 소자는 상변화 메모리 셀(MC)을 구동하기 위한 소자들이 구비된 주변 영역을 포함하고 있으며, 이들 주변 영역은 일반적인 디램(DRAM) 소자와 마찬가지로 모스 트랜지스터로 구성된다. 그러므로, 수직 타입의 다이오드를 스위칭 소자로 이용하는 메모리 셀(MC) 영역과 모스 트랜지스터를 포함하는 주변 영역은 서로 다른 공정으로 진행되므로 독립적으로 형성되고 있다.
이로 인해, 상기와 같은 개별 공정에 의해 공정 시간이 증대되는 문제가 있다.
따라서, 본 발명의 목적은 모스 트랜지스터와 동시에 제작될 수 있는 다이오드를 갖는 상변화 메모리 소자를 제공하는 것이다.
또한, 상기한 본 발명의 다른 목적은 메모리 셀 영역과 주변 영역을 동시에 제조할 수 있는 상변화 메모리 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 상변화 메모리 소자는 복수의 단위 메모리 셀 영역으로 구분되어 있으며 상기 단위 메모리 셀 영역마다 형성된 리세스를 포함하는 반도체 기판, 상기 리세스의 일부분에 형성되는 워드라인 구조체, 상기 워드라인 구조체와 전기적으로 연결되면서 상기 리세스의 나머지 부분의 바닥부에 잔류되는 제 1 도전형을 갖는 도전층, 및 상기 제 1 불순물 타입의 도전층과 콘택되어 다이오드를 이루면서 상기 워드라인 구조체와 오버랩되도록 형성되는 제 2 도전형을 갖는 도전층으로 된 플러그를 포함한다.
또한, 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 제조방법은 다음과 같다. 먼저, 복수의 단위 메모리 셀 영역이 한정된 반도체 기판을 준비한다음, 상기 각각의 단위 메모리 셀 영역에 리세스를 형성한다. 그 후, 상기 리세스의 일부분에 제 1 도전형을 갖는 도전층을 포함하는 워드 라인 구조체를 형성함과 동시에, 상기 리세스의 나머지 부분에 상기 제 1 도전형을 갖는 도전층을 잔류시킨다. 상기 잔류된 제 1 도전형을 갖는 도전층과 콘택되도록 제 2 도전형을 갖는 도전층으로 플러그를 형성한다.
또한, 본 발명의 또 다른 실시예에 따른 상변화 메모리 소자는 복수의 워드 라인, 상기 복수의 워드라인과 각각 교차하여 복수의 단위 메모리 셀을 한정하는 복수의 비트 라인, 및 상기 워드라인 및 상기 비트 라인의 교차점에 각각 형성되는 스위칭 소자로서의 다이오드 및 상변화 물질층을 포함하며, 상기 다이오드의 캐소드는 상기 상변화 물질층과 연결되고, 그것의 애노드는 워드라인과 연결되도록 구성된다.
이와 같은 본 실시예에 의하면, 단위 메모리 셀 영역에 리세스를 형성하고, 리세스 내에 워드라인 구조체 및 워드라인 구조체와 연결되는 플러그를 형성하여, 다이오드를 형성한다. 이에 따라, 메모리 셀 영역의 다이오드를 리세스 게이트 형태의 모스 트랜지스터 측벽에 자기정렬적으로 형성한다. 그러므로, 모스 트랜지스터 및 다이오드를 동시에 구현할 수 있으므로, 모스 트랜지스터가 주로 형성되는 주변 영역과 다이오드가 주로 형성되는 메모리 셀 영역을 동시에 제작할 수 있다. 이에 따라, 부수적인 공정을 줄일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 2를 참조하면, 반도체 기판(100), 예컨대 P형의 실리콘 기판의 메모리 셀 영역(mc)으로 예정된 영역에 N웰(105)을 형성한다. N웰(105)은 공지된 N형 불순물의 이온 주입 공정에 의해 형성될 수 있다. 다음, 반도체 기판(100)의 소정 부분, 반도체 기판(100)과 N웰(105) 영역 사이 및, N웰(105)내의 소정 부분에 소자 분리막(110)을 형성한다. 소자 분리막(110)은 예를 들어 STI(Shallow trench isolation)막이 이용될 수 있다. 여기서, 반도체 기판(100)과 N웰(105) 사이에 형성되는 소자 분리막(110a)은 메모리 셀 영역(MC)과 주변 영역(도시되지 않음)간을 전기적으로 분리시키는 역할을 하고, N웰(105)내 형성되는 소자 분리막(110b)은 복수의 단위 메모리 셀간을 분할하는 역할을 한다.
도 3을 참조하면, 반도체 기판(100) 결과물 상부에 버퍼층(115)을 형성하고, 버퍼층(115) 상부에 단위 메모리 셀 오픈을 위한 마스크 패턴(120)을 형성한다. 상기 마스크 패턴(120)은 주변 영역(도시되지 않음)의 리세스 게이트 전극을 한정하기 위한 마스크 패턴(도시되지 않음)과 일체로 형성될 수 있다. 버퍼층(115)은 반도체 기판(100) 또는 소자 분리막(110)과 마스크 패턴(120) 사이의 스트레스를 저감시킬 수 있는 막으로서, 예를 들어 폴리실리콘막이 이용될 수 있다. 현재 상변화 메모리 소자의 주변 영역에 형성되는 모스 트랜지스터들 역시 다른 메모리 소자의 구동 트랜지스터와 마찬가지로, 게이트 전극의 CD(critical dimension)에 대한 부담을 가지고 있다. 이에 따라 현재 상변화 메모리 소자의 주변 영역에 형성되는 모스 트랜지스터는 리세스내에 게이트 전극(리세스 게이트 구조)을 형성하는 형태로 형성되고 있다. 이러한 리세스 게이트 전극을 갖는 모스 트랜지스터에 대해 대한민국 등록특허 10-0235620 및 10-0500443 호등에 개시되어 있으므로, 본 발명에서는 주변 영역의 모스 트랜지스터 제작 방식에 대한 자세한 설명은 생략하기로 한다.
상기 마스크 패턴(120)의 형태로 버퍼층(115)을 패터닝한다음, 패터닝된 버퍼층(115)을 마스크로 이용하여 노출된 N웰(105) 영역을 식각하므로써, 단위 메모리 셀 영역에 리세스(r)가 마련된다. 이와 동시에, 주변 영역(도시되지 않음)에는 게이트 전극 예정 영역에 리세스(도시되지 않음)가 형성된다.
다음, 공지의 방법에 의해 마스크 패턴(120) 및 버퍼층(115)을 제거한다. 이어서, 도면에 도시되지 않았으나, 노출된 리세스(r) 표면에 박막의 게이트 절연막이 형성된다. 그후, 리세스(r)가 매립되도록 반도체 기판(100) 결과물 상부에 P형 불순물이 도핑된 폴리실리콘막(125)을 증착한다. P형 불순물이 도핑된 폴리실리콘막(125) 상부에 상기 P형 불순물이 도핑된 폴리실리콘막(125)의 도전 특성을 개선하기 위하여, 도전 실리사이드막(130)을 더 형성할 수 있다. 도전 실리사이드막(130)은 예를 들어 텅스텐 실리사이드막(Wsi2)일 수 있다. 텅스텐 실리사이드막 상부에 하드 마스크막(135)을 형성한다. 하드 마스크막(135)은 도전 실리사이드막(130) 및 폴리실리콘막(125)의 패터닝을 용이하게 하면서, 이후 형성될 하부 전극(다이오드)과 워드라인간을 자기 정렬적으로 정렬,배치시키기 위하여 제공된다. 하드 마스크막(135)으로는 예컨대, 실리콘 질화막이 이용될 수 있다.
도 5에 도시된 바와 같이, 하드 마스크막(135) 상부에 워드라인 한정용 마스크 패턴(도시되지 않음)을 형성한다. 워드라인 한정용 마스크 패턴의 형태로 하드 마스크막(135)을 패터닝한다음, 패터닝된 하드 마스크막(135)의 형태로 도전 실리사이드막(130) 및 폴리실리콘막(125)을 식각하여, 워드라인 구조체(140), 즉, 상변화 메모리 소자의 워드라인을 형성한다. 상기 식각시, 폴리실리콘막(125)이 리세스(r)내에 잔류되도록 식각 정지점을 조절한다.
도 6에 도시된 바와 같이, 반도체 기판(100) 결과물 표면을 따라, 스페이서용 절연막(145)을 형성한다. 스페이서용 절연막(145)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막과 실리콘 질화막의 적층막으로 형성될 수 있다. 다음, 스페이서용 절연막(145) 상부에 평탄화된 표면을 갖는 제 1 층간 절연막(150)을 형성 한다. 상기 평탄화된 표면을 갖는 제 1 층간 절연막(150)은 예컨대, 워드라인 구조체(140)가 충분히 매립될 정도로 절연막을 형성한 다음, 상기 절연막을 화학적 기계적 연마함으로써 얻어질 수 있다.
도 7을 참조하면, 제 1 층간 절연막(150) 상부에 리세스(r)내에 잔류된 폴리실리콘막(125a)이 노출될 수 있도록 마스크 패턴(155)을 형성한다. 상기 마스크 패턴(155)은 주변 영역의 모스 트랜지스터 제작시 접합 영역을 오픈시키는 마스크와 일체일 수 있다. 다음, 상기 마스크 패턴(155)을 이용하여 노출된 층간 절연막(150) 및 스페이서용 절연막(145)을 비등방성 식각한다. 이에 따라, 제 1 층간 절연막(150)내에 워드라인 구조체(140) 상부의 일부분 및 리세스(r)상의 잔류 폴리실리콘막(125a)을 노출시키는 콘택홀(H)이 형성된다. 아울러, 상기 콘택홀(H) 형성시, 상기 워드라인 구조체(140)의 측벽에 스페이서용 절연막(145)의 비등방성 식각에 의해 스페이서(145a)가 형성된다.
도 8을 참조하면, 상기 마스크 패턴(155)을 공지된 방식으로 제거한다. 그후, 콘택홀(H)이 매립되도록 제 1 층간 절연막(150) 상부에 N형 불순물이 도핑된 도전막, 예컨대, N형 불순물이 도핑된 폴리실리콘막을 증착한다. 그후, 제 1 층간 절연막(150)이 노출되도록 N형의 불순물이 도핑된 도전막을 평탄화하여, N형 플러그(160)를 형성한다.
이러한 N형 플러그(160)는 리세스(r)내에 잔류하는 P타입 폴리실리콘막(125a)와 PN 접합을 이루어, 단위 메모리 셀(MC)의 PN 다이오드로서 구동된다. 도면의 200은 PN 다이오드를 나타낸다. 이때, N형 플러그(160)는 하드 마스크막(135) 및 스페이서(145)에 의해 실제 워드라인 기능을 하는 실리사이드막(130) 및 P형의 불순물이 도핑된 폴리실리콘막(125)으로 된 워드라인 구조체(140)와 자기 정렬적으로 절연을 이룰 수 있다.
다음, 도 9를 참조하면, 상기 N형 플러그(160) 상부에 상변화 물질층(165) 및 상부 전극(170)을 순차적으로 형성한다. 이때, 상변화 물질층(165)은 예컨대, 칼코게나이드 화합물일 수 있으며, 상기 상부 전극(170)은 Ti/TiN 계열의 도전층일 수 있다. 상기 제 1 층간 절연막(150)의 결과물 상부에 제 2 층간 절연막(180)을 형성한 다음, 상기 상부 전극(170)과 전기적으로 연결되도록 비트 라인(190)을 형성한다. 여기서, 미설명 부호 185는 상부 전극(170)과 비트 라인(190)을 연결하기 위한 비아 콘택을 나타낸다.
이와같은 본 실시예의 다이오드(200)는 리세스 워드라인 구조체의 측벽에 플러그의 형태로 자기 정렬적으로 형성된다. 이에 따라, 개별적으로 SEG(selective epitaxial growth) 방식을 통한 다이오드를 형성할 필요없이, 주변 영역의 모스 트랜지스터의 제작과 동시에 메모리 셀 영역에 다이오드를 형성할 수 있다. 더욱이, 본 실시예의 메모리 셀 영역은 추가의 마스크 패턴없이 주변 영역의 트랜지스터를 제작하는 마스크에 의해 모두 형성되므로, 별도의 추가되는 공정 없이 메모리 셀 영역과 주변 영역을 동시에 진행할 수 있다.
도 10은 본 발명의 실시예에 따른 PRAM 소자의 회로도이다.
도 10을 참조하면, 복수의 워드라인(WLn-1∼WLn+2)과 복수의 비트라인(BLn-2∼BLn+2)이 교차 배열되어, 복수의 메모리 셀(mc)이 한정된다. 워드라인(WLn-1∼WLn+2)과 비트라인(BLn-2∼BLn+2)의 교차되는 영역에는 관통 전류에 따라 크기가 변하는 저항(R) 즉, 상변화 물질층, 및 저항(R)에 제공되는 전류를 제어하는 다이오드(200)가 연결된다.
이때, 본 실시예의 다이오드(200)는 상술한 바와 같이 리세스(r) 바닥에 잔류하는 P형 불순물이 도핑된 폴리실리콘막(125a) 및 N형 플러그(160)로 구성된다. 이러한 다이오드(200)의 P형 불순물이 도핑된 폴리실리콘막(125a)은 워드라인 구조체(140)와 전기적으로 연결되며, N형 플러그(160)는 상변화 물질층(165)과 콘택된다.
이는 도 1의 다이오드(sw) 구조와 비교하여 볼 때, 애노드와 캐소드가 반대로 연결된 구조이다. 즉, 도 1의 다이오드(sw)는 상변화 물질층(R)과 애노드(P형 부분)가 연결되고 워드 라인(WL)과 캐소드(N형 부분)가 연결되었는데, 본 실시예의 다이오드(200)는 상변화 물질층(R)과 캐소드(N형 부분)가 연결되고 워드 라인(WL)과 애노드(P형 부분)가 연결되어 있다. 이와같이 다이오드(200)의 연결이 변경되었더라도, 이는 워드라인(WL)에 가해지는 입력 전압의 설정만을 변경하면 되므로, 메모리 소자로서의 동작이 가능하다.
또한, 도 11에 도시된 바와 같이, 워드라인 구조체(140)를 N형의 불순물이 도핑된 폴리실리콘막(126)으로 형성하면서, 이를 리세스(r) 바닥에 잔류시킨 후, 리세스(r) 바닥과 콘택되는 플러그(161)를 P형 폴리실리콘막으로 제조할 수도 있다. 이러한 경우는 도 1과 같은 다이오드 연결 구조를 가질 수 있다. 도면 부호 200'은 PN 접합을 나타낸다.
이와 같은 본 실시예에 의하면, 단위 메모리 셀 영역에 리세스를 형성하고, 리세스 내에 워드라인 구조체 및 워드라인 구조체와 연결되는 플러그를 형성하여, 다이오드를 형성한다. 이에 따라, 메모리 셀 영역의 다이오드를 리세스 게이트 형태의 모스 트랜지스터 측벽에 자기정렬적으로 형성한다. 그러므로, 모스 트랜지스터 및 다이오드를 동시에 구현할 수 있으므로, 모스 트랜지스터가 주로 형성되는 주변 영역과 다이오드가 주로 형성되는 메모리 셀 영역을 동시에 제작할 수 있다. 이에 따라, 부수적인 공정을 줄일 수 있다.
이상 본 발명은 상기 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1은 일반적인 상변화 메모리 소자의 회로도,
도 2 내지 도 8은 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도,
도 9는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 회로도, 및
도 10은 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
125a : 잔류 P형 불순물이 도핑된 폴리실리콘막
140 : 워드라인 구조체 145 : 스페이서
160 : N형 플러그 165 : 상변화 물질층
170 : 상부 전극 190 : 비트라인
200 : 다이오드
Claims (18)
- 복수의 단위 메모리 셀 영역으로 구분되어 있으며, 상기 단위 메모리 셀 영역마다 형성된 리세스를 포함하는 반도체 기판;상기 리세스 내에 형성되는 워드라인 구조체;상기 워드라인 구조체와 전기적으로 연결되면서, 상기 워드라인 구조체가 형성되지 않은 상기 리세스 부분의 바닥부에 잔류되는 제 1 도전형을 갖는 도전층; 및상기 제 1 도전형을 갖는 도전층 상부에 형성되어 상기 제 1 도전형을 갖는 도전층과 콘택을 이룸으로써 다이오드를 형성하는 제 2 도전형을 갖는 도전층으로 된 플러그를 포함하며,상기 리세스는 상기 반도체 기판의 두께보다는 얇은 깊이를 갖는 상변화 메모리 소자.
- 제 1 항에 있어서,상기 워드라인 구조체는상기 리세스의 측부에 형성되는 제 1 도전형을 갖는 워드라인 도전층;상기 워드라인 도전층 상부에 형성되는 하드 마스크막; 및상기 워드라인 도전층 및 상기 하드 마스크막의 측벽에 형성되는 스페이서를 포함하며,상기 워드라인 도전층은 상기 리세스 바닥부에 잔류하는 제 1 도전형을 갖는 도전층과 단절없이 연결되는 상변화 메모리 소자.
- 제 2 항에 있어서,상기 워드라인 도전층과 상기 하드 마스크막 사이에 도전 실리사이드막이 더 개재되는 상변화 메모리 소자.
- 제 1 항에 있어서,상기 복수의 단위 메모리 셀 영역은 소자 분리막에 의해 한정되는 상변화 메모리 소자.
- 제 1 항에 있어서,상기 플러그 상부에 상변화막 및 상부 전극이 순차적으로 더 형성되는 상변화 메모리 소자.
- 제 1 항에 있어서,상기 제 1 도전형을 갖는 도전층은 P형 불순물이 도핑된 폴리실리콘막이고,상기 제 2 도전형을 갖는 도전층은 N형 불순물이 도핑된 폴리실리콘막인 상변화 메모리 소자.
- 제 1 항에 있어서,상기 제 1 도전형을 갖는 도전층은 N형 불순물이 도핑된 폴리실리콘막이고,상기 제 2 도전형을 갖는 도전층은 P형 불순물이 도핑된 폴리실리콘막인 상 변화 메모리 소자.
- 제 1 항에 있어서,상기 플러그는 상기 워드라인 구조체와 오버랩되도록 형성되는 상변화 메모리 소자.
- 제 1 항에 있어서,상기 플러그는 상기 워드라인 구조체와 인접하여 형성되는 상변화 메모리 소자.
- 복수의 단위 메모리 셀 영역이 한정된 반도체 기판을 제공하는 단계;상기 각각의 단위 메모리 셀 영역에 리세스를 형성하는 단계;상기 리세스 내에 제 1 도전형을 갖는 도전층을 포함하는 워드 라인 구조체를 형성함과 동시에, 상기 워드라인 구조체가 형성되지 않은 상기 리세스 부분에 상기 제 1 도전형을 갖는 도전층을 잔류시키는 단계; 및상기 잔류된 제 1 도전형을 갖는 도전층과 콘택되도록 제 2 도전형을 갖는 도전층으로 플러그를 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
- 제 10 항에 있어서,상기 워드라인 구조체를 형성함과 동시에 상기 제 1 도전형을 갖는 도전층을 잔류시키는 단계는,상기 리세스가 충분히 매립되도록 반도체 기판 상부에 상기 제 1 도전형을 갖는 도전층을 증착하는 단계;상기 제 1 도전형을 갖는 도전층 상부에 하드 마스크막을 형성하는 단계;상기 하드 마스크막 및 상기 제 1 도전형을 갖는 도전층을 식각하는 단계를 포함하며,상기 하드 마스크막 및 상기 제 1 도전형을 갖는 도전층을 식각하는 단계시, 상기 워드라인 구조체가 형성되지 않는 상기 리세스 부분에 상기 제 1 도전형을 갖는 도전층이 잔류되도록 식각을 진행하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
- 제 11 항에 있어서,상기 제 1 도전형을 갖는 도전층을 증착하는 단계와, 상기 하드 마스크막을 형성하는 단계 사이에,상기 제 1 도전형을 갖는 도전층 상부에 도전 실리사이드막을 형성하는 단계를 더 포함하는 상변화 메모리 소자의 제조방법.
- 제 11 항에 있어서,상기 제 1 도전형을 갖는 도전층을 잔류시키는 단계 이후에,상기 워드라인 구조체가 형성된 상기 반도체 기판 상부에 스페이서용 절연막을 형성하는 단계;상기 스페이서용 절연막 상부에 층간 절연막을 형성하는 단계; 및상기 리세스내에 잔류하는 제 1 도전형을 갖는 도전층이 노출되도록 상기 층간 절연막 및 스페이서용 절연막을 비등방성 식각하여, 플러그가 형성될 공간을 마련하는 단계를 더 포함하는 상변화 메모리 소자의 제조방법.
- 제 10 항에 있어서,상기 플러그를 형성하는 단계 이후에,상기 플러그 상부에 상변화막을 형성하는 단계; 및상기 상변화막 상부에 상부 전극을 형성하는 단계를 더 포함하는 상변화 메모리 소자의 제조방법.
- 제 10 항에 있어서,상기 제 1 도전형을 갖는 도전층은 P형 불순물이 도핑된 폴리실리콘막이고,상기 제 2 도전형을 갖는 도전층은 N형 불순물이 도핑된 폴리실리콘막인 상변화 메모리 소자의 제조방법.
- 제 10 항에 있어서,상기 제 1 도전형을 갖는 도전층은 N형 불순물이 도핑된 폴리실리콘막이고,상기 제 2 도전형을 갖는 도전층은 P형 불순물이 도핑된 폴리실리콘막인 상변화 메모리 소자의 제조방법.
- 삭제
- 복수의 단위 메모리 셀 영역으로 구분되어 있으며, 상기 단위 메모리 셀 영역마다 형성된 리세스를 포함하는 반도체 기판;상기 리세스에 형성되는 제 1 도전형을 갖는 도전 영역;상기 도전 영역의 제 1 영역과 콘택되도록 형성되는 워드라인 구조체;상기 도전 영역의 제 1 영역과 인접하는 상기 도전 영역의 제 2 영역과 콘택되어, 다이오드를 이루는 제 2 도전형을 갖는 도전층으로 된 플러그를 포함하는 상변화 메모리 소자.
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