KR101038314B1 - 상변화 기억 소자 및 그의 제조방법 - Google Patents

상변화 기억 소자 및 그의 제조방법 Download PDF

Info

Publication number
KR101038314B1
KR101038314B1 KR1020080052889A KR20080052889A KR101038314B1 KR 101038314 B1 KR101038314 B1 KR 101038314B1 KR 1020080052889 A KR1020080052889 A KR 1020080052889A KR 20080052889 A KR20080052889 A KR 20080052889A KR 101038314 B1 KR101038314 B1 KR 101038314B1
Authority
KR
South Korea
Prior art keywords
film
phase change
memory device
heater
change memory
Prior art date
Application number
KR1020080052889A
Other languages
English (en)
Other versions
KR20090126677A (ko
Inventor
장헌용
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080052889A priority Critical patent/KR101038314B1/ko
Priority to US12/173,506 priority patent/US7804086B2/en
Publication of KR20090126677A publication Critical patent/KR20090126677A/ko
Application granted granted Critical
Publication of KR101038314B1 publication Critical patent/KR101038314B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/066—Patterning of the switching material by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/861—Thermal details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Abstract

본 발명은 히터의 콘택 저항을 낮추면서 상변화막의 비정질 상을 안정적으로 형성할 수 있는 상변화 기억 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 상변화 기억 소자는, 셀 지역 및 주변 지역을 갖는 실리콘 기판; 상기 실리콘 기판의 셀 지역 상에 형성되며, 다수의 홀을 갖는 제1절연막; 상기 홀 내에 리세스되게 형성된 셀 스위칭 소자; 상기 셀 스위칭 소자가 형성된 홀 상에 상기 제1절연막으로부터 돌출되게 형성된 히트싱크; 상기 실리콘 기판의 주변 지역에 형성되며, 게이트절연막, 제1게이트도전막, 제2게이트도전막 및 하드마스크막의 적층 구조로 이루어진 게이트; 상기 히트싱크 및 게이트가 형성된 실리콘 기판의 전면 상에 형성되며, 상기 히트싱크를 노출시키는 콘택홀을 구비하고 상기 게이트의 하드마스크막이 노출되도록 형성된 제2절연막; 상기 콘택홀 내에 형성된 히터; 및 상기 히터 상에 형성된 상변화막과 상부전극의 적층 패턴;을 포함한다.

Description

상변화 기억 소자 및 그의 제조방법{Phase change memory device and method for manufacturing the same}
본 발명은 상변화 기억 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 히터의 콘택 저항을 낮추면서 상변화막의 비정질 상을 안정적으로 형성할 수 있는 상변화 기억 소자 및 그 제조방법에 관한 것이다.
메모리 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램 및 에스램을 들 수 있으며, 상기 비휘발성의 롬 소자로는 이이피롬(EEPROM)과 같은 플래쉬 메모리를 들 수 있다.
그런데, 상기 디램은 우수한 메모리 소자임에도 불구하고 높은 전하 저장 능력이 요구되는 것과 관련해서 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 상기 플래쉬 메모리 또한 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되어 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 메모리 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 메모리 소자를 개발하기 위한 많은 연구들이 진행되고 있다. 그 한 예로서, 최근 상변화 기억 소자가 제안되었다. 상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름에 따라 상기 전극들 사이에 개재된 상변화막이 결정질 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 상기 결정질 상태의 상변화막과 비정질 상태의 상변화막간 저항 차이를 이용하여 셀에 저장된 정보를 판별한다.
한편, 상변화 기억 소자의 개발시 고려되어야 할 중요한 사항 중의 하나는 프로그래밍 전류를 낮추는 것이다. 따라서, 최근의 상변화 기억 소자는 셀 스위칭 소자로서 NMO 트랜지스터 대신에 수직형 PN 다이오드를 적용하여 구성하고 있다. 이것은 상기 수직형 PN 다이오드가 NMOS 트랜지스터에 비해 전류 흐름이 높아서 프로그래밍 전류를 낮출 수 있을 뿐만 아니라 셀 크기를 작게 할 수 있어서 상변화 기억 소자의 고집적화에 유리하게 적용할 수 있기 때문이다.
또한, 상변화 기억 소자에서는 히터와 상변화막 간의 접촉 계면에서 상변화가 일어나므로 이 영역을 작게 하여 프로그래밍 전류를 낮추어야 하며, 이를 위해, 상기 히터의 크기를 줄일 필요가 있다.
게다가, 상변화 기억 소자에서는, 리세트 프로그래밍 진행 시, 즉, 상변화막이 용융된 후에 급랭(quenching)될 때, 열전달이 히터 영역으로 일어나기 때문에 상기 히터 온도를 빠르게 낮추어야 상기 상변화막이 비정질 상을 안정적으로 형성하여 고저항의 리세트(reset) 상태를 형성할 수 있다. 이때, 상기 리세트 프로그래 밍 전류를 낮추기 위해서는 히터의 크기를 작게 하는 것이 유리하지만, 이렇게 되면, 히터 측으로 빠르게 열전달을 시킬 수 없고, 그래서, 고저항의 리세트 상태를 형성할 수 없다. 따라서, 현재는 히터의 크기, 즉, 폭을 10∼20㎚ 정도로 작게 하는 반면에 높이를 0.1㎚ 정도로 높게 하고 있다.
그러나, 상기 히터의 폭을 10∼20㎚ 정도로 하고, 높이를 100㎚ 정도로 하면, 종횡비가 5∼10 정도로 크기 때문에 상기 히터가 형성될 콘택홀의 하단부 크기가 작게 패터닝되는 문제가 발생하게 된다. 이에 따라, 히터 하단부의 콘택 크기가 작아지므로 콘택 저항이 높아지게 되어, 셀 스위칭 소자의 전류 흐름은 높지만, 히터와의 콘택 저항이 높은 것으로 인해 전류 흐름이 낮아질 수밖에 없다.
결국, 히터의 높이를 낮추면, 급랭시에 열전달이 빠르게 되지 않아 상변화막이 비정질 상태가 아닌 부분적으로 결정질 상으로 존재할 수 있어 고저항의 리세트 상태를 형성할 수 없고, 반면, 히터의 높이를 높이게 되면, 하단부의 콘택 저항이 높아지게 되어 상변화막의 결정질 상태인 세트(SET) 저항보다 높아지는 문제가 발생하게 되므로, 종래 상변화 기억 소자는 이와 같은 문제의 해결이 요구된다.
본 발명의 실시예들은 히터의 콘택 저항을 낮추면서 상변화막의 비정질 상을 안정적으로 형성할 수 있는 상변화 기억 소자 및 그 제조방법을 제공한다.
또한, 본 발명의 실시예들은 프로그래밍 전류를 낮출 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
일 견지에서, 본 발명의 상변화 기억 소자는, 셀 지역 및 주변 지역을 갖는 실리콘 기판; 상기 실리콘 기판의 셀 지역 상에 형성되며, 다수의 홀을 갖는 제1절연막; 상기 홀 내에 리세스되게 형성된 셀 스위칭 소자; 상기 셀 스위칭 소자가 형성된 홀 상에 상기 제1절연막으로부터 돌출되게 형성된 히트싱크; 상기 실리콘 기판의 주변 지역에 형성되며, 게이트절연막, 제1게이트도전막, 제2게이트도전막 및 하드마스크막의 적층 구조로 이루어진 게이트; 상기 히트싱크 및 게이트가 형성된 실리콘 기판의 전면 상에 형성되며, 상기 히트싱크를 노출시키는 콘택홀을 구비하고 상기 게이트의 하드마스크막이 노출되도록 형성된 제2절연막; 상기 콘택홀 내에 형성된 히터; 및 상기 히터 상에 형성된 상변화막과 상부전극의 적층 패턴;을 포함한다.
본 발명의 상변화 기억 소자는, 상기 셀 지역의 실리콘 기판 표면 내에 형성된 N+ 베이스 영역을 더 포함한다.
상기 셀 스위칭 소자는 상기 홀 상단부로부터 100∼500Å의 깊이로 리세스된다.
상기 셀 스위칭 소자는 N형 실리콘막과 P형 실리콘막이 적층된 수직형 PN 다이오드로 이루어진다.
상기 N형 실리콘막은 1ⅹ1018∼1ⅹ1020 이온/㎤의 도핑 농도를 갖는다.
상기 P형 실리콘막은 1ⅹ1020∼1ⅹ1022 이온/㎤의 도핑 농도를 갖는다.
상기 히트싱크는 W막, Cu막, Al막 및 WSi막 중 어느 하나를 포함한다.
상기 제1게이트도전막은 폴리실리콘막을 포함한다.
상기 제1게이트도전막은 단면 상으로 볼 때 상기 제1절연막과 동일 높이를 갖는다.
상기 제2게이트도전막은 상기 히트싱크와 동일하게 W막, Cu막, Al막 및 WSi막 중 어느 하나를 포함한다.
상기 히터는 TiW막, TiAlN막 및 TiN막 중 어느 하나로 이루어진다.
상기 히터는 20∼80㎚의 높이를 갖는다.
본 발명의 상변화 기억 소자는, 상기 홀 측벽과 상기 히터 사이에 형성된 하드마스크막을 더 포함한다.
상기 하드마스크막은 상기 게이트의 하드마스크막과 동시에 형성된 동일 물질의 막이다.
상기 하드마스크막은 질화막을 포함한다.
상기 히터를 포함한 제2절연막 상에 형성된 보호막을 더 포함한다.
상기 보호막은 질화막을 포함한다.
상기 상변화막은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 물질로 이루어진다.
상기 상변화막은 산소, 질소 및 실리콘 중 적어도 어느 하나 이상이 도핑된다.
상기 상부전극은 TiW, TiAlN, TiN 및 WN 중 어느 하나로 이루어진다.
다른 견지에서, 본 발명에 따른 상변화 기억 소자의 제조방법은, 셀 지역 및 주변 지역을 갖는 실리콘 기판의 상기 셀 지역 상에 다수의 홀을 갖는 제1절연막을 형성하는 단계; 상기 제1절연막과 동일 높이가 되도록 상기 실리콘 기판의 주변 지역 상에 게이트절연막과 제1게이트도전막을 차례로 형성하는 단계; 상기 각 홀 내에 리세스되게 셀 스위칭 소자를 형성하는 단계; 상기 셀 스위칭 소자가 형성된 홀을 포함한 제1절연막 및 상기 제1게이트도전막 상에 제2게이트도전막과 하드마스크막을 차례로 형성하는 단계; 상기 주변 지역에 형성된 하드마스크막, 제2게이트도전막, 제1게이트도전막 및 게이트절연막을 식각하여 게이트를 형성하는 단계; 상기 셀 지역의 하드마스크막 및 제2게이트도전막을 식각하여 상기 셀 스위칭 소자 상에 상기 제2게이트도전막으로 이루어진 히트싱크를 형성하는 단계; 상기 히트싱크 상의 하드마스크막 및 상기 게이트의 하드마스크막이 노출되도록 상기 제1절연막과 주변 지역의 실리콘 기판 상에 제2절연막을 형성하는 단계; 상기 셀 지역의 하드마스크막을 식각하여 상기 히트싱크를 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내에 히터를 형성하는 단계; 및 상기 히터를 포함한 제2절연막 상에 상변화막과 상부전극의 적층 패턴을 형성하는 단계;를 포함한다.
본 발명에 따른 상변화 기억 소자의 제조방법은, 상기 제1절연막을 형성하는 단계 전, 상기 셀 지역의 실리콘 기판 표면 내에 N+ 베이스 영역을 형성하는 단계를 더 포함한다.
상기 셀 스위칭 소자는 상기 홀 상단부로부터 100∼500Å의 깊이로 리세스되게 형성한다.
상기 셀 스위칭 소자는 수직형 PN 다이오드로 형성한다.
상기 셀 스위칭 소자는, 상기 홀 내에 N형 실리콘막을 형성하는 단계; 상기 N형 실리콘막을 리세스하는 단계; 및 상기 리세스된 N형 실리콘막의 상측부에 P형 불순물을 이온주입해서 P형 실리콘막을 형성하는 단계;를 포함하여 형성한다.
상기 N형 실리콘막을 형성하는 단계는 선택적 에피택셜 성장 공정으로 수행한다.
상기 N형 실리콘막은 P 또는 As 이온을 1ⅹ1018∼1ⅹ1020 이온/㎤의 도핑 농도를 갖도록 형성한다.
상기 P형 실리콘막은 B 또는 BF2 이온을 1ⅹ1020∼1ⅹ1022 이온/㎤의 도핑 농도를 갖도록 형성한다.
상기 제1게이트도전막은 폴리실리콘막으로 형성한다.
상기 제2게이트도전막 및 상기 히트싱크는 W막, Cu막, Al막 및 WSi막 중 어느 하나로 형성한다.
상기 하드마스크막은 질화막으로 형성한다.
상기 콘택홀은 20∼80㎚의 깊이로 형성한다.
상기 히터는 TiW막, TiAlN막 및 TiN막 중 어느 하나로 형성한다.
상기 히터는 20∼80㎚의 높이로 형성한다.
본 발명에 따른 상변화 기억 소자의 제조방법은, 상기 히터를 형성하는 단계 후, 상기 상변화막과 상부전극의 적층 패턴을 형성하는 단계 전, 상기 히터를 포함한 제2절연막 상에 보호막을 형성하는 단계를 더 포함한다.
상기 보호막은 질화막으로 형성한다.
상기 상변화막은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 물질로 형성한다.
상기 상변화막은 산소, 질소 및 실리콘 중 적어도 어느 하나 이상을 도핑하여 형성한다.
상기 상부전극은 TiW, TiAlN, TiN 및 WN 중 어느 하나로 형성한다
본 발명은 히트싱크의 형성을 통해 히터의 높이를 낮춤으로써 콘택 저항을 감소시킬 수 있고, 이에 따라, 전류 흐름을 높일 수 있다.
또한, 본 발명은 히터의 높이를 낮추는 것을 통해 상기 히터의 크기를 더 작게 할 수 있으며, 이에 따라, 히터와 상변화막 간의 접촉 계면을 줄임으로써 프로그래밍 전류를 낮출 수 있다.
게다가, 본 발명은 히트싱크의 형성을 통해 상변화막으로부터의 열전달이 히터 영역으로 빠르게 이루어지도록 할 수 있으며, 이에 따라, 상변화막의 비정질 상을 안정을 형성할 수 있다.
본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 히터 높이를 종래의 그것보다 낮추며, 또한, 이렇게 높이를 낮춘 히터의 아래에 히트싱크(heat sink)를 설치한다. 여기서, 본 발명은 상기 히트싱크를 주변 지역의 게이트 물질을 이용하여 형성한다. 이에 따라, 본 발명은 상기 히트싱크 형성을 위한 별도의 공정을 추 가할 필요가 없다.
이 경우, 본 발명은 히터의 높이가 낮아진 것과 관련해서 히터 형성 공정을 용이하게 할 수 있을 뿐만 아니라 히터의 콘택 저항을 작게 할 수 있으므로, 전류 흐름을 높일 수 있고, 특히, 히터와 상변화막 간에 접촉 계면을 더욱 작게 할 수 있어서 프로그래밍 전류를 낮출 수 있다.
또한, 상변화막이 급랭 될 때 열전달은 히터 영역으로 대부분 일어나게 되는데, 히터 아래에 열전도도가 높은 히트싱크를 설치하였기 때문에 이러한 히트싱크에 의해 열전달이 상기 히터 영역으로 빠르게 이루어지도록 할 수 있으며, 이에 따라, 상변화막의 안정적인 비정질 상을 형성할 수 있다.
게다가, 본 발명은 히트싱크의 높이를 높게 함으로써 열전달이 더욱 빠르게 이루어지도록 할 수 있고, 그래서, 소자의 동작 특성을 더욱 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 셀 지역 및 주변 지역으로 구획된 실리콘 기판(100)의 상기 셀 지역의 표면 내에 N+ 베이스 영역(102)이 형성되어 있다. 상기 N+ 베이스 영역(102)은 셀 스위칭 소자인 수직형 PN 다이오드(110)와 워드라인 간을 전기적으로 연결시키기 위해 형성된 것이다. 상기 N+ 베이스 영역(102)을 포함한 실리콘 기판(100)의 셀 지역 상에 제1절연막(104)이 형성되어 있으며, 상기 제1절연막(104) 내에는 다수의 홀(H)이 형성되어 있다. 상기 홀(H)은 각 상변화 셀 영역에 대응해서 형성된다.
상기 수직형 PN 다이오드(110)는 각 홀(H) 내에 리세스되게, 즉, 상기 홀(H)을 완전 매립시키지 않은 높이로 형성되어 있으며, N형 실리콘막(110a)과 P형 실리콘막(110b)의 적층 구조로 이루어진다. 상기 각 홀(H)의 수직형 PN 다이오드(110) 상에는 제1절연막(104)으로부터 돌출되게 히트싱크(130)가 형성되어 있다. 상기 히트싱크(130)는 열전달이 우수한 금속 물질, 예를 들어, W, Cu 및 Al 중 어느 하나로 이루어진다.
상기 실리콘 기판(100)의 주변 지역 상에 구동 회로로서 게이트(120) 및 접합영역(도시안됨)을 포함하는 트랜지스터가 형성되어 있다. 상기 게이트(120)는 게이트절연막(106), 폴리실리콘 재질의 제1게이트도전막(108), 제2게이트도전막(114) 및 질화막 재질의 하드마스크막(116)을 포함한다. 여기서, 상기 제1게이트도전막(108)은 단면 상으로 볼 때 상기 셀 지역의 제1절연막(104)과 동일 높이를 갖는다. 또한, 상기 제2게이트도전막(14c)은 셀 지역의 상기 히트싱크(130)와 동일 레벨로 형성된 것이다. 상기 게이트(120)의 양측벽에는 게이트 스페이서(122)가 형성되어 있다.
상기 히트싱크(130)가 형성된 셀 지역 및 상기 게이트(120)가 형성된 주변 지역을 포함하는 실리콘 기판(100)의 전면 상에 상기 셀 지역의 히트싱크(130)를 노출시키는 콘택홀(C)을 가짐과 아울러 상기 주변 지역의 하드마스크막(116)이 노출되도록 제2절연막(122)이 형성되어 있다. 상기 콘택홀(C)의 측벽 상에는 상기 게이트(120)의 하드마스크막(116)과 동일 레벨의 막으로서, 즉, 상기 게이트(120)의 하드마스크막(116)과 동시에 형성된 동일 물질의 하드마스크막(116)이 형성되어 있다. 상기 제2절연막(132) 상에 상에는 보호막(136)이 형성되어 있으며, 상기 측벽에 상기 하드마스크막(116)이 잔류된 콘택홀(C)을 매립하도록 히터(140)가 형성되어 있다. 여기서, 본 발명에 따른 히터(140)는 종래의 그것보다 낮은 높이, 예를 들어, 100㎚ 이하의 높이, 바람직하게, 20∼80㎚의 높이를 갖는다.
상기 히터(140)를 포함한 보호막(134) 상에 상변화막(142)과 상부전극(144)의 적층 패턴이 형성되어 있다. 상기 상변화막(142)과 상부전극(144)의 적층 패턴은, 예를 들어, N+ 베이스 영역(102)의 연장 방향과 수직하는 방향을 따라 라인 형태로 형성된다.
한편, 도시되지 않았으나, 상기 상변화막(142)과 상부전극(144)의 적층 패턴을 포함한 제2절연막 상에는 제3절연막이 형성되어 있으며, 상기 제3절연막 상에는 상부전극 콘택을 통해 상기 상부전극과 연결되게 비트라인이 형성되어 있고, 상기 비트라인을 덮도록 상기 제3절연막 상에는 제4절연막이 형성되어 있으며, 상기 제4절연막 상에는 콘택을 통해 상기 N+ 베이스 영역(102)과 전기적으로 연결되게 워드라인이 형성되어 있다.
이와 같은 본 발명의 실시예에 따른 상변화 기억 소자는 히터 아래에 히트싱크를 형성해 준 것으로 인해 상변화막이 급랭 될 때 열전달이 히터 영역으로 빠르게 이루어지도록 할 수 있으며, 이에 따라, 상기 상변화막의 비정질 상을 안정적으로 형성할 수 있게 된다.
또한, 상기 히트싱크의 형성을 통해 상기 히터의 높이를 종래 보다 낮출 수 있으므로, 상기 히터가 형성되는 콘택홀의 깊이를 낮출 수 있고, 이에 따라, 히터 하단부의 크기가 작아지는 것을 방지할 수 있으므로 콘택 저항의 증가를 방지할 수 있고, 그 결과, 셀 스위칭 소자로부터 히터를 통한 상변화막으로의 전류 흐름을 높일 수 있다.
게다가, 상기 히터의 높이를 낮출 수 있으므로, 상기 히터와 상변화막 간 접촉 계면을 더욱 작게 형성할 수 있으므로, 프로그래밍 전류를 더욱 낮출 수 있다.
그러므로, 본 발명의 상변화 기억 소자는 상변화막의 비정질 상을 안정적으로 형성할 수 있고, 셀 스위칭 소자로부터 상변화막으로의 전류 흐름을 높일 수 있으며, 히터의 콘택 저항을 낮출 수 있으므로, 소자 특성 및 신뢰성을 향상시킬 수 있다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 셀 지역 및 주변 지역을 갖는 실리콘 기판(100)에 각 지역에서의 활성영역을 한정한 후, 상기 셀 지역의 활성영역 표면 내에 N형 불순물을 이온주입해서 N+ 베이스 영역(102)을 형성한다. 그런 다음, 상기 N+ 베이스 영역(102)을 포함한 실리콘 기판(100)의 전면 상에 제1절연막(104)을 형성한 후, 주변 지역에 형성된 제1절연막(104) 부분을 제거한다.
상기 제1절연막(104)이 제거되어 노출된 실리콘 기판(100)의 주변 지역에, 예를 들어, 열산화 공정을 통해 게이트절연막(106)을 형성한다. 그런다음, 상기 게이트절연막(106) 및 제1절연막(104) 상에 폴리실리콘으로 이루어진 제1게이트도전 막(108)을 증착한 후, 상기 셀 지역의 제1절연막(104)이 노출되도록 CMP(Chemical Mechanical Polishing) 공정으로 상기 제1게이트도전막(108)을 연마한다.
상기 셀 지역에 형성된 제1절연막(104)을 식각하여 다수의 홀(H)을 형성한다. 여기서, 각 홀(H)은 셀 지역에서의 각 상변화 상변화 셀 영역에 대응하는 위치에 배치되도록 형성한다.
도 2b를 참조하면, 선택적 에피텍셜 성장(Selective Epitaxial Growth) 공정을 통해 상기 홀들(H) 내에 각각 N형 실리콘막(110a)을 성장시킨 후, 상기 제1절연막(104)의 상단부까지 성장된 N형 실리콘막(110a)을 CMP 공정으로 연마한다. 상기 N형 실리콘막(110a)은 P 또는 As 이온을 1ⅹ1018∼1ⅹ1020 이온/㎤의 도핑 농도를 갖도록 형성한다.
도 2c를 참조하면, 주변 지역의 제1게이트도전막(108) 상에, 예를들어, 감광막 패턴으로 이루어진 제1식각마스크(112)를 형성한 상태에서 N형 실리콘막(110a)을 홀(H)의 상단부로부터 100∼500Å의 깊이까지 리세스시킨다. 그런다음, 상기 리세스된 N형 실리콘막(110a)의 상측부에 P형 불순물을 이온주입해서 P형 실리콘막(110b)을 형성하고, 이를 통해, 상기 홀(H)을 매립하지 않는 높이로 각 홀(H) 내에 셀 스위칭 소자로서 N형 실리콘막(110a)과 P형 실리콘막(110b)의 적층 구조로 이루어진 수직형 PN 다이오드(110)를 형성한다. 상기 P형 실리콘막(110b)은 P형 불순물로서 B 또는 BF2 이온을 1ⅹ1020∼1ⅹ1022 이온/㎤의 도핑 농도를 갖도록 이온주입해서 형성한다.
도 2d를 참조하면, 상기 제1식각마스크를 제거한 상태에서, 수직형 PN 다이오드(100)가 형성된 셀 지역의 홀(H)을 완전 매립하도록 실리콘 기판(100)의 전면 상에 제2게이트도전막(114)과 하드마스크막(116)을 차례로 형성한다. 상기 제2게이트도전막(114)은 W, Cu 및 Al 중 어느 하나로 형성한다. 여기서, 상기 수직형 PN 다이오드(110)가 홀(H)을 완전 매립하지 않는 형태로 형성한 것과 관련해서 셀 지역에서의 제2게이트도전막(114) 부분은 주변 지역의 그것보다 더 두껍게 형성된다.
여기서, 상기 셀 지역의 제2게이트도전막(114)은 히트싱크 물질로 이용하기 위한 것이며, 증착 두께의 증가를 통해 히트싱크의 높이를 증가시킬 수 있으며, 이에 따라, 히트싱크에서 열전달을 시킬 수 있는 영역이 커지는 효과가 얻으므로, 상변화막으로부터 히터로 열전달이 일어날 때에 상기 히트싱크의 열전달 영역이 크게 되어 상변화막이 안정적으로 비정질 상을 형성하도록 하여 고저항의 리세트 상태를 형성할 수 있게 된다.
도 2e를 참조하면, 셀 지역의 하드마스크막(116) 부분 상에, 예를 들어, 감광막 패턴으로 이루어진 제2식각마스크(118)을 형성한다. 그런다음, 주변 지역에 구동 회로로서 트랜지스터가 형성되도록 상기 주변 지역의 하드마스크막(116), 제2게이트도전막(114), 제1게이트도전막(108) 및 게이트절연막(106)을 식각하여 게이트(120)를 형성한 후, 상기 게이트(120)의 양측벽에 게이트 스페이서(122)를 형성하고, 이어서, 상기 게이트 스페이서(122)를 포함한 게이트(120) 양측의 실리콘 기판(100) 내에 접합영역(도시안됨)을 형성한다.
도 2f를 참조하면, 상기 제2식각마스크를 제거한 상태에서, 셀 지역에 형성 된 하드마스크막(116)과 제2게이트도전막을 식각하여 수직형 PN 다이오드(110) 상에 동축(on-axis)으로 상기 제2게이트도전막으로 이루어진 히트싱크(130)를 형성한다.
도 2g를 참조하면, 셀 지역의 하드마스크(116)를 포함한 히트싱크(130) 및 주변 지역의 게이트(120)를 덮도록 실리콘 기판(100)의 전면 상에 제2절연막(132)을 증착한다. 그런다음, 상기 셀 지역 및 주변 지역의 각 하드마스크막(116)이 노출되도록 상기 제2절연막(132)을 CMP 공정으로 연마한다.
도 2h를 참조하면, 각 지역의 노출된 하드마스크막들(116)을 포함한 제2절연막(132) 상에 질화막으로 이루어진 보호막(134)을 형성한다. 상기 보호막(134)은 셀 지역에서 히터로부터 상변화막에 전달되는 주울열이 발산되지 않도록 함은 물론 후속하는 CMP 공정에서 주변 지역의 하드마스크막(116) 부분이 얇아지는 방지하기 위해 형성해주는 것이다.
상기 보호막(134) 상에 셀 지역에서의 히트싱크의 가장자리 부분을 제외한 나머지 히트싱크(130) 부분의 상부를 노출시키는 제3식각마스크(136)를 형성한 후, 상기 노출된 보호막(134) 부분과 그 아래의 하드마스크(116) 부분을 식각하여 상기 히트싱크(130)의 가장자리 부분을 제외한 나머지 히트싱크(130) 부분을 노출시키는 콘택홀(C)을 형성한다.
여기서, 상기 콘택홀(C)은 후속에서 히터가 형성될 영역으로서, 본 발명에서는 히트싱크(130)를 형성한 것과 관련해서 히터의 높이, 즉, 콘택홀(C)의 깊이를 낮출 수 있다. 예를 들어, 상기 콘택홀(C)은 100㎚ 이하, 바람직하게, 20∼80㎚의 깊이로 형성한다. 따라서, 본 발명은 상기 히터가 형성되는 콘택홀(C)의 깊이를 줄일 수 있고, 이에 따라, 상기 콘택홀(C) 저면의 크기가 감소하여 상기 히터의 콘택 저항이 증가되는 것을 방지할 수 있다.
도 2i를 참조하면, 상기 제3식각방지막을 제거한 상태에서, 상기 콘택홀(C)을 매립하도록 잔류된 보호막(134) 상에 히터 물질을 증착한 후, 상기 보호막(134)이 노출되도록 히터 물질을 CMP 공정으로 연마해서 상기 콘택홀(C) 내에 히터(140)를 형성한다. 상기 히터 물질로서는 열전도도가 높으면서 상변화막과 반응성이 낮은 물질, 예를 들어, TiW막, TiAlN막, TiN막 중 어느 하나로 이루어진다.
여기서, 상기 히터(140)의 하부에 히트싱크(130)가 형성되어 있기 때문에 상기 히터(140)의 높이를 종래보다 낮게, 예를 들어, 100㎚ 이하, 바람직하게, 20∼80㎚의 깊이로 형성할 수 있으며, 이에에 따라, 히터(140)의 하단부 크기는 물론 상단부 크기 또한 원하는 대로 안정적으로 확보할 수 있다.
도 2j를 참조하면, 상기 히터(140)를 포함한 보호막(134) 상에 상변화 물질막과 상부전극용 도전막을 차례로 증착한 후, 이들을 패터닝하여 상변화막(142)과 상부전극(144)의 적층 패턴을 형성한다. 상기 상변화막(142)과 상부전극(144)의 적층 패턴은 N+ 베이스 영역(102)의 연장 방향과 수직하는 방향을 따라 연장하는 라인 형태로 형성함으로써 상기 상변화막(142)의 가장자리에서 식각 손실이 일어나는 것을 최소화시킨다.
상기 상변화막(142)은 캘코제나이드(Chalcogenide) 물질인 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 물질로 형성한다. 또한, 상기 상변화막(142)은 상기의 물질에 산소, 질소 및 실리콘 중 적어도 어느 하나 이상을 불순물로 도핑시켜 형성한다. 상기 상부전극(144)은 TiW, TiAlN, TiN 및 WN 중 어느 하나로 형성한다.
이후, 도시하지는 않았으나, 상기 상변화막(142)과 상부전극(144)의 적층 패턴을 덮도록 제3절연막을 형성한 후, 상기 제3절연막 상에 상부전극 콘택을 통해 상기 상부전극과 연결되는 비트라인을 형성하고, 그런다음, 상기 비트라인을 덮도록 제4절연막을 형성한 후, 상기 제4절연막 상에 N+ 베이스 영역(102)과 전기적으로 연결되는 워드라인을 형성한다. 그리고나서, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명의 실시예에 따른 상변화막 기억 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 히터 아래에 히트싱크를 형성해줌으로써 상기 히터의 높이를 낮출 수 있고, 이에 따라, 그 형성 공정을 용이하게 함은 물론 히터 하단부의 크기가 감소되는 것을 방지할 수 있어서 콘택 저항의 증가를 방지할 수 있고, 결과적으로 셀 스위칭 소자로부터 상변화막에의 전류 흐름을 안정적으로 할 수 있다.
또한, 본 발명은 히트싱크의 형성을 통해 상변화막으로부터의 열전달이 히터 영역으로 빠르게 이루어지도록 할 수 있으며, 이에 따라, 상기 상변화막이 안정적으로 비정질 상을 형성할 수 있어서 고저항의 리세트 상태를 형성할 수 있다.
한편, 전술한 본 발명의 실시예에서는 주변 지역의 하드마스크막 두께가 얇아지는 것을 방지함과 아울러 셀 지역에서 히터로부터 상변화막에 전달되는 주울열이 발산되지 않도록 하기 위해 제2절연막 상에 보호막을 형성하였지만, 도 3에 도 시된 바와 같이, 상기 보호막의 형성을 생략하는 것도 가능하다.
본 발명의 다른 실시예에 있어서, 상기 보호막의 형성이 생략된 것 이외에 히트싱크를 포함하는 나머지 구성들은 이전 실시예와 동일하며, 이전 실시예와 비교해서 동일한 부분은 동일한 도면부호로 나타내며, 여기서 그들의 상세한 설명은 생략하도록 한다.
전술한 본 발명의 다른 실시예에 따른 상변화 기억 소자 또한 히트싱크의 형성을 통해서 히터의 높이를 낮출 수 있는 등, 이전 실시예의 그것과 동일한 효과를 얻을 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 일 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.

Claims (39)

  1. 셀 지역 및 주변 지역을 갖는 실리콘 기판;
    상기 실리콘 기판의 셀 지역 상에 형성되며, 다수의 홀을 갖는 제1절연막;
    상기 홀 내에 리세스되게 형성된 셀 스위칭 소자;
    상기 셀 스위칭 소자가 형성된 홀 상에 상기 제1절연막으로부터 돌출되게 형성된 히트싱크;
    상기 실리콘 기판의 주변 지역에 형성되며, 게이트절연막, 제1게이트도전막, 제2게이트도전막 및 하드마스크막의 적층 구조로 이루어진 게이트;
    상기 히트싱크 및 게이트가 형성된 실리콘 기판의 전면 상에 형성되며, 상기 히트싱크를 노출시키는 콘택홀을 구비하고 상기 게이트의 하드마스크막이 노출되도록 형성된 제2절연막;
    상기 콘택홀 내에 형성된 히터; 및
    상기 히터 상에 형성된 상변화막과 상부전극의 적층 패턴;
    을 포함하며,
    상기 제1게이트도전막은 단면 상으로 볼 때 상기 제1절연막과 동일 높이를 갖는 것을 특징으로 하는 상변화 기억 소자.
  2. 제 1 항에 있어서, 상기 셀 지역의 실리콘 기판 표면 내에 형성된 N+ 베이스 영역을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  3. 제 1 항에 있어서, 상기 셀 스위칭 소자는 상기 홀 상단부로부터 100∼500Å 의 깊이로 리세스된 것을 특징으로 하는 상변화 기억 소자.
  4. 제 1 항에 있어서, 상기 셀 스위칭 소자는 N형 실리콘막과 P형 실리콘막이 적층된 수직형 PN 다이오드로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  5. 제 4 항에 있어서, 상기 N형 실리콘막은 1ⅹ1018∼1ⅹ1020 이온/㎤의 도핑 농도를 갖는 것을 특징으로 하는 상변화 기억 소자.
  6. 제 4 항에 있어서, 상기 P형 실리콘막은 1ⅹ1020∼1ⅹ1022 이온/㎤의 도핑 농도를 갖는 것을 특징으로 하는 상변화 기억 소자.
  7. 제 1 항에 있어서, 상기 히트싱크는 W막, Cu막, Al막 및 WSi막 중 어느 하나를 포함하는 것을 특징으로 하는 상변화 기억 소자.
  8. 제 1 항에 있어서, 상기 제1게이트도전막은 폴리실리콘막을 포함하는 것을 특징으로 하는 상변화 기억 소자.
  9. 삭제
  10. 제 1 항에 있어서, 상기 제2게이트도전막은 상기 히트싱크와 동일하게 W막, Cu막, Al막 및 WSi막 중 어느 하나를 포함하는 것을 특징으로 하는 상변화 기억 소자.
  11. 제 1 항에 있어서, 상기 히터는 TiW막, TiAlN막 및 TiN막 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  12. 제 1 항에 있어서, 상기 히터는 20∼80㎚의 높이를 갖는 것을 특징으로 하는 상변화 기억 소자.
  13. 제 1 항에 있어서, 상기 홀 측벽과 상기 히터 사이에 형성된 하드마스크막을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  14. 제 13 항에 있어서, 상기 하드마스크막은 상기 게이트의 하드마스크막과 동시에 형성된 동일 물질의 막인 것을 특징으로 하는 상변화 기억 소자.
  15. 제 13 항에 있어서, 상기 하드마스크막은 질화막을 포함하는 것을 특징으로 하는 상변화 기억 소자.
  16. 제 1 항에 있어서, 상기 히터를 포함한 제2절연막 상에 형성된 보호막을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  17. 제 16 항에 있어서, 상기 보호막은 질화막을 포함하는 것을 특징으로 하는 상변화 기억 소자.
  18. 제 1 항에 있어서, 상기 상변화막은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 물질로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  19. 제 18 항에 있어서, 상기 상변화막은 산소, 질소 및 실리콘 중 적어도 어느 하나 이상이 도핑된 것을 특징으로 하는 상변화 기억 소자.
  20. 제 1 항에 있어서, 상기 상부전극은 TiW, TiAlN, TiN 및 WN 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  21. 셀 지역 및 주변 지역을 갖는 실리콘 기판의 상기 셀 지역 상에 다수의 홀을 갖는 제1절연막을 형성하는 단계;
    상기 제1절연막과 동일 높이가 되도록 상기 실리콘 기판의 주변 지역 상에 게이트절연막과 제1게이트도전막을 차례로 형성하는 단계;
    상기 각 홀 내에 리세스되게 셀 스위칭 소자를 형성하는 단계;
    상기 셀 스위칭 소자가 형성된 홀을 포함한 제1절연막 및 상기 제1게이트도전막 상에 제2게이트도전막과 하드마스크막을 차례로 형성하는 단계;
    상기 주변 지역에 형성된 하드마스크막, 제2게이트도전막, 제1게이트도전막 및 게이트절연막을 식각하여 게이트를 형성하는 단계;
    상기 셀 지역의 하드마스크막 및 제2게이트도전막을 식각하여 상기 셀 스위칭 소자 상에 상기 제2게이트도전막으로 이루어진 히트싱크를 형성하는 단계;
    상기 히트싱크 상의 하드마스크막 및 상기 게이트의 하드마스크막이 노출되도록 상기 제1절연막과 주변 지역의 실리콘 기판 상에 제2절연막을 형성하는 단계;
    상기 셀 지역의 하드마스크막을 식각하여 상기 히트싱크를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 내에 히터를 형성하는 단계; 및
    상기 히터를 포함한 제2절연막 상에 상변화막과 상부전극의 적층 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  22. 제 21 항에 있어서, 상기 제1절연막을 형성하는 단계 전, 상기 셀 지역의 실리콘 기판 표면 내에 N+ 베이스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  23. 제 21 항에 있어서, 상기 셀 스위칭 소자는 상기 홀 상단부로부터 100∼500 Å의 깊이로 리세스되게 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  24. 제 21 항에 있어서, 상기 셀 스위칭 소자는 수직형 PN 다이오드로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  25. 제 24 항에 있어서, 상기 셀 스위칭 소자는
    상기 홀 내에 N형 실리콘막을 형성하는 단계;
    상기 N형 실리콘막을 리세스하는 단계; 및
    상기 리세스된 N형 실리콘막의 상측부에 P형 불순물을 이온주입해서 P형 실리콘막을 형성하는 단계;
    를 포함하여 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  26. 제 25 항에 있어서, 상기 N형 실리콘막을 형성하는 단계는 선택적 에피택셜 성장 공정으로 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  27. 제 25 항에 있어서, 상기 N형 실리콘막은 P 또는 As 이온을 1ⅹ1018∼1ⅹ1020 이온/㎤의 도핑 농도를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  28. 제 25 항에 있어서, 상기 P형 실리콘막은 B 또는 BF2 이온을 1ⅹ1020∼1ⅹ1022 이온/㎤의 도핑 농도를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  29. 제 21 항에 있어서, 상기 제1게이트도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  30. 제 21 항에 있어서, 상기 제2게이트도전막 및 상기 히트싱크는 W막, Cu막, Al막 및 WSi막 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  31. 제 21 항에 있어서, 상기 하드마스크막은 질화막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  32. 제 21 항에 있어서, 상기 콘택홀은 20∼80㎚의 깊이로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  33. 제 21 항에 있어서, 상기 히터는 TiW막, TiAlN막 및 TiN막 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  34. 제 21 항에 있어서, 상기 히터는 20∼80㎚의 높이로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  35. 제 21 항에 있어서, 상기 히터를 형성하는 단계 후, 상기 상변화막과 상부전극의 적층 패턴을 형성하는 단계 전,
    상기 히터를 포함한 제2절연막 상에 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  36. 제 35 항에 있어서, 상기 보호막은 질화막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  37. 제 21 항에 있어서, 상기 상변화막은 Ge, Sb 및 Te 중 적어도 어느 하나 이상을 포함하는 물질로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  38. 제 37 항에 있어서, 상기 상변화막은 산소, 질소 및 실리콘 중 적어도 어느 하나 이상을 도핑하여 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  39. 제 21 항에 있어서, 상기 상부전극은 TiW, TiAlN, TiN 및 WN 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
KR1020080052889A 2008-06-05 2008-06-05 상변화 기억 소자 및 그의 제조방법 KR101038314B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080052889A KR101038314B1 (ko) 2008-06-05 2008-06-05 상변화 기억 소자 및 그의 제조방법
US12/173,506 US7804086B2 (en) 2008-06-05 2008-07-15 Phase change memory device having decreased contact resistance of heater and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080052889A KR101038314B1 (ko) 2008-06-05 2008-06-05 상변화 기억 소자 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR20090126677A KR20090126677A (ko) 2009-12-09
KR101038314B1 true KR101038314B1 (ko) 2011-06-01

Family

ID=41399480

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080052889A KR101038314B1 (ko) 2008-06-05 2008-06-05 상변화 기억 소자 및 그의 제조방법

Country Status (2)

Country Link
US (1) US7804086B2 (ko)
KR (1) KR101038314B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101153807B1 (ko) * 2010-09-30 2012-06-13 에스케이하이닉스 주식회사 상변화 메모리 장치의 제조 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101097432B1 (ko) * 2009-06-01 2011-12-23 주식회사 하이닉스반도체 상변화 메모리 소자 및 그 제조 방법
US8486743B2 (en) 2011-03-23 2013-07-16 Micron Technology, Inc. Methods of forming memory cells
US8994489B2 (en) 2011-10-19 2015-03-31 Micron Technology, Inc. Fuses, and methods of forming and using fuses
US9252188B2 (en) 2011-11-17 2016-02-02 Micron Technology, Inc. Methods of forming memory cells
US8546231B2 (en) 2011-11-17 2013-10-01 Micron Technology, Inc. Memory arrays and methods of forming memory cells
US8723155B2 (en) 2011-11-17 2014-05-13 Micron Technology, Inc. Memory cells and integrated devices
US9136467B2 (en) 2012-04-30 2015-09-15 Micron Technology, Inc. Phase change memory cells and methods of forming phase change memory cells
US8765555B2 (en) 2012-04-30 2014-07-01 Micron Technology, Inc. Phase change memory cells and methods of forming phase change memory cells
US9553262B2 (en) 2013-02-07 2017-01-24 Micron Technology, Inc. Arrays of memory cells and methods of forming an array of memory cells
US9881971B2 (en) 2014-04-01 2018-01-30 Micron Technology, Inc. Memory arrays
US9362494B2 (en) 2014-06-02 2016-06-07 Micron Technology, Inc. Array of cross point memory cells and methods of forming an array of cross point memory cells
US9343506B2 (en) 2014-06-04 2016-05-17 Micron Technology, Inc. Memory arrays with polygonal memory cells having specific sidewall orientations
TWI625874B (zh) * 2015-11-05 2018-06-01 華邦電子股份有限公司 導電橋接式隨機存取記憶體

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080028657A (ko) * 2006-09-27 2008-04-01 삼성전자주식회사 상변화 메모리 유닛의 제조 방법 및 이를 이용한 상변화메모리 장치의 제조 방법
KR20080039701A (ko) * 2006-11-01 2008-05-07 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100650761B1 (ko) * 2005-09-30 2006-11-27 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080028657A (ko) * 2006-09-27 2008-04-01 삼성전자주식회사 상변화 메모리 유닛의 제조 방법 및 이를 이용한 상변화메모리 장치의 제조 방법
KR20080039701A (ko) * 2006-11-01 2008-05-07 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101153807B1 (ko) * 2010-09-30 2012-06-13 에스케이하이닉스 주식회사 상변화 메모리 장치의 제조 방법

Also Published As

Publication number Publication date
US20090302300A1 (en) 2009-12-10
KR20090126677A (ko) 2009-12-09
US7804086B2 (en) 2010-09-28

Similar Documents

Publication Publication Date Title
KR101038314B1 (ko) 상변화 기억 소자 및 그의 제조방법
KR100973279B1 (ko) 상변화 기억 소자 및 그의 제조방법
KR20100052300A (ko) 상변화 기억 소자 및 그의 제조방법
KR20100032580A (ko) 상변화 기억 소자 및 그 제조방법
KR100973275B1 (ko) 상변화 기억 소자 및 그의 제조방법
US7883958B2 (en) Phase change memory device having a diode that has an enlarged PN interfacial junction and method for manufacturing the same
KR100973278B1 (ko) 상변화 기억 소자 및 그의 제조방법
KR101069284B1 (ko) 상변화 기억 소자의 제조방법
KR101096445B1 (ko) 상변화 기억 소자 및 그의 제조방법
KR101012435B1 (ko) 상변화 기억 소자 및 그의 제조방법
KR100911194B1 (ko) 상변화 메모리 소자 및 그 제조방법
US20090267045A1 (en) Phase change memory device having heaters and method for manufacturing the same
US8580636B2 (en) Highly integrated phase change memory device having micro-sized diodes and method for manufacturing the same
KR101019702B1 (ko) 상변화 기억 소자의 제조방법
KR20100032583A (ko) 상변화 기억 소자의 제조방법
KR101097866B1 (ko) 상변화 기억 소자의 제조방법
KR20090026674A (ko) 수직형 피엔 다이오드의 형성방법
KR20090026679A (ko) 상변화 기억 소자의 제조방법
KR101026480B1 (ko) 상변화 기억 소자 및 그 제조방법
KR20100130072A (ko) 상변화 기억 소자의 스위칭 소자 형성방법
KR20090088008A (ko) 상변화 기억 소자의 제조방법
KR20100052313A (ko) 상변환 기억 소자의 제조방법
KR20100052315A (ko) 상변화 기억 소자 및 그의 제조방법
KR20090015727A (ko) 상변화 기억 소자의 제조방법
KR20070063810A (ko) 상변환 기억 소자 및 그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee