KR20100032580A - 상변화 기억 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 상변화 기억 소자를 개시한다. 개시된 본 발명은, 액티브 영역을 포함하며, 상기 액티브 영역의 표면 상에 금속-실리사이드막이 구비된 실리콘기판과, 상기 실리콘 기판의 액티브 영역과 콘택되게 형성된 스위칭 소자와, 상기 스위칭 소자 상부에 형성된 히터용 콘택과, 상기 히터용 콘택과 콘택되게 형성된 상변화막과 상부전극의 적층패턴과, 상기 적층패턴 보다 높게 형성되며, 상기 실리콘기판의 금속-실리사이드막과 콘택되게 형성된 워드라인용 제1콘택과, 상기 워드라인용 제1콘택 상부에 적층으로 형성된 워드라인용 제2콘택 및 제3콘택 및 상기 제3콘택과 콘택되게 형성된 워드라인을 포함한다.

Description

상변화 기억 소자 및 그 제조방법{Phase Change RAM device and method of manufacturing the same}
본 발명은 상변화 기억 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는, 스위칭 소자의 전류 구동 능력을 향상시킬 수 있는 상변화 기억 소자 및 그 제조방법에 관한 것이다.
일반적으로, 메모리 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 이이피롬(EEPROM)과 같은 플래쉬 메모리(Flash memory)를 들 수 있다.
그런데, 상기 디램은 점점 높은 전하 저장 능력이 요구되어 지면서, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 메모리는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화가 가능하며, 구조의 단순함을 갖는 상변화 기억 소자(Phase Change RAM, PCRAM)에 대한 연구가 활발히 진행되고 있다.
상기 상변화 기억 소자는 전기적 신호를 이용하여 상변화 물질을 비정질 상(amorphous phase) 또는 결정질 상(crystalline phase)으로 변환시키는 것으로, 전기전도도의 차이를 이용하여 정보를 저장하고 읽는 메모리 소자이다.
통상, 상변화 기억 소자의 개발시 고려되어야 할 중요한 사항 중의 하나는 프로그래밍 전류를 낮추는 것이다. 이에, 최근의 상변화 기억 소자는 셀 스위칭 소자로서 트랜지스터 대신에 수직형 PN 다이오드를 적용하고 있다.
그 이유는, 상기 수직형 PN 다이오드가 트랜지스터에 비해 전류 흐름이 높아서 프로그래밍 전류를 낮출 수 있을 뿐만 아니라 셀 크기를 작게 할 수 있어서 상변화 기억 소자의 고집적화에 유리하게 적용할 수 있기 때문이다.
한편, 상기 PN 다이오드의 전류 구동 능력은 다이오드의 순수한 물질 특성 뿐만 아니라, 다이오드의 주변 저항 성분에 영향을 받고 있다.
따라서, 상기 PN 다이오드를 적용시키는 상변화 기억 소자에서는 순수한 물질로 다이오드를 제작하는 것도 중요하지만, PN 다이오드의 전류 구동 능력에 영향을 미치는 다이오드의 주변 저항 성분을 감소시키는 것도 매우 중요하다.
일반적으로, 상기 PN 다이오드의 전류 구동 능력에 영향을 미치는 주변 저항들은 실리콘기판의 저항 및 워드라인과 콘택하는 콘택들의 저항들이 될 수 있다.
한편, 상기 PN 다이오드의 주변 저항을 감소시키기 위하여, 실리콘기판에 도 펀트를 주입하는 이온주입 공정을 수행하고 있지만, 이러한 이온주입 공정은 실리콘기판의 저항을 90Ω 이하로 낮추는데 그 한계를 갖고 있는 실정이다.
도 1은 주변 저항 성분에 따른 PN 다이오드의 전류 구동 능력을 보여주는 그래프로서, 도시된 바와 같이, 주변 저항 성분이 증가함에 따라 PN 다이오드의 전류 구동 능력이 저하되는 것을 볼 수 있다.
본 발명은 스위칭 소자의 전류 구동 능력을 저하시키는 주변 저항의 성분을 감소시킬 수 있는 상변화 기억 소자 및 그 제조방법을 제공함에 그 목적이 있다.
본 발명은, 액티브 영역을 포함하며, 상기 액티브 영역의 표면 상에 금속-실리사이드막이 구비된 실리콘기판; 상기 실리콘 기판의 액티브 영역과 콘택되게 형성된 스위칭 소자; 상기 스위칭 소자 상부에 형성된 히터용 콘택; 상기 히터용 콘택과 콘택되게 형성된 상변화막과 상부전극의 적층패턴; 상기 적층패턴 보다 높게 형성되며, 상기 실리콘기판의 금속-실리사이드막과 콘택되게 형성된 워드라인용 제1콘택; 상기 워드라인용 제1콘택 상부에 적층으로 형성된 워드라인용 제2콘택 및 제3콘택; 및 상기 제3콘택과 콘택되게 형성된 워드라인;을 포함하는 상변화 기억 소자을 제공한다.
여기서, 상기 액티브 영역은 불순물이 도핑된 것을 특징으로 한다.
상기 금속-실리사이드막은 코발트-실리사이드막(Co-Si2막), 니켈-실리사이드막(Ni-Si2막), 백금-실리사이드막(Pt-Si2막), 텅스텐-실리사이드막(W-Si2몰리브덴-실리사이드막(Mo-Si2막) 및 탄탈늄-실리사이드막(Ta-Si2막) 중 어느 하나의 막인 것을 특징으로 한다.
상기 스위칭 소자는 수직형 PN 다이오드인 것을 특징으로 한다.
상기 스위칭 소자는 하나의 셀 내에 8∼24 개씩 구성된 것을 특징으로 한다.
또한, 본 발명은, 액티브 영역을 포함하는 실리콘기판에 실리사이드 공정을 수행하여 상기 액티브 영역의 표면 상에 금속-실리사이드막을 형성하는 단계; 상기 금속-실리사이드막이 형성된 실리콘기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 내에 상기 액티브 영역과 콘택하는 스위칭 소자를 형성하는 단계; 상기 스위칭 소자를 포함하여 상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막 내에 상기 스위칭 소자와 콘택하는 히터용 콘택을 형성하는 단계; 상기 히터용 콘택 상에 상변화막과 상부전극의 적층 패턴을 형성하는 단계; 상기 적층 패턴을 덮는 제3층간절연막을 형성하는 단계; 상기 제3층간절연막과 제2층간절연막 및 제1층간절연막을 식각하여 상기 실리사이드막의 표면을 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀 내에 워드라인용 제1콘택을 형성하는 단계; 상기 워드라인용 제1콘택 상부에 워드라인용 제2콘택 및 제3콘택을 적층으로 형성하는 단계; 및 상기 워드라인용 제3콘택과 콘택하는 워드라인을 형성하는 단계;를 포함하는 상변화 기억 소자의 제조방법을 제공한다.
여기서, 상기 액티브 영역을 포함하는 실리콘기판에 실리사이드 공정을 수행하기 전, 상기 액티브 영역에 불순물 이온주입을 수행하는 것을 특징으로 한다.
상기 금속-실리사이드막은 코발트-실리사이드막(Co-Si2막), 니켈-실리사이드막(Ni-Si2막), 백금-실리사이드막(Pt-Si2막), 텅스텐-실리사이드막(W-Si2막), 몰리브덴-실리사이드막(Mo-Si2막) 및 탄탈늄-실리사이드막(Ta-Si2막) 중 어느 하나의 막으로 형성하는 것을 특징으로 한다.
상기 스위칭 소자는 수직형 PN 다이오드로 형성하는 것을 특징으로 한다.
상기 스위칭 소자는 하나의 셀 내에 8∼24 개씩 형성하는 것을 특징으로 한다.
상기 스위칭 소자를 형성하는 단계 후, 상기 제2층간절연막을 형성하는 단계 전, 상기 스위칭 소자의 상부에 금속-실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 금속-실리사이드막은 코발트-실리사이드막(Co-Si2막), 니켈-실리사이드막(Ni-Si2막), 백금-실리사이드막(Pt-Si2막), 텅스텐-실리사이드막(W-Si2막), 몰리브덴-실리사이드막(Mo-Si2막) 및 탄탈늄-실리사이드막(Ta-Si2막) 중 어느 하나의 막으로 형성하는 것을 특징으로 한다.
상기 히터용 콘택은 티타늄질화물(TiN), 실리콘게르마늄(SiGe), 티타늄알루미늄질화물(TiAlN), 텅스텐(W) 및 티타늄(Ti) 중 어느 하나의 물질로 형성하는 것 을 특징으로 한다.
본 발명은 실리콘기판에 실리사이드 공정을 수행함으로써, 스위칭 소자의 전류 구동 능력에 영향을 미치는 실리콘기판 및 콘택의 저항 성분을 감소시킨다.
따라서, 본 발명은 스위칭 소자의 전류 구동 능력을 향상시킬 수 있고, 그래서, 소자의 전류 구동 능력을 개선시킬 수 있다.
또한, 본 발명은 실리콘기판의 저항 성분이 감소함에 따라 인접하는 수직형 PN 다이오드들 간의 전류 차이 발생이 없게 되어, 이로 인해, 하나의 셀 내에 수직형 PN 다이오드들의 갯수를 늘릴 수 있게 된다.
본 발명은 상변화 기억 소자에서 수직형 PN 다이오드를 적용하는 경우에, 상기 수직형 PN 다이오드가 형성되는 실리콘기판의 액티브 영역 표면 상에 금속-실리사이드막을 형성한다.
자세하게, 본 발명은 상기 실리콘기판의 액티브 영역에 불순물 이온주입을 수행한 후, 상기 불순물 이온주입된 액티브 영역의 표면 상에 금속-실리사이드막을 형성한다.
이렇게 하면, 상기 불순물 이온주입에 의해 상기 실리콘기판의 저항 성분이 감소하게 되고, 더불어 상기 액티브 영역의 표면 상에 형성된 금속-실리사이드막으로 인하여 상기 실리콘기판의 저항 성분이 더 감소하게 된다.
따라서, 본 발명은 상기 수직형 PN 다이오드의 전류 구동 능력에 영향을 미 치는 실리콘기판의 저항 성분을 감소시킬 수 있게 되므로, 상기 수직형 PN 다이오드의 전류 구동 능력을 향상시킬 수 있다.
또한, 본 발명은 실리콘기판의 저항 성분이 감소함에 따라 인접하는 수직형 PN 다이오드들 간의 전류 차이 발생이 없게 되어, 이로 인해, 하나의 셀 내에 수직형 PN 다이오드들의 갯수를 늘릴 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 상변화 기억 소자를 나타낸 단면도로서, 도시된 바와 같이, 실리콘기판(200)의 액티브 영역(201)의 표면 상에 금속-실리사이드막(211)이 형성된다. 상변화 셀 영역에는 스위칭 소자인 수직형 PN 다이오드(230), 히터용 콘택(240), 상변화막(251)과 상부전극(252)의 적층 패턴이 적층으로 형성된다. 상기 상변화 셀 영역 이외의 영역에는 상기 금속-실리사이드막(211) 부분과 콘택하며, 상기 적층패턴(251,252) 보다 높은 높이를 갖는 워드라인용 제1콘택(261)과 제2콘택(262) 및 제3콘택(263)이 적층으로 형성되며, 상기 제3콘택(263)과 콘택하는 워드라인(290)이 형성된다.
도 2에서 미설명된 도면 부호 212은 금속-실리사이드막을, 270은 상부전극 콘택을, 280은 비트라인을 각각 나타낸다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하면 다음과 같다.
도 3a를 참조하면, 액티브 영역(201)을 포함하는 실리콘기판(200)에 불순물 이온주입을 수행하여 상기 액티브 영역(201)에 불순물을 도핑한다. 여기서, 상기 액티브 영역(201)에 불순물을 도핑함으로써, 상기 실리콘기판(200)의 저항 성분은 감소하게 된다.
그런다음, 상기 불순물이 도핑된 액티브 영역(201)에 실리사이드(Silicide) 공정을 수행하여 상기 액티브 영역(201)의 표면 상에 제1금속-실리사이드막(211)을 형성한다.
상기 제1금속-실리사이드막(211)은 코발트-실리사이드막(Co-Si2막), 니켈-실리사이드막(Ni-Si2막), 백금-실리사이드막(Pt-Si2막), 텅스텐-실리사이드막(W-Si2막), 몰리브덴-실리사이드막(Mo-Si2막) 및 탄탈늄-실리사이드막(Ta-Si2막) 중 어느 하나의 막으로 형성한다
여기서, 상기 액티브 영역(201)에 제1금속-실리사이드막(211)을 형성함으로써, 상기 실리콘기판(200)의 저항 성분은 더 감소하게 된다.
일반적으로, 상기 불순물 이온주입을 통해 실리콘기판의 저항 성분을 감소할 수 있는 한계는 대략 90Ω 정도이다. 그러나, 본 발명에서는 불순물이 이온주입된 실리콘기판에 금속-실리사이드막을 형성하는 것으로 상기 실리콘기판의 저항 성분을 대략 10Ω 정도로 낮출 수 있다.
도 3b를 참조하면, 상기 제1금속-실리사이드막(211)이 형성된 반도체기판(200)의 전면 상에 제1층간절연막(221)을 형성한다. 그런다음, 상기 액티브 영역(201)의 표면이 노출될 때까지 상기 제1층간절연막(221)을 식각하여 다수의 홀을 형성한다.
다음으로, 상기 다수의 홀이 형성된 반도체기판(200)에 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 수행하여 상기 홀 내에 N-타입의 실리콘막을 매립시킨다.
이어서, 상기 N-타입의 실리콘막에 P-타입 이온주입을 수행하여, 이로써, 상기 홀 내에 스위칭 소자인 수직형 PN 다이오드(230)를 형성한다. 상기 PN 다이오드는 하나의 셀 내에 8∼24 개씩 형성할 수 있으며, 바람직하게, 8의 배수씩 증가시켜 형성시킬 수 있다.
여기서, 상기 제1금속-실리사이드막(211)으로 인하여 수직형 PN 다이오드의 전류 구동 능력에 영향을 미치는 실리콘기판의 저항 성분이 감소되었으므로, 상기 수직형 PN 다이오드(230)의 전류 구동 능력은 향상된다.
또한, 본 발명은 실리콘기판의 저항 성분이 감소함에 따라 인접하는 수직형 PN 다이오드들 간의 전류 차이 발생이 없게 되어, 이로 인해, 하나의 셀 내에 수직형 PN 다이오드들의 갯수를 늘릴 수 있게 된다.
또한, 본 발명은 상기 실리콘기판의 저항 성분이 감소함에 따라서, 상기 수직형 PN 다이오드 간의 전류 차이가 없어지게 되고, 이로 인해, 상기 수직형 PN 다이오드의 갯수를 증가시킬 수 있다.
다시말하면, 인접하는 PN 다이오드 간의 전류는 실리콘기판의 저항 성분에 의해 그 차이가 발생하게 되는데, 만약에, 하나의 셀에 PN 다이오드들의 갯수가 증가하게 되면 중앙부와 가장자리에 있는 PN 다이오드들의 전류 차이는 더욱 커지게 된다.
그런데, 본 발명에서는 실리콘기판의 저항 성분을 감소시켰기 때문에, 인접하는 PN 다이오드들 간의 전류 차이를 감소시킬 수 있게 되고, 이를 통해, PN 다이오드들 간에 발생하는 전류 차이와는 무방하게 하나의 셀 내에 PN 다이오드의 갯수를 증가시킬 수 있다. 그래서, 칩 사이즈의 감소 효과를 볼 수 있다.
아울러, 중앙부와 가장자리부에 위치한 PN 다이오드 간의 저항차가 감소되기 때문에 전류 구동 능력의 균일성을 확보할 수 있다.
도 3c를 참조하면, 상기 수직형 PN 다이오드(230)가 형성된 반도체기판에 실리사이드 공정을 수행하여 상기 수직형 PN 다이오드(230) 상부에 제2금속-실리사이드막(212)을 형성한다. 여기서, 상기 제2금속-실리사이드막(212)은 콘택 저항의 감소 효과를 가져온다.
상기 제2금속-실리사이드막(212)은 Co-Si2막, Ni-Si2막, Pt-Si2막, W-Si2막, Mo-Si2막 및 Ta-Si2막 중 어느 하나의 막으로 형성한다
그런다음, 상기 제2금속-실리사이드막(212)을 포함하여 상기 제1층간절연막 (221)상에 제2층간절연막(222)을 형성한 후, 상기 제2층간절연막(222)을 식각하여 상기 제2금속-실리사이드막(212)의 상부를 노출시키는 히터용 콘택홀을 형성한다.
다음으로, 상기 히터용 콘택홀 내에 히터용 물질을 매립하여 상기 수직형 PN 다이오드(230)와 콘택하는 히터용 콘택(240)을 형성한다. 상기 히터용 콘택(240)은 비저항이 높으며, 열전달이 우수한 물질을 사용하여 형성하며, 바람직하게는, TiN, SiGe, TiAlN, W 및 Ti 중 어느 하나의 물질로 형성한다.
도 3d를 참조하면, 상기 히터용 콘택(240)을 포함한 제2층간절연막(222) 상에 상변화막과 상부전극용 박막을 차례로 증착한 후, 상기 상부전극용 박막과 상변화막을 식각하여 상기 히터용 콘택(240) 상에 상변화막(251)과 상부전극(252)의 적층 패턴을 형성한다.
상기 상변화막(251)은 Te, Se, Ge, Sb, Bi, Pb, Sn, As, S, Si, P 및 O 중 이들의 혼합물 또는 합금으로 형성한다.
그런다음, 상기 적층 패턴(251,252)을 덮도록 상기 제2층간절연막(222) 상에 제3층간절연막(223)을 형성한다.
도 3e를 참조하면, 상기 제3층간절연막(223)과 제2층간절연막(222) 및 제1층간절연막(221)을 식각하여 상기 액티브 영역의 제1금속-실리사이드막(211) 부분을 노출시키는 제1콘택홀을 형성한다.
그런다음, 상기 제1콘택홀 내에 콘택 물질을 매립하여 워드라인용 제1콘택(261)을 형성한다. 여기서, 상기 워드라인용 제1콘택(261)의 형성시, 실리사이드 공정은 스킵(skip)된다.
그 이유는, 종래의 기술에서는 실리콘기판과 워드라인용 콘택 간의 콘택 저항을 감소시키기 위하여 워드라인용 콘택을 형성할 때 실리사이드 공정을 수행하게 된다.
그러나, 본 발명에서는 실리콘기판에 이미 금속-실리사이드막(211)이 형성되어 있으므로, 상기 워드라인용 제1콘택의 형성시, 실리사이드 공정이 필요치 않게 된다.
또한, 종래의 기술에서는 상변화막의 녹는 점이 낮아서 상변화막을 형성한 후에는 고온의 공정을 진행할 수가 없었다. 그래서, 실리사이드 공정이 필요한 워드라인용 콘택의 형성은 상기 상변화막을 형성하기 전에 진행되어야 했으므로, 상변화막이 형성된 시점에서의 워드라인용 콘택은 2층 구조를 갖게 되었다.
그러나, 본 발명에서는 실리콘기판에 금속-실리사이드막을 형성시킨 상태에서 후속의 공정을 진행하기 때문에, 상기 워드라인용 콘택의 형성은 상기 상변화막을 형성한 후에도 그 진행이 가능하다. 그래서, 상변화막이 형성된 시점에서의 워드라인용 콘택은 단층 구조를 갖게 된다.
따라서, 본 발명은 종래 대비 워드라인용 콘택 형성 공정을 1-스텝(step) 감소시킬 수 있어 공정의 단순화를 가져올 수 있다.
도 3f를 참조하면, 상기 워드라인용 제1콘택(261)을 포함하여 상기 제3층간절연막(223) 상에 제4층간절연막(224)을 형성한 후, 상기 제4층간절연막(224)과 제3층간절연막(223)을 식각하여 상부전극(252) 부분을 노출시키는 상부전극용 콘택홀을 형성한다. 상기 상부전극용 콘택홀 내에 콘택 물질을 매립하여 상부전극(252)과 콘택하는 상부전극용 콘택(270)을 형성한다.
그런다음, 상기 제4층간절연막(224)을 식각하여 상기 워드라인용 제1콘택(261) 부분을 노출시키는 제2콘택홀을 형성한 후, 상기 제2콘택홀 내에 콘택 물질을 매립하여 워드라인용 제1콘택(261)과 콘택하는 워드라인용 제2콘택(262)을 형성한다.
한편, 상기 상부전극용 콘택(270)과 상기 워드라인용 제2콘택(262)은 동시에 형성될 수 있으며, 상기 워드라인용 제2콘택(262)을 형성한 후에, 상부전극용 콘택(270)을 형성할 수 있다.
도 3g를 참조하면, 상기 상부전극용 콘택(270) 및 워드라인용 제2콘택(262)이 형성된 반도체기판에 상기 상부전극용 콘택(270)과 콘택하는 비트라인(280)을 형성한다.
도 3h를 참조하면, 상기 비트라인(280)을 덮도록 제5층간절연막(225)을 형성한 후, 상기 제5층간절연막(225)을 식각하여 상기 워드라인용 제2콘택(262) 부분을 노출시키는 제3콘택홀을 형성한다. 그런다음, 상기 제3콘택홀 내에 콘택 물질을 매립하여 상기 워드라인용 제2콘택(262)과 콘택하는 워드라인용 제3콘택(263)을 형성한다.
다음으로, 상기 워드라인용 제3콘택(263)이 형성된 반도체기판 상에 상기 워드라인용 제3콘택(263)과 콘택하는 워드라인(290)을 형성하여, 이로써, 본 발명의 실시예에 따른 상변화 기억 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 주변 저항에 따른 스위칭 소자의 전류 구동 능력 특성을 보여주는 그래프.
도 2는 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 공정 단면도.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
200: 실리콘기판 201: 액티브 영역
211: 제1금속-실리사이드막 212: 제2금속-실리사이드막
221: 제1층간절연막 222: 제2층간절연막
223: 제3층간절연막 224: 제4층간절연막
225: 제5층간절연막 230: 수직형 PN 다이오드
240: 히터용 콘택 251: 상변화막
252: 상부전극 261: 워드라인용 제1콘택
262: 워드라인용 제2콘택 263: 워드라인용 제3콘택
270: 상부전극용 콘택 280: 비트라인
290: 워드라인

Claims (13)

  1. 액티브 영역을 포함하며, 상기 액티브 영역의 표면 상에 금속-실리사이드막이 구비된 실리콘기판;
    상기 실리콘 기판의 액티브 영역과 콘택되게 형성된 스위칭 소자;
    상기 스위칭 소자 상부에 형성된 히터용 콘택;
    상기 히터용 콘택과 콘택되게 형성된 상변화막과 상부전극의 적층패턴;
    상기 적층패턴 보다 높게 형성되며, 상기 실리콘기판의 금속-실리사이드막과 콘택되게 형성된 워드라인용 제1콘택;
    상기 워드라인용 제1콘택 상부에 적층으로 형성된 워드라인용 제2콘택 및 제3콘택; 및
    상기 제3콘택과 콘택되게 형성된 워드라인;
    을 포함하는 것을 특징으로 하는 상변화 기억 소자.
  2. 제 1 항에 있어서,
    상기 액티브 영역은 불순물이 도핑된 것을 특징으로 하는 상변화 기억 소자.
  3. 제 1 항에 있어서,
    상기 금속-실리사이드막은 코발트-실리사이드막(Co-Si2막), 니켈-실리사이드 막(Ni-Si2막), 백금-실리사이드막(Pt-Si2막), 텅스텐-실리사이드막(W-Si2막), 몰리브덴-실리사이드막(Mo-Si2막) 및 탄탈늄-실리사이드막(Ta-Si2막) 중 어느 하나의 막인 것을 특징으로 하는 상변화 기억 소자.
  4. 제 1 항에 있어서,
    상기 스위칭 소자는 수직형 PN 다이오드인 것을 특징으로 하는 상변화 기억 소자.
  5. 제 1 항에 있어서,
    상기 스위칭 소자는 하나의 셀 내에 8∼24 개씩 구성된 것을 특징으로 하는 상변화 기억 소자.
  6. 액티브 영역을 포함하는 실리콘기판에 실리사이드 공정을 수행하여 상기 액티브 영역의 표면 상에 금속-실리사이드막을 형성하는 단계;
    상기 금속-실리사이드막이 형성된 실리콘기판 상에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 내에 상기 액티브 영역과 콘택하는 스위칭 소자를 형성하는 단계;
    상기 스위칭 소자를 포함하여 상기 제1층간절연막 상에 제2층간절연막을 형 성하는 단계;
    상기 제2층간절연막 내에 상기 스위칭 소자와 콘택하는 히터용 콘택을 형성하는 단계;
    상기 히터용 콘택 상에 상변화막과 상부전극의 적층 패턴을 형성하는 단계;
    상기 적층 패턴을 덮는 제3층간절연막을 형성하는 단계;
    상기 제3층간절연막과 제2층간절연막 및 제1층간절연막을 식각하여 상기 실리사이드막의 표면을 노출시키는 제1콘택홀을 형성하는 단계;
    상기 제1콘택홀 내에 워드라인용 제1콘택을 형성하는 단계;
    상기 워드라인용 제1콘택 상부에 워드라인용 제2콘택 및 제3콘택을 적층으로 형성하는 단계; 및
    상기 워드라인용 제3콘택과 콘택하는 워드라인을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 액티브 영역을 포함하는 실리콘기판에 실리사이드 공정을 수행하기 전, 상기 액티브 영역에 불순물 이온주입을 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 금속-실리사이드막은 코발트-실리사이드막(Co-Si2막), 니켈-실리사이드막(Ni-Si2백금-실리사이드막(Pt-Si2막), 텅스텐-실리사이드막(W-Si2몰리브덴-실리사이드막(Mo-Si2막) 및 탄탈늄-실리사이드막(Ta-Si2막) 중 어느 하나의 막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  9. 제 6 항에 있어서,
    상기 스위칭 소자는 수직형 PN 다이오드로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  10. 제 6 항에 있어서,
    상기 스위칭 소자는 하나의 셀 내에 8∼24 개씩 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  11. 제 6 항에 있어서,
    상기 스위칭 소자를 형성하는 단계 후, 상기 제2층간절연막을 형성하는 단계 전, 상기 스위칭 소자의 상부에 금속-실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 금속-실리사이드막은 코발트-실리사이드막(Co-Si2막), 니켈-실리사이드막(Ni-Si2막), 백금-실리사이드막(Pt-Si2막), 텅스텐-실리사이드막(W-Si2막), 몰리브덴-실리사이드막(Mo-Si2막) 및 탄탈늄-실리사이드막(Ta-Si2막) 중 어느 하나의 막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  13. 제 6 항에 있어서,
    상기 히터용 콘택은 티타늄질화물(TiN), 실리콘게르마늄(SiGe), 티타늄알루미늄질화물(TiAlN), 텅스텐(W) 및 티타늄(Ti) 중 어느 하나의 물질로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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