KR20090113675A - 상변환 기억 소자의 제조방법 - Google Patents

상변환 기억 소자의 제조방법 Download PDF

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KR20090113675A
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장헌용
전배근
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Abstract

본 발명은 센싱 마진을 향상시킬 수 있는 상변화 기억 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 상변화 기억 소자의 제조방법은, 반도체 기판 상에 스위칭 소자를 형성하는 단계, 상기 스위칭 소자 상에, 상부에 하드마스크막을 구비한 히터를 형성하는 단계, 상기 하드마스크막을 식각하여 상기 히터 부분을 노출시키는 콘택홀을 형성하는 단계 및 상기 콘택홀을 포함한 하드마스크막 상에 상변화막을 형성하는 단계를 포함한다.

Description

상변환 기억 소자의 제조방법{METHOD OF MANUFACTURING PHASE CHANGE RAM DEVICE}
본 발명은 상변화 기억 소자의 제조방법에 관한 것으로, 보다 상세하게, 센싱 마진을 향상시킬 수 있는 상변화 기억 소자의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하 저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원 전압에 비해 높은 동작 전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회 로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 상변화 기억 소자(Phase Change RAM)가 제안되었다.
상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변화막이 결정(Crystal) 상태에서 비정질(Amorphous) 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다. 이때, 비정질 상태를 갖는 상변화막의 비저항이 결정질 상태를 갖는 상변화막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변화막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
그러나, 전술한 종래 기술의 경우에는, 상기 상변화막의 상변화에 필요한 프로그래밍 전류를 전달하는 히터가 일정한 크기로 형성되지 않으며, 이 때문에, 상변화막과 상기 히터 간의 접촉 면적이 불균일해진다. 그 결과, 전술한 종래 기술의 경우에는, 셀 마다 상기 상변화막에 전달되는 주울열에 차이가 발생되어 셋 저항 및 리셋 저항이 불균일해짐에 따라 센싱 마진이 저하된다.
본 발명은 센싱 마진을 향상시킬 수 있는 상변화 기억 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 반도체 기판 상에 스위칭 소자를 형성하는 단계, 상기 스위칭 소자 상에, 상부에 하드마스크막을 구비한 히터를 형성하는 단계, 상기 하드마스크막을 식각하여 상기 히터 부분을 노출시키는 콘택홀을 형성하는 단계 및 상기 콘택홀을 포함한 하드마스크막 상에 상변화막을 형성하는 단계를 포함한다.
상기 스위칭 소자는 수직형 PN 다이오드로 형성한다.
상기 스위칭 소자를 형성하는 단계 전, 상기 반도체 기판의 표면 내에 불순물 영역을 형성하는 단계를 더 포함한다.
상기 히터는 텅스텐막, 구리막 및 알루미늄막 중 어느 하나로 형성한다.
상기 상부에 하드마스크막을 구비한 히터를 형성하는 단계 후, 그리고, 상기 콘택홀을 형성하는 단계 전, 상기 하드마스크막을 구비한 히터를 덮도록 절연막을 형성하는 단계 및 상기 절연막을 상기 하드마스크막이 노출될 때까지 CMP하는 단계를 더 포함한다.
상기 콘택홀을 형성하는 단계 후, 그리고, 상기 상변화막을 형성하는 단계 전, 상기 콘택홀의 측벽에 스페이서를 형성하는 단계를 더 포함한다.
상기 스페이서는 산화막 또는 질화막으로 형성한다.
상기 상변화막을 형성하는 단계 후, 상기 상변화막 상에 전극을 형성하는 단계를 더 포함한다.
상기 전극은 티타늄텅스텐막, 티타늄알루미늄질화막, 티타늄질화막 및 텅스 텐질화막 중 어느 하나로 형성한다.
상기 상변화막 및 상기 전극은 라인 타입으로 형성한다.
본 발명은 히터 상의 하드마스크막을 식각하여 콘택홀을 형성한 후에, 상기 콘택홀을 포함한 하드마스크막 상에 상변화막을 형성함으로써, 상기 상변화막과 히터 간의 접촉 면적을 감소시킬 수 있으며, 이를 통해, 본 발명은 상변화에 필요한 프로그래밍 전류를 낮출 수 있다.
또한, 본 발명은 상기 콘택홀을 포함한 하드마스크막에 상변화막을 형성함으로써, 상기 히터와 상변화막 간의 접촉 계면보다 상부에서 상변화막의 상변화가 일어나도록 할 수 있으며, 이를 통해, 본 발명은 상변화막의 안정성을 확보할 수 있다.
따라서, 본 발명은 상기 상변화막의 상변화로부터 판별되는 상변화 기억소자의 셋 저항 및 리셋 저항을 개선할 수 있으며, 센싱 마진을 효과적으로 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1j는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 셀 지역(C) 및 페리 지역(P)을 갖는 반도체 기판(100) 내 에 활성 영역을 정의하는 소자분리막(FOX)을 형성한다. 상기 셀 지역(C)에, 예컨대, N형 이온주입 공정을 수행하여 셀 지역(C)의 반도체 기판(100) 표면 내에 불순물 영역(102)을 형성한다. 그런 다음, 상기 불순물 영역(102)이 형성된 셀 지역(C)의 반도체 기판(100) 상에 제1 절연막(104)을 형성한다.
도 1b를 참조하면, 상기 제1 절연막(104)이 형성되지 않은 페리 지역(P)의 반도체 기판(100) 상에 게이트 절연막(106)을 형성한 후, 상기 게이트 절연막(106) 상에 제1 게이트 도전막(108)을 형성한다. 상기 제1 게이트 도전막(108)은, 예컨대, 폴리실리콘막으로 형성한다. 이어서, 상기 제1 게이트 도전막(108)을 상기 셀 지역(C)의 제1 절연막(104)이 노출될 때까지 CMP(Chemical Mechanical Polishing)하여, 셀 지역(C)과 페리 지역(P) 간의 단차를 제거한다.
도 1c를 참조하면, 상기 셀 지역(C)의 제1 절연막(104)을 식각하여 불순물 영역(102)을 노출시키는 홀을 형성한다. 그리고 나서, 상기 홀 내에 에피 실리콘층, 예컨대, N형 에피 실리콘층(110)을 형성한다. 상기 N형 에피 실리콘층(110)은, 바람직하게, 1×1018∼1×1020이온/cm3의 농도를 갖도록 형성한다. 다음으로, 상기 N형 에피 실리콘층(110)을 상기 제1 절연막(104)이 노출될 때까지 CMP한다.
도 1d를 참조하면, 상기 페리 지역(P)을 가리는 마스크 패턴(도시안됨)을 형성한 후에, 노출된 셀 지역(C)의 N형 에피 실리콘층에 대해, 예컨대, P형 이온주입 공정을 수행한다. 상기 P형 이온주입 공정은, 바람직하게, B 또는 BF2 등을 사용하여 10∼100keV의 에너지 조건으로 수행한다.
그 결과, 상기 N형 에피 실리콘층의 상단부가 P형으로 변환되어, 셀 지역(C)의 불순물 영역(102) 상에 스위칭 소자로서 N 영역(110a)과 P 영역(110b)의 적층 구조를 포함하는 갖는 수직형 PN 다이오드(112)가 형성된다. (110→110a, 110b) 상기 P 영역(110b)은, 바람직하게, 1×1020∼1×1022이온/cm3의 농도를 갖는다.
그리고 나서, 상기 수직형 PN 다이오드(112)가 형성된 반도체 기판(100)의 결과물로부터 상기 마스크 패턴을 제거한다.
도 1e를 참조하면, 상기 수직형 PN 다이오드(112), 제1 절연막(104) 및 제1 게이트 도전막(108) 상에 차례로, 도전막(114)과 하드마스크용 막(116)을 형성한다. 상기 도전막(114)은 셀 지역(C)에서는 히터로, 그리고, 페리 지역(P)에서는 제2 게이트 도전막으로서 형성되는 것이며, 예컨대, 텅스텐막, 구리막 및 알루미늄막 중 어느 하나로 형성한다.
도 1f를 참조하면, 상기 하드마스크용 막, 도전막, 제1 게이트 도전막(108) 및 게이트 절연막(106)을 식각한다. 그 결과, 페리 지역(P)의 반도체 기판(100) 상에는 게이트 절연막(106), 제1 게이트 도전막(108), 제2 게이트 도전막(114a) 및 게이트 하드마스크막(116a)을 포함하는 게이트(118)가 형성되며(114→114a, 116→116a), 셀 지역(C)의 수직형 PN 다이오드(112) 상에는 상부에 하드마스크막(116b)을 구비한 히터(114b)가 형성된다. (114→114b, 116→116b) 다음으로, 상기 게이트(118)의 양측벽에 스페이서(120)를 형성한다.
상기 히터(114b)는 열전도도가 높은 물질로 형성됨으로써, 후속으로 형성되 는 상변화막의 상변화시 상기 상변화막으로부터 히터(114b)로의 열전달 속도를 증가시킬 수 있으며, 이를 통해, 본 발명은 상기 상변화막의 온도를 빠르게 낮출 수 있으므로 상변화막 내에서의 핵생성을 방지할 수 있다.
그러므로, 본 발명은 상기 상변화막 내에서의 핵생성을 방지하여 상변화막의 안정성을 확보하고 리셋 저항 증가를 억제할 수 있으며, 이에 따라, 셋 저항과 리셋 저항 간의 차이가 증가되어 상변화 기억 소자의 센싱 마진을 향상시킬 수 있다. 또한, 본 발명은 상기 히터(114b)를 페리 지역(P)의 제2 게이트 도전막(114a) 형성시 함께 형성함으로써 공정 단순화를 이룰 수 있다.
도 1g를 참조하면, 상기 하드마스크막(116b)을 포함한 히터(114b) 및 게이트(118)를 덮도록 반도체 기판(100)의 결과물 상에 제2 절연막(122)을 형성한다. 이어서, 상기 제2 절연막(122)을 상기 하드마스크막(116b)이 노출될 때까지 CMP한다.
도 1h를 참조하면, 상기 노출된 하드마스크막(116b)을 식각하여 상기 히터(114b) 부분을 노출시키는 콘택홀(H)을 형성한다. 상기 콘택홀(H)은 수직형 PN 다이오드(112) 보다 작은 크기를 갖도록 형성함이 바람직하다.
그런 다음, 상기 콘택홀(H)의 측벽에 스페이서(124)를 형성한다. 상기 스페이서(124)는, 예컨대, 산화막 또는 질화막으로 형성한다. 상기 스페이서(124)의 형성을 통해 콘택홀(H)의 크기를 감소시킬 수 있으며, 이에 따라, 본 발명은 후속으로 형성되는 상변화막과 히터(114b) 간의 접촉 면적을 감소시켜 상변화에 필요한 프로그래밍 전류를 낮출 수 있다.
한편, 도시하지는 않았으나, 본 발명의 다른 실시예로서, 상기 스페이서의 형성 공정을 생략하는 것도 가능하다.
도 1i를 참조하면, 상기 스페이서(124)가 형성된 콘택홀(H)을 포함한 하드마스크막(116b) 및 제2 절연막(122) 상에 상변화막(126)을 형성한다. 상기 상변화막(126)은 상기 스페이서(124)를 포함한 콘택홀(H)을 매립하도록 형성한다. 상기 상변화막(126)은 칼코겐 원소(Chalcogen Element)를 포함하는 물질, 예컨대, 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te) 중 선택된 적어도 하나 이상의 혼합물 또는 이들의 합금으로 형성하며, 상기 물질들 내에 산소, 질소 및 실리콘 중 적어도 하나 이상의 원소를 주입하는 것도 가능하다.
그런 다음, 상기 상변화막(126) 상에 전극용 도전막(128)을 형성한다. 상기 전극용 도전막(128)은, 예컨대, 티타늄텅스텐막, 티타늄알루미늄질화막, 티타늄질화막 및 텅스텐질화막 중 어느 하나로 형성한다.
도 1j를 참조하면, 상기 전극용 도전막 및 상변화막을 식각하여, 상기 히터(114b)와 콘택하는 상변화막(126a) 및 상기 상변화막(126a) 상에 전극(128a)을 형성한다. (126→126a, 128→128a) 이때, 상기 상변화막(126a) 및 상기 전극(128a)은 라인 타입으로 형성하며, 이를 통해, 본 발명은 상기 식각 공정시 상변화막(126a) 가장자리 부분에서의 식각 손실 및 이로 인한 조성 변화를 방지할 수 있다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 상변화 기억 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 콘택홀을 포함한 하드마스크막 상에 상변화막을 형성함으로써, 상기 상변화막과 히터 간의 접촉 면적을 감소시킬 수 있으며, 이를 통해, 본 발명은 상변화에 필요한 프로그래밍 전류를 낮출 수 있다. 또한, 본 발명은 상기 콘택홀의 측벽에 스페이서를 형성함으로써, 상기 상변화막과 히터 간의 접촉 면적을 더욱 감소시킬 수 있다.
게다가, 본 발명은 상기 콘택홀을 포함한 하드마스크막에 상변화막을 형성함으로써, 상기 히터와 상변화막 간의 접촉 계면보다 상부에서 상변화막의 상변화가 일어나도록 하여 부피 변화가 상변화막 내에서 일아나도록 할 수 있으며, 이를 통해, 본 발명은 상변화막의 안정성을 확보할 수 있다.
따라서, 본 발명은 상기 상변화막의 상변화로부터 판별되는 상변화 기억소자의 리셋 저항 및 셋 저항을 개선할 수 있으며, 그래서, 본 발명은 상변화 기억 소자의 센싱 마진을 효과적으로 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1j는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
C : 셀 지역 P : 페리 지역
100 : 반도체 기판 FOX : 소자분리막
102 : 불순물 영역 104 : 제1 절연막
106 : 게이트 절연막 108 : 제1 게이트 도전막
110 : N형 에피 실리콘층 110a : N 영역
110b : P 영역 112 : 수직형 PN 다이오드
114 : 도전막 116 : 하드마스크용 막
114a : 제2 게이트 도전막 116a : 게이트 하드마스크막
118 : 게이트 120 : 스페이서
114b : 히터 116b : 하드마스크막
122 : 제2 절연막 H : 콘택홀
124 : 스페이서 126, 126a : 상변화막
128 : 전극용 도전막 128a : 전극

Claims (10)

  1. 반도체 기판 상에 스위칭 소자를 형성하는 단계;
    상기 스위칭 소자 상에, 상부에 하드마스크막을 구비한 히터를 형성하는 단계;
    상기 하드마스크막을 식각하여 상기 히터 부분을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 포함한 하드마스크막 상에 상변화막을 형성하는 단계;
    를 포함하는 상변화 기억 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 스위칭 소자는 수직형 PN 다이오드로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 스위칭 소자를 형성하는 단계 전,
    상기 반도체 기판의 표면 내에 불순물 영역을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 히터는 텅스텐막, 구리막 및 알루미늄막 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 상부에 하드마스크막을 구비한 히터를 형성하는 단계 후, 그리고, 상기 콘택홀을 형성하는 단계 전,
    상기 하드마스크막을 구비한 히터를 덮도록 절연막을 형성하는 단계; 및
    상기 절연막을 상기 하드마스크막이 노출될 때까지 CMP하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 콘택홀을 형성하는 단계 후, 그리고, 상기 상변화막을 형성하는 단계 전,
    상기 콘택홀의 측벽에 스페이서를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 스페이서는 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 상변화막을 형성하는 단계 후,
    상기 상변화막 상에 전극을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 전극은 티타늄텅스텐막, 티타늄알루미늄질화막, 티타늄질화막 및 텅스텐질화막 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 상변화막 및 상기 전극은 라인 타입으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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