KR20070063810A - 상변환 기억 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 상변환막의 상변화에 필요한 쓰기 전류(writing current)를 감소시킨 상변환 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 상변환 기억 소자는, 반도체기판; 상기 반도체기판 내에 액티브영역을 한정하도록 형성된 소자분리막; 상기 소자분리막을 포함한 반도체기판의 액티브영역 상에 형성된 게이트; 상기 게이트 양측의 액티브영역 내에 형성된 접합영역; 상기 게이트 및 접합영역을 덮도록 기판 전면 상에 형성된 제1층간절연막; 상기 제1층간절연막 내에 접합영역과 콘택하도록 형성된 바 타입의 콘택플러그; 상기 콘택플러그를 포함한 제1층간절연막 상에 형성된 제2층간절연막; 상기 제2층간절연막 내에 바 타입의 콘택플러그와 콘택하도록 형성된 플러그 형태의 하부전극; 및 상기 하부전극 및 이에 인접한 제2층간절연막 상에 차례로 형성된 상변환막과 상부전극;을 포함하는 것을 특징으로 한다.
Description
도 1은 종래의 상변환 기억 소자를 도시한 단면도.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 평면도.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 평면도.
도 4a 내지 도 4d는 본 발명의 또 다른 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 반도체기판 21 : 소자분리막
22 : 액티브영역 23 : 게이트
24 : 접합영역 25 : 제1층간절연막
26,26a : 개구부 27 : 콘택플러그
28 : 절연막 29 : 금속패드
30 : 제2층간절연막 31 : 하부전극
32 : 상부전극
본 발명은 상변환 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 쓰기 전류를 감소시킨 상변환 기억 소자 및 그의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로서 상변환 기억 소자(Phase Change RAM)가 제안되었다.
상변환 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변환막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다. 다시말해, 상기 상변환 기억 소자는 상변환막으로 칼코제나이드(Chalcogenide)막을 이용하는데, 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움 (Te)로 이루어진 화합물막으로서, 인가된 전류, 즉, 주울 열에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어나며, 이때, 비정질 상태를 갖는 상변환막의 비저항이 결정질 상태를 갖는 상변환막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변환막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
도 1은 종래의 상변환 기억 소자를 도시한 단면도이다.
도시된 바와 같이, 소자분리막(2)에 의해 한정된 반도체기판(1)의 액티브영역 상에 게이트들(3)이 형성되어져 있고, 상기 게이트(3) 양측의 기판 표면 내에는 소오스/드레인영역(4a, 4b)이 형성되어 있다. 상기 게이트들(3)을 덮도록 기판 전면 상에 제1절연막(5)이 형성되어져 있고, 상변환 셀이 형성될 영역과 접지전압이 인가될 라인(이하, "접지라인(Vss line)"이라 칭함")이 형성될 영역의 제1절연막 부분들 내에 각각 제1텅스텐플러그(6a)과 제2텅스텐플러그(6b)가 형성되어 있다.
상기 제1 및 제2텅스텐플러그(6a, 6b)를 포함한 제1산화막(5) 상에 제2산화막(7)이 형성되어져 있으며, 다마신(Damascene) 공정에 따라 상변환 셀 형성 영역 에는 제1텅스텐플러그(6a)와 콘택하도록 도트(Dot) 형태의 금속패드(8)가 형성되어 있고, 아울러, 접지전압이 인가될 영역에는 상기 제2텅스텐플러그(6b)와 콘택하도록 바(Bar) 형태의 접지라인(9)이 형성되어 있다.
계속해서, 상기 금속패드(8) 및 접지라인(9)을 포함한 제2산화막(7) 상에 제3산화막(10)이 형성되어져 있으며, 상변환 셀이 형성될 영역의 제3산화막(10) 부분 내에는 금속패드(8)와 콘택하도록 플러그 형태의 하부전극콘택(Bottom electrode contact; 11)이 형성되어 있다. 그리고, 상기 하부전극콘택(11) 및 이에 인접한 제3산화막 부분 상에 패턴 형태로 상변환막(12)과 상부전극(13)이 차례로 적층되어져 있으며, 이 결과로, 플러그 형태의 하부전극, 즉, 하부전극콘택(11)과 그 위에 차례로 형성된 상변환막(12) 및 상부전극(13)을 포함한 상변환 셀이 구성되어 있다.
그리고, 상기 상변환 셀을 덮도록 제3산화막(10) 상에 제4산화막(14)이 형성되어져 있으며, 상기 제4산화막(14) 상에는 상부전극(13)과 콘택하도록 금속배선(15)이 형성되어 있다.
한편, 이와 같은 상변환 기억 소자에 있어서, 상변환막의 상변화를 위해서는 전류 흐름이 1㎃ 이상이 요구되는 바, 상변환막과 전극과의 접촉 면적을 작게 하여 상기 상변환막의 상변화에 필요한 전류를 낮추어야 한다.
그런데, 전술한 종래의 스택(stack) 구조 상변환 기억 소자에서는 텅스텐플러그, 즉, 콘택플러그가 홀 형태로 형성되어 있으므로, 이러한 콘택플러그와 접합영역간 콘택 저항이 높고, 아울러, 콘택플러그와 금속패드간 콘택 저항 또한 높기 때문에 전류 구동 능력이 낮으며, 이로 인해, 상변환막의 상변화에 필요한 쓰기 전 류를 낮추는데 어려움이 있다.
또한, 종래의 상변환 기억 소자의 경우, 콘택 저항을 낮추기 위해서는 트랜지스터의 크기를 증가시켜야 하는 바, 이로 인해, 단위 셀 크기가 커짐으로써 셀 효율이 낮아지게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 상변환막의 상변화에 필요한 쓰기 전류를 낮출 수 있는 상변환 기억 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 셀 효율을 높일 수 있는 상변환막 기억 소자 및 그의 제조방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명은, 반도체기판; 상기 반도체기판 내에 액티브영역을 한정하도록 형성된 소자분리막; 상기 소자분리막을 포함한 반도체기판의 액티브영역 상에 형성된 게이트; 상기 게이트 양측의 액티브영역 내에 형성된 접합영역; 상기 게이트 및 접합영역을 덮도록 기판 전면 상에 형성된 제1층간절연막; 상기 제1층간절연막 내에 접합영역과 콘택하도록 형성된 바 타입의 콘택플러그; 상기 콘택플러그를 포함한 제1층간절연막 상에 형성된 제2층간절연막; 상기 제2층간절연막 내에 바 타입의 콘택플러그와 콘택하도록 형성된 플러그 형태의 하부전극; 및 상기 하부전극 및 이에 인접한 제2층간절연막 상에 차례로 형성된 상변환막과 상부전극;을 포함하는 상변환 기억 소자를 제공한다.
여기서, 상기 하부전극은 콘택플러그의 일부분과 콘택하도록 형성된다.
상기한 본 발명의 상변환 기억 소자는, 상기 바 타입의 콘택플러그를 포함한 제1층간절연막과 플러그 형태의 하부전극을 포함한 제2층간절연막 사이에 개재된 금속패드를 포함한 절연막을 더 포함하며, 상기 금속패드는 콘택플러그의 전 영역과 콘택되는 바 타입으로 이루어지고, 상기 하부전극은 금속패드의 일부분과 콘택하도록 형성된다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브영역을 한정하는 소자분리막이 구비된 반도체기판을 제공하는 단계; 상기 소자분리막을 포함한 반도체기판의 액티브영역 상에 게이트를 형성하는 단계; 상기 게이트 양측의 기판 액티브영역 내에 접합영역을 형성하는 단계; 상기 게이트 및 접합영역을 덮도록 기판 전면 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 내에 접합영역과 콘택하는 바 타입의 콘택플러그를 형성하는 단계; 상기 콘택플러그를 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막 내에 바 타입의 콘택플러그와 콘택하는 플러그 형태의 하부전극을 형성하는 단계; 및 상기 하부전극 및 이에 인접한 제2층간절연막 상에 차례로 상변환막과 상부전극을 형성하는 단계;을 포함하는 상변환 기억 소자의 제조방법을 제공한다.
상기 바 타입의 콘택플러그를 형성하는 단계는, 상기 제1층간절연막을 식각하여 게이트 양측의 접합영역을 각각 노출시키는 바 타입의 개구부를 형성하는 단계; 상기 바 타입의 개구부를 매립하도록 제1층간절연막 상에 도전막을 형성하는 단계; 및 상기 제1층간절연막이 노출되도록 도전막을 CMP하는 단계;를 포함한다.
상기 바 타입의 콘택플러그를 형성하는 단계는, 상기 제1층간절연막을 식각하여 게이트 및 그 양측의 접합영역을 동시에 노출시키는 개구부를 형성하는 단계; 상기 개구부를 매립하도록 제1층간절연막 상에 도전막을 형성하는 단계; 및 상기 제1층간절연막이 노출되도록 도전막을 CMP하는 단계;를 포함한다.
상기한 본 발명의 상변환 기억 소자의 제조방법은, 상기 바 타입의 콘택플러그를 형성하는 단계 후, 그리고, 제2층간절연막을 형성하는 단계 전, 상기 바 타입의 콘택플러그를 포함한 제1층간절연막 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 바 타입의 콘택플러그를 노출시키는 바 타입의 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 절연막 상에 금속막을 증착하는 단계; 및 상기 절연막이 노출되도록 금속막을 CMP하는 단계;를 더 포함하며, 상기 금속패드는 콘택플러그의 전 영역과 콘택되도록 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 콘택플러그를 종래의 홀 타입(Hole type)이 아닌 바 타입(Bar type)으로 형성한다. 이 경우, 상기 콘택플러그를 홀 타입으로 형성하는 경우와 비교해 바 타입으로 형성함에 따라 접합영역과의 콘택 저항을 낮출 수 있으며, 아울러, 금속패드와의 콘택 저항 또한 낮출 수 있는 바, 결과적으로, 전류 구동 특성을 향상시킬 수 있어서 상변환막의 상변화에 필요한 쓰기 전류를 종래 보다 낮출 수 있다.
또한, 본 발명은 콘택플러그를 바 타입으로 형성함으로써 전류 구동 특성을 높일 수 있는 바, 트랜지스터의 크기를 작게 할 수 있으며, 이에 따라, 셀 효율을 높일 수 있다.
자세하게, 도 2a 내지 도 2f는 본 발명의 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 평면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 반도체기판(20) 내에 액티브영역(21)을 한정하는 소자분리막(22)을 형성한 후, 공지의 공정에 따라 상기 액티브영역(21) 상에 일부분이 배치되게 수 개의 게이트(23)를 형성한다.
그다음, 상기 게이트(23)의 양측벽에 스페이서(도시안됨)를 형성한 후, 기판 결과물에 대해 불순물의 고농도 이온주입 공정을 수행하여 상기 스페이서를 포함한 게이트(23) 양측의 기판 액티브영역의 표면내에 소오스영역 및 드레인영역을 포함하는 접합영역(24)을 형성한다.
도 2b를 참조하면, 게이트를 덮도록 기판 전면 상에 제1층간절연막(25)을 형성한다. 그런다음, 상기 제1층간절연막(25)을 식각하여 게이트 양측의 접합영역(24)을 각각 노출시키는 개구부들(26)을 형성한다. 이때, 상기 개구부(26)은 종래의 홀 타입이 아닌 바 타입으로 형성한다.
도 2c를 참조하면, 상기 개구부(26)를 매립하도록 제1층간절연막(25) 상에 플러그용 도전막을 증착한 후, 상기 제1층간절연막(25)이 노출되도록 플러그용 도전막을 CMP(Chemical Mechanical Polishing)하여 바 타입의 개구부 내에 마찬가지로 바 타입의 콘택플러그(27)를 형성한다.
여기서, 본 발명은 상기 콘택플러그(27)를 바 타입으로 형성하였기 때문에, 상기 콘택플러그(27)와 접합영역(24)간 콘택 저항을 낮출 수 있으며, 따라서, 제조 완료된 상변환 기억 소자에서의 전류 구동 특성을 향상시킬 수 있다.
도 2d를 참조하면, 콘택플러그를 포함한 제1층간절연막(25) 상에 절연막(28)을 형성한 후, 공지의 다마신 공정에 따라 상기 절연막(28)을 식각하여 콘택플러그를 노출시키는 트렌치를 형성한다. 그런다음, 상기 트렌치 내에 금속막을 매립시켜 콘택플러그의 전 영역과 콘택되는 바 타입의 금속패드(29)를 형성한다.
여기서, 본 발명은 콘택플러그를 바 타입으로 형성하였고, 아울러, 그 위에 형성되는 금속패드 또한 동일하게 바 타입으로 형성하였으므로, 상기 콘택플러그와 금속패드간 콘택 저항을 낮출 수 있으며, 따라서, 전류 구동 특성을 더욱 향상시킬 수 있다.
도 2e를 참조하면, 금속패드를 포함한 절연막(28) 상에 제2층간절연막(30)을 형성한다. 그런다음, 상기 제2층간절연막(30)을 식각하여 금속패드를 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 내에 도전막을 매립시켜 플러그 형태의 하부전극(31)을 형성한다.
도 2f를 참조하면, 플러그 형태의 하부전극(31)을 포함한 제2층간절연막 상에 상변환 물질막과 상부전극용 도전막을 차례로 형성한다. 그런다음, 공지의 공정에 따라 상기 상부전극용 도전막 및 상변환 물질막을 차례로 식각하여 하부전극(31) 및 이에 인접한 제2층간절연막 부분 상에 배치되는 상변환막(도시안됨)을 형성함과 아울러 상부전극(32)을 형성하고, 이 결과로서, 하부전극과 상변환막 및 상 부전극을 포함하는 상변환 셀을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명에 따른 상변환 기억 소자를 제조한다.
전술한 바와 같이, 본 발명은 콘택플러그 및 금속패드를 바 타입으로 형성함으로써 접합영역과 콘택플러그간 및 콘택플러그와 금속패드간 접촉 면적의 증가를 통해 콘택 저항을 낮출 수 있으며, 이에 따라, 제조 완료된 상변환 기억 소자에서의 전류 구동 특성을 개선시킬 수 있고, 결과적으로, 상변환막의 상변화에 필요한 쓰기 전류를 효과적으로 낮출 수 있다.
또한, 본 발명은 콘택플러그를 바 타입으로 형성함으로써 전류 구동 특성을 높일 수 있으므로 상대적으로 트랜지스터의 크기를 작게 할 수 있으며, 그래서, 셀 효율을 향상시킬 수 있다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 평면도로서, 이를 설명하면 다음과 같다. 여기서, 도면 및 그에 대한 설명은 이전 실시예와 상이한 부분에 대해서만 하도록 하며, 그리고, 이전 실시예와 동일한 부분은 동일한 도면부호로 나타낸다.
도 3a를 참조하면, 게이트(23) 및 접합영역(24)이 형성된 기판 결과물 상에 제1층간절연막(25)을 형성한 다음, 상기 제1층간절연막(25)을 식각하여 접합영역(24)을 노출시키는 개구부(26a)를 형성한다. 이때, 상기 개구부(26a)는 소오스영역 및 드레인영역 각각을 노출시키는 형태가 아닌 게이트(23)를 포함하여 소오스영역 및 드레인영역 모두를 동시에 노출시키는 형태로 형성한다.
도 3b를 참조하면, 개구부를 매립하도록 제1층간절연막(25) 상에 도전막을 증착한 후, 게이트가 노출되도록 상기 도전막을 CMP 또는 에치백하여 게이트들(23) 사이의 접합영역 상에 바 타입의 콘택플러그(27)를 형성한다.
도 3c를 참조하면, 콘택플러그를 포함한 제1층간절연막 상에 제2층간절연막(30)을 형성한다. 그런다음, 상기 제2층간절연막(30)을 식각하여 콘택플러그를 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 내에 도전막을 매립시켜 플러그 형태의 하부전극(31)을 형성한다.
여기서, 이전 실시예에서는 콘택플러그 상에 금속패드를 형성한 다음, 상기 금속패드와 콘택되게 하부전극(31)을 형성한 반면, 다른 실시예에서는 상기 금속패드의 형성을 생략하였기 때문에 생략된 공정에 해당하는 만큼, 구체적으로, 절연막 형성, 절연막 식각, 금속막 증착 및 금속막 CMP 공정 등에 해당하는 만큼 공정 단순화를 이룰 수 있으며, 아울러, 칩의 높이를 낮출 수 있다.
도 3d를 참조하면, 하부전극(31)을 포함한 제2층간절연막(30) 상에 상변환 물질막과 상부전극용 도전막을 차례로 형성한 다음, 상기 상부전극용 도전막 및 상변환 물질막을 차례로 식각하여 상부전극(32)과 상변환막을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명에 따른 상변환 기억 소자를 제조한다.
도 4a 내지 도 4d는 본 발명의 또 다른 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 평면도로서, 이를 설명하면 다음과 같다. 여기서, 도면 및 그에 대한 설명은 이전 실시예와 상이한 부분에 대해서만 하도록 하 며, 그리고, 이전 실시예와 동일한 부분은 동일한 도면부호로 나타낸다.
도 4a를 참조하면, 게이트(23) 및 접합영역(24)이 형성된 기판 결과물 상에 제1층간절연막(25)을 형성한 다음, 상기 제1층간절연막(25)을 식각하여 접합영역(24)을 노출시키는 개구부(26)를 형성한다. 이때, 상기 개구부(26)는 본 발명의 일실시예와 마찬가지로 홀 타입이 아닌 바 타입으로 형성한다.
도 4b를 참조하면, 개구부를 매립하도록 제1층간절연막(25) 상에 도전막을 증착한 후, 게이트가 노출되도록 상기 도전막을 CMP 또는 에치백하여 게이트들 사이의 접합영역 상에 바 타입의 콘택플러그(27)를 형성한다.
도 4c를 참조하면, 콘택플러그를 포함한 제1층간절연막 상에 제2층간절연막(30)을 형성한다. 그런다음, 상기 제2층간절연막(30)을 식각하여 콘택플러그를 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 내에 도전막을 매립시켜 플러그 형태로 하부전극(31)을 형성한다.
여기서, 본 발명의 또 다른 실시예 또한 앞서의 다른 실시예와 마찬가지로 금속패드의 형성없이 바로 하부전극(31)을 형성하며, 따라서, 이 실시예에서도 생략된 금속패드 형성 공정에 해당하는 만큼 공정 단순화를 이룰 수 있다.
도 4d를 참조하면, 하부전극(31)을 포함한 제2층간절연막(30) 상에 상변환 물질막과 상부전극용 도전막을 차례로 형성한 다음, 상기 상부전극용 도전막 및 상변환 물질막을 차례로 식각하여 상부전극(32)과 상변환막을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명에 따른 상변환 기억 소자를 제조한다.
이상, 여기에서는 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 콘택플러그를 바 타입으로 형성함으로써 접합영역과 콘택플러그간 콘택 저항을 낮출 수 있으며, 따라서, 제조 완료된 상변환 기억 소자에서의 전류 구동 특성을 개선시킬 수 있으므로 상변환막의 상변화에 필요한 쓰기 전류를 효과적으로 낮출 수 있다.
또한, 본 발명은 콘택플러그를 바 타입으로 형성함으로써 전류 구동 특성을 높일 수 있으므로 상대적으로 트랜지스터의 크기를 작게 할 수 있으며, 그래서, 셀 효율을 향상시킬 수 있다.
Claims (10)
- 반도체기판;상기 반도체기판 내에 액티브영역을 한정하도록 형성된 소자분리막;상기 소자분리막을 포함한 반도체기판의 액티브영역 상에 형성된 게이트;상기 게이트 양측의 액티브영역 내에 형성된 접합영역;상기 게이트 및 접합영역을 덮도록 기판 전면 상에 형성된 제1층간절연막;상기 제1층간절연막 내에 접합영역과 콘택하도록 형성된 바 타입의 콘택플러그;상기 콘택플러그를 포함한 제1층간절연막 상에 형성된 제2층간절연막;상기 제2층간절연막 내에 바 타입의 콘택플러그와 콘택하도록 형성된 플러그 형태의 하부전극; 및상기 하부전극 및 이에 인접한 제2층간절연막 상에 차례로 형성된 상변환막과 상부전극;을 포함하는 것을 특징으로 하는 상변환 기억 소자.
- 제 1 항에 있어서,상기 바 타입의 콘택플러그를 포함한 제1층간절연막과 플러그 형태의 하부전극을 포함한 제2층간절연막 사이에 개재된 금속패드를 포함한 절연막을 더 포함하는 것을 특징으로 하는 상변환 기억 소자.
- 제 2 항에 있어서,상기 금속패드는 콘택플러그의 전 영역과 콘택되는 바 타입으로 이루어진 것을 특징으로 하는 상변환 기억 소자.
- 제 1 항에 있어서,상기 하부전극은 콘택플러그의 일부분과 콘택하도록 형성된 것을 특징으로 하는 상변환 기억 소자.
- 제 2 항에 있어서,상기 하부전극은 금속패드의 일부분과 콘택하도록 형성된 것을 특징으로 하는 상변환 기억 소자.
- 액티브영역을 한정하는 소자분리막이 구비된 반도체기판을 제공하는 단계;상기 소자분리막을 포함한 반도체기판의 액티브영역 상에 게이트를 형성하는 단계;상기 게이트 양측의 기판 액티브영역 내에 접합영역을 형성하는 단계;상기 게이트 및 접합영역을 덮도록 기판 전면 상에 제1층간절연막을 형성하는 단계;상기 제1층간절연막 내에 접합영역과 콘택하는 바 타입의 콘택플러그를 형성 하는 단계;상기 콘택플러그를 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계;상기 제2층간절연막 내에 바 타입의 콘택플러그와 콘택하는 플러그 형태의 하부전극을 형성하는 단계; 및상기 하부전극 및 이에 인접한 제2층간절연막 상에 차례로 상변환막과 상부전극을 형성하는 단계;을 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
- 제 6 항에 있어서,상기 바 타입의 콘택플러그를 형성하는 단계는,상기 제1층간절연막을 식각하여 게이트 양측의 접합영역을 각각 노출시키는 바 타입의 개구부를 형성하는 단계;상기 바 타입의 개구부를 매립하도록 제1층간절연막 상에 도전막을 형성하는 단계; 및상기 제1층간절연막이 노출되도록 도전막을 CMP하는 단계;를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
- 제 6 항에 있어서,상기 바 타입의 콘택플러그를 형성하는 단계는,상기 제1층간절연막을 식각하여 게이트 및 그 양측의 접합영역을 동시에 노출시키는 개구부를 형성하는 단계;상기 개구부를 매립하도록 제1층간절연막 상에 도전막을 형성하는 단계; 및상기 제1층간절연막이 노출되도록 도전막을 CMP하는 단계;를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
- 제 6 항에 있어서,상기 바 타입의 콘택플러그를 형성하는 단계 후, 그리고, 제2층간절연막을 형성하는 단계 전,상기 바 타입의 콘택플러그를 포함한 제1층간절연막 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 바 타입의 콘택플러그를 노출시키는 바 타입의 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 절연막 상에 금속막을 증착하는 단계; 및 상기 절연막이 노출되도록 금속막을 CMP하는 단계;를 더 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
- 제 9 항에 있어서,상기 금속패드는 콘택플러그의 전 영역과 콘택되도록 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050124046A KR20070063810A (ko) | 2005-12-15 | 2005-12-15 | 상변환 기억 소자 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020050124046A KR20070063810A (ko) | 2005-12-15 | 2005-12-15 | 상변환 기억 소자 및 그의 제조방법 |
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| KR20070063810A true KR20070063810A (ko) | 2007-06-20 |
Family
ID=38363662
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|---|---|---|---|
| KR1020050124046A KR20070063810A (ko) | 2005-12-15 | 2005-12-15 | 상변환 기억 소자 및 그의 제조방법 |
Country Status (1)
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|---|---|
| KR (1) | KR20070063810A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7767533B2 (en) | 2008-06-02 | 2010-08-03 | Samsung Electronics Co., Ltd. | Method and device for providing a contact structure |
-
2005
- 2005-12-15 KR KR1020050124046A patent/KR20070063810A/ko not_active Application Discontinuation
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|---|---|---|---|---|
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