KR100997783B1 - 상변환 기억 소자 및 그의 제조방법 - Google Patents

Abstract

본 발명은 상변환 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 상변환 기억 소자는, 액티브 영역이 한정된 반도체 기판과, 상기 기판 액티브 영역 상에 형성된 수 개의 게이트와, 상기 게이트 양측의 기판 액티브 영역 내에 형성된 소오스 및 드레인과, 상기 소오스 및 드레인과 각각 콘택되도록 형성된 수 개의 비트라인 콘택과, 상기 소오스와 콘택된 비트라인 콘택들을 상호 연결시키도록 형성된 제1도전라인 및 상기 드레인과 콘택된 비트라인 콘택들을 상호 연결시키도록 형성된 제2도전라인과, 상기 게이트와 수직하면서 제2도전라인의 중앙부와 콘택되도록 형성된 비트라인과, 상기 제1도전라인과 콘택하는 하부전극과 그 위에 적층되는 GST막 및 상부전극으로 구성되며 비트라인을 중심으로 지그-재그 형태로 배치되게 형성된 수 개의 GST 셀과, 상기 GST 셀의 상부전극과 콘택하도록 형성된 금속배선을 포함하는 것을 특징으로 한다.

Description

상변환 기억 소자 및 그의 제조방법{Phase change RAM device and method of manufacturing the same}

도 1a 내지 도 1h는 본 발명에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 평면도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 반도체 기판 2 : 게이트

4a,4b : 비트라인 콘택 5a,5b : 도전라인

6 : 제1콘택홀 7 : 비트라인

8 : 제2콘택홀 10 : GST 셀

11 : 금속배선

본 발명은 상변환 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 비트라인의 형성을 용이하게 하면서 인접 GST 셀들간 누설전류를 억제시킬 수 있는 상변환 기억 소자 및 그의 제조방법에 관한 것이다.

일반적으로 기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성 의 램(Random Access Memory : RAM) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.

그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 주기적인 리프레쉬 동작을 위해 높은 전하저장 능력이 요구되고, 이를위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움을 갖게 되었다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비하여 높은 동작전압이 요구되고, 이에따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.

이에, 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되어 왔으며, 그 한 예로 상변환 기억 소자(Phase Change RAM)가 제안되었다.

이러한 상변환 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변환막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다.

다시말해, 상변환 기억 소자는 상변환막으로 칼코제나이드(Chalcogenide)막을 이용하는데, 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움 (Te)로 이루어진 화합물막(이하, GST막)으로서, 인가된 전류, 즉, 주울 열(Joule Heat)에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어나며, 이때, 비정질 상태를 갖는 상변환막의 비저항이 결정질 상태를 갖는 상변환막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변환막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.

한편, GST막의 상변화가 이루어지도록 하기 위해서는 1㎃ 이상의 전류가 필요하며, 이에 따라, 0.18㎛ CMOS를 이용하는 트랜지스터의 경우는 게이트 폭(gate width)이 1㎛ 이상이 되어야 한다.

그런데, 이렇게 트랜지스터의 게이트 폭이 1㎛ 이상이 되면, 센스 엠플리파이어(Sense Amplifier)에 연결되는 비트라인을 형성하는데 어려움이 있음은 물론 GST 셀을 형성하는데 어려움이 있게 된다. 또한, 인접한 GST 셀들간에 누설전류가 발생되는 바, 소자 특성 및 신뢰성 또한 현저히 떨어지게 된다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 비트라인의 형성을 용이하게 한 상변환 기억 소자 및 그의 제조방법을 제공함에 그 목적이 있다.

또한, 본 발명은 GST 셀의 위치 변경을 통해 인접한 GST 셀들간의 누설전류 발생을 억제시킬 수 있는 상변환 기억 소자 및 그의 제조방법을 제공함에 그 다른 목적이 있다.

상기와 같은 목적을 달성하기 위해, 본 발명은, 액티브 영역이 한정된 반도체 기판; 상기 기판 액티브 영역 상에 형성된 수 개의 게이트; 상기 게이트 양측의 기판 액티브 영역 내에 형성된 소오스 및 드레인; 상기 소오스 및 드레인과 각각 콘택되도록 형성된 수 개의 비트라인 콘택; 상기 소오스와 콘택된 비트라인 콘택들을 상호 연결시키도록 형성된 제1도전라인 및 상기 드레인과 콘택된 비트라인 콘택들을 상호 연결시키도록 형성된 제2도전라인; 상기 게이트와 수직하면서 제2도전라인의 중앙부와 콘택되도록 형성된 비트라인; 상기 제1도전라인과 콘택하는 하부전극과 그 위에 적층되는 GST막 및 상부전극으로 구성되며, 비트라인을 중심으로 지그-재그 형태로 배치되게 형성된 수 개의 GST 셀; 및 상기 GST 셀의 상부전극과 콘택하도록 형성된 금속배선을 포함하는 것을 특징으로 하는 상변환 기억 소자를 제공한다.

또한, 본 발명은, 액티브 영역이 한정된 반도체 기판 상에 수 개의 게이트를 형성하는 단계; 상기 게이트 양측의 기판 액티브 영역 내에 소오스 및 드레인을 형성하는 단계; 상기 게이트와 소오스 및 드레인이 형성된 기판 전면 상에 제1산화막을 형성하는 단계; 상기 제1산화막 내에 각각 일렬로 배치되어 소오스 및 드레인과 콘택되는 수 개의 비트라인 콘택을 형성하는 단계; 상기 제1산화막 상에 소오스와 콘택된 비트라인 콘택들을 상호 연결시키는 제1도전라인과 상기 드레인과 콘택된 비트라인 콘택들을 상호 연결시키는 제2도전라인을 형성하는 단계; 상기 제1 및 제2도전라인이 형성된 제1산화막 상에 제2산화막을 형성하는 단계; 상기 제2산화막 상에 게이트와 수직하면서 제2도전라인의 중앙부와 콘택되도록 비트라인을 형성하는 단계; 상기 비트라인이 형성된 제2산화막 상에 제3산화막을 형성하는 단계; 상기 제3산화막 상에 제1도전라인과 콘택하는 하부전극과 그 위에 적층되는 GST막 및 상부전극으로 구성되며, 비트라인을 중심으로 지그-재그 형태로 배치되게 GST 셀들을 형성하는 단계; 상기 GST 셀들이 형성된 제3산화막 상에 제4산화막을 형성하는 단계; 및 상기 제4산화막 상에 GST 셀의 상부전극과 콘택하는 금속배선을 형성하는 단계를 포함하는 상변환 기억 소자의 제조방법을 제공한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 비트라인이 트랜지스터의 중앙에서 아웃(out)되어 나가도록 설계하고, 이를 위해, 드레인단의 중간에 콘택을 형성하며, GST 셀은 비트라인을 기준으로 지그-재그(Zig-Zag) 형태로 배열되도록 형성한다.

이렇게 하면, 게이트 폭에 상관없이 비트라인의 형성을 용이하게 할 수 있고, 또한, GST 셀이 지그-재그로 배열되는 것에 의해 인접 GST 셀들간 누설전류의 발생을 억제시킬 수 있게 된다.

자세하게, 도 1a 내지 도 1h는 본 발명에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 평면도로서, 이를 설명하면 다음과 같다.

도 1a를 참조하면, 공지의 STI(Shallow Trench Isolation) 공정에 따라 반도 체 기판 내에 소자분리막(도시안됨)을 형성하여 액티브 영역(1)을 한정한다. 그런다음, 액티브 영역 상에, 예컨데, 횡방향으로 배치되게 게이트들(2)을 형성한다. 이때, 상기 게이트(2)는 상변화에 필요한 1㎃ 이상의 전류를 형성하기 위해 1㎛ 이상의 폭을 갖도록 형성한다.

도 1b를 참조하면, 게이트(2) 양측의 기판 액티브 영역 내에 불순물을 이온주입하여 소오스 및 드레인(도시안됨)을 형성한 후, 상기 게이트(2) 및 소오스/드레인을 포함한 기판 전면 상에 제1산화막(도시안됨)을 형성한다. 그런다음, 상기 제1산화막(3)을 식각하여 소오스 및 드레인을 노출시키는 수 개의 콘택홀들을 형성한 후, 각 콘택홀 내에 도전막을 매립시켜 비트라인 콘택들(4a, 4b)을 형성한다. 여기서, 소오스와 콘택된 비트라인 콘택들(4a) 및 드레인과 콘택된 비트라인 콘택들(4b) 각각은 일렬로 배치되도록 형성한다.

도 1c를 참조하면, 수 개의 비트라인 콘택(4a, 4b)이 형성된 기판 결과물 상에 도전막을 증착한 후, 이를 패터닝하여 게이트(2)와 평행하면서 소오스와 콘택된 비트라인 콘택들(4a)을 상호 연결시키는 제1도전라인(5a)과 드레인과 콘택된 비트라인 콘택들(4b)을 상호 연결시키는 제2도전라인(5b)을 형성한다.

도 1d를 참조하면, 기판 결과물 상에 제2산화막(도시안됨)을 형성한 상태에서, 상기 제2산화막을 식각하여 드레인과 콘택된 비트라인 콘택들을 상호 연결한 제2도전라인(5b)을 노출시키는 제1콘택홀(6)을 형성한다.

도 1e를 참조하면, 제1콘택홀을 매립하도록 제2산화막 상에 도전막을 증착한 후, 이를 패터닝하여 게이트(2)와 수직하게 배치되면서 드레인과 콘택된 비트라인 콘택들을 상호 연결한 제2도전라인(5b)과 전기적으로 콘택되고, 그리고, 센스 엠플리파이어까지 연결되는 비트라인(7)을 형성한다.

도 1f를 참조하면, 상기 비트라인(7)이 형성된 기판 결과물 상에 제3산화막(도시안됨)을 증착한다. 그런다음, 상기 제3산화막과 그 아래의 제2산화막을 식각하여 소오스와 콘택된 비트라인 콘택들을 상호 연결한 제1도전라인(5a)을 노출시키는 제2콘택홀들(8)을 형성한다. 이때, 상기 제2콘택홀들(8)은 인접한 GST 셀들간의 누설전류 발생이 억제되도록 상호간에 최대한 멀리 떨어지는 형태, 즉, 비트라인(7)을 중심으로 그 양측에 지그-재그로 배치되는 형태로 형성한다.

도 1g를 참조하면, 제2콘택홀 내에 도전막을 매립시켜 소오스와 콘택된 비트라인 콘택들을 상호 연결한 제1도전라인(5a)과 콘택되는 스토리지 노드 콘택(도시안됨)을 형성한다. 그런다음, 상기 스토리지 노드 콘택을 포함한 제3산화막 상에, 자세하게 도시되지 않았으나, 상기 스토리지 노드 콘택에 의해 제1도전라인(5a)과 전기적으로 콘택되는 하부전극과 그 위에 적층되는 GST막 및 상부전극으로 이루어지는 GST 셀(10)을 형성한다.

도 1h를 참조하면, GST 셀(10)이 형성된 기판 결과물 상에 제4산화막을 형성한 상태에서, 상기 제4산화막을 식각하여 상부전극을 노출시키는 제3콘택홀을 형성한 후, 상기 제4산화막 상에 제3콘택홀을 통해 GST 셀(10)의 상부전극과 콘택되는 금속배선(11)을 형성한다.

이후, 공지된 일련의 후속 공정들을 진행하여 본 발명에 따른 상변환 기억 소자의 제조를 완성한다.

이상에서와 같이, 본 발명은 비트라인이 트랜지스터의 중앙에 배치되도록 만듦으로써 상기 비트라인의 형성을 용이하게 할 수 있다. 또한, 본 발명은 GST 셀을 종래와는 달리 지그-재그로 형태로 배치되도록 하므로써 인접한 GST 셀들간의 누설전류 발생을 최대한 억제시킬 수 있으며, 그래서, 상변환 기억 소자의 특성 및 신뢰성을 향상시킬 수 있다.

이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (5)

1. 액티브 영역이 한정된 반도체 기판;

   상기 기판 액티브 영역 상에 형성된 수 개의 게이트;

   상기 게이트 양측의 기판 액티브 영역 내에 형성된 소오스 및 드레인;

   상기 소오스 및 드레인과 각각 콘택되도록 형성된 수 개의 비트라인 콘택;

   상기 소오스와 콘택된 비트라인 콘택들을 상호 연결시키도록 형성된 제1도전라인 및 상기 드레인과 콘택된 비트라인 콘택들을 상호 연결시키도록 형성된 제2도전라인;

   상기 게이트와 수직하면서 제2도전라인의 중앙부와 콘택되도록 형성된 비트라인;

   상기 제1도전라인과 콘택하는 하부전극과 그 위에 적층되는 GST막 및 상부전극으로 구성되며, 비트라인을 중심으로 지그-재그 형태로 배치되게 형성된 수 개의 GST 셀; 및

   상기 GST 셀의 상부전극과 콘택하도록 형성된 금속배선을 포함하는 것을 특징으로 하는 상변환 기억 소자.
2. 제 1 항에 있어서, 상기 비트라인 콘택들은 게이트 양측에 일렬로 수 개가 형성된 것을 특징으로 하는 상변환 기억 소자.
3. 제 1 항에 있어서, 상기 제1도전라인과 하부전극은 그 사이에 개재되는 스토리지 노드 콘택에 의해 상호 연결된 것을 특징으로 하는 상변환 기억 소자.
4. 액티브 영역이 한정된 반도체 기판 상에 수 개의 게이트를 형성하는 단계;

   상기 게이트 양측의 기판 액티브 영역 내에 소오스 및 드레인을 형성하는 단계;

   상기 게이트와 소오스 및 드레인이 형성된 기판 전면 상에 제1산화막을 형성하는 단계;

   상기 제1산화막 내에 각각 일렬로 배치되어 소오스 및 드레인과 콘택되는 수 개의 비트라인 콘택을 형성하는 단계;

   상기 제1산화막 상에 소오스와 콘택된 비트라인 콘택들을 상호 연결시키는 제1도전라인과 상기 드레인과 콘택된 비트라인 콘택들을 상호 연결시키는 제2도전라인을 형성하는 단계;

   상기 제1 및 제2도전라인이 형성된 제1산화막 상에 제2산화막을 형성하는 단계;

   상기 제2산화막 상에 게이트와 수직하면서 제2도전라인의 중앙부와 콘택되도록 비트라인을 형성하는 단계;

   상기 비트라인이 형성된 제2산화막 상에 제3산화막을 형성하는 단계;

   상기 제3산화막 상에 제1도전라인과 콘택하는 하부전극과 그 위에 적층되는 GST막 및 상부전극으로 구성되며, 비트라인을 중심으로 지그-재그 형태로 배치되게 GST 셀들을 형성하는 단계;

   상기 GST 셀들이 형성된 제3산화막 상에 제4산화막을 형성하는 단계; 및

   상기 제4산화막 상에 GST 셀의 상부전극과 콘택하는 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
5. 제 4 항에 있어서, 상기 제3산화막을 형성하는 단계 후, 그리고, 상기 GST 셀을 형성하는 단계 전, 상기 제1도전라인과 GST 셀의 하부전극을 콘택시키기 위해 상기 제2 및 제3산화막 내에 제2도전라인과 콘택하는 스토리지 노드 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.

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