KR100791008B1 - 서로 인접하는 셀들에 공유된 상변화 물질 패턴을 구비하는상변화 메모리 소자 및 이를 구비하는 전자제품 - Google Patents

서로 인접하는 셀들에 공유된 상변화 물질 패턴을 구비하는상변화 메모리 소자 및 이를 구비하는 전자제품 Download PDF

Info

Publication number
KR100791008B1
KR100791008B1 KR1020060134177A KR20060134177A KR100791008B1 KR 100791008 B1 KR100791008 B1 KR 100791008B1 KR 1020060134177 A KR1020060134177 A KR 1020060134177A KR 20060134177 A KR20060134177 A KR 20060134177A KR 100791008 B1 KR100791008 B1 KR 100791008B1
Authority
KR
South Korea
Prior art keywords
lower electrodes
phase change
change material
material patterns
electrically connected
Prior art date
Application number
KR1020060134177A
Other languages
English (en)
Inventor
안형근
히데키 호리이
신종찬
안동호
배준수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060134177A priority Critical patent/KR100791008B1/ko
Priority to US11/941,173 priority patent/US7800095B2/en
Priority to TW096148276A priority patent/TW200834910A/zh
Priority to JP2007327908A priority patent/JP2008166771A/ja
Priority to CN2007101601994A priority patent/CN101221970B/zh
Application granted granted Critical
Publication of KR100791008B1 publication Critical patent/KR100791008B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices

Abstract

서로 인접하는 셀들에 공유된 상변화 물질 패턴을 구비하는 상변화 메모리 소자를 제공한다. 상기 상변화 메모리 소자는 행렬로 배치된 복수 개의 하부 전극들을 구비한다. 상기 하부 전극들 상에 전기적으로 접속하는 상변화 물질 패턴들이 배치된다. 상기 상변화 물질 패턴들의 각각은 상기 하부 전극들 중 행과 열에 대해 사선 방향으로 인접하는 둘 이상의 하부 전극들 상에 공통적으로 접속한다.

Description

서로 인접하는 셀들에 공유된 상변화 물질 패턴을 구비하는 상변화 메모리 소자 및 이를 구비하는 전자제품{Phase-change memory device having phase change material pattern shared between adjacent cells and electronic product including the phase-change memory}
도 1은 본 발명의 일부 실시예들에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 도시한 등가회로도(equivalent circuit diagram)이다.
도 2는 도 1의 등가회로도에 상응하며, 본 발명의 일 실시예에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 나타낸 레이아웃이다.
도 3은 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 나타낸 레이아웃이다.
도 5는 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 나타낸 레이아웃이다.
도 6은 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 나타낸 레이아웃이다.
도 7은 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 나타낸 레이아웃이다.
도 8은 본 발명의 일부 실시예들에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 도시한 등가회로도이다.
도 9는 도 8의 등가회로도에 상응하며, 본 발명의 일 실시예에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 나타낸 레이아웃이다.
도 10은 도 9의 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 11는 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 나타낸 레이아웃이다.
도 12는 본 발명의 일부 실시예들에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 도시한 등가회로도이다.
도 13은 도 12의 등가회로도에 상응하며, 본 발명의 일 실시예에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 나타낸 레이아웃이다.
도 14은 도 13의 Ⅲ-Ⅲ'에 따라 취해진 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 나타낸 레이아웃이다.
도 16은 본 발명의 실시예들에 따른 상변화 메모리 소자를 데이터 저장 매체로(data storage media) 채택하는 전자제품(electronic product)의 개략적인 블록 다이아그램이다.
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 서로 인접하는 셀들에 공유된 상변화 물질 패턴을 구비하는 상변화 메모리 소자에 관한 것이다.
상변화 메모리 소자는 상변화 물질의 상변화에 따른 저항 차이를 이용한 메모리 소자로서 비휘발성 메모리 소자이다. 이러한 상변화 메모리 소자의 단위 셀은 하나의 스위칭 소자와 상기 스위칭 소자에 전기적으로 접속된 상변화 저항체를 구비하고, 상기 상변화 저항체는 상변화 물질 패턴을 구비한다.
상기 상변화 물질 패턴을 형성함에 있어서, 기판 전면에 상변화 물질막을 적층한 후 패터닝한다. 상기 패터닝 과정에서 상변화 물질막은 손상될 수 있다. 구체적으로, 상기 상변화 물질 패턴의 외곽부분은 형상이 변화되거나 조성이 변화될 수 있다. 특히, 상기 상변화 물질 패턴을 각 단위 셀 별로 분리된 섬(island) 형상으로 형성할 경우, 상변화 물질 패턴의 4개의 면이 모두 노출되게 되므로 상변화 물질 패턴의 손상정도가 가장 크다.
본 발명이 이루고자 하는 기술적 과제는 상변화 물질 패턴의 손상을 줄임과 동시에 서로 인접하는 셀들 간에 생성될 수 있는 전기적 교란을 최소화시킨 상변화 메모리 소자 및 이를 구비하는 전자제품을 제공함에 있다.
본 발명의 일 실시예에 따르면 상변화 메모리 소자가 제공된다. 상기 상변화 메모리 소자는 행렬로 배치된 복수 개의 하부 전극들을 구비한다. 상기 하부 전극들 상에 전기적으로 접속하는 상변화 물질 패턴들이 배치된다. 상기 상변화 물질 패턴들의 각각은 상기 하부 전극들 중 행과 열에 대해 사선 방향으로 인접하는 둘 이상의 하부 전극들 상에 공통적으로 접속한다.
본 발명의 다른 실시예에 따르면 상변화 메모리 소자는 행렬로 배치된 복수 개의 하부 전극들을 구비한다. 상기 하부 전극들 하부에 상기 하부 전극들에 각각 전기적으로 접속하는 복수 개의 수직 셀 다이오드들이 위치한다. 상기 수직 셀 다이오드들의 하부에 워드라인들이 전기적으로 접속한다. 상기 워드라인들은 상기 수직 셀 다이오드들의 행들을 따라 각각 배치된다. 상기 하부 전극들 상에 전기적으로 접속하는 상변화 물질 패턴들이 배치된다. 상기 상변화 물질 패턴들의 각각은 상기 하부 전극들 중 행과 열에 대해 사선 방향으로 인접하는 둘 이상의 하부 전극들 상에 공통적으로 접속한다. 상기 상변화 물질 패턴들의 상부에 전기적으로 접속하는 비트라인들이 배치된다.
본 발명의 다른 실시예에 따르면 상변화 메모리 소자는 행렬로 배치된 복수 개의 하부 전극들을 구비한다. 상기 하부 전극들의 하부에 전기적으로 접속하는 복수 개의 활성영역들이 배치된다. 상기 활성영역들의 각각은 열방향으로 인접하는 한 쌍의 하부 전극들에 접속한다. 상기 활성영역들을 복수 개의 워드라인들이 가로지른다. 상기 워드라인들의 각 쌍은 상기 한 쌍의 하부 전극들 사이에 배치된다. 상기 각 쌍의 워드라인들 사이에 공통 소오스 라인이 배치된다. 상기 워드라인, 상기 공통 소오스 라인 및 상기 하부 전극들 상에 상기 하부 전극들에 전기적으로 접속하는 상변화 물질 패턴들이 배치된다. 상기 상변화 물질 패턴들의 각각은 상기 하부 전극들 중 행과 열에 대해 사선 방향으로 인접하는 둘 이상의 하부 전극들 상에 공통적으로 접속한다. 상기 상변화 물질 패턴들의 상부에 전기적으로 접속하는 비트라인들이 배치된다.
본 발명의 다른 실시예에 따르면 상변화 메모리 소자는 행렬로 배치된 복수 개의 하부 전극들을 구비한다. 상기 하부 전극들의 하부에 전기적으로 접속하는 복수 개의 활성영역들이 배치된다. 상기 활성영역들은 상기 하부 전극들의 열들에 각각 접속한다. 상기 활성영역들을 복수개의 워드라인들이 가로지른다. 상기 워드라인들의 각 쌍은 상기 하부 전극들 각각의 양측에 배치된다. 열방향으로 인접하는 한 쌍의 하부전극들 사이에 위치한 두 개의 워드라인들 사이에 공통 소오스 라인이 배치된다. 상기 워드라인, 상기 공통 소오스 라인 및 상기 하부 전극들 상에 상기 하부 전극들에 전기적으로 접속하는 상변화 물질 패턴들이 배치된다. 상기 상변화 물질 패턴들의 각각은 상기 하부 전극들 중 행과 열에 대해 사선 방향으로 인접하는 둘 이상의 하부 전극들 상에 공통적으로 접속한다. 상기 상변화 물질 패턴들의 상부에 전기적으로 접속하는 비트라인들이 배치된다.
본 발명의 다른 실시예에 따르면 상변화 메모리 소자 및 이에 접속된 프로세서를 구비하는 전자제품이 제공된다. 상기 상변화 메모리 소자는 행렬로 배치된 복수 개의 하부 전극들을 구비한다. 상기 하부 전극들 상에 전기적으로 접속하는 상변화 물질 패턴들이 배치된다. 상기 상변화 물질 패턴들의 각각은 상기 하부 전극들 중 행과 열에 대해 사선 방향으로 인접하는 둘 이상의 하부 전극들 상에 공통적으로 접속한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
제1 실시예
도 1은 본 발명의 일부 실시예들에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 도시한 등가회로도(equivalent circuit diagram)이다.
도 1을 참조하면, 상기 상변화 메모리 소자의 셀 어레이 영역은 복수 개의 제1 신호선들 즉, 워드라인들(WL) 및 상기 워드라인들(WL)과 교차하는 복수 개의 제2 신호선들 즉, 비트라인들(BL)을 구비한다. 상기 비트라인들(BL) 및 상기 워드라인들(WL)의 교차점들(cross points)에 복수 개의 상변화 메모리 셀들(C)이 각각 배치된다. 상기 각 상변화 메모리 셀(C)은 상변화 저항체(phase change resistor; Rp)와 수직 셀 다이오드(vertical cell diode; D)를 포함한다. 상기 수직 셀 다이오드(D)는 p형 반도체 및 n형 반도체를 구비할 수 있다. 상기 상변화 저항체(Rp)의 일단은 상기 비트라인들(BL)중 어느 하나에 전기적으로 접속되고, 타단은 상기 p형 반도체에 접속한다. 상기 n형 반도체는 상기 워드라인들(WL)중 어느 하나에 전기적으로 접속된다. 상기 상변이 저항체(Rp) 및 상기 수직 셀 다이오드(D) 사이 의 노드(node)는 상기 상변이 저항체(Rp)의 하부전극(bottom electrode; BE)에 해당할 수 있다.
도 2는 도 1의 등가회로도에 상응하며, 본 발명의 일 실시예에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 나타낸 레이아웃이다.
도 2를 참조하면, 복수 개의 하부 전극들(BE)이 행렬형태로 배치된다. 이 때, 각 행에 배치된 하부 전극들(BE) 사이의 간격 즉, 제1 간격(d1)은 일정할 수 있고, 각 열에 배치된 하부 전극들(BE) 사이의 간격 즉, 제2 간격(d2) 또한 일정할 수 있다. 상기 제1 간격(d1)과 상기 제2 간격(d2)은 같을 수도 있고 다를 수도 있다.
상기 하부 전극들(BE) 하부에 상기 하부 전극들(BE)에 각각 전기적으로 접속하는 복수 개의 수직 셀 다이오드들(D)이 배치된다. 상기 수직 셀 다이오드들(D)은 상기 하부 전극들(BE)에 정렬되어 배치되므로, 상기 수직 셀 다이오드들(D) 또한 행렬 형태로 배치될 수 있다. 상기 수직 셀 다이오드들(D)의 하부에 상기 수직 셀 다이오드들(D)에 전기적으로 접속하는 워드라인들(WL)이 배치된다. 상기 워드라인들(WL)은 상기 수직 셀 다이오드들(D)의 행들을 따라 각각 배치된다.
상기 하부 전극들(BE) 상에 상변화 물질 패턴들(35)이 위치한다. 상기 상변화 물질 패턴들(35)은 도 1에 도시된 상변화 저항체(Rp)의 일 실시예에 해당한다. 상기 상변화 물질 패턴들(35)의 각각은 상기 하부 전극들(BE) 중 행과 열에 대해 사선 방향으로 인접하는 둘 이상의 하부 전극들(BE)에 공통적으로 전기적으로 접속한다. 즉, 상기 상변화 물질 패턴들(35)은 사선 방향으로 배치된다. 본 실시예에 서, 상기 상변화 물질 패턴들(35)의 각각은 상기 사선 방향으로 인접하는 한 쌍의 하부 전극들 상에 배치된다. 이러한 상변화 물질 패턴들(35)은 도 5에 도시된 바와 같이 배열될 수도 있다.
상기 상변화 물질 패턴들(35)의 각각에 전기적으로 접속하는 하부전극들 사이의 간격 즉, 제3간격(d3)은 상기 제1간격(d1) 및 상기 제2간격(d2)에 비해 클 수 있다. 한편, 상기 상변화 물질 패턴(35)이 하나의 행에 배치된 두 개의 하부전극들(BE) 또는 하나의 열에 배치된 두 개의 하부전극들(BE)에 공통적으로 접속하는 경우를 가정하면, 하나의 상변화 물질 패턴(35)에 전기적으로 접속하는 하부전극들 사이의 간격은 상기 제1간격(d1) 또는 상기 제2간격(d2)일 수 있다. 정리하면, 사선 방향으로 배치된 상변화 물질 패턴(35)은 하부 전극들(BE)의 행 또는 열 방향으로 배치된 상변화 물질 패턴(35)에 비해 그에 전기적으로 접속하는 하부 전극들(BE) 사이의 간격을 최대로 증가시킬 수 있다. 이 경우, 하나의 상변화 물질 패턴(35)을 공유하는 상변화 메모리 셀들(C) 중 어느 하나에 데이터를 기입한 후, 다른 하나에 데이터를 기입하는 과정에서 종전에 기입된 데이터가 교란될 확률을 낮출 수 있다. 이러한 데이터의 교란은 상기 공유된 상변화 물질 패턴(35)을 통한 열전달에 의해 발생할 수 있다. 따라서, 상변화 물질 패턴(35)을 사선 방향으로 배치함으로써 소자 동작시 열전달 경로를 최대화할 수 있고, 이에 따라 상기 상변화 물질 패턴(35)을 공유하는 상변화 메모리 셀들 간의 전기적 교란을 최소화할 수 있다.
상기 상변화 물질 패턴들(35) 상에 상기 상변화 물질 패턴들(35)에 전기적으로 접속하는 비트라인들(BL)이 배치된다. 본 실시예에서, 상기 비트라인들(BL)은 상기 상변화 물질 패턴들(35)에 정렬되어 상기 상변화 물질 패턴들(35)의 배치방향 즉, 사선방향으로 연장된다. 따라서, 상기 비트라인들(BL)의 각각은 사선방향으로 연속적으로 인접하는 다수 개의 상기 상변화 물질 패턴들(35)에 전기적으로 접속한다.
도 3은 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 2 및 도 3을 참조하면, 일방향으로 연장되어 서로 평행한 복수개의 워드라인들(WL)이 제공된다. 상기 워드라인들(WL)은 반도체 기판(10) 내에 형성되고, n형의 불순물로 도우핑된 활성영역들일 수 있다. 상기 워드라인들(WL)은 반도체 기판(10) 내에 형성된 소자분리막(10a)에 의해 서로 전기적으로 절연될 수 있다.
상기 워드라인들(WL) 상에 복수 개의 수직 셀 다이오드들(vertical cell diode; D)이 전기적으로 접속한다. 상기 수직 셀 다이오드들(D) 상에 정렬되어 상기 수직 셀 다이오드들(D)에 각각 전기적으로 접속하는 복수 개의 하부전극들(BE)이 배치된다.
상기 하나의 수직 셀 다이오드(D)와 상기 하나의 하부전극(BE)은 적층 구조체(S)를 형성한다. 상기 적층 구조체들(S)은 상기 워드라인들(WL)을 갖는 기판(10) 상에 제공된 하부 절연막(18)에 의해 서로 절연된다. 구체적으로, 상기 하부 절연막(18)을 관통하는 셀 콘택홀들(18a)의 하부영역들 내에 상기 수직 셀 다이오드들(D)이 배치되고, 상기 셀 콘택홀들(18a)의 상부영역들 내에 상기 하부전극 들(BE)이 배치된다. 상기 수직 셀 다이오드들(D)의 각각은 차례로 적층된 n형 반도체(21) 및 p형 반도체(23)를 구비할 수 있다. 또한, 상기 하부전극들(BE)의 측벽들은 절연성 스페이서들(28)에 의해 둘러싸여질 수 있다. 상기 절연성 스페이서들(28)이 제공될 때, 상기 하부전극들(BE)의 상부면들은 상기 셀 콘택홀들(18a)의 수평 단면적들(horizontal section areas)보다 작은 면적을 가질 수 있다.
상기 하부전극들(BE)은 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 몰리브데늄 질화막(MoN), 니오비윰 질화막(NbN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 붕소 질화막(TiBN), 지르코늄 실리콘 질화막(ZrSiN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 붕소 질화막(WBN), 지르코늄 알루미늄 질화막(ZrAlN), 몰리브데늄 알루미늄 질화막(MoAlN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN), 타이타늄 텅스텐막(TiW), 타이타늄 알루미늄막(TiAl), 타이타늄 산질화막(TiON), 타이타늄 알루미늄 산질화막(TiAlON), 텅스텐 산질화막(WON) 또는 타탄륨 산질화막(TaON)과 같은 도전막일 수 있고, 상기 절연성 스페이서들(28)은 실리콘 질화막일 수 있다.
상기 하부 전극들(BE) 상에 상변화 물질 패턴들(35)이 위치한다. 상기 상변화 물질 패턴들(35) 상에 상기 상변화 물질 패턴들(35)에 자기정렬된 상부 전극(37)이 위치할 수 있다. 상기 상변화 물질 패턴들(35) 및 상기 상부 전극(37)은 다양한 방법을 사용하여 형성할 수 있으나, 일 예로서 상기 하부 전극들(BE) 및 상기 하부 절연막(18) 상에 상변화 물질막 및 상부 전극막을 적층한 후, 상기 상부 전극막 상에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상부 전극막 및 상기 상변화 물질막을 차례로 식각함으로써 형성할 수 있다. 이러한 패터닝 과정에서 각 단위 셀(C)을 기준으로 할 때, 상기 상변화 물질 패턴들(35)은 그의 세 측면들만이 노출된다. 한편, 상기 상변화 물질 패턴들(35)을 각 단위 셀 별로 분리된 섬(island) 형상으로 형성할 경우 패터닝과정에서 상기 상변화 물질 패턴들(35)은 그의 네 측면들이 모두 노출된다. 따라서, 둘 이상의 하부 전극들(BE)에 공통적으로 전기적으로 접속된 상변화 물질 패턴들(35)은 패터닝 과정에서의 손상이 감소될 수 있다.
상기 상변화 물질 패턴들(35)은 게르마늄(germanium; Ge), 스티비윰(stibium; Sb) 및 텔루리윰(tellurium; Te)의 합금막 즉, GST 합금막과 같은 칼코게나이드막(chalcogenide layer)일 수 있다. GST 합금막 외에도 As-Sb-Te, As-Gb-Te, As-Gb-Sb-Te, Sn-Te, In-Sn-Sb-Te, Ag-In-Sb-Te막 등이 적용될 수 있다. 상기 상부전극들(23)은 타이타늄 질화막과 같은 도전막일 수 있다.
상기 상부 전극들(37) 상에 상기 상부 전극들(37) 및 상기 상변화 물질 패턴들(35)을 덮는 상부 절연막(40)이 제공된다. 상기 상부 절연막(40) 상에 상기 상부 전극들(37)에 전기적으로 접속하는 비트라인들(BL)이 배치된다. 구체적으로, 상기 비트라인들(BL)은 상기 상부 절연막(40)을 관통하는 콘택 플러그들(45)에 의해 상기 상부 전극들(37)에 전기적으로 접속하며, 상기 상부 전극들(37)을 통해 상기 상변화 물질 패턴들(35)에 전기적으로 접속한다.
제1 실시예의 변형예들
도 4는 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 나타낸 레이아웃이다. 본 실시예에 따른 상변화 메모리 소자는 후술하는 것을 제외하고는 도 2 및 도3을 참조하여 설명한 상변화 메모리 소자와 유사하다.
도 4를 참조하면, 상변화 물질 패턴들(35) 상에 위치하여 상기 상변화 물질 패턴들(35)에 전기적으로 접속하는 비트라인(BL)들이 배치된다. 상기 비트라인들(BL)은 상기 하부 전극들(BE)의 열들을 따라 각각 배치되어, 열방향으로 인접하는 상기 상변화 물질 패턴들(35)에 전기적으로 접속한다.
도 6은 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 나타낸 레이아웃이다. 본 실시예에 따른 상변화 메모리 소자는 후술하는 것을 제외하고는 도 2 및 도3을 참조하여 설명한 상변화 메모리 소자와 유사하다.
도 6을 참조하면, 상변화 물질 패턴들(35)은 상기 하부 전극들(BE) 중 행과 열에 대해 사선 방향으로 인접하는 둘 이상의 하부 전극들(BE)에 공통적으로 전기적으로 접속한다. 즉, 상기 상변화 물질 패턴들(35)은 사선 방향으로 배치된다. 나아가, 상기 상변화 물질 패턴들(35)은 사선 방향으로 연장되어 서로 평행한 직선 형태로 배치된다. 이 경우, 상기 상변화 물질 패턴들(35)의 패터닝 과정에서, 각 단위 셀(C)을 기준으로 할 때 상기 상변화 물질 패턴들(35)은 그의 양측 측면들 즉, 2개의 측면들만이 노출된다. 따라서, 본 실시예에 따른 상변화 물질 패턴들(35)은 패터닝 과정에서의 손상이 더욱 감소될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 나타낸 레이아웃이다. 본 실시예에 따른 상변화 메모리 소자는 후술하는 것을 제외하고는 도 2 및 도 3을 참조하여 설명한 상변화 메모리 소자와 유사하다.
도 7을 참조하면, 상변화 물질 패턴들(35)은 상기 하부 전극들(BE) 중 행과 열에 대해 사선 방향으로 인접하는 둘 이상의 하부 전극들(BE)에 공통적으로 전기적으로 접속한다. 즉, 상기 상변화 물질 패턴들(35)은 사선 방향으로 배치된다. 나아가, 상기 상변화 물질 패턴들(35)은 구부러져 다른 사선 방향으로 연장되고, 다시 구부러져 다른 사선 방향으로 연장된다. 즉, 상기 상변화 물질 패턴들(35)은 지그재그 형태로 배치된다.
제2 실시예
도 8은 본 발명의 일부 실시예들에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 도시한 등가회로도이다.
도 8을 참조하면, 상기 상변화 메모리 소자의 셀 어레이 영역은 복수 개의 제1 신호선들 즉, 워드라인들(WL) 및 상기 워드라인들(WL)과 교차하는 복수 개의 제2 신호선들 즉, 비트라인들(BL)을 구비한다. 상기 비트라인들(BL) 및 상기 워드라인들(WL)의 교차점들에 복수 개의 상변화 메모리 셀들(C)이 각각 배치된다. 상기 각 상변화 메모리 셀(C)은 상변화 저항체(Rp)와, 게이트 전극, 소오스 영역 및 드레인 영역을 갖는 모스 트랜지스터(M)를 포함한다. 상기 상변화 저항체(Rp)의 일단은 상기 비트라인들(BL)중 어느 하나에 전기적으로 접속되고, 타단은 상기 모 스 트랜지스터(M)의 드레인 영역에 전기적으로 접속된다. 또한, 상기 모스 트랜지스터(M)의 상기 게이트 전극은 상기 워드라인들(WL)중 어느 하나에 전기적으로 접속되고, 상기 모스 트랜지스터(M)의 상기 소오스 영역은 공통 소오스 라인(CSL)에 전기적으로 접속된다. 상기 상변이 저항체(Rp)와 상기 모스 트랜지스터(M)의 드레인 영역 사이의 노드(node)는 상기 상변이 저항체(Rp)의 하부전극(BE)에 해당할 수 있다.
도 9는 도 8의 등가회로도에 상응하며, 본 발명의 일 실시예에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 나타낸 레이아웃이다.
도 9를 참조하면, 복수 개의 하부 전극들(BE)이 행렬 형태로 배치된다. 상기 하부 전극들(BE)의 하부에 복수 개의 활성영역들(100b)이 전기적으로 접속한다. 구체적으로, 상기 활성영역들(100b)의 각각은 상기 하부 전극들(BE) 중 열방향으로 서로 인접하는 한 쌍의 하부 전극들(BE)의 하부에 전기적으로 접속한다. 이 때, 상기 활성영역들(100b) 또한 행렬 형태로 배치될 수 있다.
상기 활성영역들(100b)을 복수 개의 워드라인들(WL)이 가로지른다. 구체적으로, 상기 활성영역들(100b) 중 하나의 행 내에 위치한 활성영역들(100b)을 한 쌍의 워드라인들(WL)이 가로지른다. 그 결과, 상기 워드라인들(WL)의 각 쌍은 상기 한 쌍의 하부전극들(BE) 사이에 배치된다. 또한, 상기 한 쌍의 워드라인들(WL) 사이에 공통 소오스 라인(CSL)이 위치하여 상기 활성영역들(100b)을 가로지른다.
상기 하부 전극들(BE) 상에 상변화 물질 패턴들(160)이 위치한다. 상기 상변화 물질 패턴들(160)은 도 8에 도시된 상변화 저항체(Rp)의 일 실시예에 해당한 다. 상기 상변화 물질 패턴들(160)의 각각은 상기 하부 전극들(BE) 중 행과 열에 대해 사선 방향으로 인접하는 둘 이상의 하부 전극들(BE)에 공통적으로 전기적으로 접속한다. 즉, 상기 상변화 물질 패턴들(160)은 사선 방향으로 배치된다. 본 실시예에서, 상기 상변화 물질 패턴들(160)은 사선 방향으로 연장되어 서로 평행한 직선 형태로 배치된다. 그러나, 이에 한정되지 않고 상기 상변화 물질 패턴들(160)의 각각은 상기 사선 방향으로 인접하는 한 쌍의 하부 전극들(BE) 상에 배치될 수도 있고(도 2 또는 도 5 참조), 지그재그 형태로 배치될 수도 있다(도 7참조).
상기 상변화 물질 패턴들(160)의 각각에 전기적으로 접속하는 하부전극들(BE) 사이의 간격(d3)은 각 행에 배치된 하부 전극들(BE) 사이의 간격(d1) 및 각 열에 배치된 하부 전극들(BE) 사이의 간격(d2)에 비해 클 수 있다. 따라서, 상변화 물질 패턴(160)을 사선 방향으로 배치함으로써 상기 상변화 물질 패턴(160)을 공유하는 상변화 메모리 셀들(C) 간의 전기적 교란을 최소화할 수 있다.
상기 상변화 물질 패턴들(160) 상에 상기 상변화 물질 패턴들(160)에 전기적으로 접속하는 비트라인들(BL)이 배치된다. 본 실시예에서, 상기 비트라인들(BL)은 상기 상변화 물질 패턴들(160)에 정렬되어 상기 상변화 물질 패턴들(160)의 배치방향 즉, 사선방향으로 연장된다.
도 10은 도 9의 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 9 및 도 10을 참조하면, 반도체 기판(100) 내에 형성된 소자분리막(100a) 에 의해 정의된 복수 개의 활성영역들(100b)이 행렬 형태로 배치된다. 상기 활성영역들(100b) 중 하나의 행 내에 위치한 활성영역들(100b)을 한 쌍의 워드라인들(WL, 110)이 가로지른다. 상기 워드라인들(110)과 상기 활성영역(100b) 사이에 게이트 절연막(104)이 개재된다. 상기 한 쌍의 워드라인들(110) 사이의 상기 활성영역(100b) 내에 소오스 영역(100s)이 형성되고, 상기 소오스 영역(100s)의 반대편에 위치한 상기 활성영역(100b) 내에 드레인 영역들(100d)이 형성된다.
상기 워드라인들(110)을 포함한 반도체 기판(100) 상에 제1 층간절연막(120)이 배치된다. 상기 제1 층간절연막(120) 내에 상기 제1 층간절연막(120)을 관통하여 상기 소오스/드레인 영역들(100s, 100d)에 접속하는 소오스/드레인 콘택 플러그들(125s, 125d)이 배치된다. 상기 소오스/드레인 콘택 플러그들(125s, 125d) 상에 제2 층간절연막(130)이 배치되고, 상기 제2 층간절연막(130) 내에 상기 소오스/드레인 콘택 플러그들(125s, 125d)에 접속하는 드레인 패드들(135d) 및 공통 소오스 라인(CSL)이 배치된다. 상기 공통 소오스 라인(CSL)은 상기 소오스 콘택 플러그(125s)를 통해 상기 소오스 영역(100s)에 전기적으로 접속하며, 상기 드레인 패드들(135d)은 상기 드레인 콘택 플러그(125d)를 통해 상기 드레인 영역(100d)에 전기적으로 접속한다.
상기 드레인 패드들(135d) 및 상기 공통 소오스 라인(CSL) 상에 제3 층간절연막(140)이 배치된다. 상기 제3 층간절연막(140) 내에 상기 제3 층간절연막(140)을 관통하여 상기 드레인 패드들(135d)에 접촉하는 하부전극들(BE)이 배치된다. 상기 하부 전극들(BE)의 측벽들은 절연성 스페이서들(145)에 의해 둘러싸여질 수 있다.
상기 하부 전극들(BE) 상에 상변화 물질 패턴들(160)이 위치한다. 상기 상변화 물질 패턴들(160) 상에 상기 상변화 물질 패턴들(160)에 자기정렬된 상부 전극(165)이 위치할 수 있다. 상기 상부 전극들(165) 상에 상기 상부 전극들(165) 및 상기 상변화 물질 패턴들(160)을 덮는 제4 층간절연막(170)이 제공된다. 상기 제4 층간절연막(170) 상에 상기 상부 전극들(165)에 전기적으로 접속하는 비트라인들(BL)이 배치된다. 구체적으로, 상기 비트라인들(BL)은 상기 제4 층간절연막(170)을 관통하는 콘택 플러그들(175)에 의해 상기 상부 전극들(165)에 전기적으로 접속하며, 상기 상부 전극들(165)을 통해 상기 상변화 물질 패턴들(160)에 전기적으로 접속한다.
도 11는 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 나타낸 레이아웃이다. 본 실시예에 따른 상변화 메모리 소자는 후술하는 것을 제외하고는 도 9 및 도 10을 참조하여 설명한 상변화 메모리 소자와 유사하다.
도 11을 참조하면, 상변화 물질 패턴들(160) 상에 위치하여 상기 상변화 물질 패턴들(160)에 전기적으로 접속하는 비트라인(BL)들이 배치된다. 상기 비트라인들(BL)은 상기 하부 전극들(BE)의 열들을 따라 각각 배치되어, 열방향으로 인접하는 상기 상변화 물질 패턴들(160)에 전기적으로 접속한다.
제3 실시예
도 12는 본 발명의 일부 실시예들에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 도시한 등가회로도이다.
도 12를 참조하면, 상기 상변화 메모리 소자의 셀 어레이 영역은 복수 개의 제1 신호선들 즉, 워드라인들(WLn, WLn +1) 및 상기 워드라인들(WLn, WLn+1)과 교차하는 복수 개의 제2 신호선들 즉, 비트라인들(BL)을 구비한다. 상기 비트라인들(BL) 및 상기 워드라인들(WLn, WLn +1)의 교차점들에 복수 개의 상변화 메모리 셀들(C)이 각각 배치된다. 상기 각 상변화 메모리 셀(C)은 상변화 저항체(Rp)와 모스 트랜지스터들(M1, M2)을 구비한다. 상기 모스 트랜지스터들(M1, M2)은 병렬로 연결된다. 상기 상변화 저항체(Rp)의 일단은 상기 비트라인들(BL)중 어느 하나에 전기적으로 접속하고, 타단은 상기 모스 트랜지스터들(M1, M2)의 드레인 영역들에 전기적으로 접속하다. 또한, 상기 모스 트랜지스터들(M1, M2)의 게이트 전극들은 상기 워드라인들(WLn, WLn+1)중 어느 하나에 전기적으로 접속하고, 상기 모스 트랜지스터들(M1, M2)의 소오스 영역들은 공통 소오스 라인(CSL)에 전기적으로 접속된다. 상기 상변이 저항체(Rp)와 상기 모스 트랜지스터들(M1, M2)의 드레인 영역들 사이의 노드(node)는 상기 상변이 저항체(Rp)의 하부전극(bottom electrode; BE)에 해당할 수 있다.
이러한 상변화 메모리 소자는 하나의 상변이 저항체(Rp)에 병렬 연결된 한 쌍의 모스 트랜지스터들(M1, M2)이 전기적으로 연결됨으로써, 도 8에 도시한 상변화 메모리 소자에 비해 단위 셀 면적을 크게 증가시키지 않으면서도 상변이 저항체(Rp)에 공급되는 전류의 양을 효율적으로 증가시킬 수 있다.
도 13은 도 12의 등가회로도에 상응하며, 본 발명의 일 실시예에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 나타낸 레이아웃이다.
도 13을 참조하면, 복수 개의 하부 전극들(BE)이 행렬형태로 배치된다. 상기 하부 전극들(BE)의 하부에 복수 개의 활성영역들(100b)이 전기적으로 접속한다. 상기 활성영역들(100b)은 열방향으로 연장되어, 상기 하부전극들(BE)의 열들에 각각 전기적으로 접속한다. 상기 활성영역들(100b)을 복수개의 워드라인들(WLn -1, WLn, WLn +1, WLn +2, WLn +3)이 가로지르되, 상기 하부 전극들(BE)의 각각의 양측에 한 쌍의 워드라인들(WLn-1, WLn, WLn+1, WLn+2, WLn+3)이 배치된다. 이 경우, 열 방향으로 인접하는 하부 전극들(BE) 사이에 두 개의 워드라인들(WLn -1-WLn, WLn-WLn +1, WLn +1-WLn +2)이 배치된다. 상기 두 개의 워드라인들(WLn -1-WLn, WLn-WLn +1, WLn +1-WLn +2) 사이에 공통 소오스 라인(CSL)이 배치되어 상기 활성영역들(100b)을 가로지른다.
상기 하부 전극들(BE) 상에 상변화 물질 패턴들(160)이 위치한다. 상기 상변화 물질 패턴들(160)은 도 12에 도시된 상변화 저항체(Rp)의 일 실시예에 해당한다. 상기 상변화 물질 패턴들(160)의 각각은 상기 하부 전극들(BE) 중 행과 열에 대해 사선 방향으로 인접하는 둘 이상의 하부 전극들(BE)에 공통적으로 전기적으로 접속한다. 즉, 상기 상변화 물질 패턴들(160)은 사선 방향으로 배치된다. 본 실 시예에서, 상기 상변화 물질 패턴들(160)은 사선 방향으로 연장되어 서로 평행한 직선 형태로 배치된다. 그러나, 이에 한정되지 않고 상기 상변화 물질 패턴들(160)의 각각은 상기 사선 방향으로 인접하는 한 쌍의 하부 전극들(BE) 상에 배치될 수도 있고(도 2 또는 도 5 참조), 지그재그 형태로 배치될 수도 있다(도 7참조).
상기 상변화 물질 패턴들(160)의 각각에 전기적으로 접속하는 하부전극들(BE) 사이의 간격(d3)은 각 행에 배치된 하부 전극들(BE) 사이의 간격(d1) 및 각 열에 배치된 하부 전극들(BE) 사이의 간격(d2)에 비해 클 수 있다. 따라서, 상변화 물질 패턴(160)을 사선 방향으로 배치함으로써 상기 상변화 물질 패턴(160)을 공유하는 상변화 메모리 셀들(C) 간의 전기적 교란을 최소화할 수 있다.
상기 상변화 물질 패턴들(160) 상에 상기 상변화 물질 패턴들(160)에 전기적으로 접속하는 비트라인들(BL)이 배치된다. 본 실시예에서, 상기 비트라인들(BL)은 상기 상변화 물질 패턴들(160)에 정렬되어 상기 상변화 물질 패턴들(160)의 배치방향 즉, 사선방향으로 연장된다.
도 14은 도 13의 Ⅲ-Ⅲ'에 따라 취해진 단면도이다.
도 13 및 도 14를 참조하면, 반도체 기판(100) 내에 형성된 소자분리막에 의해 정의된 복수 개의 활성영역들(100b)이 라인 형태로 배치된다. 상기 활성영역들(100b)을 복수 개의 워드라인들(110)이 가로지른다. 상기 워드라인들(110)과 상기 활성영역(100b) 사이에 게이트 절연막(104)이 개재된다. 상기 한 쌍의 워드라 인들(110) 사이의 상기 활성영역(100b) 내에 소오스 영역(100s)이 형성되고, 상기 소오스 영역(100s)의 반대편에 위치한 상기 활성영역(100b) 내에 드레인 영역들(100d)이 형성된다.
상기 워드라인들(110)을 포함한 반도체 기판(100) 상에 제1 층간절연막(120)이 배치된다. 상기 제1 층간절연막(120) 내에 상기 제1 층간절연막(120)을 관통하여 상기 소오스/드레인 영역들(100s, 100d)에 접속하는 소오스/드레인 콘택 플러그들(125s, 125d)이 배치된다. 상기 소오스/드레인 콘택 플러그들(125s, 125d) 상에 제2 층간절연막(130)이 배치되고, 상기 제2 층간절연막(130) 내에 상기 소오스/드레인 콘택 플러그들(125s, 125d)에 접속하는 드레인 패드들(135d) 및 공통 소오스 라인(CSL)이 배치된다. 상기 공통 소오스 라인(CSL)은 상기 소오스 콘택 플러그(125s)를 통해 상기 소오스 영역(100s)에 전기적으로 접속하며, 상기 드레인 패드들(135d)은 상기 드레인 콘택 플러그(125d)를 통해 상기 드레인 영역(100d)에 전기적으로 접속한다.
상기 드레인 패드들(135d) 및 상기 공통 소오스 라인(CSL) 상에 제3 층간절연막(140)이 배치된다. 상기 제3 층간절연막(140) 내에 상기 제3 층간절연막(140)을 관통하여 상기 드레인 패드들(135d)에 접촉하는 하부전극들(BE)이 배치된다. 상기 하부 전극들(BE)의 측벽들은 절연성 스페이서들(145)에 의해 둘러싸여질 수 있다.
상기 하부 전극들(BE) 상에 상변화 물질 패턴들(160)이 위치한다. 상기 상변화 물질 패턴들(160) 상에 상기 상변화 물질 패턴들(160)에 자기정렬된 상부 전 극(165)이 위치할 수 있다. 상기 상부 전극들(165) 상에 상기 상부 전극들(165) 및 상기 상변화 물질 패턴들(160)을 덮는 제4 층간절연막(170)이 제공된다. 상기 제4 층간절연막(170) 상에 상기 상부 전극들(165)에 전기적으로 접속하는 비트라인들(BL)이 배치된다. 구체적으로, 상기 비트라인들(BL)은 상기 제4 층간절연막(170)을 관통하는 콘택 플러그들(175)에 의해 상기 상부 전극들(165)에 전기적으로 접속하며, 상기 상부 전극들(165)을 통해 상기 상변화 물질 패턴들(160)에 전기적으로 접속한다.
도 15는 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 셀 어레이 영역의 일부를 나타낸 레이아웃이다. 본 실시예에 따른 상변화 메모리 소자는 후술하는 것을 제외하고는 도 13 및 도 14를 참조하여 설명한 상변화 메모리 소자와 유사하다.
도 15를 참조하면, 상변화 물질 패턴들(160) 상에 위치하여 상기 상변화 물질 패턴들(160)에 전기적으로 접속하는 비트라인(BL)들이 배치된다. 상기 비트라인들(BL)은 상기 하부 전극들(BE)의 열들을 따라 각각 배치되어, 열방향으로 인접하는 상기 상변화 물질 패턴들(160)에 전기적으로 접속한다.
제4 실시예
도 16은 본 발명의 실시예들에 따른 상변화 메모리 소자를 데이터 저장 매체로(data storage media) 채택하는 전자제품(electronic product)의 개략적인 블록 다이아그램이다.
도 16을 참조하면, 전자제품(200)은 데이터 저장 매체인 적어도 하나의 상변 화 메모리 소자(210), 상기 상변화 메모리 소자(210)에 접속된 프로세서(220) 및 상기 프로세서(220)에 접속된 입/출력 장치(230)를 포함한다. 여기서, 상기 상변화 메모리 소자(210)는 도 1 내지 도 15를 참조하여 설명한 상변화 메모리 셀 어레이들 중 어느 하나를 포함할 수 있다. 상기 프로세서(220)은 상기 상변화 메모리 소자(210)를 제어하는 기능을 수행할 수 있다. 또한, 상기 전자제품(200)은 상기 입/출력 장치(230)를 통해 다른 전자제품과 데이터를 교환할 수 있다. 상기 프로세서(220) 및 상기 상변화 메모리 소자(210) 사이의 데이터 통신과 아울러서 상기 프로세서(220) 및 상기 입/출력 장치(230) 사이의 데이터 통신은 데이터 버스 라인들을 사용하여 이루어질 수 있다.
상기 전자제품(210)은 메모리 카드 등의 데이터 저장장치, 컴퓨터 등의 정보처리장치, 디지털 카메라 또는 휴대용 전화기(cellular phone)일 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 상변화 물질 패턴을 하부 전극들의 행과 열에 대해 사선 방향으로 배치함으로써 상기 상변화 물질 패턴을 공유하는 상변화 메모리 셀들간 전기적 교란을 최소화할 수 있다. 이와 더불어서, 상변화 물질 패턴들의 패터닝 과정에서의 손상이 감소될 수 있다.
이상, 본 발명을 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (34)

  1. 행렬로 배치된 복수 개의 하부 전극들; 및
    상기 하부 전극들 상에 전기적으로 접속하는 상변화 물질 패턴들을 포함하되, 상기 상변화 물질 패턴들의 각각은 상기 하부 전극들 중 행과 열에 대해 사선 방향으로 인접하는 둘 이상의 하부 전극들 상에 공통적으로 접속하는 것을 특징으로 하는 상변화 메모리 소자.
  2. 제1항에 있어서,
    상기 상변화 물질 패턴들의 각각에 전기적으로 접속하는 하부 전극들 중 인접하는 하부 전극들 사이의 간격은 각 행에 배치된 하부 전극들 사이의 간격 및 각 열에 배치된 하부 전극들 사이의 간격에 비해 큰 것을 특징으로 하는 상변화 메모리 소자.
  3. 제1항에 있어서,
    각 행에 배치된 하부 전극들 사이의 제1 간격은 일정하고, 각 열에 배치된 하부전극들 사이의 제2 간격은 일정한 것을 특징으로 하는 상변화 메모리 소자.
  4. 제1항에 있어서,
    상기 상변화 물질 패턴들의 각각은 상기 사선 방향으로 인접하는 한 쌍의 하 부 전극들 상에 접속하는 것을 특징으로 하는 상변화 메모리 소자.
  5. 제1항에 있어서,
    상기 상변화 물질 패턴들은 상기 사선 방향으로 연장된 직선 형태로 배치된 것을 특징으로 하는 상변화 메모리 소자.
  6. 제1항에 있어서,
    상기 상변화 물질 패턴들은 지그재그 형태로 배치된 것을 특징으로 하는 상변화 메모리 소자.
  7. 제1항에 있어서,
    상기 하부 전극들 하부에 위치하여 상기 하부 전극들에 각각 전기적으로 접속하는 복수 개의 수직 셀 다이오드들을 더 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  8. 제7항에 있어서,
    상기 수직 셀 다이오드들의 하부에 전기적으로 접속하는 제1 신호선들을 더 포함하되, 상기 제1 신호선들은 상기 수직 셀 다이오드들의 행들을 따라 각각 배치된 것을 특징으로 하는 상변화 메모리 소자.
  9. 제1항에 있어서,
    상기 상변화 물질 패턴들의 상부에 전기적으로 접속하는 제2 신호선들을 더 포함하되, 상기 제2 신호선들은 상기 상변화 물질 패턴들에 정렬되고 사선 방향으로 연장된 것을 특징으로 하는 상변화 메모리 소자.
  10. 제1항에 있어서,
    상기 상변화 물질 패턴들 상부에 전기적으로 접속하는 제2 신호선들을 더 포함하되, 상기 제2 신호선들은 상기 하부 전극들의 열들을 따라 각각 배치된 것을 특징으로 하는 상변화 메모리 소자.
  11. 제1항에 있어서,
    상기 하부 전극들에 전기적으로 접속하는 트랜지스터들을 구비하는 상변화 메모리 소자.
  12. 제11항에 있어서,
    상기 하부 전극들의 하부에 전기적으로 접속하는 복수 개의 활성영역들, 상기 활성영역들의 각각은 열방향으로 인접하는 한 쌍의 하부 전극들에 접속하고;
    상기 활성영역들을 가로지르는 복수개의 워드라인들, 상기 워드라인들의 각 쌍은 상기 한 쌍의 하부 전극들 사이에 배치되며,
    상기 각 쌍의 워드라인들 사이에 위치한 공통 소오스 라인을 더 포함하는 것 을 특징으로 하는 상변화 메모리 소자.
  13. 제12항에 있어서,
    상기 상변화 물질 패턴들의 상부에 전기적으로 접속하는 비트라인들을 더 포함하되, 상기 비트라인들은 상기 상변화 물질 패턴들에 정렬되어 사선 방향으로 연장된 것을 특징으로 하는 상변화 메모리 소자.
  14. 제12항에 있어서,
    상기 상변화 물질 패턴들 상부에 전기적으로 접속하는 비트라인들을 더 포함하되, 상기 비트라인들은 상기 하부 전극들의 열들을 따라 각각 배치된 것을 특징으로 하는 상변화 메모리 소자.
  15. 제11항에 있어서,
    상기 하부 전극들의 하부에 전기적으로 접속하는 복수 개의 활성영역들, 상기 활성영역들은 상기 하부 전극들의 열들에 각각 접속하고;
    상기 활성영역들을 가로지르는 복수개의 워드라인들, 상기 워드라인들의 각 쌍은 상기 하부 전극들 각각의 양측에 배치되며,
    열방향으로 인접하는 한 쌍의 하부전극들 사이에 위치한 두 개의 워드라인들 사이에 배치된 공통 소오스 라인을 더 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  16. 제15항에 있어서,
    상기 상변화 물질 패턴들의 상부에 전기적으로 접속하는 비트라인들을 더 포함하되, 상기 비트라인들은 상기 상변화 물질 패턴들에 정렬되어 사선 방향으로 연장된 것을 특징으로 하는 상변화 메모리 소자.
  17. 제15항에 있어서,
    상기 상변화 물질 패턴들 상부에 전기적으로 접속하는 비트라인들을 더 포함하되, 상기 비트라인들은 상기 하부 전극들의 열들을 따라 각각 배치된 것을 특징으로 하는 상변화 메모리 소자.
  18. 행렬로 배치된 복수 개의 하부 전극들;
    상기 하부 전극들 하부에 위치하여 상기 하부 전극들에 각각 전기적으로 접속하는 복수 개의 수직 셀 다이오드들;
    상기 수직 셀 다이오드들의 하부에 전기적으로 접속하고, 상기 수직 셀 다이오드들의 행들을 따라 각각 배치된 워드라인들;
    상기 하부 전극들 상에 전기적으로 접속하는 상변화 물질 패턴들, 상기 상변화 물질 패턴들의 각각은 상기 하부 전극들 중 행과 열에 대해 사선 방향으로 인접하는 둘 이상의 하부 전극들 상에 공통적으로 접속하고; 및
    상기 상변화 물질 패턴들의 상부에 전기적으로 접속하는 비트라인들을 포함 하는 것을 특징으로 하는 상변화 메모리 소자.
  19. 제18항에 있어서,
    상기 상변화 물질 패턴들의 각각에 전기적으로 접속하는 하부 전극들 중 인접하는 하부 전극들 사이의 간격은 각 행에 배치된 하부 전극들 사이의 간격 및 각 열에 배치된 하부 전극들 사이의 간격에 비해 큰 것을 특징으로 하는 상변화 메모리 소자.
  20. 제18항에 있어서,
    각 행에 배치된 하부 전극들 사이의 제1 간격은 일정하고, 각 열에 배치된 하부전극들 사이의 제2 간격은 일정한 것을 특징으로 하는 상변화 메모리 소자.
  21. 제18항에 있어서,
    상기 상변화 물질 패턴들의 각각은 상기 사선 방향으로 인접하는 한 쌍의 하부 전극들 상에 접속하는 것을 특징으로 하는 상변화 메모리 소자.
  22. 제18항에 있어서,
    상기 상변화 물질 패턴들은 상기 사선 방향으로 연장된 직선 형태로 배치된 것을 특징으로 하는 상변화 메모리 소자.
  23. 제18항에 있어서,
    상기 상변화 물질 패턴들은 지그재그 형태로 배치된 것을 특징으로 하는 상변화 메모리 소자.
  24. 제18항에 있어서,
    상기 비트라인들은 상기 상변화 물질 패턴들에 정렬되어 사선 방향으로 연장된 것을 특징으로 하는 상변화 메모리 소자.
  25. 제18항에 있어서,
    상기 비트라인들은 상기 하부 전극들의 열들을 따라 각각 배치된 것을 특징으로 하는 상변화 메모리 소자.
  26. 행렬로 배치된 복수 개의 하부 전극들;
    상기 하부 전극들의 하부에 전기적으로 접속하는 복수 개의 활성영역들, 상기 활성영역들의 각각은 열방향으로 인접하는 한 쌍의 하부 전극들에 접속하고;
    상기 활성영역들을 가로지르는 복수개의 워드라인들, 상기 워드라인들의 각 쌍은 상기 한 쌍의 하부 전극들 사이에 배치되며;
    상기 각 쌍의 워드라인들 사이에 위치한 공통 소오스 라인;
    상기 하부 전극들 상에 전기적으로 접속하는 상변화 물질 패턴들, 상기 상변화 물질 패턴들의 각각은 상기 하부 전극들 중 행과 열에 대해 사선 방향으로 인접 하는 둘 이상의 하부 전극들 상에 공통적으로 접속하고; 및
    상기 상변화 물질 패턴들의 상부에 전기적으로 접속하는 비트라인들을 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  27. 제26항에 있어서,
    상기 상변화 물질 패턴들의 각각에 전기적으로 접속하는 하부 전극들 중 인접하는 하부 전극들 사이의 간격은 각 행에 배치된 하부 전극들 사이의 간격 및 각 열에 배치된 하부 전극들 사이의 간격에 비해 큰 것을 특징으로 하는 상변화 메모리 소자.
  28. 행렬로 배치된 복수 개의 하부 전극들;
    상기 하부 전극들의 하부에 전기적으로 접속하는 복수 개의 활성영역들, 상기 활성영역들은 상기 하부 전극들의 열들에 각각 접속하고;
    상기 활성영역들을 가로지르는 복수개의 워드라인들, 상기 워드라인들의 각 쌍은 상기 하부 전극들 각각의 양측에 배치되며;
    열방향으로 인접하는 한 쌍의 하부전극들 사이에 위치한 두 개의 워드라인들 사이에 배치된 공통 소오스 라인;
    상기 하부 전극들 상에 전기적으로 접속하는 상변화 물질 패턴들, 상기 상변화 물질 패턴들의 각각은 상기 하부 전극들 중 행과 열에 대해 사선 방향으로 인접하는 둘 이상의 하부 전극들 상에 공통적으로 접속하고; 및
    상기 상변화 물질 패턴들의 상부에 전기적으로 접속하는 비트라인들을 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  29. 제28항에 있어서,
    상기 상변화 물질 패턴들의 각각에 전기적으로 접속하는 하부 전극들 중 인접하는 하부 전극들 사이의 간격은 각 행에 배치된 하부 전극들 사이의 간격 및 각 열에 배치된 하부 전극들 사이의 간격에 비해 큰 것을 특징으로 하는 상변화 메모리 소자.
  30. 상변화 메모리 소자 및 이에 접속된 프로세서를 구비하는 전자제품에 있어서, 상기 상변화 메모리 소자는
    행렬로 배치된 복수 개의 하부 전극들; 및
    상기 하부 전극들 상에 전기적으로 접속하는 상변화 물질 패턴들을 포함하되, 상기 상변화 물질 패턴들의 각각은 상기 하부 전극들 중 행과 열에 대해 사선 방향으로 인접하는 둘 이상의 하부 전극들 상에 공통적으로 접속하는 것을 특징으로 하는 전자제품.
  31. 제30항에 있어서,
    상기 상변화 물질 패턴들의 각각에 전기적으로 접속하는 하부 전극들 중 인접하는 하부 전극들 사이의 간격은 각 행에 배치된 하부 전극들 사이의 간격 및 각 열에 배치된 하부 전극들 사이의 간격에 비해 큰 것을 특징으로 하는 전자제품.
  32. 제30항에 있어서,
    상기 상변화 물질 패턴들의 각각은 상기 사선 방향으로 인접하는 한 쌍의 하부 전극들 상에 접속하는 것을 특징으로 하는 전자제품.
  33. 제30항에 있어서,
    상기 상변화 물질 패턴들은 상기 사선 방향으로 연장된 직선 형태로 배치된 것을 특징으로 하는 전자제품.
  34. 제30항에 있어서,
    상기 상변화 물질 패턴들은 지그재그 형태로 배치된 것을 특징으로 하는 전자제품.
KR1020060134177A 2006-12-26 2006-12-26 서로 인접하는 셀들에 공유된 상변화 물질 패턴을 구비하는상변화 메모리 소자 및 이를 구비하는 전자제품 KR100791008B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020060134177A KR100791008B1 (ko) 2006-12-26 2006-12-26 서로 인접하는 셀들에 공유된 상변화 물질 패턴을 구비하는상변화 메모리 소자 및 이를 구비하는 전자제품
US11/941,173 US7800095B2 (en) 2006-12-26 2007-11-16 Phase-change memory device having phase change material pattern shared between adjacent cells and electronic product including the phase-change memory
TW096148276A TW200834910A (en) 2006-12-26 2007-12-17 Phase-change memory device having phase change material pattern shared between adjacent cells and electronic product including the phase-change memory
JP2007327908A JP2008166771A (ja) 2006-12-26 2007-12-19 互いに隣接するセルに共有された相変化物質パターンを備える相変化メモリ素子及びそれを備える電子製品
CN2007101601994A CN101221970B (zh) 2006-12-26 2007-12-26 具有在相邻单元之间共用的相变材料图案的相变存储器件和包括该相变存储器的电子产品

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060134177A KR100791008B1 (ko) 2006-12-26 2006-12-26 서로 인접하는 셀들에 공유된 상변화 물질 패턴을 구비하는상변화 메모리 소자 및 이를 구비하는 전자제품

Publications (1)

Publication Number Publication Date
KR100791008B1 true KR100791008B1 (ko) 2008-01-04

Family

ID=39216460

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060134177A KR100791008B1 (ko) 2006-12-26 2006-12-26 서로 인접하는 셀들에 공유된 상변화 물질 패턴을 구비하는상변화 메모리 소자 및 이를 구비하는 전자제품

Country Status (5)

Country Link
US (1) US7800095B2 (ko)
JP (1) JP2008166771A (ko)
KR (1) KR100791008B1 (ko)
CN (1) CN101221970B (ko)
TW (1) TW200834910A (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100945509B1 (ko) 2008-02-12 2010-03-09 주식회사 하이닉스반도체 상변화 기억 소자
KR100967681B1 (ko) 2008-02-20 2010-07-07 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
KR100979226B1 (ko) 2008-03-04 2010-08-31 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
KR100979239B1 (ko) 2008-02-20 2010-08-31 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
KR100997783B1 (ko) 2004-06-30 2010-12-02 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
KR101000471B1 (ko) 2008-04-28 2010-12-14 주식회사 하이닉스반도체 상변화 기억 소자 및 그의 제조방법
KR20130046641A (ko) * 2011-10-28 2013-05-08 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100968449B1 (ko) 2008-05-27 2010-07-07 주식회사 하이닉스반도체 고집적 상변화 메모리 장치 및 그 제조방법
US7804709B2 (en) * 2008-07-18 2010-09-28 Seagate Technology Llc Diode assisted switching spin-transfer torque memory unit
US8223532B2 (en) 2008-08-07 2012-07-17 Seagate Technology Llc Magnetic field assisted STRAM cells
US8054677B2 (en) 2008-08-07 2011-11-08 Seagate Technology Llc Magnetic memory with strain-assisted exchange coupling switch
US7746687B2 (en) 2008-09-30 2010-06-29 Seagate Technology, Llc Thermally assisted multi-bit MRAM
US8487390B2 (en) * 2008-10-08 2013-07-16 Seagate Technology Llc Memory cell with stress-induced anisotropy
US8217478B2 (en) 2008-10-10 2012-07-10 Seagate Technology Llc Magnetic stack with oxide to reduce switching current
KR20100043470A (ko) * 2008-10-20 2010-04-29 주식회사 하이닉스반도체 상변화 메모리 소자의 하부 전극 콘택 구조 및 그 제조 방법
JP2010123664A (ja) * 2008-11-18 2010-06-03 Elpida Memory Inc 不揮発性メモリ装置
CN102623484B (zh) * 2011-01-30 2014-09-17 中国科学院上海微系统与信息技术研究所 相变存储器的选通二极管阵列及其制备方法
US8513136B2 (en) * 2011-05-31 2013-08-20 Samsung Electronics Co., Ltd. Memory devices and method of manufacturing the same
US9293197B2 (en) 2011-08-15 2016-03-22 Lockheed Martin Corporation Reconfigurable phase change material masks for electro-optical compressive sensing
US8964460B2 (en) 2012-02-08 2015-02-24 Taiyo Yuden Co., Ltd. Semiconductor device having a non-volatile memory built-in
US8835898B2 (en) * 2012-04-20 2014-09-16 International Business Machines Corporation Self-aligned process to fabricate a memory cell array with a surrounding-gate access transistor
US9340446B1 (en) 2013-02-04 2016-05-17 Lockheed Martin Corporation Optical apparatus and method of forming a gradient index device
KR20140110289A (ko) * 2013-03-07 2014-09-17 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR101713871B1 (ko) * 2013-03-14 2017-03-09 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
KR102092772B1 (ko) * 2013-03-27 2020-03-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR102054819B1 (ko) * 2013-05-22 2019-12-11 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9112148B2 (en) 2013-09-30 2015-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with laterally offset BEVA/TEVA
US9178144B1 (en) 2014-04-14 2015-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with bottom electrode
CN104201282B (zh) * 2014-09-26 2017-02-15 中国科学院上海微系统与信息技术研究所 相变存储器及其制备方法
US9209392B1 (en) 2014-10-14 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with bottom electrode
US10437083B1 (en) 2014-10-20 2019-10-08 Lockheed Martin Corporation Individually addressable infrared mask array
US9601162B1 (en) * 2015-09-10 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Memory devices with strap cells
CN107533858B (zh) 2015-09-25 2021-01-12 慧与发展有限责任合伙企业 交叉杆阵列、图像处理器及对存储单元进行编程的方法
US9969647B2 (en) 2016-05-17 2018-05-15 Lockheed Martin Energy, Llc Glass composites having a gradient index of refraction and methods for production thereof
US9908808B1 (en) 2016-08-18 2018-03-06 Lockheed Martin Corporation Ternary glass materials with low refractive index variability
KR102307127B1 (ko) * 2017-06-14 2021-10-05 삼성전자주식회사 반도체 소자
JP2021040067A (ja) * 2019-09-04 2021-03-11 キオクシア株式会社 半導体記憶装置
CN112366203B (zh) * 2020-10-23 2023-01-03 福建省晋华集成电路有限公司 图案布局以及其形成方法
CN114695355A (zh) * 2020-12-29 2022-07-01 长鑫存储技术有限公司 半导体结构以及半导体结构的形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040051094A1 (en) 2002-09-13 2004-03-18 Mitsubishi Denki Kabushiki Kaisha Non-volatile semiconductor memory device allowing shrinking of memory cell
KR20040083538A (ko) * 2002-02-22 2004-10-02 오보닉스, 아이엔씨. 칼코겐화물 클래딩을 사용한 단일 레벨 금속 메모리 셀
KR20050087154A (ko) * 2004-02-25 2005-08-31 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
US20060157682A1 (en) 2005-01-19 2006-07-20 Matrix Semiconductor, Inc. Write-once nonvolatile phase change memory array

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6875651B2 (en) * 2003-01-23 2005-04-05 Sharp Laboratories Of America, Inc. Dual-trench isolated crosspoint memory array and method for fabricating same
JP4634014B2 (ja) 2003-05-22 2011-02-16 株式会社日立製作所 半導体記憶装置
KR100504700B1 (ko) 2003-06-04 2005-08-03 삼성전자주식회사 고집적 상변환 램
KR20060001061A (ko) 2004-06-30 2006-01-06 주식회사 하이닉스반도체 피엔 다이오드를 이용한 상변환 기억 소자
JP4345676B2 (ja) * 2005-01-12 2009-10-14 エルピーダメモリ株式会社 半導体記憶装置
KR100790449B1 (ko) * 2006-10-31 2008-01-02 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040083538A (ko) * 2002-02-22 2004-10-02 오보닉스, 아이엔씨. 칼코겐화물 클래딩을 사용한 단일 레벨 금속 메모리 셀
US20040051094A1 (en) 2002-09-13 2004-03-18 Mitsubishi Denki Kabushiki Kaisha Non-volatile semiconductor memory device allowing shrinking of memory cell
KR20050087154A (ko) * 2004-02-25 2005-08-31 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
US20060157682A1 (en) 2005-01-19 2006-07-20 Matrix Semiconductor, Inc. Write-once nonvolatile phase change memory array

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100997783B1 (ko) 2004-06-30 2010-12-02 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
KR100945509B1 (ko) 2008-02-12 2010-03-09 주식회사 하이닉스반도체 상변화 기억 소자
KR100967681B1 (ko) 2008-02-20 2010-07-07 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
KR100979239B1 (ko) 2008-02-20 2010-08-31 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
US8236664B2 (en) 2008-03-04 2012-08-07 Hynix Semiconductor Inc. Phase change memory device accounting for volume change of phase change material and method for manufacturing the same
US8093632B2 (en) 2008-03-04 2012-01-10 Hynix Semiconductor Inc. Phase change memory device accounting for volume change of phase change material and method for manufacturing the same
KR100979226B1 (ko) 2008-03-04 2010-08-31 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
KR101000471B1 (ko) 2008-04-28 2010-12-14 주식회사 하이닉스반도체 상변화 기억 소자 및 그의 제조방법
US7884344B2 (en) 2008-04-28 2011-02-08 Hynix Semiconductor Inc. Phase change memory device resistant to stack pattern collapse and a method for manufacturing the same
US8236602B2 (en) 2008-04-28 2012-08-07 Hynix Semiconductor Inc. Phase change memory device resistant to stack pattern collapse and a method for manufacturing the same
US8258002B2 (en) 2008-04-28 2012-09-04 Hynix Semiconductor Inc. Phase change memory device resistant to stack pattern collapse and a method for manufacturing the same
KR20130046641A (ko) * 2011-10-28 2013-05-08 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
US8824187B2 (en) 2011-10-28 2014-09-02 Samsung Electronics Co., Ltd. Phase change memory devices and methods of manufacturing the same
KR101889317B1 (ko) * 2011-10-28 2018-08-17 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법

Also Published As

Publication number Publication date
JP2008166771A (ja) 2008-07-17
CN101221970A (zh) 2008-07-16
CN101221970B (zh) 2012-10-24
TW200834910A (en) 2008-08-16
US20080149910A1 (en) 2008-06-26
US7800095B2 (en) 2010-09-21

Similar Documents

Publication Publication Date Title
KR100791008B1 (ko) 서로 인접하는 셀들에 공유된 상변화 물질 패턴을 구비하는상변화 메모리 소자 및 이를 구비하는 전자제품
KR100819560B1 (ko) 상전이 메모리소자 및 그 제조방법
KR101054100B1 (ko) 반도체 기억 장치
CN100593866C (zh) 隔离片电极小管脚相变随机存取存储器及其制造方法
KR100476893B1 (ko) 상변환 기억 셀들 및 그 제조방법들
US10461127B2 (en) Variable resistance memory device and method of manufacturing the same
US20100327251A1 (en) Phase change memory device having partially confined heating electrodes capable of reducing heating disturbances between adjacent memory cells
US9871078B2 (en) Memory arrays and methods of forming memory arrays
KR100448899B1 (ko) 상변환 기억 소자
US10084129B2 (en) Method and apparatus providing multi-planed array memory device
KR20180062245A (ko) 메모리 소자 및 그 제조 방법
KR20190124106A (ko) 저항 스위칭 소자 및 이를 이용한 상변화 메모리 소자
US20180166502A1 (en) Semiconductor device including a line pattern having threshold switching devices
EP4007000B1 (en) Semiconductor apparatus
US11322579B2 (en) Metal-insulator-metal (MIM) capacitor and semiconductor device
KR100766499B1 (ko) 상변화 기억 소자 및 그 형성 방법
KR20090010427A (ko) 하부전극을 갖는 상변화 기억 소자들 및 그 제조방법들
US9203025B2 (en) Methods of forming repeating structures
KR100437452B1 (ko) 상변환 기억 셀들 및 그 제조방법들
US8921816B2 (en) Semiconductor device having a diode
KR20230162444A (ko) 상변화 재료를 포함하는 메모리 장치
KR20220074664A (ko) 반도체 장치
JP2012142375A (ja) 半導体記憶装置及び半導体記憶装置の製造方法
KR20080110387A (ko) 상변화 메모리 소자 및 그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 7