KR101054100B1 - 반도체 기억 장치 - Google Patents

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KR101054100B1 KR1020040013903A KR20040013903A KR101054100B1 KR 101054100 B1 KR101054100 B1 KR 101054100B1 KR 1020040013903 A KR1020040013903 A KR 1020040013903A KR 20040013903 A KR20040013903 A KR 20040013903A KR 101054100 B1 KR101054100 B1 KR 101054100B1
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데라오모또야스
구로쯔찌겐조
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가부시키가이샤 히타치초엘에스아이시스템즈
가부시키가이샤 히타치세이사쿠쇼
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Abstract

고속 불휘발 상변화 메모리의 재기입 횟수 신뢰성을 향상시킨다. MISFET를 메모리셀 선택용 트랜지스터 QM으로서 이용하는 상변화 메모리의 메모리셀 형성 영역에서, 상변화 재료를 이용한 저항 소자 R로 이루어지는 메모리셀의 상변화 재료층 CG를 공통화한다. 그 결과, 드라이 에칭에 의한 메모리셀 소자의 분리에 기인한, 형상 변동 및 상변화 재료의 조성 변화가 저감되어, 메모리셀의 재기입 횟수 신뢰성이 향상된다.
상변화 재료, 메모리셀, 소자 분리, 조성 변화, 배리어 금속

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 제1 실시예인 반도체 집적 회로 장치의 주요부 단면도.
도 2는 도 1에 도시하는 반도체 집적 회로 장치의 주요부 레이아웃도.
도 3은 도 1에 도시하는 반도체 집적 회로 장치의 주요부 레이아웃도.
도 4는 도 1에 도시하는 반도체 집적 회로 장치의 제조 공정에 있어서의 기판의 주요부 단면도.
도 5는 도 1에 도시하는 반도체 집적 회로 장치의 제조 공정에 있어서의 기판의 주요부 단면도.
도 6은 도 1에 도시하는 반도체 집적 회로 장치의 제조 공정에 있어서의 기판의 주요부 단면도.
도 7은 도 1에 도시하는 반도체 집적 회로 장치의 제조 공정에 있어서의 기판의 주요부 단면도.
도 8은 도 1에 도시하는 반도체 집적 회로 장치의 제조 공정에 있어서의 기판의 주요부 단면도.
도 9는 도 1에 도시하는 반도체 집적 회로 장치의 제조 공정에 있어서의 기판의 주요부 단면도.
도 10은 도 1에 도시하는 반도체 집적 회로 장치의 제조 공정에 있어서의 기 판의 주요부 단면도.
도 11은 도 1에 도시하는 반도체 집적 회로 장치의 제조 공정에 있어서의 기판의 주요부 단면도.
도 12는 도 1에 도시하는 반도체 집적 회로 장치의 제조 공정에 있어서의 기판의 주요부 단면도.
도 13은 도 1에 도시하는 반도체 집적 회로 장치의 제조 공정에 있어서의 기판의 주요부 단면도.
도 14는 도 1에 도시하는 반도체 집적 회로 장치의 제조 공정에 있어서의 기판의 주요부 단면도.
도 15는 도 1에 도시하는 반도체 집적 회로 장치의 제조 공정에 있어서의 기판의 주요부 단면도.
도 16은 도 1에 도시하는 반도체 집적 회로 장치의 제조 공정에 있어서의 기판의 주요부 단면도.
도 17은 본 발명의 제1 실시예인 반도체 집적 회로 장치의 주요부 단면도.
도 18은 본 발명의 제1 실시예인 반도체 집적 회로 장치의 다른 주요부 레이아웃도.
도 19는 본 발명의 제1 실시예인 반도체 집적 회로 장치의 다른 주요부 레이아웃도.
도 20은 본 발명의 제1 실시예인 반도체 집적 회로 장치의 다른 주요부 레이아웃도.
도 21은 본 발명의 제1 실시예인 반도체 집적 회로 장치의 다른 주요부 레이아웃도.
도 22는 본 발명의 제1 실시예인 반도체 집적 회로 장치의 다른 주요부 레이아웃도.
도 23은 본 발명의 제1 실시예인 반도체 집적 회로 장치의 다른 주요부 레이아웃도.
도 24는 본 발명의 제1 실시예인 반도체 집적 회로 장치의 다른 주요부 레이아웃도.
도 25는 본 발명의 제2 실시예인 반도체 집적 회로 장치의 제조 공정에 있어서의 기판의 주요부 단면도.
도 26은 본 발명의 제2 실시예인 반도체 집적 회로 장치의 주요부 단면도.
도 27은 본 발명의 제1 실시예인 반도체 집적 회로 장치의 주요부 레이아웃도.
도 28은 본 발명의 제2 실시예인 반도체 집적 회로 장치의 주요부 레이아웃도.
도 29는 본 발명의 제2 실시예인 반도체 집적 회로 장치의 다른 주요부 레이아웃도.
도 30은 본 발명의 제2 실시예인 반도체 집적 회로 장치의 다른 주요부 레이아웃도.
도 31은 본 발명의 제2 실시예인 반도체 집적 회로 장치의 다른 주요부 레이 아웃도.
도 32는 본 발명의 제3 실시예인 반도체 집적 회로 장치의 제조 공정에 있어서의 기판의 주요부 단면도.
도 33은 본 발명의 제3 실시예인 반도체 집적 회로 장치의 제조 공정에 있어서의 기판의 주요부 단면도.
도 34는 본 발명의 제3 실시예인 반도체 집적 회로 장치의 제조 공정에 있어서의 기판의 주요부 단면도.
도 35는 본 발명의 제3 실시예인 반도체 집적 회로 장치의 제조 공정에 있어서의 기판의 주요부 단면도.
도 36은 본 발명의 제3 실시예인 반도체 집적 회로 장치의 제조 공정에 있어서의 기판의 주요부 단면도.
도 37은 본 발명의 제3 실시예인 반도체 집적 회로 장치의 제조 공정에 있어서의 기판의 주요부 단면도.
도 38은 본 발명의 제3 실시예인 반도체 집적 회로 장치의 기판의 주요부 단면도.
도 39는 본 발명의 효과를 설명하기 위한 반도체 집적 회로 장치의 주요부 단면도.
도 40은 본 발명의 효과를 설명하기 위한 반도체 집적 회로 장치의 주요부 단면도.
도 41은 본 발명의 효과를 설명하기 위한 반도체 집적 회로 장치의 주요부 단면도.
도 42는 본 발명의 효과를 설명하기 위한 반도체 집적 회로 장치의 주요부 단면도.
도 43은 본 발명의 효과를 설명하기 위한 반도체 집적 회로 장치의 주요부 단면도.
도 44는 본 발명의 효과를 설명하기 위한 반도체 집적 회로 장치의 주요부 단면도.
도 45는 본 발명의 제2 실시예인 반도체 집적 회로 장치의 다른 기판의 주요부 단면도.
도 46은 본 발명의 제3 실시예인 반도체 집적 회로 장치의 주요부 레이아웃도.
도 47은 본 발명의 제3 실시예인 반도체 집적 회로 장치의 주요부 레이아웃도.
도 48은 종래예의 반도체 집적 회로 장치의 주요부 단면도.
도 49는 본 발명의 제4 실시예인 반도체 집적 회로 장치의 주요부 단면도.
도 50은 본 발명의 제4 실시예인 반도체 집적 회로 장치의 주요부 레이아웃도.
도 51은 본 발명의 제4 실시예인 반도체 집적 회로 장치의 주요부 레이아웃도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : p웰
2a : n웰
3a : 소자 분리 영역
4 : 게이트 절연막
11a, 11b : 층간 절연막
lgc : 논리 회로 영역
QN : n채널형의 MISFET
DP, DN : 반도체 영역
GP, GN : 게이트 전극
QP : p채널형의 MISFET
mmry : 메모리셀 영역
QM : n채널형의 MISFET
DNC : 반도체 영역
QP : p채널형의 MISFET
본 발명은, 반도체 집적 회로 장치에 관한 것으로서, 특히 상변화 재료를 이용하여 형성되는, 고밀도 집적 메모리 회로, 혹은 메모리 회로와 논리 회로가 동일 반도체 기판에 형성된 로직 혼재형 메모리, 혹은 아날로그 회로를 갖는 반도체 집적 회로 장치에 적용하기에 유효한 기술에 관한 것이다.
예를 들면, 상변화 재료로 이루어지는 저항 소자를 이용한 메모리(상변화 메모리)와, MISFET(Metal Insulator Semiconductor Field Effect Transistor) 등으로 구성되는 논리 회로를 동일한 반도체 기판 상에 형성하는 로직 혼재형 메모리에서는, 인접하는 메모리셀 소자의 전부 혹은 일부를, 예를 들면 에칭 공정에 의해, 상변화 재료를 분리함으로써 형성하고 있다. 또한, 메모리셀 소자의 어드레스를 지정하기 위해서 이용되는 비트선과 MISFET의 반도체 기판 상의 활성 영역을 전기적으로 접속하는 비트선 컨택트 전극이, 메모리셀을 구성하는 저항 소자 사이에 배치되어 있다. 또한, 이 종류의 장치에 관련하는 것으로서는, 예를 들면 일본 특허 공표 2002-540605호 공보에 개시되어 있다. 또한 상변화 기억 재료의 플레이트 전극을 공통화하고 다이오드를 선택 소자에 이용한 구조의 메모리셀의 개시가 있다(예를 들면 일본 특개평5-21740호 공보 및 일본 특개2003-100084호 공보 참조). 또한 상변화 기억 재료의 플레이트 전극을 공통화하여 트랜지스터를 선택 소자에 이용한 구조의 메모리셀의 개시가 있다(예를 들면 특개2003-100991호 공보 참조).
저항 소자를 메모리셀마다 분리하는 프로세스 기술에 있어서는, 상변화 재료의 분리된 면의 특성이 변화한다. 우선, 상변화 재료의 분리된 면은, 예를 들면 층간 절연막 등의 다른 물질과 접촉한다. 또한, 에칭에 의해서 저항 소자가 분리되는 경우, 메모리셀 소자의 형상이 변동되게 된다. 또한, 분리에 의해 노출한 부 분의 상변화 재료의 조성이 변화한다.
그 결과, 균일한 전기 특성이 요구되는 고집적도 메모리 회로 및 로직 혼재 메모리에 이용되는 상변화 메모리의 재기입 횟수 신뢰성이 열화하는 문제가 있었다.
또한, 비트선 플러그가 메모리셀 소자의 사이에 배치되는 기술에 있어서는, 비트선 플러그에 의해서, 메모리셀 소자의 배치가 제한된다.
그 결과, 메모리셀의 고집적화가 제한되는 문제가 있었다.
또한, MISFET을 선택 스위치로서 이용하는 상변화 메모리 기술에 있어서는, 상변화 메모리의 고성능화를 위해, 상변화 메모리에 접속하는 메모리셀 하부 컨택트 전극과 상변화 메모리에 접속하지 않은 컨택트 전극이 서로 다른 형상이 된다.
그 결과, 로직 혼재 메모리에 이용되는 프로세스 기술이 복잡화하여, 고비용화하는 문제가 있었다.
본 발명의 목적은, 특히 상변화 재료를 이용한 예를 들면, 고밀도 집적 메모리 회로, 및 메모리 회로와 논리 회로가 동일 반도체 기판에 형성된 로직 혼재형 메모리, 및 아날로그 회로를 갖는 반도체 집적 회로 장치에서, 균일한 전기 특성이 요구되는 상변화 재료를 이용한 메모리셀 소자의 신뢰성을 향상시킬 수 있는 기술을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은, 반도체 집적 회로 장치의 고집적화를 도모하는 것에 있다.
또한, 본 발명의 다른 목적은, 반도체 집적 회로 장치의 고성능화를 도모하 는 것에 있다.
또한, 본 발명의 다른 목적은, 반도체 집적 회로 장치의 저비용화를 도모하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면에서 분명해지게 될 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
상변화 메모리의 저항 소자가 집적하여 배치되어 있는 메모리셀 영역에서, 상변화 재료층을 공통으로 하여, 상변화 재료의 상층에, 전원선에 접속되는 공통 메모리셀 상부 플레이트 전극을 형성한다. 그 결과, 메모리셀 영역의 최외주부에 위치하는 메모리셀을 제외하고, 상변화 재료의 노출이 없어져, 에칭에 의한 메모리셀 소자의 형상 및 조성 변화의 영향이 없어지기 때문에, 메모리셀 소자의 전기 특성이 균일화하여, 신뢰성을 향상시키는 것이 가능하게 된다.
또한, 어레이 영역의 최외주부에 위치하는 메모리셀 소자와, 그것이 인접하는 메모리의 직접 주변 회로 영역 또는 논리 회로 영역 등을 에칭에 의해 분리하기 위해서 형성되는, 상변화 재료의 측벽 사이의 거리를, 인접하는 메모리셀 소자 사이의 거리보다도, 훨씬 길게 한다. 또는, 어레이 영역의 최외주부에 위치하는 메모리셀 소자의 외주부에 더미 패턴을 배치한다. 그 결과, 상기의 상변화 재료의 측벽 노출부의 영향을, 메모리의 고집적도를 변화시키지 않고, 억제하는 것이 가능 하게 된다.
또한, 저항 소자 전체의 초기 상태를 고저항 상태로 하고, 상변화 재료층의 일부분을 저저항 상태로 함으로써 메모리 동작을 행한다. 그 결과, 저저항 상태의 메모리셀 소자 사이의 상호 작용을 억제하는 것이 가능하게 된다.
또한, 메모리셀 소자가 집적하여 배치되어 있는 어레이 영역에서, 상변화 재료층을 공통으로 하여, 상변화 재료의 상층에, 전원선에 접속되는 공통 메모리셀 상부 플레이트 전극을 형성하는, 상변화 메모리에 있어서, 비트선을 상변화 기록층의 밑에 배치한다. 그 결과, 비트선 플러그를, 상변화 재료 및 메모리셀 상부 플레이트 전극을 관통하지 않고 형성하여, 비트선 플러그의 관통에 의한 상변화 재료의 측벽 노출을 방지하는 것이 가능하게 된다.
또한, 메모리셀 소자가 집적하여 배치되어 있는 메모리셀 영역에서, 상변화 재료층을 공통으로 하여, 그 상층에, 전원선에 접속되는 공통 메모리셀 상부 플레이트 전극을 형성하는, 상변화 메모리에 있어서, 메모리셀 하부 컨택트 전극 상부에만, 고저항 재료, 즉 TiN, TiAlN, 또는 PolySi를 배치한다. 그 결과, 메모리셀 하부 컨택트 전극 상부를 주울 열의 발생 히터로 하여, 상변화 재료의 상변화 영역의 형상, 특히 상변화 메모리용 플러그와 상변화 재료 접촉부 근방의 상변화 영역을, 원하는 형상으로 변화시키는 것이 가능하게 된다.
또한, 상변화 메모리에 있어서, 상변화 기록층과, MISFET의 반도체 기판 상의 활성 영역에 접속한 컨택트 전극을 접속하는, 메모리셀 하부 컨택트 전극 상부에만, 고저항 재료를 배치한다. 그 결과, 메모리셀 하부 컨택트 전극을 상변화 메 모리의 특성 향상을 위해 최적화하면서, MISFET의 반도체 기판 상의 활성 영역에 접속한 컨택트 전극을, 비트선 컨택트 전극과 동시에 형성하여 저비용화하는 것이 가능하게 된다.
또한, 상변화 재료층을 서로 다른 상변화 재료의 적층, 특히 고융점/저융점 상변화 재료의 적층으로 한다. 그 결과, 상변화 재료의 상변화 영역의 형상을, 특히 상변화 재료의 적층 방향에 대하여, 원하는 형상으로 변화시키는 것이 가능하게 된다.
또한, 메모리 어레이를 복수개의 저항 소자를 공유하는 메모리셀 상부 플레이트 전극을 이용하여 형성한다. 그 결과, 메모리셀의 고집적화를 도모하면서, 메모리셀 소자의 어드레스를 지정하는 워드선 및 비트선 동작에 의한 메모리셀 소자의 상호 작용을 억제하는 것이 가능하게 된다.
또한, 비트선의 상부에 상변화 기록층을 형성한다. 그 결과, 비트선 및 비트선 컨택트 전극의 배치에 영향 받지 않고서 메모리셀 소자를 배치하는 것이 가능하게 된다.
또한, 비트선의 상부에 상변화 기록층을 형성하는 상변화 메모리에 있어서, 상변화 재료층을 분리하여, 저항 소자를 형성한다. 그 결과, 비트선 컨택트 전극의 배치에 영향 받지 않고서 분리된 저항 소자를 배치하는 것이 가능하게 된다.
<본 발명의 바람직한 실시예>
이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 모든 도면에 있어서 동일 기능을 갖는 것은 동일한 부호 를 붙여, 그 반복 설명은 생략한다.
<제1 실시예>
도 1은, 본 발명의 제1 실시예인 반도체 집적 회로 장치의 주요부 단면도이다. 도 1은, 로직 혼재 메모리, 로직 논리 회로 영역 및 상변화 메모리셀의 메모리셀 영역의 단면도를 도시하는 것으로서, 도 1에 도시하는 영역 중 lgc을 논리 회로 영역이라고 한다. 이 논리 회로 영역 lgc에는, n채널형의 MISFET QN이 형성되어 있다. n채널형의 MISFET QN은, p웰(2)의 상부에 상호 이격하여 형성되고, LDD(Lightly Doped Drain) 구조로 되어 있는 반도체 영역 DN과, 반도체 기판(1) 상에 형성된 게이트 절연막(4)과, 그 위에 형성된 게이트 전극 GN을 갖고 있다.
이 논리 회로 영역에는, p채널형의 MISFET QP가 형성되어 있다. p채널형의 MISFET QP는, n웰(2a)의 상부에 상호 이격하여 형성되고, LDD(Lightly Doped Drain) 구조로 되어 있는 반도체 영역 DP과, 반도체 기판(1) 상에 형성된 게이트 절연막(4)과, 그 위에 형성된 게이트 전극 GP을 갖고 있다.
n채널형의 MISFET QN과 p채널형의 MISFET QP는, 얕은 홈 매립형의 소자 분리 영역(3a)에 의해 분리되어 있다.
논리 회로 영역에는, 로직의 논리 회로, 메모리셀의 감지 증폭기 회로 등이 배치된다.
또한, 상변화 메모리셀이 형성되는 메모리셀 영역 mmry가 위치한다. 이 메모리셀 영역에는, 예를 들면 n채널형의 메모리셀 선택용 MISFET QM이 형성되어 있다. n채널형의 메모리셀 선택용 MISFET QM은, p웰(2)의 상부에 상호 이격하여 형 성되고, LDD(Lightly Doped Drain) 구조로 되어 있는 반도체 영역 DN, DNC와, 반도체 기판(1) 상에 형성된 게이트 절연막(4)과, 그 위에 형성된 게이트 전극 GN을 갖고 있다. 반도체 영역 DNC은, 동일한 소자 활성 영역에 형성되는 인접하는 n채널형의 메모리셀 선택용 MISFET에 공유되어 있다.
이러한 메모리셀 선택용의 n채널형의 MISFET QM, p채널형의 MISFET QP, 및 n채널형의 MISFET QN은, 반도체 기판(1) 상에 퇴적된 층간 절연막(11a) 및 층간 절연막(11b)에 의해서 피복되어 있다.
이 층간 절연막(11a, 11b)은, 예를 들면 산화 실리콘막으로 이루어지고, 예를 들면 공지의 플라즈마 CVD법 등에 의해서 형성되어 있다. 층간 절연막(11b)의 상면은, 메모리 영역과 논리 회로 영역에서 그 높이가 거의 일치하도록 평탄하게 형성되어 있다.
메모리셀 영역 mmry에서의 반도체 영역 DNC에는, 배리어 금속(12) 및 텅스텐(13)으로 구성되는 비트선 컨택트 전극 BC가 형성된다. 이 비트선 컨택트 전극 BC는, 메모리 선택용 n채널형 MISFET QM1, QM2에 의해서 공유되어 있는 반도체 영역 DNC와 전기적으로 접속되어 있다.
메모리셀 영역 mmry에서의 반도체 영역 DN에는, 배리어 금속(14) 및 텅스텐(15)으로 구성되는 금속 컨택트 전극 CT가 형성된다. 이 금속 컨택트 전극 CT는, 메모리 선택용 MISFET QM과 해당 QM의 반도체 영역 DN이 전기적으로 접속되어 있다.
논리 회로 영역에서의 반도체 영역 DP에는, 배리어 금속(14) 및 텅스텐(15) 으로 구성되는 금속 컨택트 전극 CT가 형성된다. 이 금속 컨택트 전극 CT는, p채널형 MISFET QP의 반도체 영역 DP과 전기적으로 접속하고 있다.
논리 회로 영역에서의 반도체 영역 DN에는, 배리어 금속(14) 및 텅스텐(15)으로 구성되는 금속 컨택트 전극 CT가 형성된다. 이 금속 컨택트 전극 CT는, n채널형의 MISFET의 반도체 영역 DN과 전기적으로 접속하고 있다.
층간 절연막(11b) 상에는 층간 절연막(11c)이 퇴적되어 있다. 이 층간 절연막(11c)은, 예를 들면 산화 실리콘막으로 이루어지고, 예를 들면 공지의 플라즈마 CVD법 등에 의해서 형성되어 있다.
이 층간 절연막(11c)에는, 비트선 BL 및 제1층 배선 M1이 형성되어 있다. 이 비트선은, 예를 들면 티탄막, 질화 티탄막으로 이루어지는 배리어 금속(16) 및 텅스텐(17)이 하층으로부터 순서대로 퇴적되어 형성되어 있다. 이 비트선 BL은, 비트선 컨택트 전극 BC와 전기적으로 접속되고, 또한, 비트선 컨택트 전극 BC을 통해서 메모리셀 선택용 n채널형 MISFET QM의 반도체 영역 DNC와 전기적으로 접속되어 있다.
논리 회로 영역의 제1층 배선 M1은, 예를 들면 티탄막, 질화 티탄막으로 이루어지는 배리어 금속(16) 및 텅스텐막(17)이 하층으로부터 순서대로 퇴적되어 형성되어 있다. 이 제1층 배선 M1은, 금속 컨택트 전극 CT과 전기적으로 접속되고, 또한, 금속 컨택트 전극 CT을 통해서, p채널형의 MISFET QP의 반도체 영역 DP, 및 n채널형의 MISFET QN의 반도체 영역 DN과 전기적으로 접속되어 있다.
층간 절연막(11c)의 상면에는, 층간 절연막(11d)이 퇴적되어 있다. 이 층간 절연막(11d)은, 예를 들면, 산화 실리콘으로 이루어진다. 층간 절연막(11d)의 상면은, 메모리셀 영역 mmry와 논리 회로 영역 lgc에서 그 높이가 거의 일치하도록 평탄하게 형성되어 있다.
메모리셀 영역 mmry에서의 층간 절연막(11d)에는 금속 컨택트 전극 CT의 상면이 노출하는 접속홀이 천공되어 있다.
이 접속홀에는, 예를 들면 질화 실리콘 또는 산화 실리콘으로 이루어지는 스페이서 절연막(18) 및, 예를 들면 텅스텐으로 이루어지는 전도 재료(19)가 매립되어 있고, 또한 그 위에는 예를 들면 질화 티탄막으로 이루어지는 고저항 전도 재료(20)가 매립되어 있다.
메모리셀의 하부 컨택트 전극 TP은, 금속 컨택트 전극 CT과 전기적으로 접속되고, 또한 이것을 통하여 메모리셀 선택용 MISFET QM의 반도체 영역 DN과 전기적으로 접속되어 있다. 즉, 메모리셀의 하부 컨택트 전극 TP과 금속 컨택트 전극 CT는 2단 플러그 전극을 형성하고 있다.
층간 절연막(11d)의 상면에는, 층간 절연막(11e)이 퇴적되어 있다. 이 층간 절연막(11e)은, 예를 들면, 산화 실리콘으로 이루어진다.
메모리셀 영역에서의 층간 절연막(11e)에는, 메모리 소자가 되는 저항 소자 R이 형성되어 있다.
저항 소자 R은, 플레이트 형상으로 형성되어 있고, 예를 들면 질화 실리콘으로 이루어지는 막 박리 방지막(21)과, 그 표면에 피복된 상변화 기록 재료막(22)과, 예를 들면 그 표면에 피복된 상변화 기록 재료막(22)과는 다른 상변화 기록 재료막(23)으로 이루어지는 상변화 재료층 CG과, 그 표면에 피복된, 예를 들면 텅스텐으로 이루어지는 메모리셀 상부 플레이트 전극(24)으로 구성되어 있다. 저항 소자 R을 구성하는 상변화 재료층(22, 23)은, 예를 들면 칼코게나이드(chalcogenide) Ge2Sb2Te5, Ge3Sb2Te6로 이루어진다.
저항 소자 R의 하부는, 메모리셀 하부 컨택트 전극 TP과 전기적으로 접속되고, 이것을 통하여 메모리셀 선택용의 n채널형 MISFET QM의 반도체 영역 DN과 전기적으로 접속되어 있다.
저항 소자 R은, 메모리셀의 단위 비트에 상당하는, 메모리셀 하부 컨택트 전극 TP을, 복수 피복하도록 형성되어 있다.
메모리셀 영역 mmry에서의 층간 절연막(11f)에는, 메모리셀 상부 플레이트 전극(24)의 상면이 노출하는 접속홀이 천공되어 있다. 이 접속홀 내에는, 예를 들면 티탄막, 질화 티탄막으로 이루어지는 배리어 금속(25)이 매립되어 있고, 또한 텅스텐(26)으로 이루어지는 금속막이 매립되어 메모리셀 비아 VM이 형성된다.
논리 회로 영역 lgc에서의 층간 절연막(11d) 및 층간 절연막(11f)에는, 제1 배선층 M1의 상면이 노출하는 접속홀이 천공되어 있다. 이 접속홀 내에는, 예를 들면 티탄막, 질화 티탄막으로 이루어지는 배리어 금속(25a)이 매립되어 있고, 또한 텅스텐(26a)으로 이루어지는 금속막이 매립되어 비아 VL이 형성된다.
층간 절연막(11e)의 상면은, 메모리 영역 mmry와 논리 영역 lgc에서 그 높이가 거의 일치하도록 평탄하게 형성되어 있다.
층간 절연막(11e)의 상면에는, 층간 절연막(11f)이 퇴적되어 있다. 이 층간 절연막(11f)은, 예를 들면, 산화 실리콘으로 이루어진다. 층간 절연막(11f) 내에는, 제2 배선층 M2가 형성되어 있다.
계속해서, 본 제1 실시예의 메모리셀 영역의 주요부 레이아웃을 도 2, 도 3을 참조하여 설명한다.
우선, 도 2에 도시된 바와 같이, p웰 상에는 게이트 전극 GN을 갖는 n채널형의 MISFET의 활성 영역(소자 활성 영역 혹은 소자 형성 영역) L이 형성되어 있다. 이 게이트 전극 GN은, 메모리셀 어레이의 워드선으로서 이용된다.
또한, 이들의 n채널형의 MISFET의 활성 영역 L 상에는, 금속 컨택트 전극 CT가 형성되어 있다.
또한, 이들의 n채널형의 MISFET의 활성 영역 L 상에는, 비트선 컨택트 전극 BC가 형성되어 있다. 비트선 컨택트 전극 BC는, n채널형의 MISFET의 활성 영역 L의 Y 방향에 대하여 볼록하게 되도록 형성되어 있다.
또한, 도 3에 도시된 바와 같이, 비트선 컨택트 전극 BC의, n채널형의 MISFET의 활성 영역 L의 Y 방향에 대하여 볼록이 되는 부분의 상부와 접속하도록, 비트선 BL이 배치되어 있다.
또한, 금속 컨택트 전극 CT 상에는, 메모리셀 하부 컨택트 전극 TP이 형성되어 있다(도시 생략).
또한, 도 2, 도 3의 주요부 레이아웃도의 전면에, 상변화 기록층 CG이 형성되어 있다. 이 상변화 기록층 CG은, 메모리셀 하부 컨택트 전극 TP과 메모리셀 상 부 플레이트 전극(24)에 접속되어 있다.
또한 도 2, 도 3에 도시한 활성 영역 L이 메모리셀 영역에 주기적으로 배치되어 있는 것은 물론이다.
또한 도 2, 도 3에 도시한 워드선으로서 이용되는 게이트 전극 GN이, 메모리셀 영역에서, 평행하게 연속되어 있는, 즉 X 방향으로 배치되어 있는 것은 물론이다.
또한 도 2, 도 3에 도시한 비트선이, 메모리셀 영역에서, 평행하게 연속되어 있는, 즉 Y 방향으로 배치되어 있는 것은 물론이다.
도 3에 도시한 바와 같이, 본 실시 형태에 있어서는, 평면 레이아웃에 있어서, 금속 컨택트 전극 CT가, 비트선 BL의 사이에 배치되어 있는 것을 특징으로 한다.
이하, 본 실시 형태의 반도체 집적 회로 장치를, 도 4∼도 17을 참조하여, 그 제조 공정을 찾아가면서 상세히 설명한다. 또한, 본 실시 형태를 설명하기 위한 전체 도면에 있어서 동일 기능을 갖는 것은 동일한 부호를 붙여, 그 반복의 설명은 생략한다.
우선, 공지의 방법을 이용하여 MISFET를 형성한다. 반도체 기판(1)은, 예를 들면 도전형이 p형인 실리콘 단결정으로 이루어진다. 또한, 논리 회로 영역 lgc 및 메모리셀 영역 mmry에서의 반도체 기판(1)에 있어서, 공지의 방법을 이용하여, p웰(2)이, 형성되어 있다. 또한, 논리 회로 영역 lgc에서의 반도체 기판(1)에 있어서, 공지의 방법을 이용하여, n웰(2a)이, 형성되어 있다.
이러한 반도체 기판(1)의 상층부에는, 공지의 방법을 이용하여, 얕은 홈 매립형의 소자 분리 영역(3, 3a, 3b)이 형성되어 있다. 이 소자 분리 영역(절연막(3, 3a, 3b))에 의해서 구획된 영역이, 소위 활성 영역이고, 이 영역의 일부에 소자 등이 형성된다. 반도체 기판(1) 상의 게이트 절연막(4)은, 예를 들면 산질화 실리콘으로 이루어지고, 그 두께는, 예를 들면 1.5∼10㎚ 정도로 설정되어 있다.
계속해서, 공지의 방법을 이용하여, n형 다결정 실리콘막(5), p형 다결정 실리콘막(5a)이 형성된다. 계속해서, 공지의 방법을 이용하여, n채널형 MISFET의 LDD 활성 영역(9), p채널형 MISFET의 LDD 활성 영역(9a)이 형성된다. 계속해서, 공지의 방법을 이용하여, 예를 들면 산화 실리콘막으로 이루어지는 측벽 스페이서(7), 예를 들면 질화 실리콘막이면 되는 측벽 스페이서(8)가 형성된다. 계속해서, 공지의 방법을 이용하여, n채널형 MISFET의 활성 영역(10), p채널형 MISFET의 활성 영역(10a), 및 n형 다결정 살리사이드막(6), p형 다결정 살리사이드막(6a)이 형성된다. 계속해서, 공지의 방법을 이용하여, 층간 절연막(11a, 11b)이 형성된다.
이와 같이, MISFET의 살리사이드 게이트 전극 구조 GN, GP, 확산층 영역 DN, DNC, DP, 측벽 스페이서(7, 8), 층간 절연막(11a, 11b)이 공지의 방법을 이용하여, 형성된다. 층간 절연막(11b)의 상면은, 메모리 영역과 논리 회로 영역에서 그 높이가 거의 일치하도록 평탄하게 형성되어, 도 4와 같이 된다.
계속해서, 그 층간 절연막(11b) 상에, 논리 회로의 접속홀, 메모리셀 영역에 서의 접속홀 및 메모리셀 영역에서의 비트선홀 형성용의 포토레지스트를 형성하고, 이것을 에칭 마스크로 하여 층간 절연막(11a, 11b)에, n채널형 MISFET QN의 반도체 영역 DN과, p채널형 MISFET QP의 반도체 영역 DP과, 메모리셀 선택용 n형 MISFET QM의 반도체 영역 QN과, 메모리셀 선택용 n형 MISFET QM의 반도체 영역 DNC의 상면이 노출하는 접속홀을 천공한다.
계속해서, 포토레지스트 패턴을 제거한 후, 반도체 영역 DN, DP, DNC에, 예를 들면 티탄막 및 질화 티탄막으로 이루어지는 배리어 금속(14)을 스퍼터링법 등에 의해서 하층으로부터 순서대로 퇴적한다. 그 퇴적막 상에, 예를 들면 텅스텐(15)을 CVD법 등에 의해서 중첩하여 접속홀을 매립하여, 금속 컨택트 전극 CT 및 비트선 컨택트 전극 BC을 형성한다. 이것을 공지의 CMP 법을 이용하여, 층간막(11b)의 상부가 노출하여, 접속홀의 금속 컨택트 전극 CT과 비트선 컨택트 전극 BC가 동일한 높이가 될 때까지 에치백하여, 금속 컨택트 전극 CT과 비트선 컨택트 전극 BC을 완전하게 분리하면, 도 5와 같이 된다.
계속해서, 표면 전면에, 예를 들면 질화 실리콘으로 이루어지는 절연막을 퇴적하여(도시 생략), 층간 산화 실리콘(11b)의 에치백 스토퍼로서 이용한다.
계속해서, 반도체 기판(1) 상에, 예를 들면 산화 실리콘으로 이루어지는 절연막(11c)을 퇴적한 후, 그 층간 절연막(11c) 상에, 논리 회로의 제1층 배선 및 비트선 형성용의 포토레지스트를 형성하고, 이것을 에칭 마스크로 하여 층간 절연막(11b)의 상면을 노출시키는, 논리 회로의 제1층 배선홈 및 비트선홈을 형성한다.
계속해서, 예를 들면 티탄막 및 질화 티탄막으로 이루어지는 배리어 금속막(16)을 스퍼터링법 등에 의해서 하층으로부터 순서대로 퇴적하고, 그 위에, 예를 들면 텅스텐막(17)을 CVD법 등에 의해서 중첩하여 도체막을 형성하고, 이것을 공지의 CMP 법을 이용하여, 층간막(11c)의 상면이 노출하여, 홈 내의 비트선 BL 및 제1층 배선 M1 상면이 동일한 높이가 될 때까지 에치백하여, 비트선 BL 및 제1층 배선 M1을 완전하게 분리하면, 도 6과 같이 된다.
계속해서, 표면에, 예를 들면 산화 실리콘으로 이루어지는 절연막(11d)을 퇴적하고, 계속해서, 예를 들면 질화 실리콘으로 이루어지는 상변화 재료 박리 방지막(21)을 퇴적하면, 도 7과 같이 된다.
계속해서, 리소그래피 및 드라이 에칭 공정에 의해, 메모리셀 영역에서의 2단 전극의 하부 CT의 상면을 노출시키는, 2단 전극 상부의 홀을 형성하고, 표면 전체에, 예를 들면 질화 실리콘으로 이루어지는 스페이서 절연막(18)을 퇴적하면, 도 8과 같이 된다.
다음으로, 스페이서 절연막을 이방성 에치백하여, 금속 컨택트 전극 CT의 상면을 노출시키면, 도 9와 같이 된다.
계속해서, 예를 들면 티탄막 및 질화 티탄막으로 이루어지는 배리어 금속막(도시 생략)을 스퍼터링법 등에 의해서 하층으로부터 순서대로 퇴적한다. 그 퇴적막 상에, 예를 들면 텅스텐으로 이루어지는 전도 재료(19)를 CVD법 등에 의해서 중첩하여 접속홀을 매립하고, 이것을 공지의 CMP 법을 이용하여, 상변화 재료 박리 방지막(21)의 상면이 노출하여, 홀 내의 전도 재료(19) 및 상변화 재료 박리 방지 막(21)의 상면이 동일한 높이가 될 때까지 에치백하여, 전도 재료(19)를 완전하게 분리하면, 도 10과 같이 된다.
계속해서, 이 컨택트홀에 매립된 전도 재료(19)를, 예를 들면 20㎚ 에치백하면, 도 11과 같이 된다.
계속해서, 예를 들면 티탄막 및 질화 티탄막으로 이루어지는 고저항 금속(20)을 스퍼터링법 등에 의해서 하층으로부터 순서대로 퇴적하여, 컨택트홀을 매립한다. 다음으로 메모리셀 하부 컨택트 전극 TP 및 상변화 재료 박리 방지막(21)의 상면이 동일한 높이가 될 때까지 에치백하여, 메모리셀 하부 컨택트 전극 TP을 완전하게 분리하면, 도 12와 같이 된다.
또한, 본 실시 형태에 있어서는, 고저항 금속(20)을 이용하여, 메모리셀 하부 컨택트 전극 홀을 매립했지만, 메모리셀 하부 컨택트 전극 상면이 평탄하게 되는, CMP 평탄성이 좋은 금속을 이용하여도 된다. 예를 들면, 결정립계가 작은 Mo(몰리브덴)을 이용할 수 있다. CMP 평탄성이 좋은 금속에는, 컨택트 금속의 요철 부분에서 발생하는 전계 집중에 의한, 국소적인 상변화를 억제하는 효과가 있다. 그 결과, 메모리셀 소자의 전기 특성의 균일성, 및 재기입 횟수 신뢰성, 및 내고온 동작 특성이 향상된다.
계속해서, 상변화 재료(22), 예를 들면 상변화 재료(22)와 융점이 서로 다른 상변화 재료(23), 예를 들면 텅스텐으로 이루어지는 금속막(24)을 순서대로 퇴적하면, 도 13과 같이 된다.
계속해서, 상변화 재료 박리 방지막(21), 상변화 재료(22), 상변화 재료(23), 텅스텐(24)을 저항 소자 R로서 가공하여, 도 14와 같이 된다.
계속해서, 층간막(11e)을 퇴적하면, 도 15와 같이 된다.
계속해서, 리소그래피 및 드라이 에칭 공정에 의해, 메모리셀 영역 mmry에서 층간막(11e)을 천공하여 접속홀을 형성하고, 논리 회로 영역 lgc에서 층간막(11f, 11e)을 천공하여 접속홀을 형성하고, 배리어 금속(25), 텅스텐(26) 순으로 퇴적한다. 이 접속홀을 매립하고, 층간막(11e)의 상면이 노출하여, 홀 내의 텅스텐(26) 및 층간막(11e)의 상면이 동일한 높이가 될 때까지 에치백하여, 메모리셀 영역의 비아 전극 컨택트 VM 및 논리 회로 영역의 비아 전극 컨택트 VL을 완전하게 분리하면, 도 16과 같이 된다.
계속해서, 표면에, 구리 배선 배리어막(27) 및 층간막(11f)을 퇴적하고, 리소그래피 및 드라이 에칭 공정에 의해, 층간막(11e)을 천공하여 배선홈을 형성하고, 구리 배선 금속 배리어막(28), 구리 배선(29)을 순으로 퇴적하여, 배선홈을 매립하고, 층간막(11f)의 상면이 노출하여, 홈 내의 금속 배선 및 층간막(11f)의 상면이 동일한 높이가 될 때까지 에치백하여, 제2 배선 M2를 형성하는 것에 의해, 도 17과 같이 된다.
제2층 배선 M2의 상부에는, 공지의 방법을 이용하여, 복수개의 배선층이 형성되어 있지만, 이들의 도시는 생략한다.
또한, 공지의 방법을 이용하여, 400℃∼450℃ 정도의 수소 어닐링이 행해진 후에, 반도체 제조 장치가 완성된다.
또한, 본 실시 형태에서는, 도 2에 도시한 바와 같이, 소자 활성 영역의 형 상은 직선형이고, 비트선 컨택트 전극 BC는, 소자 활성 영역의 길이 방향으로 볼록하게 되는 형상이라고 했지만, 도 18에 도시한 바와 같이, 소자 활성 영역의 형상이 볼록형이어도 된다.
또한, 도 19, 도 20에 도시한 바와 같이, 소자 활성 영역의 형상을 경사형으로 해도 된다. 또한, 도 47에 도시한 바와 같이, 소자 활성 영역의 형상을 직선형으로 해도 된다.
또한, 본 실시 형태에서는, 도 3에 도시한 바와 같이, 비트선 주기의 2 주기에 1회의 빈도로, 메모리셀 소자가 워드선 방향으로 배치되어 있는, 소위 2 교점 레이아웃으로 되어 있다. 이 레이아웃의 잇점은, 최근접 메모리셀 소자가, 동일한 워드선을 이용하여 선택되지 않기 때문, 최근접 메모리셀 사이의 상호 작용을 억제할 수 있는 점에 있다.
또한, 도 21, 도 22에 도시한 바와 같이, 비트선 주기의 1주기에 1회의 빈도로, 메모리셀 소자가 워드선 방향으로 배치되어 있는, 소위 1 교점 레이아웃이어도 된다. 이 레이아웃의 이점은, 메모리셀을 고집적화할 수 있는 점에 있다.
또한, 도 23, 도 24에 도시한 바와 같이, 비트선 주기의 3주기에 2회의 빈도로, 메모리셀 소자가 워드선 방향으로 배치되어 있는, 소위 1.5 교점 레이아웃이어도 된다.
본 제1 실시예에 있어서는, 상변화 기록층이 공통화되어 있고, 메모리셀 하부 컨택트 전극 TC 상부와 상변화 재료 박리 방지막(21) 계면이, 도 27과 같이 되어 있다.
메모리셀 소자의 고저항 상태("1" 상태)는, 도 39에 도시한 바와 같이, 메모리셀 하부 컨택트 전극 상면을 피복하도록, 상변화 재료가 비정질화한 상태가 된다. 이것에 대응하는 메모리셀 소자의 저저항 상태("0" 상태)는, 도 40에 도시한 바와 같이, 상변화 재료의 전체가 결정화한 상태가 된다.
또한, 메모리셀 소자의 고저항 상태("1" 상태)는, 도 41에 도시한 바와 같이, 상변화 재료의 전체가 비정질화한 상태이어도 된다. 이것에 대응하는 메모리셀 소자의 저저항 상태("0" 상태)는, 도 42에 도시한 바와 같이, 메모리셀 하부 컨택트 전극 상면을 피복하도록, 상변화 재료가 결정화한 상태가 된다.
덧붙여서 말하면, 도 41, 도 42에서는, 상변화 재료층을 단층으로 했지만, 상변화 재료를 적층으로 해도 된다.
이와 같이, 본 실시 형태에 있어서는, 메모리셀 소자가 집적하여 배치되어 있는 메모리셀 영역에서, 상변화 재료층을 공통으로 했다. 그 결과, 메모리셀 소자의 전기 특성이 균일화하여, 신뢰성을 향상시키는 것을 가능하게 했다.
이러한 효과가 얻어지는 이유에 대하여 이하에 상세히 설명한다.
예를 들면, 주요부 단면도가, 도 48에 도시한 바와 같은 반도체 집적 회로 장치를 생각한다. 도 48의 반도체 제조 장치에서는, 상변화 재료층의 상부에 비트선 BL2가 배치되어 있다. 이 예에서는, 상변화 재료층의 측벽이 메모리셀 소자마다 노출되어 배치되어 있다. 이 때문에, 에칭에 의한 메모리셀 소자의 형상 및 조성 변화의 영향이 발생한다.
그러나, 본 실시 형태에서는, 메모리셀 영역의 최외주부에 위치하는 메모리 셀 소자를 제외하고, 상변화 기록층의 측벽 계면이 없기 때문에, 에칭에 의한 메모리셀 소자의 형상 및 조성 변화의 영향이 없어진다.
이러한 효과가 얻어지는 이유는, 메모리셀 영역의 최외주부에 위치하는 메모리셀 소자를 제외하고, 상변화 기록층의 측벽 계면이 없어지고, 또한, 에칭에 의한 메모리셀 소자의 형상 및 조성 변화의 영향이 없어지기 때문이다.
또한, 본 실시 형태에 있어서는, 상변화 재료층을 서로 다른 상변화 재료의 적층, 특히 고융점/저융점 상변화 재료의 적층으로 했다. 그 결과, 메모리셀 소자의 전기 특성이 균일화하여, 신뢰성을 향상시키는 것을 가능하게 했다.
이러한 효과가 얻어지는 이유에 대하여 이하에 상세히 설명한다. 메모리셀 상부 플레이트 전극에 접하는 상변화 재료가, 그 하부에 형성되는 상변화 재료보다도, 고융점인 경우, 비정질층이 상변화 재료의 상변화 영역의 형상을, 특히 상변화 재료의 적층 방향에 대하여, 작게 하는 형상으로 상변화시킬 수 있다. 예를 들면, 도 39에 도시한 바와 같이, 메모리셀 하부 컨택트 전극부에서 형성되는 비정질층이 메모리셀 상부 플레이트 전극과 접촉하는 것을 억제할 수 있다. 그 결과, 상변화 재료층과 메모리셀 상부 플레이트 전극 금속 물질의 상호 확산을 방지할 수 있기 때문에, 메모리셀 소자의 전기 특성이 균일화하여, 신뢰성을 향상시키는 것이 가능하게 된다.
또한, 본 실시 형태에 있어서는, 상변화 재료층과, MISFET의 반도체 기판 상의 활성 영역에 접속하는 컨택트 전극을 접속하는, 메모리셀 하부 컨택트 전극 상부에만, 고저항 재료를 배치했다. 그 결과, 메모리셀 하부 컨택트 전극 상부를 주 울 열을 발생하는 히터로 할 수 있기 때문에, 메모리셀 소자의 재기입 속도를 향상시킬 수 있다.
이러한 효과가 얻어지는 이유에 대하여 이하에 상세히 설명한다. 메모리셀 하부 컨택트 전극 상부에, 고저항 전도 재료를 배치하지 않은 경우, 도 40에 도시한 바와 같이, 상변화 재료층을 전기 펄스에 의해 가열하는 경우, 상변화 재료층으로부터 메모리셀 하부 컨택트 전극으로 열이 빠져나가기 쉽기 때문, 메모리셀 하부 컨택트 전극 근방의 상변화 재료층의 온도가 저하하여, 상변화 재료층의 상변화 영역의 형상, 특히 메모리셀 하부 컨택트 전극 근방의 영역을, 메모리셀 하부 컨택트 전극 상면을 완전하게 피복하는 형상으로 상변화시킬 수 없다. 그러나, 메모리셀 하부 컨택트 전극 상부에만, 고저항 전도 재료를 배치하는 경우, 이 고저항 전도 재료가 주울 열을 발생하기 때문에, 메모리셀 하부 컨택트 전극부에 열이 전달하기 어렵게 되어, 메모리셀 하부 컨택트 전극 근방에서의 온도 저하가 억제된다. 그 결과, 도 39에 도시한 바와 같은, 특히 메모리셀 하부 컨택트 전극과 상변화 재료 접촉부 근방의 상변화 영역을, 메모리셀 하부 컨택트 전극 상면을 완전하게 피복하는 것이 단시간 내에 가능하게 된다.
또한, 메모리셀 하부 컨택트 전극의 전체에, 고저항 전도 재료를 배치하는 경우, 메모리셀 하부 컨택트 전극의 저항값이 높게 되어, 메모리 동작 특성을 열화시키는 요인이 된다. 그러나, 메모리셀 하부 컨택트 전극 상부에만, 고저항 전도 재료를 배치하는 경우, 저항값은 거의 변하지 않는다.
또한, 본 실시 형태에 있어서는, 메모리셀 소자가 집적하여 배치되어 있는 메모리셀 영역에서, 상변화 재료층을 공통으로 하고, 또한, 상변화 재료층의 상층에만, 전원선에 접속되는 공통 상부 금속 전극을 형성했다. 그 결과, 메모리셀 소자의 전기 특성이 균일화하여, 신뢰성을 향상시키는 것을 가능하게 했다.
이러한 효과가 얻어지는 이유에 대하여 이하에 상세히 설명한다. 상변화 재료층의 상층에만 공통 상부 금속 전극(24)이 형성되는 경우, 도 43의 가로방향의 전계를 억제할 수 있기 때문에, 인접하는 상변화 메모리 사이의 상호 작용이 억제되기 때문에, 메모리셀 소자의 전기 특성이 균일화하여, 신뢰성을 향상시키는 것이 가능하게 된다. 그러나, 도 44에 도시한 바와 같이, 상변화 재료층의 측벽부에 전극(31)이 형성되는 경우, 도 44의 가로방향의 전계가 주성분으로서 발생하여, 인접하는 상변화 메모리 사이의 상호 작용이 발생할 가능성이 있다.
또한, 본 실시 형태에 있어서는, 상변화 재료층과 MISFET의 확산층을 접속하는 컨택트 전극을 2단 컨택트 전극으로 했다. 그 결과, 2단 플러그의 상단인 메모리셀 하부 컨택트 전극의 구조는, 상변화 메모리의 특성 향상을 위해 최적화하면서, 2단 플러그의 하단인 금속 컨택트 전극을 논리 회로 MISFET 및 비트선 컨택트 전극과 동시 프로세스로 형성하여, 저비용화할 수 있다.
또한, 본 실시 형태에 있어서는, 비트선을 상변화 재료층의 밑에 배치했다. 그 결과, 메모리셀 소자의 전기 특성이 균일화하여, 신뢰성을 향상시키는 것이 가능하게 되었다.
이러한 효과가 얻어지는 이유에 대하여 이하에 상세히 설명한다. 비트선을 상변화 재료층의 밑에 배치하는 경우, 비트선 컨택트 전극은 비트선과 선택용 트랜 지스터의 반도체 영역의 사이에 형성되는, 즉 비트선 컨택트 전극은, 상변화 재료층을 관통하지 않거나, 혹은 상변화 재료층의 사이에 배치되지 않는다. 그 결과, 비트선 플러그의 관통에 의한 상변화 재료의 측벽 노출을 방지할 수 있기 때문에, 메모리셀 소자의 전기 특성이 균일화하여, 신뢰성을 향상시키는 것이 가능하게 되었다.
또한, 본 실시 형태에 있어서는, 공지의 방법을 이용하여, 400℃∼450℃ 정도의 수소 어닐링이 행해지고 있다. 그 때문에, 완성한 반도체 제조 장치의, 상변화 기록층의 초기 상태는 결정화하고 있다. 이 결정화한 상태의 상변화 기록층을 이용하여, 하부 전극 근방을 비정질화시키는 것에 의해, 상변화 메모리 동작시키는 것이 가능하다.
<제2 실시예>
본 실시 형태는, 비트선의 위에, 칼코게나이드층 및 플레이트 전극을 분리한 상변화 재료층을 배치하는 구조에 관한 것이다.
또한, 제2 실시예의 반도체 집적 회로 장치의 상변화 재료 박리 방지막(21), 상변화 재료(22), 상변화 재료(23), 텅스텐(24)을 퇴적하기까지의 제조 방법은, 제1 실시예의 도 4로부터 도 13까지의, 질화 실리콘막(21), 상변화 재료(22), 상변화 재료(23), 텅스텐(24)의 퇴적까지의 제조 방법과 마찬가지이기 때문에, 그 설명을 생략한다.
본 실시 형태에 있어서는, 계속해서, 상변화 재료 박리 방지막(21), 상변화 재료(22), 상변화 재료(23), 텅스텐(24)을 저항 소자 R로서 가공하여, 도 25와 같 이 된다.
이후의 제조 방법은, 본 제1 실시예와 동일하고, 제2층 배선 형성 후는, 도 26과 같이 된다.
본 실시 형태에 있어서는, 저항 소자 R이 메모리셀 소자마다 분리되어 있고, 도 28과 같이 되어 있다. 비트선 BL을 상변화 재료층의 밑에 배치하기 때문에, 비트선 및 비트선 플러그의 배치에 영향 받지 않고서 메모리셀 소자를 배치할 수 있으므로, 메모리셀 소자의 전기 특성의 균일화 및, 신뢰성 향상을 위한 면적 페널티를 억제하여, 메모리셀의 고집적화를 도모하는 것이 가능하게 된다.
또한, 본 실시 형태에 있어서는, 상변화 기록층이 메모리셀 소자마다 분리되어 있지만, 도 29에 도시한 바와 같이, 상변화 기록층이 비트선 주기마다 분리되어 있어도 된다. 이 형상은, 비트선 컨택트의 관통홀의 영향에 의한 면적 페널티가 없는, 임의의 형상으로 하는 것이 가능하다.
또한, 도 30에 도시한 바와 같이, 상변화 기록층이 워드선 주기마다 분리되어 있어도 된다. 이 형상은, 비트선 컨택트의 관통홀의 영향에 의한 면적 페널티가 없는, 임의의 형상으로 하는 것이 가능하다.
또한, 도 31에 도시한 바와 같이, 상변화 재료층이 소자 활성 영역 주기마다 분리되어 있어도 된다. 이 형상은, 비트선 컨택트의 관통홀의 영향에 의한 면적 페널티가 없는, 임의의 형상으로 하는 것이 가능하다.
또한, 본 실시 형태에 있어서는, 메모리셀 상부 플레이트 전극이 상변화 재료 상에 배치되어 있지만, 도 45에 도시한 바와 같이, 상변화 재료층을 메모리셀 비아 VM를 통해서 접속하여, 제2 배선층을 배치하는 구조로 해도 된다. 제2 배선층에 구리 배선을 이용함으로써, 상부 전극을 저저항화할 수 있다.
<제3 실시예>
본 실시 형태는, 칼코게나이드층을 분리한 상변화 재료층의 상부에, 공통화된 플레이트 전극을 배치한 구조에 관한 것이다.
또한, 제3 실시예의 반도체 집적 회로 장치의 예를 들면 티탄막 및 질화 티탄막으로 이루어지는 고저항 금속(20)을 스퍼터링법 등에 의해서 하층으로부터 순서대로 퇴적하여, 메모리셀 하부 컨택트 전극 홀을 매립하고, 상변화 재료 박리 방지막(21)의 상면이 노출하여, 메모리셀 하부 컨택트 전극 TP 및 상변화 재료 박리 방지막(21)의 상면이 동일한 높이가 될 때까지 에치백하여, 컨택트 전극을 완전하게 분리할 때까지 제조 방법은, 제1 실시예의 도 4로부터 도 12까지의, 티탄막 및 질화 티탄막으로 이루어지는 고저항 금속(20)을 스퍼터링법 등에 의해서 하층으로부터 순서대로 퇴적하여, 메모리셀 하부 컨택트 전극 홀을 매립하고, 상변화 재료 박리 방지막(21)의 상면이 노출하여, 홀 내의 메모리셀 하부 컨택트 전극 TP 및 상변화 재료 박리 방지막(21)의 상면이 동일한 높이가 될 때까지 에치백하여, 메모리셀 상부 컨택트 전극 TP을 완전하게 분리하기까지의 제조 방법과 마찬가지이기 때문에, 그 설명을 생략한다.
본 실시 형태에 있어서는, 계속해서, 상변화 재료 박리 방지막(21), 상변화 재료(22), 상변화 재료(23)를 퇴적하여, 도 32와 같이 된다.
계속해서, 상변화 재료 박리 방지막(21), 상변화 재료(22), 상변화 재료(23) 를 기록막층 CM으로서 가공하여, 도 33과 같이 된다.
계속해서, 층간막(11g)을 퇴적하여, 층간막(11g)을 예를 들면 CMP을 이용하여 에치백하여 상변화 재료의 상면을 노출시키면, 도 34와 같이 된다.
계속해서, 예를 들면 텅스텐(24)을 퇴적하면, 도 35와 같이 된다.
계속해서 텅스텐(24)을 메모리셀 상부 플레이트 전극으로서 가공하면, 도 36과 같이 된다.
계속해서, 층간막(11h)을 퇴적하면, 도 37과 같이 된다.
이후의 제조 방법은, 본 제1 실시예와 동일하고, 제2층 배선 형성 후, 도 38과 같이 된다.
본 실시 형태에 있어서는, 상변화 재료 상에 플레이트 상부 전극이 형성되어 있다. 비트선을 상변화 재료층의 밑에 배치하기 때문에, 플레이트 상부 전극으로 복수개의 상변화 재료층을 공유화하는 경우, 비트선 및 비트선 플러그의 배치에 영향 받지 않고서 메모리셀 소자를 배치할 수 있으므로, 메모리셀 소자의 전기 특성의 균일화 및, 신뢰성 향상을 위한 면적 페널티를 억제하여, 메모리셀의 고집적화를 도모하는 것이 가능하게 된다.
또한, 본 실시 형태에 있어서는, 도 46의 상변화 재료와 메모리셀 상부 플레이트 전극 계면의 주요부 레이아웃도에 도시한 바와 같이, 메모리셀 상부 플레이트 전극(32)이 비트선과 평행하게 되도록 분할되어 있어도 된다.
또한, 본 실시 형태에 있어서는, 메모리셀 상부 플레이트 전극은, 메모리셀 소자가 되는 상변화 재료층의 상면에, 충분한 접촉 면적으로, 접촉하고 있으면, 임 의의 형상으로 분할되어 있어도 된다.
<제4 실시예>
본 실시 형태는, 저항 소자의 위에 비트선을 적층하고, 그 적층을 워드선 방향으로 분리하는, 즉 비트선 방향으로 분리하지 않고서 배치하는 구조에 관한 것이다.
또한, 제2 실시예의 반도체 집적 회로 장치의 상변화 재료 박리 방지막(21), 상변화 재료(22), 상변화 재료(23), 텅스텐(24BL)을 퇴적하기까지의 제조 방법은, 제1 실시예의 도 4로부터 도 13까지의, 질화 실리콘막(21), 상변화 재료(22), 상변화 재료(23), 텅스텐(24)을 퇴적까지의 제조 방법과 마찬가지이기 때문에, 그 설명을 생략한다.
본 실시 형태에 있어서는, 계속해서, 상변화 재료 박리 방지막(21), 상변화 재료(22), 상변화 재료(23), 텅스텐(24BL)을 저항 소자와 비트선의 적층막 RBL로서 가공하여, 도 49와 같이 된다. 이후의 제조 방법은, 본 제1 실시예와 동일하다
본 실시 형태에 있어서는, 텅스텐(24BL)은 비트선으로서 작용한다. 비트선은 저항 소자의 위에 적층, 즉 저항 소자의 위에 배치되어 있다. 또한, 저항 소자의 밑에 배치된 제1층 배선 M1은, 비트선으로서 작용하지 않고, 예를 들면 접지 배선으로서 작용한다.
본 실시 형태에 있어서는, 도 51에 도시한 바와 같이, 상변화 기록층이 비트선 주기마다 분리되어 있다. 이 형상은, 비트선 방향에서, 상변화 재료층의 측벽이 노출하지 않는 효과에 의해, 메모리셀 소자의 전기 특성의 균일화 및, 신뢰성 향상을 위한 면적 페널티를 억제하여, 메모리셀의 고집적화를 도모하는 것이 가능하게 된다.
또한, 본 실시 형태는, 도 18에 도시한 바와 같은, 소자 활성 영역의 2 교점 셀 배치로 함으로써, 저항 소자와 비트선의 적층막 RBL을, 동일한 워드선에 선택되지 않는 2개의 비트선마다 분리해도 된다. 이 경우의 저항 소자와 비트선의 적층 RBL의 메모리셀 하부 전극 컨택트 플러그에 대한 레이아웃 배치는 도 50과 같이 된다. 덧붙여서 말하면, 도 18에 도시한 바와 같은, 소자 활성 영역의 2 교점 셀 배치로 함으로써, 도 50에 도시하는 비트선에 의해서, 동일 워드선 상의 인접하는 메모리셀이 선택되지 않는 배치가 된다. 본 실시 형태에서는, 상부 금속 전극을 포함하는 상변화 재료층을 비트선으로서 이용하기 때문에, 비트선 방향 및 동일한 워드선에 선택되지 않는 2개의 비트선 사이에서, 상변화 재료층의 측벽이 노출하지 않기 때문에, 메모리셀 소자의 전기 특성의 균일화 및, 신뢰성 향상을 위한 면적 페널티를 억제하여, 메모리셀의 고집적화를 도모하는 것이 가능하게 된다.
이상, 본 발명자에 의해서 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니고, 그 요지를 일탈하지 않은 범위에서 여러 가지 변경 가능한 것은 물론이다.
본원에 의해서 개시되는 발명 중, 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면, 이하와 같다.
상변화 재료층을 공통화하는 것 및 그 상부에 플레이트 전극을 형성하는 것 에 의해, 상변화 재료층의 가공에 기인한, 상변화 메모리의 전기 특성의 불균일성 및 신뢰성의 열화를 억제하는 것이 가능하게 된다.
또한, 상변화 기록층과 선택용 트랜지스터의 반도체 영역을 접속하는 컨택트 전극 상부만을, 즉, 상변화 기록층과 접하는 부분만을 발열 히터가 되는 고저항 재료로 함으로써, 상변화 영역의 형성을 고속화하여, 메모리셀 소자의 재기입 속도를 향상시키는 것이 가능하게 된다.
또한, 비트선의 위에 상변화 기록층을 배치하는 것에 의해, 비트선 컨택트 전극에 영향 받지 않고서, 면적 페널티를 억제하여, 메모리셀 소자를 고집적으로 배치하여, 시스템 온 칩 프로세스와 친화성이 좋은 프로세스를 이용하여, 상변화 메모리를 반도체 집적 회로에 혼재시키는 것이 가능하게 된다.

Claims (18)

  1. 제1 방향으로 연신하는 복수의 워드선과,
    상기 제1 방향과는 상이한 제2 방향으로 연신하는 복수의 기록층과,
    상기 제2 방향으로 연신하고, 상기 복수의 기록층 위에 적층되는 복수의 비트선과,
    상기 복수의 워드선과 상기 복수의 비트선의 교점에 형성되는 복수의 메모리셀
    을 갖고,
    상기 복수의 메모리셀의 각각은, 그의 게이트가 상기 복수의 워드선 중 어느 하나에 접속되는 선택 스위치와, 상기 선택 스위치의 소스 또는 드레인의 한쪽에 접속되는 플러그를 갖고,
    상기 기록층은, 상기 플러그의 상단부와 접하는 위치에 배치된 박리 방지막 위에 형성되고,
    상기 복수의 메모리셀의 각각은, 상기 기록층 내의 상기 플러그와 상기 복수의 비트선 사이에 끼워지는 영역의 저항 상태로 데이터를 기억하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 플러그는 저항이 상이한 2개의 영역을 포함하고, 그 2개의 영역 중의 저항이 높은 영역이 상기 기록층에 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 저항이 높은 영역은 티탄을 포함하는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서,
    상기 플러그는 평탄성(平坦性)이 상이한 재료를 갖는 2개의 영역을 포함하고, 그 2개의 영역 중의 평탄성이 높은 영역이 상기 기록층에 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 평탄성이 높은 영역은 몰리브덴을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 기록층은 상변화 재료를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 상변화 재료는 칼코게나이드 재료를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 선택 스위치는 전계 효과형 트랜지스터인 것을 특징으로 하는 반도체 기억 장치.
  9. 제1 방향으로 연신하는 복수의 워드선과,
    상기 제1 방향과는 상이한 제2 방향으로 연신하는 복수의 기록층과,
    상기 제2 방향으로 연신하고, 상기 복수의 기록층 위에 적층되는 복수의 비트선과,
    상기 복수의 워드선과 상기 복수의 비트선의 교점에 형성되는 복수의 메모리셀
    을 갖고,
    상기 복수의 메모리셀의 각각은, 그의 게이트가 상기 복수의 워드선 중 어느 하나에 접속되는 선택 스위치와, 상기 선택 스위치의 소스 또는 드레인의 한쪽에 접속되는 플러그를 갖고,
    상기 기록층은, 상기 플러그의 상단부와 접하는 위치에 배치된 박리 방지막 위에 형성되고,
    상기 복수의 메모리셀의 각각은, 상기 기록층 내의 상기 플러그와 상기 복수의 비트선 사이에 끼워지는 영역의 상 상태로 데이터를 기억하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 플러그는 저항이 상이한 2개의 영역을 포함하고, 그 2개의 영역 중의 저항이 높은 영역이 상변화 재료층에 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 저항이 높은 영역은 티탄을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  12. 제9항에 있어서,
    상기 플러그는 평탄성이 상이한 재료를 갖는 2개의 영역을 포함하고, 그 2개의 영역 중의 평탄성이 높은 영역이 상변화 재료층에 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 평탄성이 높은 영역은 몰리브덴을 포함하는 것을 특징으로 하는 반도체 기억 장치.
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