KR101934783B1 - 상변화 메모리 장치의 제조 방법 - Google Patents
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Abstract
상변화 메모리 장치의 제조 방법에 있어서, 셀 영역 및 주변 회로 영역을 포함하는 기판의 상기 셀 영역에 하부 전극을 형성하고 상기 주변 회로 영역에 트랜지스터를 형성한다. 상기 하부 전극 및 상기 트랜지스터를 커버하는 제1 층간 절연막을 상기 기판 상에 형성한다. 상기 제1 층간 절연막을 관통하여 상기 트랜지스터에 전기적으로 연결되는 제1 콘택을 상기 기판의 주변 회로 영역에 형성한다. 상기 제1 층간 절연막 및 상기 제1 콘택 상에 제2 층간 절연막을 형성한다. 상기 제1 및 제2 층간 절연막들을 부분적으로 제거하여, 상기 하부 전극을 노출시키는 제1 개구 및 상기 제1 콘택을 노출시키는 제2 개구를 형성한다. 상기 제1 및 제2 개구들을 매립하는 상변화 물질막을 형성한다. 상기 상변화 물질막을 부분적으로 제거하여 상기 제1 개구를 부분적으로 채우는 상변화 물질막 패턴을 형성한다. 상기 제1 개구의 나머지 부분을 채우는 비트 라인 및 상기 제2 개구를 채우는 배선을 형성한다.
Description
본 발명은 상변화 메모리 장치의 제조 방법에 관한 것이다.
상변화 메모리 장치는 상변화 물질막 패턴이 비정질 상태 및 결정질 상태 사이에서 상전이를 함에 따라 발생하는 저항의 변화를 이용하여 데이터를 저장하는 장치이다.
상변화 메모리 장치는 일반적으로 하부 전극, 상변화 물질막 패턴, 상부 전극 및 비트 라인을 포함한다. 상기 상변화 메모리 장치의 제조 방법에 있어서, 상기 상변화 물질막 패턴, 상기 상부 전극 및 상기 비트 라인을 형성하기 위한 공정들은 별개로 진행될 수 있다. 이에 따라, 공정이 복잡해지고, 상기 상변화 물질막 패턴이 상기 상부 전극 및/또는 상기 비트 라인과 정확히 얼라인되지 못하는 문제가 발생할 수 있다.
본 발명의 일 목적은 상변화 메모리 장치의 단순화된 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법에서, 셀 영역 및 주변 회로 영역을 포함하는 기판의 상기 셀 영역에 하부 전극을 형성하고 상기 주변 회로 영역에 트랜지스터를 형성한다. 상기 하부 전극 및 상기 트랜지스터를 커버하는 제1 층간 절연막을 상기 기판 상에 형성한다. 상기 제1 층간 절연막을 관통하여 상기 트랜지스터에 전기적으로 연결되는 제1 콘택을 상기 기판의 주변 회로 영역에 형성한다. 상기 제1 층간 절연막 및 상기 제1 콘택 상에 제2 층간 절연막을 형성한다. 상기 제1 및 제2 층간 절연막들을 부분적으로 제거하여, 상기 하부 전극을 노출시키는 제1 개구 및 상기 제1 콘택을 노출시키는 제2 개구를 형성한다. 상기 제1 및 제2 개구들을 매립하는 상변화 물질막을 형성한다. 상기 상변화 물질막을 부분적으로 제거하여 상기 제1 개구를 부분적으로 채우는 상변화 물질막 패턴을 형성한다. 상기 제1 개구의 나머지 부분을 채우는 비트 라인 및 상기 제2 개구를 채우는 배선을 형성한다.
예시적인 실시예들에 있어서, 상기 비트 라인은 상기 기판 상면에 평행한 제1 방향을 따라 연장되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 기판의 셀 영역에 상기 제1 방향에 수직한 제2 방향을 따라 연장되는 워드 라인을 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 트랜지스터에 전기적으로 연결되는 상기 제1 콘택을 상기 기판의 주변 회로 영역에 형성하는 단계는 상기 제1 층간 절연막을 관통하면서 상기 워드 라인에 전기적으로 연결되는 제2 콘택을 상기 기판의 셀 영역에 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전극을 노출시키는 상기 제1 개구 및 상기 제1 콘택을 노출시키는 상기 제2 개구를 형성하는 단계는 상기 제2 콘택을 노출시키는 제3 개구를 형성하는 단계를 포함하고, 상기 제1 및 제2 개구들을 매립하는 상기 상변화 물질막을 형성하는 단계는 상기 제3 개구를 매립하는 상기 상변화 물질막을 형성하는 단계를 포함하며, 상기 제1 개구의 나머지 부분을 채우는 상기 비트 라인 및 상기 제2 개구를 채우는 상기 배선을 형성하는 단계는 상기 제3 개구를 채우는 워드 라인 콘택을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 상변화 물질막을 부분적으로 제거하는 단계는 상기 제1 개구를 매립하는 상기 상변화 물질막을 부분적으로 제거하고, 상기 제2 개구를 매립하는 상기 상변화 물질막을 전체적으로 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 상변화 물질막을 부분적으로 제거하는 단계는 에치 백 공정을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 비트 라인 및 상기 배선을 형성하는 단계는 상기 상변화 물질막 패턴, 상기 제1 콘택 및 상기 제1 및 제2 개구들의 측벽 및 상기 제2 층간 절연막 상에 제1 배리어막을 형성하는 단계, 상기 제1 및 제2 개구들의 나머지 부분을 매립하는 제1 도전막을 상기 제1 배리어막 상에 형성하는 단계, 및 상기 제2 층간 절연막 상면이 노출될 때까지 상기 제1 도전막 및 상기 제1 배리어막을 평탄화하여, 상기 제1 개구를 부분적으로 채우는 제1 배리어막 패턴 및 제1 도전 패턴과, 상기 제2 개구를 채우는 제2 배리어막 패턴 및 제2 도전 패턴을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 비트 라인은 상기 상변화 물질막 패턴과 직접적으로 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 층간 절연막을 형성하는 단계 이후에, 상기 제1 층간 절연막 상에 식각 방지막을 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전극을 형성하는 단계 이전에, 상기 기판의 셀 영역에 다이오드를 형성하는 단계를 더 포함하고, 상기 하부 전극은 상기 다이오드 상에 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 상변화 물질막 패턴은 상기 비트 라인과 자기 정렬될 수 있다.
본 발명의 다른 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법에서, 셀 영역 및 주변 회로 영역을 포함하는 기판의 상기 셀 영역에 하부 전극을 형성하고 상기 주변 회로 영역에 트랜지스터를 형성한다. 상기 하부 전극 및 상기 트랜지스터를 커버하는 제1 층간 절연막을 상기 기판 상에 형성한다. 상기 제1 층간 절연막을 관통하여 상기 트랜지스터에 전기적으로 연결되는 제1 콘택을 상기 기판의 주변 회로 영역에 형성한다. 상기 제1 층간 절연막 및 상기 제1 콘택 상에 제2 층간 절연막을 형성한다. 상기 제1 및 제2 층간 절연막들을 부분적으로 제거하여, 상기 하부 전극을 노출시키는 제1 개구 및 상기 제1 콘택을 노출시키는 제2 개구를 형성한다. 상기 제1 및 제2 개구들을 매립하는 상변화 물질막을 형성한다. 상기 상변화 물질막을 부분적으로 제거하여 상기 제1 개구를 부분적으로 채우는 상변화 물질막 패턴을 형성한다. 상기 제1 개구의 나머지 부분을 채우는 비트 라인 및 상기 제2 개구를 채우는 배선을 형성한다.
예시적인 실시예들에 있어서, 상기 기판의 셀 영역에 상기 기판의 상면에 평행한 제2 방향을 따라 연장되는 워드 라인을 형성하는 단계를 더 포함하고, 상기 비트 라인은 상기 제2 방향에 수직한 제1 방향을 따라 연장되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 트랜지스터에 전기적으로 연결되는 상기 제1 콘택을 상기 기판의 주변 회로 영역에 형성하는 단계는 상기 제1 층간 절연막을 관통하면서 상기 워드 라인에 전기적으로 연결되는 제2 콘택을 상기 기판의 셀 영역에 형성하는 단계를 포함하고, 상기 하부 전극을 노출시키는 상기 제1 개구 및 상기 제1 콘택을 노출시키는 상기 제2 개구를 형성하는 단계는 상기 제2 콘택을 노출시키는 제3 개구를 형성하는 단계를 포함하며, 상기 제1 및 제2 개구들을 매립하는 상기 상변화 물질막을 형성하는 단계는 상기 제3 개구를 매립하는 상기 상변화 물질막을 형성하는 단계를 포함하고, 상기 제1 개구의 나머지 부분을 채우는 상기 비트 라인 및 상기 제2 개구를 채우는 상기 배선을 형성하는 단계는 상기 제3 개구를 채우는 워드 라인 콘택을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 상변화 물질막 패턴 및 비트 라인은 동일한 개구 내에 형성되므로, 상기 비트 라인은 상기 상변화 물질막 패턴과 자기 정렬될 수 있다. 또한, 셀 영역 내에 형성되는 상기 비트 라인과 주변 회로 영역 내에 형성되는 배선이 동시에 형성될 수 있어, 공정이 단순화될 수 있다. 또한, 상기 상변화 물질막 패턴과 상기 비트 라인 사이에 상부 전극을 형성하는 공정이 생략될 수 있어, 공정이 보다 단순화될 수 있다.
도 1은 예시적인 실시예들에 따른 상변화 메모리 장치를 나타내는 평면도이다.
도 2 내지 도 15는 예시적인 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 16 내지 도 19는 또 다른 예시적인 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 20은 예시적인 실시예들에 따른 상변화 메모리 장치를 포함하는 시스템을 설명하기 위한 블록도이다.
도 2 내지 도 15는 예시적인 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 16 내지 도 19는 또 다른 예시적인 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 20은 예시적인 실시예들에 따른 상변화 메모리 장치를 포함하는 시스템을 설명하기 위한 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예들에 따른 상변화 메모리 장치를 나타내는 평면도이다.
도 1을 참조하면, 상기 상변화 메모리 장치는 각각이 제1 방향으로 연장되며 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성된 비트라인들(BL)(240), 상기 제2 방향으로 각각 연장되며 상기 제1 방향을 따라 복수 개로 형성된 불순물 영역들(120), 및 비트라인들(240)과 불순물 영역들(120)이 교차하는 부분에서 정의되는 복수 개의 상변화 메모리 셀들을 포함할 수 있다. 이때, 불순물 영역들(120)은 워드 라인(WL) 역할을 수행할 수 있다.
상기 각 상변화 메모리 셀은 인가되는 신호, 예를 들어 전압 또는 전류와 같은 전기적 신호 또는 광학적 신호에 의해서 결정 상태가 가역적으로 변할 수 있는 물질, 예컨대 GST와 같은 상변화 물질막 패턴을 포함할 수 있다. 또한 상기 상변화 메모리 장치는 상기 상변화 메모리 셀을 선택하기 위한 스위칭 소자로서 다이오드 혹은 트랜지스터 등을 포함할 수 있다. 도 1에는 예시적으로 스위칭 소자로서 다이오드(150)가 도시되어 있다. 한편 참조 부호 192는 상기 워드 라인과 전기적으로 연결되는 제1 콘택을 나타낸다.
도 2 내지 도 15는 본 발명의 예시적인 실시예들에 따른 상변화 메모리 장치의 제조 방법을 나타내는 단면도이다. 설명의 편의를 위해서, 도 2 내지 도 15는, 도 1의 I-I' 라인을 따라 자른 단면(A)과 도 1의 II-II'라인을 따라 자른 단면(B)을 함께 도시하고 있다. 또한, 도 2내지 도 15는 상변화 메모리 셀이 배치되는 셀 영역(III)의 단면과 주변 회로들이 배치되는 주변 회로 영역(IV)의 단면을 함께 도시하고 있다.
도 2를 참조하면, 기판(100)의 상부에 소자 분리막(110)을 형성한 후, 셀 영역(III)에 제1 불순물 영역들(120)을 형성하고, 주변 회로 영역(IV)에 구동 트랜지스터(130)를 형성할 수 있다.
기판(100)은 반도체 기판을 포함할 수 있다. 예를 들면, 기판(100)으로서 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등을 사용할 수 있다.
소자 분리막(110)은 기판(100)의 상부를 부분적으로 식각하여 제1 트렌치들(도시되지 않음)을 형성하고, 상기 제1 트렌치들을 매립하는 절연막을 기판(100) 상에 형성한 후, 기판(100) 상면이 노출될 때까지 상기 절연막을 평탄화하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 절연막은 MTO 산화물, HDP 산화물, CVD 산화물과 같은 실리콘 산화물을 사용하여 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polish: CMP) 공정 및/또는 에치 백(etch-back) 공정을 사용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 소자 분리막(110)은 제1 방향을 따라 복수 개로 형성될 수 있으며, 각각이 상기 제1 방향에 실질적으로 수직한 제2 방향으로 연장될 수 있다. 소자 분리막(110)이 형성됨에 따라, 기판(100)은 소자 분리막(100)이 형성된 필드 영역과 소자 분리막(100)이 형성되지 않은 액티브 영역으로 구분될 수 있다.
이후, 기판(100)의 셀 영역(III) 상부에 이온 주입 공정을 수행하여 제1 불순물 영역(120)을 형성한다. 예시적인 실시예들에 있어서, 제1 불순물 영역(120)은 상기 제1 방향을 따라 복수 개로 형성될 수 있으며, 각 제1 불순물 영역들(120)은 상기 제2 방향으로 연장되도록 형성될 수 있다. 각 제1 불순물 영역들(120)은 상기 상변화 메모리 장치의 워드 라인(WL) 역할을 할 수 있다.
한편, 구동 트랜지스터(130)는 제1 불순물 영역(120)을 형성하기 이전 혹은 이후에 기판(100)의 주변 회로 영역(IV)에 형성할 수 있다. 구체적으로, 기판(100) 상에 실리콘 산화막(도시되지 않음) 및 폴리실리콘 또는 금속성 박막(도시되지 않음)을 증착하고 이를 패터닝하여 게이트 구조물(134)을 형성할 수 있으며, 게이트 구조물(134)에 인접한 기판(100) 상부에 이온을 주입하여 제2 불순물 영역들(132)을 형성할 수 있다. 제2 불순물 영역들(132)은 구동 트랜지스터(130)의 소스 영역 또는 드레인 영역 역할을 할 수 있다.
도 3을 참조하면, 기판(100) 및 소자 분리막(110) 상에 구동 트랜지스터(130)를 커버하는 제1 층간 절연막(140)을 형성한 후, 제1 층간 절연막(140)을 관통하는 다이오드(150)를 형성할 수 있다.
제1 층간 절연막(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 사용하여 CVD 공정, PECVD 공정, 스핀 코팅(spin coating)공정, HDP-CVD 공정 등을 통해 형성할 수 있다. 예시적인 일 실시예에 있어서, 제1 층간 절연막(140)은 실리콘 산화물을 사용하여 형성할 수 있다.
다이오드(150)는 제1 층간 절연막(140)을 부분적으로 식각하여 제1 불순물 영역들(120)을 노출시키는 제1 홀들(142)을 형성하고, 제1 홀들(142)을 매립하는 도전막을 형성한 후, 상기 도전막 내부에 불순물들을 주입함으로써 형성할 수 있다.
상기 도전막은 노출된 제1 불순물 영역들(120)을 시드(seed)로 사용하는 선택적 에피택시얼 성장(selective epitaxial growth: SEG) 공정을 수행하여 형성할 수 있다. 한편, 상기 도전막 상부를 평탄화하는 공정을 더 수행하여, 상기 도전막의 상면이 제1 층간 절연막(140)의 상면과 동일한 높이가 되도록 할 수 있다.
예시적인 실시예들에 있어서, 상기 도전막의 하부에 N형 불순물을 주입하여 제1 도전 패턴(152)을 형성하고, 상기 도전막의 상부에 P형 불순물을 주입하여 제2 도전 패턴(154)을 형성할 수 있다. 이에 따라, 제1 불순물 영역들(120) 상에 순차적으로 적층된 제1 및 제2 도전 패턴들(152, 154)을 포함하는 다이오드(150)가 형성될 수 있다. 예시적인 실시예들에 있어서, 다이오드(150)는 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있다. 각 다이오드들(150)은 상기 상변화 메모리 장치의 스위칭 소자로서의 역할을 할 수 있다.
예시적인 일 실시예에 있어서, 각 다이오드들(149) 상에 실리사이데이션 공정을 수행하여 금속 실리사이드를 포함하는 오믹 패턴(도시되지 않음)을 더 형성할 수도 있다.
도 4를 참조하면, 제1 층간 절연막(140) 및 다이오드들(150) 상에 제2 층간 절연막(160)을 형성하고, 제2 층간 절연막(160)을 관통하는 하부 전극(170) 및 스페이서(168)를 형성할 수 있다.
제2 층간 절연막(160)은 제1 층간 절연막(140)과 실질적으로 동일하거나 유사한 물질을 사용하여 형성할 수 있다. 예시적인 일 실시예에 있어서, 제2 층간 절연막(160)은 실리콘 산화물을 사용하여 형성할 수 있다.
스페이서(168)는 제2 층간 절연막(160)을 부분적으로 식각하여, 각 다이오드들(150)의 상면을 노출시키는 복수 개의 제2 홀들(162)을 형성하고, 노출된 다이오드들(150)의 상면, 제2 홀들(162)의 측벽 및 제2 층간 절연막(160) 상에 스페이서막을 형성한 후, 상기 스페이서막을 이방성 식각함으로써 제2 홀들(162)의 측벽 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 스페이서막은 실리콘 질화물을 사용하여 형성할 수 있다.
하부 전극(170)은 노출된 다이오드들(150)의 상면 및 제2 층간 절연막(160) 상에 제2 홀들(162)의 나머지 부분을 채우는 하부 전극막을 형성한 후, 제2 층간 절연막(160) 상면이 노출될 때까지 이를 평탄화함으로써 형성할 수 있다.
예를 들어, 상기 하부 전극막은 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 텅스텐 질화물(WN), 텅스텐 실리콘 질화물(WSiN), 탄탈륨 질화물(TaN), 탄탈륨 실리콘 질화물(TaSiN), 지르코늄 질화물(ZrN), 지르코늄 실리콘 질화물(ZrSiN) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 사용하여 ALD 공정, PVD 공정, 스퍼터링 공정 등을 통해 형성할 수 있다.
스페이서(168)가 형성됨으로써, 하부 전극(170)과 상변화 물질막 패턴(225, 도 12 참조)의 접촉 면적을 감소시켜 상변화 물질막 패턴(225)의 히팅 효율을 증가시킬 수 있으며, 스페이서(168)는 경우에 따라 생략될 수도 있다.
도 5를 참조하면, 제2 층간 절연막(160), 하부 전극들(170) 및 스페이서(168) 상에 제1 식각 저지막(180) 및 제3 층간 절연막(190)을 순차적으로 형성할 수 있다.
제1 식각 저지막(180)은 제3층간 절연막(190)을 구성하는 물질과 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다. 예를 들어, 제1 식각 저지막(180)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄화물(SiC), 티타늄 산화물(TiO), 지르코늄 산화물(ZrO), 마그네슘 산화물(MgO), 하프늄 산화물(HfO), 알루미늄 산화물(AlO)과 같은 절연성 물질을 사용하여, ALD 공정, CVD 공정, PVD 공정 등을 통해 형성할 수 있다. 예시적인 일 실시예에 있어서, 제2 층간 절연막(160)이 실리콘 산화물을 포함하는 경우, 제1 식각 저지막(180)은 실리콘 질화물을 사용하여 형성할 수 있다.
이후, 제3 층간 절연막(190)은 제1 층간 절연막(140) 또는 제2 층간 절연막(160)과 실질적으로 동일하거나 유사한 물질을 사용하여, 실질적으로 동일하거나 유사한 공정 등을 통해 형성할 수 있다. 예시적인 일 실시예에 있어서, 제3 층간 절연막(190)은 실리콘 산화물을 사용하여 형성할 수 있다.
도 6을 참조하면, 제1 내지 제3 층간 절연막들(140, 160, 190) 및 제1 식각 저지막(180)을 관통하는 제1 내지 제3 콘택들(192, 194, 196)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 콘택들(192, 194, 196)은 제1 내지 제3 층간 절연막들(140, 160, 190) 및 제1 식각 저지막(180)을 부분적으로 제거하여 각각 제1 불순물 영역(120), 제2 불순물 영역(132) 및 게이트 구조물(134)을 노출시키는 제1 내지 제3 콘택홀들(182, 184, 186)을 형성하고, 제1 내지 제3 콘택홀들(182, 184, 186)을 매립하는 도전막을 노출된 제1 불순물 영역(120), 제2 불순물 영역(132) 및 게이트 구조물(134)과, 제3 층간 절연막(190) 상에 형성한 후, 제3 층간 절연막(190) 상면이 노출될 때까지 상기 도전막 상부를 제거함으로써 형성할 수 있다.
이에 따라, 제1 콘택(192)은 제1 불순물 영역(120)과 전기적으로 연결될 수 있고, 제2 콘택(194)은 제2 불순물 영역(132)과 전기적으로 연결될 수 있으며, 제3 콘택(196)은 게이트 구조물(134)과 접촉할 수 있다.
도 7을 참조하면, 주변 회로 영역(IV)의 제3 층간 절연막(190) 부분 및 제2 및 제3 콘택들(194, 196) 상에 제2 식각 저지막(200)을 형성할 수 있다.
제2 식각 저지막(200)은 제1 식각 저지막(180)과 실질적으로 동일하거나 유사한 물질을 사용하여, 실질적으로 동일하거나 유사한 공정을 통해서 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 식각 저지막(200)은 주변 회로 영역(IV)에서 제3 층간 절연막(190) 및 제2 및 제3 콘택들(194, 196)을 전체적으로 커버할 수 있으며, 또한 셀 영역(III)에서 상기 제1 방향을 따라 복수 개로 형성되며, 상기 제2 방향을 따라 각각 연장될 수 있다. 따라서, 제2 식각 저지막(200)은 셀 영역(III)에서 하부 전극(170)과 오버랩되지 않도록 배치될 수 있다.
도 8을 참조하면, 제3 층간 절연막(190), 제1 콘택(192) 및 제2 식각 저지막(200) 상에 제4 층간 절연막(210)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제4 층간 절연막(210)은 제3 층간 절연막(190)과 실질적으로 동일하거나 유사한 물질을 사용하여, 실질적으로 동일하거나 유사한 공정을 통해서 형성할 수 있다. 이에 따라, 제2 식각 저지막(200)을 구성하는 물질과 제4 층간 절연막(210)을 구성하는 물질 사이에 식각 선택비가 존재할 수 있다.
도 9를 참조하면, 제3 층간 절연막(190) 및/또는 제4 층간 절연막(210)을 부분적으로 식각하여 제1 내지 제4 개구들(211, 212, 213, 214)을 형성할 수 있다.
상기 식각 공정은 불화아르곤-요오드(ArF-I) 광원을 이용하여 형성된 포토레지스트 패턴을 사용할 수 있다. 즉, 제4 층간 절연막(210) 상에 포토레지스트 막을 형성하고, ArF-I 광원을 사용하여 상기 포토레지스트 패턴을 노광시킨 다음 이를 현상함으로써 상기 포토레지스트 패턴을 형성한 이후에, 상기 포토레지스트 패턴을 식각 마스크로 사용하여, 제3 및 제4 층간 절연막들(190, 210)을 식각할 수 있다. 예를 들어, 상기 포토레지스트 패턴은 상기 제2 방향을 따라 복수 개로 형성되며, 상기 제1 방향으로 각각 연장될 수 있다.
이때, 제1 개구(211)는 셀 영역(III)에서 하부 전극(170) 및 스페이서(168) 상에 형성된 제1 식각 저지막(180)의 부분을 노출하도록 형성될 수 있고, 제2 및 제4 개구들(212, 214)은 주변 회로 영역(IV)에서 각 제2 콘택(194) 및 제3 콘택(196) 상에 형성된 제2 식각 저지막(200)의 부분을 노출하도록 형성될 수 있으며, 제3 개구(213)는 제1 콘택(192)을 노출하도록 형성될 수 있다. 이에 따라, 제3 및 제4 층간 절연막들(190, 210)을 관통하는 제1 개구(211)는 제4 층간 절연막(210)을 관통하는 제2 내지 제4 개구들(212, 213, 214)보다 큰 깊이를 가질 수 있다. 즉, 셀 영역(III)에 형성된 제1 개구(211)와 주변 회로 영역(IV)에 형성된 제2 및 제4 개구들(212, 214) 사이에는 단차가 존재할 수 있다.
한편, 제1 내지 제4 개구들(211, 212, 213, 214)은 식각 공정의 특성 상 상부에서 하부로 갈수록 좁은 폭을 갖도록 형성될 수도 있다.
도 10을 참조하면, 제1 내지 제4 개구들(211, 212, 213, 214)에 의해 노출된 제1 및 제2 식각 저지막들(180, 200) 부분을 제거할 수 있다.
이에 따라, 제1 개구(211)에 의해서 노출된 제1 식각 저지막(180) 부분을 제거하여, 하부 전극(170) 및 스페이서(168)를 노출시킬 수 있으며, 제2 및 제4 개구들(212, 214)에 의해서 노출된 제2 식각 저지막(200)의 부분을 제거하여 제2 및 제3 콘택들(194, 196)을 각각 노출시킬 수 있다.
도 11을 참조하면, 제1 내지 제4 개구들(211, 212, 213, 214)을 매립하는 상변화 물질막(220)을 노출된 하부 전극(170), 스페이서(168) 및 제1 내지 제3 콘택들(192, 194, 196)과, 제3 및 4 층간 절연막들(190, 210) 상에 형성할 수 있다.
예시적인 실시예들에 있어서, 상변화 물질막(220)은 칼코게나이드 화합물이나, 탄소(C), 질소(N) 및/또는 금속이 도핑된 칼코게나이드 화합물을 사용하여 CVD 공정, ALD 공정 등을 통해 형성할 수 있다. 상기 칼코게나이드 화합물의 예로서, GeSbSe, SbSe, GeSbTe, SbTe, GeSb, AsSbTe, SnSbTe, SnInSbTe 등을 들 수 있다.
제1 개구(211)는 제 2 내지 제4 개구들(212, 213, 214)보다 깊은 깊이를 가질 수 있으므로, 제1 개구(211)를 매립하는 상변화 물질막(220)의 높이는 제2 내지 제4 개구들(212, 213, 214)을 매립하는 상변화 물질막(220)의 높이보다 클 수 있다.
도 12를 참조하면, 상변화 물질막(220)을 부분적으로 제거하여 상변화 물질막 패턴(225)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상변화 물질막 패턴(225)은 에치-백(etch-back) 공정을 통해 상변화 물질막(220)을 부분적으로 제거함으로써 형성할 수 있다. 제1 개구(211)를 매립하는 상변화 물질막(220)의 높이가 제2 내지 제4 개구들(212, 213, 214)을 매립하는 상변화 물질막(220)의 높이보다 크므로, 상기 에치-백 공정을 수행하는 동안, 제2 내지 제4 개구들(212, 213, 214)을 매립하는 상변화 물질막(220)은 전체적으로 제거될 수 있는 반면에, 제1 개구(211)를 매립하는 상변화 물질막(220)은 부분적으로 남아서 상변화 물질막 패턴(225)을 형성할 수 있다. 이에 따라, 제1 개구(211)를 부분적으로 매립하는 상변화 물질막 패턴(225)이 하부 전극(170) 및 스페이서(168) 상에 형성될 수 있다.
전술한 바와 같이, 셀 영역(III)과 주변 회로 영역(IV)에서 별도의 패터닝 공정을 수행하지 않고도, 셀 영역(III)에서만 상변화 물질막 패턴(225)을 형성할 수 있다.
도 13을 참조하면, 상변화 물질막 패턴(225) 상에 제1 개구(211)의 나머지 부분을 채우는 비트 라인(250)을 형성할 수 있고, 제2 및 제3 콘택들(194, 196) 상에 제1 및 제2 배선들(254, 256)을 각각 형성할 수 있으며, 제1 콘택(192) 상에 워드 라인 콘택(252)을 형성할 수 있다.
구체적으로, 상변화 물질막 패턴(225)의 상면, 제1 내지 제3 콘택들(192, 194, 196)의 상면, 제4 층간 절연막(210)의 측벽 및 상면에 배리어막 및 도전막을 순차적으로 형성한 후, 상기 배리어막 및 상기 도전막의 상부를 CMP 공정 및/또는 에치-백 공정을 통해서 제거함으로써, 제1 개구(211)의 측벽 및 저면 상에 형성된 제1 배리어막 패턴(230) 및 제1 개구(211)의 나머지 부분을 매립하는 제1 도전 패턴(240)을 포함하는 비트 라인(250), 제2 개구(212)의 측벽 및 저면 상에 형성된 제2 배리어막 패턴(234) 및 제2 개구(212)의 나머지 부분을 매립하는 제2 도전 패턴(244)을 포함하는 제1 배선(254), 제3 개구(213)의 측벽 및 저면 상에 형성된 제3 배리어막 패턴(232) 및 제3 개구(213)의 나머지 부분을 매립하는 제3 도전 패턴(242)을 포함하는 워드 라인 콘택(252) 및 제4 개구(214)의 측벽 및 저면 상에 형성된 제4 배리어막 패턴(236) 및 제4 개구(214)의 나머지 부분을 매립하는 제4 도전 패턴(246)을 포함하는 제2 배선(256)을 형성할 수 있다.
상기 배리어막은 금속 또는 금속 질화물을 이용하여, CVD 공정 또는 ALD 공정을 통해서 형성할 수 있다. 예시적인 일 실시예에 있어서, 상기 배리어막은 탄탈륨 또는 탄탈륨 질화물을 이용하여 형성할 수 있다.
한편, 상기 도전막은 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 알루미늄(Al) 또는 이들의 합금을 이용하여 형성할 수 있다. 예시적인 일 실시예에 있어서, 상기 도전막은 Cu를 이용하여 형성할 수 있다.
이에 따라, 상변화 물질막 패턴(225) 및 비트 라인(250)은 동일한 제1 개구(211) 내에 형성되므로, 비트 라인(250)은 상변화 물질막 패턴(225)과 자기 정렬될 수 있다. 또한, 셀 영역(III) 내에 형성되는 비트 라인(250)과 주변 회로 영역(IV) 내에 형성되는 제1 및 제2 배선들(254, 256)을 동시에 형성할 수 있어, 공정이 단순화될 수 있다. 또한, 상변화 물질막 패턴(225)과 비트 라인(250) 사이에 상부 전극을 형성하는 공정이 생략될 수 있어, 공정이 보다 단순화될 수 있다.
도 14를 참조하면, 제4 층간 절연막(210), 비트 라인(250), 워드 라인 콘택(252) 및 제1 및 제2 배선들(254, 256) 상에 제5 층간 절연막(260)을 형성하고, 제5 층간 절연막(260)을 관통하는 제4 및 제5 콘택들(265, 267)을 형성할 수 있다.
제5 층간 절연막(260)은 실리콘 산화물과 같은 절연성 물질을 이용하여 형성할 수 있다. 이후, 상기 제5 층간 절연막(260)을 부분적으로 제거하여 워드 라인 콘택(252)을 노출시키는 제4 콘택홀(261)과 제1 배선(254)을 노출시키는 제5 콘택홀(263)을 동시에 형성할 수 있다. 이어서, 제4 콘택홀(261)과 제5 콘택홀(263)을 전체적으로 매립하는 도전막을 형성한 후, 상기 도전막의 상부를 제거하여 제4 콘택(265) 및 제5 콘택(267)을 형성할 수 있다.
도 15를 참조하면, 제5 층간 절연막(260) 및 제4 및 제5 콘택들(265, 267) 상에 제5 도전 패턴(270) 및 제3 배선(275)을 형성할 수 있고, 제5 도전 패턴(270) 및 제3 배선(275)을 덮는 보호막(280)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제5 도전 패턴(270)은 제4 콘택(265)과 전기적으로 연결되도록 형성할 수 있으며, 제3 배선(275)은 제5 콘택(267)과 전기적으로 연결되도록 형성할 수 있다. 제5 도전 패턴(270)은 상기 상변화 메모리 장치의 스트랩핑 워드 라인(SWL)으로 역할을 할 수 있다.
도 16 내지 도 19는 다른 예시적인 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 설명의 편의를 위해서, 도 16 내지 도 19에서, 도 1의 I-I' 라인을 따라 자른 단면(A)과 도 1의 II-II'라인을 따라서 자른 단면(B)을 함께 도시하고 있다. 또한, 도 16 내지 도 19는 상변화 메모리 셀이 배치되는 셀 영역(III)의 단면과 주변 회로들이 배치되는 주변 회로 영역(IV)의 단면을 함께 도시하고 있다. 한편, 상기 상변화 메모리 장치의 제조 방법은 도 2 내지 도 15를 참조로 설명한 상변화 메모리 장치의 제조 방법이 포함하는 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 2 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 하부 전극(170)의 측벽을 감싸는 스페이서는 형성되지 않을 수 있다.
이후 도 16을 참조하면, 도 9 및 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제5 내지 제8 개구들(216, 217, 218, 219)을 형성할 수 있다. 이에 따라, 제5 내지 제8 개구들(216, 217, 218, 219)에 의해 하부 전극(170), 제2 콘택(194), 제1 콘택(192) 및 제4 콘택(196)이 각각 노출될 수 있다. 제5 내지 제8 개구들(216, 217, 218, 219)은 식각 공정의 특성에 따라 상부에서 하부로 갈수록 좁은 폭을 갖도록 형성될 수 있다.
도 17을 참조하면, 제5 개구(216)를 부분적으로 매립하는 하부 상변화 물질막 패턴(221)을 형성할 수 있다.
구체적으로, 제5 내지 제8 개구들(216, 217, 218, 219)을 매립하는 하부 상변화 물질막을 제4 층간 절연막(210) 상에 형성한 후에, 제5 개구(216) 내의 상기 하부 상변화 물질막 부분을 부분적으로 제거하여 하부 상변화 물질막 패턴(221)을 형성할 수 있다. 이때, 제 6 내지 제8 개구들(217, 218, 219) 내의 상기 하부 상변화 물질막 부분은 모두 제거될 수 있다.
하부 상변화 물질막 패턴(221)은 칼코게나이드 화합물이나, 탄소, 질소 및/또는 금속이 도핑된 칼코게나이드 화합물을 사용하여 CVD 공정, ALD 공정 등을 통해 형성할 수 있다.예시적인 실시예에서, 하부 상변화 물질막 패턴(221)은 약 500㏀ 이하의 저항을 갖는 물질을 사용하여 형성할 수 있다. 예를 들어, 하부 상변화 물질막 패턴(221)은 SbTe를 포함할 수 있다.
도 18을 참조하면, 제5 개구(216)의 나머지 부분을 부분적으로 매립하는 상부 상변화 물질막 패턴(223)을 형성할 수 있다.
구체적으로, 제5 내지 제8 개구들(216, 217, 218, 219)을 매립하는 상부 상변화 물질막을 하부 상변화 물질막 패턴(221) 상에 형성한 후에, 제5 개구(216) 내의 상기 상부 상변화 물질막 부분을 부분적으로 제거하여 상부 상변화 물질막 패턴(223)을 형성할 수 있다. 이때, 제 6 내지 제8 개구들(217, 218, 219) 내의 상기 상부 상변화 물질막 부분은 모두 제거될 수 있다.
상부 상변화 물질막 패턴(223)은 칼코게나이드 화합물이나, 탄소, 질소 및/또는 금속이 도핑된 칼코게나이드 화합물을 사용하여 CVD 공정, ALD 공정 등을 통해 형성할 수 있다.예시적인 실시예들에 있어서, 상부 상변화 물질막 패턴(223)은 약 1㏁ 이상의 저항을 갖는 물질을 사용하여 형성할 수 있다. 예를 들어, 상부 상변화 물질막 패턴(223)은 GeSbTe, GeBiTe, 탄소(C)나 질소(N)가 도핑된GeSbTe 등을 포함할 수 있다.
이때, 상기 상변화 메모리 장치에 데이터를 저장하기 위한 프로그램 시, 하부 상변화 물질막 패턴(221)과 상부 상변화 물질막 패턴(223)에 의한 저항값의 분포가 현저하게 될 수 있도록, 하부 상변화 물질막 패턴(221)과 상부 상변화 물질막 패턴(223) 은 서로 다른 물질을 포함할 수 있다. 즉, 상부 상변화 물질막 패턴(223)의 비정질 상태에서의 저항값이 하부 상변화 물질막 패턴(221)의 비정질 상태에서의 저항값보다 클 수 있다.
또한, 상기 상변화 메모리 장치에 데이터를 저장하기 위한 프로그램 시, 하부 상변화 물질막 패턴(221)과 상부 상변화 물질막 패턴(223)에 의한 저항값의 분포가 현저하게 될 수 있도록, 하부 상변화 물질막 패턴(221)과 상부 상변화 물질막 패턴(223)은 서로 다른 부피를 가지도록 형성할 수 있다. 예를 들어, 상부 상변화 물질막 패턴(223)은 하부 상변화 물질막 패턴(221)의 부피보다 큰 부피를 가질 수 있다. 이에 따라, 상부 상변화 물질막 패턴(223)의 비정질 영역의 크기를 가변적으로 변할 수 있고, 단위 셀의 저장 용량을 증가시킬 수 있다. 결과적으로, 상변화 메모리 장치는 멀티 레벨 셀(multi-level cell, MLC)을 구현할 수 있다.
도 19를 참조하면, 도 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 제5 개구(216)의 나머지 부분을 채우는 비트 라인(250)을 형성할 수 있고, 제2 및 제3 콘택들(194, 196) 상에 제1 및 제2 배선들(254, 256)을 각각 형성할 수 있으며, 제1 콘택(192) 상에 워드 라인 콘택(252)을 형성할 수 있다.
이에 따라, 하부 상변화 물질막 패턴(221), 상부 상변화 물질막 패턴(223) 및 비트 라인(250)은 동일한 제5 개구(216) 내에 형성되므로, 비트 라인(250)은 하부 상변화 물질막 패턴(221) 및 상부 상변화 물질막 패턴(223)과 자기 정렬될 수 있다. 또한, 셀 영역(III) 내에 형성되는 비트 라인(250)과 주변 회로 영역(IV) 내에 형성되는 제1 및 제2 배선들(254, 256)을 동시에 형성할 수 있어, 공정이 단순화될 수 있다. 또한, 상변화 물질막 패턴(225)과 비트 라인(250) 사이에 상부 전극을 형성하는 공정이 생략될 수 있어, 공정이 보다 단순화될 수 있다.
이후, 도 14 및 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행하여 상기 상변화 메모리 장치를 완성할 수 있다.
도 20은 예시적인 실시예들에 따른 상변화 메모리 장치를 포함하는 시스템(300)을 설명하기 위한 블록도이다.
도 20을 참조하면, 시스템(300)은 메모리(310), 메모리(310)의 동작을 제어하는 메모리 콘트롤러(320), 정보를 출력하는 표시부재(330), 정보를 입력받는 인터페이스(340) 및 이들을 제어하기 위한 메인 프로세서(350)를 포함한다. 메모리(310)는 본 발명의 실시예들에 따른 상변화 메모리 장치일 수 있다. 메모리(310)는 메인 프로세서(350)에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다. 시스템(300)은 컴퓨터, 휴대용 컴퓨터, 랩톱 컴퓨터, 개인휴대단말기, 태블릿, 휴대폰, 디지털 음악 재생기 등에 적용될 수 있다.
본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법에 따르면, 상변화 물질막 패턴과 자기 정렬되는 비트 라인을 단순화된 공정을 통해서 형성할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 110: 소자 분리막
120: 제1 불순물 영역들 130: 구동 트랜지스터
132: 제2 불순물 영역들 134: 게이트 구조물
140: 제1 층간 절연막 142: 제1 홀
150: 다이오드 152: 제1 도전 패턴
154: 제2 도전 패턴 160: 제2 층간 절연막
162: 제2 홀 168: 스페이서
170: 하부 전극 180: 제1 식각 저지막
182: 제1 콘택홀 184: 제2 콘택홀
186: 제3 콘택홀 190: 제3 층간 절연막
192: 제1 콘택 194: 제2 콘택
196: 제3 콘택 200: 제2 식각 저지막
210: 제4 층간 절연막 211: 제1 개구
212: 제2 개구 213: 제3 개구
214: 제4 개구 216: 제5 개구
217: 제6 개구 218: 제7 개구
219: 제8 개구 220: 상변화 물질막
221: 하부 상변화 물질막 패턴
223: 상부 상변화 물질막 패턴
225: 상변화 물질막 패턴 230: 제1 배리어막 패턴
232: 제3 배리어막 패턴 234: 제2 배리어막 패턴
236: 제4 배리어막 패턴 240: 제1 도전 패턴
242: 제3 도전 패턴 244: 제2 도전 패턴
246: 제4 도전 패턴 250: 비트 라인
252: 워드 라인 콘택 254: 제1 배선
256: 제2 배선 260: 제5 층간 절연막
261: 제4 콘택홀 263: 제5 콘택홀
265: 제4 콘택 267: 제5 콘택
270: 제5 도전 패턴 275: 제3 배선
280: 보호막 300: 시스템
310: 메모리 320: 메모리 콘트롤러
330: 표시부재 340: 인터페이스
350: 메인프로세서
120: 제1 불순물 영역들 130: 구동 트랜지스터
132: 제2 불순물 영역들 134: 게이트 구조물
140: 제1 층간 절연막 142: 제1 홀
150: 다이오드 152: 제1 도전 패턴
154: 제2 도전 패턴 160: 제2 층간 절연막
162: 제2 홀 168: 스페이서
170: 하부 전극 180: 제1 식각 저지막
182: 제1 콘택홀 184: 제2 콘택홀
186: 제3 콘택홀 190: 제3 층간 절연막
192: 제1 콘택 194: 제2 콘택
196: 제3 콘택 200: 제2 식각 저지막
210: 제4 층간 절연막 211: 제1 개구
212: 제2 개구 213: 제3 개구
214: 제4 개구 216: 제5 개구
217: 제6 개구 218: 제7 개구
219: 제8 개구 220: 상변화 물질막
221: 하부 상변화 물질막 패턴
223: 상부 상변화 물질막 패턴
225: 상변화 물질막 패턴 230: 제1 배리어막 패턴
232: 제3 배리어막 패턴 234: 제2 배리어막 패턴
236: 제4 배리어막 패턴 240: 제1 도전 패턴
242: 제3 도전 패턴 244: 제2 도전 패턴
246: 제4 도전 패턴 250: 비트 라인
252: 워드 라인 콘택 254: 제1 배선
256: 제2 배선 260: 제5 층간 절연막
261: 제4 콘택홀 263: 제5 콘택홀
265: 제4 콘택 267: 제5 콘택
270: 제5 도전 패턴 275: 제3 배선
280: 보호막 300: 시스템
310: 메모리 320: 메모리 콘트롤러
330: 표시부재 340: 인터페이스
350: 메인프로세서
Claims (10)
- 셀 영역 및 주변 회로 영역을 포함하는 기판의 상기 셀 영역에 하부 전극을 형성하고 상기 주변 회로 영역에 트랜지스터를 형성하는 단계;
상기 하부 전극 및 상기 트랜지스터를 커버하는 제1 층간 절연막을 상기 기판 상에 형성하는 단계;
상기 제1 층간 절연막을 관통하여 상기 트랜지스터에 전기적으로 연결되는 제1 콘택을 상기 기판의 주변 회로 영역에 형성하는 단계;
상기 제1 층간 절연막 및 상기 제1 콘택 상에 제2 층간 절연막을 형성하는 단계;
상기 제1 및 제2 층간 절연막들을 부분적으로 제거하여, 상기 하부 전극을 노출시키는 제1 개구 및 상기 제1 콘택을 노출시키는 제2 개구를 형성하는 단계;
상기 제1 및 제2 개구들을 매립하는 상변화 물질막을 형성하는 단계;
상기 상변화 물질막을 부분적으로 제거하여 상기 제1 개구를 부분적으로 채우는 상변화 물질막 패턴을 형성하는 단계; 및
상기 제1 개구의 나머지 부분을 채우는 비트 라인 및 상기 제2 개구를 채우는 배선을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조 방법. - 제1 항에 있어서, 상기 비트 라인은 상기 기판 상면에 평행한 제1 방향을 따라 연장되도록 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제2 항에 있어서, 상기 기판의 셀 영역에 상기 제1 방향에 수직한 제2 방향을 따라 연장되는 워드 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제3 항에 있어서, 상기 트랜지스터에 전기적으로 연결되는 상기 제1 콘택을 상기 기판의 주변 회로 영역에 형성하는 단계는 상기 제1 층간 절연막을 관통하면서 상기 워드 라인에 전기적으로 연결되는 제2 콘택을 상기 기판의 셀 영역에 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제4 항에 있어서, 상기 하부 전극을 노출시키는 상기 제1 개구 및 상기 제1 콘택을 노출시키는 상기 제2 개구를 형성하는 단계는 상기 제2 콘택을 노출시키는 제3 개구를 형성하는 단계를 포함하고,
상기 제1 및 제2 개구들을 매립하는 상기 상변화 물질막을 형성하는 단계는 상기 제3 개구를 매립하는 상기 상변화 물질막을 형성하는 단계를 포함하며,
상기 제1 개구의 나머지 부분을 채우는 상기 비트 라인 및 상기 제2 개구를 채우는 상기 배선을 형성하는 단계는 상기 제3 개구를 채우는 워드 라인 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법. - 제1 항에 있어서, 상기 상변화 물질막을 부분적으로 제거하는 단계는 상기 제1 개구를 매립하는 상기 상변화 물질막을 부분적으로 제거하고, 상기 제2 개구를 매립하는 상기 상변화 물질막을 전체적으로 제거하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제1 항에 있어서, 상기 비트 라인은 상기 상변화 물질막 패턴과 직접적으로 접촉하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제1 항에 있어서, 상기 상변화 물질막 패턴은 상기 비트 라인과 자기 정렬되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 셀 영역 및 주변 회로 영역을 포함하는 기판의 상기 셀 영역에 하부 전극을 형성하고 상기 주변 회로 영역에 트랜지스터를 형성하는 단계;
상기 하부 전극 및 상기 트랜지스터를 커버하는 제1 층간 절연막을 상기 기판 상에 형성하는 단계;
상기 제1 층간 절연막을 관통하여 상기 트랜지스터에 전기적으로 연결되는 제1 콘택을 상기 기판의 주변 회로 영역에 형성하는 단계;
상기 제1 층간 절연막 및 상기 제1 콘택 상에 제2 층간 절연막을 형성하는 단계;
상기 제1 및 제2 층간 절연막들을 부분적으로 제거하여, 상기 하부 전극을 노출시키는 제1 개구 및 상기 제1 콘택을 노출시키는 제2 개구를 형성하는 단계;
상기 제1 및 제2 개구들을 매립하는 하부 상변화 물질막을 형성하는 단계
상기 하부 상변화 물질막을 부분적으로 제거하여 상기 제1 개구를 부분적으로 채우는 하부 상변화 물질막 패턴을 형성하는 단계;
상기 제1 및 제2 개구들을 매립하는 상부 상변화 물질막을 형성하는 단계;
상기 상부 상변화 물질막을 부분적으로 제거하여 상기 제1 개구를 부분적으로 채우는 상부 상변화 물질막 패턴을 형성하는 단계; 및
상기 제1 개구의 나머지 부분을 채우는 비트 라인 및 상기 제2 개구를 채우는 배선을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조 방법. - 제9 항에 있어서, 상기 기판의 셀 영역에 상기 기판의 상면에 평행한 제2 방향을 따라 연장되는 워드 라인을 형성하는 단계를 더 포함하고, 상기 비트 라인은 상기 제2 방향에 수직한 제1 방향을 따라 연장되도록 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
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