KR20090117233A - 상변화 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

상변화 메모리 소자 및 그 제조 방법이 제공된다. 본 발명에 따른 상변화 메모리 소자는 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판, 셀 영역의 반도체 기판 내에 불순물을 도핑하여 형성된 다수의 워드 라인들, 워드 라인들 표면에 형성된 실리사이드막, 반도체 기판 상에 형성된 제 1 절연층, 제 1 절연층 내에 형성되어 워드 라인들과 전기적으로 연결된 다수의 수직 셀 다이오드들, 다수의 수직 셀 다이오드들과 각각 전기적으로 접속된 상변화 물질 패턴 및 상변화 물질 패턴과 전기적으로 접속되며 워드 라인들과 수직으로 배치된 비트 라인들을 포함한다.
다이오드, 활성 영역, 콘택 저항, 실리사이드막

Description

상변화 메모리 소자 및 그 제조 방법{Phase-Change Memory Device and Method for Fabricating the same}
본 발명은 상변화 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 다이오드와 활성 영역 간의 콘택 저항이 감소된 상변화 메모리 소자 및 그 제조 방법에 관한 것이다.
메모리 장치의 저전력화의 요구에 따라 비휘발성이며 리프레쉬가 필요없는 차세대 메모리 장치들이 연구되고 있다. 차세대 메모리 장치들 중 하나인, 상변화 메모리 소자(phase-change random access memory, 이하 'PRAM'이라 한다)는 GeSbTe와 같은 상변화(phasechange) 물질이 전기적인 펄스에 의한 국부적인 열 발생에 의해 결정질(crystalline)과 비정질(amorphous) 상태로 변화하는 특성을 이용하여 이진정보를 기억하는 소자이다.
즉, 상변화 메모리 소자는 상변화 물질에 인가된 전류, 즉, 주울 열(Joule's Heat)에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어난다. 이 때, 결정 상태의 상변화 물질은 저항이 낮고, 비정질 상태의 상변화 물질은 저항이 높기 때문에, 결정 상태는 셋(set) 또는 논리 레벨 0로 정의하 고 비정질 상태는 리셋(reset) 또는 논리 레벨 1로 정의할 수 있다.
이에 따라, 상변화 메모리 소자는 상변화 물질의 상변화를 이용하여 온-오프(on-off)의 디지털 데이터를 저장하고, 이를 이용하여 디지털 데이터를 읽을 수 있다.
한편, 상변화 메모리 소자는 상변화 물질의 상변화를 위해 높은 전류가 요구되며, 이를 위해 스위칭 소자로서 PN 다이오드를 이용하고 있다.
도 1은 PN 다이오드를 구비하는 종래의 상변환 메모리 소자를 설명하기 위한 도면이다.
도 1을 참조하면, 상변화 메모리 소자의 단위 셀들은 각각 전기적으로 직렬 접속된 상변화 물질 패턴(62) 및 셀 다이오드(46)를 포함한다. 셀 다이오드(46)는 N형 반도체(42) 및 P형 반도체(44)로 구성되며, 상기 N형 반도체(42)는 워드 라인(30)에 전기적으로 접속되고, 상변화 물질 패턴(62)은 비트 라인(82)에 전기적으로 접속된다.
한편, 다이오드(46)와 활성 영역, 즉, 워드 라인(30) 간의 콘택 저항(Rc)을 감소시키기 위해, 상기 워드 라인(30)은 고농도의 불순물 영역으로 구성될 수 있다.
여기서, 미설명 도면 부호 10은 반도체 기판, 13은 도전 웰, 40은 제 1 층간 절연막, 50은 제 2 층간 절연막, 52는 하부 전극 콘택, 64는 베리어막, 70은 제 3 층간 절연막, 72는 상부 전극 콘택, 및 82는 상부 전극을 나타낸다.
그런데, 콘택 저항을 감소시키기 위해 워드 라인(30)의 역할을 하는 활성 영역에 고농도 불순물을 주입한다고 하여도, 반도체 기판(10) 즉, 실리콘 물질의 자체 저항으로 인해, 콘택 저항을 일정 수준 이하로 감소시키는데 어려움이 있다.
이와 같이 콘택 저항을 감소시키지 못하면, 상변화 메모리 소자의 상변화를 좌우하는 다이오드(46)의 전류를 확보할 수 없게 된다. 이에 따라, 일정 전류를 얻기 위해, 동작 전압을 증가시켜야 하며, 이는 상변화 메모리 소자의 동작 속도를 저하시킨다.
본 발명의 목적은 다이오드와 활성 영역 간의 콘택 저항이 감소된 상변화 메모리 소자를 제공하는 것이다.
본 발명의 다른 목적은 상기와 같은 상변화 메모리 소자의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한, 상변화 메모리 소자는 반도체 기판, 상기 반도체 기판상에 형성된 불순물 영역, 상기 불순물 영역상에 형성된 실리사이드막, 상기 실리사이드막과 콘택되는 스위칭 소자, 상기 스위칭 소자 상부에 형성되는 하부 전극 콘택, 상기 하부 전극 콘택 상부에 전기적으로 접속되는 상변화 상변화 물질 패턴, 및 상기 상변화 물질 패턴과 전기적으로 연결되는 상부 전극을 포함한다.
또한, 본 발명의 다른 실시예에 따르면, 반도체 기판을 제공하는 단계, 상기 반도체 기판의 소정 영역에 고농도 불순물을 주입하여 불순물 영역을 형성하는 단계, 상기 불순물 영역 상부에 실리사이드막을 형성하는 단계, 상기 실리사이드막과 콘택되는 스위칭 소자를 구비한 제 1 절연층을 형성하는 단계, 상기 스위칭 소자와 콘택되는 하부 전극 콘택을 구비한 제 2 절연층을 형성하는 단계, 상기 하부 전극 콘택과 전기적으로 접속되는 상변화 물질 패턴을 포함하는 제 3 절연층을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면 다이오드를 형성하기 전, 불순물 영역, 즉 워드 라인 영역의 표면에 실리사이드막을 형성한 다음, 다이오드를 형성함으로써, 다이오드를 형성하기 위한 에피택셜막과 불순물 영역 간의 콘택 저항을 감소시킬 수 있다.
이에 따라, 다이오드의 턴-온 전류가 동작 전압 이하에서도 상변화 물질 패턴에 쉽게 도달될 수 있어, 하부전극에 열을 빠르게 전달함으로써 상변화 물질의 빠른 상변화를 얻을 수 있다. 따라서, 상변화 메모리 소자의 동작 속도를 증가시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 2를 참조하면, 반도체 기판(100)은 셀 영역 및 주변회로 영역을 포함하며, 주변 회로 영역은 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 포함할 수 있다. 이러한 반도체 기판(100) 내에는 라인 형태의 활성 영역을 정의하는 소자분리막(102)들이 형성되어 있으며, 각 영역별로 N-웰(103) 또는 P웰(104)이 형성되어 있다.
셀 영역의 반도체 기판(100) 내에는 제 1 도전형의 불순물이 도핑되어 불순물 영역으로 구성된 워드 라인(140)이 형성되어 있으며, 불순물 영역, 즉, 워드 라인(140) 표면에는 실리사이드막(145)이 형성되어 있다. 실리사이드막(145)은 예를 들어, 코발트 실리사이드막, 니켈 실리사이드막 또는 티타늄 실리사이드막과 같은 금속 실리사이드막일 수 있다. 이때 실리사이드막(145)은 약 700~800Å의 두께를 가질 수 있다.
셀 영역의 워드 라인(140) 표면에 실리사이드막(145)이 형성된 반도체 기판 상에는 제 1 절연층(150)이 위치하며, 제 1 절연층(150) 내에는 워드 라인(140)과 접촉하는 스위칭 소자로서 다수의 셀 다이오드(156)들이 형성되어 있다.
다이오드(156)들은 제1 반도체층(152) 및 제2 반도체층(154)을 포함한다. 제1 및 제2 반도체층들(152, 154)은 불순물이 도핑된 SEG(selective epitaxial growth)로 형성된다. 제1 반도체층(152)은 워드 라인(140)에 상기 실리사이드막(145)을 통해 전기적으로 접속되며, 워드 라인(140)과 동일한 타입의 도전형을 갖는다. 제1 반도체층(152) 상부의 제 2 반도체층(154)은 제 1 반도체층(152)과 반대 타입의 도전형을 갖는다. 즉, 제 1 반도체층(152)은 N형 불순물이 도핑된 반도체일 수 있으며, 제 2 반도체층(154)은 P형 불순물이 도핑된 반도체일 수 있다.
이에 따라, 제1 및 제2 반도체층(152, 154)은 PN 접합을 이루어 PN 다이오드(156)를 형성한다.
한편, 주변 회로 영역의 반도체 기판(100) 상에는 NMOS 영역 및 PMOS 영역 별로 NMOS 및 PMOS 트랜지스터(110N, 122N, 110P, 122P)가 형성되어 있으며, 셀 영역으로부터 연장된 제 1 절연층(150)에 의해 덮여 있다.
셀 영역의 제 1 절연층(150) 상에는 셀 다이오드들(156)과 전기적으로 연결되는 하부 전극(164)들을 포함하는 제 2 절연층(160)이 형성되어 있다. 또한 제 2 절연층(160) 상에는 각각 하부 전극(174)과 접촉하는 상변화 물질 패턴(172) 및 베리어막(174)이 적층되어 있다. 상변화 물질 패턴(172)은 Ge2Sb2Te5 등과 같은 칼코게나이드(Chalcogenide) 물질일 수 있다.
상변화 물질 패턴(172) 및 상부 전극(174)은 제 3 절연층(180)에 덮여 있으며, 제 3 절연층(180) 상부의 상부 전극(192)과 상부 전극 콘택(182)을 통해 각각 전기적으로 연결된다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조 방법을 순서대로 나타낸 단면도들이다.
먼저, 도 3을 참조하면, 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판(100)을 준비한다. 그리고 반도체 기판(100)에 대해 STI(Shallow Trench Isolation) 공정 또는 열 산화 공정을 진행하여, 활성 영역을 정의하는 소자 분리막(102)을 형성한다.
그리고, 셀 영역과, 주변 회로 영역의 NMOS 트랜지스터 영역들 각각에 이온주입을 실시하여 P-웰(103)을 형성한다. 이어서, NMOS 영역에 NMOS 트랜지스터의 문턱전압을 조절하기 위한 이온주입 공정을 진행한다. 그리고 나서, 주변 회로 영역의 PMOS 트랜지스터 영역에 이온주입을 실시하여 N-웰(104)을 형성하고, PMOS 트랜지스터의 문턱전압을 조절하기 위한 이온주입 공정을 진행한다. 이 때, NMOS 트랜지스터의 문턱전압과 N-웰(103)을 형성하기 위한 이온주입 공정시 불순물로는 P 또는 As 등을 사용할 수 있으며, PMOS 트랜지스터의 문턱전압과 P-웰(104)을 형성 하기 위한 이온주입 공정에서는 B 또는 BF2 불순물을 사용할 수 있다.
그리고 나서, 주변 회로 영역의 NMOS 영역 및 PMOS 영역 각각에 게이트 전극들(110N, 110P)을 형성한다.
보다 상세히 설명하면, 게이트 절연막(112), 폴리실리콘막(114), 금속막(116) 및 하드마스크막(118)을 순차적으로 적층하고, 패터닝하여 게이트 전극들(110N, 110P)을 형성한다. 이 때, 게이트 절연막(112)으로는 실리콘 산화막, 실리콘 산화질화막 또는 고유전막(high-k dielectric layer)일 수 있다. 고유전막으로는 예를 들어, 하프늄 산화막, 알루미늄 산화막, 탄탈륨 산화막, 지르코늄 산화막, 란타늄 산화막, 하프늄 알루미늄 산화막 또는 티타늄 산화막일 수 있다. 금속막(116)으로는 예를 들어, 텅스텐막 또는 텅스텐 실리사이드막일 수 있다. 또한, 하드마스크막(118)으로는 실리콘 질화막이 사용될 수 있다.
게이트 전극들(110N, 110P)을 형성한 다음에는, 게이트 전극들(110N, 110P)을 형성하기 위한 식각 공정시, 게이트 전극(110N, 110P)의 표면에 발생된 손상을 회복시키기 위한 산화(oxidation) 공정을 진행하여, 표면 산화막(120)을 형성한다. 이러한 산화 공정은 급속 열산화(rapid thermal oxidation) 또는 플라즈마 산화(plasma oxidation) 공정을 수행하여 형성할 수 있다.
이어서, 주변 회로 영역의 NMOS 영역 및 PMOS 트랜지스터 영역 각각에 소오스/드레인 영역들(122N, 122P)을 형성한다. 즉, NMOS 영역을 노출시키는 마스크 패턴(미도시)을 형성한 다음, NMOS 영역의 반도체 기판(100) 내에 불순물을 이온주입 하여, NMOS 트랜지스터의 소오스/드레인 영역(122N)을 형성한다. 그리고 나서, NMOS 영역을 노출시키는 마스크 패턴을 제거하고, PMOS 트랜지스터 영역을 노출시키는 마스크 패턴을 형성한다. 그리고, PMOS 영역의 반도체 기판(100) 내에 불순물을 이온주입하여, PMOS 트랜지스터의 소오스/드레인 영역(122P)을 형성한다.
이와 같이, 주변 회로 영역에 NMOS 및 PMOS 트랜지스터를 형성한 다음에는, 도 4에 도시된 바와 같이, 셀 영역의 반도체 기판(100)을 노출시키는 마스크 패턴(130)을 형성한다. 마스크 패턴(130)은 포토레지스트막을 도포하고 패터닝하여 형성할 수 있을 것이다.
그리고 나서, 마스크 패턴(130)을 이용하여, 셀 영역의 반도체 기판(100) 즉, 셀 영역의 활성 영역 내에 불순물을 이온주입하여 워드 라인(140)을 형성한다. 워드 라인(140)을 형성하기 위한 불순물로는 P 또는 As 등과 같은 불순물이 이용될 수 있다.
워드 라인(140)을 형성한 다음에는, 세정 공정을 진행하여 셀 영역 상에 위치하는 표면 산화막(120)을 제거한다. 세정 공정시 세정 용액으로는 BOE(buffered oxide etchant) 용액 또는 희석 불산(DHF; Dilute HF) 용액이 이용될 수 있다.
다음으로, 도 5를 참조하면, 셀 영역의 반도체 기판(100) 전면에 실리사이드막용 금속막을 형성한다. 즉, 셀 영역에서는 불순물이 도핑된 워드 라인(140) 표면 상에 금속막(142)이 형성되며, 주변 회로 영역에서는 마스크 패턴(130) 상에 금속막(142)이 형성된다. 이 때, 금속막(142)으로는 티타늄(Ti), 코발트(Co) 또는 니켈(Ni) 등과 같은 물질이 사용될 수 있다.
이 후, 금속막(142) 전면에 대해 급속 열처리 공정을 진행하여, 금속막(142)과 실리콘 기판 간의 실리사이드화 공정을 진행한다. 실리사이드화를 위한 열처리 공정은 약 700~850℃ 온도에서 20~30초간 실시할 수 있다.
이 후, 소자 분리막(102) 및 주변 회로 영역의 마스크 패턴(130) 상의 미반응된 금속막을 제거한다. 미반응된 금속막은 예를 들어, 황산 용액(sulfuric acid; H2SO4) 및 과산화수소 (hydrogen peroxide; H2O2)의 혼합 용액(mixture)을 사용하여 제거할 수 있다. 미반응된 금속막을 제거시, 주변 회로 영역 상의 포토레지스트로 이루어진 마스크 패턴(130) 또한 함께 제거될 수 있다.
이에 따라 도 6에 도시된 바와 같이, 셀 영역의 반도체 기판(100) 표면에 실리사이드막(145)이 형성된다. 즉, 워드 라인(140)의 표면 상에 실리사이드막(145)이 형성된다.
이어서, 도 7을 참조하면, 셀 영역 및 주변 회로 영역을 포함한 반도체 기판(100) 전면을 덮는 제 1 절연층(150)을 형성한다. 그리고, 제 1 절연층(150)을 패터닝하여, 불순물이 도핑된 영역인 워드 라인(140)의 소정 영역들을 노출시키는 개구부들을 형성한다.
그리고 나서, 각각의 개구부들 내에 수직 셀 다이오드(156)들을 형성한다. 각각의 개구부 내에 형성되는 수직 셀 다이오드(156)들은 제 1 반도체층(152) 및 제 2 반도체층(154)으로 이루어진다. 제 1 반도체층(152)은 워드 라인(140)과 동일한 도전형을 갖는 불순물이 도핑되며, 제 2 반도체층(154)은 워드 라인(140)과 반 대의 도전형을 갖는 불순물이 도핑된다.
이와 같은 셀 다이오드(156)들을 형성하는 방법에 대해 보다 상세히 설명하면, 제 1 절연층(150)에 개구부들을 형성한 다음, 개구부들에 의해 노출된 워드 라인(140)을 씨드(seed)로 이용한 선택적 에피택셜 성장(SEG: selective epitaxial growth) 기술을 사용하여, 개구부를 채우는 에피택셜층을 형성한다. 이 때, 에피택셜층의 상부면이 제 1 절연층(150)의 상부면과 동일한 평면을 이루도록 형성한다.
그리고 나서, 개구부를 채우는 에피택셜층의 하부에 n형 불순물을 주입하여 제 1 반도체층(152)을 형성하고, 에피택셜층의 상부 즉, 제 1 반도체층(152) 상에 p형 불순물을 주입하여 제 2 반도체층(154)을 형성한다.
이와 달리, 선택적 에피택시얼 성장 공정 동안, n형 및 p형 불순물을 순차적으로 인시츄(insitu)로 도핑하여, 셀 다이오드(156)의 제 1 및 제 2 반도체 층(152, 154)을 형성할 수도 있다.
다음으로, 도 8을 참조하면, 셀 다이오드(156)들이 형성된 제 1 절연층(150) 상에 제 2 절연층(160)을 형성한다. 이 때, 제 2 절연층(160)은 제1 절연층(150)에 대해 식각 선택비를 갖는 절연 물질로 형성될 수 있다.
그리고 나서, 제 2 절연층(160)을 패터닝하여 하부 전극용 콘택 홀들을 형성한다. 하부 전극용 콘택 홀들은, 제 1 절연층(150) 내에 형성된 셀 다이오드들(156)을 각각 노출시킨다.
그리고 나서, 하부 전극용 콘택 홀 내에 도전 물질을 충진시키고 평탄화함으로써, 하부 전극 콘택(164)을 형성할 수 있다. 여기서, 하부 전극(164)을 이루는 도전 물질로는 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, TiSi, TaSi, TiON, TiAlON, WON 또는 TaON 등과 같은 물질이 사용될 수 있다.
한편, 하부 전극용 콘택 홀 내에 도전 물질을 충진시키기 전에, 하부전극용 콘택 홀의 측벽을 덮는 홀 스페이서(도시되지 않음) 가 형성될 수도 있다. 홀 스페이서(도시되지 않음)는 하부 전극용 콘택 홀들의 표면을 따라 스페이서막을 컨포말하게 형성하고, 이방성 식각함으로써 형성될 수 있다. 홀 스페이서를 형성함으로써 하부 전극 콘택(164)과 셀 다이오드(156) 간의 정렬 마진을 증가시킬 수 있으며, 하부 전극 콘택(164)의 폭을 감소시킬 수 있다.
도면에는 도시되지 않았으나, 하부 전극(164)과 접촉하는 셀 다이오드(156)의 표면에 전기적 접촉을 위해 티타늄을 이용한 오믹(ohmic)층을 형성할 수도 있다.
이 후, 제 2 절연층(160) 상에 하부 전극(164)과 접촉하는 상변화 물질 패턴(172) 및 베리어막(174)을 순차적으로 형성한다. 이 때, 상변화 패턴(172)은 칼코게나이드(chalcogenide) 원소인 텔루리움(Te) 및 셀레니움(Se) 중 선택된 적어도 하나를 함유하는 물질막으로 이루어지는 것이 바람직하다. 예컨대, 상기 상변화 물질 패턴(172)은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb, In-Sb, Ga-Sb 및 doped Ge-Sb-Te 등으로 형성할 수 있다. 상기 doped Ge-Sb-Te는 C, N, B, Bi, Si, P, Al, Dy 또는 Ti 등으로 도핑될 수 있다.
베리어막(174)은 상변화 물질을 캡슐레이팅하는 역할 및 비반사 역할을 수행할 수 있다.
그리고 나서, 다시 도2를 참조하면, 상변화 물질 패턴(172) 및 베리어막(174)이 형성된 제 2 절연층(160) 상에 제 3 절연층(180)을 형성하고, 제 3 절연층(180)을 패터닝하여, 베리어막(174)을 각각 노출시키는 상부 전극 콘택용 콘택 홀을 형성한다. 이어서, 비트라인용 콘택 홀 내에 도전 물질을 충진시켜 상부 전극 콘택(182)을 형성한 다음, 제 3 절연층(180) 상에 콘택 플러그(182)와 접촉되는 상부 전극(192)을 형성한다. 상부 전극 콘택(182)은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, TiSi, TaSi, TiON, TiAlON, WON 또는 TaON 등과 같은 물질로 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였으나, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 PN 다이오드를 구비하는 종래의 상변화 메모리 소자를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 단면도이다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조 방법을 순서대로 나타내는 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판 110N, 110P: 게이트 전극
140: 워드 라인 145: 실리사이드막
156: 다이오드 164: 하부 전극
172: 상변화 물질 패턴 174: 상부 전극
192: 비트 라인

Claims (7)

  1. 반도체 기판;
    상기 반도체 기판상에 형성된 불순물 영역;
    상기 불순물 영역상에 형성된 실리사이드막;
    상기 실리사이드막과 콘택되는 스위칭 소자;
    상기 스위칭 소자 상부에 형성되는 하부 전극 콘택;
    상기 하부 전극 콘택 상부에 전기적으로 접속되는 상변화 상변화 물질 패턴; 및
    상기 상변화 물질 패턴과 전기적으로 연결되는 상부 전극을 포함하는 상변화 메모리 소자.
  2. 제 1 항에 있어서,
    상기 실리사이드막은 티타늄 실리사이드막, 코발트 실리사이드막 또는 니켈 실리사이드막인 상변화 메모리 소자.
  3. 반도체 기판을 제공하는 단계;
    상기 반도체 기판의 소정 영역에 고농도 불순물을 주입하여 불순물 영역을 형성하는 단계;
    상기 불순물 영역 상부에 실리사이드막을 형성하는 단계;
    상기 실리사이드막과 콘택되는 스위칭 소자를 구비한 제 1 절연층을 형성하는 단계;
    상기 스위칭 소자와 콘택되는 하부 전극 콘택을 구비한 제 2 절연층을 형성하는 단계; 및
    상기 하부 전극 콘택과 전기적으로 접속되는 상변화 물질 패턴을 포함하는 제 3 절연층을 형성하는 단계를 포함하는 상변화 메모리 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 실리사이드막을 형성하는 단계는,
    상기 반도체 기판 결과물 상부에 금속막을 형성하는 단계;
    상기 금속막을 열처리하여, 상기 금속막과 상기 불순물 영역을 반응시키는 단계; 및
    상기 반응되지 않은 금속막을 제거하는 단계를 포함하는 상변화 메모리 소자의 제조 방법.
  5. 제 3 항에 있어서,
    상기 금속막은 코발트(Co)막, 티타늄(Ti)막 또는 니켈(Ni)막으로 형성하는 상변화 메모리 소자의 제조 방법.
  6. 제 3 항에 있어서,
    상기 열처리 공정은 750℃ 내지 850℃의 온도에서 10초 내지 30초간 진행하는 상변화 메모리 소자의 제조 방법.
  7. 제 3 항에 있어서,
    상기 미반응된 금속막을 선택적으로 제거하는 것은, 황산 용액(H2SO4) 및 과산화수소(H2O2)의 혼합 용액(mixture)을 사용하여 제거하는 상변화 메모리 소자의 제조 방법.
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