KR20090010427A - 하부전극을 갖는 상변화 기억 소자들 및 그 제조방법들 - Google Patents
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Abstract
하부전극을 갖는 상변화 기억 소자들 및 그 제조방법들을 제공한다. 상기 상변화 기억 소자들은 기판 상에 하부패턴이 구비된다. 상기 하부패턴들을 갖는 기판 상에 상기 하부패턴들과 각각 접촉하고, x축 및 y축을 갖는 상부면을 구비하는 일자형 또는 L형 하부전극들이 배치된다. 상기 하부전극들 상부면의 상기 x축은 사진공정의 한계해상도보다 좁은 폭을 갖는다. 상기 일자형 또는 L형은 상기 하부전극들의 상기 x축 방향 단면 모양을 나타낸다. 상기 하부전극들의 상기 상부면과 접촉하되, 상기 하부전극들 상부면의 상기 x축 및 상기 y축보다 각각 넓은 폭을 갖는 상변화 패턴들이 배치된다. 상기 상변화 패턴들 상에 상부전극들이 배치된다. 하부전극을 갖는 상변화 기억 소자들의 제조방법들 또한 제공된다.
일자형 하부전극, L형 하부전극, 한계해상도, 상변화 패턴
Description
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 하부전극을 갖는 상변화 기억 소자들 및 그 제조방법들에 관한 것이다.
반도체 기억 소자들은 휘발성 기억 소자 및 비휘발성 기억 소자로 분류될 수 있다. 상기 비휘발성 기억 소자는 그들의 전원 공급이 차단될지라도 그들 내에 저장된 데이터들이 소멸되지 않는 장점을 갖는다. 이에 따라, 상기 비휘발성 기억 소자는 이동통신 단말기(mobile communication system), 이동식 메모리 장치, 각종 디지털 기기의 보조기억 장치 등에 널리 채택되고 있다.
비휘발성 기억 특성을 가지며 집적도 향상에 효율적인 구조를 갖는 새로운 기억 소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것으로 상변화 기억 소자가 있다. 상기 상변화 기억 소자의 단위 셀은 액세스(access) 소자 및 상기 액세스 소자에 직렬 연결된(serially connected) 데이터 저장 요소(data storage element)를 포함한다. 상기 데이터 저장 요소는 상기 액세스 소자에 전기적으로 연결되는 하부전극 및 상기 하부전극에 접촉하는 상변화 물질막을 구비한다. 상기 상변화 물질막은, 제공되는 전류의 크기에 따라, 비정질 상태(amorphous state)와 결정질 상태(crystalline state) 사이에서 또는 상기 결정질 상태 하의 다양한 비저항 상태들 사이에서 전기적으로 전환(switch)되는 물질막이다.
상기 하부전극을 통하여 프로그램 전류가 흐르는 경우에, 상기 상변화 물질막 및 상기 하부전극 사이의 계면에서 주울 열(joule heat)이 생성된다. 이러한 주울 열은 상기 상변화 물질막의 일부분(이하에서는 '전이영역'이라 한다.)을 비정질 상태(amorphous state) 또는 결정질 상태(crystalline state)로 변환시킨다. 상기 비정질 상태를 갖는 상기 전이영역의 비저항은 상기 결정질 상태를 갖는 상기 전이영역의 비저항 보다 높다. 따라서 읽기 모드에서 상기 전이영역을 통하여 흐르는 전류를 감지함으로써, 상기 상변화 기억 소자의 상기 상변화 물질막에 저장된 정보가 논리 '1'인지 논리 '0'인지를 판별할 수 있다.
구체적으로, 상기 상변화 기억 소자의 동작은 다음과 같다. 상기 스위칭 소자를 통해 흐르는 전류가 상기 상변화 물질 패턴을 전기적으로 가열하고, 이를 통해 상기 상변화 물질 패턴의 구조가 비정질 상태 또는 결정질 상태로 가역적으로 변환되어 정보가 저장된다. 이후, 저장된 정보는 상기 상변화 물질 패턴과 접촉하는 상부 전극 및 하부전극 사이에 읽기 전압을 인가하여 상기 상변화 물질 패턴을 통하여 흐르는 전류를 감지함으로써 판독된다. 여기서, 상기 상변화 물질 패턴의 구조가 비정질 상태인 것을 리셋 상태(reset state)라고 하고, 상기 상변화 물질 패턴의 구조가 결정질 상태인 것을 셋 상태(set state)라고 한다.
이러한 상변화 기억 셀의 동작 구현에 있어서, 쓰기 동작 중 리셋 동작은 상변화 물질의 융점 이상의 가열을 필요로 한다. 이로 인해, 리셋 동작에 필요한 전력 소모가 지나치게 크게 된다. 최근에 상기 상변화 기억 소자가 고집적화됨에 따라 상기 리셋 동작 시 인가되는 전류의 감소가 요구되고 있다.
따라서, 주울 열(joule heat)이 발생되는 상기 상변화 물질막 및 상기 하부전극 사이의 계면 면적을 축소하여 리셋 동작 시 인가되는 전류를 감소시키려는 연구가 계속되고 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 주울 열(joule heat)이 발생되는 상변화 물질막 및 하부전극 사이의 계면 면적을 축소하여 리셋 동작 시 인가되는 전류를 감소시키기에 적합한 하부전극을 갖는 상변화 기억 소자들 및 그 제조방법들을 제공하는 것이다.
본 발명의 일 양태에 따르면, 상변화 기억 소자들을 제공한다. 상기 상변화 기억 소자들은 기판 상에 하부패턴이 구비된다. 상기 하부패턴들을 갖는 기판 상에 상기 하부패턴들과 각각 접촉하고, x축 및 y축을 갖는 상부면을 구비하는 일자형 또는 L형 하부전극들이 배치된다. 상기 하부전극들 상부면의 상기 x축은 사진공정의 한계해상도보다 좁은 폭을 갖는다. 상기 일자형 또는 L형은 상기 하부전극들의 상기 x축 방향 단면 모양을 나타낸다. 상기 하부전극들의 상기 상부면과 접촉하되, 상기 하부전극들 상부면의 상기 x축 및 상기 y축보다 각각 넓은 폭을 갖는 상변화 패턴들이 배치된다. 상기 상변화 패턴들 상에 상부전극들이 배치된다.
본 발명의 몇몇 실시예들에서, 상기 하부전극들 상부면의 상기 y축은 사진공정의 한계해상도와 같거나 더 넓은 폭을 가질 수 있다.
다른 실시예들에서, 상기 하부전극들 상부면의 상기 y축은 사진공정의 한계해상도보다 좁은 폭을 가질 수 있다.
또 다른 실시예들에서, 상기 L형 하부전극들은 단면이 L 구조 및 상기 L 구조의 수직방향 대칭구조를 포함할 수 있다. 서로 인접한 상기 L형 하부전극들은 상기 L 구조가 서로 대칭으로 배열될 수 있다.
또 다른 실시예들에서, 상기 하부패턴들은 다이오드일 수 있다.
또 다른 실시예들에서, 상기 하부패턴들은 상기 기판과 접촉하는 콘택플러그 및 상기 콘택플러그 상부의 도전 패턴일 수 있다. 상기 기판에 상기 하부패턴들과 각각 전기적으로 접속된 트랜지스터들이 배치될 수 있다.
또 다른 실시예들에서, 상기 상변화 패턴들은 상기 하부전극들 상부면의 상기 x축과 평행한 방향으로 연장되거나 상기 하부전극들 상부면의 상기 y축과 평행한 방향으로 연장될 수 있다.
본 발명의 또 다른 일 양태에 따르면, 상변화 기억 소자의 제조방법들을 제공한다. 이 방법들은 하부패턴이 구비된 기판을 준비하는 것을 포함한다. 상기 하부패턴들을 갖는 기판 상에 상기 하부패턴들과 각각 접촉하고, x축 및 y축을 갖는 상부면이 구비된 일자형 또는 L형 하부전극들을 형성한다. 이때, 상기 하부전극들 상부면의 상기 x축은 사진공정의 한계해상도보다 좁은 폭을 갖도록 형성한다. 또한, 상기 일자형 또는 L형은 상기 하부전극들의 상기 x축 방향 단면 모양을 나타낸다. 상기 하부전극들의 상기 상부면과 접촉하되, 상기 하부전극들 상부면의 상기 x축 및 상기 y축보다 각각 넓은 폭을 갖는 상변화 패턴들을 형성한다. 상기 상변화 패턴들 상에 상부전극들을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 하부전극들 상부면의 상기 y축은 사진공 정의 한계해상도와 같거나 더 넓은 폭을 갖도록 형성될 수 있다.
다른 실시예들에서, 상기 일자형 하부전극들을 형성하는 것은 상기 하부패턴들을 갖는 기판 상에 층간절연막을 형성하는 것을 포함할 수 있다. 상기 층간절연막 내에 x축 방향으로 이웃하는 두 개의 상기 하부패턴들의 일부분을 동시에 노출시키고, y축 방향으로 연장된 라인형 트렌치들을 형성할 수 있다. 상기 라인형 트렌치들의 측벽들에 하부전극 스페이서들을 형성하고, 상기 하부전극 스페이서들을 갖는 기판에 상기 라인형 트렌치들을 채우는 제 1 절연 패턴들을 형성할 수 있다. 상기 제 1 절연 패턴들, 상기 하부전극 스페이서들 및 상기 층간절연막을 갖는 기판 상에 x축 방향으로 연장된 라인형 마스크 패턴들을 형성하고, 상기 라인형 마스크 패턴들을 식각마스크로 이용하여 상기 제 1 절연 패턴들, 상기 하부전극 스페이서들 및 상기 층간절연막을 상기 하부패턴들이 노출될때까지 식각할 수 있다. 이어, 상기 식각된 영역에 제 2 절연 패턴들을 채울 수 있다.
또 다른 실시예들에서, 상기 L형 하부전극들을 형성하는 것은 상기 하부패턴들을 갖는 기판 상에 층간절연막을 형성하고, 상기 층간절연막 내에 x축 방향으로 이웃하는 두 개의 상기 하부패턴들의 일부분을 동시에 노출시키고, y축 방향으로 연장된 라인형 트렌치들을 형성하는 것을 포함할 수 있다. 이어, 상기 라인형 트렌치들을 갖는 기판에 하부전극막 및 스페이서막을 차례로 형성하고, 상기 스페이서막 및 상기 하부전극막을 차례로 에치백하여 L형 하부전극 패턴들 및 스페이서들을 형성할 수 있다. 상기 L형 하부전극 패턴들 및 상기 스페이서들을 갖는 기판에 상기 라인형 트렌치들을 채우는 제 1 절연 패턴들을 형성하고, 상기 제 1 절연 패턴 들 및 상기 L형 하부전극 패턴들을 갖는 기판 상에 x축 방향으로 연장된 라인형 마스크 패턴들을 형성할 수 있다. 상기 라인형 마스크 패턴들을 식각마스크로 이용하여 상기 제 1 절연 패턴들, 상기 L형 하부전극 패턴들 및 상기 층간절연막을 상기 하부패턴들이 노출될때까지 식각할 수 있다. 이어, 상기 식각된 영역에 제 2 절연 패턴들을 채울 수 있다.
또 다른 실시예들에서, 상기 L형 하부전극들을 형성하는 것은 상기 하부패턴들을 갖는 기판 상에 층간절연막을 형성하고, 상기 층간절연막 내에 x축 방향으로 이웃하는 두 개의 상기 하부패턴들의 일부분을 동시에 노출시키고, y축 방향으로 연장된 라인형 트렌치들을 형성하는 것을 포함할 수 있다. 이어, 상기 라인형 트렌치들의 측벽들 및 바닥면에 하부전극 패턴들을 형성하고, 상기 하부전극 패턴들을 갖는 기판 상에 상기 라인형 트렌치들을 채우는 내부절연 패턴들을 형성할 수 있다. 상기 내부절연 패턴들 및 상기 하부전극 패턴들을 갖는 기판 상에 상기 내부절연 패턴들의 가운데 영역을 y축 방향을 따라 노출시키는 제 1 개구부 및 상기 하부패턴들 사이의 상부영역을 x축 방향을 따라 노출시키는 제 2 개구부를 갖는 마스크 패턴들을 형성할 수 있다. 상기 마스크 패턴들을 식각마스크로 이용하여 상기 내부절연 패턴들, 상기 하부전극 패턴들 및 상기 층간절연막을 상기 하부패턴들이 노출될때까지 식각할 수 있다. 이어, 상기 식각된 영역에 절연 패턴들을 채울 수 있다.
또 다른 실시예들에서, 상기 하부전극들 상부면의 상기 y축은 사진공정의 한계해상도보다 좁은 폭을 갖도록 형성될 수 있다.
또 다른 실시예들에서, 상기 일자형 하부전극들을 형성하는 것은 상기 하부 패턴들을 갖는 기판 상에 층간절연막을 형성하고, 상기 층간절연막 내에 x축 방향으로 이웃하는 두 개의 상기 하부패턴들의 일부분을 동시에 노출시키고, y축 방향으로 연장된 라인형 트렌치들을 형성하는 것을 포함할 수 있다. 상기 라인형 트렌치들의 측벽들에 하부전극 스페이서들을 형성하고, 상기 하부전극 스페이서들을 갖는 기판에 상기 라인형 트렌치들을 채우는 제 1 절연 패턴들을 형성할 수 있다. 상기 제 1 절연 패턴들, 상기 하부전극 스페이서들 및 상기 층간절연막을 갖는 기판 상에 x축 방향으로 연장된 라인형 희생 패턴들을 형성하고, 상기 라인형 희생 패턴들의 측벽들에 마스크 스페이서들을 형성할 수 있다. 상기 마스크 스페이서들을 식각마스크로 이용하여 상기 라인형 희생 패턴들, 상기 층간절연막, 상기 하부전극 스페이서들 및 상기 제 1 절연 패턴들을 상기 하부패턴들이 노출될때까지 식각할 수 있다. 이어, 상기 식각된 영역에 제 2 절연 패턴들을 채울 수 있다. 이때, 상기 라인형 희생 패턴들의 측벽들은 각각 상기 하부패턴들의 상부 영역에 형성될 수 있다.
또 다른 실시예들에서, 상기 L형 하부전극들을 형성하는 것은 상기 하부패턴들을 갖는 기판 상에 층간절연막을 형성하고, 상기 층간절연막 내에 x축 방향으로 이웃하는 두 개의 상기 하부패턴들의 일부분을 동시에 노출시키고, y축 방향으로 연장된 라인형 트렌치들을 형성하는 것을 포함할 수 있다. 상기 라인형 트렌치들을 갖는 기판에 하부전극막 및 스페이서막을 차례로 형성하고, 상기 스페이서막 및 상기 하부전극막을 차례로 에치백하여 L형 하부전극 패턴들 및 스페이서들을 형성할 수 있다. 상기 L형 하부전극 패턴들 및 상기 스페이서들을 갖는 기판에 상기 라인 형 트렌치들을 채우는 제 1 절연 패턴들을 형성하고, 상기 제 1 절연 패턴들 및 상기 L형 하부전극 패턴들을 갖는 기판 상에 x축 방향으로 연장된 라인형 희생 패턴들을 형성할 수 있다. 상기 라인형 희생 패턴들의 측벽들에 마스크 스페이서들을 형성하고, 상기 마스크 스페이서들을 식각마스크로 이용하여 상기 라인형 희생 패턴들, 상기 제 1 절연 패턴들, 상기 L형 하부전극 패턴들 및 상기 층간절연막을 상기 하부패턴들이 노출될때까지 식각할 수 있다. 이어, 상기 식각된 영역에 제 2 절연 패턴들을 채울 수 있다. 상기 라인형 희생 패턴들의 측벽들은 각각 상기 하부패턴들의 상부 영역에 형성될 수 있다.
또 다른 실시예들에서, 상기 L형 하부전극들은 단면이 L 구조 또는 상기 L 구조의 수직방향 대칭구조로 형성될 수 있다. 서로 인접한 상기 L형 하부전극들은 상기 L 구조가 서로 대칭이 되도록 형성될 수 있다.
또 다른 실시예들에서, 상기 하부패턴들은 다이오드로 형성될 수 있다.
또 다른 실시예들에서, 상기 하부패턴들은 상기 기판과 접촉하는 콘택플러그 및 상기 콘택플러그 상부의 도전 패턴으로 형성될 수 있다. 상기 콘택플러그를 형성하기 전에, 상기 기판에 상기 하부패턴들과 각각 전기적으로 접속된 트랜지스터들을 형성할 수 있다.
또 다른 실시예들에서, 상기 상변화 패턴들은 상기 하부전극들 상부면의 상기 x축과 평행한 방향으로 연장되도록 형성되거나 상기 하부전극들 상부면의 상기 y축과 평행한 방향으로 연장되도록 형성될 수 있다.
또 다른 실시예들에서, 상기 상변화 패턴들 및 상기 상부전극들은 동시에 패 터닝되어 형성될 수 있다.
본 발명에 따르면, 일자형 또는 L형 하부전극들은 x축 및 y축을 갖는 상부면을 구비하고 있으며, 상기 일자형 또는 L형 하부전극들 상부면의 상기 x축 또는 y축은 사진공정의 한계해상도보다 좁은 폭을 가질 수 있다. 또는 다른 실시예에서 일자형 또는 L형 하부전극들 상부면의 상기 x축 및 상기 y축 모두 사진공정의 한계해상도 보다 좁은 폭들을 가질 수 도 있다. 따라서, 상기 일자형 또는 L형 하부전극들은 패터닝 한계를 극복하여 종래기술 보다 좁은 면적을 가지도록 형성할 수 있다. 그 결과, 주울 열(joule heat)이 발생되는 상변화 패턴 및 하부전극 사이의 계면 면적이 축소되어 종래기술과 비교하여 리셋 동작 시 인가되는 전류를 감소시킬 수 있게 된다. 결론적으로, 패터닝 한계를 극복하고 고집적화에 유리한 상변화 기억 소자를 구현할 수 있게 된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
또한, 본 발명의 실시예들에서 언급되는 일자형 및 L형 하부전극들은 상기 하부전극들의 x축 방향 단면 모양을 나타내며, 상기 L형 하부전극들은 단면이 L형 및 상기 L형의 수직방향 대칭구조를 모두 포함한다. 또는 이와달리, 일자형 및 L형 하부전극들은 상기 하부전극들의 y축 방향 단면 모양을 나타낼 수 도 있다.
도 1은 본 발명의 실시예들에 따른 상변화 기억 소자의 셀 어레이 영역의 일부분을 도시한 등가회로도이고, 도 2는 도 1의 등가회로도에 상응하는 평면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예들에 따른 상변화 기억 소자는 열 방향으로 서로 평행하게 배치된 비트라인들(BL), 행 방향으로 서로 평행하게 배치된 워드라인들(WL), 다수의 상변화 패턴들(Rp), 및 다수의 다이오드들(D)을 구비할 수 있다.
상기 비트라인들(BL)은 상기 워드라인들(WL)에 교차하도록 배치될 수 있다. 상기 상변화 패턴들(Rp)의 각각은 상기 비트라인들(BL) 및 상기 워드라인들(WL)의 교차점들에 배치될 수 있다. 상기 다이오드들(D)의 각각은 상기 상변화 패턴들(Rp) 중 대응하는 하나에 직렬 접속될 수 있다. 또한, 상기 상변화 패턴들(Rp)의 각각은 상기 비트라인들(BL) 중 대응하는 하나에 접속될 수 있다. 상기 다이오드들(D)의 각각은 상기 워드라인들(WL) 중 대응하는 하나에 접속될 수 있다. 상기 다이오드 들(D)은 액세스 소자의 역할을 할 수 있다. 그러나 상기 다이오드들(D)은 생략될 수 있다. 이와는 다르게, 상기 액세스 소자는 모스 트랜지스터일 수도 있다.
이제, 도 3a 내지 도 3e를 참조하여 본 발명의 실시예들에 따른 상변화 기억 소자의 제조방법들을 설명하기로 한다. 여기서, 도 3a 내지 도 3e의 참조부호 A 및 B는 각각 도 2의 절단선 I-I' 및 Ⅱ-Ⅱ'에 따른 단면도들을 나타낸다.
도 2 및 도 3a를 참조하면, 기판(100)의 소정영역에 활성영역들(102a)을 한정하는 소자분리막(102)을 형성할 수 있다. 상기 기판(100)은 실리콘웨이퍼 또는 에스오아이(silicon on insulator; SOI)웨이퍼와 같은 반도체기판을 사용할 수 있다. 상기 기판(100)은 제 1 도전형의 불순물이온들을 가질 수 있다. 상기 소자분리막(102a)은 얕은 트렌치 소자분리(shallow trench isolation; STI) 기술을 이용하여 형성할 수 있다. 상기 소자분리막(102)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 활성영역들(102a)은 라인형으로 형성할 수 있다.
상기 활성영역들(102a)에 상기 제 1 도전형과 다른 제 2 도전형의 불순물이온들을 주입하여 워드라인들(WL; 105)을 형성할 수 있다. 이하에서는, 간략한 설명을 위하여 상기 제 1 및 제 2 도전형들은 각각 P형 및 N형인 경우를 상정하여 설명하기로 한다. 그러나 상기 제 1 및 제 2 도전형들은 각각 N형 및 P형일 수도 있다.
상기 워드라인들(WL; 105) 및 상기 소자분리막(102)을 갖는 상기 기판(100) 상에 제 1 층간절연막(107)을 형성할 수 있다. 상기 제 1 층간절연막(107)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있 다. 상기 제 1 층간절연막(107)을 패터닝하여 상기 워드라인들(WL; 105)의 소정영역을 노출시키는 콘택홀들(108h)을 형성할 수 있다.
상기 콘택홀들(108h) 내에 제 1 및 제 2 반도체패턴들(110, 112)을 차례로 적층할 수 있다. 상기 제 1 및 제 2 반도체패턴들(110, 112)은 에피택시얼 성장 기술 또는 화학기상증착(chemical vapor deposition; CVD) 기술을 이용하여 형성할 수 있다. 상기 제 1 및 제 2 반도체패턴들(110, 112)은 다이오드들(D)을 구성할 수 있다.
상기 제 1 반도체패턴(110)은 상기 워드라인들(WL; 105)에 접촉될 수 있다. 상기 제 1 반도체패턴(110)은 상기 제 2 도전형의 불순물이온들을 갖도록 형성할 수 있다. 상기 제 2 반도체패턴(112)은 상기 제 1 도전형의 불순물이온들을 갖도록 형성할 수 있다. 이와 다르게, 상기 제 1 반도체패턴(110)은 상기 제 1 도전형의 불순물이온들을 갖도록 형성할 수도 있으며, 상기 제 2 반도체패턴(112)은 상기 제 2 도전형의 불순물이온들을 갖도록 형성할 수도 있다. 상기 제 2 반도체패턴(112) 상에 금속 실리사이드막을 추가로 형성할 수 있으나 간략한 설명을 위하여 생략하기로 한다.
상기 다이오드들(D) 상에 각각 다이오드 전극들(115)을 형성할 수 있다. 상기 다이오드 전극들(115)은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, Ru 막, CoSi 막, NiSi 막, 도전성 탄소군(conductive carbon group) 막, Cu 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나를 포함하도록 형성할 수 있다. 예를 들면, 상기 다이오드 전극들(115)은 TiN 막 및 W 막을 차례로 적층하여 형성할 수 있다.
상기 다이오드 전극들(115)은 상기 콘택홀들(108h) 내에 형성할 수 있다. 이 경우에, 상기 다이오드 전극들(115)은 상기 다이오드들(D) 상에 각각 자기 정렬될 수 있다. 또는 이와 달리, 상기 다이오드 전극들(115)은 생략될 수도 있다.
도 2 및 도 3b를 참조하면, 상기 다이오드 전극들(115)을 갖는 기판(100) 상에 제 2 층간절연막(117)을 형성할 수 있다. 상기 제 2 층간절연막(117)을 패터닝하여 상기 제 2 층간절연막(117) 내에 x축 방향으로 이웃하는 두 개의 상기 다이오드 전극들(115)의 일부분을 동시에 노출시키고, y축 방향으로 연장된 라인형 트렌치들(120t)을 형성할 수 있다. 상기 라인형 트렌치들(120t)을 갖는 기판 상에 하부 단차를 따라 하부전극막(122)을 형성할 수 있다. 상기 하부전극막(122)은 상기 라인형 트렌치들(120t) 내의 상기 노출된 다이오드 전극들(115) 및 상기 노출된 제 1 층간절연막(107)을 덮을 수 있으며, 상기 하부전극막(122)은 상기 라인형 트렌치들(120t)의 측벽들 및 상기 제 2 층간절연막(117)의 상부를 덮도록 형성할 수 있다.
상기 하부전극막(122)은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, Ru 막, CoSi 막, NiSi 막, 도전성 탄소군(conductive carbon group) 막, Cu 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나를 포함하도록 형성할 수 있다.
도 2 및 도 3c를 참조하면, 상기 하부전극막(122)을 갖는 기판을 에치백하여 상기 라인형 트렌치들(120t)의 측벽들을 덮는 하부전극 스페이서들(122')을 형성할 수 있다. 상기 하부전극 스페이서들(122')을 갖는 기판에 상기 라인형 트렌치들(120t)을 채우는 제 1 절연 패턴들(125)을 형성할 수 있다. 구체적으로, 상기 제 1 절연 패턴들(125)을 형성하는 것은 상기 하부전극 스페이서들(122')을 갖는 기판 상에 제 1 절연막을 형성하고, 상기 제 1 절연막을 평탄화하여 상기 하부전극 스페이서들(122')의 상부면을 노출시키는 것을 포함할 수 있다. 상기 제 1 절연 패턴들(125)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 또한, 상기 제 1 절연 패턴들(125)은 상기 제 2 층간절연막(117)과 동일한 물질막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 하부전극 스페이서들(122')의 상부면이 노출될때까지 상기 제 1 절연막을 평탄화시킨 후, 에치백 공정 및 평탄화공정을 적어도 1회 이상 더 실시하여 상기 제 2 층간절연막(117) 내의 상기 하부전극 스페이서들(122')의 높이를 더 균일하게 형성할 수 있다.
도 2 및 도 3d를 참조하면, 상기 제 1 절연 패턴들(125), 상기 하부전극 스페이서들(122') 및 상기 제 2 층간절연막(117)을 갖는 기판 상에 x축 방향으로 연장된 라인형 마스크 패턴들(127)을 형성할 수 있다. 상기 라인형 마스크 패턴들(127)은 y축 방향으로 이웃하는 상기 다이오드 전극들(115) 사이의 상부 영역을 노출시키는 라인형 개구부들(127t)을 포함할 수 있다. 상기 라인형 마스크 패턴들(127)은 상기 제 2 층간절연막(117), 제 1 절연 패턴들(125) 및 상기 하부전극 스페이서들(122')에 대해 식각선택비가 있는 막으로 형성할 수 있다. 상기 라인형 마스크 패턴들(127)은 하드마스크 패턴 또는 포토레지스트 패턴으로 형성할 수 있다. 상기 하드마스크 패턴은 질화막으로 형성할 수 있다.
이어, 상기 라인형 마스크 패턴들(127)을 식각마스크로 이용하여 상기 제 2 층간절연막(117), 제 1 절연 패턴들(125) 및 상기 하부전극 스페이서들(122')을 상기 제 1 층간절연막(107) 또는 상기 다이오드 전극들(115)이 노출될때까지 식각할 수 있다. 그 결과, 상기 다이오드 전극들(115) 상부에 일자형 하부전극들(122")이 형성된다. 상기 일자형 하부전극들(122")은 x축 및 y축을 갖는 상부면을 구비한다. 상기 일자형 하부전극들(122") 상부면의 상기 x축 폭은 상기 하부전극 스페이서들(122')의 두께와 같게 된다. 따라서, 상기 일자형 하부전극들(122") 상부면의 상기 x축은 사진공정의 한계해상도보다 좁은 폭을 갖도록 형성될 수 있다. 상기 일자형 하부전극들(122")의 x축 방향 단면은 숫자 1 모양을 가질 수 있다.
도 2 및 도 3e를 참조하면, 상기 라인형 마스크 패턴들(127)을 제거할 수 있다. 이어, 상기 식각된 영역에 제 2 절연 패턴들(130)을 채울 수 있다. 구체적으로, 상기 식각된 영역을 갖는 기판 상에 제 2 절연막을 형성하고, 상기 제 2 절연막을 상기 일자형 하부전극들(122")의 상부면이 노출될때까지 평탄화할 수 있다. 또는 이와 달리, 상기 라인형 마스크 패턴들(127)을 제 2 절연막 형성 전에 제거하지 않고, 상기 제 2 절연막의 평탄화 공정에서 동시에 평탄화하여 제거할 수 도 있 다.
상기 제 2 절연 패턴들(130)을 갖는 기판 상에 상기 일자형 하부전극들(122")과 접촉하면서 차례로 적층된 상변화 패턴(135) 및 상부전극(137)을 형성할 수 있다. 구체적으로 상기 제 2 절연 패턴들(130)을 갖는 기판 상에 상변화막 및 상부전극막을 차례로 형성할 수 있다. 이어, 상기 상부전극막 및 상기 상변화막을 차례로 패터닝하여 상기 상변화 패턴(135) 및 상기 상부전극(137)을 형성할 수 있다.
상기 상부전극들(137)은 비트라인(BL)의 역할을 수행할 수 있다. 상기 상변화 패턴들(135) 및 상기 상부전극들(137;BL)은 도 3e에 도시된 바와 같이, 상기 라인형 트렌치들(120t)의 라인방향과 평행한 방향으로 연장되어 형성될 수 있다. 또는 이와달리, 상기 라인형 트렌치들(120t)의 라인방향과 수직한 방향으로 연장되어 형성될 수 있다. 상기 상부전극들(137;BL)은 상기 워드라인들(105;WL)과 수직한 방향으로 연장되어 형성될 수 있다.
상기 상변화 패턴들(135)은 칼코게나이드 물질막으로 형성할 수 있다. 예를 들면, 상기 상변화 패턴들(135)은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 일군에서 선택된 두개 이상의 화합물을 포함하도록 형성할 수 있다. 상기 상변화 패턴들(135) 및 상기 일자형 하부전극들(122") 사이에 계면 막(도시하지 않음)이 개재될 수 있다.
상기 상부전극들(137; BL)은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, Ru 막, CoSi 막, NiSi 막, 도전성 탄소군(conductive carbon group) 막, Cu 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나를 포함하도록 형성할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 상기 일자형 하부전극들(122")은 x축 및 y축을 갖는 상부면을 구비할 수 있다. 상기 일자형 하부전극들(122") 상부면의 상기 x축은 사진공정의 한계해상도보다 좁은 폭을 가지도록 형성할 수 있다. 따라서, 상기 일자형 하부전극들(122")은 패터닝 한계를 극복하여 종래기술 보다 좁은 면적을 가지도록 형성할 수 있게 된다. 그 결과, 주울 열(joule heat)이 발생되는 상기 상변화 패턴(135) 및 상기 일자형 하부전극(122") 사이의 계면 면적이 축소되어 종래기술과 비교하여 리셋 동작 시 인가되는 전류를 감소시킬 수 있게 된다.
도 4는 본 발명의 다른 실시예들에 따른 상변화 기억 소자의 제조방법들을 설명하기 위한 평면도이며, 도 5a 내지 5c는 본 발명의 다른 실시예들에 따른 상변화 기억 소자의 제조방법들을 설명하기 위해 도 4의 절단선 I-I' 및 Ⅱ-Ⅱ'에 따른 단면도들이다. 도 5a 내지 도 5c의 참조부호 A 및 B는 각각 도 4의 절단선 I-I' 및 Ⅱ-Ⅱ'에 따른 단면도들을 나타낸다.
도 4 및 도 5a를 참조하면, 도 3a 내지 도 3c에서 설명한 방법과 동일한 공정을 진행하여 라인형 트렌치들(120t)을 채우는 제 1 절연 패턴들(125)까지 형성한 다. 이어, 제 1 절연 패턴들(125)을 갖는 기판 상에 x축 방향으로 연장된 라인형 희생 패턴들(126)을 형성할 수 있다. 상기 라인형 희생 패턴들(126)의 측벽들은 각각 상기 다이오드 전극들(115)의 상부 영역에 형성될 수 있다. 상기 라인형 희생 패턴들(126)은 상기 제 2 층간절연막(117)과 낮은 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 라인형 희생 패턴들(126)은 산화막으로 형성할 수 있다. 상기 라인형 희생 패턴들(126)은 상기 제 2 층간절연막(117)과 동일한 물질막으로 형성할 수 있다.
이어, 상기 라인형 희생 패턴들(126)의 측벽들에 마스크 스페이서들(128)을 형성할 수 있다. 상기 마스크 스페이서들(128)은 상기 제 2 층간절연막(117), 상기 제 1 절연 패턴들(125) 및 상기 하부전극 스페이서들(122')에 대해 식각선택비가 있는 막으로 형성할 수 있다. 상기 마스크 스페이서들(128)은 하드마스크 패턴 또는 포토레지스트 패턴으로 형성할 수 있다. 상기 하드마스크 패턴은 질화막으로 형성할 수 있다.
도 4 및 도 5b를 참조하면, 상기 마스크 스페이서들(128)을 식각마스크로 이용하여 상기 라인형 희생 패턴들(126), 상기 제 2 층간절연막(117), 상기 하부전극 스페이서들(122') 및 상기 제 1 절연 패턴들(125)을 상기 다이오드 전극들(115)이 노출될때까지 식각할 수 있다. 그 결과, 상기 다이오드 전극들(115) 상부에 일자형 하부전극들(122''')이 형성될 수 있다.
상기 일자형 하부전극들(122''')은 x축 및 y축을 갖는 상부면을 구비한다. 상기 일자형 하부전극들(122''') 상부면의 상기 x축의 폭은 상기 하부전극 스페이 서들(122')의 두께와 같게 된다. 또한, 상기 일자형 하부전극들(122''') 상부면의 상기 y축의 폭은 상기 마스크 스페이서들(128)의 두께와 같게 된다. 따라서, 상기 일자형 하부전극들(122''') 상부면의 상기 x축 및 상기 y축 모두 사진공정의 한계해상도보다 좁은 폭들을 갖도록 형성될 수 있다. 그 결과, 상기 일자형 하부전극들(122''')의 x축 방향 및 y축 방향의 단면은 모두 숫자 1 모양을 가질 수 있다.
도 4 및 도 5c를 참조하면, 상기 마스크 스페이서들(128)을 제거할 수 있다. 이어, 상기 식각된 영역에 제 2 절연 패턴들(130')을 채울 수 있다. 구체적으로, 상기 식각된 영역을 갖는 기판 상에 제 2 절연막을 형성하고, 상기 제 2 절연막을 상기 일자형 하부전극들(122''')의 상부면이 노출될때까지 평탄화할 수 있다. 또는 이와 달리, 상기 마스크 스페이서들(128)을 제 2 절연막 형성 전에 제거하지 않고, 상기 제 2 절연막의 평탄화 공정에서 동시에 평탄화하여 제거할 수 도 있다.
이어, 도 3e에서 설명한 방법과 동일한 공정을 진행하여 상기 제 2 절연 패턴들(130')을 갖는 기판 상에 상기 일자형 하부전극들(122''')과 접촉하면서 차례로 적층된 상변화 패턴(135) 및 상부전극(137)을 형성할 수 있다. 상기 상부전극들(137)은 비트라인(BL)의 역할을 수행할 수 있다. 상기 상변화 패턴들(135) 및 상기 상부전극들(137;BL)은 도 4에 도시된 바와 같이, 상기 라인형 트렌치들(120t)의 라인방향과 평행한 방향으로 연장되어 형성될 수 있다. 또는 이와달리, 상기 상변화 패턴들(135) 및 상기 상부전극들(137;BL)은 상기 라인형 트렌치들(120t)의 라인방향과 수직한 방향으로 연장되어 형성될 수 있다. 상기 상부전극들(137;BL)은 상기 워드라인들(105;WL)과 수직한 방향으로 연장되어 형성될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 상기 일자형 하부전극들(122''')은 x축 및 y축을 갖는 상부면을 구비할 수 있다. 상기 일자형 하부전극들(122''') 상부면의 상기 x축 및 상기 y축은 사진공정의 한계해상도보다 좁은 폭들을 가지도록 형성할 수 있다. 따라서, 상기 일자형 하부전극들(122''')은 패터닝 한계를 극복하여 종래기술 보다 좁은 면적을 가지도록 형성할 수 있게 된다. 그 결과, 주울 열(joule heat)이 발생되는 상기 상변화 패턴(135) 및 상기 일자형 하부전극(122''') 사이의 계면 면적이 축소되어 종래기술과 비교하여 리셋 동작 시 인가되는 전류를 감소시킬 수 있게 된다.
도 6a 내지 도 6c는 본 발명의 또 다른 실시예들에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 단면도들이다. 도 2를 다시 참조하기로 한다.
도 2 및 6a를 참조하면, 도 3a 및 도 3b에서 설명한 방법과 동일한 공정을 진행하여 라인형 트렌치들(220t) 및 하부전극막(222) 까지 형성할 수 있다. 이어, 상기 하부전극막(222)을 갖는 기판 상에 상기 라인형 트렌치들(220t)의 단차를 따라 스페이서막(224)을 형성할 수 있다. 상기 스페이서막(224)의 두께는 자유롭게 변경할 수 있다. 상기 스페이서막(224)은 산화막으로 형성할 수 있다. 상기 스페이서막(224)은 상기 제 2 층간절연막(117)과 동일한 물질막으로 형성할 수 있다.
도 2 및 도 6b를 참조하면, 상기 스페이서막(224) 및 상기 하부전극막(222)을 상기 제 1 층간절연막(107)이 노출될때까지 차례로 에치백 할 수 있다. 그 결과, 상기 라인형 트렌치들(220t)의 측벽들을 차례로 덮는 L형 하부전극 패턴 들(222') 및 스페이서들(224')이 형성될 수 있다. 상기 L형 하부전극 패턴들(222')은 도 6b에 도시된 바와 같이, 상기 스페이서들(224')의 측벽 및 하부면을 감싸는 구조로 형성될 수 있다. 따라서, 상기 스페이서들(224')에 의해 상기 L형 하부전극 패턴들(222')은 x축 방향 단면이 L 모양 또는 상기 L 모양의 수직방향 대칭구조를 가질 수 있게 된다. 상기 L형 하부전극 패턴들(222')의 상기 L 모양의 하부폭은 상기 스페이서들(224')의 두께에 따라 자유롭게 변경될 수 있다.
또는 이와달리, 상기 하부전극막(222)을 패터닝하여 상기 라인형 트렌치들(220t)의 측벽들을 덮는 L형 하부전극 패턴들을 형성할 수 도 있다.
도 2 및 도 6c를 참조하면, 상기 L형 하부전극 패턴들(222') 및 상기 스페이서들(224')을 갖는 기판에 상기 라인형 트렌치들(220t)을 채우는 제 1 절연 패턴들(225)을 형성할 수 있다. 상기 제 1 절연 패턴들(225)은 상기 제 2 층간절연막(117)과 동일한 물질막으로 형성할 수 있다. 상기 제 1 절연 패턴들(225)은 산화막으로 형성할 수 있다.
이어, 도 3d에서 설명한 방법과 동일한 공정을 진행하여 상기 제 1 절연 패턴들(225) 및 상기 L형 하부전극 패턴들(222')을 갖는 기판 상에 x축 방향으로 연장된 라인형 마스크 패턴들을 형성할 수 있다. 상기 라인형 마스크 패턴들을 식각마스크로 이용하여 상기 제 1 절연 패턴들(225), 상기 스페이서들(224'), 상기 L형 하부전극 패턴들(222') 및 상기 제 2 층간절연막(117)을 상기 제 1 층간절연막(107) 또는 상기 다이오드 전극들(115)이 노출될때까지 식각할 수 있다. 그 결과, 상기 다이오드 전극들(115) 상부에 L형 하부전극들(222")이 형성될 수 있다.
상기 L형 하부전극들(222")은 x축 및 y축을 갖는 상부면을 구비한다. 상기 L형 하부전극들(222") 상부면의 상기 x축의 폭은 상기 하부전극막(222)의 두께와 같게 된다. 따라서, 상기 L형 하부전극들(222") 상부면의 상기 x축은 사진공정의 한계해상도보다 좁은 폭을 갖도록 형성될 수 있다. 상기 L형 하부전극들(222")의 x축 방향 단면은 L 모양 또는 상기 L 모양의 수직방향 대칭구조를 가질 수 있게 된다.
이어, 상기 라인형 마스크 패턴들을 제거하고, 상기 식각된 영역에 제 2 절연 패턴들(230)을 채울 수 있다. 구체적으로, 상기 식각된 영역을 갖는 기판 상에 제 2 절연막을 형성하고, 상기 제 2 절연막을 상기 L형 하부전극들(222")의 상부면이 노출될때까지 평탄화할 수 있다. 또는 이와 달리, 상기 라인형 마스크 패턴들을 제 2 절연막 형성 전에 제거하지 않고, 상기 제 2 절연막의 평탄화 공정에서 동시에 평탄화하여 제거할 수 도 있다.
이어, 도 3e에서 설명한 공정과 동일한 방법으로 상기 제 2 절연 패턴들(230)을 갖는 기판 상에 상기 L형 하부전극들(222")과 접촉하면서 차례로 적층된 상변화 패턴(235) 및 상부전극(237)을 형성할 수 있다. 상기 상부전극들(237)은 비트라인(BL)의 역할을 수행할 수 있다. 상기 상변화 패턴들(235) 및 상기 상부전극들(237;BL)은 도 6c에 도시된 바와 같이, 상기 라인형 트렌치들(220t)의 라인방향과 평행한 방향으로 연장되어 형성될 수 있다. 또는 이와달리, 상기 상변화 패턴들(235) 및 상기 상부전극들(237;BL)은 상기 라인형 트렌치들(220t)의 라인방향과 수직한 방향으로 연장되어 형성될 수 있다. 상기 상부전극들(137;BL)은 상기 워드라인들(105;WL)과 수직한 방향으로 연장되어 형성될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 상기 L형 하부전극들(222")은 x축 및 y축을 갖는 상부면을 구비할 수 있다. 상기 L형 하부전극들(222") 상부면의 상기 x축은 사진공정의 한계해상도보다 좁은 폭을 가지도록 형성할 수 있다. 따라서, 주울 열(joule heat)이 발생되는 상기 상변화 패턴(235) 및 상기 L형 하부전극들(222") 사이의 계면 면적이 축소되어 종래기술과 비교하여 리셋 동작 시 인가되는 전류를 감소시킬 수 있게 된다.
또한, 상기 다이오드 전극들(115) 및 상기 L형 하부전극들(222")의 접촉면적 즉, 상기 L형 하부전극들(222")의 상기 L 모양의 하부폭은 상기 스페이서들(224')의 두께에 따라 조절이 가능하므로 상기 다이오드 전극들(115) 및 상기 L형 하부전극들(222")의 접촉면적을 증가시켜 계면저항을 감소시킬 수 있게 된다. 따라서, 상기 L형 하부전극들(222")은 패터닝 한계를 극복하여 종래기술 보다 좁은 상부면적을 가지면서도 상기 다이오드 전극들(115) 및 상기 L형 하부전극들(222")의 사이의 계면저항을 줄일 수 있는 구조로 형성될 수 있다.
도 7은 본 발명의 또 다른 실시예들에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 단면도들이다. 도 4를 다시 참조하기로 한다.
도 4 및 도 7을 참조하면, 도 6a 및 도 6b에 설명한 방법과 동일한 공정을 진행하여 라인형 트렌치들(220t)의 측벽들을 차례로 덮는 L형 하부전극 패턴들(222') 및 스페이서들(224')을 형성할 수 있다. 상기 L형 하부전극 패턴들(222')은 도 6b에 도시된 바와 같이, 상기 스페이서들(224')의 측벽 및 하부면을 감싸는 구조로 형성될 수 있다. 따라서, 상기 스페이서들(224')에 의해 상기 L형 하부전극 패턴들(222')은 x축 방향 단면이 L 모양 또는 상기 L 모양의 수직방향 대칭구조를 가질 수 있게 된다. 상기 L형 하부전극 패턴들(222')의 상기 L 모양의 하부폭은 상기 스페이서들(224')의 두께에 따라 자유롭게 변경될 수 있다.
상기 L형 하부전극 패턴들(222') 및 상기 스페이서들(224')을 갖는 기판에 상기 라인형 트렌치들(220t)을 채우는 제 1 절연 패턴들(225)을 형성할 수 있다. 상기 제 1 절연 패턴들(225)은 상기 제 2 층간절연막(117)과 동일한 물질막으로 형성할 수 있다. 상기 제 1 절연 패턴들(225)은 산화막으로 형성할 수 있다.
이어, 도 5a 내지 도 5c에서 설명한 방법과 동일한 공정을 진행하여 상기 제 2 층간절연막(117), 상기 L형 하부전극 패턴들(222'), 상기 스페이서들(224') 및 상기 제 1 절연 패턴들(225)을 마스크 스페이서들(도 5b의 참조번호 128)을 식각마스크로 이용하여 상기 다이오드 전극들(115)이 노출될때까지 식각할 수 있다. 그 결과, 상기 다이오드 전극들(115) 상부에 L형 하부전극들(222''')이 형성될 수 있다. 상기 L형 하부전극들(222''')은 x축 및 y축을 갖는 상부면을 구비할 수 있다. 상기 L형 하부전극들(222''') 상부면의 상기 x축의 폭은 상기 하부전극막(222)의 두께와 같게 된다. 또한, 상기 L형 하부전극들(222''') 상부면의 상기 y축의 폭은 상기 마스크 스페이서들(도 5b에 도시된 참조번호 128)의 두께와 같게 된다. 따라서, 상기 L형 하부전극들(222''') 상부면의 상기 x축 및 상기 y축 모두 사진공정의 한계해상도보다 좁은 폭들을 갖도록 형성될 수 있다.
이어, 상기 마스크 스페이서들을 제거한 후, 상기 식각된 영역에 제 2 절연 패턴들(230')을 채울 수 있다. 구체적으로, 상기 식각된 영역을 갖는 기판 상에 제 2 절연막을 형성하고, 상기 제 2 절연막을 상기 L형 하부전극들(222''')의 상부면이 노출될때까지 평탄화할 수 있다. 또는 이와 달리, 상기 마스크 스페이서들을 제 2 절연막 형성 전에 제거하지 않고, 상기 제 2 절연막의 평탄화 공정에서 동시에 평탄화하여 제거할 수 도 있다.
이어, 도 3e에서 설명한 방법과 동일한 공정을 진행하여 상기 제 2 절연 패턴들(230')을 갖는 기판 상에 상기 L형 하부전극들(222''')과 접촉하면서 차례로 적층된 상변화 패턴(235) 및 상부전극(237)을 형성할 수 있다. 상기 상부전극들(237)은 비트라인(BL)의 역할을 수행할 수 있다. 상기 상변화 패턴들(235) 및 상기 상부전극들(237;BL)은 상기 라인형 트렌치들(220t)의 라인방향과 평행한 방향으로 연장되어 형성될 수 있다. 또는 이와달리, 상기 상변화 패턴들(235) 및 상기 상부전극들(237;BL)은 상기 라인형 트렌치들(220t)의 라인방향과 수직한 방향으로 연장되어 형성될 수 있다. 상기 상부전극들(237;BL)은 상기 워드라인들(105;WL)과 수직한 방향으로 연장되어 형성될 수 있다.
상술한 바와 같이, 본 발명의 또 다른 실시예들에 따른 상기 L형 하부전극들(222''')은 x축 및 y축을 갖는 상부면을 구비할 수 있다. 상기 L형 하부전극들(222''') 상부면의 상기 x축 및 상기 y축은 사진공정의 한계해상도보다 좁은 폭을 가지도록 형성할 수 있다. 따라서, 주울 열(joule heat)이 발생되는 상기 상변화 패턴(235) 및 상기 L형 하부전극들(222''') 사이의 계면 면적이 축소되어 종래기술과 비교하여 리셋 동작 시 인가되는 전류를 감소시킬 수 있게 된다.
또한, 상기 다이오드 전극들(115) 및 상기 L형 하부전극들(222''')의 접촉면적 즉, 상기 L형 하부전극들(222''')의 상기 L 모양의 하부폭은 상기 스페이서들(224')의 두께에 따라 조절이 가능하므로 상기 다이오드 전극들(115) 및 상기 L형 하부전극들(222''')의 접촉면적을 증가시켜 계면저항을 감소시킬 수 있게 된다. 따라서, 상기 L형 하부전극들(222''')은 패터닝 한계를 극복하여 종래기술 보다 좁은 상부면적을 가지면서도 상기 다이오드 전극들(115) 및 상기 L형 하부전극들(222''')의 사이의 계면저항을 줄일 수 있는 구조로 형성할 수 있게 된다.
도 8a 내지 도 8c는 본 발명의 또 다른 실시예들에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 단면도들이다. 도 2를 다시 참조하기로 한다.
도 2 및 8a를 참조하면, 도 3a 및 도 3b에서 설명한 방법과 동일한 공정을 진행하여 라인형 트렌치들(320t) 및 하부전극막(322)까지 형성할 수 있다. 이어, 상기 하부전극막(322)을 갖는 기판 상에 상기 라인형 트렌치들(320t)을 채우는 내부절연막(325)을 형성할 수 있다. 상기 내부절연막(325)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 상기 내부절연막(325)은 상기 제 2 층간절연막(117)과 동일한 물질막으로 형성할 수 있다.
도 2 및 도 8b를 참조하면, 상기 내부절연막(325) 및 상기 하부전극막(322)을 상기 제 2 층간절연막(117)의 상부면이 노출될때까지 평탄화할 수 있다. 그 결과, 상기 라인형 트렌치들(320t)의 측벽들 및 바닥면을 덮는 하부전극 패턴 들(322') 및 상기 라인형 트렌치들(320t)을 채우는 내부절연 패턴들(325')이 형성될 수 있다.
상기 내부절연 패턴들(325') 및 상기 하부전극 패턴들(322')을 갖는 기판 상에 상기 내부절연 패턴들(325')의 가운데 영역을 y축 방향을 따라 노출하는 제 1 개구부(327t') 및 상기 다이오드 전극들(115) 사이의 상부영역을 x축 방향을 따라 노출시키는 제 2 개구부(327t")를 갖는 마스크 패턴들(327)을 형성할 수 있다. 상기 마스크 패턴들(327)은 하드마스크 패턴 또는 포토레지스트 패턴으로 형성할 수 있다. 상기 하드마스크 패턴은 질화막으로 형성할 수 있다.
도 2 및 도 8c를 참조하면, 상기 제 1 개구부(327t') 및 상기 제 2 개구부(327t")를 갖는 상기 마스크 패턴들(327)을 식각마스크로 이용하여 상기 내부절연 패턴들(325'), 상기 하부전극 패턴들(322') 및 상기 제 2 층간절연막(117)을 상기 제 1 층간절연막(107)이 노출될때까지 식각할 수 있다. 그 결과, 상기 다이오드 전극들(115) 상부에 L형 하부전극들(322")이 형성될 수 있다. 상기 L형 하부전극들(322")은 x축 및 y축을 갖는 상부면을 구비할 수 있다. 상기 L형 하부전극들(322") 상부면의 상기 x축의 폭은 상기 하부전극막(322)의 두께와 같게 된다. 따라서, 상기 L형 하부전극들(322") 상부면의 상기 x축은 사진공정의 한계해상도보다 좁은 폭을 갖도록 형성될 수 있다. 상기 L형 하부전극들(322")의 x축 방향 단면은 L 모양 또는 상기 L 모양의 수직방향 대칭구조를 가질 수 있게 된다.
이어, 상기 마스크 패턴들(327)을 제거한 후, 상기 식각된 영역에 절연 패턴들(330)을 채울 수 있다. 구체적으로, 상기 식각된 영역을 갖는 기판 상에 절연막 을 형성하고, 상기 절연막을 상기 L형 하부전극들(322")의 상부면이 노출될때까지 평탄화할 수 있다. 또는 이와 달리, 상기 마스크 패턴들(327)을 상기 절연막을 형성하기 전에 제거하지 않고, 상기 절연막의 평탄화 공정에서 동시에 평탄화하여 제거할 수 도 있다.
이어, 도 3e에서 설명한 방법과 동일한 공정을 진행하여 상기 절연 패턴들(330)을 갖는 기판 상에 상기 L형 하부전극들(322")과 접촉하면서 차례로 적층된 상변화 패턴(335) 및 상부전극(337)을 형성할 수 있다. 상기 상부전극들(337)은 비트라인(BL)의 역할을 수행할 수 있다. 상기 상변화 패턴들(335) 및 상기 상부전극들(337;BL)은 상기 라인형 트렌치들(320t)의 라인방향과 평행한 방향으로 연장되어 형성될 수 있다. 또는 이와달리, 상기 상변화 패턴들(335) 및 상기 상부전극들(337;BL)은 상기 라인형 트렌치들(320t)의 라인방향과 수직한 방향으로 연장되어 형성될 수 있다. 상기 상부전극들(337;BL)은 상기 워드라인들(105;WL)과 수직한 방향으로 연장되어 형성될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 상기 L형 하부전극들(322")은 x축 및 y축을 갖는 상부면을 구비할 수 있다. 상기 L형 하부전극들(322") 상부면의 상기 x축은 사진공정의 한계해상도보다 좁은 폭을 갖도록 형성될 수 있다. 따라서, 주울 열(joule heat)이 발생되는 상기 상변화 패턴(335) 및 상기 L형 하부전극들(322") 사이의 계면 면적이 축소되어 종래기술과 비교하여 리셋 동작 시 인가되는 전류를 감소시킬 수 있게 된다.
또한, 상기 다이오드 전극들(115) 및 상기 L형 하부전극들(322")의 접촉면적 은 상기 제 1 개구부들(327t')의 폭에 의해 조절이 가능하므로 상기 다이오드 전극들(115) 및 상기 L형 하부전극들(322")의 접촉면적을 최대한 증가시켜 계면저항을 최소화할 수 있게 된다. 따라서, 상기 L형 하부전극들(322")은 패터닝 한계를 극복하여 종래기술 보다 좁은 상부면적을 가지면서도 상기 다이오드 전극들(115) 및 상기 L형 하부전극들(322")의 사이의 계면저항을 줄일 수 있는 구조로 형성될 수 있다.
도 9는 본 발명의 또 다른 실시예들에 따른 상변화 기억 소자의 제조방법들을 설명하기 위한 평면도이며, 도 10은 도 9의 절단선 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 절단된 단면도이다. 도 10의 참조부호 C 및 D는 각각 도 9의 절단선 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따른 단면도들을 나타낸다.
도 9 및 도 10을 참조하면, 도 3a에서 설명한 방법과 동일한 공정을 진행하여 제 1 층간절연막(107) 내에 다이오드 전극들(115)까지 형성할 수 있다.
이어, 상기 다이오드 전극들(115)을 갖는 기판(100) 상에 제 2 층간절연막(117)을 형성할 수 있다. 상기 제 2 층간절연막(117)을 패터닝하여 상기 제 2 층간절연막(117) 내에 y축 방향으로 이웃하는 두 개의 상기 다이오드 전극들(115)의 일부분을 동시에 노출시키고, x축 방향으로 연장된 라인형 트렌치들(420t)을 형성할 수 있다. 즉, 상기 라인형 트렌치들(420t)은 도 3b에 도시된 라인형 트렌치들(120t)과 수직방향으로 형성될 수 있다.
이어, 상기 라인형 트렌치들(420t)의 측벽들에 하부전극 스페이서들을 형성 할 수 있다. 상기 하부전극 스페이서들을 갖는 기판에 상기 라인형 트렌치들(420t)을 채우는 제 1 절연 패턴들(425)을 형성할 수 있다. 상기 제 1 절연 패턴들(425)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 또한, 상기 제 1 절연 패턴들(425)은 상기 제 2 층간절연막(117)과 동일한 물질막으로 형성할 수 있다.
또는 이와달리, 상기 라인형 트렌치들(420t)의 측벽들에 상기 하부전극 스페이서들 대신 도 6b에 도시된 상기 L형 하부전극 패턴들(222')과 동일한 구조의 L형 하부전극 패턴들을 형성할 수 있다.
상기 제 1 절연 패턴들(425), 상기 하부전극 스페이서들 및 상기 제 2 층간절연막(117)을 갖는 기판 상에 y축 방향으로 연장된 라인형 마스크 패턴들을 형성할 수 있다. 상기 라인형 마스크 패턴들은 x축 방향으로 이웃하는 상기 다이오드 전극들(115) 사이의 상부 영역을 노출시키는 라인형 개구부들을 포함할 수 있다. 상기 라인형 마스크 패턴들은 상기 제 2 층간절연막(117), 제 1 절연 패턴들(425) 및 상기 하부전극 스페이서들에 대해 식각선택비가 있는 막으로 형성할 수 있다.
이어, 상기 라인형 마스크 패턴들을 식각마스크로 이용하여 상기 제 2 층간절연막(117), 제 1 절연 패턴들(425) 및 상기 하부전극 스페이서들을 상기 제 1 층간절연막(107) 또는 상기 다이오드 전극들(115)이 노출될때까지 식각할 수 있다. 그 결과, 상기 다이오드 전극들(115) 상부에 일자형 하부전극들(422")이 형성될 수 있다. 상기 일자형 하부전극들(422")은 x축 및 y축을 갖는 상부면을 구비할 수 있다. 상기 일자형 하부전극들(422") 상부면의 상기 y축 폭은 상기 하부전극 스페이 서들의 두께와 같게 된다. 따라서, 상기 일자형 하부전극들(422") 상부면의 상기 y축은 사진공정의 한계해상도보다 좁은 폭을 갖도록 형성될 수 있다. 상기 일자형 하부전극들(422")의 y축 방향 단면은 숫자 1 모양을 가질 수 있다.
또는 이와달리, 상기 라인형 트렌치들(120t)의 측벽들에 L형 하부전극 패턴들을 형성한 경우, 상기 라인형 마스크 패턴들을 식각마스크로 이용하여 상기 제 1 절연 패턴들(425), 상기 L형 하부전극 패턴들 및 상기 제 2 층간절연막(117)을 상기 제 1 층간절연막(107) 또는 상기 다이오드 전극들(115)이 노출될때까지 식각할 수 있다. 그 결과, 상기 다이오드 전극들(115) 상부에 L형 하부전극들이 형성될 수 있다. 상기 L형 하부전극들은 x축 및 y축을 갖는 상부면을 구비할 수 있다. 상기 L형 하부전극들 상부면의 상기 y축은 사진공정의 한계해상도보다 좁은 폭을 갖도록 형성될 수 있다. 상기 L형 하부전극들의 y축 방향 단면은 L 모양 또는 상기 L 모양의 수직방향 대칭구조를 가질 수 있다.
이어, 상기 라인형 마스크 패턴들을 제거한 후, 상기 식각된 영역에 제 2 절연 패턴들(430)을 채울 수 있다. 구체적으로, 상기 식각된 영역을 갖는 기판 상에 제 2 절연막을 형성하고, 상기 제 2 절연막을 상기 일자형 하부전극들(422")의 상부면이 노출될때까지 평탄화할 수 있다. 또는 이와 달리, 상기 라인형 마스크 패턴들을 제 2 절연막 형성 전에 제거하지 않고, 상기 제 2 절연막의 평탄화 공정에서 동시에 평탄화하여 제거할 수 도 있다.
상기 제 2 절연 패턴들(430)을 갖는 기판 상에 상기 일자형 하부전극들(422")과 접촉하면서 차례로 적층된 상변화 패턴(435) 및 상부전극(437)을 형성 할 수 있다. 상기 상부전극들(437)은 비트라인(BL)의 역할을 수행할 수 있다. 상기 상부전극들(437;BL)은 상기 워드라인들(105;WL)과 수직한 방향으로 형성될 수 있다. 상기 상변화 패턴들(435) 및 상기 상부전극들(437;BL)은 상기 라인형 트렌치들(420t)의 라인방향과 수직한 방향으로 형성될 수 있다. 그 결과, 상기 하나의 상변화 패턴(435)을 공유하는 상기 일자형 하부전극들(422") 사이의 거리(L2)가 도 2에 도시된 구조의 상기 일자형 하부전극들(122") 사이의 거리(L1)보다 더 넓게 유지될 수 있게 된다. 따라서, 셀들 사이의 열적 교란(disturbance) 현상을 감소시킬 수 있게 된다.
또한, 도 4의 평면도에 도시된 상변화 기억 소자 또한 도 9 및 도 10과 같이 상기 하부전극들(122''',222''')을 평면도상에서 90도 회전한 구조로 형성할 수 있다.
도 11은 본 발명의 또 다른 실시예들에 따른 상변화 기억 소자의 셀 어레이 영역의 일부분을 도시한 등가회로도이고, 도 12은 도 11의 등가회로도에 상응하는 본 발명의 또 다른 실시예들에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 단면도이다. 도 12의 참조부호 E 및 F는 도 11의 등가회로도에 상응하는 본 발명의 또 다른 실시예들에 따른 상변화 기억 소자의 x축 방향 단면도 및 y축 방향 단면도를 나타낸다.
도 11을 참조하면, 본 발명의 또 다른 실시예들 따른 상변화 기억 소자는 열 방향으로 서로 평행하게 배치된 비트라인들(BL), 행 방향으로 서로 평행하게 배치 된 워드라인들(WL), 다수의 상변화 패턴들(Rp), 및 다수의 트랜지스터들(Ta)을 구비할 수 있다.
상기 비트라인들(BL)은 상기 워드라인들(WL)에 교차하도록 배치될 수 있다. 상기 상변화 패턴들(Rp)의 각각은 상기 비트라인들(BL) 및 상기 워드라인들(WL)의 교차점들에 배치될 수 있다. 상기 상변화 패턴들(Rp)의 각각은 상기 트랜지스터들(Ta)중 대응하는 하나의 소스/드레인 영역에 직렬 접속될 수 있다. 또한, 상기 상변화 패턴들(Rp)의 각각은 상기 비트라인들(BL) 중 대응하는 하나에 접속될 수 있다. 상기 트랜지스터들(Ta)의 각각은 상기 워드라인들(WL) 중 대응하는 하나에 접속될 수 있다. 상기 트랜지스터들(Ta)은 액세스 소자의 역할을 할 수 있다. 그러나 상기 트랜지스터들(Ta)은 생략될 수 있다. 이와는 다르게, 상기 액세스 소자는 다이오드일 수도 있다.
도 12를 참조하면, 기판(500) 상에 활성영역들(502a)을 한정하는 소자분리막(502)을 형성할 수 있다. 상기 활성영역들(502a) 상에 워드라인들(505;WL)을 형성할 수 있다. 상기 워드라인들(505;WL) 양측에 인접한 상기 활성영역들(502a) 내에 소스/드레인 영역들(506)을 형성할 수 있다. 상기 워드라인들(505;WL)을 갖는 상기 기판(500) 상을 덮는 하부 절연막(507)을 형성할 수 있다. 상기 워드라인(505;WL), 상기 활성영역(502a) 및 상기 소스/드레인 영역들(506)은 트랜지스터(도 11의 Ta)를 구성할 수 있다.
상기 하부 절연막(507) 내에 제 1 플러그들(510a) 및 제 2 플러그들(510b)을 형성할 수 있다. 상기 제 1 플러그들(510a) 상에 드레인 패드들(515a) 및 상기 제 2 플러그들(510b) 상에 소스 라인들(515b)을 형성할 수 있다. 상기 드레인 패드들(515a) 및 상기 소스 라인들(515b)은 상기 하부 절연막(507) 내에 형성될 수 있다. 상기 드레인 패드들(515a)은 상기 하부 절연막(507)을 관통하는 상기 제 1 플러그들(250a)에 의하여 상기 소스/드레인 영역들(506) 중 선택된 하나에 전기적으로 접속될 수 있다. 상기 소스 라인들(515b)은 상기 하부 절연막(507)을 관통하는 상기 제 2 플러그들(510b)에 의하여 상기 소스/드레인 영역들(506) 중 선택된 다른 하나에 전기적으로 접속될 수 있다.
이어, 도 3b 내지 도 3e에서 설명한 방법과 동일한 공정을 진행하여 상부전극(137;BL)까지 형성할 수 있다.
도 2, 도 3e 및 도 6c를 다시 참조하여 본 발명의 실시예들에 따른 상변화 기억 소자를 설명하고자 한다.
도 2, 도 3e 및 도 6c를 참조하면, 상기 상변화 기억 소자는 기판(100)의 소정영역에 활성영역들(102a)을 한정하는 소자분리막(102)을 구비할 수 있다. 상기 기판(100)은 실리콘웨이퍼 또는 에스오아이(silicon on insulator; SOI)웨이퍼와 같은 반도체기판을 사용할 수 있다. 상기 기판(100)은 제 1 도전형의 불순물이온들을 가질 수 있다. 상기 소자분리막(102)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막일 수 있다. 상기 활성영역들(102a)은 라인형 구조일 수 있다.
상기 활성영역들(102a)은 상기 제 1 도전형과 다른 제 2 도전형의 불순물이 온들을 포함하여 워드라인들(WL; 105)의 역할을 수행할 수 있다. 이하에서는, 간략한 설명을 위하여 상기 제 1 및 제 2 도전형들은 각각 P형 및 N형인 경우를 상정하여 설명하기로 한다. 그러나 상기 제 1 및 제 2 도전형들은 각각 N형 및 P형일 수도 있다.
상기 워드라인들(WL; 105) 및 상기 소자분리막(102)을 갖는 상기 기판(100) 상에 제 1 층간절연막(107)이 배치될 수 있다. 상기 제 1 층간절연막(107)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막을 포함할 수 있다. 상기 제 1 층간절연막(107)을 관통하여 상기 워드라인들(WL; 105)의 소정영역을 노출시키는 콘택홀들(108h)이 배치될 수 있다. 상기 콘택홀들(108h) 내에 제 1 및 제 2 반도체패턴들(110, 112)을 차례로 적층되어 배치될 수 있다. 상기 제 1 및 제 2 반도체패턴들(110, 112)은 다이오드들(D)을 구성할 수 있다.
상기 제 1 반도체패턴(110)은 상기 워드라인들(WL; 105)에 접촉될 수 있다. 상기 제 1 반도체패턴(110)은 상기 제 2 도전형의 불순물이온들을 포함할 수 있다. 상기 제 2 반도체패턴(112)은 상기 제 1 도전형의 불순물이온들을 포함할 수 있다. 이와 다르게, 상기 제 1 반도체패턴(110)은 상기 제 1 도전형의 불순물이온들을 포함할 수도 있으며, 상기 제 2 반도체패턴(112)은 상기 제 2 도전형의 불순물이온들을 포함할 수도 있다.
상기 다이오드들(D) 상에 각각 다이오드 전극들(115)이 배치될 수 있다. 상기 다이오드 전극들(115)은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, Ru 막, CoSi 막, NiSi 막, 도전성 탄소군(conductive carbon group) 막, Cu 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나를 포함할 수 있다. 예를 들면, 상기 다이오드 전극들(115)은 차례로 적층된 TiN 막 및 W 막을 포함할 수 있다.
상기 다이오드 전극들(115)은 상기 콘택홀들(108h) 내에 배치될 수 있다. 이 경우에, 상기 다이오드 전극들(115)은 상기 다이오드들(D) 상에 각각 자기 정렬될 수 있다. 또는 이와 달리, 상기 다이오드 전극들(115)은 생략될 수도 있다.
상기 다이오드 전극들(115)을 갖는 기판(100) 상에 상부 층간절연막(117, 125, 130)이 배치될 수 있다. 상기 상부 층간절연막(117, 125, 130)을 관통하여 상기 다이오드 전극들(115) 상부에 도 3e에 도시된 바와 같이, 일자형 하부전극들(122")이 배치될 수 있다. 또는 이와달리, 도 6c에 도시된 바와 같이, 상부 층간절연막(117, 225, 230)을 관통하여 상기 다이오드 전극들(115) 상부에 L형 하부전극들(222")이 배치될 수 있다.
상기 하부전극들(122", 222")은 x축 및 y축을 갖는 상부면을 구비할 수 있다. 상기 하부전극들(122", 222") 상부면의 상기 x축은 사진공정의 한계해상도보다 좁은 폭을 가질 수 있다. 상기 일자형 하부전극들(122")의 x축 방향 단면은 숫자 1 모양을 가질 수 있다. 상기 L형 하부전극들(222")의 x축 방향 단면은 L 모양 또는 상기 L 모양의 수직방향 대칭구조를 가질 수 있다.
상기 하부전극들(122", 222")을 갖는 기판 상에 상기 하부전극들(122", 222")과 접촉하면서 차례로 적층된 상변화 패턴(135, 235) 및 상부전극(137, 237)이 배치될 수 있다. 상기 상부전극들(137, 237)은 비트라인(BL)의 역할을 수행할 수 있다. 상기 상변화 패턴들(135, 235) 및 상기 상부전극들(137, 237;BL)은 상기 라인형 트렌치들(120t, 220t)의 라인방향과 평행한 방향 또는 수직한 방향으로 연장되어 배치될 수 있다. 상기 상부전극들(137, 237;BL)은 상기 워드라인들(105;WL)과 수직한 방향으로 연장되어 배치될 수 있다.
또는 이와달리, 도 9 및 도 10에 도시된 바와 같이, 라인형 트렌치들(420t)은 도 3e에 도시된 상기 라인형 트렌치들(120t)의 수직방향으로 연장되어 배치될 수 있다. 상기 라인형 트렌치들(420t)의 측벽들을 덮는 일자형 하부전극들(422")이 배치될 수 있다. 또는 상기 일자형 하부전극들(422") 대신 L형 하부전극들이 배치될 수 있다. 상기 일자형 하부전극들(422")은 도 2에 도시된 하부전극들(122")을 평면도상에서 90도 회전한 구조로 배치될 수 있다.
상기 상변화 패턴들(135, 235)은 칼코게나이드 물질막일 수 있다. 예를 들면, 상기 상변화 패턴들(135, 235)은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 일군에서 선택된 두개 이상의 화합물을 포함할 수 있다. 상기 상변화 패턴들(135, 235) 및 상기 하부전극들(122", 222") 사이에 계면 막(도시하지 않음)이 개재될 수 있다.
상기 상부전극들(137, 237; BL)은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, Ru 막, CoSi 막, NiSi 막, 도전성 탄소군(conductive carbon group) 막, Cu 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나를 포함할 수 있다.
도 4, 도 5c 및 도 7을 다시 참조하여 본 발명의 다른 실시예들에 따른 상변화 기억 소자를 설명하고자 한다.
도 4, 도 5c 및 도 7을 참조하면, 상기 상변화 기억 소자는 기판(100)의 소정영역에 활성영역들(102a)을 한정하는 소자분리막(102)을 구비할 수 있다. 상기 기판(100)은 제 1 도전형의 불순물이온들을 가질 수 있다. 상기 활성영역들(102a)은 라인형 구조일 수 있다. 상기 활성영역들(102a)은 상기 제 1 도전형과 다른 제 2 도전형의 불순물이온들을 포함하여 워드라인들(WL; 105)의 역할을 수행할 수 있다. 이하에서는, 간략한 설명을 위하여 상기 제 1 및 제 2 도전형들은 각각 P형 및 N형인 경우를 상정하여 설명하기로 한다. 그러나 상기 제 1 및 제 2 도전형들은 각각 N형 및 P형일 수도 있다.
상기 워드라인들(WL; 105) 및 상기 소자분리막(102)을 갖는 상기 기판(100) 상에 제 1 층간절연막(107)이 배치될 수 있다. 상기 제 1 층간절연막(107)을 관통하여 상기 워드라인들(WL; 105)의 소정영역을 노출시키는 콘택홀들(108h)이 배치될 수 있다. 상기 콘택홀들(108h) 내에 제 1 및 제 2 반도체패턴들(110, 112)을 차례로 적층되어 배치될 수 있다. 상기 제 1 및 제 2 반도체패턴들(110, 112)은 다이오드들(D)을 구성할 수 있다. 상기 제 1 반도체패턴(110)은 상기 워드라인들(WL; 105)에 접촉될 수 있다.
상기 다이오드들(D) 상에 각각 다이오드 전극들(115)이 배치될 수 있다. 상기 다이오드 전극들(115)은 차례로 적층된 TiN 막 및 W 막을 포함할 수 있다. 상기 다이오드 전극들(115)은 상기 콘택홀들(108h) 내에 배치될 수 있다. 이 경우에, 상기 다이오드 전극들(115)은 상기 다이오드들(D) 상에 각각 자기 정렬될 수 있다. 또는 이와 달리, 상기 다이오드 전극들(115)은 생략될 수도 있다.
상기 다이오드 전극들(115)을 갖는 기판(100) 상에 상부 층간절연막(117, 125, 130')이 배치될 수 있다. 상기 상부 층간절연막(117, 125, 130')을 관통하여 상기 다이오드 전극들(115) 상부에 도 5c에 도시된 바와 같이, 일자형 하부전극들(122''')이 배치될 수 있다. 또는 이와달리, 도 7에 도시된 바와 같이, 상부 층간절연막(117, 225, 230')을 관통하여 상기 다이오드 전극들(115) 상부에 L형 하부전극들(222''')이 배치될 수 있다.
상기 하부전극들(122''', 222''')은 x축 및 y축을 갖는 상부면을 구비할 수 있다. 상기 하부전극들(122''', 222''') 상부면의 상기 x축 및 상기 y축 모두 사진공정의 한계해상도보다 좁은 폭들을 가질 수 있다. 상기 일자형 하부전극들(122''')의 x축 방향 및 y축 방향의 단면은 모두 숫자 1 모양을 가질 수 있다. 상기 L형 하부전극들(222''')의 x축 방향 단면은 L 모양 또는 상기 L 모양의 수직방향 대칭구조를 가질 수 있게 된다.
상기 하부전극들(122''', 222''')을 갖는 기판 상에 상기 하부전극들(122''', 222''')과 접촉하면서 차례로 적층된 상변화 패턴(135, 235) 및 상부전 극(137, 237)이 배치될 수 있다. 상기 상부전극들(137, 237)은 비트라인(BL)의 역할을 수행할 수 있다. 상기 상변화 패턴들(135, 235) 및 상기 상부전극들(137, 237;BL)은 상기 라인형 트렌치들(120t, 220t)의 라인방향과 평행한 방향 또는 수직한 방향으로 연장되어 배치될 수 있다. 상기 상부전극들(137, 237;BL)은 상기 워드라인들(105;WL)과 수직한 방향으로 연장되어 배치될 수 있다.
도 12를 다시 참조하여 본 발명의 또 다른 실시예들에 따른 상변화 기억 소자를 설명하기로 한다.
도 12를 참조하면, 기판(500) 상에 활성영역들(502a)을 한정하는 소자분리막(502)이 배치될 수 있다. 상기 활성영역들(502a) 상에 워드라인들(505;WL)이 배치될 수 있다. 상기 워드라인들(505;WL) 양측에 인접한 상기 활성영역들(502a) 내에 소스/드레인 영역들(506)이 배치될 수 있다. 상기 워드라인들(505;WL)을 갖는 상기 기판(500) 상을 덮는 하부 절연막(507)이 배치될 수 있다. 상기 워드라인(505;WL), 상기 활성영역(502a) 및 상기 소스/드레인 영역들(506)은 트랜지스터(도 11의 Ta)를 구성할 수 있다.
상기 하부 절연막(507) 내에 제 1 플러그들(510a) 및 제 2 플러그들(510b)이 배치될 수 있다. 상기 제 1 플러그들(510a) 상에 드레인 패드들(515a) 및 상기 제 2 플러그들(510b) 상에 소스 라인들(515b)이 배치될 수 있다. 상기 드레인 패드들(515a) 및 상기 소스 라인들(515b)는 상기 하부 절연막(507) 내에 배치될 수 있다. 상기 드레인 패드들(515a)은 상기 하부 절연막(507)을 관통하는 상기 제 1 플 러그들(510a)에 의하여 상기 소스/드레인 영역들(506) 중 선택된 하나에 전기적으로 접속될 수 있다. 상기 소스 라인들(515b)은 상기 하부 절연막(507)을 관통하는 상기 제 2 플러그들(510b)에 의하여 상기 소스/드레인 영역들(506) 중 선택된 다른 하나에 전기적으로 접속될 수 있다.
상기 드레인 패드들(515a) 및 소스 라인들(515b)을 갖는 기판(500) 상에 상부 층간절연막(117, 125, 130)이 배치될 수 있다. 상기 상부 층간절연막(117, 125, 130)을 관통하여 상기 드레인 패드들(515a)과 접촉하는 일자형 하부전극들(122")이 배치될 수 있다. 또는 이와달리, 상기 일자형 하부전극들(122") 대신 L형 하부전극들이 배치될 수 있다. 상기 하부전극들(122")은 x축 및 y축을 갖는 상부면을 구비할 수 있다. 상기 하부전극들(122") 상부면의 상기 x축은 사진공정의 한계해상도보다 좁은 폭을 가질 수 있다. 상기 일자형 하부전극들(122")의 x축 방향 단면은 숫자 1 모양을 가질 수 있다. 상기 L형 하부전극들의 x축 방향 단면은 L 모양 또는 상기 L 모양의 수직방향 대칭구조를 가질 수 있게 된다.
상기 하부전극들(122")을 갖는 기판 상에 상기 하부전극들(122")과 접촉하면서 차례로 적층된 상변화 패턴(135) 및 상부전극(137)이 배치될 수 있다. 상기 상부전극들(137)은 비트라인(BL)의 역할을 수행할 수 있다. 상기 상변화 패턴들(135) 및 상기 상부전극들(137;BL)은 상기 라인형 트렌치들(120t)의 라인방향과 평행한 방향 또는 수직한 방향으로 연장되어 배치될 수 있다. 상기 상부전극들(137;BL)은 상기 워드라인들(105;WL)과 수직한 방향으로 연장되어 배치될 수 있다.
도 1은 본 발명의 실시예들에 따른 상변화 기억 소자의 셀 어레이 영역의 일부분을 도시한 등가회로도이다.
도 2는 도 1의 등가회로도에 상응하는 상변화 기억 소자의 셀 어레이 영역의 평면도이다.
도 3a 내지 도 3e는 본 발명의 실시예들에 따른 상변화 기억 소자의 제조방법을 설명하기 위해 도 2의 절단선 I-I' 및 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 4는 본 발명의 다른 실시예들에 따른 상변화 기억 소자의 제조방법들을 설명하기 위한 평면도이다.
도 5a 내지 5c는 본 발명의 다른 실시예들에 따른 상변화 기억 소자의 제조방법들을 설명하기 위해 도 4의 절단선 I-I' 및 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 6a 내지 도 6c는 본 발명의 또 다른 실시예들에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 또 다른 실시예들에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 8c는 본 발명의 또 다른 실시예들에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 또 다른 실시예들에 따른 상변화 기억 소자의 제조방법들을 설명하기 위한 평면도이다.
도 10은 본 발명의 또 다른 실시예들에 따른 상변화 기억 소자의 제조방법들 을 설명하기 위해 도 9의 절단선 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 따라 절단된 단면도이다.
도 11은 본 발명의 또 다른 실시예들에 따른 상변화 기억 소자의 셀 어레이 영역의 일부분을 도시한 등가회로도이다.
도 12는 도 11의 등가회로도에 상응하는 본 발명의 또 다른 실시예들에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 단면도이다.
Claims (30)
- 하부패턴들이 구비된 기판;상기 하부패턴들을 갖는 기판 상에 상기 하부패턴들과 각각 접촉하고, x축 및 y축을 갖는 상부면을 구비하는 일자형 또는 L형 하부전극들;상기 하부전극들의 상기 상부면과 접촉하되, 상기 하부전극들 상부면의 상기 x축 및 상기 y축보다 각각 넓은 폭을 갖는 상변화 패턴들; 및상기 상변화 패턴들 상에 배치된 상부전극들을 포함하되, 상기 하부전극들 상부면의 상기 x축은 사진공정의 한계해상도보다 좁은 폭을 갖고, 상기 일자형 또는 L형은 상기 하부전극들의 상기 x축 방향 단면 모양을 나타내는 상변화 기억 소자.
- 제 1 항에 있어서,상기 하부전극들 상부면의 상기 y축은 사진공정의 한계해상도와 같거나 더 넓은 폭을 갖는 것을 특징으로 하는 상변화 기억 소자.
- 제 1 항에 있어서,상기 하부전극들 상부면의 상기 y축은 사진공정의 한계해상도보다 좁은 폭을 갖는 것을 특징으로 하는 상변화 기억 소자.
- 제 1항에 있어서,상기 L형 하부전극들은 단면이 L 구조 및 상기 L 구조의 수직방향 대칭구조를 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 4 항에 있어서,서로 인접한 상기 L형 하부전극들은 상기 L 구조가 서로 대칭으로 배열된 것을 특징으로 하는 상변화 기억 소자.
- 제 1 항에 있어서,상기 하부패턴들은 다이오드들인 것을 특징으로 하는 상변화 기억 소자.
- 제 1 항에 있어서,상기 하부패턴들은 상기 기판과 접촉하는 콘택플러그 및 상기 콘택플러그 상부의 도전 패턴인 것을 특징으로 하는 상변화 기억 소자.
- 제 7 항에 있어서,상기 기판에 상기 하부패턴들과 각각 전기적으로 접속된 트랜지스터들을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
- 제 1 항에 있어서,상기 상변화 패턴들은 상기 하부전극들 상부면의 상기 x축과 평행한 방향으로 연장되거나 상기 하부전극들 상부면의 상기 y축과 평행한 방향으로 연장된 것을 특징으로 하는 상변화 기억 소자.
- 하부패턴들이 구비된 기판을 준비하고,상기 하부패턴들을 갖는 기판 상에 상기 하부패턴들과 각각 접촉하고, x축 및 y축을 갖는 상부면이 구비된 일자형 또는 L형 하부전극들을 형성하되, 상기 하부전극들 상부면의 상기 x축은 사진공정의 한계해상도보다 좁은 폭을 갖도록 형성하고,상기 하부전극들의 상기 상부면과 접촉하되, 상기 하부전극들 상부면의 상기 x축 및 상기 y축보다 각각 넓은 폭을 갖는 상변화 패턴들을 형성하고,상기 상변화 패턴들 상에 상부전극들을 형성하는 것을 포함하되, 상기 일자형 또는 L형은 상기 하부전극들의 상기 x축 방향 단면 모양을 나타내는 상변화 기억 소자의 제조방법.
- 제 10 항에 있어서,상기 하부전극들 상부면의 상기 y축은 사진공정의 한계해상도와 같거나 더 넓은 폭을 갖도록 형성되는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 11 항에 있어서,상기 일자형 하부전극들을 형성하는 것은상기 하부패턴들을 갖는 기판 상에 층간절연막을 형성하고,상기 층간절연막 내에 x축 방향으로 이웃하는 두 개의 상기 하부패턴들의 일부분을 동시에 노출시키고, y축 방향으로 연장된 라인형 트렌치들을 형성하고,상기 라인형 트렌치들의 측벽들에 하부전극 스페이서들을 형성하고,상기 하부전극 스페이서들을 갖는 기판에 상기 라인형 트렌치들을 채우는 제 1 절연 패턴들을 형성하고,상기 제 1 절연 패턴들, 상기 하부전극 스페이서들 및 상기 층간절연막을 갖는 기판 상에 x축 방향으로 연장된 라인형 마스크 패턴들을 형성하고,상기 라인형 마스크 패턴들을 식각마스크로 이용하여 상기 제 1 절연 패턴들, 상기 하부전극 스페이서들 및 상기 층간절연막을 상기 하부패턴들이 노출될때까지 식각하고,상기 식각된 영역에 제 2 절연 패턴들을 채우는 것을 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 12 항에 있어서,상기 하부전극 스페이서들을 형성하는 것은상기 라인형 트렌치들의 측벽들 및 바닥면, 및 상기 층간절연막의 상부를 덮는 하부전극막을 형성하고,상기 하부전극막을 에치백하는 것을 포함하는 것을 특징으로 하는 상변화 기 억 소자의 제조방법.
- 제 12 항에 있어서,상기 하부전극 스페이서들을 갖는 기판에 상기 라인형 트렌치들을 채우는 제 1 절연 패턴들을 형성하는 것은상기 하부전극 스페이서들을 갖는 기판 상에 제 1 절연막을 형성하고,상기 제 1 절연막을 평탄화하여 상기 하부전극 스페이서들의 상부면을 노출시키는 것을 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 11 항에 있어서,상기 L형 하부전극들을 형성하는 것은상기 하부패턴들을 갖는 기판 상에 층간절연막을 형성하고,상기 층간절연막 내에 x축 방향으로 이웃하는 두 개의 상기 하부패턴들의 일부분을 동시에 노출시키고, y축 방향으로 연장된 라인형 트렌치들을 형성하고,상기 라인형 트렌치들을 갖는 기판에 하부전극막 및 스페이서막을 차례로 형성하고,상기 스페이서막 및 상기 하부전극막을 차례로 에치백하여 L형 하부전극 패턴들 및 스페이서들을 형성하고,상기 L형 하부전극 패턴들 및 상기 스페이서들을 갖는 기판에 상기 라인형 트렌치들을 채우는 제 1 절연 패턴들을 형성하고,상기 제 1 절연 패턴들 및 상기 L형 하부전극 패턴들을 갖는 기판 상에 x축 방향으로 연장된 라인형 마스크 패턴들을 형성하고,상기 라인형 마스크 패턴들을 식각마스크로 이용하여 상기 제 1 절연 패턴들, 상기 L형 하부전극 패턴들 및 상기 층간절연막을 상기 하부패턴들이 노출될때까지 식각하고,상기 식각된 영역에 제 2 절연 패턴들을 채우는 것을 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 15 항에 있어서,상기 x축 방향으로 연장된 라인형 마스크 패턴들을 형성하기 전에,상기 제 1 절연 패턴들, 상기 L형 하부전극 패턴들 및 상기 스페이서들을 갖는 기판을 평탄화하여 상기 L형 하부전극 패턴들의 상부면을 평평하게 형성하는 것을 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 11 항에 있어서,상기 L형 하부전극들을 형성하는 것은상기 하부패턴들을 갖는 기판 상에 층간절연막을 형성하고,상기 층간절연막 내에 x축 방향으로 이웃하는 두 개의 상기 하부패턴들의 일부분을 동시에 노출시키고, y축 방향으로 연장된 라인형 트렌치들을 형성하고,상기 라인형 트렌치들의 측벽들 및 바닥면을 덮는 하부전극 패턴들을 형성하 고,상기 하부전극 패턴들을 갖는 기판 상에 상기 라인형 트렌치들을 채우는 내부절연 패턴들을 형성하고,상기 내부절연 패턴들 및 상기 하부전극 패턴들을 갖는 기판 상에 상기 내부절연 패턴들의 가운데 영역을 y축 방향을 따라 노출시키는 제 1 개구부 및 상기 하부패턴들 사이의 상부영역을 x축 방향을 따라 노출시키는 제 2 개구부를 갖는 마스크 패턴들을 형성하고,상기 마스크 패턴들을 식각마스크로 이용하여 상기 내부절연 패턴들, 상기 하부전극 패턴들 및 상기 층간절연막을 상기 하부패턴들이 노출될때까지 식각하고,상기 식각된 영역에 절연 패턴들을 채우는 것을 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 10 항에 있어서,상기 하부전극들 상부면의 상기 y축은 사진공정의 한계해상도보다 좁은 폭을 갖도록 형성되는 것을 특징으로 하는 상변화 기억 소자의 제조방법
- 제 18 항에 있어서,상기 일자형 하부전극들을 형성하는 것은상기 하부패턴들을 갖는 기판 상에 층간절연막을 형성하고,상기 층간절연막 내에 x축 방향으로 이웃하는 두 개의 상기 하부패턴들의 일 부분을 동시에 노출시키고, y축 방향으로 연장된 라인형 트렌치들을 형성하고,상기 라인형 트렌치들의 측벽들에 하부전극 스페이서들을 형성하고,상기 하부전극 스페이서들을 갖는 기판에 상기 라인형 트렌치들을 채우는 제 1 절연 패턴들을 형성하고,상기 제 1 절연 패턴들, 상기 하부전극 스페이서들 및 상기 층간절연막을 갖는 기판 상에 x축 방향으로 연장된 라인형 희생 패턴들을 형성하고,상기 라인형 희생 패턴들의 측벽들에 마스크 스페이서들을 형성하고,상기 마스크 스페이서들을 식각마스크로 이용하여 상기 라인형 희생 패턴들, 상기 층간절연막, 상기 하부전극 스페이서들 및 상기 제 1 절연 패턴들을 상기 하부패턴들이 노출될때까지 식각하고,상기 식각된 영역에 제 2 절연 패턴들을 채우는 것을 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 19 항에 있어서,상기 하부전극 스페이서들을 형성하는 것은상기 라인형 트렌치들의 측벽들 및 바닥면, 및 상기 층간절연막의 상부를 덮는 하부전극막을 형성하고,상기 하부전극막을 에치백하는 것을 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 19 항에 있어서,상기 라인형 희생 패턴들의 측벽들은 각각 상기 하부패턴들의 상부 영역에 형성되는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 18 항에 있어서,상기 L형 하부전극들을 형성하는 것은상기 하부패턴들을 갖는 기판 상에 층간절연막을 형성하고,상기 층간절연막 내에 x축 방향으로 이웃하는 두 개의 상기 하부패턴들의 일부분을 동시에 노출시키고, y축 방향으로 연장된 라인형 트렌치들을 형성하고,상기 라인형 트렌치들을 갖는 기판에 하부전극막 및 스페이서막을 차례로 형성하고,상기 스페이서막 및 상기 하부전극막을 차례로 에치백하여 L형 하부전극 패턴들 및 스페이서들을 형성하고,상기 L형 하부전극 패턴들 및 상기 스페이서들을 갖는 기판에 상기 라인형 트렌치들을 채우는 제 1 절연 패턴들을 형성하고,상기 제 1 절연 패턴들 및 상기 L형 하부전극 패턴들을 갖는 기판 상에 x축 방향으로 연장된 라인형 희생 패턴들을 형성하고,상기 라인형 희생 패턴들의 측벽들에 마스크 스페이서들을 형성하고,상기 마스크 스페이서들을 식각마스크로 이용하여 상기 라인형 희생 패턴들, 상기 제 1 절연 패턴들, 상기 L형 하부전극 패턴들 및 상기 층간절연막을 상기 하 부패턴들이 노출될때까지 식각하고,상기 식각된 영역에 제 2 절연 패턴들을 채우는 것을 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 22 항에 있어서,상기 라인형 희생 패턴들의 측벽들은 각각 상기 하부패턴들의 상부 영역에 형성되는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 10 항에 있어서,상기 L형 하부전극들은 단면이 L 구조 또는 상기 L 구조의 수직방향 대칭구조로 형성되는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 24 항에 있어서,서로 인접한 상기 L형 하부전극들은 상기 L 구조가 서로 대칭이 되도록 형성되는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 10 항에 있어서,상기 하부패턴들은 다이오드로 형성되는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 10 항에 있어서,상기 하부패턴들은 상기 기판과 접촉하는 콘택플러그 및 상기 콘택플러그 상부의 도전 패턴으로 형성되는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 27 항에 있어서,상기 콘택플러그를 형성하기 전에,상기 기판에 상기 하부패턴들과 각각 전기적으로 접속된 트랜지스터들을 형성하는 것을 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 10 항에 있어서,상기 상변화 패턴들은 상기 하부전극들 상부면의 상기 x축과 평행한 방향으로 연장되도록 형성되거나 상기 하부전극들 상부면의 상기 y축과 평행한 방향으로 연장되도록 형성되는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
- 제 10 항에 있어서,상기 상변화 패턴들 및 상기 상부전극들은 동시에 패터닝되어 형성되는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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