KR20130087197A - 상변화 메모리 장치의 제조방법 - Google Patents
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Abstract
본 기술은 상변화 메모리 장치의 제조방법에 관한 것으로, 본 기술에 따른 상변화 메모리 장치의 제조방법은 워드라인 영역이 형성된 반도체 기판을 제공하는 단계, 상기 워드라인 영역 상부에 제1절연물질 및 제2절연물질을 적층하는 단계, 상기 제1절연물질과 상기 제2절연물질을 x축과 y축 방향으로 동시에 형상을 한정하는 마스크 패턴을 이용하여 상기 워드라인 영역이 노출되도록 식각하여 다이오드 패턴을 형성하기 위한 홀을 형성하는 단계, 상기 홀의 하단부에 배리어 메탈막을 형성하는 단계, 상기 홀의 측벽에 다이오드용 스페이서를 형성하는 단계 및 상기 홀의 내부가 매립되도록 폴리실리콘막을 평탄화하여 다이오드를 형성하는 단계를 포함할 수 있다.
Description
본 발명은 비휘발성 메모리 장치에 관한 것으로, 보다 상세하게는 상변화 메모리 장치의 제조방법에 관한 것이다.
일반적으로, 상변화 메모리 장치(Phase-change Random Access Memory: PRAM)는 칼코겐(chalcogenide) 화합물인 상전이(phase transition)에 의한 비정질(amorphous) 상태와 정질(crystal) 상태 사이의 저항의 차이를 이용하여 데이터를 저장한다. 즉, 상변화 메모리 장치는 인가된 펄스의 진폭과 길이에 따라 칼코겐 화합물인 게르마늄(Ge)-안티몬(Sb)-텔루르(Te)로 이루어진 상변화 물질층의 가역적 상변화(reversible phase transition)를 이용하여 데이터를 “0”과 “1”의 상태로 저장한다.
이러한 일반적인 상변화 메모리 장치의 스위칭 소자로 모스 트랜지스터 또는 PN 다이오드가 채용될 수 있다. 여기서, 일반적인 상변화 메모리 장치의 스위치 소자로 모스 트랜지스터를 채택하는 경우에는 상변화 메모리 장치의 집적도를 향상시키는데 한계가 있는 문제가 있다.
또한, PN 다이오드를 채택하는 경우에는 활성 영역의 표면에 형성된 N+영역을 통해 다수의 PN 다이오드가 전기적으로 상호 연결되는 구조를 갖는데, 상기 N+영역의 저항이 크기 때문에 셀들간 구동 전류가 서로 상이하게 되는 문제 및 이로 인해 설계 및 공정의 개선이 요구되는 문제가 있다.
이에 따라, 최근에는 일반적인 상변화 메모리 장치의 스위칭 소자로 쇼트키 다이오드를 채택하는 경우가 많다.
도 1a 내지 도 1e는 일반적인 상변화 메모리 장치의 쇼트키 다이오드 제조 방법을 순차적으로 나타내는 도면이다.
도 1a 내지 도 1e에 도시된 바와 같이, 일반적인 상변화 메모리 장치의 쇼트키 다이오드는 x축, 즉 비트라인 축 방향으로 공정을 실시하고, 그 후 y축, 즉 워드라인 축 방향으로 공정을 각각 실시하게 된다.
먼저, 도 1a를 살펴보면, 반도체 기판(110) 상부에 금속으로 이루어져 워드라인 역할을 하는 워드라인 영역(120)이 형성된다. 이때, 미설명부호인 115는 절연막을 나타낸다.
이후, 상기 워드라인 영역(120) 상부에 배리어 메탈막을 형성할 배리어 메탈 물질(125)이 형성되고, 배리어 메탈 물질(125) 상부에 폴리실리콘막을 형성할 폴리실리콘 물질(130)이 형성된다.
이러한 배리어 메탈 물질(125)과 폴리실리콘 물질(130)을 패터닝하기 위해 상기 폴리실리콘 물질(130) 상부에 산화물질(135), 카본 물질(140), 하드마스크(145), 제1감광성 물질(150) 및 제1마스크(155)를 차례로 적층한다.
이후, 도 1b에 도시된 바와 같이, 제1마스크(155)에 의해 제1감광성 물질(150)을 노광하여 제1포토레지스트 패턴(도시하지 않음)을 형성한 후 이것의 형태로 상기 하드마스크(145)를 패터닝한다.
다음 하드마스크(145)의 상부에 제2감광성 물질(160) 및 제2마스크(165)를 형성한다.
이후, 도 1c에 도시된 바와 같이, 제2마스크(165)에 의해 제2감광성 물질(160)을 노광하여 제2포토레지스터 패턴(도시하지 않음)을 형성한 후 이것의 형태로 상기 하드마스크(145)를 패터닝한다.
이후, 하드 마스크(145)를 이용하여, 도 1d에 도시된 바와 같이, 배리어 메탈 물질(125), 폴리실리콘 물질(130), 산화물질(135) 및 상기 카본 물질(140)을 식각하여 다이오드를 형성하기 위한 패터닝을 진행한다.
그 후, 상기 패터닝 표면을 따라 다이오드 보호를 위한 다이오드 스페이서용 나이트라이드(nitride) 물질(170)을 형성한 후, 상기 다이오드 패턴 사이의 공간이 매립되도록 HDP 산화막(175)을 증착하고, 상기 쇼트키 다이오드의 폴리실리콘 물질(130)이 노출되도록 CMP를 진행한다.
이와 같이, 일반적인 상변화 메모리 장치의 쇼트키 다이오드를 형성하기 위해서는 x축과 y축 각각에 대한 더블 패터닝 공정(Double Patterning)을 실시하기 때문에 공정 단계가 증가하는 문제점이 있다.
또한, 일반적인 상변화 메모리 장치의 쇼트키 다이오드 제조 과정 중 적층 수가 많은 여러 물질들을 한꺼번에 식각하여 쇼트키 다이오드를 패터닝하기 때문에 과도 식각이 요구되어 워드라인 영역(120)을 손상시킬 수 있거나 중간 지점에서 식각 정지될 수 있는 문제점이 있다.
본 발명의 실시예는 쇼트키 다이오드의 제조 과정을 개선하여 공정 단계를 줄여 효율적으로 상변화 메모리 장치를 제조할 수 있도록 하는 상변화 메모리 장치의 제조방법에 관한 것이다.
본 발명의 일실시예에 따른 상변화 메모리 장치의 제조방법은 워드라인 영역이 형성된 반도체 기판을 제공하는 단계, 상기 워드라인 영역 상부에 제1절연물질 및 제2절연물질을 적층하는 단계, 상기 제1절연물질과 상기 제2절연물질을 x축과 y축 방향으로 동시에 형상을 한정하는 마스크 패턴을 이용하여 상기 워드라인 영역이 노출되도록 식각하여 다이오드 패턴을 형성하기 위한 홀을 형성하는 단계, 상기 홀의 하단부에 배리어 메탈막을 형성하는 단계, 상기 홀의 측벽에 다이오드용 스페이서를 형성하는 단계 및 상기 홀의 내부가 매립되도록 폴리실리콘막을 평탄화하여 다이오드를 형성하는 단계를 포함할 수 있다.
본 기술은 쇼트키 다이오드의 제조 과정을 개선하여 공정 단계를 줄임으로써 효율적으로 상변화 메모리 장치를 제조할 수 있고, 워드라인 영역의 손상도 방지할 수 있게 된다.
도 1a 내지 도 1e는 일반적인 상변화 메모리 장치의 쇼트키 다이오드 제조 방법을 순차적으로 나타내는 도면이다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 상변화 메모리 장치의 쇼트키 다이오드 제조방법을 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 상변화 메모리 장치의 마스크 패턴을 나타내는 도면이다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 상변화 메모리 장치의 쇼트키 다이오드 제조방법을 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 상변화 메모리 장치의 마스크 패턴을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 상변화 메모리 장치의 쇼트키 다이오드 제조방법을 나타내는 도면이고, 도 3은 본 발명의 일실시예에 따른 상변화 메모리 장치의 마스크 패턴을 나타내는 도면이다.
도 2a에 도시된 바와 같이, 본 발명의 일실시예에 따른 상변화 메모리 장치는 반도체 기판(210) 상부에 제1절연막(215)을 증착한 후 상기 제1절연막(215)내에 금속 또는 금속질화막으로 이루어진 워드라인 영역(220)을 형성한다. 여기서, 도면의 x축은 워드라인과 수직한 방향을 따라 절단한 면이고, 도면의 y축은 워드라인과 수평한 방향을 따라 절단한 면이다.
이후, 상기 워드라인 영역(220) 상부에 제2절연막 역할을 하는 나이트라이드 물질(230), HDP 산화물질(240), 카본 물질(250), 감광성 물질(260)을 적층한 후, 상기 감광성 물질(260) 상부에 마스크 패턴(265)을 정렬한다. 이때, 본 발명의 일실시예에 따른 상변화 메모리 장치는 마스크 패턴(265)을 종래와는 다르게 x축과 y축 동시에 쇼트키 다이오드가 한정되도록 구성되며, 예를 들어 도 3에 도시된 바와 같이 매트릭스 형태로 정렬될 수 있다.
이후, 상기 마스크 패턴(265)에 따라 감광성 물질(260)을 노광하고 상기 워드라인 영역(220)이 노출되도록 상기 나이트라이드 물질(230), HDP 산화물질(240), 카본 물질(250) 및 감광성 물질(260)을 식각하여, 도 2b에 도시된 바와 같이, 상기 나이트라이드 물질(230)과 HDP 산화 물질(240)에 쇼트키 다이오드가 형성될 다이오드 패턴을 형성하기 위한 복수 개의 홀(H)을 형성한다. 이때, 쇼트키 다이오드를 형성할 패턴 식각 시 종래에 비해 다이오드 형성 물질의 적층 수가 적어 식각 용이성이 종래에 비해 향상되어 워드라인 영역(220)의 손상을 줄일 수 있다.
이후, 상기 복수 개의 홀(H)과 상기 HDP 산화 물질(240)의 표면을 따라 배리어 메탈막을 형성할 금속 질화물(270), 예를 들어 TiN을 증착한다. 이때, 배리어 메탈막을 형성할 물질로 금속 질화물을 예시로 설명하고 있으나, 이에 한정된 것은 아니고 배리어 메탈 물질로는 금속, 합금, 금속 산화질화물, 산화물 전극 및 도전성 탄소화합물 중 어느 하나 또는 하나 이상으로 이루어질 수 있으며, 그 일례로, W, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, Pt, TiSi, TaSi, TiW, TiON, TiAlON, WON, TaON, IrO2등이 있다.
이후, 도 2c에 도시된 바와 같이, 상기 금속 질화물(270)이 홀(H)의 바닥부에만 잔존하도록 식각하여 배리어 메탈막(270)을 형성한 후, 상기 복수 개의 홀(H)과 상기 HDP 산화 물질(240)의 표면을 따라 다이오드 보호를 위한 다이오드용 나이트라이드(nitride) 물질(280)을 증착한다.
이후, 도 2d에 도시된 바와 같이, 상기 다이오드용 나이트라이드 물질(280)은 복수 개의 홀(H)의 양 측벽에만 잔존하도록 식각한 후, 상기 결과물 상부에 폴리실리콘막을 형성할 폴리실리콘 물질(290)을 형성한다. 이때, 증착되는 폴리실리콘 물질은 상기 홀(H)이 충분히 매립될만한 높이, 예를 들어, 1300Å 이상으로 형성되는 것이 바람직할 것이다.
이후, 도 2e에 도시된 바와 같이, 폴리실리콘 물질(290)과 HDP 산화 물질(240)을 평탄화, 예를 들어 CMP(Chemical Mechanical Polishing) 방식으로 제거하면 일정 높이를 갖는 쇼트키 다이오드가 완성된다. 이로써, 본 발명의 일실시예에 따라 형성되는 다이오드는 그 높이 조정이 자유로워지게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
210: 반도체 기판 215: 제1절연막
220: 워드라인 영역 230: 나이트라이드 물질
240: HDP 산화 물질 250: 카본 물질
260: 감광성 물질 265: 마스크 패턴
270: 금속질화물질 280: 다이오드용 폴리실리콘 물질
290: 폴리실리콘 물질
220: 워드라인 영역 230: 나이트라이드 물질
240: HDP 산화 물질 250: 카본 물질
260: 감광성 물질 265: 마스크 패턴
270: 금속질화물질 280: 다이오드용 폴리실리콘 물질
290: 폴리실리콘 물질
Claims (4)
- 워드라인 영역이 형성된 반도체 기판을 제공하는 단계;
상기 워드라인 영역 상부에 제1절연물질 및 제2절연물질을 적층하는 단계;
상기 제1절연물질과 상기 제2절연물질을 x축과 y축 방향으로 동시에 형상을 한정하는 마스크 패턴을 이용하여 상기 워드라인 영역이 노출되도록 식각하여 다이오드 패턴을 형성하기 위한 홀을 형성하는 단계;
상기 홀의 하단부에 배리어 메탈막을 형성하는 단계;
상기 홀의 측벽에 다이오드용 스페이서를 형성하는 단계; 및
상기 홀의 내부가 매립되도록 폴리실리콘막을 평탄화하여 다이오드를 형성하는 단계;
를 포함하는 상변화 메모리 장치의 제조방법. - 제1항에 있어서, 상기 홀을 형성하는 단계는,
포토 레지스트를 이용하는 것을 특징으로 하는 상변화 메모리 장치의 제조방법. - 제2항에 있어서, 상기 포토 레지스트는,
포토 레지스트 패턴을 이용하여 직접 패터닝하는 것을 특징으로 하는 상변화 메모리 장치의 제조방법. - 제1항에 있어서, 상기 다이오드를 형성하는 단계는,
상기 절연물질과 상기 폴리실리콘 물질을 CMP(Chemical Mechanical Polishing) 방식으로 평탄화하는 것을 특징으로 하는 상변화 메모리 장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120008298A KR101899333B1 (ko) | 2012-01-27 | 2012-01-27 | 상변화 메모리 장치의 제조방법 |
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| KR1020120008298A KR101899333B1 (ko) | 2012-01-27 | 2012-01-27 | 상변화 메모리 장치의 제조방법 |
Publications (2)
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Citations (2)
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|---|---|---|---|---|
| KR20090012923A (ko) * | 2007-07-31 | 2009-02-04 | 삼성전자주식회사 | 쇼트키 다이오드를 구비하는 상변화 메모리 소자 및 그의제조방법 |
| KR20100093411A (ko) * | 2009-02-16 | 2010-08-25 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그의 제조방법 |
-
2012
- 2012-01-27 KR KR1020120008298A patent/KR101899333B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101899333B1 (ko) | 2018-10-31 |
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