KR20140030460A - 계단형의 반도체 메모리 소자 및 그 제조방법 - Google Patents

계단형의 반도체 메모리 소자 및 그 제조방법 Download PDF

Info

Publication number
KR20140030460A
KR20140030460A KR1020120095226A KR20120095226A KR20140030460A KR 20140030460 A KR20140030460 A KR 20140030460A KR 1020120095226 A KR1020120095226 A KR 1020120095226A KR 20120095226 A KR20120095226 A KR 20120095226A KR 20140030460 A KR20140030460 A KR 20140030460A
Authority
KR
South Korea
Prior art keywords
insulating film
stepped
interlayer insulating
word line
data storage
Prior art date
Application number
KR1020120095226A
Other languages
English (en)
Other versions
KR102030485B1 (ko
Inventor
도갑석
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120095226A priority Critical patent/KR102030485B1/ko
Publication of KR20140030460A publication Critical patent/KR20140030460A/ko
Application granted granted Critical
Publication of KR102030485B1 publication Critical patent/KR102030485B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/861—Thermal details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Abstract

본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로서, 반도체 기판 상부에 슬리밍 공정을 통하여 계단형의 절연막을 형성한 뒤, 수회의 물질막(도전막, 절연막) 증착 공정 및 스페이서 식각 공정을 실시하여 상기 계단형의 절연막 측벽에 다수개의 메모리 셀을 형성한다.
이처럼 본 발명에서는 물질막을 패터닝함에 있어서, 스페이서 식각 공정을 주로 사용하고 상대적으로 비용 손실이 많은 포토리소그라피 공정 횟수를 최소화함으로써 수율을 증대시키고 제조비용을 절감할 수 있으며, 다수개의 메모리 셀들이 계단 구조를 이루고 있어 고집적에 한층 더 유리하다.

Description

계단형의 반도체 메모리 소자 및 그 제조방법{step shape semiconductor memory device and method for manufacturing of the same}
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 계단형의 상변화 메모리 소자 및 그 제조방법에 관한 것이다.
정보 통신 분야의 급속한 발달과 정보 매체의 급속한 대중화에 따라 초고속 동작이 가능하고 대용량의 메모리 저장 능력을 가지는 차세대 반도체 메모리 소자에 대한 수요가 점차 증가하고 있다.
차세대 반도체 메모리 소자는 디램등의 휘발성 메모리 소자 및 플래쉬 메모리등의 비휘발성 메모리 소자의 장점을 취하여 개발된 것으로서, 구동시 전력 소모량이 적으면서도 데이터의 유지 및 리드 라이트 동작 특성이 우수하다.
이러한 차세대 반도체 메모리 소자로서는 PCRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STT-RAM(Spin Transfer Torque Random Access Memory) 또는 PoRAM(Polymer Random Access Memory)등의 소자가 활발히 연구되고 있다.
한편, 상기와 같은 반도체 메모리 소자들을 제조함에 있어서, 집적회로가 구현되는 메모리 셀들을 인쇄회로기판(PCB)상에 평면적으로 배치시키는 2차원 구조의 집적도 향상은 그 한계에 도달하였다. 따라서, 최근에는 이러한 2차원 구조에서 벗어나 메모리 셀들을 기판으로부터 수직하게 적층시키는 3차원 구조에 관한 기술로 점차 다양하게 발전하고 있다.
일반적으로 반도체 메모리 소자는 이온주입공정(불순물 확산공정), 증착공정, 식각공정, 평탄화공정, 세정공정, 건조공정, 패키지 공정등과 같은 수많은 단위 공정들을 반복 수행함으로써 제조하게 된다.
특히, 상기 패턴 형성을 위한 식각공정 중, 포토리소그라피 공정은 마스크 제작, 감광막 도포, 노광(exposure)/현상(develop) 과정등이 수반되는 공정으로서, 반도체 메모리 소자의 비트라인/워드라인을 비롯한 다양한 단위 패턴들을 제조하는데 이용되는 매우 기본적이고도 중요한 역할을 담당하는 공정이다.
그러나, 반도체 메모리 소자의 고집적화에 따라 패턴의 선폭이 노광 한계 해상도(resolution)보다 작아져 공정의 난이도가 점차 높아지고 있으며, 이에 따라 페일 발생률이 높아지고 있다. 또한, 메모리 셀을 구성하는 단위 패턴 제조시마다 각각의 마스크를 따로 제작하여야 하므로 제조 비용을 증가시키게 된다.
따라서, 본 분야에서는 반도체 메모리 소자의 수율을 증대시키고 제조 비용을 감소시키기 위해서 이러한 포토리소그라피 공정을 최소화할 수 있는 다양한 방법들이 연구되고 있다.
본 발명의 목적은, 포토리소그라피 공정 횟수를 최소화할 수 있도록 하는 계단형의 반도체 메모리 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은, 수율을 증대시키고 제조비용을 최소화할 수 있도록 하는 계단형의 반도체 메모리 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은, 고집적에 유리한 계단형의 반도체 메모리 소자 및 그 제조방법을 제공함에 있다.
본 발명의 제1실시예에 따른 계단형의 반도체 메모리 소자는, 반도체 기판 상부에 슬리밍 공정을 통하여 형성된 계단형의 절연막; 상기 계단형의 절연막 측부에 형성되어 있으며, 데이터 저장물질의 최상부 표면이 주위의 다른 물질막과 동일선상에 위치하는 다수개의 메모리 셀; 상기 계단형의 절연막 상에 형성되며, 상기 메모리 셀의 하부에 형성되어 있는 계단형의 워드라인; 및 상기 메모리 셀의 상부에 상기 워드라인과 교차 형성되어 있는 비트라인을 포함한다.
본 발명의 제2실시예에 따른 계단형의 반도체 메모리 소자는, 반도체 기판 상부에 슬리밍 공정을 통하여 형성된 계단형의 절연막; 상기 계단형의 절연막 측부에 형성되어 있으며, 데이터 저장물질의 최상부 표면이 주위의 다른 물질막에 비해 보다 높은 다수개의 메모리 셀; 상기 계단형의 절연막 상에 형성되며, 상기 메모리 셀의 하부에 형성되어 있는 계단형의 워드라인; 및 상기 메모리 셀의 상부에 상기 워드라인과 교차 형성되어 있는 비트라인을 포함한다.
본 발명의 제1실시예에 따른 계단형 반도체 메모리 소자의 제조방법은, 반도체 기판 상부에 제1층간절연막을 증착한 뒤, 상기 제1층간절연막에 식각 공정을 반복 실시하여 계단 구조로 형성하는 단계와; 상기 계단 구조의 제1층간절연막 상부에 워드라인용 도전막을 증착하는 단계와; 상기 워드라인용 도전막 상부에 제2층간절연막을 증착한 뒤, 상기 제2층간절연막을 식각하여 상기 워드라인용 도전막의 측벽에 상기 제2층간절연막을 형성하는 단계와; 상기 제2층간절연막이 형성되어 있는 반도체 기판 상부에 제3층간절연막을 증착한 뒤, 상기 제3층간절연막을 식각하여 상기 제2층간절연막의 측벽에 상기 제3층간절연막을 형성하는 단계와; 상기 제3층간절연막이 형성되어 있는 반도체 기판 상부에 제4층간절연막을 증착한 뒤, 상기 제4층간절연막에서 워드라인용 도전막에 이르도록 식각 공정을 실시하여 상기 워드라인용 도전막을 개별 워드라인으로 분리하는 단계와; 상기 개별 워드라인이 형성되어 있는 반도체 기판 상부에 제5층간절연막을 증착하여 상기 개별 워드라인 사이에 존재하는 홈을 갭필하는 단계와; 상기 제5층간절연막이 증착되어 있는 반도체 기판에 대하여 식각 공정을 실시하여 상기 제3층간절연막의 윗면을 노출시킨 뒤, 상기 노출된 제3층간절연막을 제거하는 단계와; 상기 제3층간절연막이 제거된 홀에 데이터 저장물질을 형성하는 단계와; 상기 데이터 저장물질 상부에 비트라인을 형성하는 단계를 포함한다.
본 발명에 의하면, 반도체 기판 상부에 슬리밍 공정을 통하여 계단형의 절연막을 형성한 뒤, 수회의 물질막(도전막, 절연막) 증착 공정 및 스페이서 식각 공정을 실시하여 상기 계단형의 절연막 측벽에 다수개의 메모리 셀을 형성한다.
이처럼, 본 발명에서는 물질막을 패터닝함에 있어서, 스페이서 식각 공정을 주로 사용하고, 물질 패턴을 위한 타 공정에 비해 상대적으로 비용 손실이 많은 포토리소그라피 공정 횟수를 최소화함으로써 수율을 증대시키고 제조비용을 절감할 수 있게 된다.
또한, 다수개의 메모리 셀들이 계단 구조를 이루고 있어 고집적에 한층 더 유리하다.
도 1은 본 발명의 제1실시예에 따른 계단형의 반도체 메모리 소자를 나타낸다.
도 2a 내지 도 2n은 본 발명의 제1실시예에 따른 계단형 반도체 메모리 소자의 제조과정을 나타낸다.
도 3은 본 발명의 제2실시예에 따른 계단형의 반도체 메모리 소자를 나타낸다.
도 4a 내지 도 4n은 본 발명의 제2실시예에 따른 계단형 반도체 메모리 소자의 제조과정을 나타낸다.
이하, 하기의 도면들을 참조하여 본 발명의 실시예들에 따른 계단형의 반도체 메모리 소자 및 그 제조방법에 대해 상세히 설명하고자 한다.
도 1에는 본 발명의 제1실시예에 따른 계단형의 반도체 메모리 소자가 도시되어 있다.
도 1을 참조하면, 반도체 기판(100) 상부에 슬리밍 공정을 통하여 형성된 계단형의 절연막(102)이 도시되어 있다. 그리고, 상기 계단형의 절연막(102) 측부에 다수개의 메모리 셀(120)들이 형성되어 있다. 그리고, 상기 메모리 셀(120)의 하부 및 상부에는 각각 워드라인(106a) 및 비트라인(122a)이 서로 교차 연결되어 있다.
본 발명에서는 상기 메모리 셀(120)을 형성함에 있어서, 수회의 물질막(도전막, 절연막) 증착 공정 및 스페이서 식각 공정을 실시하고, 물질 패턴을 위한 타 공정에 비해 상대적으로 비용 손실이 많은 포토리소그라피 공정 횟수를 최소화함으로써 제조비용을 절감할 수 있게 된다.
그러면, 하기의 도면을 참조하여 상기 메모리 셀(120)의 제조과정을 보다 구체적으로 살펴보기로 하자.
도 2a 내지 도 2n에는 본 발명의 제1실시예에 따른 계단형 반도체 메모리 소자의 제조과정이 순차적으로 도시되어 있다. 이때, 설명의 편의를 위하여 상기 도 1에 도시되어 있는 반도체 메모리 소자의 좌측 "A" 영역에 대해서만 언급하기로 한다.
도 2a를 참조하면, 반도체 기판(100) 상부에 제1층간절연막(102)을 증착한다. 그리고 나서, 통상의 슬리밍(slimming) 공정을 실시하여 상기 제1층간절연막(102)을 계단 구조로 형성한다.
도 2a에 도시된 것과 같이, 상기 계단 구조의 제1층간절연막(102)에는 슬리밍 공정 횟수만큼 다수개의 측벽(104)이 존재하게 된다. 본 발명에서는 수회의 물질막 증착 공정 및 스페이서 식각 공정을 통해 상기 측벽(104)에 다수개의 메모리 셀을 형성하게 된다.
도 2b를 참조하면, 상기 제1층간절연막(102) 상부에 워드라인용 도전막(106)을 증착한다.
이때, 상기 워드라인용 도전막(106)으로서는 예컨대, 금속, 합금, 금속 산화질화물 또는 도전성 탄소화합물등이 이용될 수 있다. 보다 구체적으로는, W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, Mo, Ta, TiSi, TaSi, TiW, TiON, TiAlON, WON, TaON등이 이용될 수 있다.
도 2c를 참조하면, 상기 워드라인용 도전막(106) 상부에 제2층간절연막(108)을 증착한다.
도 2d를 참조하면, 상기 제2층간절연막(108)에 대하여 제1차 스페이서 식각 공정을 실시한다. 그 결과, 상기 제2층간절연막(108)이 상기 워드라인용 도전막(106)의 측벽과 일부 상부에만 존재하게 된다. 보다 구체적으로, 상기 워드라인용 도전막(106)의 제1단부터 제4단(106-1, 106-2, 106-3, 106-4)의 측벽, 제5단(106-5)의 측벽 및 일부 상부에 상기 제2층간절연막(108)이 존재하게 된다.
도 2e를 참조하면, 상기 결과물의 상부에 제3층간절연막(110)을 증착한다. 이때, 상기 제3층간절연막(110)은 상기 제2층간절연막(108)과는 서로 다른 종류의 절연물질로 증착하는 것이 바람직하다.
도 2f를 참조하면, 상기 제3층간절연막(110)에 대하여 제2차 스페이서 식각 공정을 실시한다. 그 결과, 상기 제3층간절연막(110)이 상기 제2층간절연막의 측벽에만 존재하게 된다. 보다 구체적으로, 상기 제2층간절연막(108)의 제1단 부터 제6단(108-1, 108-2, 108-3, 108-4, 108-5, 108-6)의 측벽에만 존재하게 된다.
이때, 상기 제3층간절연막(110)을 스페이서 식각하는 과정에서 상기 제2층간절연막(108)이 함께 제거되지 않도록 하여야 한다. 그러기 위해서는 이미 언급한 바와 같이, 상기 제3층간절연막(110)과 제2층간절연막(108)은 서로 다른 종류의 절연물질로 증착하는 것이 바람직할 뿐만 아니라, 상기 제2층간절연막(108)에 대하여 우수한 식각선택비를 가지는 에천트(etchant)를 이용하여 상기 제3층간절연막(110)에 대하여 스페이서 식각 공정을 실시하는 것이 바람직하다.
도 2g를 참조하면, 상기 결과물의 상부에 제4층간절연막(112)을 증착한다. 이때, 상기 제4층간절연막(112)은 상기 제2층간절연막(108)과 동일한 절연물질 또는 이와는 서로 다른 절연물질로 증착할 수 있다.
도 2h를 참조하면, 상기 제4층간절연막(112)에서 워드라인용 도전막(106)에 이르도록 포토리소그라피 공정을 실시한다. 그 결과, 상기 제4층간절연막(112)에서 워드라인용 도전막(106)에 이르는 일정간격의 홈(114)이 형성되어 상기 워드라인용 도전막(106)이 각각의 개별 워드라인(106a)으로 분리된다.
도 2i를 참조하면, 상기 개별 워드라인(106a)이 형성되어 있는 반도체 기판(100) 상부에 제5층간절연막(116)을 증착하여 상기 개별 워드라인(106a) 사이에 존재하는 홈(114)을 갭필한다. 이때, 상기 제5층간절연막(116)은 앞서 사용되었던 층간절연막(102, 108, 110, 112)들과 동일한 절연물질 또는 이들과는 서로 다른 절연물질로 증착할 수 있다.
도 2j를 참조하면, 상기 제5층간절연막(116)이 증착되어 있는 반도체 기판(100)에 대하여 제3차 스페이서 식각 공정을 실시한다. 그 결과, 상기 제2층간절연막(108) 및 제3층간절연막(110)의 윗면이 노출된다. 또는, 상기 스페이서 식각 공정 이외에 통상의 슬리밍 공정을 실시하여 상기 제2층간절연막(108) 및 제3층간절연막(110)의 윗면을 노출시킬 수도 있다.
상기 스페이서 식각 공정 결과, 상기 제3층간절연막(110)은 일정 간격으로 분리되어 있으며, 주변의 다른 층간절연막들에 의해 둘러싸여 다수개의 섬 형태를 이루고 있다.
도 2k를 참조하면, 상기 섬 형태의 제3층간절연막(110)에 대하여 딥아웃(dipout) 공정을 실시한다. 그 결과, 상기 제3층간절연막(110)이 제거된 영역에는 홀(118)이 형성된다.
도 2l을 참조하면, 상기 홀(118)이 형성되어 있는 반도체 기판(100)에 데이터 저장물질(120)을 증착한다. 이때, 상기 홀(118) 내부에 데이터 저장물질(120)이 완전히 매립될 수 있도록 충분한 두께로 데이터 저장물질(120)을 증착한다. 그리고 나서, 상기 데이터 저장물질(120)이 형성된 반도체 기판(100)에 대하여 에치백 공정을 실시하여 상기 홀(118) 내부에만 데이터 저장물질(120)이 남겨지도록 한다.
이때, 상기 홀(118)에 매립되는 상기 데이터 저장물질의 종류에 따라 PCRAM, RRAM, STT-RAM, PoRAM등을 형성할 수 있게 된다.
예컨대, PCRAM을 형성하고자 하는 경우, 상기 홀(118) 내부에 다이오드와 데이터 저장물질을 차례로 증착한다.
상기 다이오드는 셀을 선택하기 위한 스위칭 소자로서, Si, SiGe, Ge, GaAs등으로 형성하거나, PN 다이오드 또는 쇼트키 다이오드로도 형성할 수 있다.
그리고, 상기 데이터 저장물질로서, Te, Se, Ge, 이들의 혼합물 및 이들의 합금으로 구성되는 군에서 선택되는 물질로 형성할 수 있다. 보다 구체적으로, 상기 데이터 저장물질로서, Te, Se, Ge, Sb, Bi, Pb, Sn, As, S, Si, P, O, N 및 이들의 혼합물 또는 합금으로 형성할 수 있다. 그리고, 상기 데이터 저장물질 매립시, 단면적을 감소시키기 위하여 홀(118)의 내부 측벽에 스페이서(미도시)를 더 형성할 수도 있다.
그리고, 상기 다이오드 상부에 히터(미도시)를 더 형성할 수도 있는데, 이러한 히터로서는 상기 워드라인(106a) 형성에 사용된 물질인 합금, 금속 산화질화물 또는 도전성 탄소화합물등으로 형성할 수 있다. 보다 구체적으로 W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, Mo, Ta, TiSi, TaSi, TiW, TiON, TiAlON, WON, TaON등으로 형성할 수 있다. 또는 MIEC(Mixed Ionic Electronic Conductor), OTS(Ovonix Threshold Switch) 특성을 가지는 물질로도 형성할 수도 있다.
그리고, 상기 스위칭 소자인 다이오드와 히터의 계면간 접촉 저항을 감소시키기 위하여 오믹층(미도시)을 더 형성할 수 있다. 이때, 상기 오믹층은 예컨대 실리사이드로 형성될 수 있다.
도 2m을 참조하면, 상기 데이터 저장물질(120)이 형성되어 있는 반도체 기판(100) 상부에 비트라인용 도전막(122)을 증착한다. 이때, 상기 비트라인용 도전막(122)으로서는 예컨대, 금속, 합금, 금속 산화질화물 또는 도전성 탄소화합물등이 이용될 수 있다. 보다 구체적으로는, W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, Mo, Ta, TiSi, TaSi, TiW, TiON, TiAlON, WON, TaON등이 이용될 수 있다.
도 2n을 참조하면, 상기 비트라인용 도전막(122)에 대하여 제4차 스페이서 식각 공정을 실시한다. 그 결과, 상기 데이터 저장물질(120) 상부에만 비트라인용 도전막이 남아 각각의 개별 비트라인(122a)을 형성하게 된다. 그리고, 이처럼 개별 분리된 비트라인(122a)은 하부의 워드라인(106a)과 서로 교차 연결되어 셀을 선택 구동시키게 된다.
상기한 바와 같이, 본 발명에서는 반도체 기판 상부에 슬리밍 공정을 통하여 계단형의 절연막을 형성한 뒤, 수회의 물질막(도전막, 절연막) 증착 공정 및 스페이서 식각 공정을 실시하여 상기 계단형의 절연막 측벽에 다수개의 메모리 셀을 형성한다.
구체적으로 살펴보면, 상기 도 2a 내지 도 2n에 도시되어 있는 반도체 메모리 소자의 제조과정, 즉 하부의 워드라인에서 상부의 비트라인을 형성하는 과정에서 포토리소그라피 공정은 워드라인용 도전막을 개별 워드라인으로 분리시키는 과정(도 2g → 2h)에서 1번 적용되었다.
이처럼, 본 발명에서는 물질막을 패터닝함에 있어서, 스페이서 식각 공정을 주로 사용하는 반면, 패턴 형성을 위한 타 식각공정에 비해 공정이 복잡하고 난이도가 높아 상대적으로 비용손실이 많은 포토리소그라피 공정 횟수를 최소화함으로써 수율을 증대시키고 제조비용을 절감할 수 있게 된다. 또한, 다수개의 메모리 셀들이 계단 구조를 이루고 있어 고집적에 한층 더 유리한 장점을 가진다.
한편, 도 3에는 본 발명의 제2실시예에 따른 계단형의 반도체 메모리 소자가 도시되어 있다.
도 3을 참조하면, 반도체 기판(200) 상부에 슬리밍 공정을 통하여 형성된 계단형의 절연막(202)이 도시되어 있다. 그리고, 상기 계단형의 절연막(202) 측부에 다수개의 메모리 셀(220)들이 형성되어 있다. 그리고, 상기 메모리 셀(220)의 하부 및 상부에는 각각 워드라인(206a) 및 비트라인(222a)이 서로 교차 연결되어 있다.
상기 메모리 셀(220)을 상기 도 1의 메모리 셀(120)과 비교해 보면, 상기 도 1의 메모리 셀(120)은 데이터 저장물질이 홀(118) 내부에만 형성되어 있는데 비하여, 도 3의 메모리 셀(220)은 데이터 저장물질이 홀(하기 도 4k의 "218") 내부 및 그 상부에 일정 두께 남겨진 형태이다.
본 발명에서는 상기 메모리 셀(220)을 형성함에 있어서, 수회의 물질막(도전막, 절연막) 증착 공정 및 스페이서 식각 공정을 실시하고, 물질 패턴을 위한 타 공정에 비해 상대적으로 비용 손실이 많은 포토리소그라피 공정 횟수를 최소화함으로써 제조비용을 절감할 수 있게 된다.
그러면, 하기의 도면을 참조하여 상기 메모리 셀(220)의 제조과정을 보다 구체적으로 살펴보기로 하자.
도 4a 내지 도 4n에는 본 발명의 제2실시예에 따른 계단형 반도체 메모리 소자의 제조과정이 순차적으로 도시되어 있다. 이때, 설명의 편의를 위하여 상기 도 1에 도시되어 있는 반도체 메모리 소자의 좌측 "B" 영역에 대해서만 언급하기로 한다. 그리고, 도 4a 내지 도 4k까지는 상기 제1실시예에 따른 반도체 메모리 소자의 제조과정과 동일하다.
도 4a를 참조하면, 반도체 기판(200) 상부에 제1층간절연막(202)을 증착한다. 그리고 나서, 통상의 슬리밍 공정을 실시하여 상기 제1층간절연막(202)을 계단 구조로 형성한다.
도 4a에 도시된 것과 같이, 상기 계단 구조의 제1층간절연막(202)에는 슬리밍 공정 횟수만큼 다수개의 측벽(204)이 존재하게 된다. 본 발명에서는 수회의 물질막 증착 공정 및 스페이서 식각 공정을 통해 상기 측벽(204)에 다수개의 메모리 셀을 형성하게 된다.
도 4b를 참조하면, 상기 제1층간절연막(202) 상부에 워드라인용 도전막(206)을 증착한다.
이때, 상기 워드라인용 도전막(206)으로서는 예컨대, 금속, 합금, 금속 산화질화물 또는 도전성 탄소화합물등이 이용될 수 있다. 보다 구체적으로는, W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, Mo, Ta, TiSi, TaSi, TiW, TiON, TiAlON, WON, TaON등이 이용될 수 있다.
도 4c를 참조하면, 상기 워드라인용 도전막(206) 상부에 제2층간절연막(208)을 증착한다.
도 4d를 참조하면, 상기 제2층간절연막(208)에 대하여 제1차 스페이서 식각 공정을 실시한다. 그 결과, 상기 제2층간절연막(208)이 상기 워드라인용 도전막(206)의 측벽과 일부 상부에만 존재하게 된다. 보다 구체적으로, 상기 워드라인용 도전막(206)의 제1단부터 제4단(206-1, 206-2, 206-3, 206-4)의 측벽, 제5단(206-5)의 측벽 및 일부 상부에 상기 제2층간절연막(208)이 존재하게 된다.
도 4e를 참조하면, 상기 결과물의 상부에 제3층간절연막(210)을 증착한다. 이때, 상기 제3층간절연막(210)은 상기 제2층간절연막(208)과는 서로 다른 종류의 절연물질로 증착하는 것이 바람직하다.
도 4f를 참조하면, 상기 제3층간절연막(210)에 대하여 제2차 스페이서 식각 공정을 실시한다. 그 결과, 상기 제3층간절연막(210)이 상기 제2층간절연막의 측벽에만 존재하게 된다. 보다 구체적으로, 상기 제2층간절연막(208)의 제1단 부터 제6단(208-1, 208-2, 208-3, 208-4, 208-5, 208-6)의 측벽에만 존재하게 된다.
이때, 상기 제3층간절연막(210)을 스페이서 식각하는 과정에서 상기 제2층간절연막(208)이 함께 제거되지 않도록 하여야 한다. 그러기 위해서는 이미 언급한 바와 같이, 상기 제3층간절연막(210)과 제2층간절연막(208)은 서로 다른 종류의 절연물질로 증착하는 것이 바람직할 뿐만 아니라, 상기 제2층간절연막(208)에 대하여 우수한 식각선택비를 가지는 에천트(etchant)를 이용하여 상기 제3층간절연막(210)에 대하여 스페이서 식각 공정을 실시하는 것이 바람직하다.
도 4g를 참조하면, 상기 결과물의 상부에 제4층간절연막(212)을 증착한다. 이때, 상기 제4층간절연막(212)은 상기 제2층간절연막(208)과 동일한 절연물질 또는 이와는 서로 다른 절연물질로 증착할 수 있다.
도 4h를 참조하면, 상기 제4층간절연막(212)에서 워드라인용 도전막(206)에 이르도록 포토리소그라피 공정을 실시한다. 그 결과, 상기 제4층간절연막(212)에서 워드라인용 도전막(206)에 이르는 일정간격의 홈(214)이 형성되어 상기 워드라인용 도전막(206)이 각각의 개별 워드라인(206a)으로 분리된다.
도 4i를 참조하면, 상기 개별 워드라인(206a)이 형성되어 있는 상기 반도체 기판(200) 상부에 제5층간절연막(216)을 증착하여 상기 개별 워드라인(206a) 사이에 존재하는 홈(214)을 갭필한다. 이때, 상기 제5층간절연막(216)은 앞서 사용되었던 층간절연막(202, 208, 210, 212)들과 동일한 절연물질 또는 이들과는 서로 다른 절연물질로 증착할 수 있다.
도 4j를 참조하면, 상기 제5층간절연막(216)이 증착되어 있는 반도체 기판(200)에 대하여 제3차 스페이서 식각 공정을 실시한다. 그 결과, 상기 제2층간절연막(208) 및 제3층간절연막(210)의 윗면이 노출된다. 또는, 상기 스페이서 식각 공정 이외에 통상의 슬리밍 공정을 실시하여 상기 제2층간절연막(208) 및 제3층간절연막(210)의 윗면을 노출시킬 수도 있다.
상기 스페이서 식각 공정 결과, 상기 제3층간절연막(210)은 일정 간격으로 분리되어 있으며, 주변의 다른 층간절연막들에 의해 둘러싸여 다수개의 섬 형태를 이루고 있다.
도 4k를 참조하면, 상기 섬 형태의 제3층간절연막(210)에 대하여 딥아웃(dipout) 공정을 실시한다. 그 결과, 상기 제3층간절연막(210)이 제거된 영역에는 홀(218)이 형성된다.
도 4l을 참조하면, 상기 홀(218)이 형성되어 있는 반도체 기판(200)에 데이터 저장물질(220)을 증착한다. 이때, 상기 홀(218) 내부에 데이터 저장물질(220)이 완전히 매립될 수 있도록 충분한 두께로 데이터 저장물질(220)을 증착한다. 그리고 나서, 상기 데이터 저장물질(220)이 형성된 반도체 기판(200)에 대하여 포토리소그라피 공정을 실시하여 상기 홀(218)의 내부 및 상기 홀(218)이 나란히 형성되어 있는 방향으로 소정 두께의 데이터 저장물질(220)이 남겨지도록 한다.
상기 도 2l에 도시되어 있는 제1실시예에서의 데이터 저장물질(120)과 제2실시예에서의 데이터 저장물질(220)의 형태를 비교해 보면 다음과 같은 차이점이 있다.
상기 제1실시예에서는 데이터 저장물질(120)이 홀(118) 내부에만 형성되어 있어 주위의 절연막과 수평을 이루고 있는데 비하여, 제2실시예에서는 홀(218)의 내부에 형성되어 있음은 물론 상기 홀(218)이 나란히 형성되어 있는 방향으로 소정 두께의 데이터 저장물질(220)이 형성되어 주위의 절연막에 비해 돌출되어 있다. 이처럼 도출 형성된 영역(참조부호 "C")으로 인하여 상기 제1실시예의 데이터 저장물질(120)에 비해 비트라인(후속의 공정을 통해 형성됨)과의 전기적 연결이 보다 용이해질 수 있다.
이때, 상기 홀(218)에 매립되는 상기 데이터 저장물질의 종류에 따라 PCRAM, RRAM, STT-RAM, PoRAM등을 형성할 수 있게 된다.
예컨대, PCRAM을 형성하고자 하는 경우, 상기 홀(218) 내부에 다이오드와 데이터 저장물질을 차례로 증착한다.
상기 다이오드는 셀을 선택하기 위한 스위칭 소자로서, Si, SiGe, Ge, GaAs등으로 형성하거나, PN 다이오드 또는 쇼트키 다이오드로도 형성할 수 있다.
그리고, 상기 데이터 저장물질로서, Te, Se, Ge, 이들의 혼합물 및 이들의 합금으로 구성되는 군에서 선택되는 물질로 형성할 수 있다. 보다 구체적으로, 상기 데이터 저장물질로서, Te, Se, Ge, Sb, Bi, Pb, Sn, As, S, Si, P, O, N 및 이들의 혼합물 또는 합금으로 형성할 수 있다. 그리고, 상기 데이터 저장물질 매립시, 단면적을 감소시키기 위하여 홀(218)의 내부 측벽에 스페이서(미도시)를 더 형성할 수도 있다.
그리고, 상기 다이오드 상부에 히터(미도시)를 더 형성할 수도 있는데, 이러한 히터로서는 상기 워드라인(206a) 형성에 사용된 물질인 합금, 금속 산화질화물 또는 도전성 탄소화합물등으로 형성할 수 있다. 보다 구체적으로 W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, Mo, Ta, TiSi, TaSi, TiW, TiON, TiAlON, WON, TaON등으로 형성할 수 있다. 또는 MIEC(Mixed Ionic Electronic Conductor), OTS(Ovonix Threshold Switch) 특성을 가지는 물질로도 형성할 수도 있다.
그리고, 상기 스위칭 소자인 다이오드와 히터의 계면간 접촉 저항을 감소시키기 위하여 오믹층(미도시)을 더 형성할 수 있다. 이때, 상기 오믹층은 예컨대 실리사이드로 형성될 수 있다.
도 4m을 참조하면, 상기 데이터 저장물질(220)이 형성되어 있는 반도체 기판(200) 상부에 비트라인용 도전막(222)을 증착한다. 이때, 상기 비트라인용 도전막(222)으로서는 예컨대, 금속, 합금, 금속 산화질화물 또는 도전성 탄소화합물등이 이용될 수 있다. 보다 구체적으로는, W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, Mo, Ta, TiSi, TaSi, TiW, TiON, TiAlON, WON, TaON등이 이용될 수 있다.
도 4n을 참조하면, 상기 비트라인용 도전막(222)에 대하여 제4차 스페이서 식각 공정을 실시한다. 그 결과, 상기 데이터 저장물질(220) 상부에만 비트라인용 도전막이 남아 각각의 개별 비트라인(222a)을 형성하게 된다. 그리고, 이처럼 개별 분리된 비트라인(222a)은 하부의 워드라인(206a)과 서로 교차 연결되어 셀을 선택 구동시키게 된다.
상기한 바와 같이, 본 발명에서는 반도체 기판 상부에 슬리밍 공정을 통하여 계단형의 절연막을 형성한 뒤, 수회의 물질막(도전막, 절연막) 증착 공정 및 스페이서 식각 공정을 실시하여 상기 계단형의 절연막 측벽에 다수개의 메모리 셀을 형성한다.
구체적으로 살펴보면, 상기 도 4a 내지 도 4n에 도시되어 있는 반도체 메모리 소자의 제조과정, 즉 하부의 워드라인에서 상부의 비트라인을 형성하는 과정에서 포토리소그라피 공정은 워드라인용 도전막을 개별 워드라인으로 분리시키는 과정(도 4g → 4h)과 홀(218) 내부에 데이터 저장물질(220)을 형성하는 과정(4k → 4l)에서 모두 2번 적용되었다.
이처럼, 본 발명에서는 물질막을 패터닝함에 있어서, 스페이서 식각 공정을 주로 사용하는 반면, 패턴 형성을 위한 타 식각공정에 비해 공정이 복잡하고 난이도가 높아 상대적으로 비용손실이 많은 포토리소그라피 공정 횟수를 최소화함으로써 수율을 증대시키고 제조비용을 절감할 수 있게 된다. 또한, 다수개의 메모리 셀들이 계단 구조를 이루고 있어 고집적에 한층 더 유리한 장점을 가진다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야 한다.
100,200: 반도체 기판 102,202: 제1층간절연막
104,204: 측벽 106,206: 워드라인용 도전막
106a,206a: 워드라인 108,208: 제2층간절연막
110,210: 제3층간절연막 112,212: 제4층간절연막
114,214: 홈 116,216: 제5층간절연막
118,218: 홀 120,220: 데이터 저장물질
122,222: 비트라인용 도전막 122a,222a: 비트라인

Claims (18)

  1. 반도체 기판 상부에 슬리밍 공정을 통하여 형성된 계단형의 절연막;
    상기 계단형의 절연막 측부에 형성되어 있으며, 데이터 저장물질의 최상부 표면이 주위의 다른 물질막과 동일선상에 위치하는 다수개의 메모리 셀;
    상기 계단형의 절연막 상에 형성되며, 상기 메모리 셀의 하부에 형성되어 있는 계단형의 워드라인; 및
    상기 메모리 셀의 상부에 상기 워드라인과 교차 형성되어 있는 비트라인을 포함하는 계단형의 반도체 메모리 소자.
  2. 반도체 기판 상부에 슬리밍 공정을 통하여 형성된 계단형의 절연막;
    상기 계단형의 절연막 측부에 형성되어 있으며, 데이터 저장물질의 최상부 표면이 주위의 다른 물질막에 비해 보다 높은 다수개의 메모리 셀;
    상기 계단형의 절연막 상에 형성되며, 상기 메모리 셀의 하부에 형성되어 있는 계단형의 워드라인; 및
    상기 메모리 셀의 상부에 상기 워드라인과 교차 형성되어 있는 비트라인을 포함하는 계단형의 반도체 메모리 소자.
  3. 반도체 기판 상부에 제1층간절연막을 증착한 뒤, 상기 제1층간절연막에 식각 공정을 반복 실시하여 계단 구조로 형성하는 단계와;
    상기 계단 구조의 제1층간절연막 상부에 워드라인용 도전막을 증착하는 단계와;
    상기 워드라인용 도전막 상부에 제2층간절연막을 증착한 뒤, 상기 제2층간절연막을 식각하여 상기 워드라인용 도전막의 측벽에 상기 제2층간절연막을 형성하는 단계와;
    상기 제2층간절연막이 형성되어 있는 반도체 기판 상부에 제3층간절연막을 증착한 뒤, 상기 제3층간절연막을 식각하여 상기 제2층간절연막의 측벽에 상기 제3층간절연막을 형성하는 단계와;
    상기 제3층간절연막이 형성되어 있는 반도체 기판 상부에 제4층간절연막을 증착한 뒤, 상기 제4층간절연막에서 워드라인용 도전막에 이르도록 식각 공정을 실시하여 상기 워드라인용 도전막을 개별 워드라인으로 분리하는 단계와;
    상기 개별 워드라인이 형성되어 있는 반도체 기판 상부에 제5층간절연막을 증착하여 상기 개별 워드라인 사이에 존재하는 홈을 갭필하는 단계와;
    상기 제5층간절연막이 증착되어 있는 반도체 기판에 대하여 식각 공정을 실시하여 상기 제3층간절연막의 윗면을 노출시킨 뒤, 상기 노출된 제3층간절연막을 제거하는 단계와;
    상기 제3층간절연막이 제거된 홀에 데이터 저장물질을 형성하는 단계와;
    상기 데이터 저장물질 상부에 비트라인을 형성하는 단계를 포함하는 계단형 반도체 메모리 소자의 제조방법.
  4. 제 3항에 있어서, 상기 워드라인용 도전막은 금속, 합금, 금속 산화질화물 또는 도전성 탄소화합물로 형성하는 계단형 반도체 메모리 소자의 제조방법.
  5. 제 4항에 있어서, 상기 워드라인용 도전막은 W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, Mo, Ta, TiSi, TaSi, TiW, TiON, TiAlON, WON, TaON등으로 형성하는 계단형 반도체 메모리 소자의 제조방법.
  6. 제 3항에 있어서, PCRAM을 형성하고자 하는 경우에는 상기 데이터 저장물질로서, Te, Se, Ge, 이들의 혼합물 및 이들의 합금으로 구성되는 군에서 선택되는 물질로 형성하는 계단형 반도체 메모리 소자의 제조방법.
  7. 제 6항에 있어서, 상기 데이터 저장물질로서, Te, Se, Ge, Sb, Bi, Pb, Sn, As, S, Si, P, O, N 및 이들의 혼합물 또는 합금으로 형성하는 계단형 반도체 메모리 소자의 제조방법.
  8. 제 3항에 있어서, 상기 데이터 저장물질 형성시, 단면적을 감소시키기 위하여 상기 제3층간절연막이 제거된 홀 내부에 스페이서를 형성하는 단계를 더 포함하는 계단형 반도체 메모리 소자의 제조방법.
  9. 제 7항에 있어서, 상기 PCRAM을 선택하는 스위칭 소자는 Si, SiGe, Ge, GaAs 등으로 형성하는 계단형 반도체 메모리 소자의 제조방법.
  10. 제 9항에 있어서, 상기 스위칭 소자는 PN 다이오드 또는 쇼트키 다이오드로 형성하는 계단형 반도체 메모리 소자의 제조방법.
  11. 제 10항에 있어서, 상기 스위칭 소자 상부에 합금, 금속 산화질화물 또는 도전성 탄소화합물등으로 히터를 형성하는 계단형 반도체 메모리 소자의 제조방법.
  12. 제 11항에 있어서, 상기 히터는 W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, Mo, Ta, TiSi, TaSi, TiW, TiON, TiAlON, WON, TaON등으로 형성하는 계단형 반도체 메모리 소자의 제조방법.
  13. 제 12항에 있어서, 상기 히터는 MIEC(Mixed Ionic Electronic Conductor), OTS(Ovonix Threshold Switch) 특성을 가지는 물질로 형성하는 계단형 반도체 메모리 소자의 제조방법.
  14. 제 13항에 있어서, 상기 다이오드와 히터의 계면간 접촉 저항을 감소시키기 위하여 실리사이드 공정을 실시하는 단계를 더 포함하는 계단형 반도체 메모리 소자의 제조방법.
  15. 제 3항에 있어서, 상기 비트라인은 금속, 합금, 금속 산화질화물 또는 도전성 탄소화합물로 형성하는 계단형 반도체 메모리 소자의 제조방법.
  16. 제 15항에 있어서, 상기 비트라인은 W, Cu, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, Mo, Ta, TiSi, TaSi, TiW, TiON, TiAlON, WON, TaON등으로 형성하는 계단형 반도체 메모리 소자의 제조방법.
  17. 제 3항에 있어서, 상기 데이터 저장물질의 최상부 표면이 주위의 다른 물질막과 동일선상에 위치하는 계단형 반도체 메모리 소자의 제조방법.
  18. 제 3항에 있어서, 상기 데이터 저장물질의 최상부 표면이 주위의 다른 물질막에 비해 보다 높은 계단형 반도체 메모리 소자의 제조방법.
KR1020120095226A 2012-08-29 2012-08-29 계단형의 반도체 메모리 소자 및 그 제조방법 KR102030485B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120095226A KR102030485B1 (ko) 2012-08-29 2012-08-29 계단형의 반도체 메모리 소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120095226A KR102030485B1 (ko) 2012-08-29 2012-08-29 계단형의 반도체 메모리 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20140030460A true KR20140030460A (ko) 2014-03-12
KR102030485B1 KR102030485B1 (ko) 2019-10-11

Family

ID=50642894

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120095226A KR102030485B1 (ko) 2012-08-29 2012-08-29 계단형의 반도체 메모리 소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR102030485B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9780113B2 (en) 2015-02-10 2017-10-03 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device including a first ILD with sloped surface on a stacked structure and a second ILD on the first ILD

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100133598A1 (en) * 2008-12-03 2010-06-03 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
KR20110013154A (ko) * 2009-07-30 2011-02-09 주식회사 하이닉스반도체 비휘발성 메모리 소자 형성방법
KR20110015338A (ko) * 2009-08-07 2011-02-15 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
KR20110111809A (ko) * 2010-04-05 2011-10-12 삼성전자주식회사 계단형 구조를 구현할 수 있는 패터닝 방법 및 이를 이용한 불휘발성 메모리 소자의 제조 방법
KR20120053331A (ko) * 2010-11-17 2012-05-25 삼성전자주식회사 식각방지막 형성방법, 식각방지막이 구비된 반도체 소자 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100133598A1 (en) * 2008-12-03 2010-06-03 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
KR20110013154A (ko) * 2009-07-30 2011-02-09 주식회사 하이닉스반도체 비휘발성 메모리 소자 형성방법
KR20110015338A (ko) * 2009-08-07 2011-02-15 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
KR20110111809A (ko) * 2010-04-05 2011-10-12 삼성전자주식회사 계단형 구조를 구현할 수 있는 패터닝 방법 및 이를 이용한 불휘발성 메모리 소자의 제조 방법
KR20120053331A (ko) * 2010-11-17 2012-05-25 삼성전자주식회사 식각방지막 형성방법, 식각방지막이 구비된 반도체 소자 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9780113B2 (en) 2015-02-10 2017-10-03 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device including a first ILD with sloped surface on a stacked structure and a second ILD on the first ILD

Also Published As

Publication number Publication date
KR102030485B1 (ko) 2019-10-11

Similar Documents

Publication Publication Date Title
US10475853B2 (en) Replacement materials processes for forming cross point memory
US8525298B2 (en) Phase change memory device having 3 dimensional stack structure and fabrication method thereof
KR100668846B1 (ko) 상변환 기억 소자의 제조방법
US8138028B2 (en) Method for manufacturing a phase change memory device with pillar bottom electrode
US9837472B2 (en) Method for forming PCM and RRAM 3-D memory cells
US8728940B2 (en) Memory arrays and methods of forming same
US20130153851A1 (en) Stack type semiconductor memory device
CN111490063A (zh) 交叉点存储器及其制造方法
US8409915B2 (en) Methods of forming memory cells
US20130153847A1 (en) Resistive memory device and method of manufacturing the same
KR20110096803A (ko) 반도체 소자, 그 제조방법들 및 전자 시스템
CN112670406A (zh) 半导体装置与存储器单元
US10971548B2 (en) Variable resistance memory device including symmetrical memory cell arrangements and method of forming the same
KR102030485B1 (ko) 계단형의 반도체 메모리 소자 및 그 제조방법
CN109659430B (zh) 包括数据存储图案的半导体装置
KR20060002617A (ko) 다중 채널 영역들을 갖는 셀 스위칭 트랜지스터들을채택하는 반도체 기억소자들 및 그 제조방법들
US10916584B2 (en) Semiconductor device including a data storage pattern and a method of manufacturing the same
KR101120166B1 (ko) 상변화 기억 소자 및 그 제조방법
KR101124299B1 (ko) 반도체 소자 제조 방법
CN113644087A (zh) 相变存储器及其制造方法
KR20130087197A (ko) 상변화 메모리 장치의 제조방법
KR20120087713A (ko) 상변화 메모리 장치의 제조방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant