KR20120053331A - 식각방지막 형성방법, 식각방지막이 구비된 반도체 소자 및 그 제조방법 - Google Patents

식각방지막 형성방법, 식각방지막이 구비된 반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 식각방지막 형성방법, 식각방지막이 구비된 반도체 소자 및 그 제조방법에 관한 것이다. 식각방지막 형성방법은 복수개의 막들이 계단 구조로 수직 적층된 스택을 제공하고, 상기 스택 상에 높이에 따라 두께가 달라지는 식각방지막을 제공하는 것을 포함한다. 본 발명의 반도체 소자는 기판 상에 복수개의 수직 채널을 형성하고, 상기 기판 상에 상기 수직 채널의 길이 방향을 따라 이격 적층되어 계단 구조를 이루는 복수개의 패드를 갖는 게이트 스택을 형성하고, 상기 복수개의 패드 상에 적어도 하나 이상의 패드별로 다른 두께를 갖는 식각방지막을 형성하는 것을 포함하는 반도체 소자의 제조방법에 의해 제조될 수 있다.

Description

식각방지막 형성방법, 식각방지막이 구비된 반도체 소자 및 그 제조방법{METHODS FOR FORMING ETCH STOPPING LAYERS, SEMICONDUCTOR DEVICES HAVING ETCH STOPPING LAYERS, AND METHODS FOR FABRICATING SEMICONDUCTOR DEVICES}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 식각방지막 형성방법, 식각방지막이 구비된 반도체 소자 및 그 제조방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자는 그 집적도가 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위하여 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 소자들이 제안되고 있다.
본 발명은 종래 기술에서 요구되는 필요에 부응하기 위해 안출된 것으로, 본 발명의 목적은 고집적도를 갖는 반도체 소자 및 그 제조방법을 제공함에 있다. 본 발명의 다른 목적은 공정 사고를 미연에 방지하여 수율을 향상시킬 수 있고 전기적 특성이 우수한 반도체 소자 및 그 제조방법을 제공함에 있다. 본 발명의 또 다른 목적은 워드라인 패드에 접속하는 콘택 형성시 공정 불량을 없애거나 최소화할 수 있는 반도체 소자 및 그 제조방법을 제공함에 있다.
본 발명의 실시예에 따른 식각방지막 형성방법은, 기판 상에 복수개의 막들이 계단 구조로 수직 적층된 스택을 제공하고; 그리고 상기 스택 상에 높이에 따라 두께가 달라지는 식각방지막을 제공하는 것을 포함할 수 있다.
본 실시예의 식각방지막 형성방법에 있어서, 상기 식각방지막을 제공하는 것은 상기 스택의 계단 구조 상부로부터 하부로 내려갈수록 상기 식각방지막의 두께가 얇아지도록 형성하는 것을 포함할 수 있다.
본 실시예의 식각방지막 형성방법에 있어서, 상기 기판은 상기 식각방지막의 두께가 서로 다른 적어도 두 개의 구간들을 포함하고, 상기 식각방지막을 제공하는 것은 상기 구간들 각각에서의 상기 식각방지막의 두께를 동일하게 형성하는 것을 포함할 수 있다.
본 실시예의 식각방지막 형성방법에 있어서, 상기 기판은 상기 식각방지막의 두께가 서로 다른 복수개의 구간을 포함할 수 있다. 상기 식각방지막을 제공하는 것은 상기 스택의 계단 구조의 상부를 덮는, 제1 두께를 갖는 상부 식각방지막을 형성하고; 그리고 상기 스택의 계단 구조의 하부를 덮는, 상기 제1 두께보다 작은 제2 두께를 갖는 하부 식각방지막을 형성하는 것을 포함할 수 있다.
본 실시예의 식각방지막 형성방법에 있어서, 상기 식각방지막을 제공하는 것은, 상기 스택의 계단 구조의 중간부를 덮으며 상기 제1 두께보다 작고 상기 제2 두께보다 큰 제3 두께를 갖는 중간 식각방지막을 형성하는 것을 더 포함할 수 있다.
본 실시예의 식각방지막 형성방법에 있어서, 상기 식각방지막을 제공하는 것은: 상기 스택의 계단 구조의 상부를 형성한 후, 상기 스택의 계단 구조의 상부를 덮는 제1 식각방지막을 형성하고; 그리고 상기 스택의 계단 구조의 하부를 형성한 후, 상기 제1 식각방지막 및 상기 스택의 계단 구조의 하부를 덮는 제2 식각방지막을 형성하는 것을 포함할 수 있다.
본 실시예의 식각방지막 형성방법에 있어서, 상기 식각방지막을 제공하는 것은 상기 스택의 계단 구조의 중간부를 형성한 후, 상기 제1 식각방지막 및 상기 스택의 계단 구조의 중간부를 덮으며 상기 제2 식각방지막에 의해 덮혀지는 제3 식각방지막을 형성하는 것을 더 포함할 수 있다.
본 실시예의 식각방지막 형성방법에 있어서, 상기 식각방지막은 상기 스택과 동시에 형성될 수 있다.
본 실시예의 식각방지막 형성방법에 있어서, 상기 스택을 형성하는 것은 순차 축소되거나 확대되는 마스크를 이용한 식각의 순차적 진행으로 상기 복수개의 막 중 일부 막들을 순차 패터닝하여 상기 계단 구조의 일부를 형성하는 것을 반복하고; 상기 식각방지막을 형성하는 것은 상기 반복 형성되는 계단 구조의 일부들 상에 상기 복수개의 막과 식각선택비가 다른 물질막들을 형성하는 것을 반복하는 것을 포함할 수 있다.
본 실시예의 식각방지막 형성방법에 있어서, 상기 스택을 형성하는 것은 서로 다른 물질막들을 교대로 반복 적층한 후 반복되는 패터닝으로 상기 계단 구조를 형성하고; 상기 식각방지막을 형성하는 것은 상기 서로 다른 물질막들과 식각선택비가 다른 물질막을 형성하는 것을 반복하는 것을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 기판 상에 복수개의 수직 채널을 형성하고; 상기 기판 상에 상기 수직 채널의 길이 방향을 따라 이격 적층되어 계단 구조를 이루는 복수개의 패드를 갖는 게이트 스택을 형성하고; 그리고 상기 복수개의 패드 상에 식각방지막을 형성하는 것을 포함할 수 있고, 최상층 패드 상의 상부 식각방지막은 최하층 패드 상의 하부 식각방지막과 두께가 다를 수 있다.
본 실시예의 반도체 소자의 제조방법에 있어서, 상기 식각방지막을 형성하는 것은: 상기 복수개의 패드 중 제1 패드를 덮는 제1 두께를 갖는 제1 구간의 식각방지막을 형성하고; 그리고 상기 제1 패드의 아래에 있는 제2 패드를 덮으며 상기 제1 두께에 비해 작은 제2 두께를 갖는 제2 구간의 식각방지막을 형성하는 것을 포함할 수 있다.
본 실시예의 반도체 소자의 제조방법에 있어서, 상기 식각방지막을 형성하는 것은: 상기 제2 패드의 아래에 있는 제3 패드를 덮으며 상기 제2 두께에 비해 작은 제3 두께를 갖는 제3 구간의 식각방지막을 형성하는 것을 더 포함할 수 있다.
본 실시예의 반도체 소자의 제조방법에 있어서, 상기 식각방지막을 형성하는 것은: 상기 게이트 스택 상에 상기 복수개의 패드를 덮는 두께를 구간별로 달라지게 형성하는 것을 포함하고, 상기 식각방지막의 두께는 상기 구간 내에서는 동일하나 상기 계단 구조의 상부로부터 하부로 갈수록 얇아질 수 있다.
본 실시예의 반도체 소자의 제조방법에 있어서, 상기 식각방지막을 형성하는 것은: 상기 게이트 스택의 계단 구조 상부를 형성한 후, 상기 게이트 스택의 계단 구조의 상부를 덮는 제1 식각방지막을 형성하고; 그리고 상기 게이트 스택의 계단 구조 하부를 형성한 후, 상기 제1 식각방지막 및 상기 게이트 스택의 계단 구조의 하부를 덮는 제2 식각방지막을 형성하는 것을 포함할 수 있다.
본 실시예의 반도체 소자의 제조방법에 있어서, 상기 식각방지막은 상기 게이트 스택의 계단 구조 상부에서는 상기 제1 및 제2 식각방지막으로 구성된 제1 두께를 갖고, 상기 게이트 스택의 계단 구조 상부 아래에서는 상기 제2 식각방지막으로 구성된 상기 제1 두께보다 작은 제2 두께를 가질 수 있다.
본 실시예의 반도체 소자의 제조방법에 있어서, 상기 식각방지막을 형성하는 것은: 상기 게이트 스택의 계단 구조 상에, 상기 제1 및 제2 식각방지막을 덮는 제3 식각방지막을 형성하는 것을 더 포함할 수 있다.
본 실시예의 반도체 소자의 제조방법에 있어서, 상기 식각방지막은 상기 게이트 스택의 계단 구조 상부에서는 상기 제1 내지 제3 식각방지막으로 구성된 삼중막 구조를 갖고, 상기 게이트 스택의 계단 구조 상부의 아래의 중간부에서는 상기 제2 내지 제3 식각방지막으로 구성된 이중막 구조를 가지며, 상기 게이트 스택의 계단 구조 중간부의 아래의 하부에서는 상기 제3 식각방지막으로 구성된 단일막 구조를 가질 수 있다.
본 실시예의 반도체 소자의 제조방법에 있어서, 상기 게이트 스택을 형성하는 것은 상기 기판 상에 복수개의 절연막 및 희생막을 교대로 반복 적층하고; 순차 축소되거나 확대되는 마스크를 이용한 식각의 순차적 진행으로 상기 복수개의 절연막 및 희생막 중 일부들을 순차 패터닝하여 상기 계단 구조의 일부를 형성하는 것을 반복하고; 그리고 상기 복수개의 절연막을 도전막들로 대체하는 것을 포함할 수 있고, 상기 식각방지막을 형성하는 것은 상기 반복 형성되는 계단 구조의 일부들 상에 상기 복수개의 절연막 및 희생막과 식각선택비가 다른 물질막들을 형성하는 것을 반복하는 것을 포함할 수 있다.
본 실시예의 반도체 소자의 제조방법에 있어서, 상기 게이트 스택을 형성하는 것은, 상기 기판 상에 복수개의 절연막 및 희생막을 교대로 반복 적층한 후 순차 축소되거나 확대되는 마스크를 이용한 식각의 순차적 진행으로 상기 복수개의 절연막 및 도전막 중 일부들을 순차 패터닝하여 상기 계단 구조의 일부를 형성하는 것을 반복하고; 상기 식각방지막을 형성하는 것은, 상기 반복 형성되는 계단 구조의 일부들 상에 상기 복수개의 절연막 및 도전막과 식각선택비가 다른 물질막들을 형성하는 것을 반복할 수 있다.
본 실시예의 반도체 소자의 제조방법에 있어서, 상기 식각방지막을 형성하는 것은 알루미늄 산화막, 하프늄 산화막, 타이타늄 산화막, 탄탈륨 산화막, 지르코늄 산화막, 게르마늄 산화막, 실리콘카바이드, 실리콘옥시카바이드, 실리콘카본나이트라이드 또는 이들의 조합을 증착하는 것을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자는, 기판 상에 제공된 복수개의 수직 채널; 상기 기판 상에 제공되며, 상기 수직 채널의 연장 방향을 따라 수직 이격 되고 복수개의 패드를 포함하며 계단 형태로 적층된 복수개의 게이트를 포함하는 게이트 스택; 및 상기 계단 형태로 적층된 게이트들의 표면을 따라 연장되어 상기 복수개의 패드를 덮고, 최상부 패드에서의 두께와 최하부 패드에서의 두께가 다른 식각방지막을 포함할 수 있다.
본 실시예의 반도체 소자에 있어서, 상기 식각방지막은 상기 게이트 스택의 상부로부터 하부로 내려갈수록 그 두께가 얇아질 수 있다.
본 실시예의 반도체 소자에 있어서, 상기 식각방지막은 두께가 서로 다른 적어도 두 개의 구간들을 포함하고, 상기 구각들 각각에서는 두께가 동일할 수 있다.
본 실시예의 반도체 소자에 있어서, 상기 구간들은 상기 게이트 스택의 계단 구조 상부를 덮는, 제1 두께를 갖는 상부 구간; 및 상기 게이트 스택의 계단 구조 하부를 덮는, 상기 제1 두께보다 작은 제2 두께를 갖는 하부 구간을 포함하고, 상기 상부 및 하부 구간들은 서로 이어져 계단 구조를 이룰 수 있다.
본 실시예의 반도체 소자에 있어서, 상기 식각방지막은: 상기 게이트 스택의 계단 구조 상부를 덮는 제1 식각방지막; 및 상기 게이트 스택의 계단 구조 하부 및 상기 제1 식각방지막을 덮는 제2 식각방지막을 포함하고, 상기 게이트 스택의 계단 구조 상부에선 상기 제1 및 제2 식각방지막이 적층된 이중막 구조이고, 상기 게이트 스택의 계단 구조 하부에선 상기 제2 식각방지막으로 구성된 단일막 구조일 수 있다.
본 실시예의 반도체 소자에 있어서, 상기 식각방지막은: 상기 제1 및 제2 식각방지막 사이에 제3 식각방지막을 더 포함하고, 상기 게이트 스택의 계단 구조 상부에선 상기 제1 내지 제3 식각방지막이 적층된 삼중막 구조이고, 상기 계단 구조의 상하부 사이의 중간부에선 상기 제2 및 제3 식각방지막이 적층된 이중막 구조이고, 상기 계단 구조의 하부에선 상기 제2 식각방지막으로 구성된 단일막 구조일 수 있다.
본 실시예의 반도체 소자에 있어서, 상기 게이트 스택 중 최상부 게이트는 상기 식각방지막으로 덮혀 있을 수 있다.
본 실시예의 반도체 소자에 있어서, 상기 식각방지막은 상기 게이트 스택의 상부를 덮는 2 이상의 정수 N개의 막들이 적층된 다중막과 상기 게이트 스택의 하부를 덮는 단일막을 포함하고, 상기 다중막은 상기 게이트 스택의 상부에서 하부로 갈수록 상기 N이 감소할 수 있다.
본 발명에 의하면, 워드라인 패드들은 서로 다른 두께 분포를 갖는 식각방지막으로 덮혀 있어서 깊이가 달라 과도식각 위험을 원천적으로 방지할 수 있어 공정 불량을 없애 수율을 향상시킬 수 있다. 또한, 식각방지막의 두께는 그 높이가 높아질수록 두꺼워지므로 수직 셀의 단수가 높아지더라도 워드라인 패드 공정을 안정적으로 구현할 수 있다.
도 1a 및 1b는 본 발명의 제1 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 1c 내지 1g는 본 발명의 제1 실시예에 따른 반도체 소자의 일부를 확대 도시한 사시도이다.
도 1h는 본 발명의 제2 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 1i는 본 발명의 제3 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 1j는 본 발명의 제1 실시예에 따른 반도체 소자의 등가회로도이다.
도 2a 및 2b는 본 발명의 제4 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 3a 및 3b는 본 발명의 제5 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 3c 내지 3e는 본 발명의 제5 실시예에 따른 반도체 소자의 일부를 확대 도시한 사시도이다.
도 4a 내지 4i는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 도시한 사시도이다.
도 4j 및 4k는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 5a 내지 5u는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 트림 공정을 도시한 단면도이다.
도 6a 내지 6j는 본 발명의 실시예에 따른 반도체 소자의 제조방법에 있어서 어탯치 공정을 도시한 단면도이다.
도 7a 내지 7c는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 도시한 사시도이다.
도 8a 내지 8f는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 도시한 사시도이다.
도 9a 및 9b는 본 발명의 제4 실시예에 따른 반도체 소자의 제조방법을 도시한 사시도이다.
도 10a 및 10b는 본 발명의 실시예에 따른 반도체 소자의 응용예를 도시한 블록도이다.
이하, 본 발명에 따른 식각방지막 형성방법, 식각방지막이 구비된 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<장치실시예 1>
도 1a 및 1b를 참조하면, 반도체 소자(1)는 반도체 기판(190) 상에 제공된 복수개의 수직 채널(110)과, 그 수직 채널들(110)의 연장 방향을 따라 적층되어 워드라인(WL) 및 선택라인(SSL,GSL)을 구성하는 복수개의 게이트(150)와, 그 수직 채널들(110)과 전기적으로 연결된 복수개의 비트라인(170)을 포함할 수 있다.
수직 채널들(110) 각각은 그 하부는 반도체 기판(190)에 접속되고 그 상부는 콘택 패드(172)의 매개하에 비트라인(170)에 접속할 수 있다. 게이트들(150)은 반도체 기판(190)과 인접하는 접지 선택라인(GSL), 비트라인(170)과 인접하는 스트링 선택라인(SSL), 접지 선택라인(GSL)과 스트링 선택라인(SSL) 사이에 배치된 복수개의 워드라인(WL)을 이룰 수 있다. 하나의 수직 채널(110)을 따라 수직적으로 이격 배치된 접지 선택라인(GSL), 워드라인들(WL) 및 스트링 선택라인(SSL)은 전기적으로 직렬 연결되어 하나의 셀 스트링(도 1j의 72)을 구성할 수 있다. 워드라인들(WL)은 모두 메모리 셀을 구성하거나, 혹은 선택라인들(SSL,GSL)과 최인접한 워드라인들(WL)은 더미 셀을 구성하고 나머지는 메모리 셀을 구성할 수 있다. 이와 같이 반도체 소자(1)는 복수단의 메모리 셀이 수직적으로 직렬 연결된 셀 어레이를 포함하는 플래시 메모리 소자일 수 있다.
반도체 소자(1)는 라인들(GSL,WL,SSL)을 구동회로들에 연결하는 복수개의 콘택(160)을 포함할 수 있다. 콘택(160)은 수직 기둥과 같은 플러그 형태일 수 있고, 그 하부는 게이트(150)에 접속되고 그 상부는 구동회로에 연결된 금속라인(184,185)과 전기적으로 연결될 수 있다. 일례로, 콘택(160)은 패드(162)를 매개로 금속라인(184,185)과 접속할 수 있다. 금속라인(184,185)은 스트링 선택라인(SSL)을 스트링 선택라인 구동회로에 전기적으로 연결하는 제1 금속라인(184)과, 워드라인(WL)과 접지 선택라인(GSL)을 워드라인 구동회로와 접지 선택라인 구동회로에 각각 연결하는 제2 금속라인(185)을 포함할 수 있다. 도 1b에 도시된 것처럼 제2 금속라인(185)은 접지 선택라인(GSL)을 접지 선택라인 구동회로에 연결하는 금속라인(185g)과, 워드라인들(WL)을 워드라인 구동회로에 연결하는 금속라인들(185w)을 포함할 수 있다.
다른 예로, 콘택(160)과 금속라인(184,185) 사이에 마치 재배선과 같은 중간 금속라인(180,181)이 더 배치될 수 있다. 중간 금속라인(180,181)은 제1 금속라인(184)과 전기적으로 연결된 제1 중간 금속라인(180)과, 제2 금속라인(185)과 전기적으로 연결된 제2 중간 금속라인(181)을 포함할 수 있다. 이 경우 제1 중간 금속라인(180)은 패드(182)를 매개로 제1 금속라인(184)과 접속되고, 제2 중간 금속라인(181)은 패드(183)를 매개로 제2 금속라인(185)과 접속될 수 있다.
접지 선택라인(GSL)을 이루는 게이트(150)와 스트링 선택라인(SSL)을 이루는 게이트(150) 중 어느 하나는 라인 형태를 다른 하나는 플레이트 형태를 가지거나, 혹은 모두 라인 형태를 가질 수 있다. 워드라인(WL)을 이루는 게이트(150)는 라인 형태 혹은 플레이트 형태를 가질 수 있다. 본 실시예에 따르면, 스트링 선택라인(SSL)을 구성하는 게이트(150)는 라인 형태을 이루고 워드라인(WL)과 접지 선택라인(GSL)을 구성하는 게이트(150)는 대체로 사각 플레이트 형태를 이룰 수 있다. 워드라인(WL)과 접지 선택라인(GSL)을 구성하는 게이트(150)는 워드라인 컷(135)에 의해 나누어진 가지(151)를 포함하는 사각 플레이트 형태일 수 있다. 워드라인 컷(135)에 의해 나누어진 가지(151)에는 수직 채널(110)이 형성되는 복수개의 채널 홀(104)이 형성되어 있을 수 있다.
게이트들(150)은 균일한 혹은 비균일한 두께를 가질 수 있다. 일례로, 게이트들(150)은 워드라인(WL) 및 선택라인들(GSL,SSL)과 상관없이 동일한 두께를 가질 수 있다. 다른 예로, 워드라인(WL)을 구성하는 게이트들(150)은 제1 두께를 가지며, 선택라인들(GSL,SSL)을 이루는 게이트들(150)은 제1 두께보다 작거나 큰 제2 두께, 바람직하게는 제1 두께보다 큰 제2 두께를 가질 수 있다. 게이트들(150) 사이에는 도 1c에 도시된 바와 같이 절연막(140)이 형성되어 있는데, 절연막(140)은 균일한 혹은 비균일한 두께를 가질 수 있다. 이에 따라, 게이트들(150)의 수직 이격 거리는 동일하거나 다를 수 있다. 일례로, 절연막(140)은 형성 위치에 상관없이 동일한 두께를 가질 수 있다. 다른 예로, 워드라인들(WL) 사이의 절연막(140)은 제3 두께를 가질 수 있고, 워드라인(WL) 및 접지 선택라인(GSL) 사이 및/또는 워드라인(WL) 및 스트링 선택라인(SSL) 사이의 절연막(140)은 제3 두께보다 작거나 큰 제4 두께, 바람직하게는 제3 두께보다 큰 제4 두께를 가질 수 있다.
게이트들(150)은 네측면들이 계단을 이루는 피라미드 구조의 게이트 스택(105)을 이룰 수 있다. 이에 따라 게이트들(150) 각각은 위에 인접한 게이트(150)에 의해 덮히지 않고 노출되어 콘택(160)이 접속되는 장소를 제공하는 패드(152)를 포함할 수 있다. 패드(152)는 게이트(150) 중에서 노출된 일부를 말하며 별도로 형성되는 부분은 아니다. 이미 언급한 바와 같이 게이트들(150)은 계단 형태로 적층되어 있으므로 패드들(152) 역시 계단 형태를 이룰 수 있다. 따라서, 패드들(152)에 접속되는 콘택들(160)의 높이가 달라질 수 있다. 이 경우 콘택홀들(도 4j의 137)을 형성하기 위한 식각 공정시 대체로 상부에 배치된 게이트들(150)이 과도식각되어 인접한 위아래의 게이트들(150)을 관통하는 콘택홀(137)이 형성될 수 있다. 본 실시예에 의하면, 반도체 소자(1)는 과도식각을 방지하기 위해 패드들(152)을 덮는 식각방지막(120)을 포함할 수 있다.
식각방지막(120)은 게이트(150)의 패드(152)를 덮는 혹은 게이트(150)의 가장자리 측면 및 패드(152)를 덮는 형태일 수 있다. 일례로, 대체로 사각 플레이트 형상의 워드라인(WL) 및 접지 선택라인(GSL)을 덮는 식각방지막(120)은 게이트(150)의 패드(152) 및 가장자리 측면을 둘러싸는 형태일 수 있다. 라인 형태의 스트링 선택라인들(SSL)을 덮는 식각방지막(120)은 게이트(150)의 상면 및 마주보는 가장자리 측면을 둘러싸는 형태일 수 있다. 특히, 가장 바깥쪽에 배치된 스트링 선택라인(SSL)을 덮는 식각방지막(120)은 게이트(150)의 상면, 마주보는 가장자리 측면, 및 바깥쪽 측면을 둘러싸는 형태일 수 있다. 도 1a 및 1b에선 식각방지막(120)이 게이트(150)별로 상하 분리된 형태로 도시되어 있으나 네측면이 연속적인 계단 구조를 가질 수 있다.
식각방지막(120)은 그 두께가 동일하거나 혹은 형성된 위치에 따라 그 두께가 상이할 수 있다. 예컨대, 식각방지막(120)은 스트링 선택라인(SSL), 워드라인들(WL) 및 접지 선택라인(GSL)에 상관없이 완전하게 혹은 거의 동일한 두께를 가질 수 있다. 다른 예로, 식각방지막(120)은 스트링 선택라인(SSL), 워드라인들(WL) 및 접지 선택라인(GSL) 순으로 그 두께가 점진적으로 작아질 수 있다. 또 다른 예로, 식각방지막(120)은 스트링 선택라인(SSL), 워드라인들(WL) 및 접지 선택라인(GSL) 순으로 작아지되, 구간별로 그 두께가 달라질 수 있다.
본 실시예에 의하면, 식각방지막(120)은 구간별로 그 두께가 달라지질 수 있다. 가령, 식각방지막(120)은 복수개의 구간(121,123,125)으로 나누어지고 구간들(121,123,125) 각각에선 그 두께가 완전하게 혹은 거의 동일할 수 있다. 일례로, 식각방지막(120)은 위에서부터 아래로, 즉 스트링 선택라인(SSL)에서부터 접지 선택라인(GSL) 순으로 제1 두께를 갖는 제1 구간(121), 제1 두께보다 작은 제2 두께를 갖는 제2 구간(123), 및 제2 두께보다 작은 제3 두께를 갖는 제3 구간(125)으로 구분될 수 있다. 식각방지막(120)은 제1 구간(121)에선 스트링 선택라인(SSL) 혹은 스트링 선택라인(SSL) 및 그 아래에 인접한 적어도 하나의 워드라인(WL)을 상대적으로 가장 큰 제1 두께로 덮으며, 제3 구간(125)에선 접지 선택라인(GSL) 혹은 접지 선택라인(GSL) 및 그 위에 인접한 적어도 하나의 워드라인(WL)을 상대적으로 가장 작은 제3 두께로 덮으며, 제2 구간(123)에선 나머지 워드라인들(WL)을 중간 크기의 제2 두께로 덮을 수 있다.
본 실시예에 의하면, 스트링 선택라인(SSL)은 식각방지막(120)에 의해 덮혀있고, 특히 식각방지막(120)의 두께가 상대적으로 가장 두껍기 때문에 에칭이나 연마 공정 중 발생할 수 있는, 특히 셀 어레이의 가장자리 및/또는 모서리에 가해지는 손상으로부터 보호할 수 있다. 이에 따라, 공정 마진을 높일 수 있고 반도체 소자(1)의 전기적 특성을 향상시킬 수 있다. 다른 예로, 식각방지막(120)은 제1 구간(121) 및 제2 구간(123)을 포함하되 제3 구간(125)을 포함하지 아니할 수 있다. 이 경우, 접지 선택라인(SSL), 혹은 접지 선택라인(SSL) 및 그 바로 위의 적어도 하나의 워드라인(WL)은 식각방지막(120)에 의해 덮혀 있지 아니할 수 있다.
식각방지막(120)은 단일막, 다중막, 혹은 이들의 혼합으로 이루어질 수 있다. 본 실시예에 의하면, 식각방지막(120)은 다중막과 단일막의 혼합으로 이루어질 수 있다. 예컨대, 제1 구간(121)은 삼중막, 제2 구간(123)은 이중막, 제3 구간(125)은 단일막으로 이루어질 수 있다. 식각방지막(120)의 다중막 구조는 도 5a 내지 5q를 참조하면 명확히 이해될 것이다.
도 1c 및 1d를 참조하면, 게이트들(150) 사이에는 절연막들(101)이 배치되고 수직 채널(110)과 게이트(150) 사이에는 정보를 저장하는 정보저장막(140)이 개재될 수 있다. 정보저장막(140)은 수직 채널(110)의 측면을 둘러싸는 전하저장막(143)을 포함할 수 있다. 예를 들면, 전하저장막(143)은 트랩 절연막, 플로팅 게이트, 도전성 나노 도트(conductive nano dot)을 포함하는 절연막 중 어느 하나일 수 있다. 일 실시예에 따르면, 정보저장막(140)은 터널 절연막(141) 및 블록킹 절연막(145)을 더 포함할 수 있다. 게이트들(150)이 수직 적층되어 있어 수직 채널(110)의 연장 방향을 따라 직렬 연결된 복수개의 메모리 셀(115)이 구성될 수 있다. 이미 언급한 바와 같이 식각방지막(120)은 연속적인 계단 형태를 가질 수 있다. 식각방지막(120)은 절연막(101)과 식각선택비가 있는 절연성 물질로 구성될 수 있다. 식각방지막(120)이 다중막 혹은 다중막과 단일막의 혼합으로 구성된 경우 다중막을 구성하는 복수의 막은 동종 물질 혹은 이종물질일 수 있다.
도 1e를 참조하면, 수직 채널(110)은 그 내부에 절연체(111)를 갖는 마카로니(macaroni) 구조일 수 있다. 절연체(111)가 수직 채널(110)의 내부를 차지하므로 수직 채널(110)은 도 1d의 구조에 비해 얇은 두께를 가질 수 있고, 이는 캐리어의 트랩 싸이트를 줄여 전기적 특성을 향상시킬 수 있다.
도 1f 및 1g를 참조하면, 정보저장막(140)은 수직 채널(110)의 측벽을 따라 수직 연장된 형태를 가질 수 있다. 상기 구조에 의하면, 정보저장막(140)이 절연막들(101) 사이에 형성되지 아니하므로 절연막들(101) 사이의 수직 거리를 줄일 수 있고 이에 따라 반도체 소자(1)의 전체적인 수직 높이를 줄일 수 있다. 정보저장막(140)은 수직 채널(110)에 접하는 터널 절연막(141)과, 게이트(150)에 접하는 블록킹 절연막(145)과, 그리고 터널 절연막(141) 및 블록킹 절연막(145) 사이에 형성된 전하저장막(143)을 포함할 수 있다. 수직 채널(110)은 도 1c와 같은 벌크 구조 혹은 도 1e와 같은 마카로니 구조를 가질 수 있다.
<장치실시예 2>
도 1h를 참조하면, 반도체 소자(1a)는 반도체 기판(190) 상에 복수개의 수직 채널(110)이 형성되어 있고, 수직 채널(110)의 연장 방향으로 따라 게이트들(150)이 상하 적층된 게이트 스택(105a)을 포함할 수 있다. 게이트 스택(105a)은 마주보는 양측에 계단 형태를 가질 수 있다. 이에 의하면, 게이트들(150)은 마주보는 양측, 가령 비트라인(170)의 연장 방향과 대체로 직교하는 양방향으로 계단 형태를 이루되 나머지 방향으로는 수직 형태로 적층될 수 있다. 양측 계단형 게이트 스택(105a)을 덮는 식각방지막(120)은 양측 계단 구조를 가질 수 있다. 이외는 도 1a 내지 1g의 설명이 동일 유사하게 적용될 수 있다.
<장치실시예 3>
도 1i를 참조하면, 반도체 소자(1b)는 반도체 기판(190) 상에 수직 채널(110)의 연장 방향으로 따라 게이트들(150)이 상하 적층된 일측 계단형 게이트 스택(105b)을 포함할 수 있다. 이에 의하면, 게이트들(150)은 어느 일측, 가령 비트라인(170)의 연장 방향과 대체로 직교하는 어느 한 방향으로 계단 형태를 이루되 나머지 방향으로는 수직 형태로 적층될 수 있다. 식각방지막(120)은 일측 계단형 게이트 스택(105b)을 덮는 일측 계단 구조를 가질 수 있다. 이외는 도 1a 내지 1g의 설명이 동일 유사하게 적용될 수 있다.
<등가회로도>
도 1j를 도 1a 및 1b와 같이 참조하면, 본 발명 실시예의 반도체 소자(1)에 있어서 워드라인(WL)을 이루는 게이트(150)와 수직 채널(110)은 메모리 셀(115)을 정의하고, 스트링 선택라인(SSL)을 이루는 게이트(150)와 수직 채널(110)은 상부 비메모리 셀(76)을 정의하고, 접지 선택라인(GSL)을 이루는 게이트(150)와 수직 채널(110)은 하부 비메모리 셀(74)을 정의할 수 있다. 반도체 기판(190)의 일부는 소오스로 구성되며 공통 소오스 라인(CSL)에 상당한다. 하나의 수직 채널(110)을 따라 정의된 상부 비메모리 셀(76)과 하부 비메모리 셀(74), 그리고 이들 비메모리 셀(74,76) 사이의 복수개의 메모리 셀(115)이 하나의 셀 스트링(72)을 구성하며, 셀 스트링(72)은 비트라인(BL)에 전기적으로 연결될 수 있다. 하나의 비트라인(BL)에는 복수개의 셀 스트링(72)이 병렬 연결될 수 있다. 본 예의 등가회로도는 도 1a의 반도체 소자(1)에만 적용되는 것이 아니라 본 명세서에 개시된 모든 반도체 소자에 적용될 수 있다.
복수개의 워드라인(WL) 각각은 평면 구조를 가지며 셀 스트링(72)에 대해 실질적으로 수직일 수 있다. 복수개의 워드라인(WL)에는 복수개의 메모리 셀(115)이 3차원적으로 분포될 수 있다. 복수개의 스트링 선택라인(SSL)은 복수개의 비트라인(BL)을 X 방향으로 가로지도록 배치될 수 있다. Y 방향으로 이격 배열된 복수개의 스트링 선택라인(SSL) 각각은 X 방향으로 이격 배열된 복수개의 비트라인(BL) 각각과 전기적으로 연결되므로 하나의 셀 스트링(72)이 독립적으로 선택될 수 있다. 접지 선택라인(GSL)은 평면 구조를 가지며 셀 스트링(72)에 대해 실질적으로 수직일 수 있다. 접지 선택라인(GSL)은 수직 채널(110)과 반도체 기판(190) 사이의 전기적 연결을 제어할 수 있다.
본 실시예의 반도체 소자(1)에 있어서 프로그램 동작은 선택된 워드라인(WL)과 수직 채널(110) 사이에 전압차를 설정하여 전하를 전하저장막에 주입함으로써 구현될 수 있다. 일례로, 선택된 워드라인(WL)에 프로그램 전압(Vprog)을 인가하므로써 파울러-노던하임 터널링 현상을 이용하여 수직 채널(110)으로부터 프로그램하고자 하는 워드라인(WL)에 속한 메모리 셀(115)의 전하저장막으로 전자를 주입하여 프로그램을 구현할 수 있다. 선택된 워드라인(WL)에 인가된 프로그램 전압은 비선택 워드라인에 속한 메모리 트랜지스터를 프로그램시킬 수 있으므로, 부스팅 기술을 이용하여 의도되지 않는 프로그램을 방지할 수 있다.
판독 동작은 판독하고자 하는 메모리 셀(115)에 연결된 워드라인(WL)에 가령 O 볼트(volt)로 설정하고 다른 워드라인(WL)에는 읽기 전압(Vread)을 설정한다. 그 결과, 판독하고자 하는 메모리 셀(115)의 문턴 전압(Vth)이 0 볼트보다 큰지 또는 작은지에 의존하여 비트라인(BL)에 전류가 충전되는지가 결정되며, 이에 따라 비트라인(BL)의 전류를 감지하므로써 판독하고자 하는 메모리 셀(115)의 데이터 정보가 판독될 수 있다.
소거 동작은 게이트 유도 드레인 누설전류(GIDL)를 이용하여 블록 단위로 수행될 수 있다. 일례로, 선택된 비트라인(BL)과 기판(190)에 소거 전압(Verase)을 인가하므로써 수직 채널(110)의 전위를 상승시킨다. 이때, 수직 채널(110)의 전위는 약간 지연되면서 상승되도록 할 수 있다. 이에 수반하여, 접지 선택라인(GSL)에 상당하는 게이트(150)의 단자에서 GIDL이 발생하고, GIDL에 의해 생성된 전자는 기판(190)으로 방출되고 생성된 정공은 수직 채널(110)로 방출된다. 이로 인해 소거 전압(Verase) 근처의 전위가 메모리 셀(115)의 수직 채널(110)으로 전달될 수 있다. 이때, 워드라인(WL)의 전위를 O 볼트로 설정하면 메모리 셀(115)에 축적된 전자들이 빠져나오게 되어 데이터 소거가 구현될 수 있다. 한편, 의도되지 않은 소거 동작이 행해지지 않도록 비선택 블록의 워드라인을 플로팅시킬 수 있다.
본 실시예에 따른 반도체 소자(1)의 동작 방법은 본 발명의 기술적 사상을 예시적으로 설명하기 위한 것이며, 본 발명의 기술적 특징이 이에 한정되는 것은 아니다. 이 분야에 종사하는 통상의 지식을 가진 자라면 공지된 기술들에 기초하여 상기 동작 방법의 변형을 용이하게 구현하는 것은 자명하므로, 동작 방법과 관련된 본 발명의 기술적 특징은 공지된 기술들에 기초하여 다양하게 변형되어 구현될 수 있음은 물론이다.
<장치실시예 4>
도 2a 및 2b를 참조하면, 반도체 소자(1c)는 반도체 기판(190) 상에 수직 채널(110)의 연장 방향을 따라 게이트들(150)이 상하 적층된 피라미드형 게이트 스택(105)을 포함할 수 있다. 반도체 소자(1c)의 전기적 특성을 향상시키 위해 선택라인들(SSL,GSL) 중 적어도 어느 하나를 복수단으로 구성할 수 있다. 본 실시예에 따르면, 도 2b에 도시된 바와 같이 게이트들(150)은 2단의 스트링 선택라인들(SSL0,SSL1), 2단의 접지 선택라인들(GSL0,GSL1) 및 복수단의 워드라인들(WL)을 구성할 수 있다.
일례로, 2단의 스트링 선택라인들(SSL0,SSL1) 각각은 콘택(160)과 접속하며, 이들 두 개의 콘택들(160)은 패드(182)를 매개로 하나의 제1 중간 금속라인(180)과 접속할 수 있다. 이에 따라 2단의 스트링 선택라인들(SSL0,SSL1)이 서로 전기적으로 연결될 수 있다. 전기적으로 연결된 2단의 스트링 선택라인들(SSL0,SSL1)은 1단의 스트링 선택라인(SSL)에 비해 채널 길이를 증가되므로 누설전류 특성을 향상시킬 수 있다. 마찬가지로, 2단의 접지 선택라인들(GSL0,GSL1) 각각은 콘택(160)과 접속하며, 이들 두 개의 콘택들(160)은 패드(183)를 매개로 하나의 제2 중간 금속라인(181a)과 접속할 수 있다. 이에 따라, 2단의 접지 선택라인들(GSL0,GSL1)이 서로 전기적으로 연결되므로써 1단의 접지 선택라인(GSL)에 비해 채널 길이가 증가되므로써 누설전류 특성이 향상될 수 있다.
워드라인들(WL)은 스트링 선택라인들(SSL0,SSL1)에 비해 대체로 높은 전압이 인가될 수 있다. 이 경우 워드라인들(WL)과 스트링 선택라인들(SSL0,SSL1) 사이에 전압강하가 발생할 수 있으므로 이를 완화하고자 스트링 선택라인(SSL1)과 최인접하는 워드라인(WL)은 더미 워드라인으로 구성할 수 있다. 마찬가지로, 상대적으로 낮은 전압이 걸리는 접지 선택라인(GSL1)에 최인접하는 워드라인(WL)을 더미 워드라인으로 구성할 수 있다.
이외는 도 1a 내지 1j의 설명이 동일 유사하게 적용될 수 있다. 가령, 스트링 선택라인들(SSL0,SSL1)을 구성하는 게이트들(150)은 라인 형태일 수 있고, 워드라인들(WL) 및 접지 선택라인들(GSL0,GSL1)을 구성하는 게이트들(150)은 워드라인 컷(135)에 의해 구분되는 가지(151)를 포함하는 플레이트 형태일 수 있다. 식각방지막(120)은 피라미드형 게이트 스택(105)을 덮으며 구간들(121,123,125) 별로 두께가 달라지는 네측면이 연속적인 계단 구조일 수 있다.
<장치실시예 5>
도 3a 및 3b를 참조하면, 반도체 소자(2)는 반도체 기판(290) 상에 제공된 복수개의 수직 채널(210)의 연장 방향으로 따라 수직 방향으로 적층되어 복수단의 셀을 구성하는 복수개의 게이트들(250)을 포함하는 피라미드형 게이트 스택(205)을 구비할 수 있다. 게이트들(250)은 계단 형태로 적층되어 있어 게이트(250)에는 일부 노출된 부분인 패드(252)가 정의될 수 있다. 게이트들(250)의 패드(252)와 접속하는 복수개의 콘택(260), 콘택들(260)과 전기적으로 연결되어 게이트들(250)을 구동회로에 전기적으로 연결하는 복수개의 금속라인들(284,285), 수직 채널들(210)과 전기적으로 연결된 복수개의 비트라인(270)이 제공될 수 있다. 금속라인들(284,285)과 콘택들(260) 사이에 복수개의 중간 금속라인(280,281)이 더 제공될 수 있다.
게이트들(250)은 위부터 아래 순으로 스트링 선택라인(SSL)과 워드라인들(WL) 및 접지 선택라인(GSL)을 구성하며, 이들 라인들(SSL,WL,GSL)은 하나의 수직 채널(210)을 따라 전기적으로 직렬 연결되어 하나의 스트링을 이룰 수 있다. 스트링 선택라인(SSL)을 구성하는 게이트(250)와 접지 선택라인(GSL)을 구성하는 게이트(250) 중에서 어느 하나는 라인 형태를 다른 하나는 플레이트 형태를 가지거나, 혹은 모두 라인 형태를 가질 수 있다. 워드라인(WL)을 이루는 게이트(250)는 라인 형태 혹은 플레이트 형태를 가질 수 있다. 본 실시예에 의하면, 스트링 선택라인(SSL)을 구성하는 게이트(250)는 라인 형태이고, 접지 선택라인(GSL)을 구성하는 게이트(250)와 워드라인(WL)을 구성하는 게이트(250)는 대체로 사각 플레이트 형태일 수 있다.
스트링 선택라인들(SSL)과 접속하는 콘택들(260)은 패드들(262)을 매개로 제1 금속라인들(284)과 접속하거나, 혹은 패드들(282)을 매개로 제1 금속라인들(284)과 접속하는 제1 중간 금속라인들(280)과 접속하여 스트링 선택라인들(SSL)을 스트링 선택라인 구동회로에 전기적으로 연결할 수 있다. 접지 선택라인(GSL) 및 워드라인들(WL)과 접속하는 콘택들(260)은 패드들(262)을 매개로 제2 금속라인들(285)과 접속하거나, 혹은 패드들(283)를 매개로 제2 중간 금속라인들(281)과 접속하여 접지 선택라인(GSL)을 접지 선택라인 구동회로에 연결하고 워드라인들(WL)을 워드라인 구동회로에 연결할 수 있다. 제2 금속라인들(285)은 접지 선택라인(GSL)을 접지 선택라인 구동회로에 연결하는 금속라인(285g)과, 워드라인들(WL)을 워드라인 구동회로에 연결하는 금속라인들(285w)을 포함할 수 있다.
본 실시예에 따르면, 피라미드형 게이트 스택(205)은 식각방지막(220)으로 덮혀 있을 수 있다. 이에 따라, 패드(252)는 식각방지막(220)으로 덮혀 있을 수 있다. 일례로, 식각방지막(220)은 대체로 네측면이 계단을 이루는 구조를 가질 수 있고, 접지 선택라인(GSL) 및 워드라인들(WL)을 이루는 게이트들(250)의 가장자리 네측면들과 패드들(252)을 둘러싸는 형태를 가질 수 있다. 스트링 선택라인들(SSL)은 상면 및 마주보는 양측면이 식각방지막(220)으로 덮혀 있고, 가장 바깥쪽에 배치된 스트링 선택라인(SSL)은 바깥쪽 측면도 식각방지막(220)으로 덮혀 있을 수 있다. 식각방지막(220)은 스트링 선택라인(SSL)부터 접지 선택라인(GSL) 순으로 그 두께가 점진적으로 작아지거나, 혹은 위치에 관계없이 그 두께가 동일하거나, 혹은 구간별로 그 두께가 달라질 수 있다. 일 실시예에 따르면, 식각방지막(220)은 구간들(221,223,225)별로 두께가 상이할 수 있다. 예컨대, 식각방지막(220)은 구간들(221,223,225) 중 제1 구간(221)은 가장 큰 두께를 제3 구간(225)은 가장 얇은 두께를 제2 구간(223)은 중간 두께를 가질 수 있다.
도 3c 및 3d를 참조하면, 게이트들(250) 사이에 절연막들(201)이 개재되고 정보저장막(240)은 수직 채널(210)의 측벽에 수직 채널(210)의 길이 방향을 따라 수직 연장될 수 있다. 정보저장막(240)은 수직 채널(210)의 측벽으로부터 터널 절연막(241), 전하저장막(243) 및 블록킹 절연막(245) 순으로 적층된 다중막 구조일 수 있다.
도 3e를 참조하면, 캐리어의 트랩 싸이트를 비교적 줄일 수 있는 얇은 수직 채널(210)을 구현하기 위해 수직 채널(210)은 그 내부에 절연체(211)가 채워진 마카로니 구조일 수 있다.
도 3a 및 3b를 다시 참조하면, 게이트 스택(205)은 도 1h와 동일 유사하게 양측 계단형 스택 혹은 도 1i와 동일 유사하게 일측 계단형 스택일 수 있다. 다른 예로, 반도체 소자(2)는 도 2a 및 2b와 동일 유사하게 스트링 선택라인(SSL)과 접지 선택라인(GSL) 중 적어도 어느 하나를 복수단, 가령 2단 구조로 구성할 수 있다.
<방법실시예 1>
도 4a를 참조하면, 반도체 기판(190) 상에 몰드 스택(100)을 형성하고, 몰드 스택(100)을 관통하여 반도체 기판(190)의 상면을 노출시키는 복수개의 채널 홀(104)을 형성할 수 있다. 반도체 기판(190)은 반도체 특성을 갖는 물질, 예를 들면 실리콘 웨이퍼 혹은 절연체에 의해 덮힌 반도체를 포함하는 기판일 수 있다. 몰드 스택(100)은 복수개의 절연막(101)과 복수개의 희생막(103)을 교대로 그리고 반복적으로 적층하여 형성할 수 있다. 몰드 스택(100)의 최상부는 절연막(101)으로 구성될 수 있다. 절연막(101)과 희생막(103)은 식각선택성을 갖는 물질일 수 있다. 예를 들어, 절연막(101)은 실리콘 산화막이나 실리콘 질화막일 수 있고, 희생막(103)은 실리콘막, 실리콘 산화막, 실리콘 질화막 및 실리콘 카바이드 중에서 선택된 절연막(101)과 다른 것일 수 있다. 본 실시예에 의하면 절연막(101)은 실리콘 산화막, 희생막(103)은 실리콘 질화막일 수 있다.
도 4b를 참조하면, 채널 홀들(104) 내에 반도체 기판(190)과 접속되는 복수개의 수직 채널(110)을 형성할 수 있다. 일례로, 수직 채널(110)은 반도체로 형성할 수 있다. 예를 들어, 수직 채널(110)은 에피택시얼 혹은 화학기상증착 기술을 사용하여 형성되는 반도체 물질로 이루어질 수 있고, 다결정, 단결정 및 비정질 구조 중 어느 한 가지의 구조를 포함할 수 있다. 수직 채널(110)은 도 1c와 같은 벌크 구조, 혹은 도 1e와 같은 마카로니 구조로 형성할 수 있다. 수직 채널(110)은 상하부 단면적이 동일 유사한 기둥 형태 혹은 상부에서 하부로 갈수록 단면적이 작아지는 테이퍼된(tapered) 기둥 형태일 수 있다.
도 4c를 참조하면, 상기 수직 채널 형성 공정 이후에 계단 패터닝 공정을 진행할 수 있다. 예컨대, 몰드 스택(100)을 계단형으로 패터닝하여 계단 구조(107)를 만들 수 있다. 이와 동시에 계단형으로 패터닝된 몰드 스택(100)을 덮는 식각방지막(120)을 형성할 수 있다. 본 실시예에 의하면, 기판(190)은 식각방지막(120)의 두께가 서로 다른 적어도 두 개의 구간, 가령 세 개의 구간들(121,123,125)로 분할될 수 있고, 식각방지막(120)의 두께는 구간들(121,123,125)에 따라 다르지만 구간들(121-125) 각각에서는 그 두께가 동일할 수 있다. 이와 다르게, 식각방지막(120)의 두께는 전체적으로 동일할 수 있다. 구간들(121-125)은 식각방지막(120)의 상이한 두께를 구분하고자 도입한 것으로, 어느 특정 크기로 한정되지 아니하며 식각방지막(120)의 두께 분포에 따라 그 광협이 달라질 수 있다. 본 명세서에선 편의상 식각방지막(120)을 식각방지막(120)의 두께에 따라 복수개의 구간들(121-125)로 구분하기로 한다.
본 명세서에선 간결한 도시를 구현하고자 몰드 스택(100)의 일측에 계단 구조(107)로 패터닝된 것을 도시하였으나 본 발명은 이에 한정되지 아니하며, 몰드 스택(100)의 네측면에 혹은 마주보는 양측면에 계단 구조(107)가 구현될 수 있다. 계단 구조(107) 및 식각방지막(120)은 몰드 스택(100)을 순차 식각하여 구현할 수 있다. 상기 식각 공정은 마스크를 순차 축소시키는 트림 공정 혹은 마스크를 순차 확대시키는 어탯치 공정을 채택할 수 있다. 이하에선 트림 공정과 어탯치 공정을 상세히 설명하기로 한다.
<Trim 공정>
도 5a를 참조하면, 몰드 스택(100) 상에 제1 마스크(20)를 형성할 수 있다. 제1 마스크(20)는 절연막(101) 및 희생막(103)과 식각 선택비가 있는 물질, 가령 포토레지스트의 증착 및 패터닝으로 형성할 수 있다. 본 실시예에 의하면, 트림 공정은 마스크를 축소시키는 것이므로 축소되는 크기 및/또는 계단 단수를 고려하여 제1 마스크(20)는 적절한 크기를 가지도록 형성하는 것이 바람직하다. 트림 공정은 몰드 스택(100)을 관통하는 수직 채널(110)을 형성한 이후에 혹은 그 이전에 진행할 수 있다.
도 5b 내지 5e를 참조하면, 제1 마스크(20)를 트리밍하여 크기가 작은 마스크들(22,24)을 순차 형성하고, 그 마스크들(20,22,24)을 이용한 수회의 식각 공정으로 몰드 스택(100)을 반복적으로 패터닝하여 계단들(S1,S2,S3)을 형성하고, 계단들(S1-S3)이 형성된 몰드 스택(100) 상에 제1 식각방지막(120a)을 형성할 수 있다. 본 명세서에선 마스크 트림 공정과 식각방지막 형성 공정을 트림 싸이클이라 정의하기로 한다. 하나의 트림 싸이클 내에서 마스크 트림 공정은 특정 횟수로 제한되지 않는다.
일례로서, 도 5b에 도시된 바와 같이, 제1 마스크(20)를 이용한 1차 식각 공정으로 최상부 절연막(101)과 희생막(103)을 패터닝하여 제1 패턴(1)을 형성할 수 있다. 1차 식각 공정은 이방성 식각 기술을 사용할 수 있다. 1차 식각 공정은 최상부 희생막(103) 바로 아래의 절연막(101)이 드러날 때까지 진행할 수 있다.
도 5c에 도시된 바와 같이, 제1 마스크(20)를 1차 트리밍(점선화살표)하여 1차 축소된 제1 마스크(22)를 이용한 2차 식각 공정으로 제1 패턴(1)을 더 패터닝하여 제1 축소 패턴(1a)을 형성할 수 있다. 2차 식각 공정에 따른 제1 축소 패턴(1a) 형성과 더불어 제1 패턴(1)에 의해 덮혀 있지 아니한 절연막(101)과 희생막(103)이 패터닝되어 제2 패턴(2)이 형성될 수 있다. 2차 식각 공정시 제1 패턴(1)을 이루는 절연막(101)과 희생막(103)이 식각되는 깊이와 제1 패턴(1) 바로 아래의 절연막(101)과 희생막(103)이 식각되는 깊이가 동일하거나 거의 유사해지는 것이 계단 패터닝 공정의 완성도를 구현하는데 바람직하다 할 것이다. 일례로, 본 발명을 이에 한정하는 것은 아니지만, 몰드 스택(100) 형성시 절연막들(101)은 동일 유사한 두께를 가지도록, 그리고 희생막들(103) 역시 동일 유사한 두께를 가지도록 형성할 수 있다. 다른 예로, 절연막들(101)과 희생막들(103) 각각은 불균일한 두께로, 가령 몰드 스택(100)의 상하층에선 두껍고 중간층에선 얇게 형성되거나 혹은 몰드 스택(100)의 높이에 따라 두께가 커지거나 작아지도록 형성될 수 있다. 절연막(101)과 희생막(103)은 서로 동일하거나 상이한 두께를 가지도록 형성할 수 있다.
도 5d에 도시된 바와 같이, 1차 축소된 제1 마스크(22)를 2차 트리밍하여 2차 축소된 제1 마스크(24)를 형성하고, 그 2차 축소된 제1 마스크(24)를 이용한 3차 식각 공정으로 제1 축소 패턴(1a)을 더 패터닝하여 제1 계단(S1)으로 형성할 수 있다. 3차 식각 공정으로 제1 계단(S1)이 형성될 때 제2 패턴(2)이 더 패터닝되어 제2 계단(S2)으로 형성될 수 있다. 아울러, 3차 식각 공정으로 제2 계단(S2)이 형성될 때 제2 패턴(2) 바로 아래의 절연막(101)과 희생막(103)이 패터닝되어 제3 패턴, 즉 제3 계단(S3)이 형성될 수 있다.
이처럼, 도 5a 내지 5d에 도시된 바와 같이, 2회의 마스크 트림 공정에 의하면 3회의 식각 공정으로써 최상부 절연막(101)과 희생막(103)은 3회 패터닝되어 제1 계단(S1)으로 형성되고, 바로 아래의 절연막(101)과 희생막(103)은 2회 패터닝되어 제2 계단(S2)으로 형성되고, 그리고 더 아래의 절연막(101)과 희생막(103)은 1회 패터닝되어 제3 계단(S3)으로 형성될 수 있다.
도 5e를 참조하면, 가령 애싱 공정으로 제1 마스크(24)를 제거하고 제1 내지 제3 계단들(S1-S3)이 형성된 몰드 스택(100) 상에 제1 식각방지막(120a)을 형성할 수 있다. 예컨대, 제1 식각방지막(120a)은 절연막(101) 및 희생막(103)과 식각 선택비가 있는 절연막을 콘포말하게 증착하여 형성할 수 있다. 제1 식각방지막(120a)은 몰드 스택(100)의 상부 프로파일을 따라 계단 형태로 형성될 수 있다. 제1 식각방지막(120a)은 알루미늄 산화막, 하프늄 산화막, 타이타늄 산화막, 탄탈륨 산화막, 지르코늄 산화막, 게르마늄 산화막 및 이들의 조합 중 어느 하나를 포함할 수 있다. 이외에 제1 식각방지막(120a)은 실리콘 계열 물질, 가령 실리콘카바이드(SiC), 실리콘옥시카바이드(SiOC), 실리콘카본나이트라이드(SiCN) 또는 이들의 조합 등을 포함할 수 있다. 본 실시예에 의하면, 제1 식각방지막(120a)은 알루미늄 산화막(AlOx)을 증착하여 형성할 수 있다.
도 5f 내지 5l을 참조하면, 도 5b 내지 도 5e에서 설명한 바와 동일 유사하게 트림 싸이클을 진행하여 제4 내지 제6 계단(S4,S5,S6)을 더 형성하고, 그 계단들(S4-S6)이 포함된 몰드 스택(100) 상에 제2 식각방지막(120b)을 더 형성할 수 있다.
일례로서, 도 5f를 참조하면, 제1 식각방지막(120a) 상에 제2 마스크(30)를 형성하고, 제2 마스크(30)를 이용한 1차 식각 공정으로 제3 계단(S3) 아래의 절연막(101)과 희생막(103)을 패터닝하여 제4 패턴(4)을 형성할 수 있다.
도 5g를 참조하면, 제2 마스크(30)를 1차 트리밍하여 1차 축소된 제2 마스크(32)를 형성할 수 있다. 이 경우 제1 식각방지막(120a) 중에서 제4 패턴(4) 상의 일부(120-1)가 드러날 수 있다. 이 상태에서 2차 식각 공정을 진행하게 되면 계단 패터닝 공정이 불량해져 원하는 형태의 계단 구조가 만들어지지 않을 수 있다. 예컨대, 2차 식각 공정시 제4 패턴(4) 바로 아래의 절연막(101)과 희생막(103)이 패터닝되는 동안 제4 패턴(4)을 이루는 절연막(101)과 희생막(103)은 노출된 제1 식각방지막(120-1)에 의해 패터닝되지 않거나 혹은 일부만이 패터닝될 수 있다. 또는 2차 식각 공정시 제4 패턴(4)을 이루는 절연막(101)과 희생막(103) 그리고 노출된 제1 식각방지막(120-1)이 패터닝되는 동안 제4 패턴(4) 바로 아래의 복수개의 절연막(101)과 희생막(103)이 식각되어 원하는 형태의 계단 구조가 만들어지지 않을 수 있다. 그러므로, 2차 식각 공정을 진행하기 이전에 노출된 제1 식각방지막(120-1)을 선택적으로 제거하는 보조 식각 공정을 더 진행하여, 도 5h에 도시된 바와 같이, 제4 패턴(4)의 절연막(101)을 노출시키는 것이 바람직하다. 일례로, 제1 식각방지막(120a)으로서 알루미늄 산화막을 채택한 경우 NH4OH을 포함하는 식각액(예: NH4OH와 H2O2와 H2O의 혼합액)으로 제1 식각방지막(120a)을 선택적으로 제거할 수 있다.
도 5i를 참조하면, 1차 축소된 제2 마스크(32)를 이용한 2차 식각 공정으로 제4 패턴(4)을 더 패터닝하여 제4 축소 패턴(4a)을 형성할 수 있다. 2차 식각 공정시 제4 패턴(4) 바로 아래의 절연막(101)과 희생막(103)이 같이 패터닝되어 제5 패턴(5)이 형성될 수 있다.
도 5j를 참조하면, 1차 축소된 제2 마스크(32)를 2차 트리밍하여 2차 축소된 제2 마스크(34)를 형성할 수 있다. 상기 2차 마스크 트리밍에 의해 노출된 제1 식각방지막(120-2)을 제거하기 위해 선택적으로 보조 식각 공정을 더 진행하여 후속 3차 식각 공정시 제4 축소 패턴(4a)에 대한 식각 환경과 제5 패턴(5)에 대한 식각 환경을 동일 유사하게 설정하는 것이 바람직하다.
도 5k를 참조하면, 2차 축소된 제2 마스크(34)를 이용한 3차 식각 공정으로 제4 축소 패턴(4a)을 더 패터닝하여 제4 계단(4)으로 형성할 수 있다. 3차 식각 공정에 따른 제4 계단(S4) 형성시, 제5 패턴(5)이 더 패터닝되어 제5 계단(S5)이 형성될 수 있고, 아울러 제5 패턴(5) 바로 아래의 절연막(101)과 희생막(103)이 패터닝되어 제6 패턴, 즉 제6 계단(6)이 형성될 수 있다.
도 5f 내지 5k에 도시된 바와 같이, 2회의 마스크 트림 공정에 의하면 3회의 식각 공정, 혹은 3회의 식각 공정과 2회의 보조 식각 공정으로써 제1 식각방지막(120a) 바로 아래의 절연막(101)과 희생막(103)은 3회 패터닝되어 제4 계단(S4)으로 형성되고, 더 아래의 절연막(101)과 희생막(103)은 2회 패터닝되어 제5 계단(S5)으로 형성되고, 그리고 더욱 더 아래의 절연막(101)과 희생막(103)은 1회 패터닝되어 제6 계단(S6)으로 형성될 수 있다.
도 5l을 참조하면, 제2 마스크(34)를 제거한 후 제1 내지 제6 계단들(S1-S6)이 형성된 몰드 스택(100) 상에 제2 식각방지막(120b)을 형성할 수 있다. 제2 식각방지막(120b)은 제1 식각방지막(120a)과 동일 유사한 물질, 가령 알루미늄 산화막을 콘포말하게 증착하여 형성할 수 있다. 제2 식각방지막(120b)은 몰드 스택(100)의 상부 프로파일을 따라 그리고 제1 식각방지막(120a)을 덮는 계단 형태로 형성될 수 있다.
도 5m 내지 5q를 참조하면, 도 5f 내지 5k에서 설명한 바와 동일 유사하게 트림 싸이클을 진행하여, 제7 내지 제10 계단(S7,S8,S9,S10)을 더 형성하고, 그 계단들(S7-S10)이 포함된 몰드 스택(100) 상에 제3 식각방지막(120c)을 더 형성할 수 있다. 이에 따르면 몰드 스택(100)은 계단 구조(107)를 포함할 수 있다. 계단 구조(107)는 몰드 스택(100)의 네측면, 마주보는 양측면, 혹은 일측면에 구현될 수 있다.
일례로, 도 5m을 참조하면, 제2 식각방지막(120b) 상에 제3 마스크(40)를 형성한 후, 제3 마스크(40)을 이용한 1차 식각 공정으로 제2 식각방지막(120b) 바로 아래의 절연막(101)과 희생막(103)을 패터닝하여 제7 패턴(7)을 형성할 수 있다.
도 5n을 참조하면, 1차 트리밍으로 1차 축소된 제3 마스크(42)를 형성하고, 그 제3 마스크(42)를 이용한 2차 식각 공정으로 제7 패턴(7)을 더 패터닝하여 제7 축소 패턴(7a)으로 형성하고, 아울러 제7 패턴(7) 바로 아래의 절연막(101)과 희생막(103)을 패터닝하여 제8 패턴(8)을 형성할 수 있다. 1차 마스크 트림 공정에 의해 제2 식각방지막(120b)의 일부가 노출될 수 있으므로 2차 식각 공정 이전에 보조 식각 공정을 더 진행하여 제2 식각방지막(120b)의 노출된 부분을 제거하는 것이 바람직하다.
도 5o를 참조하면, 2차 트리밍으로 2차 축소된 제3 마스크(44)를 형성하고, 그 마스크(44)를 이용한 2차 식각 공정으로 제7 축소 패턴(7a)을 더 패터닝하여 거듭 축소된 제7 중축소 패턴(7b)으로 형성하고, 제8 패턴(8)을 더 패터닝하여 제8 축소 패턴(8a)으로 형성하고, 그리고 제8 패턴(8) 바로 아래의 절연막(101)과 희생막(103)을 패터닝하여 제9 패턴(9)을 형성할 수 있다. 동일한 식각 환경을 조성하기 위해 3차 식각 공정 이전에 보조 식각 공정을 더 진행하여 제3 마스크(44) 바깥으로 노출된 제2 식각방지막(120b)의 일부를 제거할 수 있다.
도 5p를 참조하면, 2차 축소된 제3 마스크(44)를 3차 트리밍하여 3차 축소된 제3 마스크(46)를 형성하고, 그 제3 마스크(46)를 이용한 4차 식각 공정으로 제7 중축소 패턴(7b)을 더 패터닝하여 제7 계단(S7)으로 형성할 수 있다. 더불어, 4차 식각 공정에 의해 제8 축소 패턴(8a)이 더 패터닝되어 제8 계단(S8)으로 형성되고, 제9 패턴(9)이 더 패터닝되어 제9 계단(S9)으로 형성되고, 제9 패턴(9) 바로 아래의 절연막(101)과 희생막(103)이 패터닝되어 제10 패턴, 즉 제10 계단(S10)으로 형성될 수 있다. 4차 식각 공정 이전에 보조 식각 공정을 더 진행하여 3차 마스크 트리밍에 의해 제3 마스크(46) 바깥으로 노출된 제2 식각방지막(120b)을 제거할 수 있다. 이에 따라, 몰드 스택(100)의 적어도 일측면에 계단 구조(107)가 구현될 수 있다.
도 5m 내지 5p에서 알 수 있듯이, 3회의 마스크 트림 공정에 의하면 4회의 식각 공정, 혹은 4회의 식각 공정과 3회의 보조 식각 공정으로써 제2 식각방지막(120b) 바로 아래의 절연막(101)과 희생막(103)은 4회 패터닝되어 제7 계단(S7)으로 형성되고, 더 아래의 절연막(101)과 희생막(103)은 3회 패터닝되어 제8 계단(S8)으로 형성되고, 더욱 더 아래의 절연막(101)과 희생막(103)은 2회 패터닝되어 제9 계단(S9)으로 형성되고, 그리고 최하부 희생막(103)과 그 위의 절연막(101)이 1회 패터닝되어 제10 계단(S10)으로 형성될 수 있다.
도 5q를 참조하면, 제3 마스크(46)를 제거하고 제1 내지 제10 계단들(S1-S10)이 형성된 몰드 스택(100) 상에 제3 식각방지막(120c)을 형성하여 계단 형태의 식각방지막(120)을 형성할 수 있다. 제3 식각방지막(120c)은 제1 식각방지막(120a) 혹은 제2 식각방지막(120b)과 동일 유사한 물질, 가령 알루미늄 산화막을 콘포말하게 증착하여 형성할 수 있다. 제3 식각방지막(120c)은 몰드 스택(100)의 상부 프로파일을 따라 제2 식각방지막(120b)을 덮는 형태로 형성될 수 있다. 제3 식각방지막(120c)은 최하층의 절연막(101)을 덮도록 형성될 수 있다.
본 발명의 일 실시예에 따르면, 식각방지막(120)은 위쪽의 제1 계단(S1)부터 아래쪽의 제10 계단(S10) 순으로 작아지되 국부적으로는 동일 유사한 두께를 가지는 다중막과 단일막의 혼합 구조를 가질 수 있다. 예컨대, 식각방지막(120)은 제1 구간(121)에서는 제1 내지 제3 식각방지막(120a-120c)이 적층되어 가장 큰 두께를 갖는 삼중막 구조, 제2 구간(123)에서는 제1 및 제2 식각방지막(120a,120b)이 적층되어 중간 두께를 갖는 이중막 구조, 그리고 제3 구간(125)에서는 제3 식각방지막(120c)으로 구성되어 가장 작은 두께를 갖는 단일막 구조로 구분될 수 있다. 제1 구간(121)은 제1 내지 제4 계단(S1-S4)을 포함하며, 제2 구간(123)은 제5 내지 제7 계단(S5-S7)을 포함하며, 그리고 제3 구간(125)은 제8 내지 제10 계단(S8-S10)을 포함할 수 있다. 절연막들(101)은 식각방지막(120)을 통해 서로 연결될 수 있다.
상술한 식각방지막(120)의 구간과 두께 분포는, 도 5a 내지 5q를 참조하여 설명한 바와 같이, 2회의 마스크 트림 공정(및 3회의 식각 공정)과 식각방지막 형성 공정을 2회 반복하고 그리고 3회의 마스크 트림 공정(및 4회의 식각 공정)과 식각방지막 형성 공정을 진행하면 얻어질 수 있다. 이와 다르게, 트림 싸이클을 변형하면 다양한 예의 식각방지막을 형성할 수 있다.
일례로, 도 5q 단계에서 제3 식각방지막(120c)을 형성하지 아니하고 제1 식각방지막(120a)과 제2 식각방지막(120b)으로 구성된 식각방지막(120)을 형성할 수 있다. 이 경우, 계단 구조(107) 중 일부, 가령 제1 내지 제7 계단(S1-S7)은 식각방지막(120)에 의해 덮혀있되 제8 내지 제10 계단(S8-S10)은 노출될 수 있다. 또 다른 예로, 제3 식각방지막(120c)을 덮는 제4 식각방지막(미도시)을 더 형성할 수 있다. 이에 따르면, 식각방지막(120)은 몰드 스택(100)의 위부터 아래 순으로 사중막, 삼중막, 이중막으로 구분되는 다중막 구조를 가질 수 있다.
다른 예로서, 도 5r을 참조하면, 제1 구간(121)이 비교적 확대된 식각방지막(120)을 형성할 수 있다. 예컨대, 3회의 마스크 트림 공정 및 4회의 식각 공정으로 제1 내지 제4 계단(S1-S4)을 형성함과 더불어 제1 식각방지막(120a)을 형성하고, 3회의 마스크 트림 공정 및 4회의 식각 공정으로 제5 내지 제8 계단(S5-S8)을 형성함과 더불어 제2 식각방지막(120b)을 형성하고, 그리고 1회의 마스크 트림 공정 및 2회의 식각 공정으로 제9 및 제10 계단(S9-S10)을 형성함과 더불어 제3 식각방지막(120c)을 형성할 수 있다. 본 실시예에 따르면, 식각방지막(120) 중에서 가장 큰 두께를 갖는 제1 구간(121)은 제1 내지 제5 계단(S1-S5)을 포함하고, 중간 두께를 갖는 제2 구간(123)은 제6 내지 제9 계단(S6-S9)을 포함하고, 그리고 가장 작은 두께를 갖는 제3 구간(125)은 제10 계단(S10)을 포함할 수 있다.
또 다른 예로서, 도 5s를 참조하면, 제2 구간(123)이 비교적 확대된 식각방지막(120)을 형성할 수 있다. 예컨대, 2회의 마스크 트림 공정과 3회의 식각 공정으로 1 내지 제3 계단(S1-S3)을 형성함과 더불어 제1 식각방지막(120a)을 형성하고, 3회의 마스크 트림 공정 및 4회의 식각 공정으로 제4 내지 제7 계단(S4-S7)을 형성함과 더불어 제2 식각방지막(120b)을 형성하고, 그리고 2회의 마스크 트림 공정 및 3회의 식각 공정으로 제8 내지 제10 계단(S8-S10)을 형성함과 더불어 제3 식각방지막(120c)을 형성할 수 있다. 본 실시예에 의하면, 상대적으로 큰 두께의 제1 구간(121)은 제1 내지 제4 계단(S1-S4)을 포함하고, 중간 두께의 제2 구간(123)은 제5 내지 제8 계단(S5-S8)을 포함하고, 그리고 상대적으로 작은 두께의 제3 구간(125)은 제9 및 제10 계단(S9-S10)을 포함할 수 있다.
상기 설명에서 유추할 수 있듯이, 하나의 트림 싸이클 내에서 마스크 트림 공정 횟수에 의존하여 식각방지막(120)의 구간(121,123,125)의 광협이 결정될 수 있다. 가령, 첫번째 트림 싸이클에서 마스크 트림 공정 수가 많을수록 제1 구간(121)이 더 넓어질 수 있다. 또한, 트림 싸이클의 진행 횟수에 따라 구간(121-125)의 수가 결정될 수 있다. 예컨대, 트림 싸이클의 진행 횟수가 많을수록 구간(121-125)의 수가 더 늘어날 수 있어 식각방지막(120)의 두께 및 두께 분포를 더 넓힐 수 있다. 가령, 트림 싸이클을 4회 진행하면 4개의 구간으로 구분되는 식각방지막(120)이 형성될 수 있다. 이를 일반화하면, 트림 싸이클을 N회 진행하면 N개의 구간으로 구분될 수 있는 식각방지막(120)이 형성되고, 식각방지막(120)의 두께는 어느 한 구간에서는 동일 유사하나 N개의 구간별로 서로 다르며, N번째 트림 싸이클에서 마스크 트림 공정 수가 많을수록 N번째 구간의 폭이 넓어질 수 있다.
마스크 트림 공정은 마스크를 축소시키는 것이므로 마스크 마진이 부족한 경우 계단 구조의 일부가 노출되어 손상을 입을 수 있다. 가령, 도 5p 단계에서와 같이 마스크 트리밍으로 축소된 제3 마스크(46)를 형성할 때, 도 5t에 나타낸 바와 같이, 제3 마스크(46)의 마진이 부족하여 가령 제1 계단(S1) 및/또는 제2 계단(S2)의 일부(11)가 노출될 수 있다. 이런 경우, 희생막(103)에 손상이 가해질 수 있어 계단 구조(107)가 불량해지고 후술한 것처럼 콘택이 접속되는 패드의 형성에 문제점이 있을 수 있다. 아울러, 수직 채널(110)이 몰드 스택(100) 위로 돌출 형성될 경우 수직 채널(110)의 상부가 제3 마스크(46) 밖으로 노출될 수 있는데, 이 경우에 후속 화학기계적 연마 공정이나 식각 공정시 손상을 받을 염려도 있을 수 있다. 이러한 불량은 몰드 스택(100)의 상부 프로파일 형태가 비교적 큰 단차를 가진 경우 마스크 트리밍시 발생할 가능성이 클 수 있다. 그러나, 본 실시예에 의하면 마스크 트리밍으로 마스크가 의도적이지 않게 많이 축소되어 계단 구조(107)의 일부가 노출되더라도 식각방지막(120)이 계단 구조(107)의 손상을 방해할 수 있어 공정 불량을 최대한 억제할 수 있다.
또 다른 예로서 식각방지막(120)의 형성 공정은 계단 패터닝 공정과 동시에 진행되지 않을 수 있다. 예컨대, 도 5a 내지 5q 단계에서 제1 내지 제3 식각방지막(120a,120b,120c)을 형성하는 공정을 스킵하므로써, 몰드 스택(100)은 식각방지막(20) 없이 계단 구조(107)를 갖도록 패터닝될 수 있다. 그런다음, 몰드 스택(100) 상에 가령 알루미늄 산화막을 증착한 후 패터닝하여 제1 계단(S1) 내지 제4 계단(S4)을 선택적으로 덮는 제1 식각방지막(120a)을 형성할 수 있다. 이어서, 알루미늄 산화막의 증착과 패터닝을 반복하여 제1 계단(S1) 내지 제7 계단(S7)을 선택적으로 덮는 그리고 제1 계단(S1) 내지 제4 계단(S4) 영역에서는 제1 식각방지막(120a)을 덮는 제2 식각방지막(120b)을 형성할 수 있다. 그다음, 알루미늄 산화막의 증착과 패터닝을 다시 반복하여 제1 내지 제10 계단(S10)을 덮는 제3 식각방지막(120c)을 형성할 수 있다. 본 실시예에 따르면, 도 5q에 도시된 식각방지막(120)이 형성될 수 있다.
또 다른 예로서, 식각방지막(120)은 단일막 구조로 형성할 수 있다. 예컨대, 도 5u에 도시된 바와 같이, 절연막들(101)과 희생막들(103)을 마스크 축소 및 식각 공정으로 패터닝하여 계단 구조(107)를 갖는 몰드 스택(100)을 형성할 수 있다. 그런다음, 몰드 스택(100) 상에 알루미늄 산화막을 증착하여 단일막 구조의 식각방지막(120)을 형성할 수 있다.
도 5q를 다시 참조하면, 식각방지막(120)은 동종 혹은 이종 물질로 형성할 수 있다. 예컨대, 제1 내지 제3 식각방지막들(120a-120c) 모두는 알루미늄 산화막, 하프늄 산화막, 타이타늄 산화막, 탄탈륨 산화막, 지르코늄 산화막, 게르마늄 산화막, 실리콘카바이드, 실리콘옥시카바이드, 실리콘카본나이트라이드 및 이들의 조합 중 어느 하나, 가령 알루미늄 산화막을 증착하여 형성할 수 있다. 상기 예의 경우, 제1 내지 제3 식각방지막들(120a-120c)은 동일 두께 혹은 상이한 두께로 형성할 수 있다. 다른 예로, 식각방지막(120)은 실리콘산화막 및/또는 실리콘질화막과 식각선택비가 다른 물질들로 형성할 수 있다. 가령, 제1 식각방지막(120a)은 상기 물질 중 어느 하나, 제2 식각방지막(120b)은 다른 하나, 제3 식각방지막(120c)은 또 다른 하나를 증착하여 형성할 수 있다.
식각방지막(120) 중에서 도 4j를 참조하여 후술한 바와 같이 콘택홀(137) 형성시 가장 바깥쪽에 형성되는 제3 식각방지막(120c)은 에칭을 저지하는 능력이 큰 것이 바람직하다. 아울러, 콘택홀(137)이 형성된 경우 콘택홀(137) 내에 남아있을 수 있는 식각방지막(120)은 제거되기 용이한 것이 바람직하다 할 것이다.
일례로, 제1 내지 제3 식각방지막들(120a-120c)을 동종 물질로 상이한 두께로 형성할 경우, 제3 식각방지막(120c)은 가장 큰 두께로 형성하고 제1 식각방지막(120a)은 가장 얇은 두께로 형성하고 제2 식각방지막(120b)은 중간 두께로 형성할 수 있다. 여기서의 두께의 대소는 제1 내지 제3 식각방지막들(120a-120c)이 갖는 두께들의 상대적인 크기를 의미한다.
다른 예로, 제1 내지 제3 식각방지막들(120a-120c)을 식각선택비가 상이한 물질들로 형성할 경우, 제3 식각방지막(120c)은 식각선택비가 가장 큰 물질로 형성하고 제1 식각방지막(120a)은 식각선택비가 가장 작은 물질로 형성하고 제2 식각방지막(120b)은 식각선태비가 중간인 물질로 형성할 수 있다. 여기서의 식각선택비의 대소는 제1 내지 제3 식각방지막들(120a-120c)이 갖는 식각선택비들의 상대적인 크기를 의미한다.
<Attach 공정>
도 6a를 참조하면, 몰드 스택(100) 상에 제1 마스크(20a)를 형성할 수 있다. 제1 마스크(20a)는 포토레지스트의 증착 및 패터닝으로 형성할 수 있다. 본 실시예에 의하면, 어탯치 공정은 마스크를 확대하는 것이므로 제1 마스크(20a)는 최상부의 계단을 형성하기에 적당한 크기로 형성할 수 있다. 이하의 어탯치 공정은 수직 채널(110)을 형성한 이후에 혹은 그 이전에 진행할 수 있다.
도 6b 내지 6f를 참조하면, 폴리머 어탯치 공정을 이용하여 제1 마스크(20a)를 확대된 마스크들(22a,24a)로 순차 형성할 수 있다. 그리고, 마스크들(20a,22a,24a)을 이용한 수회의 식각 공정으로 몰드 스택(100)을 반복적으로 패터닝하여 계단들(S1,S2,S3)을 형성하고, 계단들(S1-S3)이 형성된 몰드 스택(100) 상에 제1 식각방지막(120a)을 형성할 수 있다. 본 명세서에선 마스크 확대 공정과 식각방지막 형성 공정을 어탯치 싸이클이라 정의하기로 한다. 마스크 확대 공정은 폴리머의 증착 및 식각 공정으로 마스크 측면에 스페이서를 형성하는 폴리머 어탯치 공정으로 구현될 수 있다. 하나의 어탯치 싸이클 내에서 폴리머 어탯치 공정은 특정 횟수로 제한되지 않는다. 다른 예로, 마스크 확대 공정은 폴리머 이외에 절연막(101) 및 희생막(103)과 식각선택비가 있는 물질, 가령 실리콘 카바이드나 금속, 금속산화물, 금속질화물 등을 이용할 수 있다.
일례로, 도 6b를 참조하면, 제1 마스크(20a)를 이용한 1차 식각 공정으로 최상부 절연막(101)과 희생막(103)을 패터닝하여 제1 계단(S1)을 형성할 수 있다. 이후, 몰드 스택(100) 상에 제1 마스크(20a)을 덮는 스페이서막(50)을 형성할 수 있다. 스페이서막(50)은 일례로, C-H-F를 포함하는 가스, N2 및 Ar을 포함하는 플라즈마를 이용한 폴리머 증착 공정으로 스페이서막(50)을 형성할 수 있다.
도 6c를 참조하면, 폴리머 식각으로 스페이서막(50)의 일부를 제거하여 제1 스페이서(52)를 형성할 수 있다. 제1 스페이서(52)는 제1 마스크(20a)의 네측면, 마주보는 양측면, 혹은 일측면에 형성될 수 있다. 제1 마스크(20a)와 제1 스페이서(52)는 1차 확대된 제1 마스크(22a)를 이룰 수 있다. 스페이서막(50)의 형성에 소요된 가스를 포함하는 플라즈마를 이용한 이방성 식각 기술로써 스페이서막(50)을 스페이서 형태로 식각하여 제1 스페이서(52)를 형성할 수 있다. 본 실시예에 따르면, 도 6b의 폴리머 증착과 도 6c의 폴리머 식각은 동일한 플라즈마를 이용할 수 있어서, 폴리머 증착과 폴리머 식각을 인시튜(In-situ)로 진행하는 것이 가능하다. 동일한 플라즈마로써 폴리머 증착 공정과 폴리머 식각 공정을 인시튜로 진행하는 경우 공정 조건을 서로 다르게 설정하여 효과적인 증착과 식각을 구현하는데 바람직하다 할 것이다. 폴리머 증착 공정에선 C 및 H, 혹은 C 성분을 F 성분에 비해 그 함량을 높게 설정하고, 폴리머 식각 공정에선 그 반대로 설정할 수 있다. 일례로, 폴리머 증착 공정에선 메틸플로라이드(CH3F)를 제공하고, 폴리머 식각 공정에선 트리플루오로메탄(CHF3), 카본테트라플로라이드(CF4) 혹은 이의 조합을 제공할 수 있다.
도 6d를 참조하면, 1차 확대된 제1 마스크(22a)를 이용한 2차 식각 공정으로 제1 계단(S1) 바로 아래의 절연막(101)과 희생막(103)을 패터닝하여 제2 계단(S2)을 형성할 수 있다. 제1 스페이서(52)가 제1 마스크(20a)의 네측면, 마주보는 양측면, 일측면에 형성된 경우 제2 계단(S2)은 몰드 스택(100)의 네측면, 마주보는 양측면, 일측면에 각각 형성될 것이다.
도 6e를 참조하면, 1차 확대된 제1 마스크(22a)를 2차 확대된 제1 마스크(24a)로 형성하고, 그 제1 마스크(24a)를 이용한 3차 식각 공정으로 제2 계단(S2) 바로 아래의 절연막(101)과 희생막(103)을 패터닝하여 제3 계단(S3)을 형성할 수 있다. 2차 확대된 제1 마스크(24a)는 도 6b 및 6c를 참조하여 설명한 폴리머 어탯치 공정을 이용하여 제1 마스크(22a)의 적어도 일측면에 제2 스페이서(54)를 부착하여 형성할 수 있다.
이처럼, 도 6b 내지 6e에 도시된 바와 같이, 2회의 폴리머 어탯치 공정 및 3회의 식각 공정으로써 최상부 절연막(101)과 희생막(103)은 1회 패터닝되어 제1 계단(S1)으로 형성되고, 바로 아래의 절연막(101)과 희생막(103) 역시 1회 패터닝되어 제2 계단(S2)으로 형성되고, 그리고 더 아래의 절연막(101)과 희생막(103) 역시 1회 패터닝되어 제3 계단(S3)으로 형성될 수 있다. 본 실시예에 따른 폴리머 어탯치 공정을 이용한 마스크 확대 공정은 제1 마스크(20a)의 측면에 스페이서(52,54)를 부착하는 것이므로 제1 마스크(20a) 자체의 변형, 특히 축소를 유발하지 아니하며, 이러한 것은 스페이서(52,54)의 경우도 마찬가지다. 따라서, 스페이서(52,54)의 폭, 즉 수평 방향의 길이를 의도한 만큼 그리고 균일하게 설정할 수 있으므로 제1 내지 제3 계단들(S1-S3)의 크기(수평 방향의 길이) 역시 의도한 대로 만들 수 있다. 아울러, 본 실시예에 따른 어탯치 싸이클에서는 도 5g에서와 같은 서로 다른 식각 환경이 조성되지 않으므로 보조 식각 공정을 스킵할 수 있다.
도 6f를 참조하면, 제1 마스크(24a)를 제거한 후 제1 내지 제3 계단들(S1-S3)이 형성된 몰드 스택(100) 상에 제1 식각방지막(120a)을 형성할 수 있다. 예컨대, 제1 식각방지막(120a)은 절연막(101) 및 희생막(103)과 식각 선택비가 있는 절연물, 가령 알루미늄 산화막과 같은 절연막을 콘포말하게 증착하여 형성할 수 있다. 제1 식각방지막(120a)은 몰드 스택(100)의 상부 프로파일을 따라 계단 형태로 형성될 수 있다.
도 6g 및 6h를 참조하면, 도 6a 내지 6f를 참조하여 설명한 바와 동일 유사한 어탯치 싸이클, 예를 들어, 2회의 폴리머 어탯치 공정 및 3회의 식각 공정으로써 몰드 스택(100) 상에 제4 내지 제6 계단(S4,S5,S6)을 더 형성하고, 제1 식각방지막(120a)을 덮는 제2 식각방지막(120b)을 형성할 수 있다.
일례로, 도 6g를 참조하면, 몰드 스택(100) 상에 제2 마스크(30a)를 형성하고, 그 제2 마스크(30a)를 이용한 1차 식각 공정으로 제3 계단(S3) 바로 아래의 절연막(101)과 희생막(103)을 패터닝하여 제4 계단(S4)을 형성할 수 있다. 이어서, 도 6b 및 6c에서 설명한 폴리머 어탯치 공정으로 제2 마스크(30a)의 적어도 일측벽에 제1 스페이서를 부착하여 1차 확대된 제2 마스크(32a)를 형성하고, 그 제2 마스크(32a)를 이용한 2차 식각 공정으로 제4 계단(S4) 바로 아래의 절연막(101)과 희생막(103)을 패터닝하여 제5 계단(S5)을 형성할 수 있다. 그다음, 폴리머 어탯치 공정으로 1차 확대된 제2 마스크(32a)의 적어도 일측벽에 제2 스페이서를 부착하여 2차 확대된 제2 마스크(34a)를 형성하고, 그 제2 마스크(34a)를 이용한 3차 식각 공정으로 제5 계단(S5) 바로 아래의 절연막(101)과 희생막(103)을 패터닝하여 제6 계단(S6)을 형성할 수 있다.
도 6h를 참조하면, 제2 마스크(34a)를 제거한 후 제1 내지 제6 계단들(S1-S6)이 형성된 몰드 스택(100) 상에 제2 식각방지막(120b)을 형성할 수 있다. 제2 식각방지막(120b)은 제1 식각방지막(120a)과 동일 유사한 물질, 가령 알루미늄 산화막을 콘포말하게 증착하여 형성할 수 있다. 제2 식각방지막(120b)은 몰드 스택(100)의 상부 프로파일을 따라 그리고 제1 식각방지막(120a)을 덮는 계단 형태로 형성될 수 있다.
도 6i 및 6j를 참조하면, 도 6a 내지 6f를 참조하여 설명한 바와 동일 유사하게 어탯치 싸이클을 반복하여 몰드 스택(100) 상에 제7 내지 제10 계단(S7,S8,S9,S10)을 더 형성하고, 제2 식각방지막(120b)을 덮는 제3 식각방지막(120c)을 형성할 수 있다. 여기서의 어탯치 싸이클은 3회의 폴리머 어탯치 공정 및 4회의 식각 공정을 포함할 수 있다.
일례로, 도 6i를 참조하면, 몰드 스택(100) 상에 제3 마스크(40a)를 형성하고, 그 제3 마스크(40a)를 이용한 1차 식각 공정으로 제6 계단(S6) 바로 아래의 절연막(101)과 희생막(103)을 패터닝하여 제7 계단(S7)을 형성할 수 있다. 이어서, 폴리머 어탯치 공정으로 제3 마스크(40a)의 적어도 일측벽에 제1 스페이서를 부착하여 1차 확대된 제3 마스크(42a)를 형성하고, 그 제3 마스크(42a)를 이용한 2차 식각 공정으로 제7 계단(S7) 바로 아래의 절연막(101)과 희생막(103)을 패터닝하여 제8 계단(S8)을 형성할 수 있다. 그 다음, 폴리머 어탯치 공정으로 1차 확대된 제3 마스크(42a)의 적어도 일측벽에 제2 스페이서를 부착하여 2차 확대된 제3 마스크(44a)를 형성하고, 그 제3 마스크(44a)를 이용한 3차 식각 공정으로 제8 계단(S8) 바로 아래의 절연막(101)과 희생막(103)을 패터닝하여 제9 계단(S9)을 형성할 수 있다. 그런다음, 폴리머 어탯치 공정으로 2차 확대된 제3 마스크(44a)의 적어도 일측벽에 제3 스페이서를 부착하여 3차 확대된 제3 마스크(46a)를 형성하고, 그 제3 마스크(46a)를 이용한 4차 식각 공정으로 제9 계단(S9) 바로 아래의 절연막(101)과 희생막(103)을 패터닝하여 제10 계단(S10)을 형성할 수 있다. 본 실시예에 따르면, 몰드 스택(100)의 적어도 일측면은 계단 구조(107)를 가질 수 있다.
도 6j를 참조하면, 제3 마스크(46a)를 제거한 후 제1 내지 제10 계단들(S1-S10)이 형성된 몰드 스택(100) 상에 제3 식각방지막(120c)을 형성하여, 도 5q에 도시된 바와 동일 유사하게, 제1 내지 제3 구간(121,123,125)으로 구분되고 구간들(121-125) 별로 두께가 상이한 계단 형태의 식각방지막(120)을 형성할 수 있다. 제3 식각방지막(120c)은 제1 식각방지막(120a) 또는 제2 식각방지막(120b)과 동일 유사한 물질, 가령 알루미늄 산화막을 콘포말하게 증착하여 형성할 수 있다. 제3 식각방지막(120c)은 몰드 스택(100)의 상부 프로파일을 따라 그리고 제2 식각방지막(120b)을 덮는 형태로 형성될 수 있다.
상술한 식각방지막(120)의 구간과 두께 분포는, 도 6a 내지 6j를 참조하여 설명한 바와 같이, 2회의 마스크 어탯치 공정(및 3회의 식각 공정)과 식각방지막 형성 공정을 2회 반복하고, 그리고 3회의 마스크 어탯치 공정(및 4회의 식각 공정)과 식각방지막 형성 공정을 진행하면 얻어질 수 있다. 이와 다르게, 트림 싸이클을 변형하면, 가령 첫번째 트림 싸이클에서 마스크 어탯치 공정수를 확대하면 상대적으로 가장 큰 두께를 갖는 제1 구간(121)이 확대된 식각방지막(120)이 얻어질 수 있다.
어탯치 공정에 있어서, 트림 공정과 마찬가지로, 어탯치 싸이클을 N회 진행하면 N개의 구간으로 구분될 수 있는 식각방지막(120)이 형성되고, 식각방지막(120)의 두께는 N개의 구간별로 서로 다르며, N번째 어탯치 싸이클에서 폴리머 어탯치 공정수가 많을수록 N번째 구간의 폭이 넓어질 수 있다. 따라서, 어탯치 싸이클을 변경하면, 도 5r 및 도 5s에서와 같은 다양한 예의 식각방지막(120)을 형성할 수 있다. 마스크 트림 공정과 다르게, 폴리머 어탯치 공정은 마스크를 확대시키는 것이므로 마스크 축소에 따라 마진 부족 현상이 일어날 여지가 없어져 계단 구조(107)에 손상이 가해지는 현상이 일어나지 않을 수 있다.
다른 예로서, 도 6a 내지 6j 단계에서 몰드 스택(100)에 계단 구조(107)를 형성하는 계단 패터닝 공정시 식각방지막(120)을 형성하는 공정을 스킵할 수 있다. 식각방지막(120)은 계단 패터닝 공정 이후에 알루미늄 산화막의 증착과 패터닝을 반복하므로써 형성될 수 있다. 또 다른 예로서, 마스크 확대 및 식각 공정으로 몰드 스택(100)을 패터닝하여 계단 구조(107)를 형성한 다음, 알루미늄 산화막을 증착하여 도 5u에 도시된 바와 같이 단일막 구조의 식각방지막(120)을 형성할 수 있다.
도 4d를 참조하면, 복수개의 워드라인 컷(135)을 형성할 수 있다. 예컨대, 몰드 스택(100) 상에 절연막(130)을 형성하고, 가령 이방성 식각 공정으로 절연막(130), 식각방지막(120) 및 몰드 스택(100)을 패터닝하여 반도체 기판(190) 혹은 최하층의 희생막(103)을 노출시키는 워드라인 컷(135)을 형성할 수 있다. 이때, 최상부의 절연막(101)과 희생막(103)이 라인 형태를 갖도록 워드라인 컷(135)을 형성할 수 있다.
도 4e를 참조하면, 희생막들(103)을 제거하여 절연막들(101) 사이에 리세스 영역들(139)을 형성할 수 있다. 리세스 영역(139)은 절연막(101)에 대해 희생막(103)을 선택적으로 제거할 수 있는 식각액을 이용한 등방성 식각 공정을 이용할 수 있다. 예컨대, 절연막(101)이 실리콘 산화막이고 희생막(103)이 실리콘 질화막인 경우 인산을 포함하는 식각액을 워드라인 컷(135)을 통해 제공하므로써 희생막들(103)을 제거할 수 있다.
도 4f를 참조하면, 리세스 영역(139) 내에 정보저장막(140)과 게이트(150)를 순차 형성하여 계단 구조로 적층된 게이트 스택(105)을 형성할 수 있다. 일례로, 우수한 단차도포성을 갖는 증착 공정(예: 화학기상증착 또는 원자층증착 공정)으로 비교적 얇은 두께로 리세스 영역들(139) 내부를 실질적으로 콘포말하게 덮는 정보저장막(140)을 형성할 수 있다.
정보저장막(140)은, 도 1d에 도시된 것처럼, 터널 절연막(141)과 전하저장막(143)과 블록킹 절연막(145)을 포함할 수 있다. 터널 절연막(141)은 실리콘 산화막과 실리콘 질화막 중 적어도 어느 하나를 포함하고, 블록킹 절연막(145)은 실리콘 산화막과 실리콘 질화막과 알루미늄 산화막 중 적어도 어느 하나를 포함할 수 있다. 전하저장막(143)은 트랩 절연막, 플로팅 게이트, 도전성 나노 도트(conductive nano dot)을 포함하는 절연막 중 어느 하나일 수 있다. 예컨대, 터널 절연막(141)은 실리콘산화막, 블록킹 절연막(145)은 실리콘 산화막 혹은 알루미늄산화막, 전하저장막(143)은 실리콘 질화막을 포함할 수 있다.
게이트(150)는 정보저장막(140)으로 덮힌 리세스 영역(139)을 채우도록 형성할 수 있다. 일례로, 리세스 영역(139) 및 워드라인 컷(135)을 전도체를 채우고 워드라인 컷(135)을 채우는 전도체를 이방성 식각 공정으로 선택적으로 제거하여 게이트(150)를 형성할 수 있다. 게이트들(150)은 절연막(101)에 의해 상하 이격되고 수직 적층된 계단 구조를 가질 수 있다. 게이트(150)는 도핑된 실리콘, 텅스텐, 금속질화막, 금속실리사이드막 중 적어도 어느 하나를 포함할 수 있다. 일례로, 게이트(150)는 텅스텐, 타이타늄질화막, 혹은 이의 조합으로 형성될 수 있다.
본 실시예에 따르면, 게이트(150)는 희생막(103)을 제거하여 형성된 리세스 영역(139)을 채우는 대체 공정(replacement process)으로 형성되므로, 게이트(150)의 물질 종류를 다양화할 수 있다. 만일, 대체 공정이 적용되지 않을 경우, 게이트(150)를 금속성 물질로 형성하는데 난점이 있을 수 있다. 예를 들면, 몰드 스택(100)을 절연막들과 금속막들로 형성할 경우 수직 채널(104)을 형성하거나 계단 구조(107)로 패터닝하는 등에 있어서 의도된 모양으로 형성하기 어려울 수 있다.
본 실시예에 따른 대체 공정에 의해 형성된 게이트들(150)은, 도 4g에 도시된 바와 같이, 계단 형태로 형성될 수 있고 게이트들(150) 각각에는 패드(152)가 정의될 수 있다. 패드(152)는 게이트(150) 중에서 인접한 상부의 게이트(150)에 의해 가려지지 않아 노출된 부분으로, 후속 공정에서 콘택(도 4i의 160)이 접속되는 영역을 제공할 수 있다. 게이트들(150) 중에서 최상부의 게이트들(150)은 스트링 선택라인들(SSL)을 이루고, 최하부 게이트(150)는 접지 선택라인(GSL)을 이루고, 나머지 게이트들(150)은 워드라인들(WL)을 이룰 수 있다.
이와 다른 예로, 도 4d 단계에서 최상부 절연막(101)과 희생막(103), 그리고 그 바로 아래의 절연막(101)과 희생막(103)이 분리되도록 워드라인 컷(135)을 형성한다면 게이트들(150)은 4h와 같은 형태로 형성될 수 있다. 이 경우, 2단의 스트링 선택라인(SSL0,SSL1)이 형성될 수 있다. 더 나아가 맨 아래쪽의 2단의 게이트들(150)을 전기적으로 서로 연결하므로써 2단의 접지 선택라인들(GSL0,GSL1)을 형성할 수 있다.
도 4i를 참조하면, 워드라인 컷(135)을 절연체로 채우고 절연막(130)을 관통하여 게이트들(150)의 패드들(152)에 접속하는 복수개의 콘택(160)을 형성할 수 있다. 선택적으로 반도체 기판(190)에 형성되는 공통 소스라인에 접속하는 콘택(161)을 더 형성할 수 있다. 도 4i에선 본 발명의 이해를 돕고자 스트링 선택라인(SSL)을 이루는 최상부의 게이트(150)를 더 연장하여 도시하였다. 콘택들(160,161)을 형성하기 위해선 절연막(130)을 패터닝하여 게이트들(150)의 패드들(152) 및 반도체 기판(190)을 노출시키는 복수개의 콘택홀을 형성하여야 할 것이다. 이 경우, 콘택홀들의 깊이는 서로 다르므로 공정 불량이 발생할 수 있는 바, 이에 대해선 도 4j 및 4k를 참조하여 설명될 것이다.
도 4j 및 4k는 도 4i를 형성하는 방법을 도시한 단면도로서, 발명의 이해를 돕고자 계단 구조를 게이트 스택(105)의 좌우 양측면에 도시하였다.
도 4j를 참조하면, 절연막(130)을 가령 이방성 식각 공정으로 패터닝하여 게이트들(150)의 패드들(152)을 노출시키는 복수개의 콘택홀(137)을 형성할 수 있다. 콘택홀(137) 내에 남아있을 수 있는 식각방지막(120)이나 절연막(130)을 구성하는 물질과 같은 부산물은 등방성 혹은 이방성 식각 공정으로 제거할 수 있다. 편의상, 콘택홀들(137)을 스트링 선택라인(SSL)을 노출시키는 제1 콘택홀(137a), 워드라인(WL)을 노출시키는 제2 콘택홀(137b), 그리고 접지 선택라인(GSL)을 노출시키는 제3 콘택홀(137c)로 구분하기로 한다. 게이트들(150)은 계단 구조로 패터닝되어 있기 때문에 콘택홀들(137)의 깊이는 각각 다를 수 있다. 일례로, 제1 콘택홀(137a)은 가장 작은 깊이를 제3 콘택홀(137c)은 가장 큰 깊이를 가질 수 있다. 따라서, 절연막(130)에 대한 식각 공정시 제3 콘택홀(137c)이 형성되는 동안 제1 콘택홀(137a)은 최상부 게이트(150)를 관통하여 그 아래의 게이트(150)까지 연장 형성될 수 있다. 이와 같은 과도 식각에 의해 비의도적으로 더 깊게 형성된 제1 콘택홀(137a)에 콘택이 형성된 경우 서로 전기적으로 절연되어야 할 상하 인접한 게이트들(150)이 쇼트될 가능성이 있을 수 있다. 설령, 콘택홀들(137)을 몇 개씩 나누어 형성한다 할지라도 과도 식각 문제를 근본적으로 해결할 수는 없을 것이라 예상된다. 이러한 문제점들은 게이트들(150)의 단수가 더 증가된 경우, 및/또는 반도체 기판(190)을 노출시키는 제4 콘택홀(138)을 형성할 경우 더 크게 대두될 것이다.
본 실시예에 의하면, 식각방지막(120)이 패드들(152)을 덮고 있기 때문에 과도 식각 문제를 해결할 수 있다. 더욱이, 본 발명의 일 실시예에 따르면 식각방지막(120)은 위부터 아래순으로 가장 두꺼운 제1 구간(121), 중간 두께의 제2 구간(123) 및 가장 얇은 제3 구간(125)을 포함하므로 다양한 깊이를 갖는 콘택홀들(137)의 서로 다른 과도 식각 정도를 효과적으로 저지할 수 있다. 예컨대, 제1 구간(121)은 가장 큰 두께를 가지므로 제1 콘택홀(137a)의 상대적으로 큰 과도 식각을 저지할 수 있고, 제3 구간(125)은 가장 얇은 두께를 가지므로 제3 콘택홀(137c)은 최하층 게이트(150)의 패드(152)에 충분히 다다를 수 있다.
도 4k를 참조하면, 콘택홀들(137)을 전도성 물질, 가령 구리나 텅스텐 등으로 채워 게이트들(150)과 접속하는 복수개의 콘택(160)을 형성할 수 있다. 반도체 기판(190)과 접속하는 별도의 콘택(161)을 더 형성할 수 있다. 수직 채널(110)과 접속하는 비트라인, 콘택(160)과 접속하는 금속라인 등을 형성하여 도 1a의 반도체 소자(1)를 형성할 수 있다. 다른 예로, 게이트들(150)이 도 4h와 같은 구조를 가지게 되면 도 2a의 반도체 소자(1c)가 형성될 수 있다.
<방법실시예 2>
도 7a를 참조하면, 절연막들(101)과 희생막들(103)을 교대로 그리고 순차 적층된 몰드 스택(100)을 형성하고, 그 몰드 스택(100)을 패터닝하여 적어도 일측면에 계단 구조(107)를 형성할 수 있다. 그리고 몰드 스택(100) 상에 계단 구조(107)를 덮으며, 위부터 아래순으로 가장 두꺼운 제1 구간(121)과 중간 두께의 제2 구간(123)과 가장 얇은 제3 구간(125)으로 구분될 수 있는 식각방지막(120)을 형성할 수 있다. 계단 구조(107) 및 식각방지막(120)은 도 5a 내지 5t를 참조하여 설명한 트림 공정 혹은 도 6a 내지 6j를 참조하여 설명한 어탯치 공정을 채택하여 형성할 수 있다.
도 7b를 참조하면, 상기 계단 패터닝 공정 이후에 복수개의 수직 채널들(110)을 형성할 수 있다. 일례로, 식각방지막(120)의 제1 구간(121), 절연막들(101)과 희생막들(103)을 수직 관통하는 채널 홀(104)을 형성하고, 채널 홀(104)을 전도체로 채워 반도체 기판(190)과 접속하는 수직 채널(110)을 형성할 수 있다. 이어서, 도 4d 내지 도 4k를 참조하여 설명한 공정과 동일 유사하게, 워드라인 컷 공정과 대체 공정 그리고 콘택 공정을 진행하여 도 1a의 반도체 소자(1) 혹은 도 2a의 반도체 소자(1c)를 형성할 수 있다.
다른 예로, 도 7c에 도시된 바와 같이, 채널 홀(104)의 측벽에 정보저장막(140)을 형성한 후 수직 채널(110)을 형성할 수 있다. 정보저장막(140)은 수직 채널(110)의 측벽을 따라 수직 연장된 형태를 가질 수 있다. 정보저장막(140)은, 도 1g에 도시된 바와 같이, 터널 절연막(141)과 전하저장막(143)과 블록킹 절연막(145)을 포함할 수 있다. 이에 의하면, 도 1f에 도시된 바와 같이, 절연막들(101) 사이에 정보저장막(140)이 차지하는 영역이 필요없으므로 몰드 스택(100)의 높이를 낮출 수 있어 반도체 소자의 축소화에 기여할 수 있다. 정보저장막(140)을 채널 홀(104) 내에 형성하는 공정은 도 4a 내지 4k를 참조하여 설명한 실시예에도 적용할 수 있다.
<방법실시예 3>
도 8a를 참조하면, 반도체 기판(290) 상에 복수개의 절연막(201)과 도전막(250)이 교대로 그리고 반복적으로 적층된 몰드 스택(200)을 형성하고, 그 몰드 스택(200)을 수직 관통하여 반도체 기판(290)의 상면을 노출시키는 복수개의 채널 홀(204)을 형성할 수 있다. 일례로, 절연막(201)은 실리콘 산화막이나 실리콘 질화막으로 도전막(203)은 실리콘막을 증착하여 형성할 수 있다. 채널 홀(204) 내에 정보저장막(240)과 수직 채널(210)을 형성할 수 있다. 정보저장막(240)은 도 3d에 도시된 바와 같이 전하저장막을 포함하며 수직 채널(210)을 따라 수직 연장된 다중막 구조로 형성할 수 있고, 수직 채널(210)은 도 3c에 도시된 바와 같은 실리콘 벌크 구조 혹은 도 3e에 도시된 바와 같은 마카로니 구조로 형성할 수 있다.
도 8b를 참조하면, 상기 수직 채널 형성 공정 이후에 계단 패터닝 공정을 진행할 수 있다. 예컨대, 몰드 스택(200)을 패터닝하여 도전막들(250)이 계단 형태로 적층된 게이트 스택(205)으로 형성하고, 이와 병행하여 게이트 스택(205)을 덮으며 두꺼운 제1 구간(221)과 중간 두께의 제2 구간(223)과 얇은 제3 구간(225)으로 구분 가능한 식각방지막(220)을 형성할 수 있다. 게이트 스택(205) 형성을 위한 계단 패터닝 공정과 식각방지막(220)의 형성 공정은 도 5a 내지 5t를 참조하여 설명한 트림 공정 혹은 도 6a 내지 6j를 참조하여 설명한 어탯치 공정을 채택하여 형성할 수 있다.
도 8c를 참조하면, 게이트 스택(205) 상에 절연막(230)을 형성하고, 가령 이방성 식각 공정으로 게이트 스택(205)을 패터닝하여 최상부 절연막(201)과 도전막(250: 이하 게이트)을 라인 형태로 형성할 수 있다. 최상부 게이트(250)는 분리 영역(231)에 의해 분리된 라인 형태의 스트링 선택라인(SSL)을 구성할 수 있다. 분리 영역(231)은 절연체로 채워질 수 있다. 최상부 절연막(201)과 게이트(250)가 패터닝될 때 식각방지막(220)의 제1 구간(221)도 같이 패터닝될 수 있다. 다른 예로, 최상부 절연막(201)과 게이트(250), 그리고 그 바로 아래의 두번째 절연막(201)과 게이트(250)는 라인 형태로 패터닝될 수 있다.
전자의 예에 따르면 도 8d와 같이 1단의 스트링 선택라인(SSL)과 1단의 접지 선택라인(GSL) 사이에 다단의 워드라인들(WL)이 계단 형태로 적층되어 패드들(252)이 노출된 게이트(250) 구조를 얻을 수 있고, 후자의 다른 예에 따르면 도 8e와 같이 2단의 스트링 선택라인(SSL0,SSL1)과 2단의 접지 선택라인(GSL0,GSL1) 사이에 다단의 워드라인들(WL)이 계단 형태로 적층되어 패드들(252)이 노출뒨 게이트(250) 구조를 얻을 수 있다.
도 8f를 참조하면, 절연막(230)을 관통하여 게이트들(250)의 패드들(252)에 접속하는 콘택들(260)을, 그리고 선택적으로 반도체 기판(290)에 접속하는 콘택(261)을 더 형성할 수 있다. 콘택들(260,261) 형성 이전에 콘택홀들을 형성할 때 깊이 차이에 따른 과도 식각 문제는, 도 4j 및 4k에서 설명한 바와 같이, 두께가 다르게 분포된 식각방지막(220)에 의해 효과적으로 저지될 수 있다. 비트라인 및 금속라인들 등을 더 형성하면 도 3a에 도시된 것과 동일 유사한 반도체 소자(2)를 형성할 수 있다.
<방법실시예 4>
도 9a를 참조하면, 반도체 기판(290) 상에 복수개의 절연막(201)과 도전막(250)이 교대로 그리고 반복적으로 적층되고 적어도 일측면에 계단 구조(207)를 갖는 게이트 스택(205)을 형성할 수 있다. 그리고 게이트 스택(205) 상에 계단 구조(207)를 덮으며, 위부터 아래순으로 가장 두꺼운 제1 구간(221)과 중간 두께의 제2 구간(223)과 가장 얇은 제3 구간(225)으로 구분될 수 있는 식각방지막(220)을 형성할 수 있다. 계단 구조(207) 및 식각방지막(220)은 도 5a 내지 5t를 참조하여 설명한 트림 공정 혹은 도 6a 내지 6j를 참조하여 설명한 어탯치 공정을 채택하여 형성할 수 있다.
도 9b를 참조하면, 상기 계단 패터닝 공정 이후에 수직 채널(210)을 형성할 수 있다. 일례로, 식각방지막(220)으로 덮인 게이트 스택(205)을 관통하여 반도체 기판(290)의 상면을 노출시키는 복수개의 채널 홀(204)을 형성하고, 그 채널 홀들(204) 내에 복수개의 수직 채널들(210)과 수직 채널들(210)의 길이 방향으로 따라 연장된 정보저장막들(240)을 형성할 수 있다. 그다음, 도 8c 내지 8f를 참조하여 설명한 공정과 동일 유사하게, 스트링 선택라인 분리 공정과 콘택 공정을 진행하여 도 3a의 반도체 소자(2)를 형성할 수 있다.
<응용예>
도 10a를 참조하면, 메모리 카드(1200)는 고용량의 데이터 저장 능력을 지원하기 위한 것으로 플래시 메모리(1210)를 포함한다. 플래시 메모리(1210)는 상술한 본 발명 실시예에 따른 반도체 소자, 가령 수직 낸드 플래시 메모리 소자를 포함할 수 있다.
메모리 카드(1200)는 호스트(1230:HOST)와 플래시 메모리(1210:FALSH MEMORY) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220:MEMORY CONTROLLER)를 포함할 수 있다. 에스램(1221:SRAM)은 중앙처리장치(1222:CPU)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223:HOST INTERFACE)는 메모리 카드(1200)와 접속되는 호스트(1230)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224:ECC)는 플래시 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225:MEMORY INTERFACE)는 플래시 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222:CPU)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 메모리 카드(1200)는 호스트(1230:HOST)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬(ROM)을 더 포함할 수 있다.
도 10b를 참조하면, 본 발명 실시예에 따른 정보 처리 시스템(1300)은 본 실시예의 반도체 소자, 일례로 수직 낸드 플래시 메모리 소자를 구비한 플래시 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다.
일례로, 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320:MODEM), 중앙처리장치(1330:CPU), 램(1340:RAM), 유저 인터페이스(1350:USER INTERFACE)를 포함할 수 있다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 플래시 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (27)

  1. 기판 상에 복수개의 막들이 계단 구조로 수직 적층된 스택을 제공하고; 그리고
    상기 스택 상에 높이에 따라 두께가 달라지는 식각방지막을 제공하는 것을;
    포함하는 식각방지막 형성방법.
  2. 제1항에 있어서,
    상기 식각방지막을 제공하는 것은:
    상기 스택의 계단 구조 상부로부터 하부로 내려갈수록 상기 식각방지막의 두께가 얇아지도록 형성하는 것을;
    포함하는 식각방지막 형성방법.
  3. 제1항에 있어서,
    상기 기판은 상기 식각방지막의 두께가 서로 다른 적어도 두 개의 구간들을 포함하고,
    상기 식각방지막을 제공하는 것은, 상기 구간들 각각에서의 상기 식각방지막의 두께를 동일하게 형성하는 것을 포함하는 식각방지막 형성방법.
  4. 제1항에 있어서,
    상기 기판은 상기 식각방지막의 두께가 서로 다른 복수개의 구간을 포함하고,
    상기 식각방지막을 제공하는 것은:
    상기 스택의 계단 구조의 상부를 덮는, 제1 두께를 갖는 상부 식각방지막을 형성하고; 그리고
    상기 스택의 계단 구조의 하부를 덮는, 상기 제1 두께보다 작은 제2 두께를 갖는 하부 식각방지막을 형성하는 것을 포함하는 식각방지막 형성방법.
  5. 제4항에 있어서,
    상기 식각방지막을 제공하는 것은:
    상기 스택의 계단 구조의 중간부를 덮는, 상기 제1 두께보다 작고 상기 제2 두께보다 큰 제3 두께를 갖는 중간 식각방지막을 형성하는 것을;
    더 포함하는 식각방지막 형성방법.
  6. 제1항에 있어서,
    상기 식각방지막을 제공하는 것은:
    상기 스택의 계단 구조의 상부를 형성한 후, 상기 스택의 계단 구조의 상부를 덮는 제1 식각방지막을 형성하고; 그리고
    상기 스택의 계단 구조의 하부를 형성한 후, 상기 제1 식각방지막 및 상기 스택의 계단 구조의 하부를 덮는 제2 식각방지막을 형성하는 것을;
    포함하는 식각방지막 형성방법.
  7. 제6항에 있어서,
    상기 식각방지막을 제공하는 것은:
    상기 스택의 계단 구조의 중간부를 형성한 후, 상기 제1 식각방지막 및 상기 스택의 계단 구조의 중간부를 덮는, 그리고 상기 제2 식각방지막에 의해 덮혀지는 제3 식각방지막을 형성하는 것을;
    더 포함하는 식각방지막 형성방법.
  8. 제1항에 있어서,
    상기 식각방지막은 상기 스택과 동시에 형성되는 식각방지막 형성방법.
  9. 제8항에 있어서,
    상기 스택을 형성하는 것은, 순차 축소되거나 확대되는 마스크를 이용한 식각의 순차적 진행으로 상기 복수개의 막 중 일부 막들을 순차 패터닝하여 상기 계단 구조의 일부를 형성하는 것을 반복하고;
    상기 식각방지막을 형성하는 것은, 상기 반복 형성되는 계단 구조의 일부들 상에 상기 복수개의 막과 식각선택비가 다른 물질막들을 형성하는 것을 반복하는 식각방지막 형성방법.
  10. 제1항에 있어서,
    상기 스택을 형성하는 것은, 서로 다른 물질막들을 교대로 반복 적층한 후 반복되는 패터닝으로 상기 계단 구조를 형성하고;
    상기 식각방지막을 형성하는 것은, 상기 서로 다른 물질막들과 식각선택비가 다른 물질막을 형성하는 것을 반복하는 식각방지막의 형성방법.
  11. 기판 상에 복수개의 수직 채널을 형성하고;
    상기 기판 상에 상기 수직 채널의 길이 방향을 따라 이격 적층되어 계단 구조를 이루는 복수개의 패드를 갖는 게이트 스택을 형성하고; 그리고
    상기 복수개의 패드 상에 식각방지막을 형성하는 것을 포함하고,
    최상층 패드 상의 상부 식각방지막은 최하층 패드 상의 하부 식각방지막과 두께가 다른 반도체 소자의 제조방법.
  12. 제11항에 있어서,
    상기 식각방지막을 형성하는 것은:
    상기 복수개의 패드 중 제1 패드를 덮는 제1 두께를 갖는 제1 구간의 식각방지막을 형성하고; 그리고
    상기 제1 패드의 아래에 있는 제2 패드를 덮으며 상기 제1 두께에 비해 작은 제2 두께를 갖는 제2 구간의 식각방지막을 형성하는 것을;
    포함하는 반도체 소자의 방법.
  13. 제12항에 있어서,
    상기 식각방지막을 형성하는 것은:
    상기 제2 패드의 아래에 있는 제3 패드를 덮으며 상기 제2 두께에 비해 작은 제3 두께를 갖는 제3 구간의 식각방지막을 형성하는 것을;
    더 포함하는 반도체 소자의 제조방법.
  14. 제11항에 있어서,
    상기 식각방지막을 형성하는 것은:
    상기 게이트 스택 상에 상기 복수개의 패드를 덮는 두께를 구간별로 달라지게 형성하는 것을 포함하고,
    상기 식각방지막의 두께는 상기 구간 내에서는 동일하나 상기 계단 구조의 상부로부터 하부로 갈수록 얇아지는 반도체 소자의 제조방법.
  15. 제11항에 있어서,
    상기 식각방지막을 형성하는 것은:
    상기 게이트 스택의 계단 구조 상부를 형성한 후, 상기 게이트 스택의 계단 구조의 상부를 덮는 제1 식각방지막을 형성하고; 그리고
    상기 게이트 스택의 계단 구조 하부를 형성한 후, 상기 제1 식각방지막 및 상기 게이트 스택의 계단 구조의 하부를 덮는 제2 식각방지막을 형성하는 것을 포함하고,
    상기 식각방지막은:
    상기 게이트 스택의 계단 구조 상부에서는 상기 제1 및 제2 식각방지막으로 구성된 제1 두께를 갖고,
    상기 게이트 스택의 계단 구조 상부 아래에서는 상기 제2 식각방지막으로 구성된 상기 제1 두께보다 작은 제2 두께를 갖는 반도체 소자의 제조방법.
  16. 제15항에 있어서,
    상기 식각방지막을 형성하는 것은:
    상기 게이트 스택의 계단 구조 상에, 상기 제1 및 제2 식각방지막을 덮는 제3 식각방지막을 형성하는 것을 더 포함하고,
    상기 식각방지막은:
    상기 게이트 스택의 계단 구조 상부에서는 상기 제1 내지 제3 식각방지막으로 구성된 삼중막 구조를 갖고,
    상기 게이트 스택의 계단 구조 상부의 아래의 중간부에서는 상기 제2 내지 제3 식각방지막으로 구성된 이중막 구조를 가지며,
    상기 게이트 스택의 계단 구조 중간부의 아래의 하부에서는 상기 제3 식각방지막으로 구성된 단일막 구조를 갖는 반도체 소자의 제조방법.
  17. 제11항에 있어서,
    상기 게이트 스택을 형성하는 것은, 상기 기판 상에 복수개의 절연막 및 희생막을 교대로 반복 적층하고; 순차 축소되거나 확대되는 마스크를 이용한 식각의 순차적 진행으로 상기 복수개의 절연막 및 희생막 중 일부들을 순차 패터닝하여 상기 계단 구조의 일부를 형성하는 것을 반복하고; 그리고 상기 복수개의 절연막을 도전막들로 대체하는 것을 포함하고,
    상기 식각방지막을 형성하는 것은, 상기 반복 형성되는 계단 구조의 일부들 상에 상기 복수개의 절연막 및 희생막과 식각선택비가 다른 물질막들을 형성하는 것을 반복하는 반도체 소자의 제조방법.
  18. 제11항에 있어서,
    상기 게이트 스택을 형성하는 것은, 상기 기판 상에 복수개의 절연막 및 희생막을 교대로 반복 적층한 후 순차 축소되거나 확대되는 마스크를 이용한 식각의 순차적 진행으로 상기 복수개의 절연막 및 도전막 중 일부들을 순차 패터닝하여 상기 계단 구조의 일부를 형성하는 것을 반복하고;
    상기 식각방지막을 형성하는 것은, 상기 반복 형성되는 계단 구조의 일부들 상에 상기 복수개의 절연막 및 도전막과 식각선택비가 다른 물질막들을 형성하는 것을 반복하는 반도체 소자의 제조방법.
  19. 제11항에 있어서,
    상기 식각방지막을 형성하는 것은:
    알루미늄 산화막, 하프늄 산화막, 타이타늄 산화막, 탄탈륨 산화막, 지르코늄 산화막, 게르마늄 산화막, 실리콘카바이드, 실리콘옥시카바이드, 실리콘카본나이트라이드 또는 이들의 조합을 증착하는 것을 포함하는 반도체 소자의 제조방법.
  20. 기판 상에 제공된 복수개의 수직 채널;
    상기 기판 상에 제공되며, 상기 수직 채널의 연장 방향을 따라 수직 이격 되고 복수개의 패드를 포함하며 계단 형태로 적층된 복수개의 게이트를 포함하는 게이트 스택; 및
    상기 계단 형태로 적층된 게이트들의 표면을 따라 연장되어 상기 복수개의 패드를 덮고, 최상부 패드에서의 두께와 최하부 패드에서의 두께가 다른 식각방지막을;
    포함하는 반도체 소자.
  21. 제20항에 있어서,
    상기 식각방지막은 상기 게이트 스택의 상부로부터 하부로 내려갈수록 그 두께가 얇아지는 반도체 소자.
  22. 제20항에 있어서,
    상기 식각방지막은 두께가 서로 다른 적어도 두 개의 구간들을 포함하고, 상기 구각들 각각에서는 두께가 동일한 반도체 소자.
  23. 제22항에 있어서,
    상기 구간들은:
    상기 게이트 스택의 계단 구조 상부를 덮는, 제1 두께를 갖는 상부 구간; 및
    상기 게이트 스택의 계단 구조 하부를 덮는, 상기 제1 두께보다 작은 제2 두께를 갖는 하부 구간을 포함하고,
    상기 상부 및 하부 구간들은 서로 이어져 계단 구조를 이루는 반도체 소자.
  24. 제20항에 있어서,
    상기 식각방지막은:
    상기 게이트 스택의 계단 구조 상부를 덮는 제1 식각방지막; 및
    상기 게이트 스택의 계단 구조 하부 및 상기 제1 식각방지막을 덮는 제2 식각방지막을 포함하고,
    상기 게이트 스택의 계단 구조 상부에선 상기 제1 및 제2 식각방지막이 적층된 이중막 구조이고, 상기 게이트 스택의 계단 구조 하부에선 상기 제2 식각방지막으로 구성된 단일막 구조인 반도체 소자.
  25. 제24항에 있어서,
    상기 식각방지막은:
    상기 제1 및 제2 식각방지막 사이에 제3 식각방지막을 더 포함하고,
    상기 게이트 스택의 계단 구조 상부에선 상기 제1 내지 제3 식각방지막이 적층된 삼중막 구조이고, 상기 계단 구조의 상하부 사이의 중간부에선 상기 제2 및 제3 식각방지막이 적층된 이중막 구조이고, 상기 계단 구조의 하부에선 상기 제2 식각방지막으로 구성된 단일막 구조인 반도체 소자.
  26. 제20항에 있어서,
    상기 게이트 스택 중 최상부 게이트는 상기 식각방지막으로 덮혀 있는 반도체 소자.
  27. 제20항에 있어서,
    상기 식각방지막은 상기 게이트 스택의 상부를 덮는 2 이상의 정수 N개의 막들이 적층된 다중막과 상기 게이트 스택의 하부를 덮는 단일막을 포함하고,
    상기 다중막은 상기 게이트 스택의 상부에서 하부로 갈수록 상기 N이 감소하는 반도체 소자.
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