TWI809533B

TWI809533B - 記憶體元件

Info

Publication number: TWI809533B
Application number: TW110138629A
Authority: TW
Inventors: 楊智凱; 韓宗廷
Original assignee: 旺宏電子股份有限公司
Priority date: 2021-10-19
Filing date: 2021-10-19
Publication date: 2023-07-21
Also published as: TW202318643A

Abstract

本揭露實施例提供一種記憶體元件包括：基底、位於所述基底上的內連線結構、位於所述內連線結構上的導體層、位於所述導體層上停止層、位於所述停止層上的閘極堆疊結構。所述閘極堆疊結構包括相互交替的多個絕緣層以及多個閘極導體層。所述閘極堆疊結構的最底層的絕緣層的厚度與所述停止層的厚度的比為1：1~1：2。所述記憶體元件還包括延伸穿過所述閘極堆疊結構與所述停止層並且與所述導體層連接的通道柱以及位於所述通道柱的外側壁與所述多個閘極導體層之間的電荷儲存結構。

Description

記憶體元件

本發明實施例是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶體元件及其製造方法。

非揮發性記憶體元件(如，快閃記憶體)由於具有使存入的資料在斷電後也不會消失的優點，因此成為個人電腦和其他電子設備所廣泛採用的一種記憶體元件。

目前業界較常使用的快閃記憶體陣列包括反或閘(NOR)快閃記憶體與反及閘(NAND)快閃記憶體。由於NAND快閃記憶體的結構是使各記憶胞串接在一起，其積集度與面積利用率較NOR快閃記憶體佳，已經廣泛地應用在多種電子產品中。此外，為了進一步地提升記憶體元件的積集度，發展出一種三維NAND快閃記憶體。然而，仍存在許多與三維NAND快閃記憶體相關的挑戰。舉例來說，做為選擇閘的臨限電壓會因為通道柱的摻雜濃度不均勻，而有不易控制的問題。

本發明提供一種記憶體元件，可以改善通道柱的摻雜濃度的均勻性，以有效控制選擇閘的臨限電壓。

本發明實施例提出一種記憶體元件包括：基底、位於所述基底上的內連線結構、位於所述內連線結構上的導體層、位於所述導體層上停止層、位於所述停止層上的閘極堆疊結構。所述閘極堆疊結構包括相互交替的多個絕緣層以及多個閘極導體層。所述閘極堆疊結構的最底層的絕緣層的厚度與所述停止層的厚度的比為1：1~1：2。所述記憶體元件還包括延伸穿過所述閘極堆疊結構與所述停止層並且與所述導體層連接的通道柱以及位於所述通道柱的外側壁與所述多個閘極導體層之間的電荷儲存結構。

本發明實施例提出一種記憶體元件包括：基底、位於所述基底上的內連線結構、位於所述內連線結構上的導體層、位於所述導體層上停止層、位於所述停止層上的閘極堆疊結構。所述閘極堆疊結構包括相互交替的多個絕緣層以及多個閘極導體層。所述停止層的材料不同於所述多個閘極導體層的材料以及所述多個絕緣層的材料。所述記憶體元件還包括延伸穿過所述閘極堆疊結構與所述停止層並且與所述導體層連接的通道柱以及位於所述通道柱的外側壁與所述多個閘極導體層之間的電荷儲存結構。

基於上述，本發明實施例可以減小最底層的閘極導體層與停止層下方的導體層之間的距離，使得閘極堆疊結構下方的導體層中的摻質可以擴散至做為選擇閘的最底層的閘極導體層所對應的通道柱中，使選擇閘具有所期望的臨限電壓。

10:半導體基底

20:元件層

30:導體內連線結構

92、92₁、102、102₁:絕緣層

93、94、120、94₁、94₂:導體層

93i:摻質

100:基底

104:中間層

106:開口

108:電荷儲存結構

110:通道柱

112:絕緣柱

114:導體插塞

115:絕緣頂蓋層

116、116a、116b、316、316a、316b:溝渠

117:保護層

121、123a:水平開口

122:阻障層

123:以移除水平開口

124:金屬層

126、1261:閘極導體層

128:間隙壁

130:導體填充層

W₁、W₁’、W₂:厚度

108₁:穿隧層

108₂:電荷儲存層

108₃:阻擋層

B、B1、B2、B3:區塊

CP:垂直通道柱

D、D’:距離

ESL:停止層

ESL₁:上層停止層

ESL₂:下層停止層

GSK:閘極堆疊結構

SK1、SK2、SK3:堆疊結構

SLT:導體分隔結構

X、Y、Z:方向

圖1A至圖1K是依照本發明一實施例所繪示的一種三維記憶體元件製造方法的剖面示意圖。

圖2是圖1K的局部放大圖。

圖3A至圖3K是依照本發明一實施例所繪示的一種三維記憶體元件製造方法的剖面示意圖。

圖4是圖3K的局部放大圖。

圖1A至圖1K是依照本發明一實施例所繪示的一種三維記憶體元件製造方法的剖面示意圖。圖2是圖1K的局部放大圖。

請參照圖1A，提供基底100。基底100可以包括半導體基底10、元件層20與內連線結構30。半導體基底10例如含矽基底。在半導體基底10上形成元件層20。元件層20可以包括主動元件或是被動元件。主動元件例如是電晶體、二極體等。被動元件例如是電容器、電感等。電晶體可以是N型金氧半(NMOS)電晶體、P型金氧半(PMOS)電晶體或是互補式金氧半元件(CMOS)。內連線結構30形成在元件層20上。內連線結構30可以包括多層介電層以及形成在多層介電層中的導體內連線。導體內連線包括多個插塞與多個導線等。介電層分隔垂直方向上相鄰的導線。導線之間可藉由插塞連接，且導線可藉由插塞連接到元件層20。插塞與導線的材料包括多晶矽或包括銅、鎢和鋁之金屬

於內連線結構30上形成堆疊結構SK1。堆疊結構SK1包括在Z方向上交替堆疊的多個絕緣層92與多個導體層94。在一實施例中，絕緣層92的材料包括氧化矽，而導體層94的材料包括摻雜多晶矽。摻雜多晶矽的摻質可以包括三族的元素(例如是硼)，或是五族的元素(例如是磷)。絕緣層92與導體層94的數量不限於圖中所示者。由於記憶體陣列將形成在堆疊結構SK1的正上方，而元件層20例如是互補式金氧半元件(CMOS)形成在記憶體陣列下方，因此，此種架構又可稱為互補式金氧半元件在記憶體陣列下方(CMOS-Under-Array，CUA)結構。

請參照圖1A，在堆疊結構SK1上形成停止層ESL。停止層ESL的材料與絕緣層92的材料不同，且與導體層94的材料不同。停止層ESL的材料的成分包含碳、鋁或其組合。停止層ESL例如是碳摻雜的多晶矽、碳硼摻雜的多晶矽、碳磷摻雜的多晶矽、氧化鋁或其組合。在一些實施例中，停止層ESL與導體層94具有相同的基材，但具有不同摻質。舉例來說，停止層ESL為碳摻雜的多晶矽、碳硼摻雜的多晶矽；導體層94為硼摻雜的多晶矽或磷摻雜的多晶矽。停止層ESL的厚度例如是400埃至800埃。

請參照圖1A，在停止層ESL上形成堆疊結構SK2。堆疊結構SK2包括Z方向上交替堆疊的多個絕緣層102與多個中間層104。絕緣層102與中間層104的材料不同。在一實施例中，絕緣層102的材料包括氧化矽，而中間層104的材料包括氮化矽。絕緣層102與中間層104的厚度分別例如是400埃至450埃。在一些中實施例中，停止層ESL的厚度小於堆疊結構SK2的最底層的絕緣層102₁的厚度的2.1倍。舉例來說，最底層的絕緣層102₁的厚度與停止層ESL的厚度的比為1：1~1：2。

將堆疊結構SK2的中間層104與絕緣層102圖案化，以形成階梯結構(未示出)。在一些實施例中，階梯結構可以經由多階段的圖案化製程來形成，但本發明不以此為限。圖案化製程可以包括微影、蝕刻與修整(trim)等製程。之後，在基底100上方形成介電層(未示出)，以覆蓋階梯結構。介電層的材料例如是氧化矽。介電層的形成方法例如是形成介電材料層，以填覆蓋階梯結構。

請參照圖1A，進行圖案化製程，移除部分的堆疊結構SK2、部分的停止層ESL與部分的堆疊結構SK1，以形成穿過堆疊結構SK2、停止層ESL與堆疊結構SK1的一個或多個開口106。在一實施例中，開口106可具有略微傾斜的側壁，如圖1A所示。在另一實施例中，開口106可具有大致垂直的側壁(未示出)。在一實施例中，開口106又稱為垂直通道(vertical channel；VC)孔洞。在一實施例中，開口106可以經由單階段的微影與蝕刻製程來形成。在另一實施例中，開口106以多個階段的微影與蝕刻製程。之後於開口106中形成垂直通道柱CP。垂直通道柱CP可以以下所述的方法來形成。首先，請繼續參照圖1A，於開口106的側壁與底面上形成電荷儲存結構108。電荷儲存結構108可以是複合層，例如是包括穿隧層(或稱為能隙工程穿隧介電層)108₁、電荷儲存層108₂以及阻擋層108₃。在一實施例中，穿隧層108₁為氧化物，電荷儲存層108₂為氮化物，阻擋層108₃為氧化物。

然後，請繼續參照圖1A，於電荷儲存結構108上形成通道柱110。在一實施例中，通道柱110的材料包括多晶矽或摻雜多晶矽。在一實施例中，通道柱110覆蓋開口106的側壁上的電荷儲存結構108，並且在開口106的底面也覆蓋通道柱110。接著，於開口106的下部形成絕緣柱112。在一實施例中，絕緣柱112的材料包括氧化矽。之後，於開口106的上部形成導體插塞114，且導體插塞114與通道柱110接觸。在一實施例中，導體插塞114的材料包括摻雜多晶矽。通道柱110、絕緣柱112以及導體插塞114可合稱為垂直通道柱CP。電荷儲存結構108環繞於垂直通道柱CP的豎直外表面。

請參照圖1B，在堆疊結構SK2上形成絕緣頂蓋層115。堆疊結構SK2與絕緣頂蓋層115可合稱為堆疊結構SK3。之後，對堆疊結構SK3進行微影與蝕刻製程，以形成多個溝渠116。溝渠116在X方向上延伸，且穿過堆疊結構SK3，而將堆疊結構SK3區分成多個區塊B(例如區塊B1、區塊B2與區塊B3)。在一實施例中，溝渠116可具有略微傾斜的側壁，如圖1B所示。在另一實施例中，溝渠116可具有大致垂直的側壁(未示出)。溝渠116裸露出絕緣頂蓋層115、中間層104、絕緣層102與停止層ESL的側壁以及停止層ESL的表面。

在進行蝕刻時，停止層ESL可以做為蝕刻停止層。在進行蝕刻的過程中，絕緣層102與停止層ESL之間具有高的蝕刻選擇比。舉例來說，本發明的實施例中，絕緣層102與停止層ESL之間的蝕刻選擇比例如是20至60。此比例遠大於絕緣層102與摻雜(硼或磷)多晶矽之間的蝕刻選擇比(例如是10至20)。因此，本發明實施例可以使用相當薄的停止層ESL來做為蝕刻的停止層，且此蝕刻階段形成的溝渠116可以停止於停止層，而不會貫穿停止層ESL。

請參照圖1C，繼續進行蝕刻製程，以移除溝渠116底部的停止層ESL，形成溝渠116a。溝渠116a的底部裸露出堆疊結構SK1的上層絕緣層92₁，如圖1C所示。請參照圖1D，繼續進行蝕刻製程，以移除溝渠116a底部的上層絕緣層92₁，以形成溝渠116b，如圖1D所示。

請參照圖1D，在堆疊結構SK3上以及溝渠116b中形成保護層117。保護層117包括與絕緣層102不同的介電材料，例如是氮化矽或是氧化矽/氮化矽/氧化矽複合層。

請參照圖1E，進行非等向性蝕刻製程，以移除溝渠116b底部的保護層117，以形成保護層117a，且使得溝渠116b的底部裸露出堆疊結構SK1的導體層94₁。

請參照圖1F，進行選擇性蝕刻製程，以移除導體層94₁，形成水平開口123，如圖1F所示。請參照圖1G，繼續進行選擇性蝕刻製程，以移除水平開口123所裸露的絕緣層92₁與92₂，形成水平開口123a，如圖1G所示。將一部分的電荷儲存結構108移除，水平開口123a裸露出通道柱110。

請參照圖1H，於溝渠116b以及水平開口123a之中填入導體層93，例如是摻雜多晶矽層。在水平開口123a中的導體層93與下方的導體層94₂共同形成導體層120。導體層120的頂面與停止層ESL的底面直接接觸。導體層120可做為源極線。導體層 93的形成方法例如是於堆疊結構SK3上以及溝渠116b與水平開口123a之中填入導體材料層，然後，再進行回蝕刻，以移除堆疊結構SK3上方以及溝渠116b之中的導體材料層。導體層93的材料例如是摻雜多晶矽。摻雜多晶矽的摻質可以包括三族(例如是硼)的元素，或是五族(例如是磷)的元素。導體層93與所裸露出來的通道柱110直接接觸。

請參照圖1I與圖1J，進行閘極取代製程，將中間層104取代為閘極導體層126。首先，請參照圖1I，通過溝渠116b進行選擇性蝕刻製程，蝕刻保護層117，再蝕刻中間層104，以形成多個水平開口121。水平開口121裸露出部分電荷儲存結構108的側壁以及絕緣層102的上下表面。選擇性蝕刻製程可以是等向性蝕刻，例如是濕式蝕刻製程。濕式蝕刻製程所採用的蝕刻劑例如是熱磷酸。

請參照圖1J，於溝渠116b以及水平開口121中形成閘極導體層126。閘極導體層126例如是包括阻障層122以及金屬層124。在一實施例中，阻障層122的材料包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或其組合，而金屬層124的材料包括鎢(W)。阻障層122與金屬層124的形成方法例如是在堆疊結構SK3上以及溝渠116b與水平開口121之中填入阻障材料層與金屬層材料層，然後，再進行回蝕刻，以移除堆疊結構SK3上方以及溝渠116b之中的阻障材料層與金屬層材料層。閘極導體層126、絕緣層102與絕緣頂蓋層115形成閘極堆疊結構GSK。

請參照圖1K，在溝渠116b之中形成著陸在導體層94₂，且與導體層94₂電性連接的多個導體分隔結構SLT。導體分隔結構SLT可以包括間隙壁128與導體填充層130。間隙壁128形成在溝渠116b的側壁上。導體填充層130填入溝渠116b剩餘的空間中。間隙壁128包括介電材料，例如是氧化矽。間隙壁128形成的方法例如是在閘極堆疊結構GSK上以及溝渠116b之中填入間隙壁材料層，然後，再進行回蝕刻，以移除閘極堆疊結構GSK上方以及溝渠116b底部的間隙壁材料層。導體填充層130的材料包括摻雜多晶矽或是鎢。導體填充層130的形成方法例如是在閘極堆疊結構GSK上以及溝渠116b剩餘的空間之中填入導體材料層，然後，再進行回蝕刻，以移除閘極堆疊結構GSK上方的導體材料層。

其後，可以再進行後續的相關製程，以完成記憶體元件的製作。

圖2是圖1K的局部放大圖。

請參照圖2，在本發明實施例中，記憶元件包括設置在導體層120與閘極堆疊結構GSK之間設置停止層ESL。停止層ESL的材料與導體層120不同，且與絕緣層102以及閘極導體層126不同。停止層ESL的底面與導體層120的頂面直接接觸。在形成溝渠116(圖1B)的過程中，絕緣層102與停止層ESL之間具有相當高的蝕刻選擇性，因此，可以使用相當薄的停止層ESL做為蝕刻停止層。在一些實例中，閘極堆疊結構GSK的最底層的絕緣層102₁的厚度W₂與停止層ESL的厚度W₁的比例如為1：1~1：2。

由於停止層ESL的厚度W₁相當薄，導體層120與閘極堆疊結構GSK的最底層的閘極導體層126₁之間的距離D較小。因此後續在進行熱製程時，導體層93之中的摻質93i可以先橫向擴向至與其相同水平高度的通道柱110中，再垂直向上移動較小的距離D而擴散至與最底層的閘極導體層126₁相同水平高度的通道柱110中。因此，可以縮短熱製程的時間，減少熱預算。熱製程可以在任何階段進行。在一些實施例中，熱製程在進行閘極取代製程之前進行。在另一些實施例中，熱製程在進行閘極取代製程之後，形成導體分隔結構SLT之前進行。在又一些實施例中，熱製程在形成導體分隔結構SLT之後進行。熱製程的溫度例如是攝氏700度至900度。熱製程的時間例如是20分鐘至60分鐘。

本發明之停止層可以是單層(如以上實施例所述)。在另一實施例中，停止層也可以是多層，如圖3A至圖3K所示。

請參照圖3A，在基底100上形成堆疊結構SK1、停止層ESL與堆疊結構SK2。基底100、堆疊結構SK1與堆疊結構SK2可與上述實施例的基底100、堆疊結構SK1與堆疊結構SK2相同。本實施例之停止層ESL包括下層停止層ESL₂與上層停止層ESL₁。下層停止層ESL₂的材料與上層停止層ESL₁的材料不同。下層停止層ESL₂的材料例如是摻雜多晶矽。摻雜多晶矽的摻質可以包括三族的元素(例如是硼)，或是五族的元素(例如是磷)。在一些實施例中，下層停止層ESL₂與導體層94具有相同的基材，且具有相同摻質。上層停止層ESL₁的材料的成分包含碳、鋁或其組合。上層停止層ESL₁例如是碳摻雜的多晶矽、碳硼摻雜的多晶矽、碳磷摻雜的多晶矽、氧化鋁或其組合。在一些實施例中，上層停止層ESL₁與下層停止層ESL₂具有相同的基材，但具有不同摻質。舉例來說，上層停止層ESL₁為碳摻雜的多晶矽、碳硼摻雜的多晶矽；下層停止層ESL₂為硼摻雜的多晶矽或磷摻雜的多晶矽。

請參照圖3A，依照上述方法，在堆疊結構SK2、停止層ESL與堆疊結構SK1中形成電荷儲存結構108與垂直通道柱CP。

請繼續參照圖3B，在堆疊結構SK2上形成絕緣頂蓋層115。堆疊結構SK2與絕緣頂蓋層115可合稱為堆疊結構SK3。之後，對堆疊結構SK3進行微影與蝕刻製程，以形成多個溝渠316。在進行蝕刻時，上層停止層ESL₁可以做為蝕刻停止層。溝渠316裸露出絕緣頂蓋層115、中間層104、絕緣層102與上層停止層ESL₁的側壁以及上層停止層ESL₁的表面。

請參照圖3C與圖3D，繼續進行蝕刻製程，以移除溝渠116底部的上層停止層ESL₁以及下層停止層ESL₂，形成溝渠316a。溝渠316a的底部裸露出下層停止層ESL₂，如圖3C所示。繼續進行蝕刻製程，以移除溝渠316a底部的絕緣層92₁以形成溝渠316b，如圖3D所示。

請參照圖3D，在堆疊結構SK3上以及溝渠316b中形成保護層117。

請參照圖3E，進行非等向性蝕刻製程，以移除溝渠316b底部的保護層117，以形成保護層117a，且使得溝渠316b的底部裸露出堆疊結構SK1的導體層94₁。

請參照圖3F與圖3G，進行選擇性蝕刻製程，以移除導體層94₁，形成水平開口123，如圖3F所示。接著，進行選擇性蝕刻製程，以移除水平開口123所裸露的絕緣層92₁與92₂，形成水平開口123a，如圖3G所示。

請參照圖3H，於溝渠316b以及水平開口123a之中填入導體層93，例如是摻雜多晶矽層。在水平開口123a中的導體層93與下方的導體層94₂共同形成導體層120。

請參照圖3I與圖3J，進行閘極取代製程，將中間層104取代為閘極導體層126，以形成閘極堆疊結構GSK。

請參照圖3L，在溝渠316b之中形成與導體層120電性連接的導體分隔結構SLT。

圖4是圖3K的局部放大圖。

請參照圖4，在本發明實施例中，記憶元件包括設置在導體層120與閘極堆疊結構GSK之間設置停止層ESL。停止層ESL包括上層停止層ESL₁與下層停止層ESL₂。上層停止層ESL₁的材料與導體層120、絕緣層102以及閘極導體層126不同。

在形成溝渠116(圖3B)的過程中，絕緣層102與上層停止層ESL₁之間具有相當高的蝕刻選擇性，因此，可以使用相當薄的上層停止層ESL₁做為蝕刻停止層。在一些實例中，閘極堆疊結構GSK的最底層的絕緣層102₁的厚度W₂與停止層ESL₁的厚度W₁’的比例如為1：1~1：2。

由於停止層ESL的厚度W₁’相當薄，導體層120與閘極堆疊結構GSK的最底層的閘極導體層126₁之間的距離D’較小。因此後續在進行熱製程時，導體層93之中的摻質可以橫向擴向至相同水平高度的通道柱110中，並再垂直向上擴散至與最底層的閘極導體層126₁相同水平高度的通道柱110中。因此，可以使得與最底層的閘極導體層126₁對應的通道柱110具有所需的摻雜濃度。

在上述實施例中，三維快閃記憶體結構為三維NAND記憶體結構，但本發明不限於此。在其他實施例中，三維快閃記憶體結構可為三維AND記憶體結構或三維NOR記憶體結構。

本發明實施例的停止層可以在形成導體分隔結構之溝渠時做為蝕刻停止層。由於停止層對於絕緣層具有高蝕刻選擇性，因此所需的厚度相當薄。結果可以減小最底層的閘極導體層與停止層下方的導體層之間的距離，使得停止層下方的導體層中的摻質可以向上移動較小的距離而擴散至選擇閘所對應的通道柱中，以使得選擇閘具有適當的臨限電壓。因此，本發明實施例，可藉由高選擇比的薄停止層，可以減少熱製程的時間，減少熱預算。

102：絕緣層 93、94 ₂：導體層 93i：摻質 106：開口 108：電荷儲存結構 108 ₁：穿隧層 108 ₂：電荷儲存層 108 ₃：阻擋層 110：通道柱 112：絕緣柱 122：阻障層 124：金屬層 126、126 ₁：閘極導體層 W ₁、W ₂：厚度 CP：垂直通道柱 D：距離 ESL：停止層 GSK：閘極堆疊結構 X、Y、Z：方向

Claims

一種記憶體元件，包括：基底；內連線結構，位於所述基底之上；導體層，位於所述內連線結構上；停止層，位於所述導體層上，其中所述停止層的底面與所述導體層的頂面直接接觸；閘極堆疊結構，位於所述停止層上，所述閘極堆疊結構包括相互交替的多個絕緣層以及多個閘極導體層，其中所述閘極堆疊結構的最底層的絕緣層的厚度與所述停止層的厚度的比為1：1~1：2；通道柱，延伸穿過所述閘極堆疊結構與所述停止層並且與所述導體層連接；以及電荷儲存結構，位於所述通道柱的外側壁與所述多個閘極導體層之間。
如請求項1所述的記憶體元件，其中所述停止層的材料與所述導體層的材料不同。
如請求項1所述的記憶體元件，其中所述停止層的摻質與所述導體層的摻質不同。
如請求項1所述的記憶體元件，其中所述停止層的材料的成分包含碳、鋁或其組合。
如請求項4所述的記憶體元件，其中所述停止層包括碳摻雜的多晶矽、碳硼摻雜的多晶矽、碳磷摻雜的多晶矽、氧化鋁或其組合。
如請求項1所述的記憶體元件，其中所述導體層包括：下層導體層，位於所述內連線結構上；以及上層導體層，位於所述下層導體層與所述停止層之間，且與所述通道柱電性連接。
一種記憶體元件，包括：基底；內連線結構，位於所述基底之上；導體層，位於所述內連線結構上；停止層，位於所述導體層上，其中所述停止層的底面與所述導體層的頂面直接接觸；閘極堆疊結構，位於所述停止層上，所述閘極堆疊結構包括相互交替的多個絕緣層以及多個閘極導體層，其中所述停止層的材料不同於所述多個閘極導體層的材料以及所述多個絕緣層的材料；通道柱，延伸穿過所述閘極堆疊結構與所述停止層並且與所述導體層連接；以及電荷儲存結構，位於所述通道柱的外側壁與所述多個閘極導體層之間。
如請求項7所述的記憶體元件，其中所述停止層的材料的成分包含碳、鋁或其組合。
如請求項7所述的記憶體元件，其中所述停止層包括碳摻雜的多晶矽、碳硼摻雜的多晶矽、碳磷摻雜的多晶矽、氧化鋁或其組合。
如請求項7所述的記憶體元件，其中所述閘極堆疊結構的最底層的絕緣層的厚度與所述停止層的厚度的比為1：1~1：2。