CN116867278A - 存储器元件及其制造方法 - Google Patents

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CN116867278A CN202210392449.1A CN202210392449A CN116867278A CN 116867278 A CN116867278 A CN 116867278A CN 202210392449 A CN202210392449 A CN 202210392449A CN 116867278 A CN116867278 A CN 116867278A
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Abstract

本公开提供了一种存储器元件，包括：介电基底、中层结构、多个通道柱、多个电荷储存结构、多个分隔结构以及辅助结构。所述介电基底包括阵列区与在所述阵列区旁的空旷区。所述中层结构在所述阵列区与所述空旷区中。所述多个通道柱穿过在所述阵列区中的所述中层结构。所述多个电荷储存结构位于所述中层结构与所述多个通道柱之间。所述多个分隔结构设置在所述多个通道柱之间，穿过在所述阵列区中的所述中层结构，并将所述中层结构分割成多个区块。所述辅助结构设置在所述空旷区中。所述辅助结构包括至少一虚设分隔结构，所述虚设分隔结构和所述多个分隔结构的延伸方向不同。

Description

存储器元件及其制造方法
技术领域
本公开实施例是有关于一种半导体元件及其制造方法，且特别是有关于一种存储器元件及其制造方法。
背景技术
非易失性存储器元件(如，快闪存储器)由于具有使存入的数据在断电后也不会消失的优点，因此成为个人计算机和其他电子设备所广泛采用的一种存储器元件。
目前业界较常使用的快闪存储器阵列包括或非门(NOR)快闪存储器与与非门(NAND)快闪存储器。由于NAND快闪存储器的结构是使各存储单元串接在一起，其集成度与面积利用率较NOR快闪存储器佳，已经广泛地应用在多种电子产品中。此外，为了进一步地提升存储器元件的集成度，发展出一种三维NAND快闪存储器。然而，仍存在许多与三维NAND快闪存储器相关的挑战。
发明内容
本公开提供一种存储器元件，可以减少因为应力不平均所造成的不对称晶圆翘曲，能避免后续工艺的机台运作异常。
本公开实施例提出一种存储器元件，包括一种存储器元件，包括介电基底、中层结构、多个通道柱、多个电荷储存结构、多个分隔结构以及辅助结构。所述介电基底包括阵列区与在所述阵列区旁的空旷区。所述中层结构在所述阵列区与所述空旷区中。所述多个通道柱穿过在所述阵列区中的所述中层结构。所述电荷储存结构位于所述中层结构与所述多个通道柱之间。所述多个分隔结构设置在所述多个通道柱之间，穿过在所述阵列区中的所述中层结构，并将所述中层结构分割成多个区块。所述辅助结构设置在所述空旷区中。所述辅助结构包括至少一虚设分隔结构，所述虚设分隔结构和所述多个分隔结构的延伸方向不同。
基于上述，本公开实施例通过辅助结构的设置可以减少因为应力不平均所造成的不对称晶圆翘曲。进一步地，可降低后续工艺机台在运作中的异常。
附图说明
图1A至1J是依照本公开一实施例所示的一种三维存储器芯片的俯视图。
图2是图1B的局部区域的放大俯视图。
图3A至图3L是依照本公开各种实施例所示的一种三维存储器元件的制造流程的剖面示意图。
图4A至图7B是依照本公开各种实施例所示的多种三维存储器元件的空旷区的局部俯视图与剖面图。图4B是图4A的切线I-I’的剖面图。图5B是图5A的切线II-II’的剖面图。图6B是图6A的切线III-III’的剖面图。图7B是图7A的切线IV-IV’的剖面图。
附图标记说明
10：基底
10A、10B、10C：区域
10R1、10R2：边界区
20：元件层
20R：密封环区
30、40：金属内连线结构
30R：切割道区
32、42、103、128、130：介电层
33：金属内连线
34、44：插塞
36、46：导线
40R：块区
50R：芯片区
92、92a、102：绝缘层
93a、93b、94、94a、126：导体层
95b：绝缘结构
95c：绝缘块
96：导体垫
100R：空旷区
102：绝缘层、第一绝缘层
104：第二绝缘层、间隔层
105、129：停止层
106、131：开口
107：选择源极线切割墙
108：电荷储存结构
108’：虚设电荷储存结构
109：柱状结构
109’：虚设柱状结构
110：通道层
111b、111c：凹槽
112：绝缘柱
114：导体插塞
115：绝缘顶盖层
116：沟道
117：间隙壁
117’：虚设间隙壁
118：源极线导体墙
118’：虚设导体墙
119：分隔结构
119’：虚设分隔结构
120：源极线
121、123：水平开口
122：势垒层
124：金属层
139：支撑柱
139’：虚设支撑柱
149、159：绝缘墙
149’：虚设绝缘墙
199：辅助结构
B：区块
BL：位线
C1、C2、TAC：接触窗
CP：垂直通道柱
CP’：虚设垂直通道柱
OP3、OP4、OP5：接触窗孔
P1：第一部分
P2：第二部分
R1：第一区
R1：存储阵列区
R2：第二区
R2：阶梯区
R3：第三区
R3：隔离区
SC：阶梯结构
SK1、SK2：中层结构
X、Y、Z：方向
I-I’、II-II’、III-III’、：切线
具体实施方式
芯片上的存储器元件的构件的布置与安排可能会造成应力不均等问题。举例来说，请参照图1A，基底10包括多个分隔结构119。由于多个分隔结构119均是沿着单一方向(例如水平方向，即X方向)延伸，因而造成基底10在X方向与Y方向的应力不平均，而发生芯片在X方向与Y方向弯曲高度的偏差(wafer bow height X-Y bias)。这可能导致不对称晶圆翘曲，而在晶圆传送时无法被机械手臂夹取，或晶圆被机械手臂损坏等问题。
请参照图1A至图1J，本公开实施例形成多个辅助结构199，可以分散或减少所述多个分隔结构119所造成的应力，使得各方向(例如X方向与Y方向)的应力分布较为平均，进而避免或减少不对称晶圆翘曲的问题。在一些实施例中，多个辅助结构199包含有第一辅助部分，这些第一辅助部分的延伸方向与所述多个分隔结构119的延伸方向不同。举例来说，多个辅助结构199可以包括沿着Y方向延伸的虚设分隔结构，以分散或减少在X方向延伸之所述多个分隔结构119所造成的应力。
请参照图1A至图1J，所述的多个辅助结构199可以设置在基底10的空旷区100R中。基底10具有多个切割道区(scribe region)30R。切割道区30R可以将基底10区分为多个芯片区50R。每一个芯片区包括多组块区40R。存储单元阵列将形成在每一块区40R中。块区40R与块区40R之间为边界区10R1。在基底10中，每一组块区40R与切割道区30R之间为密封环区(或称为芯片密封环区(die sealing region))20R。密封环区20R与块区40R之间为边界区10R2。空旷区100R可以是边界区10R1、10R2、密封环区20R、切割道区(scribe region)30R或是这些区域之间。
请参照图1B至图1D，各芯片区50R的所述的多个辅助结构199全部形成在相同的位置。请参照图1B，所述的多个辅助结构199全部形成在边界区10R1与10R2。请参照图1C，所述的多个辅助结构199全部形成在密封环区20R中。请参照图1D，所述的多个辅助结构199全部形成在切割道区30R中。
请参照图1E至图1F，各芯片区50R的所述的多个辅助结构199形成在两个位置。请参照图1E，所述的多个辅助结构199形成块区40R之间的边界区10R1以及密封环区20R中。请参照图1F，所述的多个辅助结构199全部形成块区40R之间的边界区10R1以及切割道区30R中。
请参照图1G至图1I，各芯片区50R的所述的多个辅助结构199形成在三个位置。请参照图1G，所述的多个辅助结构199形成块区40R之间的边界区10R1、密封环区20R以及切割道区30R中。请参照图1H，所述的多个辅助结构199形成块区40R之间的边界区10R1、块区40R与密封环区20R之间的边界区10R2以及密封环区20R之中。请参照图1I，所述的多个辅助结构199形成块区40R之间的边界区10R1、块区40R与密封环区20R之间的边界区10R2以及切割道区30R中。
请参照图1J，各芯片区50R的所述的多个辅助结构199形成在四个位置，即位于块区40R之间的边界区10R1、块区40R与密封环区20R之间的边界区10R2、密封环区20R中以及切割道区30R中。
请参照图1A至图1J，各芯片区50R中的所述多个辅助结构199的组成、形状、尺寸可以相同、相似或相异。
图2是图1B的局部区域的放大俯视图。图3A至图3L是依照本公开各种实施例所示的一种三维存储器元件的制造流程的剖面示意图。
请参照图2与图3A，提供基底10。基底10包括第一区R1、第二区R2与第三区R3。第一区R1、第二区R2与第三区R3又可称为存储阵列区R1与阶梯区R2与隔离区R3。基底10可为半导体基底，例如含硅基底。
请参照图3A，在基底10上形成元件层20。元件层20可以包括有源元件或是无源元件。有源元件例如是晶体管、二极管等。无源元件例如是电容器、电感等。晶体管可以是N型金属氧化物半导体(NMOS)晶体管、P型金属氧化物半导体(PMOS)晶体管或是互补式金属氧化物半导体(CMOS)元件。
请参照图3A，在元件层20上形成金属内连线结构30。金属内连线结构30可以包括多层介电层32以及形成在多层介电层32中的金属内连线33。金属内连线33包括多个插塞34与多个导线36等。介电层32分隔相邻的导线36。导线36之间可通过插塞34连接，且导线36可通过插塞34连接到元件层20。
请参照图3A，在金属内连线结构30上形成中层结构SK1。中层结构SK1包括在Z方向上交替堆叠的多个绝缘层92与多个导体层94。在一实施例中，绝缘层92的材料包括氧化硅，而导体层94的材料包括掺杂多晶硅。绝缘层92与导体层94的数量不限于图中所示。由于存储器阵列将形成在第一区R1的中层结构SK1的正上方，而元件层20例如是互补式金属氧化物半导体元件(CMOS)形成在存储器阵列下方，因此，此种架构又可称为互补式金属氧化物半导体元件在存储器阵列下方(CMOS-Under-Array，CUA)结构。
请参照图3B，在中层结构SK1中形成绝缘结构95b与绝缘块95c。绝缘结构95b位于第一区R1与第二区R2，绝缘块95c位于第三区R3，如图2所示。在一些实施例中，绝缘结构95b与绝缘块95c的形成方法如下所述。图案化中层结构SK1，以形成图案化的导体层94a与图案化的绝缘层92a。图案化的导体层在第一区R1与第二区R2具有凹槽111b，并在第三区R3中具有凹槽111c。在凹槽111b与111c中填入绝缘材料(例如是氧化硅)，然后，进行化学机械平坦化工艺，以移除多余的绝缘材料，在凹槽111b与111c中形成绝缘结构95b与绝缘块95c。绝缘结构95b与绝缘块95c可以是呈岛状。岛状的俯视图可以是圆形、椭圆形、圆角的方形或圆角的长方形。
请参照图3C，在中层结构SK1上方形成交替堆叠的多个绝缘层102与多个间隔层104，以形成中层结构SK2。在一实施例中，绝缘层102的材料包括氧化硅，而间隔层104的材料包括氮化硅。间隔层104可以做为牺牲层，其将在后续的工艺中被部分移除或全部移除。然后，在中层结构SK2上形成停止层105。停止层105的材料与绝缘层102以及间隔层104不同，例如是多晶硅。在一些实施例中，绝缘层102与间隔层104又可以分别称为第一绝缘层102与第二绝缘层104。
请参照图3D，将第二区R2的中层结构SK2的间隔层104与绝缘层102图案化，以形成阶梯结构SC。在一些实施例中，阶梯结构SC可以经由多阶段的图案化工艺来形成，但本公开不以此为限。图案化工艺可以包括光刻、蚀刻与修整(trim)等工艺。
请参照图3E，在基底10上方形成介电层103，以覆盖阶梯结构SC。介电层103的材料例如是氧化硅。介电层103的形成方法例如是形成介电材料层，以填覆盖阶梯结构SC。之后再以停止层105为抛光停止层，进行平坦化工艺，例如是化学机械抛光工艺，以移除停止层105上的介电材料层。之后，移除停止层105。在中层结构SK2上方形成绝缘顶盖层115。在一实施例中，绝缘顶盖层115的材料包括氧化硅。
请参照图3F，进行图案化工艺，移除在第一区R1中的部分绝缘顶盖层115、部分中层结构SK2与部分中层结构SK1，以形成穿过绝缘顶盖层115、中层结构SK2与中层结构SK1的一个或多个开口106。在一实施例中，开口106可具有略微倾斜的侧壁，如图3F所示。在另一实施例中，开口106可具有大致垂直的侧壁(未示出)。在一实施例中，开口106又称为垂直通道(vertical channel；VC)孔洞。在一实施例中，开口106可以经由单阶段的光刻与蚀刻工艺来形成。在另一实施例中，开口106以多个阶段的光刻与蚀刻工艺。以多个阶段的光刻与蚀刻工艺形成的开口106的侧壁的轮廓例如是成竹节状。之后于开口106中形成垂直通道柱CP。垂直通道柱CP可以以下所述的方法来形成。
首先，请继续参照图3F，在开口106的侧壁上形成电荷储存结构108。电荷储存结构108与绝缘顶盖层115、绝缘层102、间隔层104、图案化的绝缘层92a以及图案化的导体层94a接触。在一实施例中，电荷储存结构108为氧化物/氮化物/氧化物(ONO)复合层。电荷储存结构108以间隙壁的形式形成于开口106的侧壁上，而裸露出开口106的底面。
然后，请继续参照图3F，在电荷储存结构108上形成通道层110。
在一实施例中，通道层110的材料包括多晶硅。在一实施例中，通道层110覆盖开口106的侧壁上的电荷储存结构108，并且通道层110也覆盖开口106的底面。接着，在开口106的下部形成绝缘柱112。在一实施例中，绝缘柱112的材料包括氧化硅。之后，在开口106的上部形成导体插塞114，且导体插塞114与通道层110接触。在一实施例中，导体插塞114的材料包括多晶硅。通道层110、绝缘柱112以及导体插塞114可合称为垂直通道柱CP。电荷储存结构108环绕于垂直通道柱CP的竖直外表面。电荷储存结构108与垂直通道柱CP可以合称为柱状结构109。
然后，请继续参照图2与图3F，在一些实施例中，在形成柱状结构109时，也可以同时在第二区R2中形成支撑柱139，以避免阶梯结构SC在后续移除间隔层104的过程中倒塌。支撑柱139可与柱状结构109具有相同的结构(未示出)，但本公开不以此为限。在其他的实施例中，支撑柱139可以另外形成，且其结构与材料可与柱状结构109不同。举例来说，支撑柱139的材料可以包括氧化硅。支撑柱139的形成方法可以先进行图案化工艺，移除在第一区R1与第二区R2中的部分绝缘顶盖层115、部分中层结构SK2与部分中层结构SK1，以形成穿过绝缘顶盖层115、中层结构SK2与中层结构SK1的多个开口131。多个开口131的形状与形成方法可以与多个开口106的形状与形成方法相同、相似或相异。在其他实施例中，开口131与开口106也采用不同的形状。之后，在所述多个开口131之中以及填入支撑材料。
然后，请继续参照图2与图3F，在一些实施例中，在形成柱状结构109时，也可以同时移除部分绝缘顶盖层115、部分中层结构SK2与部分中层结构SK1中形成绝缘墙149与159。绝缘墙149(示于图2)位于选择源极线切割墙107末端且与选择源极线切割墙107连接。绝缘墙159(示于图2)为封闭的图案环绕在第三区R3周围，且着陆在中层结构SK1中的源极线120(多个图案化的导体层94a与92a上)上。
请继续参照图3F，对中层结构SK2进行图案化工艺，以形成多个沟道116。沟道116在X方向上延伸，且穿过绝缘顶盖层115与中层结构SK2，而将中层结构SK2区分成多个区块B(例如B1与B2)。在一实施例中，沟道116可具有略微倾斜的侧壁，如图3F所示。在另一实施例中，沟道116可具有大致垂直的侧壁(未示出)。沟道116裸露出绝缘顶盖层115、间隔层104、绝缘层102的侧壁。
请参照图3G，之后，进行取代工艺，将第一区R1与第二区R2的间隔层104取代为导体层126。首先，进行选择性蚀刻工艺，使蚀刻剂经由沟道116与两侧的中层结构SK2接触。藉此，以移除第一区R1与第二区R2的间隔层104，形成多个水平开口121。水平开口121裸露出在第一区R1的部分电荷储存结构108、绝缘层102的上下表面以及介电层103的侧壁，并且裸露出部分支撑柱(未示出)的侧壁。选择性蚀刻工艺可以是等向性蚀刻，例如是湿法蚀刻工艺。湿法蚀刻工艺所采用的蚀刻剂例如是热磷酸。第三区R3的间隔层104被介电层103阻挡且不会被移除，因而被保留下来。
请参照图3G，然后，在沟道116以及水平开口121中形成导体层126。导体层126可做为栅极层。导体层126例如是包括势垒层122以及金属层124。在一实施例中，势垒层122的材料包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合，而金属层124的材料包括钨(W)。
请参照图3H与图3I，接着，在沟道116的侧壁形成间隙壁1117。间隙壁117包括与绝缘层102不同的介电材料，例如是氮化硅或是氧化硅/氮化硅/氧化硅复合层。之后，加深沟道116的深度，并移除第一区R1与第二区R2中的中层结构SK1的中间的图案化的导体层94a，再移除中间的图案化的导体层94a上下的图案化的绝缘层92a，以在中层结构SK1中形成水平开口123，再移除123开口所露出的电荷储存结构108。之后，在沟道116以及水平开口123之中填入导体层，例如是掺杂多晶硅层。在水平开口123中的导体层93a与其上下方的被图案化的导体层94a共同形成源极线120。源极线120形成后回蚀刻沟道116中的导体层，以形成导体层93b，并在导体层93b上形成凹槽。之后，在导体层93b上的凹槽中形成导体垫96。导体垫96的材料例如钨。导体垫96与导体层93b共同形成用于传导来自源极线120的电流的源极线导体墙(source line slit)118。源极线导体墙118通过间隙壁117隔离以避免与导体层126接触。源极线导体墙118与间隙壁117可以合称为分隔结构119。
请参照图3I，在每一区块B的部分绝缘顶盖层115与部分中层结构SK2中形成在X方向延伸的选择源极线切割墙107。选择源极线切割墙(selective source line cut slit)107为绝缘材料，例如是氧化硅，以将每一区块B的中层结构SK2的上层的数层导体层126彼此分离。选择源极线切割墙107的形成时机不限于此，也可以在先前形成，例如在形成阶梯结构SC之前进行。
请参照图3J，其后，在绝缘顶盖层115形成介电层128、停止层129与介电层130。介电层128与130例如是氧化硅，停止层129例如是氮化硅。之后，进行光刻与蚀刻工艺，以在第一区R1、第二区R2与第三区R3中分别形成接触窗孔OP3、OP4与OP5。接触窗孔OP3从介电层130，穿过介电层128，裸露出垂直通道柱CP的导体插塞114。接触窗孔OP4从介电层130延伸，穿过介电层103，裸露出阶梯结构SC的导体层126的顶面。接触窗孔OP5从介电层130延伸，穿过中层结构SK2与绝缘块95c，裸露出导线36的顶面。
请参照图3K，接着，在接触窗孔OP3、OP4与OP5中分别形成接触窗C1、C2与TAC。接触窗C1着陆在垂直通道柱CP的导体插塞114上且与其电性连接。接触窗C2穿过介电层103，着陆在阶梯结构SC的导体层126的末端的表面上，且与导体层126电性连接。接触窗TAC又可称为阵列穿孔接触窗(through array contact)。接触窗TAC从介电层130穿过绝缘顶盖层115、中层结构SK2与绝缘块95c，着陆在导线36的表面上，且与导线36电性连接。在一实施例中，接触窗C1、C2与TAC的每一者可以包括势垒层以及导体层。势垒层的材料例如是钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合，导体层的材料例如是钨(W)。接触窗C2与TAC的形成方法例如是先在介电层130上以及接触窗孔OP3、OP4与OP5中依序形成势垒层以及导体层，然后再以化学机械抛光法进行平坦化工艺。
请参照图3L，形成金属内连线结构40。金属内连线结构40可以包括多层介电层42以及形成在多层介电层42中的多个插塞44与多个导线46等。介电层42分隔相邻的导线46。导线46之间可通过插塞44连接，且导线46可分别与接触窗C1、C2以及TAC电性连接。与接触窗C1连接的导线46可做为位线BL。
其后，再进行后续的相关工艺，以完成存储器元件的制作。
请参照图1B至图1J，本公开实施例通过多个辅助结构199的设置，可以分散或减少所述多个分隔结构119所造成的应力，使得各方向(例如X方向与Y方向)的应力分布较为平均，进而避免或减少晶圆翘曲以的问题。举例来说，多个辅助结构199可以包括沿着Y方向延伸的分隔墙，以分散或减少在X方向延伸之所述多个分隔结构119所造成的应力。
请参照图1B至图1J，所述多个辅助结构199的组成、形状、尺寸可以相同、相似或相异。每一辅助结构199可以与块区之中的一些区域的构件相同或相似。
请参照图2，举例来说，辅助结构199可以与块区中的区域10A、区域10B、区域10C的一些构件相似。举例来说，辅助结构199可以是相同或相似于分隔结构119、柱状结构109、绝缘结构95b、支撑柱139。
图4A至图7B示出各种辅助结构199的俯视图与剖面图。图4B是图4A的切线I-I’的剖面图。图5B是图5A的切线II-II’的剖面图。图6B是图6A的切线III-III’的剖面图。图7B是图7A的切线IV-IV’的剖面图。
请参照图3L与图4A至图7B，辅助结构199包括虚设分隔结构119’。虚设分隔结构119’的数量可以依据空旷区100R的尺寸而定。空旷区100R的尺寸较小可以设置单一个虚设分隔结构119’。空旷区100R的尺寸较大可以设置多个虚设分隔结构119’。每一个虚设分隔结构119’的延伸方向与分隔结构119的延伸方向不同。在一些实施例中，分隔结构119在X方向延伸(示于图1A与图2)，虚设分隔结构119’在Y方向延伸(示于图4A)。虚设分隔结构119’可以包括与分隔结构119相同的构件。虚设分隔结构119’可以包括虚设导体墙118’与虚设间隙壁117’。虚设导体墙118’与虚设间隙壁117’的材料、形状以及尺寸可以分别与源极线导体墙118以及间隙壁117的材料、形状以及尺寸相同或相似。虚设导体墙118’的底部可以电性连接源极线120。虚设导体墙118’的顶面可以被介电层128覆盖。
请参照图4A与图4B，辅助结构199可以包括多个虚设分隔结构119’与多个虚设柱状结构109’。所述多个虚设分隔结构119’与图2的区域10A的所述多个分隔结构119(示于图3L)相同或相似。所述多个虚设分隔结构119’延伸穿过中层结构SK2且与源极线120电性连接。所述多个虚设分隔结构119’可以在形成所述多个分隔结构119时同时形成。
请参照图4A与图4B，所述多个虚设柱状结构109’分别与图2的区域10A的所述多个柱状结构109相同或相似。所述多个虚设柱状结构109’可以在形成所述多个柱状结构109时同时形成。请参照图4A，所述辅助结构199的所述多个虚设柱状结构109’环绕包围虚设分隔结构119’周围。请参照图4B，每一所述多个虚设柱状结构109’可以包括虚设垂直通道柱CP’以及虚设电荷储存结构108’。虚设电荷储存结构108’环绕于虚设垂直通道柱CP’的外表面。虚设垂直通道柱CP’以及虚设电荷储存结构108’的材料与形成方法可以与垂直通道柱CP以及电荷储存结构108相同或相似。所述多个柱状结构109’穿过中层结构SK2，且与源极线120电性连接。所述多个柱状结构109’并未连接到上方的位线。
请参照图4A与图4B，在空旷区100R中，中层结构SK2可以包括第一部分P1与第二部分P2。所述第一部分P1连接所述第二部分P2。所述第一部分P1比所述第二部分P2接近所述虚设分隔结构119’。第一部分P1被多个虚设分隔结构119’以及一部分的所述多个柱状结构109’延伸穿过。第一部分P1包括彼此交替堆叠的多个第一绝缘层102与多个栅极导体层126。第二部分P2被另一部分的所述多个柱状结构109’延伸穿过。第二部分P2包括彼此交替堆叠的所述多个第一绝缘层102与多个第二绝缘层104。这是因为在形成所述多个虚设分隔结构119’的过程中，靠近虚设沟道116’(用来形成虚设分隔结构119’)位置的所述多个第二绝缘层104会被移除，再被多个栅极导体层126取代所致。因此，所述多个虚设分隔结构119’周围的中层结构SK2会包括第一部分P1与第二部分P2。
请参照图5A与图5B，辅助结构199可以包括多个虚设分隔结构119’、多个虚设支撑柱139’与虚设绝缘墙149’。所述多个虚设分隔结构119’与图2的区域10B的所述多个分隔结构119相同或相似。所述多个虚设分隔结构119’穿过中层结构SK2且与中层结构SK1中的源极线120电性连接。
请参照图5A与图5B，所述多个虚设支撑柱139’分别与图2的区域10B的所述多个支撑柱139相同或相似。请参照图5A，所述多个虚设支撑柱139’设置在每一个虚设分隔结构119’的两侧。请参照图5B，所述多个虚设分隔结构119’着陆在中层结构SK1中的源极线120(多个图案化的导体层94a上)。
请参照图5A，虚设绝缘墙149’为封闭的图案，包围所述多个虚设分隔结构119’以及所述多个虚设支撑柱139’。请参照图5B，虚设绝缘墙149’穿过所述中层结构SK2，且着陆在中层结构SK1中的源极线120(多个图案化的导体层94a)上。
请参照图5B，中层结构SK2被所述虚设绝缘墙149’延伸穿过，而分为第一部分P1与第二部分P2。也即所述第一部分P1与所述第二部分P2被虚设绝缘墙149’分隔开而未连接，如图5B所示。所述第一部分P1比所述第二部分P2接近所述虚设分隔结构119’。第一部分P1被多个虚设分隔结构119’以及一部分的所述多个虚设支撑柱139’延伸穿过。第一部分P1包括彼此交替堆叠的多个第一绝缘层102与多个栅极导体层126。第二部分P2包括彼此交替堆叠的所述多个第一绝缘层102与多个第二绝缘层104。这是因为在形成所述多个虚设分隔结构119’的过程中，所述虚设绝缘墙149’与虚设沟道116’(用来形成虚设分隔结构119’)之间的所述多个第二绝缘层104会被移除，再被多个栅极导体层126取代。而远离虚设沟道116’的所述多个第二绝缘层104则因为所述虚设绝缘墙149’的阻挡而保留下来。因此，所述多个虚设分隔结构119’周围的中层结构SK2会包括第一部分P1与第二部分P2。
请参照图5A与图5B，所述中层结构SK1的所述多个绝缘结构95b嵌置于所述源极线120(多个图案化的导体层94a与93a)中，如图5B所示。所述绝缘结构95b设置在所述虚设分隔结构119’周围，如图5A所示。所述多个虚设支撑柱139’位于所述多个虚设分隔结构119’以及绝缘结构95b之间，如图5A所示。
请参照图6A与图6B，在一些实施例中，辅助结构199可以包括多个虚设分隔结构119’与多个虚设支撑柱139’，但省略虚设绝缘墙149’(示于图5A与5B)。同样地，在形成所述多个虚设分隔结构119’的过程中，靠近虚设沟道116’(用来形成虚设分隔结构119’)位置的所述多个第二绝缘层104会被移除，再被多个栅极导体层126取代所致。因此，在空旷区100R中，中层结构SK2也会包括所述第一部分P1与所述第二部分P2，且其彼此连接。
请参照图7A与图7B，辅助结构199可以包括多个虚设分隔结构119’。请参照图7B，在一些实施例中，在空旷区100R中，中层结构SK1上方设置的是介电层103，而不是中层结构SK2。虚设分隔结构119’延伸穿过介电层103，着陆在中层结构SK1的源极线120(多个图案化的导体层94a)上，且与源极线120电性连接。请参照图7A，中层结构SKI中的绝缘结构95b设置在多个虚设分隔结构119’的两侧或周围。
本公开实施例通过多个辅助结构的设置，可以减少分隔结构沿着单方向延伸所造成的应力，以分散或减少芯片应力分布不均，进而避免或减少因不对称晶圆翘曲所导致机台运作失效的问题。
辅助结构可以在存储器元件的制造过程中同时形成，因此，不会增加额外的工艺步骤。

Claims (10)

1.一种存储器元件，包括：
介电基底，包括阵列区与在所述阵列区旁的空旷区；
中层结构，在所述阵列区与所述空旷区中；
多个通道柱，穿过在所述阵列区中的所述中层结构；
多个电荷储存结构，位于所述中层结构与所述多个通道柱之间；
多个分隔结构，设置在所述多个通道柱之间，穿过在所述阵列区中的所述中层结构，并将所述中层结构分割成多个区块；以及
辅助结构，设置在所述空旷区中，其中所述辅助结构包括至少一虚设分隔结构，所述虚设分隔结构和所述多个分隔结构的延伸方向不同。
2.根据权利要求1所述的存储器元件，其中
所述虚设分隔结构，向下延伸地穿过在所述空旷区中的所述中层结构，且所述多个分隔结构在第一方向延伸，所述至少一虚设分隔结构在第二方向延伸，所述第二方与第一方向不同。
3.根据权利要求2所述的存储器元件，其中所述多个辅助结构还包括：
多个虚设柱状结构，穿过在所述空旷区中的所述中层结构，其中所述多个虚设柱状结构设置在所述至少一虚设分隔结构周围。
4.根据权利要求3所述的存储器元件，其中在所述空旷区中的所述中层结构包括：
第一部分，包括彼此交替堆叠的多个第一绝缘层与多个栅极导体层；以及
第二部分，包括彼此交替堆叠的所述多个第一绝缘层与多个第二绝缘层，
其中所述第一部分比所述第二部分接近所述至少一虚设分隔结构。
5.根据权利要求3所述的存储器元件，还包括：
图案化的导体层，设置在所述阵列区与在所述空旷区中的所述介电基底与所述中层结构之间，其中所述多个分隔结构与所述至少一虚设分隔结构着陆在所述图案化的导体层上；以及
多个绝缘结构，嵌置在所述阵列区中的所述图案化的导体层中，且位于所述多个分隔结构周围，并且嵌置在所述空旷区中的所述图案化的导体层中，且位于所述至少一虚设分隔结构周围。
6.根据权利要求5所述的存储器元件，还包括：
多个支撑柱，延伸穿过所述阵列区中的所述中层结构，设置在所述多个绝缘结构以及所述多个分隔结构之间，着陆在所述图案化的导体层上，
其中所述辅助结构还包括：
多个虚设支撑柱，延伸穿过所述空旷区中的所述中层结构，设置在所述多个绝缘结构以及所述多个虚设分隔结构之间，着陆在所述图案化的导体层上。
7.根据权利要求6所述的存储器元件，其中，在所述空旷区中的所述中层结构包括：
第一部分，包括彼此交替堆叠的多个第一绝缘层与多个栅极导体层；以及
第二部分，包括彼此交替堆叠的所述多个第一绝缘层与多个第二绝缘层，
其中所述第一部分比所述第二部分接近所述至少一虚设分隔结构。
8.根据权利要求7所述的存储器元件，其中所述辅助结构还包括：
虚设绝缘墙，包围所述至少一虚设分隔结构以及所述多个虚设支撑柱，穿过在所述空旷区中的所述中层结构，且着陆在所述图案化的导体层上，
其中所述第一部分位于所述虚设绝缘墙内，所述第二部分位于所述虚设绝缘墙外。
9.根据权利要求5所述的存储器元件，其中，所述中层结构包括：
介电层，位于所述空旷区中的所述图案化的导体层上，
其中所述至少一虚设分隔结构还穿过在所述空旷区中的所述介电层，且着陆在所述图案化的导体层上。
10.根据权利要求1所述的存储器元件，其中所述空旷区包括切割道区、密封环区或边界区。
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