TW202121605A - 記憶體陣列及用於形成包括記憶體單元串之記憶體陣列之方法 - Google Patents

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Abstract

一種用於形成一記憶體陣列之方法包括形成包括垂直交替第一疊層及第二疊層之一堆疊。一第一絕緣體疊層在該堆疊上方。該第一絕緣體疊層之第一絕緣體材料包括(a)及(b)之至少一者，其中(a)：矽、氮以及碳、氧、硼及磷之一或多者，且(b)：碳化矽。通道材料串在該堆疊中且在該第一絕緣體疊層中。導電材料在該第一絕緣體疊層中直接抵靠該等通道材料串之個別通道材料串之側。一第二絕緣體疊層形成於該第一絕緣體疊層及該導電材料上方。該第二絕緣體疊層之第二絕緣體材料包括該(a)及該(b)之至少一者。導電通孔經形成且延伸穿過該第二絕緣體疊層且個別地透過該導電材料直接電耦合至該等個別通道材料串。亦揭示其他包含與方法無關之結構的態樣。

Description

記憶體陣列及用於形成包括記憶體單元串之記憶體陣列之方法
本文中揭示之實施例係關於記憶體陣列及用於形成包括記憶體單元串之一記憶體陣列之方法。
記憶體係一種類型之積體電路系統且在電腦系統中用於儲存資料。可以個別記憶體單元之一或多個陣列製作記憶體。可使用數位線(其等亦可被稱為位元線、資料線或感測線)及存取線(其等亦可被稱為字線)寫入至記憶體單元或自記憶體單元讀取。感測線可使沿陣列之行之記憶體單元導電互連，且存取線可使沿陣列之列之記憶體單元導電互連。各記憶體單元可透過一感測線及一存取線之組合唯一地定址。
記憶體單元可為揮發性、半揮發性或非揮發性的。非揮發性記憶體單元可在不存在電力之情況下儲存資料達延長時段。非揮發性記憶體習知地被指定為具有至少約10年之一留存時間之記憶體。揮發性記憶體消散且因此經再新/重寫以維持資料儲存。揮發性記憶體可具有數毫秒或更少之一留存時間。無論如何，記憶體單元經組態以依至少兩個不同可選擇狀態保持或儲存記憶體。在二進位系統中，該等狀態被視為「0」或「1」。在其他系統中，至少一些個別記憶體單元可經組態以儲存兩個以上資訊位準或狀態。
一場效電晶體係可用於一記憶體單元中之一種類型之電子組件。此等電晶體包括其間具有一半導電通道區之一對導電源極/汲極區。一導電閘極鄰近通道區且藉由一薄閘極絕緣體與該通道區分離。將一適合電壓施加至閘極容許電流自源極/汲極區之一者通過通道區流動至另一者。當自閘極移除電壓時，在很大程度上防止電流流過通道區。場效電晶體亦可包含額外結構(舉例而言，一可逆程式化之電荷儲存區)作為閘極絕緣體與導電閘極之間之閘極構造之部分。
快閃記憶體係一種類型之記憶體且在現代電腦及裝置中具有許多用途。例如，現代個人電腦可具有儲存於一快閃記憶體晶片上之BIOS。作為另一實例，電腦及其他裝置利用固態磁碟中之快閃記憶體取代習知硬碟機變得愈來愈常見。作為又另一實例，快閃記憶體在無線電子裝置中係風行的，此係因為其使製造商能夠在新通信協定變得標準化時支援該等新通信協定，且提供針對增強之特徵遠端地升級裝置之能力。
NAND可為整合式快閃記憶體之一基本架構。一NAND胞單元包括串聯耦合至記憶體單元之一串列組合(其中該串列組合通常被稱為一NAND串)的至少一個選擇裝置。NAND架構可組態成包括個別地包括一可逆程式化之垂直電晶體之垂直堆疊記憶體單元的三維配置。可在垂直堆疊記憶體單元下方形成控制或其他電路系統。其他揮發性或非揮發性記憶體陣列架構亦可包括個別地包括一電晶體之垂直堆疊記憶體單元。
記憶體陣列可經配置於記憶體頁面、記憶體區塊及部分區塊(例如，子區塊)及記憶體平面中，舉例而言如美國專利申請案公開案第2015/0228659號、第2016/0267984號及第2017/0140833號之任一者中展示且描述。記憶體區塊可至少部分界定垂直堆疊記憶體單元之個別字線疊層中之個別字線之縱向輪廓。至此等字線之連接可出現在垂直堆疊記憶體單元陣列之一端部或邊緣處之一所謂的「階梯結構」中。階梯結構包含界定個別字線之接觸區的個別「梯階」 (替代地被稱為「階狀部」或「階梯」)，在其上接觸豎向延伸之導電通孔以提供對字線之電存取。
在一實施例中，一種用於形成一記憶體陣列之方法包括：形成包括垂直交替第一疊層及第二疊層之一堆疊，一第一絕緣體疊層在該堆疊上方；該第一絕緣體疊層之第一絕緣體材料包括(a)及(b)之至少一者，其中(a)：矽、氮以及碳、氧、硼及磷之一或多者，且(b)：碳化矽；通道材料串在該堆疊中且在該第一絕緣體疊層中，導電材料在該第一絕緣體疊層中直接抵靠該等通道材料串之個別通道材料串之側；在該第一絕緣體疊層及該導電材料上方形成一第二絕緣體疊層，該第二絕緣體疊層之第二絕緣體材料包括該(a)及該(b)之至少一者；及形成延伸穿過該第二絕緣體疊層之導電通孔，該等導電通孔個別地透過該導電材料直接電耦合至該等個別通道材料串。
在另一實施例中，一種用於形成一記憶體陣列之方法包括：形成包括垂直交替第一疊層及第二疊層之一堆疊；在該堆疊上方形成一第一絕緣體疊層，該第一絕緣體疊層之第一絕緣體材料包括(a)及(b)之至少一者，其中(a)：矽、氮以及碳、氧、硼及磷之一或多者，且(b)：碳化矽；在該堆疊中且在該第一絕緣體疊層中形成通道材料串，導電材料在該第一絕緣體疊層中直接抵靠該等通道材料串之個別通道材料串之側；在該第一絕緣體疊層及該導電材料上方形成多個絕緣疊層，該多個疊層之一者包括第二絕緣體材料，該第二絕緣體材料包括該(a)及該(b)之至少一者，該多個疊層之另一者不包括該(a)及該(b)之任一者；及蝕刻接觸開口使之穿過該一疊層及另一疊層且此後在該等接觸開口中形成導電通孔，該等導電通孔個別地透過該導電材料直接電耦合至該等個別通道材料串。
在另一實施例中，一種記憶體陣列包括：一垂直堆疊，其包括交替絕緣疊層及導電疊層；一第一絕緣體疊層，其在該堆疊上方，該第一絕緣體疊層之第一絕緣體材料包括(a)及(b)之至少一者，其中(a)：矽、氮以及碳、氧、硼及磷之一或多者，且(b)：碳化矽；記憶體單元之通道材料串，其等在該堆疊中，該等通道材料串之通道材料在該第一絕緣體疊層中；導電材料，其在該第一絕緣體疊層中直接抵靠該等通道材料串之個別通道材料串之側；一第二絕緣體疊層，其在該第一絕緣體疊層及該導電材料上方，該第二絕緣體疊層之第二絕緣體材料包括該(a)及該(b)之至少一者；及導電通孔，其等延伸穿過該第二絕緣體疊層，該等導電通孔個別地透過該導電材料直接電耦合至該等個別通道材料串。
本發明之實施例涵蓋用於形成一記憶體陣列(例如，具有在陣列下方之周邊控制電路系統(例如，陣列下CMOS)之一NAND或其他記憶體單元陣列)中之方法。本發明之實施例涵蓋所謂的「後閘極」或「替換閘極」處理、所謂的「先閘極」處理、及與何時形成電晶體閘極無關之現有或尚待開發之其他處理。本發明之實施例亦涵蓋與製造方法無關之一記憶體陣列(例如，NAND架構)。參考圖1至圖17A描述例示性方法實施例，其等可被視為一「後閘極」或「替換閘極」程序。
圖1及圖2展示具有其中將形成豎向延伸之電晶體及/或記憶體單元串之一陣列或陣列區12的一構造10。構造10包括具有導電性/導體/導電、半導電性/半導體/半導電、或絕緣性/絕緣體/絕緣(即，在本文中，電絕緣)材料之任一或多者的一基底基板11。各種材料已豎向形成於基底基板11上方。材料可在圖1及圖2描繪之材料旁邊、自其豎向向內或豎向向外。舉例而言，積體電路系統之其他部分或完全製作組件可設置於基底基板11上方、周圍或其內之某處。用於操作豎向延伸之記憶體單元串之一陣列(例如，陣列12)內之組件的控制及/或其他周邊電路系統亦可經製作且可或可不完全或部分處在一陣列或子陣列內。此外，亦可獨立地、協力地、或以其他方式相對於彼此製作並操作多個子陣列。在本文件中，一「子陣列」亦可被視為一陣列。
包括導電材料17之一導體疊層16已形成於基板11上方。導體疊層16可包括用於控制對將形成於陣列12內之電晶體及/或記憶體單元之讀取及寫入存取的控制電路系統(例如，陣列下周邊電路系統及/或一共同源極線或板極)之部分。包括垂直交替絕緣疊層20及導電疊層22之一堆疊18已形成於導體疊層16上方。疊層20及22之各者之例示性厚度係22奈米至60奈米。僅展示少數疊層20及22，其中堆疊18更可能包括數十、一百個或更多個等之疊層20及22。可或可不為周邊及/或控制電路系統之部分之其他電路系統可介於導體疊層16與堆疊18之間。舉例而言，此電路系統之導電材料及絕緣材料之多個垂直交替疊層可在導電疊層22之一最下疊層下方及/或在導電疊層22之一最上疊層上方。舉例而言，一或多個選擇閘極疊層(未展示)可介於導體疊層16與最下導電疊層22之間且一或多個選擇閘極疊層可在導電疊層22之一最上疊層上方。無論如何，導電疊層22 (替代地被稱為第一疊層)可不包括導電材料且絕緣疊層20 (替代地被稱為第二疊層)可不包括絕緣材料或此時在結合本文最初描述之例示性方法實施例(其為「後閘極」或「替換閘極」)處理中係絕緣的。例示性導電疊層22包括第一材料26 (例如，氮化矽)，其可為完全或部分犧牲性的。例示性絕緣疊層20包括第二材料24 (例如，二氧化矽)，其具有與第一材料26之組合物不同之組合物且可為完全或部分犧牲性的。最上絕緣疊層20及堆疊18可被視為具有一頂部21。
一第一絕緣體疊層70已形成於堆疊18上方且在一項實施例中另一疊層71已形成於第一絕緣體疊層70上方。第一絕緣體疊層70包括第一絕緣體材料39，第一絕緣體材料39包括(a)及(b)之至少一者，其中(a)：矽、氮以及碳、氧、硼及磷之一或多者，且(b)：碳化矽。在一項實施例中，第一絕緣體材料39包括(a)。在一項此實施例中，第一絕緣體材料39包括碳、氧、硼或磷之一者且僅一者。在另一此實施例中，第一絕緣體材料39包括碳、氧、硼及磷之至少兩者。在一項實施例中，第一絕緣體材料39中之碳、氧、硼及磷之一或多者具有至少約2原子百分比之一總濃度，且在一項此類實施例中此總濃度不超過約20原子百分比。在一項實施例中，此總濃度係至少約4原子百分比，且在一項實施例中係至少約10原子百分比。在一項實施例中，此總濃度從約6原子百分比至約11原子百分比。在一項實施例中，第一絕緣體材料39包括(b)。在一項實施例中，第一絕緣體材料39包括(a)及(b)兩者，而另一實施例則僅包括(a)及(b)之一者。在一項實施例中，絕緣疊層20包括具有與第一絕緣體材料39之組合物不同之組合物的絕緣材料(例如，24)。在一項實施例中且如展示，第一絕緣體疊層70在其中包括絕緣材料42 (例如，二氧化矽)，絕緣材料42不包括(a)或(b)之任一者。例示性另一疊層71被展示為包括絕緣材料24。
通道開口25已經形成(例如，藉由蝕刻)穿過疊層71、疊層70、絕緣疊層20及導電疊層22而至導體疊層16。通道開口25可徑向向內漸縮(未展示)，移動至堆疊18中之更深處。在一些實施例中，通道開口25可如展示般部分進入導體疊層16之導電材料17中或可停止在其頂上(未展示)。替代地，作為一實例，通道開口25可停止在最下絕緣疊層20頂上或其內。將通道開口25至少延伸至導體疊層16之導電材料17的原因係確保隨後形成之通道材料(尚未展示)直接電耦合至導體疊層16，而無需在期望此一連接時使用替代性處理及結構來完成此連接。蝕刻停止材料(未展示)可在導體疊層16之導電材料17內或頂上以在需要時促進停止相對於導體疊層16蝕刻通道開口25。此蝕刻停止材料可為犧牲性的或非犧牲性的。僅藉由實例且為簡潔起見，通道開口25被展示為配置成每列4個與每列5個開口25之交錯列之群組或行，且陣列排列在將包括呈一完成電路系統構造之橫向間隔開之記憶體區塊58的橫向間隔開之記憶體區塊區58中。在本文件中，「區塊」係通用的，以包含「子區塊」。記憶體區塊區58及所得記憶體區塊58 (尚未展示)可被視為縱向伸長且舉例而言沿一方向55定向。否則，在此處理點可能無法辨別記憶體區塊區58。可使用任何替代現有或尚待開發的配置及構造。
電晶體通道材料可沿絕緣疊層及導電疊層豎向形成於個別通道開口中，因此包括個別通道材料串，其與導體疊層中之導電材料直接電耦合。所形成之例示性記憶體陣列之個別記憶體單元可包括一閘極區(例如，一控制閘極區)及橫向介於該閘極區與通道材料之間之一記憶體結構。在一項此實施例中，記憶體結構經形成以包括一電荷阻擋區、儲存材料(例如，電荷儲存材料)及一絕緣電荷通過材料。個別記憶體單元之儲存材料(例如，浮動閘極材料(諸如摻雜或未摻雜矽)或電荷捕獲材料(諸如氮化矽、金屬點等))豎向沿著電荷阻擋區之個別者。絕緣電荷通過材料(例如，具有夾置在兩個絕緣體氧化物[例如，二氧化矽]之間的含氮材料[例如，氮化矽]之一帶隙工程設計結構)橫向介於通道材料與儲存材料之間。
圖3、圖3A、圖3B、圖4、圖4A及圖4B展示一項實施例，其中電荷阻擋材料30、儲存材料32及電荷通過材料34已沿絕緣疊層20及導電疊層22豎向形成於個別通道開口25中。可藉由舉例而言將其之各自薄層沈積於堆疊18上方及個別通道開口25內，接著將此至少平坦化回至堆疊18之一頂部表面而形成電晶體材料30、32及34 (例如，記憶體單元材料)。在一項實施例中，下文更詳細地描述包括二氧化矽之至少一些記憶體單元材料30、32及/或34及進一步例示性記憶體單元材料。
通道材料36亦已沿絕緣疊層20及導電疊層22豎向形成於堆疊18中及通道開口25中之第一絕緣體疊層70中，因此包括在一項實施例中具有沿其之記憶體單元材料(例如，30、32及34)之個別操作通道材料串53。歸因於尺度，材料30、32、34及36共同展示為圖3及圖4中之材料37且僅指定為材料37。例示性通道材料36包含經適當摻雜之結晶半導體材料，諸如一或多個矽、鍺及所謂的III/V族半導體材料(例如，GaAs、InP、GaP及GaN)。材料30、32、34及36之各者之例示性厚度係25埃至100埃。可如展示般進行穿孔蝕刻以自通道開口25之基底移除材料30、32及34以曝露導體疊層16，使得通道材料36直接抵靠導體疊層16之導電材料17。此穿孔蝕刻可相對於材料30、32及34之各者單獨發生(如展示)或可在沈積材料34之後相對於全部共同發生(未展示)。替代地且僅藉由實例，可不進行穿孔蝕刻且通道材料36可藉由一單獨導電互連件(未展示)直接電耦合至導體疊層16之導電材料17。通道開口25被展示為包括一徑向中心固體介電材料38 (例如，旋塗介電質、二氧化矽及/或氮化矽)。替代地且僅藉由實例，通道開口25內之徑向中心部分可包含(若干)空隙(未展示)及/或不含固體材料(未展示)。無論如何，導電材料31 (例如，一導電插塞，諸如導電摻雜多晶矽)在第一絕緣體疊層70中直接抵靠個別通道材料串53之側(在一項實施例中，橫向內側44)。在一項實施例中且如展示，導電材料31自在疊層70中且無論如何具有一頂部62之第一絕緣體材料39向上突出。材料30、32、34及36之一或多者可不延伸至頂部62 (未展示)。
參考圖5且在一項實施例中，多個絕緣疊層72、73及74已形成於第一絕緣體疊層70、導電材料31及疊層71上方。多個疊層之一者(例如，疊層73)包括第二絕緣體材料41，第二絕緣體材料41包括(a)及(b)之至少一者，且多個疊層之另一者(例如，疊層72及74之一或多者)不包括(a)及(b)之任一者(例如，包括絕緣材料24)。在一些實施例中，疊層73被稱為第二絕緣體疊層73。在一項實施例中，第一絕緣體材料39及第二絕緣體材料41具有彼此相同之組合物，且在另一實施例中具有彼此不同之組合物。在一項實施例中且如展示，第二絕緣體材料41未經形成為直接抵靠導電材料31之頂部62。
參考圖6、圖7及圖7A，水平伸長之溝槽40已經形成(例如，藉由各向異性蝕刻)穿過疊層74、第二絕緣體疊層73、疊層72及71、第一絕緣體疊層70 (例如，其絕緣材料42)且至堆疊18中以形成橫向間隔開的記憶體區塊區58。水平伸長之溝槽40可具有直接抵靠導體疊層16之導電材料17 (在頂上或內)的各自底部(如展示)或可具有在導體疊層16之導電材料17上方的各自底部(未展示)。
上文處理展示在形成溝槽40之前形成並填充通道開口25。此可顛倒。替代地，可在通道開口25之形成與填充之間形成溝槽40 (非理想)。此外，上文處理展示在形成溝槽40之前形成第一絕緣體材料39，但此可顛倒。
參考圖8、圖9、圖9A、圖10及圖11，且在一項實施例中，已舉例而言藉由相對於其他曝露材料理想地選擇性地各向同性地蝕除而移除導電疊層22之材料26 (未展示) (例如，使用液體或蒸氣H3 PO4 作為一主要蝕刻劑，其中材料26係氮化矽，第一絕緣體材料39及第二絕緣體材料41分別包括(a)及/或(b)，且其他材料包括一或多個氧化物或多晶矽)。例示性實施例中之導電疊層22中之材料26 (未展示)係犧牲性的且已用導電材料48替換，且此後已自溝槽40移除，因此形成個別導電線29 (例如，字線)及個別電晶體及/或記憶體單元56之豎向延伸串49。
可在形成導電材料48之前形成一薄絕緣襯墊(例如，Al2 O3 且未展示)。電晶體及/或記憶體單元56之近似位置由圖11中之一括號指示且一些用圖8、圖9及圖9A中之虛線輪廓指示，其中電晶體及/或記憶體單元56在所描繪實例中基本上為環狀或環形的。替代地，電晶體及/或記憶體單元56可能未相對於個別通道開口25完全環繞使得各通道開口25可具有兩個或兩個以上豎向延伸串49 (例如，圍繞個別導電疊層中之個別通道開口之多個電晶體及/或記憶體單元，其中個別導電疊層中之每通道開口可能具有多個字線，且未展示)。導電材料48可被視為具有對應於個別電晶體及/或記憶體單元56之控制閘極區52之終端50 (圖11)。所描繪實施例中之控制閘極區52包括個別導電線29之個別部分。材料30、32及34可被視為橫向介於控制閘極區52與通道材料36之間之一記憶體結構65。在一項實施例中且如關於例示性「後閘極」處理展示，在形成通道開口25及/或溝槽40之後形成導電疊層22之導電材料48。替代地，舉例而言關於「先閘極」處理，可在形成通道開口25及/或溝槽40之前形成導電疊層之導電材料(未展示)。
一電荷阻擋區(例如，電荷阻擋材料30)介於儲存材料32與個別控制閘極區52之間。一電荷阻塊可在一記憶體單元中具有以下功能：在一程式化模式中，電荷阻塊可防止電荷載子從儲存材料(例如，浮動閘極材料、電荷捕獲材料等)傳遞朝向控制閘極，且在一擦除模式中，電荷阻塊可防止電荷載子從控制閘極流動至儲存材料中。因此，一電荷阻塊可用以阻擋個別記憶體單元之控制閘極區與儲存材料之間之電荷遷移。如所展示之一例示性電荷阻擋區包括絕緣體材料30。藉由進一步實例，在儲存材料(例如，材料32)係絕緣性之情況下(例如，在一絕緣儲存材料32與導電材料48之間不存在任何不同組合物材料之情況下)，一電荷阻擋區可包括此儲存材料之一橫向(例如，徑向)外部部分。無論如何，作為一額外實例，在不存在任何分離組合物絕緣體材料30之情況下，一儲存材料與一控制閘極之導電材料之一介面可足以用作一電荷阻擋區。此外，導電材料48與材料30 (在存在時)之一介面結合絕緣體材料30可一起用作一電荷阻擋區，且替代地或額外地可用作一絕緣儲存材料(例如，氮化矽材料32)之一橫向外部區。一例示性材料30係氧化矽铪及二氧化矽之一或多者。
參考圖12、圖13、圖13A及圖14，且在一項實施例中，中介材料57已形成於橫向緊鄰記憶體區塊區58之間之溝槽40中。中介材料57可在橫向緊鄰記憶體區塊區58與最終記憶體區塊58之間提供橫向電隔離(絕緣)。此可包含絕緣材料、半導電材料及導電材料之一或多者且無論如何可促進導電疊層22以一成品電路系統構造彼此短接。例示性絕緣材料係SiO2 、Si3 N4 、Al2 O3 及未摻雜多晶矽之一或多者。在一項實施例中，中介材料57包括一橫向最外絕緣材料(例如，二氧化矽及/或氮化矽且未展示)及與該橫向最外絕緣材料之組合物不同之組合物之一橫向內部材料(例如，未摻雜多晶矽且未展示)。在一項此實施例中，橫向內部材料係絕緣性的。在一項實施例中，中介材料57在橫向緊鄰記憶體區塊之間處處絕緣。
參考圖15，且在一項實施例中，另一絕緣疊層75已形成於疊層74及中介材料57上方。在一項此實施例中，疊層75包括上文提及之多個疊層之另一者(例如，連同所描繪實施例中之疊層72及74之一或多者)，其不包括(a)及(b)之任一者(例如，包括絕緣材料24)。疊層70、71、72、73及75之例示性厚度係100埃至600埃，且疊層74之例示性厚度係100埃至1,200埃。
在一項實施例中，接觸開口經形成穿過至少第二絕緣體疊層。參考圖16、圖17及圖17A，此展示已經形成穿過疊層75、74、73 (及其中之第二絕緣體材料41)及72 (例如，藉由蝕刻)而至導電材料31的接觸開口61。此後，導電通孔43已形成於其中且個別地透過導電材料31 (即，至少部分地)直接電耦合至個別通道材料串53。導電通孔43亦可直接抵靠通道材料36，如展示。歸因於實例描繪之遮罩未對準，接觸開口61及其中之導電通孔43可延伸至疊層71中(未展示)且延伸至及/或進入疊層70 (未展示)。替代地，可在形成導電通孔43之後之某時(包含在形成接觸開口61及/或其中之導電通孔43之後之某時)形成溝槽40及/或其中之中介填充材料57。
可相對於上述實施例使用如本文中關於其他實施例展示及/或描述之任何(若干)其他屬性或態樣。
圖18及圖18A中展示一替代實施例構造10a。已在適當之情況下使用來自上述實施例之相同數字，其中用後綴「a」或用不同數字指示一些構造差異。在例示性構造10a中，導電材料31未經形成以自第一絕緣體材料39向上突出且在如展示之一項此實施例中，導電材料31及第一絕緣體材料39具有共面之平坦頂部。不存在例示性疊層71 (未展示)。可使用如本文中關於其他實施例展示及/或描述之任何(若干)其他屬性或態樣。
圖19及圖19A中展示一替代實施例構造10b。已在適當之情況下使用來自上述實施例之相同數字，其中用後綴「b」或用不同數字指示一些構造差異。在例示性構造10b中，第二絕緣體疊層73之第二絕緣體材料41已經形成直接抵靠導電材料31之頂部62。不存在例示性疊層72 (未展示)。可使用如本文中關於其他實施例展示及/或描述之任何(若干)其他屬性或態樣。
圖20及圖20A中展示一替代實施例構造10c。已在適當之情況下使用來自上述實施例之相同數字，其中用後綴「c」或用不同數字指示一些構造差異。在例示性構造10c中，第二絕緣體疊層73之第二絕緣體材料41已以如同10b之構造之一構造經形成直接抵靠導電材料31之頂部62。不存在例示性疊層71及72 (未展示)。可使用如本文中關於其他實施例展示及/或描述之任何(若干)其他屬性或態樣。
本發明旨在解決以下處理挑戰，但不限於此。考量其中疊層72之絕緣體材料及一些記憶體單元材料30、32及/或34包括相同材料(舉例而言，二氧化矽)的情境。在不存在第二絕緣體材料41至少在某種程度上垂直接近記憶體單元材料30、32及/或34之頂部之情況下，用於蝕刻接觸開口61之蝕刻化學品亦可透過一稍微未對準遮罩蝕刻此(等)記憶體單元材料，該遮罩可將接觸開口延伸至導電線29之導電材料48 (未展示)，因此在形成導電通孔43時產生一致命短路。第二絕緣體材料41至少在某種程度上垂直接近記憶體單元材料30、32及/或34之頂部可排除或至少降低此風險。
替代實施例構造可由上文描述之方法實施例或以其他方式產生。無論如何，本發明之實施例涵蓋與製造方法無關之記憶體陣列。然而，此等記憶體陣列可具有如本文中在方法實施例中描述之屬性之任一者。同樣地，上述方法實施例可併入、形成及/或具有關於裝置實施例描述之屬性之任一者。
本發明之實施例包含包括記憶體單元(例如，56)之串(例如，49)之一記憶體陣列(例如，12)。記憶體陣列包括一垂直堆疊(例如，18)，該垂直堆疊包括交替排列之絕緣疊層(例如，20)及導電疊層(例如，22)。一第一絕緣體疊層(例如，70)在該堆疊上方。第一絕緣體疊層之第一絕緣體材料(例如，39)包括(a)及(b)之至少一者，其中(a)：矽、氮以及碳、氧、硼及磷之一或多者，且(b)：碳化矽。記憶體單元之通道材料串(例如，53)在堆疊中。通道材料串之通道材料(例如，36)在第一絕緣體疊層中。導電材料(例如，31)在第一絕緣體疊層中直接抵靠通道材料串之個別通道材料串之側(例如，44)。一第二絕緣體疊層(例如，73)在第一絕緣體疊層及導電材料上方。第二絕緣體疊層之第二絕緣體材料(例如，41)包括(a)及(b)之至少一者。導電通孔(例如，43)延伸穿過第二絕緣體疊層且個別地透過導電材料直接電耦合至個別通道材料串。可使用如本文中關於其他實施例展示及/或描述之任何(若干)其他屬性或態樣。
上文(若干)處理或構造可被視為相對於作為上文此等組件之一單一堆疊或單一層疊或在一單一堆疊或單一層疊內或作為一底層基底基板之部分形成的一組件陣列(儘管單一堆疊/層疊可具有多個疊層)。用於操作或存取一陣列內之此等組件之控制及/或其他周邊電路系統亦可作為成品構造之部分在任何位置形成，且在一些實施例中可在陣列下方(例如，陣列下CMOS)。無論如何，可在圖中展示或上文描述之上方及/或下方提供或製作一或多個額外此(等)堆疊/層疊。此外，(若干)組件陣列可在不同堆疊/層疊中彼此相同或不同且不同堆疊/層疊可具有彼此相同之厚度或不同之厚度。可在垂直緊鄰堆疊/層疊之間提供中介結構(例如，額外電路系統及/或介電層)。再者，不同堆疊/層疊可彼此電耦合。可單獨且循序地(例如，一個在另一個頂上)製作多個堆疊/層疊，或可在基本上相同時間製作兩個或兩個以上堆疊/層疊。
上文論述之總成及結構可用於積體電路/電路系統中且可併入至電子系統中。此等電子系統可用於舉例而言記憶體模組、裝置驅動器、電源模組、通信數據機、處理器模組及特定應用模組中，且可包含多層、多晶片模組。電子系統可為廣範圍之系統之任一者，諸如(舉例而言)相機、無線裝置、顯示器、晶片組、機上盒、遊戲、照明、車輛、時鐘、電視機、行動電話、個人電腦、汽車、工業控制系統、飛機等。
在本文件中，除非另有指示，否則「豎向」、「更高」、「上」、「下」、「頂部」、「頂上」、「底部」、「上方」、「下方」、「下面」、「底下」、「向上」及「向下」一般參考垂直方向。「水平」指代沿一主基板表面之一大致方向(即，在10度內)且可相對於在製作期間處理之基板，且垂直係大致正交於其之一方向。參考「完全水平」係沿主基板表面之方向(即，未與其成角度)且可相對於在製作期間處理之基板。此外，如本文中使用之「垂直」及「水平」係彼此大致垂直之方向且與基板在三維空間中之定向無關。此外，「豎向延伸」及「在豎向上延伸」指代與完全水平偏離至少45°之一方向。此外，關於一場效電晶體之「在豎向上延伸」、「豎向延伸」、「水平地延伸」、「水平延伸」及類似者參考電晶體之通道長度之定向，電流在操作中沿該定向在源極/汲極區之間流動。對於雙極接面電晶體，「在豎向上延伸」、「豎向延伸」、「水平地延伸」、「水平延伸」及類似者參考基底長度之定向，電流在操作中沿該定向在射極與集極之間流動。在一些實施例中，在豎向上延伸之任何組件、特徵部及/或區垂直地或在垂線之10°內延伸。
此外，「直接在…上方」、「直接在…下方」及「直接在…下面」要求兩個所述區/材料/組件相對於彼此之至少一些橫向重疊(即，水平地)。再者，使用前面未加「直接」之「在…上方」僅要求所述區/材料/組件在另一區/材料/組件上方之某一部分在該另一區/材料/組件豎向外部(即，與兩個所述區/材料/組件是否存在任何橫向重疊無關)。類似地，使用前面未加「直接」之「在…下方」及「在…下面」僅要求所述區/材料/組件在另一區/材料/組件下方/下面之某一部分在該另一區/材料/組件豎向內部(即，與兩個所述區/材料/組件是否存在任何橫向重疊無關)。
本文中描述之材料、區及結構之任一者可為均質或非均質的，且無論如何可連續地或不連續地上覆於任何材料上方。在提供任何材料之一或多個例示性組合物之情況下，該材料可包括此一或多個組合物、基本上由此一或多個組合物組成或由此一或多個組合物組成。此外，除非另有陳述，否則可使用任何適合現有或尚待開發之技術來形成各材料，實例為原子層沈積、化學氣相沈積、物理氣相沈積、磊晶生長、擴散摻雜及離子植入。
此外，「厚度」本身(之前無方向形容詞)定義為自不同組合物之一緊鄰材料或一緊鄰區之一最接近表面垂直通過一給定材料或區之平均直線距離。此外，本文中描述之各種材料或區可具有實質上恆定厚度或具有可變厚度。若具有可變厚度，則除非另有指示，否則厚度指代平均厚度，且歸因於厚度係可變的，此材料或區將具有某一最小厚度及某一最大厚度。如本文中所使用，舉例而言，若此等材料或區係非均質的，則「不同組合物」僅要求彼此可直接抵靠之兩種所述材料或區之部分在化學及/或物理上不同。若此等材料或區並非均質的且若兩種所述材料或區彼此未直接抵靠，則「不同組合物」僅要求最接近彼此之兩種所述材料或區之部分在化學及/或物理上不同。在本文件中，當所述材料、區或結構彼此存在至少某一實體觸碰接觸時，一材料、區或結構「直接抵靠」另一材料、區或結構。相比之下，前面未加「直接」之「在…上方」、「在…上」、「鄰近」、「沿著」及「抵靠」涵蓋「直接抵靠」以及其中(若干)中介材料、(若干)區或(若干)結構導致所述材料、區或結構彼此未實體觸碰接觸之構造。
在本文中，若在正常操作中，電流能夠自一區-材料-組件連續地流動至另一區-材料-組件，且主要藉由亞原子正電荷及/或負電荷(當充分產生亞原子正電荷及/或負電荷時)之移動而流動，則區-材料-組件彼此「電耦合」。另一電子組件可在區-材料-組件之間且電耦合至區-材料-組件。相比之下，當區-材料-組件被稱為「直接電耦合」時，直接電耦合之區-材料-組件之間無中介電子組件(例如，無二極體、電晶體、電阻器、換能器、開關、熔絲等)。
本文件中之「列」及「行」之任何使用係為便於區分特徵之一個系列或定向與特徵之另一系列或定向且已或可沿其形成組件。關於與功能無關之任何系列之區、組件及/或特徵同義地使用「列」及「行」。無論如何，列彼此可為筆直的及/或彎曲的及/或平行的及/或不平行的，行亦可如此。此外，列及行可按90°或按一或多個其他角度(即，除直角以外)彼此相交。
本文中之導電/導體/導電材料之任一者之組合物可為金屬材料及/或導電摻雜半導電/半導體/半導電材料。「金屬材料」係一元素金屬、兩個或更多個元素金屬之任何混合物或合金、及任一或多個導電金屬化合物之任一者或組合。
在本文中，關於蝕刻(etch/etching)、移除(removing/removal)、沈積、形成(forming及/或formation)之「選擇性」之任何使用係一個所述材料相對於另一所述材料以至少2:1體積比之一比率作用之此一動作。此外，對選擇性地沈積、選擇性地生長或選擇性地形成之任何使用係針對至少前75埃之沈積、生長或形成使一個材料相對於另一(些)所述材料以至少2:1體積比之一比率沈積、生長或形成。
除非另有指示，否則本文中對「或」之使用涵蓋任一者及兩者。總結
在一些實施例中，一種用於形成一記憶體陣列之方法包括形成包括垂直交替第一疊層及第二疊層之一堆疊。一第一絕緣體疊層在該堆疊上方。第一絕緣體疊層之第一絕緣體材料包括(a)及(b)之至少一者，其中(a)：矽、氮以及碳、氧、硼及磷之一或多者，且(b)：碳化矽。通道材料串在堆疊中且在第一絕緣體疊層中。導電材料在第一絕緣體疊層中直接抵靠通道材料串之個別通道材料串之側。一第二絕緣體疊層形成於第一絕緣體疊層及導電材料上方。第二絕緣體疊層之第二絕緣體材料包括(a)及(b)之至少一者。導電通孔經形成且延伸穿過第二絕緣體疊層且個別地透過導電材料直接電耦合至個別通道材料串。
在一些實施例中，一種用於形成一記憶體陣列之方法包括形成包括垂直交替第一疊層及第二疊層之一堆疊。一第一絕緣體疊層形成於堆疊上方。第一絕緣體疊層之第一絕緣體材料包括(a)及(b)之至少一者，其中(a)：矽、氮以及碳、氧、硼及磷之一或多者，且(b)：碳化矽。通道材料串形成於堆疊中及第一絕緣體疊層中。導電材料在第一絕緣體疊層中直接抵靠通道材料串之個別通道材料串之側。多個絕緣疊層形成於第一絕緣體疊層及導電材料上方。多個疊層之一者包括包括(a)及(b)之至少一者的第二絕緣體材料且多個疊層之另一者不包括(a)及(b)之任一者。接觸開口經蝕刻穿過該一個疊層及另一疊層且此後導電通孔形成於該等接觸開口中，該等導電通孔個別地透過導電材料直接電耦合至個別通道材料串。
在一些實施例中，一記憶體陣列包括一垂直堆疊，該垂直堆疊包括交替絕緣疊層及導電疊層。一第一絕緣體疊層在堆疊上方。第一絕緣體疊層之第一絕緣體材料包括(a)及(b)之至少一者，其中(a)：矽、氮以及碳、氧、硼及磷之一或多者，且(b)：碳化矽。記憶體單元之通道材料串在堆疊中。通道材料串之通道材料在第一絕緣體疊層中。第一絕緣體疊層中之導電材料直接抵靠通道材料串之個別通道材料串之側。一第二絕緣體疊層在第一絕緣體疊層及導電材料上方。第二絕緣體疊層之第二絕緣體材料包括(a)及(b)之至少一者。導電通孔延伸穿過第二絕緣體疊層且個別地透過導電材料直接電耦合至個別通道材料串。
根據法規，本文中揭示之標的物已用或多或少特定於結構及方法特徵之語言進行描述。然而，應理解，發明申請專利範圍不限於所展示及描述之特定特徵，此係因為本文中揭示之構件包括例示性實施例。因此，發明申請專利範圍應被給予如字面措詞之全範疇且應根據均等論加以適當解釋。
10:構造 10a:構造 10b:構造 10c:構造 11:基底基板 12:陣列或陣列區域 16:導體疊層 17:導電材料 18:堆疊 20:絕緣疊層 21:頂部 22:導電疊層 24:第二材料/絕緣材料 25:通道開口 26:第一材料 29:導電線 30:電荷阻擋材料/電晶體材料/記憶體單元材料 31:導電材料 32:儲存材料/電晶體材料/記憶體單元材料 34:電荷通路材料/電晶體材料/記憶體單元材料 36:通道材料 37:材料 38:徑向中心固體介電材料 39:第一絕緣體材料 40:水平伸長之溝槽 41:第二絕緣體材料 42:絕緣材料 43:導電通孔 44:橫向內側 48:導電材料 49:豎向延伸串 50:終端 52:控制閘極區 53:通道材料串 55:方向 56:電晶體及/或記憶體單元 57:中介材料 58:橫向間隔開記憶體區塊區 61:接觸開口 62:頂部 65:記憶體結構 70:第一絕緣體疊層 71:疊層 72:絕緣疊層 73:第二絕緣體疊層 74:絕緣疊層 75:絕緣疊層
圖1係根據本發明之一實施例之一處理中基板之一部分之一圖解橫截面視圖且透過圖2中之線1-1取得。
圖2係透過圖1中之線2-2取得之一圖解橫截面視圖。
圖3、圖3A、圖3B、圖4、圖4A、圖4B、圖5至圖7A、圖8、圖9、圖9A至圖13A、圖14至圖17A係根據本發明之一些實施例之處理中之圖1及圖2之構造或其部分之圖解循序剖面視圖及/或放大視圖。
圖18、圖18A、圖19、圖19A、圖20及圖20A展示本發明之替代例示性方法及/或結構實施例。
10:構造
11:基底基板
12:陣列或陣列區域
16:導體疊層
17:導電材料
18:堆疊
20:絕緣疊層
21:頂部
22:導電疊層
24:第二材料/絕緣材料
25:通道開口
26:第一材料
29:導電線
31:導電材料
37:材料
38:徑向中心固體介電材料
39:第一絕緣體材料
40:水平伸長之溝槽
41:第二絕緣體材料
42:絕緣材料
43:導電通孔
49:豎向延伸串
53:通道材料串
56:電晶體及/或記憶體單元
57:中介材料
58:橫向間隔開記憶體區塊區
61:接觸開口
70:第一絕緣體疊層
71:疊層
72:絕緣疊層
73:第二絕緣體疊層
74:絕緣疊層
75:絕緣疊層

Claims (30)

  1. 一種用於形成一記憶體陣列之方法，其包括： 形成包括垂直交替第一疊層及第二疊層之一堆疊，一第一絕緣體疊層在該堆疊上方；該第一絕緣體疊層之第一絕緣體材料包括(a)及(b)之至少一者，其中(a)：矽、氮以及碳、氧、硼及磷之一或多者，且(b)：碳化矽；通道材料串在該堆疊中且在該第一絕緣體疊層中，導電材料在該第一絕緣體疊層中直接抵靠該等通道材料串之個別通道材料串之側； 在該第一絕緣體疊層及該導電材料上方形成一第二絕緣體疊層，該第二絕緣體疊層之第二絕緣體材料包括該(a)及該(b)之至少一者；及 形成延伸穿過該第二絕緣體疊層之導電通孔，該等導電通孔個別地透過該導電材料直接電耦合至該等個別通道材料串。
  2. 如請求項1之方法，其包括將該第一絕緣體材料及該第二絕緣體材料形成為具有彼此相同之組合物。
  3. 如請求項1之方法，其包括將該第一絕緣體材料及該第二絕緣體材料形成為具有彼此不同之組合物。
  4. 如請求項1之方法，其包括將該第二絕緣體材料形成為直接抵靠該導電材料之頂部。
  5. 如請求項1之方法，其中該第二絕緣體材料未形成為直接抵靠該導電材料之頂部。
  6. 如請求項1之方法，其包括形成該導電材料以自該第一絕緣體材料向上突出。
  7. 如請求項1之方法，其中該導電材料未形成為自該第一絕緣體材料向上突出。
  8. 如請求項7之方法，其中該導電材料及該第一絕緣體材料具有共面之平坦頂部。
  9. 如請求項1之方法，其包括形成水平伸長之溝槽使之穿過該第一絕緣體疊層、穿過該第二絕緣體疊層且至該堆疊中以形成橫向間隔開的絕緣體區塊區及在該等溝槽中形成中介材料。
  10. 如請求項9之方法，其包括形成該等水平伸長之溝槽使之穿過該第一絕緣體疊層中之絕緣材料，該絕緣材料不包括該(a)或該(b)之任一者。
  11. 如請求項1之方法，其包括： 形成該等第一疊層以包括犧牲材料； 相對於該等第二疊層自該等第一疊層選擇性地蝕除該犧牲材料；及 用該等第一疊層中之個別導電線之導電材料替換來自該等第一疊層之該犧牲材料。
  12. 如請求項1之方法，其中該第一絕緣體材料之至少一者包括該(a)。
  13. 如請求項12之方法，其中該第一絕緣體材料中之碳、氧、硼及磷之該一或多者具有至少約2原子百分比之一總濃度。
  14. 如請求項13之方法，其中該總濃度不超過約20原子百分比。
  15. 如請求項13之方法，其中該第一絕緣體材料中之碳、氧、硼及磷之該一或多者具有至少約4原子百分比之一總濃度。
  16. 如請求項16之方法，其中該總濃度係至少約10原子百分比。
  17. 如請求項12之方法，其中該第一絕緣體材料之該一或多者包括碳。
  18. 如請求項12之方法，其中該第一絕緣體材料之該一或多者包括氧。
  19. 如請求項12之方法，其中該第一絕緣體材料之該一或多者包括硼。
  20. 如請求項12之方法，其中該第一絕緣體材料之該一或多者包括磷。
  21. 如請求項12之方法，其中該第一絕緣體材料之該一或多者包括碳、氧、硼及磷之僅一者。
  22. 如請求項12之方法，其中該第一絕緣體材料之該一或多者包括碳、氧、硼及磷之至少兩者。
  23. 如請求項1之方法，其中該第一絕緣體材料之該至少一者包括該(b)。
  24. 如請求項1之方法，其中該第一絕緣體材料之該至少一者包括該(a)及該(b)兩者。
  25. 如請求項1之方法，其中該第二絕緣體材料之至少一者包括該(a)。
  26. 如請求項1之方法，其中該第二絕緣體材料之該至少一者包括該(b)。
  27. 一種用於形成一記憶體陣列之方法，其包括： 形成包括垂直交替第一疊層及第二疊層之一堆疊； 在該堆疊上方形成一第一絕緣體疊層，該第一絕緣體疊層之第一絕緣體材料包括(a)及(b)之至少一者，其中(a)：矽、氮以及碳、氧、硼及磷之一或多者，且(b)：碳化矽； 在該堆疊中且在該第一絕緣體疊層中形成通道材料串，導電材料在該第一絕緣體疊層中直接抵靠該等通道材料串之個別通道材料串之側； 在該第一絕緣體疊層及該導電材料上方形成多個絕緣疊層，該多個疊層之一者包括第二絕緣體材料，該第二絕緣體材料包括該(a)及該(b)之至少一者，該多個疊層之另一者不包括該(a)及該(b)之任一者；及 蝕刻接觸開口使之穿過該一個疊層及該另一疊層且此後在該等接觸開口中形成導電通孔，該等導電通孔個別地透過該導電材料直接電耦合至該等個別通道材料串。
  28. 如請求項27之方法，其包括將該多個疊層之該一者形成為直接抵靠該導電材料之頂部。
  29. 如請求項27之方法，其中該多個疊層之該一者未形成為直接抵靠該導電材料之頂部。
  30. 一種記憶體陣列，其包括： 一垂直堆疊，其包括交替絕緣疊層及導電疊層； 一第一絕緣體疊層，其在該堆疊上方，該第一絕緣體疊層之第一絕緣體材料包括(a)及(b)之至少一者，其中(a)：矽、氮以及碳、氧、硼及磷之一或多者，且(b)：碳化矽； 記憶體單元之通道材料串，其等在該堆疊中，該等通道材料串之通道材料在該第一絕緣體疊層中； 導電材料，其在該第一絕緣體疊層中直接抵靠該等通道材料串之個別通道材料串之側； 一第二絕緣體疊層，其在該第一絕緣體疊層及該導電材料上方，該第二絕緣體疊層之第二絕緣體材料包括該(a)及該(b)之至少一者；及 導電通孔，其等延伸穿過該第二絕緣體疊層，該等導電通孔個別地透過該導電材料直接電耦合至該等個別通道材料串。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI801130B (zh) * 2022-02-10 2023-05-01 旺宏電子股份有限公司 記憶體元件及其製造方法
TWI809533B (zh) * 2021-10-19 2023-07-21 旺宏電子股份有限公司 記憶體元件

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11177278B2 (en) 2019-11-06 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11177159B2 (en) * 2019-11-13 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5189504A (en) 1989-12-11 1993-02-23 Nippon Telegraph And Telephone Corporation Semiconductor device of MOS structure having p-type gate electrode
EP1777739A3 (en) 2000-09-11 2008-09-17 Tokyo Electron Limited Semiconductor device and fabrication method therefor
KR100781858B1 (ko) 2006-01-06 2007-12-03 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US8026169B2 (en) 2006-11-06 2011-09-27 Advanced Micro Devices, Inc. Cu annealing for improved data retention in flash memory devices
KR101539697B1 (ko) 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
JP5300419B2 (ja) 2008-11-05 2013-09-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5356005B2 (ja) 2008-12-10 2013-12-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2011049206A (ja) 2009-08-25 2011-03-10 Toshiba Corp 半導体装置の製造方法及び半導体装置
US8455940B2 (en) 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
JP2012174892A (ja) 2011-02-22 2012-09-10 Toshiba Corp 半導体記憶装置及びその製造方法
KR101809512B1 (ko) 2011-03-09 2017-12-15 삼성전자 주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP5696543B2 (ja) 2011-03-17 2015-04-08 セイコーエプソン株式会社 半導体基板の製造方法
KR101182942B1 (ko) 2011-05-24 2012-09-13 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130072516A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR20130075158A (ko) 2011-12-27 2013-07-05 삼성전자주식회사 반도체 소자의 제조 방법
KR101916223B1 (ko) 2012-04-13 2018-11-07 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8987805B2 (en) 2012-08-27 2015-03-24 Samsung Electronics Co., Ltd. Vertical type semiconductor devices including oxidation target layers
US9443962B2 (en) 2012-11-09 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase fin height in fin-first process
US9230987B2 (en) 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
JP5970004B2 (ja) 2014-01-09 2016-08-17 東京エレクトロン株式会社 半導体装置の製造方法
KR102161781B1 (ko) 2014-02-03 2020-10-05 삼성전자주식회사 수직형 메모리 장치
JP2015170643A (ja) 2014-03-05 2015-09-28 株式会社東芝 不揮発性半導体記憶装置
KR102118159B1 (ko) 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9559117B2 (en) 2014-06-17 2017-01-31 Sandisk Technologies Llc Three-dimensional non-volatile memory device having a silicide source line and method of making thereof
KR102307487B1 (ko) 2014-06-23 2021-10-05 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US9616313B2 (en) 2014-07-11 2017-04-11 Canyon Hard Goods LLC Portable therapeutic stretching and massage storage device
KR20160018921A (ko) 2014-08-07 2016-02-18 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9620514B2 (en) 2014-09-05 2017-04-11 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
JP2016062912A (ja) 2014-09-12 2016-04-25 株式会社東芝 不揮発性半導体記憶装置
US9524901B2 (en) 2014-09-30 2016-12-20 Sandisk Technologies Llc Multiheight electrically conductive via contacts for a multilevel interconnect structure
US9355727B1 (en) 2014-12-09 2016-05-31 Sandisk Technologies Inc. Three-dimensional memory structure having a back gate electrode
US9437543B2 (en) 2015-01-22 2016-09-06 Sandisk Technologies Llc Composite contact via structure containing an upper portion which fills a cavity within a lower portion
US9893076B2 (en) 2015-02-05 2018-02-13 Conversant Intellectual Property Management Inc. Access transistor of a nonvolatile memory device and method for fabricating same
KR20160106972A (ko) 2015-03-03 2016-09-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9960178B2 (en) * 2015-03-13 2018-05-01 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9646988B2 (en) 2015-03-13 2017-05-09 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US9601508B2 (en) 2015-04-27 2017-03-21 Sandisk Technologies Llc Blocking oxide in memory opening integration scheme for three-dimensional memory structure
JP6671864B2 (ja) 2015-05-18 2020-03-25 キヤノン株式会社 撮像装置の製造方法および撮像装置
KR102378820B1 (ko) 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
US9449987B1 (en) 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
KR102571561B1 (ko) * 2015-10-19 2023-08-29 삼성전자주식회사 3차원 반도체 소자
US9818693B2 (en) 2015-12-22 2017-11-14 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
KR102589594B1 (ko) 2016-03-02 2023-10-17 삼성전자주식회사 반도체 메모리 소자
US9941209B2 (en) 2016-03-11 2018-04-10 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US9871054B2 (en) 2016-04-15 2018-01-16 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US10157933B2 (en) 2016-04-19 2018-12-18 Micron Technology, Inc. Integrated structures including material containing silicon, nitrogen, and at least one of carbon, oxygen, boron and phosphorus
US10008570B2 (en) 2016-11-03 2018-06-26 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US9922987B1 (en) 2017-03-24 2018-03-20 Sandisk Technologies Llc Three-dimensional memory device containing separately formed drain select transistors and method of making thereof
US10115632B1 (en) 2017-04-17 2018-10-30 Sandisk Technologies Llc Three-dimensional memory device having conductive support structures and method of making thereof
KR102333021B1 (ko) * 2017-04-24 2021-12-01 삼성전자주식회사 반도체 장치
KR102337640B1 (ko) 2017-04-25 2021-12-13 삼성전자주식회사 3차원 반도체 소자
US10163926B2 (en) 2017-05-16 2018-12-25 Macronix International Co., Ltd. Memory device and method for fabricating the same
US10622369B2 (en) 2018-01-22 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device including contact via structures that extend through word lines and method of making the same
US10553537B2 (en) 2018-02-17 2020-02-04 Sandisk Technologies Llc Interconnects containing serpentine line structures for three-dimensional memory devices and methods of making the same
CN110581103B (zh) 2018-06-07 2022-04-12 联华电子股份有限公司 半导体元件及其制作方法
KR102574451B1 (ko) 2019-02-22 2023-09-04 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US11177278B2 (en) * 2019-11-06 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11121144B2 (en) 2019-11-13 2021-09-14 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11177159B2 (en) * 2019-11-13 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI809533B (zh) * 2021-10-19 2023-07-21 旺宏電子股份有限公司 記憶體元件
TWI801130B (zh) * 2022-02-10 2023-05-01 旺宏電子股份有限公司 記憶體元件及其製造方法

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