CN112436013A - 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法 - Google Patents

存储器阵列和用于形成包括存储器单元串的存储器阵列的方法 Download PDF

Info

Publication number
CN112436013A
CN112436013A CN202010849383.5A CN202010849383A CN112436013A CN 112436013 A CN112436013 A CN 112436013A CN 202010849383 A CN202010849383 A CN 202010849383A CN 112436013 A CN112436013 A CN 112436013A
Authority
CN
China
Prior art keywords
memory
walls
region
laterally
laterally spaced
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010849383.5A
Other languages
English (en)
Inventor
徐丽芳
I·V·恰雷
J·B·德胡特
李健
刘海涛
P·泰萨里欧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN112436013A publication Critical patent/CN112436013A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请涉及存储器阵列和用于形成包括存储器单元串的存储器阵列的方法。一种包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述存储器块分别包括垂直堆叠，所述垂直堆叠包括交替的绝缘层和导电层。存储器单元的有效沟道材料串延伸穿过绝缘层和导电层。横向间隔开的存储器块中的有效沟道材料串包括存储器平面的一部分。高度上延伸的壁在横向地介于横向紧邻的存储器块之间的存储器平面中，并且其完全包围在存储器平面中横向地介于横向紧邻的存储器块之间的岛。公开了包括方法的其他实施例。

Description

存储器阵列和用于形成包括存储器单元串的存储器阵列的 方法
技术领域
本文公开的实施例涉及存储器阵列和用于形成包括存储器单元串的存储器阵列的方法。
背景技术
存储器是集成电路系统的一种类型，并且在计算机系统中用于存储数据。存储器可以按单独的存储器单元的一或多个阵列制造。存储器单元可以使用数字线(也可以称为位线、数据线或感测线)和存取线(也可以称为字线)来写入或读取。感测线可以沿着阵列的列导电地互连存储器单元，并且存取线可以沿着阵列的行导电地互连存储器单元。每个存储器单元可以通过感测线和存取线的组合来唯一地进行寻址。
存储器单元可以是易失性、半易失性或非易失性的。非易失性存储器单元可以在没有电源的情况下长时间存储数据。传统上非易失性存储器被指定为具有至少约10年的保持时间的存储器。易失性存储器耗散，并因此需要进行刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更少的保持时间。无论如何，存储器单元被配置为以至少两种不同的可选状态保持或存储存储器。在二进制系统中，状态被视为“0”或“1”。在其他系统中，至少一些单独的存储器单元可以被配置为存储多于两个级别或状态的信息。
场效应晶体管是可以在存储器单元中使用的一种类型的电子部件。这些晶体管包括一对导电源极/漏极区域，在它们之间具有半导体沟道区域。导电栅极与沟道区域相邻，并通过薄栅极绝缘体与沟道区域分开。将适当的电压施加到栅极允许电流通过沟道区域从源极/漏极区域之一流到另一个。当从栅极去除电压时，很大程度上防止了电流流过沟道区域。场效应晶体管还可以包含附加结构，例如可逆可编程电荷存储区，作为栅极绝缘体和导电栅极之间的栅极构造的一部分。
闪存存储器是存储器的一种类型，并且在现代计算机和设备中具有多种用途。例如，现代个人计算机可以将BIOS存储在闪存存储器芯片上。作为另一示例，对于计算机和其他设备而言，在固态驱动器中利用闪存存储器来代替传统的硬盘驱动器变得越来越普遍。作为又一示例，闪存存储器在无线电子设备中很普及，因为其使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，并提供针对增强特征远程升级设备的能力。
NAND可以作为集成闪存存储器的基本架构。NAND单元包括至少一个选择设备，所述至少一个选择设备串联耦合到存储器单元的串联组合(所述串联组合通常被称为NAND串)。NAND架构可以以包括垂直堆叠的存储器单元的三维布置来配置，所述存储器单元分别包括可逆可编程的垂直晶体管。可以在垂直堆叠的存储器单元下方形成控制电路系统或其他电路系统。其他易失性或非易失性存储器阵列架构也可以包括分别包括晶体管的垂直堆叠的存储器单元。
存储器阵列可以按照存储器页面、存储器块和部分块(例如，子块)以及存储器平面进行布置，例如，如在美国专利申请公布第2015/0228659号、2016/0267984号和2017/0140833号中所示和所述，它们据此并且通过引用完全并入本文，并且其各个方面可以用于本文所公开的发明的一些实施例中。存储器块可以至少部分地限定垂直堆叠的存储器单元的各个字线层中的各个字线的纵向轮廓。与这些字线的连接可以以所谓的“阶梯结构”出现在垂直堆叠的存储器单元的阵列的端部或边缘。阶梯结构包含限定各个字线的接触区域的各个“梯级”(或者也被称为“台阶”或“阶梯”)，在所述接触区域上高度上延伸的导电通孔接触以提供对字线的电气接入。
发明内容
本公开的一个方面提供了一种包括存储器单元串的存储器阵列，其中所述存储器阵列包括：横向间隔开的存储器块，所述存储器块分别包括垂直堆叠，所述垂直堆叠包括交替的绝缘层和导电层，存储器单元的有效沟道材料串在存储器阵列区域中延伸穿过所述绝缘层和所述导电层；所述横向间隔开的存储器块的所述绝缘层和所述导电层从所述存储器阵列区域延伸到与所述存储器阵列区域相邻的阶梯区域中，所述阶梯区域中的所述存储器块的所述绝缘层和所述导电层包括有效阶梯结构，所述有效阶梯结构相对于彼此横向间隔开并且分别水平地纵向伸长；各个阶梯结构包括一对高度上延伸的壁，所述壁与相应阶梯结构的侧面横向向内间隔开，相对于彼此横向间隔开，并且分别水平地纵向伸长；并且所述各个阶梯结构在所述一对壁之间横向上没有有效的TAV。
本公开的另一个方面提供了一种包括存储器单元串的存储器阵列，其中所述存储器阵列包括：横向间隔开的存储器块，所述存储器块分别包括垂直堆叠，所述垂直堆叠包括交替的绝缘层和导电层，存储器单元的有效沟道材料串在存储器阵列区域中延伸穿过所述绝缘层和所述导电层；所述横向间隔开的存储器块的所述绝缘层和所述导电层从所述存储器阵列区域延伸到与所述存储器阵列区域相邻的梯阶区域中，所述阶梯区域中的所述存储器块的所述绝缘层和所述导电层包括有效阶梯结构，所述有效阶梯结构相对于彼此横向间隔开并且分别水平地纵向伸长；并且各个阶梯结构包括一对高度上延伸的壁，所述壁与相应阶梯结构的侧面横向向内间隔开，相对于彼此横向间隔开，并且分别水平地纵向伸长；所述壁中的至少一个既不是其各自阶梯结构的水平平行的水平纵向取向，也不是相对于所述水平纵向取向正交地成角度。
本公开的另一方面提供了一种包括存储器单元串的存储器阵列，其中所述存储器阵列包括：横向间隔开的存储器块，所述存储器块分别包括垂直堆叠，所述垂直堆叠包括交替的绝缘层和导电层，存储器单元的有效沟道材料串在存储器阵列区域中延伸穿过所述绝缘层和所述导电层；所述横向间隔开的存储器块的所述绝缘层和所述导电层从所述存储器阵列区域延伸到与所述存储器阵列区域相邻的阶梯区域中，所述阶梯区域中的所述存储器块的所述绝缘层和所述导电层包括有效阶梯结构，所述有效阶梯结构相对于彼此横向间隔开并且分别水平地纵向伸长；各个阶梯结构包括一对高度上延伸的壁，所述壁与相应阶梯结构的侧面横向向内间隔开，相对于彼此横向间隔开，并且分别水平地纵向伸长；并且所述各个阶梯结构没有在所述一对壁之间横向延伸的任何互连壁。
本公开的另一个方面提供了一种包括存储器单元串的存储器阵列，其中所述存储器阵列包括：横向间隔开的存储器块，所述存储器块分别包括垂直堆叠，所述垂直堆叠包括交替的绝缘层和导电层，存储器单元的有效沟道材料串延伸穿过所述绝缘层和所述导电层，所述横向间隔开的存储器块中的所述有效沟道材料串包括存储器平面的一部分；和高度上延伸的壁，所述壁在横向地介于横向紧邻的所述存储器块之间的所述存储器平面中，并且其完全包围岛，所述岛在所述存储器平面中横向地介于横向紧邻的所述存储器块之间。
本公开的另一方面提供了一种包括存储器单元串的存储器阵列，其中所述存储器阵列包括：横向间隔开的存储器块，所述存储器块分别包括垂直堆叠，所述垂直堆叠包括交替的绝缘层和导电层，存储器单元的有效沟道材料串延伸穿过所述绝缘层和所述导电层，所述横向间隔开的存储器块中的所述有效沟道材料串包括存储器平面的一部分；和一对高度上延伸的壁，所述壁在横向地介于横向紧邻的所述存储器块之间的所述存储器平面中，相对于彼此横向间隔开，并且分别水平地纵向伸长；所述壁中的至少一个并非其中所述壁中的至少一个横向地介于其间的所述横向紧邻的存储器块的水平平行的水平纵向取向。
本公开的另一个方面提供了一种包括存储器单元串的存储器阵列，中所述存储器阵列包括：横向间隔开的存储器块，所述存储器块分别包括垂直堆叠，所述垂直堆叠包括交替的绝缘层和导电层，存储器单元的有效沟道材料串延伸穿过所述绝缘层和所述导电层，所述横向间隔开的存储器块中的所述有效沟道材料串包括存储器平面的一部分；和一对高度上延伸的壁，所述壁相对于彼此横向间隔开，并且分别水平地纵向伸长，所述一对壁为平面的边缘。
本公开的另一方面提供了一种用于形成包括存储器单元串的存储器阵列的方法，其中所述方法包括：形成堆叠，所述堆叠包括垂直交替的第一层和第二层；在所述堆叠中形成水平伸长的沟槽以形成横向间隔开的存储器块区域，所述存储器块区域包括存储器平面区域的一部分；以及在横向地介于横向紧邻的所述存储器块区域之间的所述存储器平面区域中形成高度上延伸的壁，所述壁完全包围岛，所述岛在所述存储器平面区域中横向地介于横向紧邻的所述存储器块区域之间。
本公开的另一方面提供了一种用于形成包括存储器单元串的存储器阵列的方法，其中所述方法包括：形成堆叠，所述堆叠包括垂直交替的第一层和第二层；在所述堆叠中形成水平伸长的沟槽以形成横向间隔开的存储器块区域，所述存储器块区域包括存储器平面区域的一部分；以及形成相对于彼此横向间隔开且分别水平地纵向伸长的一对高度上延伸的壁，所述一对壁在相对于所述存储平面区域为平面的边缘的区域中。
本公开的另一方面提供了一种用于形成包括存储器单元串的存储器阵列的方法，其中所述方法包括：形成堆叠，所述堆叠包括垂直交替的第一层和第二层，所述堆叠包括存储器阵列区域和阶梯区域；在所述堆叠中形成水平伸长的沟槽以形成横向间隔开的存储器块区域，所述存储器块区域从所述存储器阵列区域延伸到所述阶梯区域中，所述阶梯区域中的所述存储器块区域包括横向间隔开的阶梯结构区域；在所述横向间隔开的阶梯结构区域中形成一对高度上延伸的壁，所述壁与相应阶梯结构区域的侧面横向向内间隔开，相对于彼此横向间隔开，并且分别水平地纵向伸长，所述阶梯结构区域被形成为包括(a)、(b)和(c)中的至少一个，其中：(a)：各个阶梯结构区域在所述一对壁之间横向上没有有效的TAV；(b)：所述壁中的至少一个既不是其各自阶梯结构区域的水平平行的水平纵向取向，也不是相对于所述水平纵向取向正交地成角度；以及(c)：各个阶梯结构区域没有在所述一对壁之间横向延伸的任何互连壁。
附图说明
图1是管芯或管芯区域的示意性俯视平面图，所述管芯或管芯区域可以是较大衬底(例如，半导体晶片，未示出)的一部分。
图2是根据本发明的实施例的工艺中的图1的一部分的放大示意性截面图，并且是通过图3中的线2-2截取的。
图3是通过图2中的线3-3的截取的示意性截面图。
图4-50是根据本发明的一些实施例的工艺中的图1的构造或其部分的示意性顺序截面图和/或放大图。由于绘图限制，图8和9以及与之对应的后续图大约是图2、3、4、5、6和7的一半比例。
图51-59示出了另选的和/或另外的实施例。
具体实施方式
本发明的一些方面的目的在于克服与所谓的“块弯曲”(块堆叠在制造期间相对于其纵向取向侧向翻倒/倾斜)相关联的问题，尽管本发明不限于此。
本发明的实施例涵盖用于形成存储器阵列(例如，NAND或其他存储器单元的阵列)的方法，所述存储器阵列在所述阵列下具有外围控制电路系统(例如，阵列下CMOS)。本发明的实施例涵盖所谓的“后栅极”或“代闸极”处理，所谓的“栅极优先”处理以及与晶体管栅极何时形成无关的现有或将来开发的其他处理。本发明的实施例还涵盖与制造方法无关的存储器阵列(例如，NAND架构)。首先参考图1至50描述示例性方法实施例，其可被认为是“后栅极”或“代闸极”过程。进一步地，并且无论如何，以下处理步骤顺序仅作为一个示例，并且可以使用示例性处理步骤的其他顺序(具有或不具有其他处理步骤)，而与是否使用“后栅极/代栅极”处理无关。
图1示出了包括管芯或管芯区域100的示例性图解实施例，所述管芯或管芯区域可以是较大衬底(例如，半导体晶片，未示出)的一部分，并且将在其中制造存储器阵列。示例性管芯区域100包括至少一个存储平面区域105(示出了四个)、在各个存储平面区域105中的存储器块区域58、阶梯区域60(在存储平面的纵向端部示出了两个)，以及外围电路系统区域PC(示出了两个)。在本文档中，“块”通常包含“子块”。阶梯区域60可以被认为包括平台区域62。在处理时可能无法识别区域105、58、60、62和/或PC。图2-9是管芯区域100的各部分的示意性放大图和变化比例图。
参照图2-9，在形成晶体管和/或存储器单元(尚未制造)的高度上延伸的串的阵列/阵列区域12的方法中示出了构造10。构造10包括基础衬底11，所述基础衬底具有导电性/导体/导电、半导电性/半导体/半导电，或绝缘性/绝缘体/绝缘的(即在本文中电地)材料中的任何一种或多种。已经在基础衬底11之上高度上形成了各种材料。材料可以位于图2-9所示材料的旁边、高度上向内或高度上向外。例如，可以在基础衬底11的上方、周围或内部的某处提供集成电路系统的其他部分或全部制造的部件。还可以制造用于操作存储器单元的高度上延伸的串的阵列(例如，阵列12或存储器阵列区域12)内的部件的控制电路系统和/或其他外围电路系统，并且其可以或可以不完全或部分地在阵列或子阵列内。进一步地，多个子阵列也可以独立地、串联地或相对彼此以其他方式来制造和操作。在本文档中，“子阵列”也可以被视为阵列。
包括导电材料17的导体层16已经形成在衬底11上方。导体层16可以包括控制电路系统的一部分(例如，阵列下外围电路系统和/或公共源极线或极板)，用于控制对将在存储器阵列区域12中形成的晶体管和/或存储器单元的读写存取。已经在导体层16上方形成了包括垂直交替的绝缘层20和导电层22的堆叠18。层20和22中的每一个的示例性厚度为22至60纳米。仅示出了少量的层20和22，更可能地堆叠18包括数十、一百或更多个层20和22。可能是也可能不是外围电路系统和/或控制电路系统一部分的其他电路系统可以在导体层16和堆叠18之间。例如，这种电路系统的导电材料和绝缘材料的多个垂直交替的层可以在导电层22的最下层下方和/或在导电层22的最上层上方。例如，一或多个选择栅极层(未示出)可以在导体层16和导电层22的最下层之间，并且一或多个选择栅极层可以在导电层22的最上层上方。无论如何，导电层22(或者称为第一层))可以不包括导电材料，并且绝缘层20(或者称为第二层)可以不包括绝缘材料或者在结合据此最初描述的作为“后栅极”或“代闸极”的示例性方法实施例处理时是绝缘的。示例性导电层22包括可以全部或部分牺牲的第一材料26(例如，氮化硅)。示例性绝缘层20包括第二材料24(例如，二氧化硅)，所述第二材料具有与第一材料26的成分不同的成分，并且可以是全部或部分牺牲的。
堆叠18包括阵列穿通(TAV)区域(例如，区域21、21A、21B中的任何一个)和有效存储器单元串区域23。“有效存储器单元串区域”含有已经或正在制造的集成电路系统的完成构造中的电路有效的存储器单元串。虚设存储器单元串(即，包括无效沟道材料的电路无效存储器单元串，未示出)可以在TAV区域与包含在TAV区域中的有效存储器单元串区域23之间。“TAV区域”是其中存在或将形成有效TAV的区域。“有效TAV”是在已经或正在制造的集成电路系统的完成构造中延伸通过堆叠18并且在不同高度的电子部件之间延伸的电路有效导电互连。TAV区域还可含有一或多个虚设TAV(即，延伸通过堆叠18的电路无效结构，其可以处于已经或正在制造的集成电路系统的完成构造中)。在处理时，在构造10中，区域21/21A/21B在本质上可能是不确定的或相对于彼此无法区分的。示例性TAV区域21被示出为位于各个存储器平面105(图1)中。区域21A(图6和7)被示出为位于各个存储器平面区域105的外部，在一个示例中，被示出为平面的边缘(即位于存储器平面区域105的外部并且与所涉及的存储器平面的横向边缘相邻)。示例性TAV区域21B被示出为位于阶梯区域60中的各个存储器平面区域105的外部。横向间隔开的阶梯结构区域64在阶梯区域60中，在处理时可能无法辨别，并且将在完成的电路系统构造中包括有效的阶梯结构64。阶梯结构区域64可以分别水平地纵向伸长(例如，沿着如图8所示的方向55，靠近阶梯结构区域64)。
沟道开口25已经形成(例如，通过蚀刻)为穿过绝缘层20和导电层22到达导体层16。在一些实施例中，沟道开口25可如图所示部分地进入导体层16的导电材料17中或可停止在其顶部(未示出)。另选地，作为示例，沟道开口25可以在最下绝缘层20的顶部或内部停止。将沟道开口25至少延伸到导体层16的导电材料17是为了确保随后形成的沟道材料(尚未示出)直接电耦合到导体层16，而无需在需要此类连接时使用替代处理和结构来实现。蚀刻停止材料(未示出)可以在导体层16的导电材料17内部或顶部上，以在需要时便于停止相对于导体层16对沟道开口25的蚀刻。这种蚀刻停止材料可以是牺牲的或非牺牲的。仅作为示例和为简洁起见，沟道开口25被示出为以每行四个和五个开口25的交错行的组或列的形式布置并且排列在横向间隔开的存储器块区域58中，所述横向间隔的存储器块区域在完成的电路系统构造中将包括横向间隔开的存储器块58。存储器块区域58和所得到的存储器块58(尚未示出)可以被认为是纵向伸长和取向的，例如沿着方向55，所述方向可以与以上关于阶梯结构区域64参考的方向55相同或不同。否则，在处理时可能无法辨别存储器块区域58。可以使用任何现有或将来开发的另选布置和构造。
晶体管沟道材料可以沿着绝缘层和导电层在各个沟道开口中在高度上形成，由此包括各个沟道材料串，其与导体层中的导电材料直接电耦合。形成的示例性存储器阵列的各个存储器单元可以包括栅极区域(例如，控制栅极区域)和横向地介于栅极区域和沟道材料之间的存储器结构。在一个这样的实施例中，存储器结构被形成为包括电荷阻挡区域、存储材料(例如，电荷存储材料)和绝缘电荷通过材料。各个存储器单元的存储材料(例如，诸如掺杂或未掺杂硅之类的浮栅材料或诸如氮化硅、金属点等之类的电荷俘获材料)在高度上沿着各个电荷阻挡区域。绝缘电荷通过材料(例如，带隙工程结构，其具有夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅])横向地介于沟道材料和存储材料之间。
图10、10A、11、11A、12和13示出了一个实施例，其中电荷阻挡材料30、存储材料32和电荷通过材料34已经在高度上沿着绝缘层20和导电层22形成在各个沟道开口25中。晶体管材料30、32和34(例如，存储器单元材料)可以通过例如在堆叠18之上和在各个沟道开口25内沉积相应的薄层，然后至少将其背面平坦化到堆叠18的的顶表面而形成。沟道材料36还在高度上沿着绝缘层20和导电层22形成在沟道开口25中，从而包括各个有效沟道材料串53。由于比例，在图10、11、12和13中，材料30、32、34和36被共同地示出为并且仅被指定为材料37。示例性沟道材料36包含适当掺杂的晶体半导体材料，诸如一或多种硅、锗以及所谓的III/V半导体材料(例如，GaAs、InP、GaP和GaN)。材料30、32、34和36中的每一个的示例性厚度为25至100埃。如图所示，可以进行穿孔蚀刻以从沟道开口25的底部去除材料30、32和34，从而露出导体层16，使得沟道材料36直接抵靠导体层16的导电材料17。这样的穿孔蚀刻可以相对于材料30、32和34中的每一种单独地发生(如图所示)，或者可以在沉积材料34之后相对于所有材料共同地发生(未示出)。另选地且仅作为示例，可以不进行穿孔蚀刻并且可以通过单独的导电互连件(未示出)将沟道材料36直接电耦合至导体层16的导电材料17。沟道开口25被示出为包括径向中心的固体电介质材料38(例如，自旋电介质、二氧化硅和/或氮化硅)。另选地且仅作为示例，沟道开口25内的径向中心部分可包含空隙空间(未示出)和/或没有固体材料(未示出)。可以在沟道材料串53的顶部上形成导电插头(未示出)，以更好地与上覆电路系统(未示出)进行导电连接。
参考图14和15，并且在一个实施例中，阶梯结构64(例如，具有台阶63)已经形成在阶梯区域60中的堆叠18中，并且平台(例如66X和/或66Z，其中66X是平台顶而66Z为平台底)已经形成在阶梯区域60的平台区域62中。另选地，没有平台66X可以紧邻存储器单元串区域23(未示出)，例如与最上面的台阶63(未示出)紧邻。示例性“后栅极”方法中的阶梯结构64是电路无效的，但是在完成的电路构造系统中将包括有效阶梯结构。“有效阶梯结构”是这样的一种有效电路，即它的至少一些导电台阶与a)有效存储器单元串区域23中的电子部件(诸如晶体管和/或存储器单元)和b)有效存储器单元串区域23外部的电子部件电耦合或者介于两者之间。这种有效阶梯结构可以通过任何现有或以后开发的方法来形成。作为一个这样的示例，可以在堆叠18的顶上形成掩模材料(例如，诸如光致抗蚀剂的可光成像的材料)，并穿过其形成开口。然后，掩模材料可以用作掩模，同时蚀刻(例如，各向异性地)穿过所述开口，以将所述开口延伸到最外面的两层20、22中。然后，可以对所得到的结构进行一系列连续交替的掩模材料横向修整蚀刻，随后使用具有连续加宽的开口的修整掩模材料作为掩模进行一次更深的蚀刻，进入堆叠18的两层20、22中。这样的示例可以导致将阶梯结构64形成为包括具有不同组成材料24、26的垂直交替的层20、22的堆叠18，并且形成相对且面向阶梯结构64(例如，镜像)的另一阶梯结构(未示出)。这种相对的阶梯结构(未示出)可以是虚设阶梯结构。“虚设阶梯结构”是电路无效的，其台阶中没有电流在台阶的导电材料中流动，并且其是电路无效尽头，即使延伸到电子部件或从电子部件延伸也不是电路的电流路径的一部分。可以形成多个有效阶梯结构(未示出)和多个虚设阶梯结构(未示出)，例如在阶梯区域60的不同部分中纵向地首尾相连并且在堆叠18内到不同的深度(未示出)。可以将成对的相对的镜像有效和虚设阶梯结构视为限定一定场地(例如，具有相对的阶梯段的竖直凹入部分，未示出)。
参考图16-21，有效TAV 45已经形成在区域21、21A和21B中的一或多个中。到每个台阶63也可以形成一或多个电路有效的导电通孔39。在形成有效TAV 45和通孔39之前，可在阶梯结构64的顶部上形成绝缘材料51(例如，二氧化硅)。示例性有效TAV45和通孔39被示为包括由绝缘材料61(例如，二氧化硅和/或氮化硅)围绕的导电材料芯59。其中接收至少一些有效TAV 45的平台62可以是将要起作用的有效阶梯结构64的顶(例如，顶66X)。另外地或另选地，其中可以接收至少一些有效TAV的平台可以是将要起作用的有效阶梯结构64的平台底(例如，平台底66Z，未示出)。
在一个实施例中，在横向地介于横向紧邻的存储器块区域之间的存储器平面区域中形成高度上延伸的壁，并且其完全包围在存储器平面区域中横向地介于横向紧邻的存储器块区域之间的岛。在一个实施例中，形成了一对相对于彼此横向间隔开并且分别水平地纵向伸长的高度上延伸的壁，其中所述对壁处于相对于存储器平面区域是平面的边缘的区域中。
在一个实施例中，在横向地介于横向紧邻的存储器块区域之间的存储器平面区域中形成高度上延伸的壁，并且其完全包围在存储器平面区域中横向地介于横向紧邻的存储器块区域之间的岛。
在一个实施例中，在堆叠中形成水平伸长的沟槽以形成横向间隔开的存储器块区域，以从存储器阵列区域延伸到阶梯区域中，其中阶梯区域中的存储器块区域包括横向间隔开的阶梯结构区域。在横向间隔开的阶梯结构区域中形成一对高度上延伸的壁，其与相应阶梯结构区域的侧面横向向内间隔开，相对于彼此横向间隔开，并且分别水平地纵向伸长。阶梯结构区域被形成为包括(a)、(b)和(c)中的至少一个，其中：
(a)：各个阶梯结构区域在所述一对壁之间横向上没有有效的TAV；
(b)：所述壁中的至少一个既不是其各自阶梯结构区域的水平平行的水平纵向取向，也不是相对于所述水平纵向取向正交地成角度；以及
(c)：各个阶梯结构区域没有在所述一对壁之间横向延伸的任何互连壁。
在一个实施例中，阶梯结构区域被形成为仅包括(a)、(b)和(c)中的一个。在一个实施例中包括(a)、(b)和(c)中的两个[在一个这样的实施例中，仅包括(a)、(b)和(c)中的两个]；在一个实施例中，包括(a)、(b)和(c)的全部三个[如下所示和所述]。
举例来说，任何这样的高度上延伸的壁都可以在高度上延伸的沟槽内形成其纵向和横向范围，以限定这种壁的形状、尺寸和取向。另选地，任何这样的高度上延伸的壁可以通过其他现有的或未来开发的方式形成。
作为示例，并参考图22-27，已经形成了一对彼此相对横向间隔开并且分别水平地纵向伸长的高度上延伸的壁开口41(例如，沟槽)。在一个实施例中，一对壁开口41在相对于存储平面区域105(例如，图24、25)是平面的边缘的区域21A中。在一个实施例中，一对壁开口41在横向地介于横向紧邻的存储器块区域58之间的存储器平面区域105中(例如，图22、23和在区域21中)。在一个实施例中，一对壁开口41在横向间隔开的阶梯结构区域64(例如，图26、27)中，其中壁开口与相应阶梯结构区域的侧面横向向内间隔开，彼此横向间隔开，并且分别水平地纵向伸长。
在一个实施例中并且如图所示，已经形成了更多的高度上延伸的壁开口42(例如，可以包括另一对壁开口)，其与一对壁开口41连接，其中壁开口41和42共同地完全包围岛19，所述岛包含在横向间隔开的壁开口41之间的空间。此类壁开口可以在相应区域21、21A和60的任何一个、两个或全部三个中，其中示出了全部三个。无论如何，在一个实施例中，岛19沿着一对壁开口41纵向伸长。在一个实施例中，区域21A中的壁开口41中的至少一个与区域21A的直线边缘水平平行。在一个实施例中，壁开口41相对于彼此水平平行，并且在一个实施例中，壁开口42相对于彼此水平平行。在还形成壁开口42的一个实施例中，壁开口41和42同时形成。举例来说，壁开口41和/或42可以与形成沟道开口25同时形成，并且类似于美国专利第10,014,309号中所公开的那样。
参考图28-33，在一个实施例中，材料35已经形成在壁开口41和42中，从而分别在壁开口41和42中形成壁43和44。当然，壁43和/或44可以分别具有以上关于壁开口41和42描述的和/或在附图中示出的任何属性，而与是否使用壁开口形成壁43和/或44无关。壁43和44可被认为分别具有第一侧46和第二侧47。在一个实施例中，壁43和44可共同地被认为是在横向介于横向紧邻的存储器块区域58之间的存储器平面区域105中的高度上延伸的壁43/44(例如，图28、29)，并且其完全包围岛19，所述岛在存储器平面区域105中横向地介于横向紧邻的存储器块区域58之间。在一个实施例中，壁43/44完全包围岛19，所述岛包含在横向间隔开的壁43之间的空间并且是平面的边缘(例如，图30、31)。在一个实施例中，壁43/44完全包围岛19，所述岛包含在阶梯区域60中横向间隔开的壁43之间的空间(例如，图32、33)。示例性材料35包含诸如二氧化硅和氮化硅的绝缘材料，以及如在美国专利第10,014,309号中公开的沟道材料和/或电荷存储材料，并且与何时形成无关。可以使用至少一些导电材料作为材料35，只要这样做不会在完成的电路系统构造中的任何垂直间隔开的导电层22之间提供导电短路连接(假定壁43和/或44保留在完成的电路系统构造中)。
参照图34-40，已经在堆叠18中形成(例如，通过各向异性蚀刻)水平伸长的沟槽40，以形成横向间隔开的存储器块区域58，所述存储器块区域是各个存储器平面区域105的一部分并且从存储器阵列区域12延伸到阶梯区域60中并在其中形成阶梯结构64。水平伸长的沟槽40可具有直接抵靠导体层16的导电材料17(例如，在顶部或在内部)的相应底部(如图所示)，或者可具有处于导体层16的导电材料17上方的相应底部(未示出)。沟槽40的宽度可以与壁43和/或44的宽度相同(未示出)，或者可以与壁43和/或44的宽度不同(如图所示，其中示例性沟槽40比壁43和44更宽)。以上过程示出了在形成沟槽40之前形成并填充沟道开口25。这种情况可以逆向。或者，可以在形成和填充沟道开口25之间形成沟槽40(非理想情况)。
参考图41-50，并且在一个实施例中，去除了壁43、壁44和/或组合壁43/44的横向和/或径向向外的导电层22的材料26(未示出)，例如通过相对于其他暴露材料理想地选择性地通过沟槽40各向同性地蚀刻掉(例如，使用液体或蒸气的H3PO4作为主要蚀刻剂，其中材料26是氮化硅，并且其他材料包括一或多种氧化物或多晶硅)。在这样的示例性各向同性蚀刻期间，壁43、壁44和/或组合壁43/44限制了蚀刻流体的横向进入，以防止从壁43、壁44和/或组合壁43/44的第一侧46流至第二侧47。理想地，示例性各向同性蚀刻相对于壁的至少一些材料选择性地进行，尽管并非必须如此。例如，并且仅作为示例，壁可以由被蚀刻剂蚀刻的某种材料制成，尽管其在横向上足够厚以防止蚀刻剂从第一侧46到达第二侧47，其中壁本身由此在横向上被蚀刻，尽管不一定完全穿过。因此，无论如何，壁可以至少在一定程度上被蚀刻剂蚀刻。
在示例性实施例中，导电层22中的材料26是牺牲性的，并且已被导电材料48所代替，并且之后已从沟槽40中去除，从而形成了各个晶体管和/或存储器单元56的各个导电线29(例如，字线)和高度上延伸的串49。随后在各个沟槽40中形成材料57(电介质和/或含硅材料，诸如未掺杂的多晶硅)。导电互连线(未示出)将各个有效TAV 45、各个通孔39和各个有效沟道材料串53可操作地电耦合至对于本文公开的发明而言并非特别重要的其他电路系统(未示出)。在形成导电材料48之前，可以形成薄的绝缘衬里(例如，Al2O3，未示出)。晶体管和/或存储器单元56的大概位置在图50中用括号表示，一些在图42-44中用虚线轮廓表示，在所示的示例中，晶体管和/或存储器单元56基本上为环状或环形。另选地，晶体管和/或存储器单元56可以相对于各个沟道开口25不完全环绕，使得每个沟道开口25可以具有两个或更多个高度上延伸的串49(例如，围绕各个导电层中的各个沟道开口的多个晶体管和/或存储器单元，各个导电层中的每个沟道开口可能具有多个字线，未示出)。导电材料48可以被认为具有对应于各个晶体管和/或存储器单元56的控制栅极区域52的终端50(图50)。在所示实施例中，控制栅极区域52包括各个导电线29的各个部分。材料30、32和34可被视为横向介于控制栅极区域52和沟道材料36之间的存储器结构65。在一个实施例中并且如关于示例性“后栅极”处理所示，在形成沟槽40之后形成导电层22的导电材料48。另选地，例如关于“栅极优先”处理，可以在形成沟槽40之前和/或在形成壁43、44和/或43/44(未示出)之前形成导电层的导电材料。
电荷阻挡区域(例如，电荷阻挡材料30)位于存储材料32和各个控制栅极区域52之间。电荷块在存储器单元中可以具有以下功能：在编程模式下，电荷块可以防止电荷载流子从存储材料(例如，浮栅材料、电荷俘获材料等)向控制栅极的方向流出，而在擦除模式下，电荷块可以防止电荷载流子从控制栅极流入存储材料。因此，电荷块可以起到阻止电荷在各个存储器单元的控制栅极区域和存储材料之间迁移的作用。所示的示例性电荷阻挡区域包括绝缘体材料30。通过其他示例，电荷阻挡区域可以包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此类存储材料是绝缘性(例如，在绝缘存储材料32和导电材料48之间不存在任何不同成分的材料的情况下)。无论如何，作为附加示例，在不存在任何单独成分绝缘体材料30的情况下，控制栅极的存储材料和导电材料的界面足以充当电荷阻挡区域。进一步地，导电材料48与材料30(如果存在的话)的界面与绝缘体材料30的组合可一起用作电荷阻挡区域，并且另选地或另外地可作为绝缘存储材料(例如，氮化硅材料32)的横向外部区域。示例性材料30是硅氧化铪和二氧化硅中的一或多种。
相对于上述实施例，可以使用本文针对其他实施例示出和/或描述的任何其他属性或方面。
上述示例性实施例示出了在壁43之间的材料，其在完成的构造中包括材料24和26的堆叠18。另选地，壁43之间的材料可以是一些其他材料，包含一些导电材料，因为壁43和/或44阻止了横向位于壁43和/或44的外侧的垂直间隔开的导电层22被这种导电材料短路。无论如何，材料24、26的堆叠18可以被去除并用这种其他材料代替。这样做的非限制性原因是与位于其外部的其他区域相比，能更好地匹配存储器单元串区域23内的固有材料应力。例如，存储器单元串区域23可能比位于存储器单元串区域23外部的区域含有明显更多的导电材料48。这会产生应力不平衡，所述应力不平衡可能导致在存储器单元串区域23和其外部区域之间的界面处破裂。例如，存储器单元串区域23与其外部区域相比可能由此具有较低或更低的固有拉伸应力。因此，与通过使用材料24和材料26的组合出现的相比，技术人员可能希望在存储器单元串区域23外部的区域中出现更少的固有拉伸应力/更高的固有压缩应力。因此，例如，相对于构造10a，材料24和26可以被去除并用替代材料代替，如图51-56中的示例所示。在适当的地方已经使用了与上述实施例类似的数字，其中一些构造差异用后缀“a”或不同的数字表示。与以上所述和所示实施例中的材料24和26(未示出)的组合相对照，构造10a示出了构成一或多个岛19(示出了所有岛19)的材料70。可以使用本文针对其他实施例示出和/或描述的任何其他属性或方面。
本发明的实施例涵盖与制造方法无关的存储器阵列。然而，此类存储器阵列可具有如本文在方法实施例中描述的任何属性。同样，上述方法实施例可以结合并形成关于设备实施例描述的任何属性。
本发明的实施例包含存储器阵列(或存储器阵列区域，例如12)，其包括存储器单元的串(例如49)。这样的实施例包括横向间隔开的存储器块(例如58)，其分别包括垂直堆叠(例如18)，所述垂直堆叠包括交替的绝缘层(例如20)和导电层(例如22)。存储器单元(例如56)的有效沟道材料串(例如53)延伸穿过绝缘层和导电层。
在一个实施例中，高度上延伸的壁(例如，43/44)在横向地介于横向紧邻的存储器块(例如，58)之间的存储器平面(例如105，图41、44、45)中，并且其完全包围岛(例如，19)，所述岛在存储器平面中横向地介于横向紧邻的存储器块之间。可以使用本文针对其他实施例示出和/或描述的任何其他属性或方面。
然而，在另一个这样的实施例中，一对高度上延伸的壁(例如43)相对于彼此横向间隔开并且分别水平地纵向伸长(例如，沿方向55，图41、46、47)并且为平面的边缘。在一个这样的实施例中，包含了更多为平面的边缘的高度上延伸的壁(例如44)，并且与一对壁(例如43)连接。一对壁(例如43个)和更多壁(例如44)共同完全包围岛(例如19)，所述岛包含在一对壁(例如43)的横向间隔开壁(例如43)之间的空间并且是平面的边缘。可以使用本文针对其他实施例示出和/或描述的任何其他属性或方面。
关于构造10b在图57中示出了另一个这样的实施例。在适当的地方已经使用了与上述实施例类似的数字，其中一些构造差异用后缀“b”或不同的数字表示。图57对应于以上所述和所示实施例的图44。构造10b包含一对高度上延伸的壁(例如43b)，其在存储器平面(例如105)中横向地介于横向紧邻的存储器块之间。壁相对于彼此横向间隔开并且分别水平地纵向伸长(例如，沿方向55)。壁(示出为两个壁)中的至少一个并非其中壁中的至少一个横向地介于其间的横向紧邻的存储器块的水平平行的水平纵向取向(例如，55)。在关于图44-49(未示出)示出和描述的任何一或多个实施例中，这可能相对于壁43发生。可以使用本文针对其他实施例示出和/或描述的任何其他属性或方面。
在一个实施例中，横向间隔开的存储器块的绝缘层和导电层从存储器阵列区域延伸到与存储器阵列区域相邻的阶梯区域(例如60)。阶梯区域中的存储器块的绝缘层和导电层包括有效阶梯结构(例如64)，所述有效阶梯结构相对于彼此横向间隔开并且分别水平地纵向伸长(例如，沿着方向55)。
在一个这样的实施例中，各个阶梯结构在一对壁之间在横向上没有有效的TAV(例如，图48、55)。在一个实施例中，各个阶梯结构包括平台区域(例如66X)和与平台区域相邻的包括台阶(例如63)的台阶区域。在一个这样的实施例中，壁的至少一部分在平台区域中，在一个这样的实施例中，壁的至少一部分在台阶区域中，并且在一个这样的实施例中并且如图所示在平台区域和台阶区域的每一个中。在一个实施例中，提供了更多的高度上延伸的壁(例如44)，其与一对壁(例如43)连接，其中所述一对壁和更多的壁共同完全包围岛(例如，19)，所述岛包含在一对壁的横向间隔的壁之间的空间，并且在一个这样的实施例中，岛沿一对壁在纵向上伸长。在一个实施例中，壁相对于彼此水平平行(例如，图48、55中的壁43)。在一个实施例中，壁中的至少一个(例如，壁43)是其所在的阶梯结构的水平平行的水平纵向取向(例如，沿方向55)。在一个实施例中，壁中的至少一个(例如，壁43c)并非阶梯结构的水平平行的水平纵向取向(例如，参考以下的图58中的43c)。在一个实施例中，壁中的至少一个是垂直的或在垂直的10°以内，并且在一个实施例中，壁中的至少一个是水平直线的。可以使用本文针对其他实施例示出和/或描述的任何其他属性或方面。
关于构造10c在图58中示出了另一个这样的实施例。在适当的地方已经使用了与上述实施例类似的数字，其中一些构造差异用后缀“c”或不同的数字表示。构造10c包括各个阶梯结构(例如64)，各个阶梯结构包括一对高度上延伸的壁(例如43c)，其与相应阶梯结构的侧面横向向内间隔开，相对于彼此横向间隔开，并且分别水平地纵向伸长(例如，沿着方向55)。壁中的至少一个(例如壁43c)既不是其各自阶梯结构的水平平行的水平纵向取向(例如55)，也不是相对于所述水平纵向取向正交地成角度。在一实施例中，壁44c中的至少一个(示出为两个)并非相对于所述水平纵向取向正交地成角度。可以使用本文针对其他实施例示出和/或描述的任何其他属性或方面。
关于构造10d在图59中示出了另一个这样的实施例。在适当的地方已经使用了与上述实施例类似的数字，其中一些构造差异用后缀“d”或不同的数字表示。构造10d包含各个阶梯结构(例如64)，所述各个阶梯结构没有任何互连壁(例如，图59中未示出来自其他实施例的任何壁44、44c)，所述互连壁在一对壁(例如43)之间横向延伸。可以使用本文针对其他实施例示出和/或描述的任何其他属性或方面。
以上处理或构造可被认为是相对于部件的阵列，所述部件的阵列在底层基础衬底上方或作为其一部分，作为此类部件的单个堆叠或单个层面形成或在此类部件的单个堆叠或在单个层面中形成(尽管如此，单个堆叠/层面可以有多个层)。用于操作或访问阵列中的此类部件的控制电路系统和/或其他外围电路系统也可以在任何地方形成，作为完成的构造的一部分，并且在一些实施例中，可以在阵列下方(例如，阵列下CMOS)。无论如何，可以在附图所示或以上所述的堆叠/层面上方和/或下方提供或制造一或多个附加的此类堆叠/层面。进一步地，部件的阵列在不同的堆叠/层面中可以相对于彼此相同或不同，并且不同的堆叠/层面可以相对于彼此具有相同的厚度或不同的厚度。可以在垂直紧邻的堆叠/层面之间设置中间结构(例如，附加电路系统和/或电介质层)。另外，不同的堆叠/层面可以相对于彼此电耦合。可以单独地并顺序地(例如，一个在另一个顶部之上)制造多个堆叠/层面，或者可以基本上同时制造两个或更多个堆叠/层面。
以上所讨论的组件和结构可以用在集成电路/电路系统中，并且可以结合到电子系统中。此类电子系统可以用于例如存储器模块、设备驱动器、电源模块、通信调制解调器、处理器模块和专用模块中，并且可以包含多层、多芯片模块。电子系统可以是以下大范围的系统中的任一种，诸如例如相机、无线设备、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视机、移动电话、个人计算机、汽车、工业控制系统、飞机等。
在本文档中，除非另有说明，否则“高度的”、“较高”、“上部”、“下部”、“顶部”、“在顶上”、“底部”、“上方”、“下方”、“在下方”，“在下面”、“上”和“下”通常是参考垂直方向。“水平”是指沿着主衬底表面的大致方向(即，在10度内)，并且可以是相对于制造期间衬底被处理的方向，而垂直是大致与其正交的方向。参考的“完全水平”是指沿着主衬底表面的方向(即，与主衬底表面无角度)，并且可以相对于制造期间衬底被处理的方向。进一步地，本文中所使用的“垂直”和“水平”通常是相对于彼此垂直的方向，并且与衬底在三维空间中的取向无关。另外，“高度延伸”和“在高度上延伸”是指与完全水平方向成至少45°角的方向。进一步地，相对于场效应晶体管的“在高度上延伸”、“高度延伸”、“在水平上延伸”、“水平延伸”等是参考晶体管的沟道长度的取向，在操作中电流沿所述沟道长度在源极/漏级区域之间流动。对于双极结型晶体管，“在高度上延伸”、“高度延伸”、“在水平上延伸”、“水平延伸”等是参考基极长度的取向，在操作中电流沿所述基极长度在发射极和集电极之间流动。在一些实施例中，任何在高度上延伸的部件、特征和/或区域垂直地或在垂直的10°内延伸。
进一步地，“在正上方”、“在正下面”和“在正下方”要求两个所述区域/材料/部件相对于彼此至少有一些横向重叠(即，水平)。同样，之前没有“正”的“在上方”仅要求所述区域/材料/部件中位于另一上方的一些部分在高度上相对于另一个向内(即，与两个所述区域/材料/部件是否存在任何横向重叠无关)。类似地，之前没有“正”的“在下面”和“在下方”仅要求所述区域/材料/部件中位于另一下面/下方的一些部分在高度上相对于另一个向内(即，与两个所述区域/材料/部件是否存在任何横向重叠无关)。
本文所述的任何材料、区域和结构可以是均质的或不均质的，并且无论如何在上面覆盖的任何材料上可以是连续或不连续的。在为任何材料提供一或多种示例性组合物的情况下，所述材料可以包括此类一或多种组合物、基本上由此类一或多种组合物组成或由此类一或多种组合物组成。进一步地，除非另有说明，否则可以使用任何现有的或将来开发的技术来形成每种材料，以原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂和离子注入为例。
另外，“厚度”本身(没有在先的方向形容词)定义为穿过给定材料或区域垂直于具有不同组成分的紧邻材料或紧邻区域的最接近表面的平均直线距离。另外，本文描述的各种材料或区域可以具有基本恒定的厚度或可变的厚度。如果厚度可变，则除非另有说明，否则厚度是指平均厚度，并且由于厚度可变，这种材料或区域将具有一些最小厚度和一些最大厚度。如本文所使用的，“不同成分”仅要求两种所述材料或区域中可能彼此直接抵靠的那些部分在化学和/或物理上是不同的，例如，在这种材料或区域不同质的情况下。如果两种所述材料或区域彼此不直接抵靠，则“不同成分”仅要求两种所述材料或区域中彼此最接近的那些部分在化学和/或物理上不同，在这种材料或区域不同质的情况下。在本文档中，当所述材料、区域或结构相对于彼此至少存在一定程度的物理接触时，材料、区域或结构“直接抵靠”彼此。相比而言，在“在……上方”、“在……上”、“相邻”、“沿着”和“抵靠”之前没有“直接”的情况包括“直接抵靠”以及在其中居间的材料、区域、结构导致所述材料、区域或结构彼此之间没有物理接触的构造。
在本文中，如果在正常操作中电流能够连续不断地从一个流动到另一个，并且主要通过充分产生的亚原子正电荷和/或负电荷的运动实现，则区域-材料-部件相对于彼此“电耦合”。另一电子部件可以在区域-材料-部件之间并且电耦合到区域-材料-部件。相比而言，当区域-材料-部件被称为“直接电耦合”时，在直接电耦合的区域-材料-部件之间没有居间的电子部件(例如，没有二极管、晶体管、电阻器、换能器、开关、保险丝等)。
在本文档中对“行”和“列”的任何使用都是为了方便将一系列特征或特征取向与另一系列特征或特征取向进行区分，并且沿着行和列已经形成或可以形成多个部件。对于与功能无关的任何系列的区域、部件和/或特征，“行”和“列”被同义地使用。无论如何，行可以相对于彼此是直的和/或弯曲的和/或平行的和/或不平行的，列也一样。进一步地，行和列可以以90°或以一或多个其他角度彼此相交。
本文的任何导电性/导体/导电材料的成分可以是金属材料和/或导电掺杂的半导电性/半导体/半导电材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金以及任何导电金属化合物中的任何一或多种。
在本文中，关于蚀刻、进行蚀刻、进行去除、去除、沉积、进行形成和/或形成而对“选择性”的任何使用是对一种所述材料的动作相对于对另一种所述材料的动作，以按体积至少为2:1的比率。进一步地，至少在沉积、生长或形成的前75埃中，对选择性沉积、选择性生长或选择性形成的任何使用都按体积至少为2:1的比率相对于另一种材料来沉积、生长或形成一种材料。
除非另有说明，否则本文中“或”的使用涵盖其中一者或两者兼有。
结论
在一些实施例中，包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述存储器块分别包括垂直堆叠，所述垂直堆叠包括交替的绝缘层和导电层。存储器单元的有效沟道材料串在存储器阵列区域中延伸穿过绝缘层和导电层。横向间隔开的存储器块的绝缘层和导电层从存储器阵列区域延伸到与存储器阵列区域相邻的阶梯区域中。阶梯区域中的存储器块的绝缘层和导电层包括有效阶梯结构，所述有效阶梯结构相对于彼此横向间隔开并且分别水平地纵向伸长。各个阶梯结构包括一对高度上延伸的壁，所述壁与相应阶梯结构的侧面横向向内间隔开，相对于彼此横向间隔开，并且分别水平地纵向伸长。各个阶梯结构在一对壁之间横向上没有有效的TAV。
在一些实施例中，包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述存储器块分别包括垂直堆叠，所述垂直堆叠包括交替的绝缘层和导电层。存储器单元的有效沟道材料串在存储器阵列区域中延伸穿过绝缘层和导电层。横向间隔开的存储器块的绝缘层和导电层从存储器阵列区域延伸到与存储器阵列区域相邻的阶梯区域中。阶梯区域中的存储器块的绝缘层和导电层包括有效阶梯结构，所述有效阶梯结构相对于彼此横向间隔开并且分别水平地纵向伸长。各个阶梯结构包括一对高度上延伸的壁，所述壁与相应阶梯结构的侧面横向向内间隔开，相对于彼此横向间隔开，并且分别水平地纵向伸长。壁中的至少一个既不是其各自阶梯结构的水平平行的水平纵向取向，也不是相对于所述水平纵向取向正交地成角度。
在一些实施例中，包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述存储器块分别包括垂直堆叠，所述垂直堆叠包括交替的绝缘层和导电层。存储器单元的有效沟道材料串在存储器阵列区域中延伸穿过绝缘层和导电层。横向间隔开的存储器块的绝缘层和导电层从存储器阵列区域延伸到与存储器阵列区域相邻的阶梯区域中。阶梯区域中的存储器块的绝缘层和导电层包括有效阶梯结构，所述有效阶梯结构相对于彼此横向间隔开并且分别水平地纵向伸长。各个阶梯结构包括一对高度上延伸的壁，所述壁与相应阶梯结构的侧面横向向内间隔开，相对于彼此横向间隔开，并且分别水平地纵向伸长。各个阶梯结构没有在所述对壁之间横向延伸的任何互连壁。
在一些实施例中，包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述存储器块分别包括垂直堆叠，所述垂直堆叠包括交替的绝缘层和导电层。存储器单元的有效沟道材料串延伸穿过绝缘层和导电层。横向间隔开的存储器块中的有效沟道材料串包括存储器平面的一部分。高度上延伸的壁在横向地介于横向紧邻的存储器块之间的存储器平面中，并且其完全包围岛，所述岛在存储器平面中横向地介于横向紧邻的存储器块之间。
在一些实施例中，包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述存储器块分别包括垂直堆叠，所述垂直堆叠包括交替的绝缘层和导电层。存储器单元的有效沟道材料串延伸穿过绝缘层和导电层。横向间隔开的存储器块中的有效沟道材料串包括存储器平面的一部分。一对高度上延伸的壁在横向地介于横向紧邻的存储器块之间的存储器平面中，相对于彼此横向间隔开，并且分别水平地纵向伸长。壁中的至少一个并非其中壁中的至少一个横向地介于其间的横向紧邻的存储器块的水平平行的水平纵向取向。
在一些实施例中，包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述存储器块分别包括垂直堆叠，所述垂直堆叠包括交替的绝缘层和导电层。存储器单元的有效沟道材料串延伸穿过绝缘层和导电层。横向间隔开的存储器块中的有效沟道材料串包括存储器平面的一部分。一对高度上延伸的壁相对于彼此横向间隔开，并且分别水平地纵向伸长，所述一对壁为平面的边缘。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括形成堆叠，所述堆叠包括垂直交替的第一层和第二层。在堆叠中形成水平伸长的沟槽以形成横向间隔开的存储器块区域。存储器块区域包括存储器平面区域的一部分。在横向地介于横向紧邻的存储器块区域之间的存储器平面区域中形成高度上延伸的壁，并且其完全包围岛，所述岛在存储器平面区域中横向地介于横向紧邻的存储器块区域之间。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括形成堆叠，所述堆叠包括垂直交替的第一层和第二层。在堆叠中形成水平伸长的沟槽以形成横向间隔开的存储器块区域。存储器块区域包括存储器平面区域的一部分。形成一对高度上延伸的壁，所述壁相对于彼此横向间隔开并且分别水平地纵向伸长。所述一对壁在相对于存储平面区域为平面的边缘的区域中。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括形成堆叠，所述堆叠包括垂直交替的第一层和第二层。所述堆叠包括存储器阵列区域和阶梯区域。在堆叠中形成水平伸长的沟槽以形成横向间隔开的存储器块区域，以从存储器阵列区域延伸到阶梯区域中，其中阶梯区域中的存储器块区域包括横向间隔开的阶梯结构区域。在横向间隔开的阶梯结构区域中形成一对高度上延伸的壁，所述壁与相应阶梯结构区域的侧面横向向内间隔开，相对于彼此横向间隔开，并且分别水平地纵向伸长。阶梯结构区域被形成为包括(a)、(b)和(c)中的至少一个，其中：
(a)：各个阶梯结构区域在所述一对壁之间横向上没有有效的TAV；
(b)：所述壁中的至少一个既不是其各自阶梯结构区域的水平平行的水平纵向取向，也不是相对于所述水平纵向取向正交地成角度；以及
(c)：各个阶梯结构区域没有在所述一对壁之间横向延伸的任何互连壁。
遵照法规，已经按照关于结构和方法特征或多或少特定的语言描述了本文所公开的主题。然而，应当理解，权利要求并不限于所示出和描述的特定特征，因为本文所公开的装置包括示例性实施例。因此，权利要求书应按字面意义提供全部范围，并且应根据等同原则适当解释。

Claims (39)

1.一种包括存储器单元串的存储器阵列，包括：
横向间隔开的存储器块，所述存储器块分别包括垂直堆叠，所述垂直堆叠包括交替的绝缘层和导电层，存储器单元的有效沟道材料串在存储器阵列区域中延伸穿过所述绝缘层和所述导电层；
所述横向间隔开的存储器块的所述绝缘层和所述导电层从所述存储器阵列区域延伸到与所述存储器阵列区域相邻的阶梯区域中，所述阶梯区域中的所述存储器块的所述绝缘层和所述导电层包括有效阶梯结构，所述有效阶梯结构相对于彼此横向间隔开并且分别水平地纵向伸长；
各个阶梯结构包括一对高度上延伸的壁，所述壁与相应阶梯结构的侧面横向向内间隔开，相对于彼此横向间隔开，并且分别水平地纵向伸长；并且
所述各个阶梯结构在所述一对壁之间横向上没有有效的TAV。
2.根据权利要求1所述的存储器阵列，其中所述各个阶梯结构包括平台区域和与所述平台区域相邻的包括台阶的台阶区域，所述壁的至少一部分在所述平台区域中。
3.根据权利要求1所述的存储器阵列，其中所述各个阶梯结构包括平台区域和与所述平台区域相邻的包括台阶的台阶区域，所述壁的至少一部分在所述台阶区域中。
4.根据权利要求1所述的存储器阵列，其中所述各个阶梯结构包括平台区域和与所述平台区域相邻的包括台阶的台阶区域，所述壁在所述平台区域和所述台阶区域的每一个中。
5.根据权利要求1所述的存储器阵列，包括与所述一对壁连接的更多的高度上延伸的壁，所述一对壁和所述更多的壁共同完全包围岛，所述岛包含在所述一对壁的横向间隔开的壁之间的空间。
6.根据权利要求5所述的存储器阵列，其中所述岛沿着所述一对壁纵向伸长。
7.根据权利要求1所述的存储器阵列，其中所述壁相对于彼此水平平行。
8.根据权利要求1所述的存储器阵列，其中所述壁中的至少一个壁是其所在的所述阶梯结构的水平平行的水平纵向取向。
9.根据权利要求1所述的存储器阵列，其中所述壁中的至少一个壁不是其所在的所述阶梯结构的水平平行的水平纵向取向。
10.根据权利要求1所述的存储器阵列，其中所述壁中的至少一个是垂直的或在垂直的10°内。
11.根据权利要求1所述的存储器阵列，其中所述壁中的至少一个是水平直线的。
12.根据权利要求1所述的存储器阵列，包括NAND。
13.一种包括存储器单元串的存储器阵列，包括：
横向间隔开的存储器块，所述存储器块分别包括垂直堆叠，所述垂直堆叠包括交替的绝缘层和导电层，存储器单元的有效沟道材料串在存储器阵列区域中延伸穿过所述绝缘层和所述导电层；
所述横向间隔开的存储器块的所述绝缘层和所述导电层从所述存储器阵列区域延伸到与所述存储器阵列区域相邻的阶梯区域中，所述阶梯区域中的所述存储器块的所述绝缘层和所述导电层包括有效阶梯结构，所述有效阶梯结构相对于彼此横向间隔开并且分别水平地纵向伸长；并且
各个阶梯结构包括一对高度上延伸的壁，所述壁与相应阶梯结构的侧面横向向内间隔开，相对于彼此横向间隔开，并且分别水平地纵向伸长；所述壁中的至少一个既不是其各自阶梯结构的水平平行的水平纵向取向，也不是相对于所述水平纵向取向正交地成角度。
14.一种包括存储器单元串的存储器阵列，包括：
横向间隔开的存储器块，所述存储器块分别包括垂直堆叠，所述垂直堆叠包括交替的绝缘层和导电层，存储器单元的有效沟道材料串在存储器阵列区域中延伸穿过所述绝缘层和所述导电层；
所述横向间隔开的存储器块的所述绝缘层和所述导电层从所述存储器阵列区域延伸到与所述存储器阵列区域相邻的阶梯区域中，所述阶梯区域中的所述存储器块的所述绝缘层和所述导电层包括有效阶梯结构，所述有效阶梯结构相对于彼此横向间隔开并且分别水平地纵向伸长；
各个阶梯结构包括一对高度上延伸的壁，所述壁与相应阶梯结构的侧面横向向内间隔开，相对于彼此横向间隔开，并且分别水平地纵向伸长；并且
所述各个阶梯结构没有在所述一对壁之间横向延伸的任何互连壁。
15.一种包括存储器单元串的存储器阵列，包括：
横向间隔开的存储器块，所述存储器块分别包括垂直堆叠，所述垂直堆叠包括交替的绝缘层和导电层，存储器单元的有效沟道材料串延伸穿过所述绝缘层和所述导电层，所述横向间隔开的存储器块中的所述有效沟道材料串包括存储器平面的一部分；和
高度上延伸的壁，所述壁位于横向地介于横向紧邻的所述存储器块之间的所述存储器平面中，并且其完全包围岛，所述岛在所述存储器平面中横向地介于横向紧邻的所述存储器块之间。
16.一种包括存储器单元串的存储器阵列，包括：
横向间隔开的存储器块，所述存储器块分别包括垂直堆叠，所述垂直堆叠包括交替的绝缘层和导电层，存储器单元的有效沟道材料串延伸穿过所述绝缘层和所述导电层，所述横向间隔开的存储器块中的所述有效沟道材料串包括存储器平面的一部分；和
一对高度上延伸的壁，所述壁在横向地介于横向紧邻的所述存储器块之间的所述存储器平面中，相对于彼此横向间隔开，并且分别水平地纵向伸长；所述壁中的至少一个并非其中所述壁中的至少一个横向地介于其间的所述横向紧邻的存储器块的水平平行的水平纵向取向。
17.一种包括存储器单元串的存储器阵列，包括：
横向间隔开的存储器块，所述存储器块分别包括垂直堆叠，所述垂直堆叠包括交替的绝缘层和导电层，存储器单元的有效沟道材料串延伸穿过所述绝缘层和所述导电层，所述横向间隔开的存储器块中的所述有效沟道材料串包括存储器平面的一部分；和
一对高度上延伸的壁，所述壁相对于彼此横向间隔开，并且分别水平地纵向伸长，所述一对壁为平面的边缘。
18.根据权利要求17所述的存储器阵列，包括为平面的边缘并与所述一对壁连接的更多的高度上延伸的壁，所述一对壁和所述更多的壁共同完全包围岛，所述岛包含在所述一对壁的横向间隔开的壁之间的空间并且为平面的边缘。
19.一种用于形成包括存储器单元串的存储器阵列的方法，包括：
形成堆叠，所述堆叠包括垂直交替的第一层和第二层；
在所述堆叠中形成水平伸长的沟槽以形成横向间隔开的存储器块区域，所述存储器块区域包括存储器平面区域的一部分；以及
在横向地介于横向紧邻的所述存储器块区域之间的所述存储器平面区域中形成高度上延伸的壁，所述壁完全包围岛，所述岛在所述存储器平面区域中横向地介于横向紧邻的所述存储器块区域之间。
20.根据权利要求19所述的方法，包括在形成所述壁之后，各向同性地蚀刻掉并用单独的导电线的导电材料代替位于所述岛的周向外侧的所述第一层中的牺牲材料。
21.根据权利要求19所述的方法，包括形成所述存储器单元串的各个存储器单元以包括有效沟道材料串的沟道材料、作为各个第一层中的导电线的一部分的栅极区域，以及横向地介于所述栅极区域与各个第一层中的所述有效沟道材料串的所述沟道材料之间的存储器结构，所述第一层的导电材料在形成所述壁之后形成。
22.根据权利要求19所述的方法，包括在形成所述壁之前，通过所述存储器块区域中的所述第二层和所述第一层形成有效沟道材料串。
23.根据权利要求19所述的方法，包括在形成所述壁之后，通过所述第二层和所述第一层形成有效沟道材料串。
24.根据权利要求19所述的方法，包括将所述岛形成为沿着所述一对壁纵向伸长。
25.一种用于形成包括存储器单元串的存储器阵列的方法，包括：
形成堆叠，所述堆叠包括垂直交替的第一层和第二层；
在所述堆叠中形成水平伸长的沟槽以形成横向间隔开的存储器块区域，所述存储器块区域包括存储器平面区域的一部分；以及
形成相对于彼此横向间隔开且分别水平地纵向伸长的一对高度上延伸的壁，所述一对壁在相对于所述存储平面区域为平面的边缘的区域中。
26.根据权利要求25所述的方法，包括形成与所述一对壁连接的更多的高度上延伸的壁，所述一对壁和所述更多的壁共同完全包围岛，所述岛包含在所述一对壁的横向间隔开的壁之间的空间。
27.根据权利要求26所述的方法，其中所述一对壁和所述更多的壁同时形成。
28.根据权利要求26所述的方法，其中所述岛沿着所述一对壁纵向伸长。
29.根据权利要求25所述的方法，其中所述壁相对于彼此水平地平行。
30.根据权利要求25所述的方法，其中所述壁中的至少一个与作为所述平面的边缘的区域的直线边缘水平地平行。
31.根据权利要求25所述的方法，其中所述壁中的至少一个不与作为所述平面的边缘的区域的直线边缘水平地平行。
32.一种用于形成包括存储器单元串的存储器阵列的方法，包括：
形成堆叠，所述堆叠包括垂直交替的第一层和第二层，所述堆叠包括存储器阵列区域和阶梯区域；
在所述堆叠中形成水平伸长的沟槽以形成横向间隔开的存储器块区域，所述存储器块区域从所述存储器阵列区域延伸到所述阶梯区域中，所述阶梯区域中的所述存储器块区域包括横向间隔开的阶梯结构区域；
在所述横向间隔开的阶梯结构区域中形成一对高度上延伸的壁，所述壁与相应阶梯结构区域的侧面横向向内间隔开，相对于彼此横向间隔开，并且分别水平地纵向伸长，所述阶梯结构区域被形成为包括(a)、(b)和(c)中的至少一个，其中：
(a)：各个阶梯结构区域在所述一对壁之间横向上没有有效的TAV；
(b)：所述壁中的至少一个既不是其各自阶梯结构区域的水平平行的水平纵向取向，也不是相对于所述水平纵向取向正交地成角度；以及
(c)：各个阶梯结构区域没有在所述一对壁之间横向延伸的任何互连壁。
33.根据权利要求32所述的方法，包括(a)。
34.根据权利要求32所述的方法，包括(b)。
35.根据权利要求32所述的方法，包括(c)。
36.根据权利要求32所述的方法，仅包括(a)、(b)和(c)中的一个。
37.根据权利要求32所述的方法，包括(a)、(b)和(c)中的至少两个。
38.根据权利要求37所述的方法，仅包括(a)、(b)和(c)中的两个。
39.根据权利要求37所述的方法，包括(a)、(b)和(c)的全部三个。
CN202010849383.5A 2019-08-25 2020-08-21 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法 Pending CN112436013A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/550,252 2019-08-25
US16/550,252 US11563022B2 (en) 2019-08-25 2019-08-25 Memory arrays and methods used in forming a memory array comprising strings of memory cells

Publications (1)

Publication Number Publication Date
CN112436013A true CN112436013A (zh) 2021-03-02

Family

ID=74646001

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010849383.5A Pending CN112436013A (zh) 2019-08-25 2020-08-21 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法

Country Status (2)

Country Link
US (3) US11563022B2 (zh)
CN (1) CN112436013A (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11037944B2 (en) 2019-07-10 2021-06-15 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
US10985179B2 (en) * 2019-08-05 2021-04-20 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
US11563022B2 (en) 2019-08-25 2023-01-24 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
WO2021179273A1 (en) * 2020-03-13 2021-09-16 Yangtze Memory Technologies Co., Ltd. Contact structures for three-dimensional memory
JP2022036443A (ja) * 2020-08-24 2022-03-08 キオクシア株式会社 半導体記憶装置
DE102021109480A1 (de) * 2020-12-14 2022-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Speichervorrichtung
US12068255B2 (en) 2021-08-11 2024-08-20 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US12040253B2 (en) 2021-09-01 2024-07-16 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US12082409B2 (en) * 2022-02-17 2024-09-03 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100133599A1 (en) * 2008-12-03 2010-06-03 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
US20160322381A1 (en) * 2015-04-30 2016-11-03 Sandisk Technologies Inc. Multilevel memory stack structure employing support pillar structures
US20170358594A1 (en) * 2016-06-13 2017-12-14 Sandisk Technologies Llc Method of forming a staircase in a semiconductor device using a linear alignmnent control feature
CN108573979A (zh) * 2017-03-07 2018-09-25 三星电子株式会社 半导体器件
US10269820B1 (en) * 2018-04-03 2019-04-23 Sandisk Technologies Llc Three-dimensional memory device containing different pedestal width support pillar structures and method of making the same

Family Cites Families (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6066869A (en) 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US7501355B2 (en) 2006-06-29 2009-03-10 Applied Materials, Inc. Decreasing the etch rate of silicon nitride by carbon addition
US8492278B2 (en) 2010-03-30 2013-07-23 Micron Technology, Inc. Method of forming a plurality of spaced features
KR101660432B1 (ko) 2010-06-07 2016-09-27 삼성전자 주식회사 수직 구조의 반도체 메모리 소자
KR101770613B1 (ko) 2010-08-25 2017-08-23 삼성전자 주식회사 셀 스트링 및 그를 포함하는 비휘발성 메모리 장치의 제조방법
US8829589B2 (en) 2010-09-17 2014-09-09 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
DE102011084603A1 (de) 2010-10-25 2012-05-16 Samsung Electronics Co., Ltd. Dreidimensionales Halbleiterbauelement
KR101744127B1 (ko) * 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
US9997353B1 (en) 2010-12-24 2018-06-12 Ananda H. Kumar Silicon composite substrates
CN102544098B (zh) 2010-12-31 2014-10-01 中国科学院微电子研究所 Mos晶体管及其形成方法
US20120208347A1 (en) 2011-02-11 2012-08-16 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US8395137B2 (en) 2011-03-08 2013-03-12 Micron Technology, Inc. Memory cell constructions
KR101857681B1 (ko) 2011-07-07 2018-05-14 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조방법
US9698153B2 (en) 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
KR102108879B1 (ko) 2013-03-14 2020-05-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102185547B1 (ko) 2014-01-22 2020-12-02 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9171862B2 (en) 2014-01-24 2015-10-27 Macronix International Co., Ltd. Three-dimensional memory and method of forming the same
US9425208B2 (en) 2014-04-17 2016-08-23 Samsung Electronics Co., Ltd. Vertical memory devices
KR102190350B1 (ko) 2014-05-02 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
CN104392963B (zh) 2014-05-16 2017-07-11 中国科学院微电子研究所 三维半导体器件制造方法
US9887207B2 (en) 2014-08-18 2018-02-06 Sandisk Technologies Llc Three dimensional NAND device having dummy memory holes and method of making thereof
US9553105B2 (en) 2015-03-10 2017-01-24 Samsung Electronics Co., Ltd. Semiconductor devices including gate insulation layers on channel materials
KR102307059B1 (ko) 2015-05-13 2021-10-05 삼성전자주식회사 반도체 장치
KR102282139B1 (ko) 2015-05-12 2021-07-28 삼성전자주식회사 반도체 장치
KR20160137103A (ko) 2015-05-22 2016-11-30 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102365114B1 (ko) 2015-08-28 2022-02-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9837431B2 (en) 2015-11-20 2017-12-05 Sandisk Technologies Llc 3D semicircular vertical NAND string with recessed inactive semiconductor channel sections
KR102446862B1 (ko) 2016-03-07 2022-09-23 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9812463B2 (en) 2016-03-25 2017-11-07 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
US10014309B2 (en) 2016-08-09 2018-07-03 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells comprising a programmable charge storage transistor and arrays of elevationally-extending strings of memory cells comprising a programmable charge storage transistor
KR102629454B1 (ko) 2016-08-22 2024-01-26 에스케이하이닉스 주식회사 반도체 메모리 장치
US9893083B1 (en) 2016-10-13 2018-02-13 Micron Technology, Inc. Elevationally-extending strings of memory cells individually comprising a programmable charge storage transistor and methods of processing silicon nitride-comprising materials
KR102630954B1 (ko) 2016-11-08 2024-01-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US20180261615A1 (en) 2017-03-10 2018-09-13 Toshiba Memory Corporation Semiconductor memory device
US10170492B2 (en) 2017-04-07 2019-01-01 Macronix International Co., Ltd. Memory device and method for fabricating the same
KR20180129457A (ko) 2017-05-26 2018-12-05 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102654856B1 (ko) 2017-07-12 2024-04-03 어플라이드 머티어리얼스, 인코포레이티드 Si 갭충전을 위한 순환 컨포멀 증착/어닐링/에칭
US10685914B2 (en) 2017-08-31 2020-06-16 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US10361216B2 (en) 2017-09-20 2019-07-23 Micron Technology, Inc. Methods used in forming an array of elevationally-extending transistors
US10290643B1 (en) 2018-01-22 2019-05-14 Sandisk Technologies Llc Three-dimensional memory device containing floating gate select transistor
KR102576211B1 (ko) 2018-01-31 2023-09-07 삼성전자주식회사 반도체 장치
KR20190118285A (ko) 2018-04-10 2019-10-18 삼성전자주식회사 3차원 반도체 소자
US10586803B2 (en) 2018-04-24 2020-03-10 Sandisk Technologies Llc Three-dimensional memory device and methods of making the same using replacement drain select gate electrodes
KR102682342B1 (ko) 2018-05-23 2024-07-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10388665B1 (en) 2018-05-30 2019-08-20 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells having a stack comprising vertically-alternating insulative tiers and wordline tiers and horizontally-elongated trenches in the stack
KR102641737B1 (ko) 2018-06-21 2024-03-04 삼성전자주식회사 3차원 반도체 메모리 장치
US10741576B2 (en) 2018-08-20 2020-08-11 Sandisk Technologies Llc Three-dimensional memory device containing drain-select-level air gap and methods of making the same
US10553607B1 (en) 2018-08-24 2020-02-04 Micron Technology, Inc. Method of forming an array of elevationally-extending strings of programmable memory cells and method of forming an array of elevationally-extending strings of memory cells
WO2020061827A1 (en) 2018-09-26 2020-04-02 Yangtze Memory Technologies Co., Ltd. 3d memory device and method for forming 3d memory device
US11121146B2 (en) 2018-10-15 2021-09-14 Micron Technology, Inc. Forming terminations in stacked memory arrays
US10957706B2 (en) 2018-10-17 2021-03-23 Sandisk Technologies Llc Multi-tier three-dimensional memory device with dielectric support pillars and methods for making the same
KR102705028B1 (ko) 2018-12-14 2024-09-10 삼성전자주식회사 3차원 반도체 메모리 장치
US10910399B2 (en) 2019-03-14 2021-02-02 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
US10879262B2 (en) 2019-03-27 2020-12-29 Sandisk Technologies Llc Three-dimensional memory device containing eye-shaped contact via structures located in laterally-undulating trenches and method of making the same
KR102710535B1 (ko) 2019-06-10 2024-09-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN110112134B (zh) 2019-06-17 2020-05-19 长江存储科技有限责任公司 3d nand存储器及其形成方法
US11069598B2 (en) 2019-06-18 2021-07-20 Micron Technology, Inc. Memory arrays and methods used in forming a memory array and conductive through-array-vias (TAVs)
JP2021027290A (ja) 2019-08-08 2021-02-22 キオクシア株式会社 半導体記憶装置
KR20210018725A (ko) 2019-08-09 2021-02-18 삼성전자주식회사 3차원 반도체 메모리 소자
US11805645B2 (en) 2019-08-16 2023-10-31 Micron Technology, Inc. Integrated assemblies having rugged material fill, and methods of forming integrated assemblies
US11075219B2 (en) 2019-08-20 2021-07-27 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11244955B2 (en) 2019-08-25 2022-02-08 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11563022B2 (en) 2019-08-25 2023-01-24 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11195848B2 (en) 2019-08-25 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11205654B2 (en) 2019-08-25 2021-12-21 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11011408B2 (en) 2019-10-11 2021-05-18 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11195850B2 (en) 2019-10-18 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11101210B2 (en) 2019-10-25 2021-08-24 Micron Technology, Inc. Methods for manufacturing a memory array having strings of memory cells comprising forming bridge material between memory blocks
US11094627B2 (en) 2019-10-25 2021-08-17 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells
US11094595B2 (en) 2019-12-27 2021-08-17 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11444093B2 (en) 2020-01-10 2022-09-13 Micron Technology, Inc. Memory arrays and methods of forming memory arrays
US20220336278A1 (en) 2021-04-15 2022-10-20 Micron Technology, Inc. Memory Arrays And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100133599A1 (en) * 2008-12-03 2010-06-03 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
US20160322381A1 (en) * 2015-04-30 2016-11-03 Sandisk Technologies Inc. Multilevel memory stack structure employing support pillar structures
US20170358594A1 (en) * 2016-06-13 2017-12-14 Sandisk Technologies Llc Method of forming a staircase in a semiconductor device using a linear alignmnent control feature
CN108573979A (zh) * 2017-03-07 2018-09-25 三星电子株式会社 半导体器件
US10269820B1 (en) * 2018-04-03 2019-04-23 Sandisk Technologies Llc Three-dimensional memory device containing different pedestal width support pillar structures and method of making the same

Also Published As

Publication number Publication date
US20230143406A1 (en) 2023-05-11
US11864387B2 (en) 2024-01-02
US11563022B2 (en) 2023-01-24
US20240081067A1 (en) 2024-03-07
US20210057441A1 (en) 2021-02-25

Similar Documents

Publication Publication Date Title
US11864387B2 (en) Memory arrays and methods used in forming a memory array comprising strings of memory cells
CN113053908A (zh) 存储器阵列及用于形成包括存储器胞元串的存储器阵列的方法
US11791202B2 (en) Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11101210B2 (en) Methods for manufacturing a memory array having strings of memory cells comprising forming bridge material between memory blocks
EP4010923A1 (en) Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
US20220044995A1 (en) Memory Arrays And Methods Used In Forming A Memory Array
CN112687698A (zh) 存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
US11672114B2 (en) Memory arrays and methods used in forming a memory array comprising strings of memory cells
WO2022046415A1 (en) Integrated circuitry comprising a memory array comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
CN113345908A (zh) 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN112786611A (zh) 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN112436015A (zh) 存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
US20220336278A1 (en) Memory Arrays And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
CN115623782A (zh) 包括存储器单元串的存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
CN115206981A (zh) 集成电路系统、存储器阵列及用于形成存储器阵列的方法
CN113053909A (zh) 存储器阵列和用于形成存储器阵列的方法
CN112420714A (zh) 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
US20220068945A1 (en) Integrated Circuitry Comprising A Memory Array Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
WO2023080956A1 (en) Integrated circuitry, memory circuitry comprising strings of memory cells, and method of forming integrated circuitry
CN115707239A (zh) 包括存储器单元串的存储器阵列集成电路系统和形成包括存储器单元串的存储器阵列方法
CN116583114A (zh) 包括存储器单元串的存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
CN117796174A (zh) 包括存储器单元串的存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
CN115915763A (zh) 包括存储器单元串的存储器阵列和形成包括存储器单元串的存储器阵列的方法
CN116367547A (zh) 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN113345906A (zh) 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination