KR102307059B1 - 반도체 장치 - Google Patents
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Abstract
본 발명의 실시예에 따른 반도체 장치는, 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들, 게이트 전극들 및 층간 절연층들을 관통하는 채널 영역들, 채널 영역들 사이에서 게이트 전극들 및 층간 절연층들을 관통하여 상기 층간 절연층들 중 최상층으로부터 상기 기판까지 연장되며 외측벽에 요철을 갖는 도전층, 도전층의 외측벽 상에 배치되는 스페이서층, 스페이서층의 적어도 일측면 상에 배치되는 배리어층을 포함하고, 스페이서층과 배리어층은 서로 상이한 식각 선택비를 가질 수 있다.
Description
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 불량 발생이 방지되고 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들, 상기 게이트 전극들 및 상기 층간 절연층들을 관통하는 채널 영역들, 상기 채널 영역들 사이에서 상기 게이트 전극들 및 상기 층간 절연층들을 관통하여 상기 층간 절연층들 중 최상층으로부터 상기 기판까지 연장되며 외측벽에 요철을 갖는 도전층, 상기 외측벽 상에 배치되는 스페이서층, 및 상기 스페이서층의 적어도 일측면 상에 배치되는 배리어층을 포함하며, 상기 스페이서층과 상기 배리어층은 서로 상이한 식각 선택비를 가질 수 있다.
일 예로, 상기 배리어층은 상기 도전층과 직접 접촉할 수 있다.
일 예로, 상기 배리어층은 산성 가스와 접촉하였을 때 산성화 반응 속도가 상기 스페이서층보다 작을 수 있다.
일 예로, 상기 스페이서층은 산화물(oxide)일 수 있다.
일 예로, 상기 배리어층은 질화물(nitride) 또는 산질화물(oxynitride)일 수 있다.
일 예로, 상기 배리어층은 ASTM C 282에 의해 내산성(acid resistance)을 측정하였을 때 A 등급(class A) 또는 AA 등급(class AA)을 가질 수 있다.
일 예로, 불산 가스를 에천트로 사용한 상기 배리어층의 식각 속도는 상기 스페이서층의 식각 속도보다 작을 수 있다.
일 예로, 상기 스페이서층의 두께는 상기 배리어층의 두께보다 클 수 있다.
일 예로, 상기 스페이서층 및 상기 배리어층은 상기 게이트 전극들을 이루는 물질을 포함하지 않을 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들, 상기 게이트 전극들 및 상기 층간 절연층들을 관통하는 채널 영역들, 상기 채널 영역들 사이에서 상기 게이트 전극들 및 상기 층간 절연층들을 상기 층간 절연층들 중 최상층으로부터 관통하여 상기 기판과 연결되며 외측벽에 요철을 갖는 도전층, 및 상기 도전층과 상기 게이트 전극들을 절연시키도록 상기 도전층과 상기 게이트 전극들 사이에 배치되는 복수의 스페이서층들을 포함하며, 상기 복수의 스페이서층들 중 적어도 하나의 스페이서층은 나머지와 상이한 식각 선택비를 가질 수 있다.
일 예로, 상기 복수의 스페이서층들은 상기 도전층의 외측벽 상에 순차적으로 배치된 제1, 제2 및 제3 스페이서층을 포함하며, 상기 제2 스페이서층은 산성 가스에 내성이 있는 물질로 이루어질 수 있다.
일 예로, 상기 적어도 하나의 스페이서층은 불산 가스에 내성이 있는 물질로 이루어질 수 있다.
일 예로, 상기 적어도 하나의 스페이서층은 질화물 또는 산질화물일 수 있다.
일 예로, 상기 복수의 스페이서층들은 복수의 제1 스페이서층들 및 복수의 제2 스페이서층들을 포함하며, 상기 복수의 제1 스페이서층들 각각은 상기 복수의 제2 스페이서층들 각각과 교대로 배치되며, 상기 복수의 제1 스페이서층들은 상기 가스에 내성이 있는 물질로 이루어질 수 있다.
일 예로, 상기 복수의 제1 스페이서층들은 질화물 또는 산질화물일 수 있다.
일 예로, 상기 스페이서층 및 상기 배리어층은 상기 도전층과 상기 게이트 전극들 사이에 배치될 수 있다.
일 예로, 상기 배리어층은 실리콘 질화물(silicon nitride)이고, 상기 스페이서층은 실리콘 산화물(silicon oxide)일 수 있다.
일 예로, 상기 스페이서층은 게이트 전극들과 직접 접촉할 수 있다.
일 예로, 상기 스페이서층의 두께는 상기 배리어층의 두께의 2배 내지 4배일 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 도전 영역을 포함하는 기판, 상기 기판의 상면에 수직한 방향으로 연장되는 복수의 채널 영역들, 상기 채널 영역의 외측벽을 따라서 상기 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들, 상기 기판의 상면에 수직한 방향으로 연장되며, 상기 복수의 채널들 사이에 배치되어 상기 도전 영역과 전기적으로 접속되는 공통 소스층, 및 상기 공통 소스층의 외측벽 상에 배치되는 복수의 스페이서층들을 포함하며, 상기 복수의 스페이서층들 중 적어도 하나의 스페이서층은 제1 물질로 이루어지고 나머지 스페이서층들은 제2 물질로 이루어지며, 상기 제1 물질은 전기 절연성 및 내산성이고, 상기 제2 물질은 전기 절연성일 수 있다.
도전층 내부에 형성되는 보이드로부터 유입되는 가스를 차단함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 사시도이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 3의 'B' 영역에 대응되는 영역이 도시된다.
도 5 내지 도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 9 내지 도 17은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 18은 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 19는 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 20은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 21은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 사시도이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 3의 'B' 영역에 대응되는 영역이 도시된다.
도 5 내지 도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 9 내지 도 17은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 18은 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 19는 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 20은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 21은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(10)는 메모리 셀 어레이(20), 구동 회로(30), 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 행들과 열들을 따라 배열될 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 구동 회로(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은 복수의 메모리 블록들로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 비트 라인들(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
구동 회로(30)와 읽기/쓰기 회로(40)는 제어 회로(50)에 의해 동작될 수 있다. 일 실시예로, 구동 회로(30)는 외부로부터 어드레스(address) 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 메모리 셀 어레이에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다. 구동 회로(30)는 워드 라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL) 각각에 대한 구동 회로를 포함할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 구동 회로(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 2는 수직 구조의 반도체 장치(100)에 포함되는 메모리 셀 어레이의 3차원 구조를 나타낸 등가회로도이다. 도 2를 참조하면, 본 실시예에 따른 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn), 메모리 셀 소자(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링들을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)는 메모리 셀 소자(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 소자(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터들(GST) 또는 복수의 스트링 선택 트랜지스터들(SST)이 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀 소자(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀 소자(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다.
도 3을 참조하면, 반도체 장치(100a)는, 기판(101), 기판(101) 상면에 수직한 방향으로 배치된 복수의 채널 영역들(140) 및 채널 영역들(140)의 외측벽을 따라 적층된 복수의 층간 절연층(120) 및 복수의 게이트 전극(130)을 포함할 수 있다. 또한, 반도체 장치(100a)는 채널 영역(140)과 게이트 전극(130)의 사이에 배치되는 게이트 유전층(150), 채널 영역(140) 상부의 채널 패드(160), 불순물 영역(105), 및 불순물 영역(105) 상에 배치되며 내부에 보이드(VO)를 갖는 도전층(170)을 더 포함할 수 있다. 도전층(170)의 외측벽 상에 순차적으로 배리어층(166) 및 스페이서층(164)이 배치될 수 있다. 도 3에서는 상부의 배선 구조, 예를 들어 비트 라인(BL1~BLm)(도 2 참조)과 같은 일부 구성 요소들은 생략하고 도시되었다. 반도체 장치(100a)에서, 각각의 채널 영역(140)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기둥 형상의 채널 영역(140)이 기판(101)의 상면에 수직한 방향(z 방향)으로 연장되도록 배치될 수 있다. 채널 영역(140)은 내부의 채널 절연층(162)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(162)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 또한, 채널 영역(140)은 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널 영역(140)은 x 방향과 y 방향으로 서로 이격되고, 일 방향을 따라 서로 쉬프트되도록 배치될 수 있다. 즉, 채널 영역(140)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 다만, 채널 영역(140)의 배치는 실시예에 따라 다양할 수 있으며, 도시된 형태에 한정되지 않는다. 채널 영역(140) 중 일부는 더미 채널일 수 있다. 본 명세서에서, '더미(dummy)'의 용어는, 다른 구성 요소와 동일하거나 유사한 구조 및 형상을 가지지만, 반도체 장치(100a) 내에서 실질적인 기능을 하지 않고, 단지 패턴으로 존재하는 구성을 지칭하는 용도로 사용된다. 따라서, '더미' 구성 요소에는 전기적 신호가 인가되지 않거나 인가되더라도 전기적으로 동일한 기능을 수행하지는 않는다.
채널 영역(140)은 하면에서 기판(101)과 연결될 수 있다. 채널 영역(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p-형 또는 n-형 불순물을 포함하는 물질일 수 있다.
복수의 게이트 전극(131-138: 130)이 채널 영역(140) 각각의 측면을 따라 기판(101)으로부터 z 방향으로 이격되어 배치될 수 있다. 도 2를 함께 참조하면, 게이트 전극들(130) 각각은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MCn) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 게이트 전극(130)은 워드 라인들(WL1~ WLn)을 이루며 연장될 수 있고, x 방향 및 y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 예시적인 실시예들에서, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-136)은 5개가 배열될 수 있으나, 이에 한정되지 않으며, 반도체 장치(100)의 용량에 따라서 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수가 결정될 수 있다. 예컨대, 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수는 2n개(n은 자연수)일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극(131)은 y 방향으로 연장되어 접지 선택 라인(GSL)을 형성할 수 있다. 접지 선택 트랜지스터(GST)의 기능을 위하여, 게이트 전극(131) 하부의 기판(101) 내에도 소정의 불순물이 도핑될 수 있다.
스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 y 방향으로 연장되어 스트링 선택 라인(SSL)을 형성할 수 있다. x 방향으로 일직선 상에 배치되는 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 별도의 배선 구조에 의해, 인접한 메모리 셀 스트링들이 서로 다른 비트 라인(BL1~BLm)(도 2 참조)에 각각 연결될 수 있다. 예시적인 실시예들에서, 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 x 방향으로 인접한 메모리 셀 스트링들 사이에서 서로 분리되어 서로 다른 스트링 선택 라인(SSL)을 이루도록 형성될 수도 있다. 실시예에 따라, 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138) 및 접지 선택 트랜지스터(GST)의 게이트 전극(131)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-136)과 동일하거나 상이한 구조를 가질 수도 있다.
또한, 일부 게이트 전극들(130), 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131) 또는 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)에 인접한 게이트 전극들(130)은 더미 게이트 전극일 수 있다. 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131)과 인접한 게이트 전극(132)은 더미 게이트 전극일 수 있다.
게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 실시예에 따라, 게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 별도로 도시되지는 않았지만, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
복수의 층간 절연층들(121-129: 120)이 게이트 전극들(130)의 사이에 배열될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
게이트 유전층(150)은 게이트 전극들(130)과 채널 영역(140)의 사이에 배치될 수 있다. 게이트 유전층(150)은 채널 영역(140)을 따라 기판(101) 상으로 수직하게 연장될 수 있다. 게이트 유전층(150)은 채널 영역(140)로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 이에 대해서는, 하기에 도 4a 내지 도 4c를 참조하여 더욱 상세히 설명한다.
메모리 셀 스트링의 상단에서, 채널 패드(160)가 채널 절연층(162)의 상면을 덮고 채널 영역(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드(160)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다. 채널 패드(160)는 스트링 선택 트랜지스터(SST)(도 2 참조)의 드레인 영역으로 작용할 수 있다.
도전층(170)은 채널 영역들(140)의 사이에서 게이트 전극들(130) 및 층간 절연층들(120)을 관통하여 기판(101)과 연결될 수 있다. 도전층(170)은 y 방향으로 연장되는 라인 형상으로 배치될 수 있다. 도전층(170)은, x 방향으로 소정 간격으로, 예를 들어, 채널 영역(140) 2열 내지 4열마다 하나씩 배열될 수 있으나, 이에 한정되지 않는다. 도전층(170)은 높은 종횡비로 인하여, 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있으나, 이에 한정되지는 않는다. 도전층(170)은 게이트 전극들(130) 및 층간 절연층들(120)을 관통하여 기판(101)과 연결되는 트랜치 형태의 개구부(OP) 내에서, 개구부(OP)를 매립하도록 배치될 수 있다. 다시 말해서, 도전층(170)은 층간 절연층들(120) 중 최상부에 존재하는 층간 절연층(129)으로부터 기판(101)까지 연장될 수 있다.
도전층(170)은 도 2의 공통 소스 라인(CSL)을 이룰 수 있으며, 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등과 같은 금속을 포함할 수 있다.
도전층(170)은 내부에 보이드(VO)를 가질 수 있다. 개구부(OP)가 높은 종횡비로 인하여 기판(101)을 향해 폭이 감소하는 형상을 갖는 경우, 도전층(170)을 형성하는 과정에서 보이드(VO)가 형성될 수 있다. 이 때, 보이드(VO) 내에는, 화학 기상 증착(chemical vapor deposition) 또는 원자층 증착(atomic layer deposition)에 의하여 도전층(170)을 형성할 때 도전층(170)의 소스 물질을 이루는 구성 원소(예를 들어, 도전층(170)의 소스 물질이 텅스텐 헥사플루오라이드(WF6)인 경우 불소)와 수소 가스가 반응하여 생성된 산성 가스가 존재할 수 있다. 상기 산성 가스는 보이드(VO)에 갇혀 있다가 후속 공정에서 아웃가싱될 수 있다. 도전층(170)의 외측벽 상에 배치된 배리어층(166)은, 보이드(VO)로부터 아웃 가싱되는 산성 가스가 게이트 전극들(130) 또는 채널 영역(140) 등에 유입되는 것을 차단할 수 있다.
배리어층(166)은 도전층(170)과 직접 접촉할 수 있으나, 반드시 이에 제한되지 않는다. 또한, 배리어층(166)은 도전층(170)의 외측벽 상에 배치되는 스페이서층(164)의 적어도 일측면 상에 배치될 수 있다.
배리어층(166)은 스페이서층(164)과 서로 상이한 식각 선택비(etch selectivity)를 가질 수 있다. 예를 들어, 동일한 에천트를 사용하여 식각 공정을 수행하는 경우, 배리어층(166)의 식각 속도(etch rate)는 스페이서층(164)의 식각 속도보다 작을 수 있다.
배리어층(166)은 스페이서층(164)과 다른 물질로 이루질 수 있으며, 아웃가싱된 산성 가스와 접촉하였을 때, 산성화 반응 속도(rate of acidification)가 스페이서층(164)을 이루는 물질의 산성화 반응 속도보다 작은 물질로 이루어질 수 있다. 따라서, 도전층(170)의 외측벽 상에 순차적으로 배리어층(166) 및 스페이서층(164)이 배치된 경우, 상기 산성 가스가 보이드(VO)로부터 아웃가싱되어 배리어층(166)과 직접 접촉하여도, 배리어층(166)이 산성화되어 용해되지 않음으로써 산성 가스가 스페이서층(164)과 직접 접촉하는 것을 차단할 수 있다. 따라서, 스페이서층(164)이 산성 가스에 내성이 없는 물질로 이루어지더라도 산성 가스에 의하여 스페이서층(164)이 훼손되지 않을 수 있으며, 스페이서층(164)이 훼손되어 게이트 전극들(130)과 도전층(170)이 단락되는 것을 방지할 수 있다. 또한, 게이트 전극들(130)끼리 서로 단락되는 것을 방지할 수 있다.
배리어층(166)은 ASTM(American Society for Testing and Materials) C 282에 의해 내산성(acid resistance)을 측정하였을 때 A 등급(class A) 또는 AA 등급(class AA)을 가질 수 있다. A 등급 또는 AA 등급을 갖는 배리어층(166)은 산성 가스, 예를 들어, 불산 가스를 효과적으로 차단할 수 있다.
배리어층(166) 및 스페이서층(164) 중 적어도 하나는 절연성 물질로 이루어질 수 있으며, 도전층(170)과 게이트 전극들(130)은 서로 절연될 수 있다.
배리어층(166)은 질화물(nitride) 또는 산질화물(oxynitride)일 수 있다. 예를 들어, 배리어층(166)은 실리콘 질화물(silicon nitride, Si3N4) 또는 실리콘 산질화물(silicon oxynitride, SiON)일 수 있다.
스페이서층(164)은 절연성 물질로 이루어질 수 있으며, 예를 들어 실리콘 산화물(silicon dioxide, SiO2)일 수 있다.
스페이서층(164)과 접하는 층간 절연층들(120)의 측면은 스페이서층(164)과 접하는 게이트 전극들(130)의 측면보다 돌출될 수 있다. 따라서, 상기 돌출된 측면들 상에 순차적으로 적층된 스페이서층(164) 및 배리어층(166)은 요철을 가질 수 있으며, 개구부(OP)를 매립하는 도전층(170)의 외측벽 상에도 요철이 형성될 수 있다.
불순물 영역(105)은 도전층(170)의 하부에서 기판(101) 내에 배치될 수 있다. 불순물 영역(105)은 기판(101)의 상면에 인접하여 y 방향으로 연장될 수 있다. 불순물 영역(105)은 기판(101)과 동일하거나 반대되는 도전형의 불순물을 포함할 수 있으며, 동일한 도전형의 불순물을 포함하는 경우, 기판(101)보다 높은 농도로 포함할 수 있다. 도전층(170)은 불순물 영역(105)을 통해 기판(101)에 전압을 인가할 수 있다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 3의 'A' 영역에 대응되는 영역이 도시된다.
도 4a를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(150) 및 채널 영역(140)이 도시된다. 게이트 유전층(150)은 채널 영역(140)로부터 순차적으로 적층된 터널링층(152), 전하 저장층(154) 및 블록킹층(156)을 포함할 수 있다.
터널링층(152)은 F-N 터널링 방식으로 전하를 전하 저장층(154)으로 터널링시킬 수 있다. 터널링층(152)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다.
전하 저장층(154)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 전하 저장층(154)은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 예시적인 실시예들에서, 전하 저장층(154)이 전하 트랩층인 경우, 전하 저장층(154)은 실리콘 질화물로 이루어질 수 있다.
블록킹층(156)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
도 4b를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(150a) 및 채널 영역(140)이 도시된다. 게이트 유전층(150a)은 채널 영역(140)로부터 순차적으로 터널링층(152), 전하 저장층(154) 및 블록킹층(156a)이 적층된 구조를 가질 수 있다. 게이트 유전층(150a)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다.
특히, 본 실시예의 게이트 유전층(150a)은 도 4a의 실시예에서와 달리, 터널링층(152) 및 전하 저장층(154)은 채널 영역(140)을 따라 수직하게 연장되도록 배치되지만, 블록킹층(156a)은 게이트 전극층(132)을 둘러싸도록 배치될 수 있다.
도 4c를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(150b) 및 채널 영역(140)이 도시된다. 게이트 유전층(150b)은 채널 영역(140)로부터 순차적으로 터널링층(152b), 전하 저장층(154b) 및 블록킹층(156b)이 적층된 구조를 가질 수 있다.
특히, 본 실시예의 게이트 유전층(150b)은 도 4a 및 도 4b의 실시예에서와 달리, 터널링층(152b), 전하 저장층(154b) 및 블록킹층(156b)이 모두 게이트 전극층(132)을 둘러싸도록 배치될 수 있다. 일부 실시예들에서, 블록킹층(156b)의 일부는 채널 영역(140)을 따라 수직하게 연장되도록 배치되고, 일부는 게이트 전극층(132)을 둘러싸도록 배치될 수도 있다.
도 5 내지 도 8은 예시적인 실시예들에 다른 반도체 장치의 개략적인 단면도들이다.
도 5를 참조하면, 반도체 장치(100b)는, 기판(101), 복수의 채널 영역들(140), 복수의 층간 절연층(120), 복수의 게이트 전극(130), 게이트 유전층(150), 채널 패드(160), 불순물 영역(105), 도전층(170), 제1 및 제2 스페이서층(164b-1, 164b-2) 및 배리어층(166b)을 포함할 수 있다.
본 실시예에서, 도전층(170) 상에 순차적으로 제1 스페이서층(164b-1), 배리어층(166b) 및 제2 스페이서층(164b-2)이 배치될 수 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 제2 스페이서층(164b-2) 상에 순차적으로 복수의 스페이서층들이 더 배치될 수 있다.
리세스(R)는 도전층(170)의 하부가 불순물 영역(105)과 직접 접촉하도록 도전층(170)의 하부와 접촉하는 기판(101) 상에 형성될 수 있다.
배리어층(166b)은 제1 및 제2 스페이서층(164b-1, 164b-2)과 다른 물질로 이루질 수 있으며, 아웃가싱된 산성 가스와 접촉하였을 때, 산성화 반응 속도가 제1 및 제2 스페이서층(164b-1, 164b-2)을 이루는 물질의 산성화 반응 속도보다 작은 물질로 이루어질 수 있다. 따라서, 산성 가스가 보이드(VO)로부터 아웃가싱되어 배리어층(166b)과 직접 접촉할 때, 배리어층(166b)이 산성화되어 용해되지 않음으로써 산성 가스가 제2 스페이서층(164b-2)과 직접 접촉하는 것을 차단할 수 있다. 따라서, 제2 스페이서층(164b-2)이 산성 가스에 내성이 없는 물질로 이루어지더라도 산성 가스에 의하여 제2 스페이서층(164b-2)이 훼손되지 않을 수 있으며, 제2 스페이서층(164b-2)이 훼손되어 게이트 전극들(130)과 도전층(170)이 단락되는 것을 방지할 수 있다. 또한, 산성 가스에 의해 복수의 층간 절연층들(120)이 용해되어 게이트 전극들(130)끼리 서로 단락되는 것을 방지할 수 있다.
배리어층(166b)은 도 3에 도시된 배리어층(166)과 동일한 물질로 이루어질 수 있으며, 제1 및 제2 스페이서층(164b-1, 164b-2)은 각각 도 3에 도시된 스페이서층(164)과 동일한 물질로 이루어질 수 있다.
도 6을 참조하면, 반도체 장치(100c)는, 기판(101), 복수의 채널 영역들(140), 복수의 층간 절연층(120), 복수의 게이트 전극(130), 게이트 유전층(150), 채널 패드(160), 불순물 영역(105), 도전층(170), 제1 및 제2 배리어층(166c-1, 166c-2), 및 제1 및 제2 스페이서층(164c-1, 164c-2)을 포함할 수 있다.
본 실시예에서, 도전층(170) 상에 순차적으로 제1 배리어층(166c-1), 제1 스페이서층(164c-1), 제2 배리어층(166c-2) 및 제2 스페이서층(164c-2)이 배치될 수 있다. 도 6은 배리어층들(166c-1, 166c-2) 및 스페이서층들(164c-1, 164c-2)이 2회 교대로 배치된 것을 도시하고 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 배리어층들(166c-1, 166c-2) 및 스페이서층들(164c-1, 164c-2)이 적어도 3회 이상 이상 교대로 배치될 수 있다.
배리어층들(166c-1, 166c-2)은 스페이서층들(164c-1, 164c-2)과 다른 물질로 이루질 수 있으며, 상기 산성 가스와 접촉하였을 때, 산성화 반응 속도가 스페이서층들(164c-1, 164c-2)을 이루는 물질의 산성화 반응 속도보다 작은 물질로 이루어질 수 있다. 따라서, 산성 가스가 보이드(VO)로부터 아웃가싱되어 제1 배리어층(166c-1)과 직접 접촉할 때, 제1 배리어층(166c-1)이 산성화되어 용해되지 않음으로써 산성 가스가 제1 스페이서층(164c-1), 제2 배리어층(166c-2) 및 제2 스페이서층(164c-2)과 직접 접촉하는 것을 차단할 수 있다. 제1 배리어층(166c-1)이 산성 가스를 모두 차단하지 못하는 경우, 제2 배리어층(166c-2)에 의하여 상기 산성 가스가 차단될 수 있다. 따라서, 제2 스페이서층(164c-2)이 산성 가스에 내성이 없는 물질로 이루어지더라도 제2 배리어층(166c-2)에 의하여 산성 가스가 제2 스페이서층(164c-2)과 직접 접촉하는 것을 막을 수 있으며, 게이트 전극들(130)과 도전층(170)이 단락되는 것을 방지할 수 있다. 또한, 게이트 전극들(130)끼리 서로 단락되는 것을 방지할 수 있다.
배리어층들(166c-1, 166c-2)은 도 3에 도시된 배리어층(166)과 동일한 물질로 이루어질 수 있으며, 스페이서층들(164c-1, 164c-2)은 각각 도 3에 도시된 스페이서층(164)과 동일한 물질로 이루어질 수 있다.
도 7을 참조하면, 반도체 장치(100d)는, 기판(101), 복수의 채널 영역들(140), 복수의 층간 절연층(120`), 복수의 게이트 전극(130`), 게이트 유전층(150), 채널 패드(160), 불순물 영역(105), 도전층(170), 배리어층(166d) 및 스페이서층(164d)을 포함할 수 있다.
복수의 게이트 전극(131`-138`: 130`)이 채널(140) 각각의 측면을 따라 기판(101)으로부터 z 방향으로 이격되어 배치될 수 있다. 게이트 전극들(130`) 각각은 도 3에 도시된 게이트 전극들(130)과 동일하게 배치되어 동일한 기능을 수행할 수 있다. 또한, 게이트 전극들(130`)은 도 3에 도시된 게이트 전극들(130)과 동일한 물질로 이루어질 수 있다.
복수의 층간 절연층들(121`-129`: 120`)이 게이트 전극들(130`)의 사이에 배열될 수 있다. 층간 절연층들(120d`)은 도 3에 도시된 층간 절연층들(120)과 동일하게 배치되어 동일한 기능을 수행할 수 있다. 또한, 층간 절연층들(120`)은 도 3에 도시된 층간 절연층들(120)과 동일한 물질일 수 있다.
도전층(170)은 게이트 전극들(130`) 및 층간 절연층들(120`)을 관통하여 기판(101)과 연결되는 트랜치 형태의 개구부(OP`) 내에서, 개구부(OP`)의 측벽을 덮도록 배치될 수 있다.
개구부(OP`)는, 게이트 전극들(130`) 및 층간 절연층들(120`)을 동시에 제거한 후 스페이서층(164d) 및 배리어층(166d)를 순차적으로 증착함으로써 형성될 수 있다. 예를 들어, 개구부(OP`)는 다음과 같은 방법 및 순서로 형성될 수 있다: i) 기판(101) 상에 먼저 게이트 전극들(130`) 및 층간 절연층들(120`)을 교대로 적층함. ii) 게이트 전극들(130`) 및 층간 절연층들(120`)이 제거될 위치를 개방하는 마스크층을 게이트 전극들(130`) 및 층간 절연층들(120`) 상에 형성함. iii) 게이트 전극들(130`) 및 층간 절연층들(120`)을 이방성 식각함. ⅳ) 스페이서층(164d) 및 배리어층(166d)를 순차적으로 증착함.
상기 방법으로 개구부(OP`)를 형성하는 경우, 스페이서층(164d)과 직접 접촉하는 게이트 전극들(130`) 및 스페이서층(164d)과 직접 접촉하는 층간 절연층들(120`)은 실질적으로 공면을 이룰 수 있다.
개구부(OP`)는 y 방향(도 3 참조)으로 연장되는 트랜치로 형성될 수 있다. 개구부(OP`)는 채널 영역들(140)의 사이에서 기판(101)을 노출시킬 수 있다.
배리어층(166d)은 스페이서층(164d)과 다른 물질로 이루어질 수 있으며, 아웃가싱된 산성 가스와 접촉하였을 때, 산성화 반응 속도(rate of acidification)가 스페이서층(164)을 이루는 물질의 산성화 반응 속도보다 작은 물질로 이루어질 수 있다. 따라서, 도전층(170)의 외측벽 상에 순차적으로 배리어층(166d) 및 스페이서층(164d)이 배치된 경우, 산성 가스가 보이드(VO)로부터 아웃가싱되어 배리어층(166d)과 직접 접촉할 때, 배리어층(166d)이 산성화되어 용해되지 않음으로써 산성 가스가 스페이서층(164d)과 직접 접촉하는 것을 차단할 수 있다. 따라서, 스페이서층(164d)이 산에 내성이 없는 물질로 이루어지더라도 산성 가스에 의하여 스페이서층(164d)이 훼손되지 않을 수 있다. 스페이서층(164d)이 훼손되지 않기 때문에, 본 실시예에서 적용된 방법으로 개구부(OP`)를 형성함으로써 게이트 전극들(130`)이 리세스 되지 않는다고 하더라도, 게이트 전극들(130`)과 도전층(170)이 단락되는 것을 방지할 수 있다. 또한, 게이트 전극들(130`)끼리 서로 단락되는 것을 방지할 수 있다.
배리어층(166d)이 보이드(VO)로부터 유출되는 가스를 효과적으로 차단하는 경우, 스페이서층(164d)이 훼손되지 않으므로, 게이트 전극들(130`)을 이루는 금속이 스페이서층(164d)에 유입되는 것을 방지할 수 있다. 따라서, 배리어층(166d) 및 스페이서층(164d)은 게이트 전극들(130`)을 이루는 금속을 포함하지 않을 수 있다. 이 경우, 상기 금속들에 의하여 게이트 전극들(130`)과 도전층(170)이 단락되거나, 게이트 전극들(130`)끼리 서로 단락되는 것을 방지할 수 있다.
스페이서층(164d)의 두께는 배리어층(166d)의 두께보다 클 수 있다. 구체적으로, 스페이서층(164d)의 두께는 배리어층(166d)의 두께의 2배 내지 4배일 수 있다. 스페이서층(164d)의 두께가 배리어층(166d)의 두께보다 크면, 게이트 전극들(130`)과 도전층(170)의 단락 및 게이트 전극들(130`) 사이의 단락을 더욱 효과적으로 방지할 수 있다.
배리어층(166d) 및 스페이서층(164d)은 각각 도 3에 도시된 배리어층(166) 및 스페이서층(164)과 동일한 물질로 이루어질 수 있다.
도 8을 참조하면, 반도체 장치(100e)는, 기판(101), 복수의 채널 영역들(140), 복수의 층간 절연층(120`), 복수의 게이트 전극(130`), 게이트 유전층(150), 채널 패드(160), 불순물 영역(105), 도전층(170), 배리어층(166e), 및 제1 및 제2 스페이서층(164e-1, 164e-2)을 포함할 수 있다.
본 실시예에서, 도전층(170) 상에 순차적으로 제1 스페이서층(164e-1), 배리어층(166e) 및 제2 스페이서층(164e-2)이 배치될 수 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 제2 스페이서층(164e-2) 상에 순차적으로 복수의 스페이서층들이 더 배치될 수 있다.
배리어층(166e)은 제1 및 제2 스페이서층(164e-1, 164e-2)과 다른 물질로 이루질 수 있으며, 아웃가싱된 산성 가스와 접촉하였을 때, 산성화 반응 속도가 제1 및 제2 스페이서층(164e-1, 164e-2)을 이루는 물질의 산성화 반응 속도보다 작은 물질로 이루어질 수 있다. 따라서, 산성 가스가 보이드(VO)로부터 아웃가싱되어 배리어층(166e)과 직접 접촉할 때, 배리어층(166e)이 산성화되어 용해되지 않음으로써 산성 가스가 제2 스페이서층(164e-2)과 직접 접촉하는 것을 차단할 수 있다. 따라서, 제2 스페이서층(164e-2)이 산에 내성이 없는 물질로 이루어지더라도 산성 가스에 의하여 제2 스페이서층(164e-2)이 훼손되지 않을 수 있다. 따라서, 게이트 전극들(130`)이 층간 절연층들(120`)에 비하여 리세스되지 않는다고 하더라도, 게이트 전극들(130`)과 도전층(170)이 단락되는 것을 방지할 수 있다. 또한, 게이트 전극들(130`)끼리 서로 단락되는 것을 방지할 수 있다.
제2 스페이서층(164e-2)의 두께는 배리어층(166e)의 두께보다 클 수 있다. 구체적으로, 제2 스페이서층(164e-2)의 두께는 배리어층(166e)의 두께의 2배 내지 4배일 수 있다.
배리어층(166e)은 도 3에 도시된 배리어층(166)과 동일한 물질로 이루어질 수 있으며, 제1 및 제2 스페이서층(164e-1, 164e-2)은 도 3에 도시된 스페이서층(1640와 동일한 물질로 이루어질 수 있다.
도 7 및 도 8에 도시된 실시예들의 구성 요소는 상기 실시예들에 국한되지 않고, 도 3, 도 5 및 도 6에 도시된 실시예들의 구성 요소와 서로 교차하여 적용될 수 있다.
도 9 내지 도 17은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 9 내지 도 17에서는, 도 3의 사시도에서 x-z 단면에 대응되는 영역이 도시될 수 있다.
도 9를 참조하면, 기판(101) 상에 희생층들(111-118: 110) 및 층간 절연층들(120)을 교대로 적층할 수 있다.
먼저, 층간 절연층들(120)과 희생층들(110)은 도시된 것과 같이 제1 층간 절연층(121)을 시작으로 기판(101) 상에 서로 교대로 적층될 수 있다. 희생층들(110)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 희생층들(110)은, 희생층들(110)을 식각하는 공정 중에 층간 절연층들(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity) 또는 식각 선택비는 층간 절연층(120)의 식각 속도에 대한 희생층(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들면, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층(110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다.
도시된 바와 같이, 예시적인 실시예들에서 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(120) 중 최하부의 층간 절연층(121)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(129)은 상대적으로 두껍게 형성될 수 있다. 예시적인 실시예들에서, 도 2의 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn)의 사이에 배치되는 층간 절연층들(122, 127)은 메모리 셀들(MC1~MCn) 사이에 배치되는 층간 절연층들(123-126)보다 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120) 및 희생층들(110)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 층간 절연층들(120) 및 희생층들(110)을 구성하는 막들의 개수 역시 다양하게 변경될 수 있다.
예시적인 실시예들에서, 게이트 전극(131)(도 3 참조)이 배치될 영역의 하부에 대응되는 기판(101) 내에는, 불순물 영역(105)과 접지 선택 트랜지스터(GST) 사이의 전기적인 작용을 위하여 소정 양의 불순물이 도핑될 수 있다.
도 10을 참조하면, 수직 방향으로 기판(101)까지 연장되는 제1 개구부들(OP1)을 형성할 수 있다. 제1 개구부들(OP1)은 도 3을 참조하여 상술한 채널 영역(140)이 배치되는 영역에 대응되도록 형성될 수 있다.
제1 개구부들(OP1)은 희생층들(110) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있다. 두 종류의 서로 다른 막들을 포함한 적층 구조물을 식각하기 때문에, 제1 개구부들(OP1)의 측벽은 기판(101)의 상부면에 수직하지 않을 수 있다. 예를 들어, 제1 개구부들(OP1)의 폭은 기판(101)의 상부면에 가까울수록 감소될 수 있다. 제1 개구부들(OP1)에 의해 기판(101)의 일부가 리세스될 수 있다.
예시적인 실시예들에서, 기판(101)의 리세스된 영역 상에 에피택시얼층을 더 형성할 수 있다. 상기 에피택시얼층은 상부면이 접지 선택 트랜지스터(GST)(도 2 참조)의 게이트 전극(131)으로 대체되는 희생층(111)의 상부면보다 높게 형성될 수 있다.
도 11을 참조하면, 제1 개구부들(OP1) 내에 게이트 유전층(150), 채널 영역(140), 채널 절연층(162) 및 채널 패드(160)를 형성할 수 있다.
게이트 유전층(150)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(150)은 전부 또는 일부만 형성될 수 있으며, 도 4a 내지 도 4c를 참조하여 상술한 실시예들과 같이, 채널 영역(140)을 따라 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다.
채널 영역(140)은 기판(101)과 직접 접촉되도록 형성하기 위하여, 제1 개구부들(OP1) 내에서 기판(101)의 상부면에 형성된 게이트 유전층(150)을 일부 제거할 수 있다.
채널 절연층(162)은 제1 개구부들(OP1)을 매립하도록 형성되며, 절연 물질일 수 있다. 다만, 일부 실시예들에서는, 채널 절연층(162)이 아닌 도전성 물질로 채널 영역(140) 사이를 매립할 수도 있다.
채널 패드(160)는 도전성 물질로 이루어질 수 있다. 채널 패드(160)는 채널 영역(140)과 전기적으로 연결될 수 있다.
도 12를 참조하면, 희생층들(110) 및 층간 절연층들(120)의 적층물을 소정 간격으로 분리하는 제2 개구부(OP2)를 형성하고, 제2 개구부(OP2)를 통해 노출된 희생층들(110)을 제거할 수 있다.
제2 개구부(OP2)의 형성 전에, 최상부의 층간 절연층(129) 및 채널 패드(160) 상에 추가로 상부 절연층(168)을 형성하여, 채널 패드(160) 및 그 하부의 채널 영역(140) 등의 손상을 방지할 수 있다.
제2 개구부(OP2)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 희생층들(110) 및 층간 절연층들(120)의 적층물을 이방성 식각함으로써 형성될 수 있다. 제2 개구부(OP2)는 y 방향(도 3 참조)으로 연장되는 트랜치로 형성될 수 있다. 제2 개구부(OP2)는 채널 영역들(140)의 사이에서 기판(101)을 노출시킬 수 있다. 희생층들(110)이 식각 공정에 의해 제거될 수 있으며, 그에 따라 층간 절연층들(120) 사이에 복수의 측면 개구부들이 형성될 수 있다. 상기 측면 개구부들을 통해 게이트 유전층(150)의 일부 측벽들이 노출될 수 있다.
도 13을 참조하면, 게이트 전극(130)을 희생층(110)이 제거된 상기 측면 개구부들 내에 형성하고, 제3 개구부(OP3)를 형성할 수 있다.
게이트 전극(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 게이트 전극(130)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 상기 측면 개구부들 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극(130)을 형성할 수 있다.
게이트 전극(130)을 형성한 후, 상기 측면 개구부들 내에만 게이트 전극(130)이 배치되도록, 제2 개구부(OP2) 내에 형성된 게이트 전극(130)을 이루는 물질을 추가적인 공정을 통하여 제거하여 제3 개구부(OP3)를 형성할 수 있다. 이 때, 제3 개구부(OP3) 내에서, 층간 절연층(121) 및 기판(101)의 일부분이 제거된 리세스(R)가 형성될 수 있다. 본 단계에서, 도시된 것과 같이 제3 개구부(OP3)를 향하여 게이트 전극(130)보다 층간 절연층(120)이 돌출될 수 있으나, 이에 한정되지는 않는다.
도 14를 참조하면, 제3 개구부(OP3)의 측벽, 리세스(R)의 상면 및 상부 절연층(168)의 상면을 덮도록 스페이서층(164)을 형성할 수 있다. 스페이서층(164)은 제3 개구부(OP3)의 측벽의 형상을 따라 적층되어 요철을 가질 수 있다.
도 15를 참조하면, 리세스(R) 상에 형성된 스페이서층(164)의 일부를 제거하고, 제3 개구부(OP3) 내의 기판(101)에 불순물을 주입하여 불순물 영역(105)을 형성할 수 있다.
일부 실시예들에서, 불순물 영역(105)을 형성한 후, 스페이서층(164)의 일부를 제거할 수도 있다.
도 16을 참조하면, 스페이서층(164) 및 불순물 영역(105) 상에 배리어층(166)을 형성할 수 있다. 배리어층(166)을 형성한 후, 불순물 영역(105)의 상면이 노출되도록 배리어층(166)의 일부를 제거할 수 있다. 배리어층(166)은 스페이서층(164)의 형상을 따라 적층되어 요철을 가질 수 있다.
도 16에서, 제3 개구부(OP3) 내로 노출된 배리어층(166)의 일 면은 불순물 영역(105)의 측면과 나란한 것으로 도시되었으나, 배리어층(166)의 두께 및 배치는 도시된 것에 한정되지 않는다.
또한, 예시적인 실시예들에서, 도 14 내지 도 16에 도시된 절차는 차례대로 수행되지 않을 수도 있다. 예를 들어, 스페이서층(164)과 배리어층(166)을 형성한 후, 기판(101)이 노출되도록 리세스(R)의 상면에 형성된 배리어층(166) 및 스페이서층(164)의 일부를 제거할 수 있다. 이후에, 노출된 기판(101)의 상면에 불순물을 주입하여 불순물 영역(105)을 형성할 수 있다.
도 17을 참조하면, 배리어층(166) 및 불순물 영역(105)의 상면에 의해 정의되는 개구부(OP) 내에 도전층(170)을 형성할 수 있다. 도전층(170) 중 개구부(OP)를 매립하는 부분은 배리어층(166)의 형상을 따라 외측벽이 형성되어 요철을 가질 수 있다.
도전층(170)의 형성 전에, 배리어층(166) 상에 확산 방지층이 더 형성될 수 있다. 상기 확산 방지층은, 예를 들어, TiN, WN과 같은 질화물을 포함할 수 있다.
개구부(OP)가 높은 종횡비로 인하여 기판(101)을 향해 폭이 감소하는 형상을 갖는 경우, 도전층(170)을 형성하는 과정에서 상기 보이드(VO)가 형성될 수 있다. 이 때, 보이드(VO) 내에는, 화학 기상 증착(chemical vapor deposition) 또는 원자층 증착(atomic layer deposition)에 의하여 도전층(170)을 형성할 때 도전층(170)의 소스 물질을 이루는 구성 원소(예를 들어, 도전층(170)의 소스 물질이 텅스텐 헥사플루오라이드(WF6)인 경우 불소)와 수소 가스가 반응하여 생성된 산성 가스가 존재할 수 있다. 상기 산성 가스는 보이드(VO)에 갇혀 있다가 후속 공정에서 아웃가싱될 수 있다. 배리어층(166)은 상기 가스에 대하여 내성이 있으므로, 스페이서층(164) 및 게이트 전극들(130)이 손상되는 것을 방지할 수 있다.
이후, 평탄화 공정을 통해, 채널 패드(160)의 상면이 노출되도록 상부 절연층(168), 상부 절연층(168) 상에 형성된 스페이서층(164)의 일부, 상부 절연층(168) 상에 형성된 배리어층(166)의 일부, 및 도전층(170)의 일부를 제거할 수 있다.
상기 평탄화 공정은, 예를 들어, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정일 수 있다.
도 18은 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 18을 참조하면, 반도체 장치(200)는 셀 영역(CELL) 및 주변 회로(peripheral circuit) 영역(PERI)을 포함할 수 있다.
셀 영역(CELL)은 도 1의 메모리 셀 어레이(20)가 배치되는 영역에 해당할 수 있으며, 주변 회로 영역(PERI)은 도 1의 메모리 셀 어레이(20)의 구동 회로(30)가 배치되는 영역에 해당할 수 있다. 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
셀 영역(CELL)은, 기판(201), 기판(201) 상면에 수직한 방향으로 배치된 복수의 채널 영역들(240), 채널 영역들(240)의 하부에 배치되는 에피택셜층(207), 채널 영역들(240)의 외측벽을 따라 적층된 복수의 층간 절연층(220) 및 복수의 게이트 전극(230)을 포함할 수 있다. 또한, 반도체 장치(200)는 채널 영역(240)과 게이트 전극(230)의 사이에 배치되는 게이트 유전층(250), 채널 영역(240) 상부의 채널 패드(260), 불순물 영역(205), 불순물 영역(205) 상의 도전층(270), 및 상기 도전층(270) 상에 순차적으로 배치된 배리어층(266) 및 스페이서층(264)을 더 포함할 수 있다.
에피택셜층(207)은 채널 영역들(240)의 하부에서 기판(201) 상에 배치되며, 적어도 하나의 게이트 전극(230)의 측면에 배치될 수 있다. 에피택셜층(207)은 기판(201)의 리세스된 영역에 배치될 수 있다. 에피택셜층(207)의 상부면의 높이는 최하부의 게이트 전극(231)의 상부면보다 높을 수 있으며, 그 상부의 게이트 전극(232)의 하부면보다 낮을 수 있다. 에피택셜층(207)에 의해 채널 영역(240)의 종횡비가 증가하여도 채널 영역(240)이 기판(201)과 안정적으로 전기적으로 연결될 수 있으며, 메모리 셀 스트링들 사이의 접지 선택 트랜지스터(GST)(도 2 참조)의 특성이 균일해질 수 있다.
에피택셜층(207)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성된 층일 수 있다. 에피택셜층(207)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(207)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 예를 들어, 기판(201)이 단결정 실리콘(Si)인 경우, 에피택셜층(207)도 단결정 실리콘일 수 있다. 다만, 일 실시예에서, 기판(201)이 단결정 실리콘(Si)인 경우라도 에피택셜층(207)의 적어도 일부는 복수의 결정립(grain)을 포함하는 다결정 실리콘 구조를 가질 수도 있다.
본 실시예에서, 셀 영역(CELL)은 에피택셜층(207)을 제외하고 도 3의 실시예와 동일한 구조를 갖는 것으로 도시되었으나, 이에 한정되지 않는다. 셀 영역(CELL)은 예를 들어, 도 5 내지 도 8을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다. 또한 본 실시예의 에피택셜층(207)은 도 3 및 도 5 내지 도 8을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에도 적용 가능할 것이다.
주변 회로 영역(PERI)은, 기저 기판(301), 기저 기판(301) 상에 배치된 회로 소자들(330), 콘택 플러그들(350) 및 배선 라인들(360)을 포함할 수 있다.
기저 기판(301)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(301)은 소자분리층(310)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 도핑 영역(305)이 배치될 수 있다. 기저 기판(301)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다.
회로 소자(330)는 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자(330)는 회로 게이트 절연층(332), 스페이서층(334) 및 회로 게이트 전극(335)을 포함할 수 있다. 회로 게이트 전극(335)의 양 측에서 기저 기판(301) 내에는 도핑 영역(305)이 배치되어, 회로 소자(330)의 소스 영역 또는 드레인 영역으로 작용할 수 있다.
복수의 주변 영역 절연층들(344, 346, 348)이 기저 기판(301) 상에서 회로 소자(330) 상에 배치될 수 있다.
주변 회로 영역(PERI)이 먼저 제조된 후에, 셀 영역(CELL)의 기판(201)이 그 상부에 형성되어 셀 영역(CELL)이 제조될 수 있다. 기판(201)은 기저 기판(301)과 동일한 크기를 갖거나, 기저 기판(301)보다 작게 형성될 수 있다. 기판(301)은 다결정 실리콘으로 형성되거나, 비정질 실리콘으로 형성된 후 단결정화될 수도 있다.
셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예를 들어, 게이트 전극들(230)의 y 방향에서의 일단은 회로 소자(330)와 전기적으로 연결될 수 있다.
도 19는 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 19를 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 도 3 내지 도 8을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 19에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 20은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 20을 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다. 프로세서(2050) 및 메모리(2040) 중 적어도 하나는 도 3 내지 도 8을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
도 21은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
도 21을 참조하면, 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(3100)는 프로그램을 실행하고, 시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(3200)는 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 메모리(3300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 장치를 포함할 수 있다.
인터페이스(3400)는 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다.
제어기(3100) 또는 메모리(3300) 중 적어도 하나는 도 3 내지 도 8을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100a, 100b, 100c, 100d, 100e, 200: 반도체 장치
101: 기판 105: 불순물 영역
110: 희생층 120: 층간 절연층
130: 게이트 전극 140: 채널 영역
150: 게이트 유전층 152: 터널링층
154: 전하 저장층 156: 블록킹층
160: 채널 패드 162: 채널 절연층
164: 스페이서층 166: 배리어층
168: 상부 절연층 170: 도전층
101: 기판 105: 불순물 영역
110: 희생층 120: 층간 절연층
130: 게이트 전극 140: 채널 영역
150: 게이트 유전층 152: 터널링층
154: 전하 저장층 156: 블록킹층
160: 채널 패드 162: 채널 절연층
164: 스페이서층 166: 배리어층
168: 상부 절연층 170: 도전층
Claims (10)
- 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들;
상기 게이트 전극들 및 상기 층간 절연층들을 관통하는 채널 영역들;
상기 게이트 전극들 및 상기 채널 영역들 사이에 배치되고, 상기 채널 영역들 상에 순차적으로 적층된 터널링층, 전하 저장층, 및 블록킹층을 포함하는 게이트 유전층;
상기 채널 영역들 사이에서 상기 게이트 전극들 및 상기 층간 절연층들을 관통하여 상기 층간 절연층들 중 최상층으로부터 상기 기판까지 연장되며, 외측벽에 요철을 갖는 도전층;
상기 도전층의 외측벽 상에 배치되는 배리어층; 및
상기 배리어층의 일측면 상에 배치되는 스페이서층을 포함하며,
상기 스페이서층과 상기 배리어층은 서로 다른 물질을 포함하고,
상기 배리어층 및 상기 스페이서층은, 상기 도전층과 상기 게이트 전극들 사이 및 상기 도전층과 상기 층간 절연층들 사이에서, 상기 도전층의 상기 외측벽 상에 순차적으로 적층된 것을 특징으로 하는 반도체 장치. - 제1 항에 있어서,
상기 배리어층은 상기 도전층과 직접 접촉하는 것을 특징으로 하는 반도체장치. - 제1 항에 있어서,
상기 배리어층은 산성 가스와 접촉하였을 때 산성화 반응 속도(rate of acidification)가 상기 스페이서층보다 작은 것을 특징으로 하는 반도체 장치. - 제1 항에 있어서,
상기 스페이서층은 산화물(oxide)인 것을 특징으로 하는 반도체 장치. - 제1 항에 있어서,
상기 배리어층은 질화물(nitride) 또는 산질화물(oxynitride)인 것을 특징으로 하는 반도체 장치. - 제1 항에 있어서,
상기 배리어층은 ASTM C 282에 의해 내산성(acid resistance)을 측정하였을 때 A 등급(class A) 또는 AA 등급(class AA)을 갖는 것을 특징으로 하는 반도체 장치. - 제1 항에 있어서,
불산 가스(hydrofluoric acid)를 에천트로 사용한 상기 배리어층의 식각 속도(etch rate)는 상기 스페이서층의 식각 속도보다 작은 것을 특징으로 하는 반도체 장치. - 제1 항에 있어서,
상기 스페이서층의 두께는 상기 배리어층의 두께보다 큰 것을 특징으로 하는 반도체 장치. - 제1 항에 있어서,
상기 스페이서층 및 상기 배리어층은 상기 게이트 전극들을 이루는 물질을 포함하지 않는 것을 특징으로 하는 반도체 장치. - 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들;
상기 게이트 전극들 및 상기 층간 절연층들을 관통하는 채널 영역들;
상기 채널 영역들 사이에서 상기 게이트 전극들 및 상기 층간 절연층들을 관통하여 상기 층간 절연층들 중 최상층으로부터 상기 기판까지 연장되며, 외측벽에 요철을 갖는 도전층; 및
상기 도전층과 상기 게이트 전극들을 절연시키도록 상기 도전층과 상기 게이트 전극들 사이에 배치되고, 상기 도전층과 상기 층간 절연층들 사이에 배치되며, 적어도 하나의 스페이서층 및 적어도 하나의 배리어층을 포함하는 복수의 층들;
을 포함하며, 상기 복수의 층들 중 적어도 하나의 상기 배리어층은 나머지 층과 다른 물질을 포함하는 것을 특징으로 하는 반도체 장치.
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