KR20210031022A - 3차원 반도체 메모리 장치 - Google Patents

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Abstract

3차원 반도체 메모리 장치가 제공된다. 이 장치는 기판 상에 교대로 적층되는 게이트 층간절연막들과 전극층들; 상기 게이트 층간절연막들과 상기 전극층들을 관통하여 상기 기판 속으로 연장되는 수직 반도체 패턴; 상기 수직 반도체 패턴과 상기 전극층들 사이에 각각 개재되며 서로 이격되는 블로킹 절연 패턴들; 상기 블로킹 절연 패턴들과 상기 수직 반도체 패턴 사이에 개재되며 상기 블로킹 절연 패턴들과 상기 게이트 층간절연막들과 동시에 접하는 터널 절연막; 및 상기 블로킹 절연 패턴들과 상기 터널 절연막 사이에 각각 개재되며 서로 이격되는 제 1 전하 저장 패턴들을 포함하되, 상기 제 1 전하 저장 패턴들 중 적어도 하나의 제 1 전하 저장 패턴은, 상기 블로킹 절연 패턴들 중에 상기 하나의 제 1 전하 저장 패턴과 접하는 블로킹 절연 패턴의 상부면 및 하부면과 접한다.

Description

3차원 반도체 메모리 장치{THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICES}
3차원 반도체 메모리 장치{THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICES}
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판 상에 교대로 적층되는 게이트 층간절연막들과 전극층들; 상기 게이트 층간절연막들과 상기 전극층들을 관통하여 상기 기판 속으로 연장되는 수직 반도체 패턴; 상기 수직 반도체 패턴과 상기 전극층들 사이에 각각 개재되며 서로 이격되는 블로킹 절연 패턴들; 상기 블로킹 절연 패턴들과 상기 수직 반도체 패턴 사이에 개재되며 상기 블로킹 절연 패턴들과 상기 게이트 층간절연막들과 동시에 접하는 터널 절연막; 및 상기 블로킹 절연 패턴들과 상기 터널 절연막 사이에 각각 개재되며 서로 이격되는 제 1 전하 저장 패턴들을 포함하되, 상기 제 1 전하 저장 패턴들 중 적어도 하나의 제 1 전하 저장 패턴은, 상기 블로킹 절연 패턴들 중에 상기 하나의 제 1 전하 저장 패턴과 접하는 블로킹 절연 패턴의 상부면 및 하부면과 접한다.
본 발명의 일 양태에 따른 3차원 반도체 메모리 장치는 주변 로직 구조체 상에 배치되는 기판; 상기 기판 상에 배치되는 소오스 패턴; 상기 소오스 패턴 상에 교대로 적층되는 게이트 층간절연막들과 전극층들; 상기 게이트 층간절연막들, 상기 전극층들을 및 상기 소오스 구조체를 관통하여 상기 기판 속으로 연장되는 수직 반도체 패턴; 상기 수직 반도체 패턴과 상기 전극층들 사이에 각각 개재되며 서로 이격되는 블로킹 절연 패턴들; 상기 블로킹 절연 패턴들과 상기 수직 반도체 패턴 사이에 개재되며 상기 블로킹 절연 패턴들과 상기 게이트 층간절연막들과 동시에 접하는 터널 절연막; 및 상기 블로킹 절연 패턴들과 상기 터널 절연막 사이에 각각 개재되며 서로 이격되는 제 1 전하 저장 패턴들을 포함하되, 상기 제 1 전하 저장 패턴들 중 적어도 하나의 제 1 전하 저장 패턴은, 상기 블로킹 절연 패턴들 중에 상기 하나의 제 1 전하 저장 패턴과 접하는 블로킹 절연 패턴의 측벽 그리고 이에 인접한 상기 게이트 층간절연막의 측벽과 동시에 접한다.
본 발명의 다른 양태에 따른 3차원 반도체 메모리 장치는 기판 상에 교대로 적층되는 게이트 층간절연막들과 전극층들; 상기 게이트 층간절연막들과 상기 전극층들을 관통하여 상기 기판 속으로 연장되는 수직 반도체 패턴; 상기 수직 반도체 패턴과 상기 전극층들 사이에 각각 개재되며 서로 이격되는 블로킹 절연 패턴들; 상기 블로킹 절연 패턴들과 상기 수직 반도체 패턴 사이에 개재되며 상기 블로킹 절연 패턴들과 상기 게이트 층간절연막들과 동시에 접하는 터널 절연막; 및 상기 블로킹 절연 패턴들과 상기 터널 절연막 사이에 각각 개재되며 서로 이격되는 제 1 전하 저장 패턴들을 포함하되, 상기 제 1 전하 저장 패턴들 중 적어도 하나의 제 1 전하 저장 패턴의 수직 길이는, 상기 블로킹 절연 패턴 중에 상기 하나의 제 1 전하 저장 패턴과 접하는 상기 블로킹 절연 패턴의 수직 길이보다 크다.
본 발명의 개념에 따른 3차원 반도체 메모리 장치에서는 전하 저장 패턴들이 서로 연결되지 않고 이격되므로, 3차원 반도체 메모리 장치의 동작 시에, 전하 저장 패턴들에 저장된 전하들이 이웃하는 전하 저장 패턴으로 이동하는 것을 막아, 데이터 손실을 막을 수 있다. 이로써 3차원 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
또한 본 발명의 개념에 따른 3차원 반도체 메모리 장치에서는 전하 저장 패턴들이 C자형 단면을 가지거나 블로킹 절연 패턴들의 수직 길이보다 큰 수직 길이를 가지므로, 전하 저장 면적이 늘어나, MLC(Multi level cell) 동작을 구현하기에 보다 유리할 수 있다.
또한 본 발명의 개념에 따른 3차원 반도체 메모리 장치에서는 인접하는 전극층들사이에 개재되는 게이트 층간절연막은 이에 인접한 블로킹 절연 패턴 및/또는 고유전막 보다 수직 반도체 패턴 쪽으로 더 돌출될 수 있다. 이로써 상기 게이트 층간절연막이 전계 장벽 역할을 할 수 있어 인접하는 전극층의 전압에 의한 fringe field effect를 감소/방지하여 반도체 메모리 소자의 오작동을 방지하고 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 장치의 평면도이다.
도 4는 본 발명의 실시예들에 따라 도 3을 A-A’선으로 자른 단면도이다.
도 5는 본 발명의 실시예들에 따라 도 4의 ‘P1’ 부분을 확대한 도면이다.
도 6은 도 5의 전하 저장 패턴의 사시도이다.
도 7은 본 발명의 실시예들에 따라 도 3을 B-B’자른 단면도이다.
도 8, 도 9a, 도 10a, 도 11, 도 12, 도 13, 도 14a 및 15는 본 발명의 실시예들에 따라 도 4의 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 9b는 도 9a의 ‘P1’ 부분을 확대한 도면이다.
도 10b는 도 10a의 ‘P1’ 부분을 확대한 도면이다. 도 14b는 도 14a의 ‘P1’ 부분을 확대한 도면이다.
도 16 내지 도 18은 본 발명의 실시예들에 따라 도 4의 ‘P1’ 부분을 확대한 도면들이다.
도 19는 본 발명의 실시예들에 따라 도 3을 A-A’선으로 자른 단면도이다.
도 20a는 본 발명의 실시예들에 따라 도 19의 ‘P1’ 부분을 확대한 도면이다.
도 20b는 본 발명의 실시예들에 따라 도 19의 ‘P1’ 부분을 확대한 도면이다.
도 21 및 도 22는 도 20a의 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 도면들이다.
도 23는 본 발명의 실시예들에 따라 도 3을 A-A’선으로 자른 단면도이다.
도 24은 본 발명의 실시예들에 따라 도 23의 ‘P1’ 부분을 확대한 도면이다.
도 25 및 도 26은 도 23의 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 도면들이다.
도 27은 본 발명의 실시예들에 따라 도 23의 ‘P1’ 부분을 확대한 도면이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 주변 로직 구조체(PS), 주변 로직 구조체(PS) 상의 셀 어레이 구조체(CS), 및 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)를 연결하는 배선 구조체를 포함할 수 있다.
주변 로직 구조체(PS)는 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들을 포함할 수 있다.
셀 어레이 구조체(CS)는, 평면적 관점에서, 주변 로직 구조체(PS)와 오버랩될 수 있다. 셀 어레이 구조체(CS)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들(BLK0~BLKn) 각각은 3차원 구조(또는 수직 구조)를 갖는 메모리 셀 어레이를 포함한다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 2를 참조하면, 상기 메모리 블록들(BLK0~BLKn) 각각에서 셀 스트링들(CSTR)이 제 1 및 제 2 방향들(D1, D2)을 따라 2차원적으로 배열될 수 있으며, 제 3 방향(D3)을 따라 연장될 수 있다. 복수개의 셀 스트링들(CSTR)이 비트 라인들(BL0-BL2) 각각에 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다.
상기 셀 스트링들(CSTR) 중 하나는 직렬 연결된 스트링 선택 트랜지스터들(SST21, SST11), 직렬 연결된 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST), 및 소거 제어 트랜지스터(ECT)를 포함할 수 있다. 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다. 상기 셀 스트링들(CSTR) 중 하나는 상기 제 11 스트링 선택 트랜지스터(SST11)와 메모리 셀 트랜지스터(MCT) 사이에 그리고, 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터(MCT) 사이에 각각 연결된 더미 셀들(DMC)을 더 포함할 수 있다. 다른 셀 스트링들(CSTR)도 이와 동일/유사한 구조를 가질 수 있다.
상기 제 11 스트링 선택 트랜지스터(SST11)는 제 11 스트링 선택 라인(SSL11)에 의해 제어될 수 있으며, 제 21 스트링 선택 트랜지스터(SST21)는 제 21 스트링 선택 라인(SSL21)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 각각 제어 될 수 있으며, 더미 셀들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL0-GSL2)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀들(MCT)의 게이트 전극들이 상기 공통 소오스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 장치의 평면도이다. 도 4는 본 발명의 실시예들에 따라 도 3을 A-A'선으로 자른 단면도이다. 도 5는 본 발명의 실시예들에 따라 도 4의 'P1' 부분을 확대한 도면이다. 도 6은 도 5의 전하 저장 패턴의 사시도이다. 도 7은 본 발명의 실시예들에 따라 도 3을 B-B'자른 단면도이다.
도 3 내지 도 7을 참조하면, 주변 로직 구조체(PS) 상에 셀 어레이 구조체(CS)가 배치될 수 있다. 상기 주변 로직 구조체(PS)는 제 1 기판(100), 주변 트랜지스터들(PTR), 주변 층간절연막(102) 및 상기 주변 층간절연막(102) 내에 배치되며 상기 주변 트랜지스터들(PTR)과 전기적으로 연결되는 주변 배선들(104)을 포함할 수 있다. 도 4에서 주변 로직 구조체(PS)의 내부 구조에 대한 도시는 생략되었으나, 도 7에 도시된 주변 로직 구조체(PS)의 내부 구조와 동일/유사할 수 있다.
상기 셀 어레이 구조체(CS)는 제 2 기판(10)을 포함한다. 상기 제 2 기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 상기 제 2 기판(10)은 반도체 층일 수 있다. 상기 제 2 기판(10)은 셀 어레이 영역(CAR)과 연결 영역(CNR)을 포함할 수 있다. 상기 연결 영역(CNR)은 셀 어레이 영역(CAR)의 가장 자리에 위치할 수 있다.
도 3에는 도 1의 블록 구조체들(BLK0~BLKn) 중 하나의 블록 구조체(BLK)에 해당하는 셀 어레이 구조체(CS)가 도시된다. 이웃하는 블록 구조체들(BLK) 사이에는 제 1 소오스 콘택 플러그들(CSPLG1)이 배치될 수 있다. 또한 하나의 블록 구조체(BLK)의 중심 부분에도 제 2 소오스 콘택 플러그(CSPLG2)가 배치되어 하나의 블록 구조체(BLK)를 제 2 방향(D2)으로 두 구역으로 나뉠 수 있다. 도 3의 평면도에서 상기 제 1 소오스 콘택 플러그(CSPLG1)은 제 1 방향으로 끊김 없이 길쭉한 라인 형태를 가질 수 있다. 그러나 상기 제 2 소오스 콘택 플러그(CSPLG2)는 상기 연결 영역(CNR)에서 불연속 구간(커팅 영역)이 존재한다. 상기 제 1 및 제 2 소오스 콘택 플러그들(CSPLG1, CSPLG2)과 상기 블록 구조체(BLK) 사이에 절연 물질로 이루어진 절연 스페이서(SS)가 배치될 수 있다. 상기 제 1 및 제 2 소오스 콘택 플러그들(CSPLG1, CSPLG2)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
상기 블록 구조체(BLK)는 상기 제 2 기판(10) 상에 배치되는 제 1 스택 구조체(ST1)과 이 위에 배치되는 제 2 스택 구조체(ST2)를 포함할 수 있다. 상기 제 1 스택 구조체(ST1)는 상기 제 2 기판(10)에 인접한 소오스 구조체(SC)를 포함할 수 있다. 상기 소오스 구조체(SC)는 상기 제 2 기판(10)과 이격되는 제 1 소오스 패턴(SCP1), 그리고 상기 제 1 소오스 패턴(SCP1)과 상기 제 2 기판(10) 사이에 개재되는 제 2 소오스 패턴(SCP2)을 포함할 수 있다. 상기 제 1 소오스 패턴(SCP1)은 불순물이 도핑된 반도체 패턴을, 예를 들면, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 제 2 소오스 패턴(SCP2)은 불순물이 도핑된 반도체 패턴을, 예를 들면, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 제 2 소오스 패턴(SCP2)은 상기 제 1 소오스 패턴(SCP1)과 다른 반도체 물질을 더 포함할 수 있다. 상기 제 2 소오스 패턴(SCP2)에 도핑된 불순물의 도전형은 상기 제 1 소오스 패턴(SCP1)에 도핑된 불순물의 도전형과 같을 수 있다. 상기 제 2 소오스 패턴(SCP2)에 도핑된 불순물의 농도는 상기 제 1 소오스 패턴(SCP1)에 도핑된 불순물의 농도와 같거나 다를 수 있다.
상기 제 2 스택 구조체(ST2)는 상부 절연막(22)으로 덮일 수 있다. 상기 제 1 및 제 2 스택 구조체들(ST1, ST2)는 교대로 적층된 전극층들(EL1, EL2, EL, ELm, ELn)과 게이트 층간절연막들(12)을 포함할 수 있다. 상기 전극층들(EL1, EL2, EL, ELm, ELn)은 아래서부터 제 1 전극층(EL1), 제 2 전극층(EL2), 중간 전극층들(EL), m번째 전극층(ELm), 및 n번째 전극층(ELn)을 포함한다. 상기 제 1 전극층(EL1), 상기 제 2 전극층(EL2) 및 상기 중간 전극층들(EL)의 일부가 상기 제 1 스택 구조체(ST1)에 속하고, 상기 중간 전극층들(EL)의 나무지, 상기 m번째 전극층(ELm) 및 상기 n번째 전극층(ELn)이 상기 제 2 스택 구조체(ST2)에 속할 수 있다.
상기 제 1 전극층(EL1)은 예를 들면 도 2의 소거 제어 라인(ECL)에 해당될 수 있다. 상기 제 2 전극층(EL2)은 예를 들면 도 2의 접지 선택 라인들(GSL0 GSL1, GSL2) 중 하나에 해당될 수 있다. 상기 중간 전극층들(EL)은 도 2의 워드라인들(WL0~WLn)에 해당할 수 있다. 상기 m번째 전극층(ELm)은 분리 절연 패턴(9)과 상기 제 2 소오스 콘택플러그(CSPLG2)에 의해 복수의 라인들로 분리되어 도 2의 제 1 방향(D1)으로 연장되되 제 2 방향(D2)으로 서로 이격된 제 11 내지 제 13 스트링 선택 라인들(SSL11, SSL12, SSL13)에 해당할 수 있다. 상기 n번째 전극층(ELn)은 분리 절연 패턴(9)과 상기 제 2 소오스 콘택플러그(CSPLG2)에 의해 복수의 라인들로 분리되어 도 2의 제 1 방향(D1)으로 연장되되 제 2 방향(D2)으로 서로 이격된 제 21 내지 제 23 스트링 선택 라인들(SSL21, SSL22, SSL23)에 해당할 수 있다. 상기 전극층들(EL1, EL2, EL, ELm, ELn)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
상기 셀 어레이 영역(CAR)에서 상기 제 1 소오스 콘택 플러그(CSPLG1)는 상기 게이트 층간절연막들(12), 상기 전극층들(EL1, EL2, EL, ELm, ELn)을 관통하여 상기 소오스 구조체(SC)와 전기적으로 연결될 수 있다. 상기 제 1 소오스 콘택 플러그(CSPLG1)은 상기 소오스 구조체(SC)의 제 1 소오스 패턴(SCP1)과 접하되, 상기 제 2 소오스 패턴(SCP2)과 이격될수 있다. 상기 제 1 소오스 패턴(SCP1)은 상기 제 2 소오스 패턴(SCP2)의 측벽과 접할 수 있다. 상기 제 1 소오스 콘택 플러그(CSPLG1)에 인접한 상기 제 1 소오스 패턴(SCP1)과 상기 제 2 기판(10) 사이에는 버퍼 절연막(11)이 개재될 수 있다. 상기 셀 어레이 영역(CAR)에서 상기 제 2 소오스 콘택 플러그(CSPLG2)는 상기 게이트 층간절연막들(12), 상기 전극층들(EL1, EL2, EL, ELm, ELn)을 관통하여 상기 소오스 구조체(SC)와 전기적으로 연결될 수 있다. 상기 제 2 소오스 콘택 플러그(CSPLG2)은 상기 절연 스페이서(SS)에 의해 상기 소오스 구조체(SC)의 제 1 소오스 패턴(SCP1)과 이격되되, 상기 제 2 소오스 패턴(SCP2)과는 접할 수 있다. 상기 절연 스페이서(SS)는 상기 제 1 및 제 2 소오스 콘택 플러그들(CSPLG1, CSPLG2)과 상기 전극층들(EL1, EL2, EL, ELm, ELn) 사이에 개재될 수 있다. 도3, 도 4 및 도 7에서 설명의 편의를 위하여 7개의 전극층들(EL1, EL2, EL, ELm, ELn)이 도시되었으나, 상기 전극층들(EL1, EL2, EL, ELm, ELn)의 개수는 이에 한정되지 않고 보다 많을 수 있다.
도 3에서 상기 셀 어레이 영역(CAR)에는 복수개의 수직 반도체 패턴들(VS)과 제 1 더미 수직 반도체 패턴들(DVS1)이 배치될 수 있다. 블록 구조체(BLK)의 한 구역의 중심부에서 상기 제 1 더미 수직 반도체 패턴들(DVS1)은 제 1 방향(D1)을 따라 일렬로 배치될 수 있다. 상기 제 1 더미 수직 반도체 패턴들(DVS1)의 상부들 사이에 상기 분리 절연 패턴들(9)이 배치될 수 있다.
도 3 및 도 7을 참조하면, 상기 블록 구조체(BLK)는 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 즉, 상기 전극층들(EL1, EL2, EL, ELm, ELn)은 제 2 기판(10)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있다. 상기 전극층들(EL1, EL2, EL) 각각은 연결 영역(CNR)에서 패드부(미도시)를 가질 수 있다. 상기 제 1 스택 구조체(ST1)는 상기 전극층들(EL, ELm, ELn)의 단부들을 덮는 제 1 층간절연막(24)을 더 포함할 수 있다. 상기 제 1 층간절연막(24)의 상부면은 상기 제 1 스택 구조체(ST1)의 상부면과 공면을 이룰 수 있다. 상기 제 2 스택 구조체(ST2)는 상기 전극층들(EL1, EL2, EL)의 단부들 그리고 상기 제 1 층간절연막(53)을 덮는 제 2 층간절연막(26)을 더 포함할 수 있다. 상기 제 2 층간절연막(57)의 상부면은 상기 제 2 스택 구조체(ST2)의 상부면과 공면을 이룰 수 있다.
상기 연결 영역(CNR)에서 상기 제 2 스택 구조체(ST2)와 상기 제 1 스택 구조체(ST1)을 관통하여 상기 제 2 기판(10) 속으로 연장되는 복수개의 제 2 더미 수직 반도체 패턴들(DVS2)이 배치될 수 있다. 상기 제 2 더미 수직 반도체 패턴들(DVS2)은 상기 제 2 더미 수직 반도체 패턴들(DVS2)의 폭은 상기 수직 반도체 패턴들(VS) 및 상기 제 1 더미 수직 반도체 패턴들(DVS1)보다 폭이 더 클 수 있다. 상기 수직 반도체 패턴들(VS)과 상기 제 1 및 제 2 더미 수직 반도체 패턴들(DVS1, DVS2)은 모두 불순물이 도핑되거나 도핑되지 않은 실리콘 단결정막 또는 폴리실리콘막을 포함할 수 있다. 상기 수직 반도체 패턴들(VS)과 상기 제 1 및 제 2 더미 수직 반도체 패턴들(DVS1, DVS2)은 각각 속이 빈 쉘(shell) 형태를 가질 수 있다. 상기 수직 반도체 패턴들(VS)과 상기 제 1 및 제 2 더미 수직 반도체 패턴들(DVS1, DVS2)의 내부는 매립 절연 패턴(29)으로 채워질 수 있다.
상기 수직 반도체 패턴들(VS)과 상기 제 1 및 제 2 더미 수직 반도체 패턴들(DVS1, DVS2)의 상부에는 각각 도전 패드(34)가 배치될 수 있다. 도전 패드(34)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다. 상기 수직 반도체 패턴들(VS) 상에 위치하는 도전 패드(34)는 상부 절연막(22)을 관통하는 비트라인 콘택(BPLG)에 의해 비트 라인(BL)과 연결될 수 있다. 그러나 상기 제 1 및 제 2 더미 수직 반도체 패턴들(DVS1, DVS2) 상에 위치하는 도전 패드(34)는 비트 라인(BL)과 연결되지 않는다. 상기 수직 반도체 패턴들(VS)과 상기 제 1 및 제 2 더미 수직 반도체 패턴들(DVS1, DVS2)의 측벽들은 각각 상기 제 1 스택 구조체(ST1)와 상기 제 2 스택 구조체(ST2) 사이에 인접하여 기울기가 변하는 변곡점들을 가질 수 있다.
상기 연결 영역(CNR)의 가장자리에서 복수개의 관통 콘택들(TVS)이 배치될 수 있다. 상기 상부 절연막(22) 상에는 상기 관통 콘택들(TVS)과 연결되는 연결 배선들(28)이 배치될 수 있다. 상기 연결 배선들(28)은 상기 비트라인(BL), 상기 전극층들(EL1, EL2, EL, ELm, ELn) 중 적어도 어느 하나, 상기 수직 반도체 패턴들(VS) 중 적어도 어느 하나 및/또는 상기 제 1 및 제 2 소오스 콘택 플러그들(CSPLG1, CSPLG2)에 전기적으로 연결될 수 있다. 상기 관통 콘택들(TVS)은 상기 상부 절연막(22), 상기 제 2 층간절연막(26), 상기 제 1 층간절연막(24) 및 상기 주변 층간절연막(102)을 관통하여 상기 연결 배선들(28)과 상기 주변 배선들(104)을 전기적으로 연결시킬 수 있다.
도 4 내지 도 6을 참조하면, 상기 전극층들(EL1, EL2, EL, ELm, ELn)과 상기 수직 반도체 패턴들(VS) 사이에는 터널 절연막(TL)이 개재될 수 있다. 상기 터널 절연막(TL)과 상기 전극층들(EL1, EL2, EL, ELm, ELn) 사이에는 전하 저장 패턴(CTL)이 개재될 수 있다. 상기 전하 저장 패턴(CTL)과 상기 전극층들(EL1, EL2, EL, ELm, ELn) 사이에는 블로킹 절연 패턴(BCL)이 개재될 수 있다. 상기 블로킹 절연 패턴(BCL)과 상기 전극층들(EL1, EL2, EL, ELm, ELn) 사이에는 고유전막(HL)이 개재될 수 있다. 상기 고유전막(HL)은 연장되어 상기 전극층들(EL1, EL2, EL, ELm, ELn)과 상기 게이트 층간절연막들(12) 사이에도 개재될 수 있다.
상기 터널 절연막(TL)과 상기 블로킹 절연 패턴(BCL)은 예를 들면 실리콘 산화막을 포함할 수 있다. 상기 전하 저장 패턴(CTL)은 예를 들면 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer), 폴리실리콘막, 저항 변화막, 또는 상변화막을 포함할 수 있다. 상기 고유전막(HL)은 상기 실리콘 산화막보다 높은 유전율을 가지는 물질로 예를 들면 알루미늄 산화막과 같은 금속 산화막을 포함할 수 있다. 상기 고유전막(HL)의 측벽은 인접하는 게이트 층간절연막(12)의 측벽과 정렬될 수 있다.
도 5 및 도 6을 참조하면, 상기 터널 절연막(TL)은 상기 수직 반도체 패턴(VS)을 따라 연속적으로 연장될 수 있다. 상기 전극층들(EL1, EL2, EL, ELm, ELn)에 각각 인접하는 상기 블로킹 절연 패턴들(BCL)은 서로 연결되지 않고 이격된다. 상기 블로킹 절연 패턴들(BCL)은 각각 측벽(BCLs), 상부면(BCLu) 및 하부면(BCLb)을 가질 수 있다. 상기 블로킹 절연 패턴(BCL)은 인접하는 게이트 층간절연막(12)의 측벽 보다 상기 채널홀들(CH1, CH2) 안쪽으로 돌출될 수 있다. 상기 블로킹 절연 패턴들(BCL)에 각각 인접하는 상기 전하 저장 패턴들(CTL)은 서로 연결되지 않고 이격된다. 상기 전하 저장 패턴(CTL)의 수직 길이(L1)는 상기 블로킹 절연 패턴(BCL)의 수직 길이(L2)보다 길 수 있다. 전하 저장 패턴(CTL)은 블로킹 절연 패턴(BCL)의 측벽(BCLs)과 상기 게이트 층간절연막(12)의 측벽(12s)의 일부와 동시에 접할 수 있다.
하나의 전하 저장 패턴(CTL)은 이에 대응되는 하나의 블로킹 절연 패턴(BCL)의 측벽(BCLs), 상부면(BCLu) 및 하부면(BCLb)과 접할 수 있다. 상기 전하 저장 패턴(CTL)은 'C'자형 단면을 가질 수 있다. 상기 전하 저장 패턴(CTL)은 인접하는 게이트 층간절연막(12)의 측벽 보다 상기 채널홀들(CH1, CH2) 안쪽으로 돌출될 수 있다. 상기 전하 저장 패턴(CTL)은 상기 블로킹 절연 패턴(BCL)의 측벽(BCLs)과 접하는 전하 저장 측벽부(CTLs), 상기 블로킹 절연 패턴(BCL)의 상부면(BCLu)과 접하는 전하 저장 상부 돌출부(CTLu), 그리고 상기 블로킹 절연 패턴(BCL)의 하부면(BCLb)과 접하는 전하 저장 하부 돌출부(CTLb)를 포함할 수 있다. 상기 전하 저장 상부 돌출부(CTLu)과 상기 전하 저장 하부 돌출부(CTLb)는 상기 전하 저장 측벽부(CTLs) 보다 옆으로 돌출된다. 상기 전하 저장 측벽부(CTLs)은 원통형을 가질 수 있다. 상기 전하 저장 상부 돌출부(CTLu)과 상기 전하 저장 하부 돌출부(CTLb)은 링 형태를 가질 수 있다.
본 발명에서는 상기 전하 저장 패턴들(CTL)이 서로 연결되지 않고 이격되므로, 3차원 반도체 메모리 장치의 동작 시에, 전하 저장 패턴들(CTL)에 저장된 전하들이 이웃하는 전하 저장 패턴(CTL)로 이동하는 것을 막아, 데이터 손실을 막을 수 있다. 이로 인해 MLC(Multi level cell) 동작을 구현하기에 보다 유리할 수 있다.
또한 본 발명에서는 상기 전하 저장 패턴들(CTL)이 블로킹 절연 패턴(BCL)의 측벽(BCLs), 상부면(BCLu) 및 하부면(BCLb) 과 접하므로 블로킹 절연 패턴(BCL)의 측벽(BCLs)만을 접하는 경우보다 전하 저장 면적이 늘어난다. 즉, 전하 저장 패턴들(CTL)이 이처럼 C자형 단면을 가지거나 블로킹 절연 패턴들(BCL)의 수직 길이(L2)보다 큰 수직 길이(L1)를 가지므로, 전하 저장 면적이 늘어나, MLC(Multi level cell) 동작을 구현하기에 보다 유리할 수 있다.
도 7의 'P1' 부분을 확대한 도면도 도 5와 같을 수 있다. 즉, 상기 제 1 및 제 2 더미 수직 반도체 패턴들(DVS1, DVS2)과 상기 전극층들(EL1, EL2, EL, ELm, ELn) 사이에 개재되는 상기 블로킹 절연 패턴(BCL), 상기 전하 저장 패턴(CTL), 상기 터널 절연막(TL) 및 상기 고유전막(HL)의 형태는 도 5와 일치할 수 있다. 상기 수직 반도체 패턴들(VS)과 상기 제 1 및 제 2 더미 수직 반도체 패턴들(DVS1, DVS2)의 측벽들은 요철구조를 가질 수 있다. 이로써 채널 길이가 길어져 쇼트 채널 효과를 방지할 수 있다. 상기 터널 절연막(TL)의 단면도 요철구조를 가질 수 있다. 상기 제 1 및 제 2 층간절연막들(24, 26) 중 하나와 상기 제 2 더미 수직 반도체 패턴들(DVS2) 사이에는 상기 전하 저장 패턴(CTL)과 블로킹 절연 패턴(BCL)이 없고, 터널 절연막(TL)만 개재될 수 있다.
상기 제 2 소오스 패턴(SCP2)은 상기 수직 반도체 패턴들(VS)의 측벽들과 접할 수 있다. 상기 수직 반도체 패턴들(VS)의 하부면들과 상기 제 2 기판(10) 사이에는 잔여 터널 절연막(TLr)이 개재될 수 있다. 상기 제 2 소오스 패턴(SCP2)에 의해 상기 잔여 터널 절연막(TLr)은 상기 터널 절연막(TL)과 이격된다. 상기 제 2 소오스 패턴(SCP2)의 일부는 상기 수직 반도체 패턴들(VS)의 측벽들을 따라 제 3 방향(D3)으로 연장될 수 있다. 상기 제 1 소오스 패턴(SCP1)의 상부와 상기 터널 절연막(TL) 사이에는 잔여 더미 전하 저장 패턴(CTLr)이 잔존할 수 있다.
도 8, 도 9a, 도 10a, 도 11, 도 12, 도 13, 도 14a 및 15는 본 발명의 실시예들에 따라 도 4의 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 9b는 도 9a의 'P1' 부분을 확대한 도면이다. 도 10b는 도 10a의 'P1' 부분을 확대한 도면이다. 도 14b는 도 14a의 'P1' 부분을 확대한 도면이다.
도 8을 참조하면, 주변 로직 구조체(PS) 상에 제 2 기판(10)을 위치시킨다. 상기 제 2 기판(10)은 상기 주변 로직 구조체(PS)와 접착될 수 있다. 또는 증착 공정등을 통해 상기 제 2 기판(10)이 상기 주변 로직 구조체(PS) 상에 형성될 수도 있다. 상기 제 2 기판(10) 상에 버퍼 절연막(11)을 형성한다. 상기 버퍼 절연막(11)은 예를 들면 실리콘 산화막을 포함할 수 있다. 상기 버퍼 절연막(11) 상에 증착 공정 및 식각 공정으로 하부 희생막(13)을 형성한다. 상기 하부 희생막(13)의 상부면과 측벽 상에 보조 버퍼 절연막(15)을 형성할 수 있다. 상기 보조 버퍼 절연막(15)은 예를 들면 실리콘 산화막을 포함할 수 있다. 상기 보조 버퍼 절연막(15) 상에 제 1 소오스 패턴(SCP1)을 형성한다. 상기 제 1 소오스 패턴(SCP1)은 예를 들면 불순물이 도핑된 반도체막을 포함할 수 있다. 상기 제 1 소오스 패턴(SCP1) 상에 교대로 게이트 층간절연막들(12)과 희생막들(19)을 적층하여 제 1 예비 스택 구조체(PST1)를 형성한다. 상기 제 1 예비 스택 구조체(PST1)를 패터닝하여 복수개의 서로 이격된 제 1 채널홀들(CH1)을 형성할 수 있다. 상기 제 1 채널홀들(CH1)을 매립 절연막(5)으로 채운 후에 상기 제 1 예비 스택 구조체(PST1) 상에 교대로 게이트 층간절연막들(12)과 희생막들(19)을 적층하여 제 2 예비 스택 구조체(PST2)을 형성한다. 상기 제 2 예비 스택 구조체(PST2)을 식각하여 상기 제 1 채널홀들(CH1)과 중첩되는 제 2 채널홀들(CH2)을 형성할 수 있다. 상기 제 2 채널홀들(CH2)은 상기 매립 절연막(5)을 노출시킬 수 있다. 상기 희생막들(19) 및 상기 하부 희생막(13)은 상기 게이트 층간절연막(12)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 게이트 층간절연막(12)은 실리콘 산화막으로 형성되고, 상기 희생막들(19) 및 상기 하부 희생막(13)은 실리콘 질화막으로 형성될 수 있다. 상기 제 2 채널홀들(CH2)의 하부 폭은 상기 제 1 채널홀들(CH1)의 상부폭보다 작을 수 있다.
도 9a 및 도 9b를 참조하면, 제 1 선택적 증착(Selective Deposition) 공정을 진행하여 상기 제 1 및 제 2 채널홀들(CH1, CH2)에 노출된 상기 희생막들(19)의 측벽 상에 예비 블로킹 패턴들(PBCL)을 각각 형성시킬 수 있다. 상기 희생막들(19)이 실리콘 질화막으로 형성되는 경우 상기 예비 블로킹 패턴들(PBCL)은 실리콘막 또는 폴리실리콘막으로 형성될 수 있다. 상기 제 1 선택적 증착 공정은 예를 들면 모노실란(SiH4) 또는 디실란(Si2H6)과 같은 실란 가스를 공급하여 진행될 수 있다. 상기 제 1 선택적 증착 공정에서, 상기 희생막들(19)을 구성하는 실리콘 질화막과 상기 실란 가스 간의 친화도(affinity)가 상기 게이트 층간절연막들(12)을 구성하는 실리콘 산화막과 상기 실란 가스 간의 친화도 보다 크기에 상기 예비 블로킹 패턴들(PBCL)은 상기 희생막들(19)의 표면 상에만 증착될 수 있다. 상기 예비 블로킹 패턴들(PBCL)은 각각 측벽(PBCLs), 상부면(PBCLu) 및 하부면(PBCLb)을 포함할 수 있다. 상기 하부 희생막(13)이 실리콘 산화막으로 형성된 경우, 상기 예비 블로킹 패턴들(PBCL)을 형성할 때, 상기 하부 희생막(13)의 측벽 상에도 더미 예비 블로킹 패턴(DPBCL)도 형성될 수 있다. 상기 더미 예비 블로킹 패턴(DPBCL)도 실리콘막 또는 폴리실리콘막으로 형성될 수 있다.
계속해서 제 2 선택적 증착(Selective Deposition) 공정을 진행하여 상기 예비 블로킹 패턴들(PBCL)의 표면 상에 전하 저장 패턴들(CTL)을 각각 형성한다. 상기 전하 저장 패턴들(CTL)은 실리콘 질화막으로 형성될 수 있다. 상기 제 2 선택적 증착 공정은 예를 들면, 실리콘의 소스 가스로 실란, 디클로로실란 및 테트라클로로실란 중 적어도 하나를 공급하여 상기 예비 블로킹 패턴(PBCL)과 상기 더미 예비 블로킹 패턴(DPBCL)의 표면에만, 하나의 원자층 두께의 실리콘층을 형성하는 제 1 단계 및 질소의 소스 가스로 암모니아를 공급하여 상기 실리콘층에 질소를 결합시켜 하나의 원자층 두께의 실리콘 질화막을 형성하는 제 2 단계를 교대로 반복하여 진행될 수 있다. 상기 제 2 선택적 증착 공정에서 상기 예비 블로킹 패턴들(PBCL)을 구성하는 실리콘막과 상기 실리콘 소스 가스 간의 친화도가 상기 게이트 층간절연막들(12)을 구성하는 실리콘 산화막과 상기 실리콘 소스 가스 간의 친화도 보다 크기에 상기 전하 저장 패턴들(CTL)은 상기 예비 블로킹 패턴들(PBCL)의 표면 상에만 증착될 수 있다. 상기 전하 저장 패턴들(CTL)은 각각 상기 예비 블로킹 패턴들(PBCL)의 측벽(PBCLs), 상부면(PBCLu) 및 하부면(PBCLb)과 접하도록 형성될 수 있다. 상기 전하 저장 패턴들(CTL)을 형성할 때, 실리콘막으로 형성된 상기 제 1 소오스 패턴(SCP1)의 측벽과 상기 더미 예비 블로킹 패턴(DPBCAL) 상에도 더미 전하 저장 패턴(DCTL)이 형성될 수 있다. 상기 더미 전하 저장 패턴(DCTL)도 실리콘 질화막으로 형성될 수 있다.
그리고 ALD(Atomic layer deposition) 공정 등을 진행하여 상기 제 1 및 제 2 채널홀들(CH1, CH2)의 내측벽과 바닥을 콘포말하게 덮는 터널 절연막(TL)을 콘포말하게 형성할 수 있다.
도 10a 및 도 10b를 참조하면, 상기 터널 절연막(TL) 상에 반도체막을 콘포말하게 증착하고 매립 절연막(5)으로 상기 제 1 및 제 2 채널홀들(CH1, CH2)을 채운 후에 연마 공정을 진행하여 상기 제 1 및 제 2 채널홀들(CH1, CH2) 안에 수직 반도체 패턴(VS)을 형성할 수 있다. 상기 매립 절연막(5)의 상부를 일부 리세스 시키고 불순물이 도핑된 반도체막 또는 도전막을 채워 도전 패드(34)를 형성할 수 있다. 도 3 및 도 7의 제 1 및 제 2 더미 수직 반도체 패턴들(DVS1, DVS2)도 이와 같이 형성될 수 있다.
도 10a 및 11을 참조하면, 상기 수직 반도체 패턴들(VS)과 이격된 곳에서 상기 제 2 예비 스택 구조체(PST2)와 상기 제 1 예비 스택 구조체(PST1)를 연속적으로 식각하여 상기 제 2 기판(10)을 노출시키는 제 1 및 제 2 소오스 콘택 그루브들(CSG1, CSG2)을 형성할 수 있다. 상기 제 2 소오스 콘택 그루브(CGS2)에 의해 상기 하부 희생막(13), 상기 보조 버퍼 절연막(15) 및 상기 버퍼 절연막(11)의 측벽들이 노출될 수 있다.
도 11 및 12를 참조하면, 등방성 식각 공정을 진행하여 상기 제 2 소오스 콘택 그루브(CGS2)에 의해 노출된 상기 하부 희생막(13), 상기 보조 버퍼 절연막(15) 및 상기 버퍼 절연막(11)을 제거하여 상기 제 1 소오스 패턴(SCP1)의 하부면과 하부 측벽, 그리고 상기 제 2 기판(10)의 상부면을 노출시키는 제 1 빈 공간(13S)을 형성한다. 이때 상기 더미 예비 블로킹 패턴(DPBCL), 상기 더미 전하 저장 패턴(DCTL)의 일부분 및 상기 터널 절연막(TL)의 일부분을 제거하여 상기 수직 반도체 패턴(VS)의 하부 측벽을 노출시키는 동시에 상기 제 1 채널홀(CH1)의 바닥에 잔여 터널 절연막(TLr)을 남길 수 있다. 또한 상기 제 1 소오스 패턴(SCP1)의 상부와 상기 터널 절연막(TL) 사이에는 잔여 더미 전하 저장 패턴(CTLr)이 잔존할 수 있다.
도 12 및 도 13을 참조하면, 상기 제 2 예비 스택 구조체(PST2) 상에 도전막을 콘포말하게 적층하여 상기 제 2 소오스 콘택 그루브(CSG2)를 통해 상기 하부 희생막(13)이 제거된 제 1 빈 공간(13S)을 채울 수 있다. 상기 도전막은 상기 제 1 및 제 2 소오스 콘택 그루브들(CSG1, CSG2)의 측벽 상에도 형성될 수 있다. 식각 공정을 진행하여 상기 제 1 및 제 2 소오스 콘택 그루브들(CSG1, CSG2)의 측벽 상의 도전막을 제거하고, 상기 제 1 빈 공간(13S) 안에 상기 도전막으로 이루어진 제 2 소오스 패턴(SCP2)을 형성할 수 있다. 상기 제 1 및 제 2 소오스 콘택 그루브들(CSG1, CSG2)의 측벽을 노출시킬 수 있다.
도 13, 14a 및 14b를 참조하면, 등방성 식각 공정을 통해 상기 제 1 및 제 2 소오스 콘택 그루브들(CSG1, CSG2)을 통해 상기 희생막들(19)을 제거하고 상기 게이트 층간절연막들(12) 사이에 제 2 빈공간들(19S)을 형성할 수 있다. 상기 제 2 빈공간들(19S)에 의해 상기 예비 블로킹 패턴들(PBCL)이 노출될 수 있다. 또한 상기 제 2 빈공간들(19S)에 의해 상기 분리 절연 패턴(9)의 측벽도 노출될 수 있다.
도 14a, 14b 및 도 15를 참조하면, 산화 공정을 진행하여 상기 제 2 빈공간들(19S)에 의해 노출된 상기 예비 블로킹 패턴들(PBCL)을 산화시켜 블로킹 절연 패턴(BCL)을 형성할 수 있다. 상기 예비 블로킹 패턴들(PBCL)이 실리콘막으로 형성되므로 이때 산화되어 상기 블로킹 절연 패턴(BCL)은 실리콘 산화막으로 형성될 수 있다. 그리고 고유전막(HL)을 콘포말하게 형성하여 상기 제 2 빈공간(19S)에 의해 노출된 상기 게이트 층간절연막들(12)의 상하부면들 및 상기 블로킹 절연 패턴(BCL)의 측벽을 덮는다. 도전막을 형성하여 상기 제 2 빈공간들(19S)을 채울 수 있다. 상기 도전막은 상기 제 1 및 제 2 소오스 콘택 그루브들(CSG1, CSG2)의 측벽 상에도 형성될 수 있다. 상기 제 1 및 제 2 소오스 콘택 그루브들(CSG1, CSG2)의 측벽 상의 상기 도전막을 제거하여 상기 제 1 및 제 2 소오스 콘택 그루브들(CSG1, CSG2)의 측벽을 노출시킬 수 있다. 그리고 상기 제 2 빈공간(19S) 안에 상기 도전막으로 이루어지는 전극층들(EL1, EL2, EL, Elm, ELn)을 형성할 수 있다. 도 15의 'P1' 부분을 확대한 도면은 도 5와 같을 수 있다. 상기 제 1 및 제 2 소오스 콘택 그루브들(CSG1, CSG2)의 측벽 상에 절연 스페이서(SS)를 형성할 수 있다. 후속으로 도 4를 참조하여, 상기 제 1 및 제 2 소오스 콘택 그루브들(CSG1, CSG2) 안에 각각 제 1 및 제 2 소오스 콘택 플러그들(CSPLG1, CSPLG2)를 형성할 수 있다.
도 16 내지 도 18은 본 발명의 실시예들에 따라 도 4의 'P1' 부분을 확대한 도면들이다.
도 16을 참조하면, 본 예에 있어서, 전하 저장 패턴은 3 중으로 이루어질 수 있다. 즉, 블로킹 절연 패턴(BCL)의 측벽(BCLs), 상부면(BCLu) 및 하부면(BCLb)은 제 1 전하 저장 패턴(CTL1)과 접할 수 있다. 상기 제 1 저장 패턴(CTL1)의 측벽, 상부면 및 하부면은 제 2 전하 저장 패턴(CTL2)으로 덮일 수 있다. 상기 제 2 전하 저장 패턴(CTL2)의 측벽, 상부면 및 하부면은 제 3 전하 저장 패턴(CTL3)으로 덮일 수 있다. 상기 제 2 전하 저장 패턴(CTL2)은 상기 제 1 및 제 3 전하 저장 패턴들(CTL1, CTL3)과 다른 물질을 포함할 수 있다. 예를 들면, 상기 제 2 전하 저장 패턴(CTL2)은 실리콘막 또는 폴리실리콘막을 포함할 수 있다. 상기 제 1 및 제 3 전하 저장 패턴들(CTL1, CTL3)은 실리콘 질화막을 포함할 수 있다.
또는 도 17을 참조하면, 전하 저장 패턴은 2 중으로 이루어질 수 있다. 즉, 블로킹 절연 패턴(BCL)의 측벽(BCLs), 상부면(BCLu) 및 하부면(BCLb)은 제 1 전하 저장 패턴(CTL1)과 접할 수 있다. 상기 제 1 저장 패턴(CTL1)의 측벽, 상부면 및 하부면은 제 2 전하 저장 패턴(CTL2)으로 덮일 수 있다. 상기 제 2 전하 저장 패턴(CTL2)은 실리콘막 또는 폴리실리콘막을 포함할 수 있다. 상기 제 1 전하 저장 패턴들(CTL1)은 실리콘 질화막을 포함할 수 있다.
도 18을 참조하면, 본 예에 있어서, 전하 저장 패턴은 5 중으로 이루어질 수 있다. 즉, 블로킹 절연 패턴(BCL)과 터널 절연막(TL) 사이에 제 1 내지 제 5 전하 저장 패턴들(CTL1~CTL5)이 개재될 수 있다. 상기 제 2 및 제 4 전하 저장 패턴들(CTL2, CTL4)은 상기 제 1, 제 3 및 제 5 전하 저장 패턴들(CTL1, CTL3, CTL5)과 다른 물질을 포함할 수 있다. 예를 들면 상기 제 2 및 제 4 전하 저장 패턴들(CTL2, CTL4)은 실리콘막 또는 폴리실리콘막을 포함하고 상기 제 1, 제 3 및 제 5 전하 저장 패턴들(CTL1, CTL3, CTL5)은 실리콘 질화막을 포함할 수 있다.
도 16 내지 도 18의 반도체 메모리 소자는 MLC(Multi level cell) 동작을 구현하기에 보다 유리할 수 있다.
도 16 내지 도 18의 반도체 메모리 소자는 도 9a 및 도 9b의 단계에서 제 1 선택적 증착 공정과 제 2 선택적 증착 공정을 교대로 반복함으로써 형성될 수 있다.
도 19는 본 발명의 실시예들에 따라 도 3을 A-A'선으로 자른 단면도이다. 도 20a는 본 발명의 실시예들에 따라 도 19의 'P1' 부분을 확대한 도면이다.
도 19 및 도 20a를 참조하면, 전하 저장 패턴(CTL)의 측벽은 인접하는 게이트 층간절연막(12)의 측벽(12s)과 정렬될 수 있다. 상기 전하 저장 패턴(CTL)의 수직 길이는 블로킹 절연 패턴(BCL)의 수직 길이와 같을 수 있다. 인접하는 전극층들(EL1, EL2, EL, ELm, ELn) 사이에 개재되는 게이트 층간절연막(12)은 이에 인접한 블로킹 절연 패턴(BCL) 및 고유전막(HL) 보다 상기 수직 반도체 패턴(VS) 쪽으로 더 돌출될 수 있다. 이로써 도 19, 20의 반도체 메모리 소자의 동작 시, 상기 게이트 층간절연막(12)이 전계 장벽 역할을 할 수 있어 인접하는 전극층들(EL1, EL2, EL, ELm, ELn)에 인가된 전압에 의한 fringe field effect를 상기 게이트 층간절연막(12)이 막거나 완화시키는 역할을 할 수 있다. 이로써 소자의 오작동을 방지하고 신뢰성을 향상시킬 수 있다. 터널 절연막(TL)과 수직 반도체 패턴들(VS) 단면 형태는 도 4의 경우보다 요철 정도가 완화될 수 있다. 상기 전하 저장 패턴(CTL)은 상기 블로킹 절연 패턴(BCL)의 측벽(BCLs)과는 접하나 상부면(BCLu) 및 하부면(BCLb)과는 접하지 않을 수 있다. 그 외의 구조는 도 3 내지 도 7을 참조하여 설명한 것과 동일/유사할 수 있다.
도 20b는 본 발명의 실시예들에 따라 도 19의 'P1' 부분을 확대한 도면이다.
도 20b를 참조하면, 블로킹 절연 패턴(BCL)의 측벽은 게이트 층간절연막(12)의 측벽과 정렬될 수 있다. 전하 저장 패턴(CTL)은 블로킹 절연 패턴(BCL)의 측벽(BCLs)과 상기 게이트 층간절연막(12)의 측벽(12s)의 일부와 동시에 접할 수 있다. 상기 전하 저장 패턴(CTL)은 상기 블로킹 절연 패턴(BCL)의 측벽(BCLs)과는 접하나 상부면(BCLu) 및 하부면(BCLb)과는 접하지 않을 수 있다. 상기 전하 저장 패턴(CTL)의 수직 길이(L1)는 상기 블로킹 절연 패턴(BCL)의 수직 길이(L2)보다 길 수 있다. 그 외의 구조는 도 20b를 참조하여 설명한 것과 동일/유사할 수 있다.
도 21 및 도 22는 도 20a의 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 도면들이다.
도 21을 참조하면, 도 8의 상태에서 매립 절연막(5)을 제거하여 제 1 및 제 2 채널홀들(CH1, CH2)의 측벽을 노출시킨다. 예를 들면 등방성 식각 공정을 진행하여 상기 희생막들(19) 및 상기 하부 희생막(13)의 일부를 제거하여 상기 제 1 및 제 2 채널홀들(CH1, CH2)에 인접한 상기 희생막들(19)의 상하부면들을 일부 노출시킨다. 또한 상기 버퍼 절연막(11)의 상부면과 상기 보조 버퍼 절연막(15)의 하부면도 노출될 수 있다.
도 21 및 도 22를 참조하면, 도 9a 및 도 9b를 참조하여 설명한 제 1 선택적 증착 공정을 진행하여 예비 블로킹 패턴들(PBCL)을 상기 희생막들(19) 및 상기 하부 희생막(13)의 측벽에 형성한다. 이때 상기 예비 블로킹 패턴들(PBCL)은 상기 희생막들(19)의 측벽들 밖으로 돌출되지 않는 두께로 형성될 수 있다. 또한 제 2 선택적 증착 공정을 진행하여 전하 저장 패턴(CTL)을 형성할 수 있다. 상기 전하 저장 패턴(CTL)도 상기 희생막들(19)의 측벽들 밖으로 돌출되지 않는 두께로 형성될 수 있다. 후속으로 도 9a 내지 도 15를 참조하여 설명한 공정들을 진행하여 도 19의 반도체 메모리 소자를 형성할 수 있다.
도 23은 본 발명의 실시예들에 따라 도 3을 A-A'선으로 자른 단면도이다. 도 24는 본 발명의 실시예들에 따라 도 23의 'P1' 부분을 확대한 도면이다.
도 23 및 도 24를 참조하면, 게이트 층간절연막(12)의 측벽(12s)은 고유전막(HL) 보다 옆으로 돌출되나 전하 저장 패턴들(CTL) 보다 돌출되지는 않을 수 있다. 게이트 층간절연막(12)의 측벽은 요철 구조를 가질 수 있다. 게이트 층간절연막(12)의 측벽 중간부가 측벽 상하부 보다 튀어나올 수 있다. 상기 전하 저장 패턴(CTL)은 블로킹 절연 패턴(BCL)의 측벽(BCLs), 상부면(BCLu) 및 하부면(BCLb)과 접하며 C자형 단면을 가질 수 있다. 도 23 및 도 24의 반도체 메모리 소자의 동작 시, 인접하는 전극층들(EL1, EL2, EL, ELm, ELn)에 인가된 전압에 의한 fringe field effect를 상기 게이트 층간절연막(12)이 막거나 완화시키는 역할을 할 수 있다. 이로써 소자의 오작동을 방지하고 신뢰성을 향상시킬 수 있다. 그 외의 구조는 도 19를 참조하여 설명한 바와 동일/유사할 수 있다.
도 25 및 도 26은 도 23의 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 도면들이다.
도 24 및 도 25를 참조하면, 도 21의 상태에서 돌출된 게이트 층간절연막들(12)에 대하여 불산 및 인산 중 적어도 하나를 포함하는 에천트를 이용하여 고온에서 등방성 식각 공정을 진행하여 상기 게이트 층간절연막들(12)의 돌출 부분을 일부 제거함과 동시에 상기 게이트 층간절연막들(12)의 측벽(12s)이 요철 구조 또는 둥근 프로파일을 가지도록 형성할 수 있다.
도 24 및 도 26을 참조하면, 도 9a 내지 도 9b를 참조하여 설명한 제 1 선택적 증착 공정을 진행하여 블로킹 절연 패턴들(BCL)을 형성한다. 그리고 제 2 선택적 증착 공정을 진행하여 전하 저장 패턴들(CTL)을 형성한다. 그리고 도 9a 내지 도 15를 참조하여 설명한 바와 같이 후속 공정을 진행할 수 있다.
도 27은 본 발명의 실시예들에 따라 도 23의 ‘P1’ 부분을 확대한 도면이다. 도 27은 도 24의 경우와 도 16의 경우를 조합한 예에 해당할 수 있다.
도 27을 참조하면, 블로킹 절연 패턴(BCL)의 측벽(BCLs), 상부면(BCLu) 및 하부면(BCLb)은 제 1 전하 저장 패턴(CTL1)과 접할 수 있다. 상기 제 1 저장 패턴(CTL1)의 측벽, 상부면 및 하부면은 제 2 전하 저장 패턴(CTL2)으로 덮일 수 있다. 상기 제 2 전하 저장 패턴(CTL2)의 측벽, 상부면 및 하부면은 제 3 전하 저장 패턴(CTL3)으로 덮일 수 있다. 상기 제 2 전하 저장 패턴(CTL2)은 상기 제 1 및 제 3 전하 저장 패턴들(CTL1, CTL3)과 다른 물질을 포함할 수 있다. 예를 들면, 상기 제 2 전하 저장 패턴(CTL2)은 실리콘막 또는 폴리실리콘막을 포함할 수 있다. 상기 제 1 및 제 3 전하 저장 패턴들(CTL1, CTL3)은 실리콘 질화막을 포함할 수 있다. 게이트 층간절연막(12)의 측벽 중간부가 측벽 상하부 보다 튀어나올 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에 교대로 적층되는 게이트 층간절연막들과 전극층들;
    상기 게이트 층간절연막들과 상기 전극층들을 관통하여 상기 기판 속으로 연장되는 수직 반도체 패턴;
    상기 수직 반도체 패턴과 상기 전극층들 사이에 각각 개재되며 서로 이격되는 블로킹 절연 패턴들;
    상기 블로킹 절연 패턴들과 상기 수직 반도체 패턴 사이에 개재되며 상기 블로킹 절연 패턴들과 상기 게이트 층간절연막들과 동시에 접하는 터널 절연막; 및
    상기 블로킹 절연 패턴들과 상기 터널 절연막 사이에 각각 개재되며 서로 이격되는 제 1 전하 저장 패턴들을 포함하되,
    상기 제 1 전하 저장 패턴들 중 적어도 하나의 제 1 전하 저장 패턴은, 상기 블로킹 절연 패턴들 중에 상기 하나의 제 1 전하 저장 패턴과 접하는 블로킹 절연 패턴의 상부면 및 하부면과 접하는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전하 저장 패턴들은 각각 'C'자형 단면을 가지는 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 하나의 제 1 전하 저장 패턴은, 상기 하나의 제 1 전하 저장 패턴과 접하는 상기 블로킹 절연 패턴에 인접한 상기 게이트 층간절연막의 측벽과 동시에 접하는 3차원 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 하나의 제 1 전하 저장 패턴의 수직 길이는, 상기 하나의 제 1 전하 저장 패턴과 접하는 상기 블로킹 절연 패턴의 수직 길이보다 큰 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 게이트 층간절연막들 중 가장 낮은 게이트 층간절연막과 상기 기판 사이에 개재되는 소오스 패턴; 및
    상기 소오스 패턴의 측벽의 일부와 접하는 더미 전하 저장 패턴을 더 포함하는 3차원 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 수직 반도체 패턴과 상기 기판 사이에서 이들과 동시에 접하며 상기 터널 절연막과 이격되는 잔여 터널 절연 패턴을 더 포함하는 3차원 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 블로킹 절연 패턴들과 상기 제 1 전하 저장 패턴들은 상기 게이트 층간절연막들의 측벽들보다 상기 수직 반도체 패턴 쪽으로 돌출되는 3차원 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 하나의 제 1 전하 저장 패턴과 상기 터널 절연막 사이에 개재되며 상기 제 1 전하 저장 패턴의 상부면 및 하부면과 접하는 제 2 전하 저장 패턴을 더 포함하되,
    상기 제 2 전하 저장 패턴은 상기 제 1 전하 저장 패턴과 다른 물질을 포함하는 3차원 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 2 전하 저장 패턴과 상기 터너 절연막 사이에 개재되며 상기 제 2 전하 저장 패턴의 상부면 및 하부면과 접하는 제 3 전하 저장 패턴을 더 포함하되,
    상기 제 3 전하 저장 패턴은 상기 제 1 전하 저장 패턴과 동일한 물질을 포함하는 3차원 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 전극층들과 상기 블로킹 절연 패턴들 사이에 개재되는 고유전 패턴들을 더 포함하되,
    상기 게이트 층간절연막들의 측벽은 상기 고유전 패턴들의 측벽들 보다 돌출되는 3차원 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 기판 아래에 배치되며 상기 전극층들 중 적어도 하나 또는 상기 수직 반도체 패턴과 전기적으로 연결되는 주변 로직 구조체를 더 포함하는 3차원 반도체 메모리 장치.
  12. 주변 로직 구조체 상에 배치되는 기판;
    상기 기판 상에 배치되는 소오스 패턴;
    상기 소오스 패턴 상에 교대로 적층되는 게이트 층간절연막들과 전극층들;
    상기 게이트 층간절연막들, 상기 전극층들을 및 상기 소오스 구조체를 관통하여 상기 기판 속으로 연장되는 수직 반도체 패턴;
    상기 수직 반도체 패턴과 상기 전극층들 사이에 각각 개재되며 서로 이격되는 블로킹 절연 패턴들;
    상기 블로킹 절연 패턴들과 상기 수직 반도체 패턴 사이에 개재되며 상기 블로킹 절연 패턴들과 상기 게이트 층간절연막들과 동시에 접하는 터널 절연막; 및
    상기 블로킹 절연 패턴들과 상기 터널 절연막 사이에 각각 개재되며 서로 이격되는 제 1 전하 저장 패턴들을 포함하되,
    상기 제 1 전하 저장 패턴들 중 적어도 하나의 제 1 전하 저장 패턴은, 상기 블로킹 절연 패턴들 중에 상기 하나의 제 1 전하 저장 패턴과 접하는 블로킹 절연 패턴의 측벽 그리고 이에 인접한 상기 게이트 층간절연막의 측벽과 동시에 접하는 3차원 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 하나의 제 1 전하 저장 패턴의 수직 길이는 이와 접하는 상기 블로킹 절연 패턴의 수직 길이보다 큰 3차원 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 제 1 전하 저장 패턴들은 각각 'C'자형 단면을 가지는 3차원 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 소오스 패턴의 측벽의 일부와 접하며 상기 제 1 전하 저장 패턴들과 이격되는 더미 전하 저장 패턴을 더 포함하는 3차원 반도체 메모리 장치.
  16. 제 12 항에 있어서,
    상기 수직 반도체 패턴과 상기 기판 사이에서 이들과 동시에 접하며 상기 터널 절연막과 이격되는 잔여 터널 절연 패턴을 더 포함하는 3차원 반도체 메모리 장치.
  17. 제 12 항에 있어서,
    상기 블로킹 절연 패턴들과 상기 제 1 전하 저장 패턴들은 상기 게이트 층간절연막들의 측벽들보다 상기 수직 반도체 패턴 쪽으로 돌출되는 3차원 반도체 메모리 장치.
  18. 제 12 항에 있어서,
    상기 하나의 제 1 전하 저장 패턴과 상기 터널 절연막 사이에 개재되며 상기 제 1 전하 저장 패턴의 상부면 및 하부면과 접하는 제 2 전하 저장 패턴을 더 포함하되,
    상기 제 2 전하 저장 패턴은 상기 제 1 전하 저장 패턴과 다른 물질을 포함하는 3차원 반도체 메모리 장치.
  19. 제 12 항에 있어서,
    상기 전극층들과 상기 블로킹 절연 패턴들 사이에 개재되는 고유전 패턴들을 더 포함하되,
    상기 게이트 층간절연막들의 측벽은 상기 고유전 패턴들의 측벽들 보다 돌출되는 3차원 반도체 메모리 장치.
  20. 기판 상에 교대로 적층되는 게이트 층간절연막들과 전극층들;
    상기 게이트 층간절연막들과 상기 전극층들을 관통하여 상기 기판 속으로 연장되는 수직 반도체 패턴;
    상기 수직 반도체 패턴과 상기 전극층들 사이에 각각 개재되며 서로 이격되는 블로킹 절연 패턴들;
    상기 블로킹 절연 패턴들과 상기 수직 반도체 패턴 사이에 개재되며 상기 블로킹 절연 패턴들과 상기 게이트 층간절연막들과 동시에 접하는 터널 절연막; 및
    상기 블로킹 절연 패턴들과 상기 터널 절연막 사이에 각각 개재되며 서로 이격되는 제 1 전하 저장 패턴들을 포함하되,
    상기 제 1 전하 저장 패턴들 중 적어도 하나의 제 1 전하 저장 패턴의 수직 길이는, 상기 블로킹 절연 패턴 중에 상기 하나의 제 1 전하 저장 패턴과 접하는 상기 블로킹 절연 패턴의 수직 길이보다 큰 3차원 반도체 메모리 장치.

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