KR20190123050A - 3차원 반도체 메모리 장치 - Google Patents

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Abstract

3차원 반도체 메모리 장치가 제공된다. 이 장치는 셀 어레이 영역과 연결 영역을 포함하는 기판의 전면 상에 차례로 적층된 게이트 전극들을 포함하는 전극 구조체; 상기 셀 어레이 영역에서 상기 전극 구조체와 상기 기판 사이에 개재되는 제 1 소오스 도전 패턴; 및 상기 셀 어레이 영역에서 상기 전극 구조체와 상기 제 1 소오스 도전 패턴을 관통하여 상기 기판 내부로 연장되는 셀 수직 반도체 패턴들과 제 1 더미 수직 반도체 패턴을 포함하되, 상기 셀 수직 반도체 패턴들은 상기 제 1 소오스 도전 패턴과 접하고, 상기 제 1 더미 수직 반도체 패턴은 상기 제 1 소오스 도전 패턴으로부터 절연된다.

Description

3차원 반도체 메모리 장치{THREE-DIMENSIONAL SEMICONDUCTOR DEVICES}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는, 셀 어레이 영역과 연결 영역을 포함하는 기판의 전면 상에 차례로 적층된 게이트 전극들을 포함하는 전극 구조체; 상기 셀 어레이 영역에서 상기 전극 구조체와 상기 기판 사이에 개재되는 제 1 소오스 도전 패턴; 및 상기 셀 어레이 영역에서 상기 전극 구조체와 상기 제 1 소오스 도전 패턴을 관통하여 상기 기판 내부로 연장되는 셀 수직 반도체 패턴들과 제 1 더미 수직 반도체 패턴을 포함하되, 상기 셀 수직 반도체 패턴들은 상기 제 1 소오스 도전 패턴과 접하고, 상기 제 1 더미 수직 반도체 패턴은 상기 제 1 소오스 도전 패턴으로부터 절연된다.
본 발명의 일 양태에 따른 3차원 반도체 메모리 장치는 기판 상에 차례로 적층된 게이트 전극들을 포함하는 전극 구조체; 상기 전극 구조체와 상기 기판 사이에 개재되는 소오스 구조체; 상기 전극 구조체 상에 배치되는 비트라인; 및 상기 전극 구조체와 상기 소오스 구조체를 관통하여 상기 기판 내부로 연장되나 상기 비트라인으로부터 절연되는 더미 수직 반도체 패턴을 포함하되, 상기 더미 수직 반도체 패턴은 상기 소오스 구조체로부터 절연된다.
본 발명의 다른 양태에 따른 3차원 반도체 메모리 장치는 기판 상에 차례로 적층된 게이트 전극들을 포함하는 전극 구조체; 상기 전극 구조체와 상기 기판 사이에 개재되는 소오스 구조체; 및 상기 전극 구조체를 관통하여 상기 소오스 구조체와 전기적으로 연결되는 소오스 콘택 플러그를 포함하되, 상기 소오스 콘택 플러그의 하부면은 요철구조를 가진다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서는 더미 수직 반도체 패턴들이 소오스 구조체로부터 절연될 수 있다. 이로써 소자 동작시 더미 상기 더미 수직 반도체 패턴들의 플로팅이 원할하게 이루어질 수 있고 누설 전류 경로를 차단할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 지지 패턴들을 포함하여 제조 과정에서 몰드 구조체의 붕괴를 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 배치 구조를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이의 회로도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 4는 본 발명의 실시예들에 따라 도 3을 A-A'선 및 B-B'선을 따라 자른 단면도이다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 세부 평면도이다.
도 6a는 도 4의 'P1' 부분을 확대한 도면이다.
도 6b는 본 발명의 소오스 콘택 플러그와 제 2 지지 패턴의 결합 관계를 나타내는 사시도이다.
도 7a 내지 도 7j는 도 4의 단면을 가지는 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 도면들이다.
도 8은 본 발명의 실시예들에 따라 도 3을 A-A'선 및 B-B'선을 따라 자른 단면도이다.
도 9는 본 발명의 실시예들에 따라 도 3을 A-A'선 및 B-B'선을 따라 자른 단면도이다.
도 10은 도 9의 'P2' 부분을 확대한 도면이다.
도 11a 내지 도 11e는 도 9의 단면을 가지는 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 도면들이다.
도 12는 본 발명의 실시예들에 따라 도 3을 A-A'선 및 B-B'선을 따라 자른 단면도이다.
도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 세부 평면도이다.
도 14는 본 발명의 실시예들에 따라 도 13을 C-C' 선으로 자른 반도체 장치의 부분 단면도이다.
도 15는 본 발명의 실시예들에 따라 도 13을 C-C' 선으로 자른 반도체 장치의 부분 단면도이다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 세부 평면도이다.
도 17은 본 발명의 실시예들에 따라 도 16을 D-D' 선으로 자른 반도체 장치의 부분 단면도이다.
도 18은 본 발명의 실시예들에 따라 도 16을 D-D' 선으로 자른 반도체 장치의 부분 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 배치 구조를 설명하기 위한 도면이다.
도 1을 참조하면, 3차원 반도체 메모리 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 칼럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 실시예들에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역(CNR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 실시예들에서, 메모리 셀 어레이는 데이터 소거 단위인 복수 개의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함할 수 있다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드 라인들을 선택하는 로우 디코더가 배치되며, 연결 영역(CNR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로의 제어 신호에 응답하여 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
칼럼 디코더 영역(COL DCR)에는 메모리 셀 어레이의 비트라인들과 연결되는 칼럼 디코더가 배치된다. 칼럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이의 회로도이다.
도 2를 참조하면, 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수 개의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
셀 스트링들(CSTR)은 제 1 및 제 2 방향들(D1, D2)을 따라 2차원적으로 배열될 수 있으며, 제 3 방향(D3)을 따라 연장될 수 있다. 비트 라인들(BL0-BL2)은 제 1 방향(D1)으로 서로 이격되며, 제 2 방향(D2)으로 연장될 수 있다.
비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
실시예들에 따르면, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST), 및 소거 제어 트랜지스터(ECT)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있다. 이와 달리, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 메모리 셀 트랜지스터들(MCT)은 제 1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다. 소거 제어 트랜지스터(ECT)는 접지 선택 트랜지스터(GST)와 공통 소오스 라인(CSL) 사이에 연결될 수 있다. 나아가, 셀 스트링들(CSTR) 각각은 제 1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터들(MCT) 중 최상위의 것 사이에 그리고, 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터들(MCT) 중 최하위의 것 사이에 각각 연결된 더미 셀 트랜지스터들(DMC)을 더 포함할 수 있다.
실시예들에 따르면, 제 1 스트링 선택 트랜지스터(SST1)는 제 1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 각각 제어 될 수 있으며, 더미 셀들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL0, GSL1 또는 GSL2)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 소거 제어 트랜지스터들(ECT)의 소오스들에 공통으로 연결될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 제 1 방향(D1)을 따라 연장되며, 제 2 방향(D2)으로 서로 이격될 수 있다. 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터들(ECT)은 메모리 셀 어레이의 소거 동작시 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시킬 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 4는 본 발명의 실시예들에 따라 도 3을 A-A'선 및 B-B'선을 따라 자른 단면도이다. 도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 세부 평면도이다. 특히 도 5는 도 6a에서 제 1 소오스 도전 패턴(SCP1)의 높이에서 본 3차원 반도체 메모리 장치의 세부 평면도에 해당할 수 있다. 도 6a는 도 4의 'P1' 부분을 확대한 도면이다. 도 6b는 본 발명의 소오스 콘택 플러그와 제 2 지지 패턴의 결합 관계를 나타내는 사시도이다.
도 3 및 도 4를 참조하면, 기판(10)은 셀 어레이 영역(CAR)과 연결 영역(CNR)을 포함할 수 있다. 연결 영역(CNR)은 셀 어레이 영역(CAR)의 가장 자리에 위치할 수 있다. 기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 기판(10)에는 예를 들면 제 1 도전형의 불순물이 도핑될 수 있다.
실시예들에 따른 3차원 반도체 메모리 장치는 상기 기판(10) 상에 제공된 전극 구조체들(ST)과, 전극 구조체(ST)와 기판(10) 사이에 제공된 소오스 구조체(SC)를 포함할 수 있다. 상기 셀 어레이 영역(CAR)에는 상기 전극 구조체(ST)와 상기 소오스 구조체(SC)를 관통하여 상기 기판(10) 속으로 연장되는 복수개의 셀 수직 반도체 패턴들(VS)과 제 1 더미 수직 반도체 패턴들(DVS1)이 배치될 수 있다. 하나의 전극 구조체(ST)에서 상기 제 1 더미 수직 반도체 패턴들(DVS1)은 제 1 방향(D1)을 따라 일렬로 배치될 수 있다. 상기 제 1 더미 수직 반도체 패턴들(DVS1)은 하나의 전극 구조체(ST)에서 중심부에 배치될 수 있다. 상기 셀 수직 반도체 패턴들(VS)과 상기 전극 구조체(ST) 사이에는 셀 데이터 저장 패턴들(DSP)이 각각 개재될 수 있다. 상기 제 1 더미 수직 반도체 패턴들(DVS1)과 상기 전극 구조체(ST) 사이에는 제 1 더미 데이터 저장 패턴들(DSPd1)이 각각 개재될 수 있다.
상기 전극 구조체(ST)는 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있으며, 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 하나의 전극 구조체(ST)는 제 1 방향(D1)으로 연장되는 소오스 콘택 플러그들(CSPLG) 사이에 배치될 수 있다. 소오스 콘택 플러그들(CSPLG)과 전극 구조체(ST) 사이에 절연 물질로 이루어진 절연 스페이서(SS)가 배치될 수 있다. 상기 소오스 콘택 플러그들(CSPLG)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
상기 전극 구조체(ST)는 제 1 및 제 2 방향들(D1, D2)에 대해 수직하는 제 3 방향(D3; 즉, 수직 방향)을 따라 적층된 전극들(EGE, GGE, CGE, SGE)을 포함할 수 있다. 상기 전극 구조체(ST)의 게이트 전극들(EGE, GGE, CGE, SGE)은 기판(10)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있으며, 상기 전극 구조체(ST)의 높이는 셀 어레이 영역(CAR)에서 멀어질수록 감소될 수 있다. 상기 게이트 전극들(EGE, GGE, CGE, SGE) 각각은 연결 영역(CNR)에서 패드부(미도시)를 가질 수 있다.
실시예들에 따르면, 상기 게이트 전극들(EGE, GGE, CGE, SGE) 사이에 게이트 층간절연막들(12)이 개재될 수 있다. 상기 게이트 전극들(EGE, GGE, CGE, SGE)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 게이트 층간절연막들(12)은 실리콘 산화막 및/또는 저유전막을 포함할 수 있다.
상기 게이트 전극들(EGE, GGE, CGE, SGE)은 차례로 적층된 소거 제어 게이트 전극(EGE), 접지 선택 게이트 전극들(GGE), 셀 게이트 전극들(CGE) 및 스트링 선택 게이트 전극(SGE)을 포함할 수 있다. 상기 소거 제어 게이트 전극(EGE), 상기 접지 선택 게이트 전극들(GGE) 및 상기 스트링 선택 게이트 전극(SGE)는 각각 두 층 이상으로 배치될 수도 있다. 상기 게이트 전극들(EGE, GGE, CGE, SGE)간의 간격은 필요에 따라 조절될 수 있다. 예를 들면, 상기 접지 선택 게이트 전극(GGE)과 이에 가장 인접한 셀 게이트 전극(CGE) 간의 간격은 상기 셀 게이트 전극들(CGE) 간의 간격보다 넓을 수 있다. 상기 스트링 선택 게이트 전극(SGE)과 이에 가장 인접한 셀 게이트 전극(CGE) 간의 간격은 상기 셀 게이트 전극들(CGE) 간의 간격보다 넓을 수 있다.
상기 소거 제어 게이트 전극(EGE)은 상기 소오스 구조체(SC)와 인접할 수 있다. 상기 소거 제어 게이트 전극(EGE)은 게이트 유도 드레인 누설(GIDL)을 발생시키는 소거 제어 트랜지스터(도 2의 ECT)의 게이트 전극으로 이용될 수 있다. 상기 접지 선택 게이트 전극들(GGE)은 공통 소오스 라인(도 2의 CSL)과 수직 반도체 패턴들(VS) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터들(도 2의 GST)의 게이트 전극들로 이용될 수 있다.
상기 셀 게이트 전극들(CGE)은 기판(10)의 상면으로부터 서로 다른 레벨에 위치할 수 있다. 상기 셀 게이트 전극들(CGE)은 메모리 및 더미 셀 트랜지스터들(도 2의 MCT, DMC)의 제어 게이트 전극들(도 2의 WL0-WL3, DWL)로 사용될 수 있다.
도시하지는 않았지만, 하나의 전극 구조체(ST)에서 상기 제 1 더미 수직 반도체 패턴들(DVS1)의 상부들 사이에 분리 절연 패턴들(미도시)이 배치될 수 있다. 제 1 방향(D1)을 따라 일렬로 늘어선 상기 제 1 더미 수직 반도체 패턴들(DVS1)과 이들 상부들 사이에 개재된 상기 분리 절연 패턴들(미도시)에 의해 상기 스트링 선택 게이트 전극(SGE)은 하나의 전극 구조체(ST)에서 둘로 나눠질 수 있다. 즉, 하나의 전극 구조체(ST)에서 상기 스트링 선택 게이트 전극들(SGE)은 상기 제 2 방향(D2)으로 이격될 수 있다. 상기 스트링 선택 게이트 전극들(SGE)은 비트 라인(BL)과 수직 반도체 패턴들(VS) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터(도 2의 SST2)의 게이트 전극으로 사용될 수 있다. 도 3과 도 4에서는, 도 2의 제1 스트링 선택 트랜지스터들(SST1)이 미도시되었다.
상기 셀 어레이 영역(CAR)에서, 상기 전극 구조체(ST)와 상기 기판(10) 사이에 소오스 구조체(SC)가 배치될 수 있다. 소오스 구조체(SC)는 기판(10)의 상면과 평행할 수 있다. 소오스 구조체(SC)는 차례로 적층된 제 1 및 제 2 소오스 도전 패턴들(SCP1, SCP2)을 포함할 수 있다. 제 1 소오스 도전 패턴(SCP1)은 상기 기판(10)과 접촉할 수 있으며, 제 2 소오스 도전 패턴(SCP2)은 제 1 소오스 도전 패턴(SCP1)의 상면과 직접 접촉할 수 있다. 상기 제 1 소오스 도전 패턴(SCP1)은 예를 들면 제 2 도전형의 불순물이 도핑된 폴리실리콘으로 형성될 수 있다. 상기 제 2 도전형은 상기 제 1 도전형과 반대일 수 있다. 상기 제 2 소오스 도전 패턴(SCP2)은 예를 들면 불순물이 도핑되거나 도핑되지 않은 폴리실리콘으로 형성될 수 있다. 상기 제 2 소오스 도전 패턴(SPC2)에 도핑될 수 있는 불순물은 예를 들면 상기 제 2 도전형일 수 있다. 상기 제 2 도전형을 가지는 불순물은 예를 들면 인(P) 또는 비소(As))일 수 있다.
도 3, 4, 5, 6a 및 6b를 참조하면, 상기 제 1 더미 데이터 저장 패턴(DSPd1)과 상기 제 1 소오스 도전 패턴(SCP1) 사이에는 제 1 지지 패턴(341)이 개재될 수 있다. 상기 제 1 지지 패턴(341)은 평면적 관점에서 상기 제 1 방향(D1)을 따라 연장되는 라인 형태를 가지며, 상기 제 1 더미 수직 반도체 패턴들(DVS1)을 둘러쌀 수 있다. 하나의 전극 구조체(ST) 에서 상기 제 1 지지 패턴(341)에 의해 상기 제 1 소오스 도전 패턴(SCP1)은 둘로 나뉠 수 있다. 상기 제 1 지지 패턴(341)과 상기 제 2 소오스 도전 패턴(SCP2) 사이에는 제 1 절연 패턴(350a)이 개재될 수 있다. 상기 제 1 지지 패턴(341)의 측벽은 상기 제 1 절연 패턴(350a)의 가장자리 보다 옆으로 돌출될 수 있다.
상기 소오스 콘택 플러그(CSPLG)의 일부분과 상기 기판(10) 사이에는 제 2 지지 패턴(342)이 개재될 수 있다. 상기 제 1 지지 패턴(341)과 상기 제 2 지지 패턴(342)은 예를 들면 탄소가 도핑된 폴리실리콘으로 형성될 수 있다. 상기 제 2 지지 패턴(342)은 상기 제 1 방향(D1)을 따라 서로 이격되는 섬 형태를 가질 수 있다. 상기 제 2 지지 패턴(342)과 상기 제 2 소오스 도전 패턴(SCP2) 사이에는 제 2 절연 패턴(350b)이 개재될 수 있다. 상기 제 2 지지 패턴(342)의 측벽은 상기 제 2 절연 패턴(350b)의 가장자리 보다 옆으로 돌출될 수 있다.
상기 소오스 콘택 플러그(CSPLG)의 하부면(15)은 요청 구조를 가질 수 있다. 즉, 상기 소오스 콘택 플러그(CSPLG)의 하부면(15)의 높이는 위치에 따라 다를 수 있다. 즉, 상기 제 2 지지 패턴(342)과 접하는 상기 소오스 콘택 플러그(CSPLG)의 하부면(15)은 상기 기판(10)과 접하는 상기 소오스 콘택 플러그(CSPLG)의 하부면(15) 보다 높을 수 있다. 상기 소오스 콘택 플러그(CSPLG) 아래에서 상기 기판(10)에는 불순물 도핑 영역(13)이 배치될 수 있다. 상기 불순물 도핑 영역(13)은 상기 제 2 지지 패턴(342) 내부에도 배치될 수 다. 상기 불순물 도핑 영역(13)의 높이는 위치에 따라 다를 수 있다. 즉, 상기 제 2 지지 패턴(342)의 위치에서 상기 불순물 도핑 영역(13)은 다른 곳 보다 높을 수 있다. 상기 불순물 도핑 영역(13)에는 예를 들면 제 2 도전형의 불순물이 도핑될 수 있다. 상기 소오스 구조체(SC) 중에 적어도 상기 제 1 소오스 도전 패턴(SCP1)과 상기 불순물 도핑 영역(13)은 도 2의 공통 소오스 라인(CSL)에 대응될 수 있다.
상기 제 2 소오스 도전 패턴(SCP2)은 연장되어 상기 연결 영역(CNR)을 모두 덮을 수 있다. 상기 연결 영역(CNR)에서 상기 제 2 소오스 도전 패턴(SCP2)과 상기 기판(10) 사이에는 제 3 지지 패턴(343)이 개재될 수 있다. 상기 제 3 지지 패턴(343)은 상기 연결 영역(CNR)을 모두 덮을 수 있다. 상기 제 3 지지 패턴(343)은 탄소가 도핑된 폴리실리콘으로 형성될 수 있다. 상기 제 3 지지 패턴(343)과 상기 제 2 소오스 도전 패턴(SCP2) 사이에는 제 3 절연 패턴(350c)이 개재될 수 있다. 상기 제 1 내지 제 3 절연 패턴들(350a, 350b, 350c)은 예를 들면 실리콘 산화막, 실리콘 질화막 및 실리콘산화질화막과 같은 절연물질로 형성될 수 있다.
상기 연결 영역(CNR)에서 상기 전극 구조체(ST), 상기 제 2 소오스 도전 패턴(SCP2), 제 3 절연 패턴(350c) 및 상기 제 3 지지 패턴(343)을 관통하여 상기 기판(10)의 내부로 연장되는 복수개의 제 2 더미 수직 반도체 패턴들(DVS2)이 배치될 수 있다. 상기 제 2 더미 수직 반도체 패턴들(DVS2)과 상기 제 3 지지 패턴(343) 사이, 상기 제 2 더미 수직 반도체 패턴들(DVS2)과 상기 제 2 소오스 도전 패턴(SCP2) 사이에는 제 2 더미 데이터 저장 패턴(DSPd2)이 개재될 수 있다. 상기 제 2 더미 수직 반도체 패턴들(DVS2)은 상기 연결 영역(CNR)에서 게이트 전극들의 패드부들을 관통할 수 있다. 상기 제 2 더미 수직 반도체 패턴들(DVS2)의 폭은 상기 수직 반도체 패턴들(VS) 및 상기 제 1 더미 수직 반도체 패턴들(DVS1)보다 폭이 더 클 수 있다.
상기 셀 데이터 저장 패턴(DSP)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 상기 셀 데이터 저장 패턴(DSP)은 터널 절연막(TIL), 전하 저장막(CIL) 및 블로킹 절연막(BLK)을 포함할 수 있다. 상기 셀 데이터 저장 패턴(DSP)은 상기 제 1 소오스 도전 패턴(SCP1)과 상기 셀 수직 반도체 패턴(VS) 사이에 개재되지 않을 수 있다. 상기 셀 수직 반도체 패턴(VS)은 상기 제 1 소오스 도전 패턴(SCP1)과 접한다. 상기 셀 데이터 저장 패턴(DSP)의 하단은 상기 제 2 소오스 도전 패턴(SCP2)의 하부면 보다 높을 수 있다. 상기 제 1 소오스 도전 패턴(SCP1) 아래에서 상기 셀 수직 반도체 패턴(VS)과 상기 기판(10) 사이에는 잔여 셀 데이터 저장 패턴(DSPr)이 개재될 수 있다. 상기 잔여 셀 데이터 저장 패턴(DSPr)은 잔여 터널 절연막(TILr), 잔여 전하 저장막(CILr) 및 잔여 블로킹 절연막(BLKr)을 포함할 수 있다. 상기 잔여 셀 데이터 저장 패턴(DSPr)의 상단은 상기 제 1 지지 패턴(341)의 하부면 보다 낮을 수 있다.
상기 제 1 및 제 2 더미 데이터 저장 패턴(DSPd1, DSPd2)은 실질적으로 U자 형태의 단면을 가질 수 있다. 상기 제 1 더미 수직 반도체 패턴(DVS1)과 상기 제 2 더미 수직 반도체 패턴(DVS2)은 상기 소오스 구조체(SC)로부터 절연될 수 있다. 상기 제 1 더미 수직 반도체 패턴(DVS1)은 상기 제 1 더미 데이터 저장 패턴(DSPd1)에 의해 상기 제 2 더미 수직 반도체 패턴(DVS2)은 상기 제 1 및 제 2 소오스 도전 패턴들(SCP1, SCP2)로부터 절연될 수 있다. 상기 제 2 더미 수직 반도체 패턴(DVS2)은 상기 제 2 더미 데이터 저장 패턴(DSPd2)에 의해 상기 제 2 더미 수직 반도체 패턴(DVS2)은 상기 제 1 및 제 2 소오스 도전 패턴들(SCP1, SCP2)로부터 절연될 수 있다. 상기 제 1 및 제 2 더미 데이터 저장 패턴들(DSPd1, DSPd2)은 더미 터널 절연막(TILd), 더미 전하 저장막(CILd) 및 더미 블로킹 절연막(BLKd)을 포함할 수 있다.
상기 제 1 더미 수직 반도체 패턴(DVS1)과 상기 제 2 더미 수직 반도체 패턴(DVS2)은 소자 동작시 전압이 인가되지 않고 플로팅될 수 있다. 만약 상기 제 1 더미 수직 반도체 패턴(DVS1) 및 상기 제 2 더미 수직 반도체 패턴(DVS2) 중에 적어도 하나가 상기 소오스 구조체(SC)과 접하게 된다면, 상기 제 1 더미 수직 반도체 패턴(DVS1) 및 상기 제 2 더미 수직 반도체 패턴(DVS2)으로부터 상기 소오스 구조체(SC)로부터 누설 전류가 발생할 수 있다. 이로 인해 소자 동작에 문제가 생길 수 있다. 그러나 본 발명에서는 상기 제 1 더미 수직 반도체 패턴(DVS1)과 상기 제 2 더미 수직 반도체 패턴(DVS2)은 상기 소오스 구조체(SC)로부터 절연되므로 소자 동작시 플로팅이 원할하게 이루어질 수 있고 누설 전류 경로를 차단할 수 있다.
상기 터널 절연막(TIL), 잔여 터널 절연막(TILr) 및 상기 더미 터널 절연막(TILd)은 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 블로킹 절연막(BLK), 잔여 블로킹 절연막(BLKr) 및 상기 더미 블로킹 절연막(BLKd)은 예를 들면 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막일 수 있다. 상기 전하 저장막(CIL), 잔여 전하 저장막(CILr) 및 상기 더미 전하 저장막(CILd)은 예를 들면 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.
상기 제 1 소오스 도전 패턴(SCP1)은 상기 셀 수직 반도체 패턴(VS)과 상기 제 2 소오스 도전 패턴(SCP2) 사이로 연장되는 상부 연장부(SCP1u), 상기 셀 수직 반도체 패턴(VS)과 상기 기판(10) 사이로 연장되는 하부 연장부(SCP1b), 그리고 상기 제 1 지지 패턴(341)과 상기 제 2 소오스 도전 패턴(SCP2) 사이 또는 상기 제 2 지지 패터(342)과 상기 제 2 소오스 도전 패턴(SCP2) 사이로 연장되는 측부 연장부(SCP1s)를 포함할 수 있다. 상기 상부, 하부 및 측부 연장부들(SCP1u, SCP1b, SCP1s)의 표면은 라운드질 수 있다.
상기 셀 수직 반도체 패턴(VS)과 상기 제 1 및 제 2 더미 수직 반도체 패턴들(DVS1, DVS2)은 속이 빈 컵 형태들을 가질 수 있다. 그리고 매립 절연 패턴(VI)이 상기 셀 수직 반도체 패턴(VS)과 상기 제 1 및 제 2 더미 수직 반도체 패턴들(DVS1, DVS2) 안에 배치될 수 있다. 상기 매립 절연 패턴(VI)은 예를 들면 실리콘 산화막으로 형성될 수 있다.
평탄 절연막(110)이 기판(10) 상에 배치되어 상기 연결 영역(CNR)에서 상기 전극 구조체(ST)의 단부들을 덮을 수 있다. 상기 평탄 절연막(110)은 실질적으로 평탄한 상면을 가질 수 있다. 상기 평탄 절연막(110)은 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및/또는 저유전막을 포함할 수 있다. 상기 평탄 절연막(110)은 상기 제 2 더미 수직 반도체 패턴들(DVS2)에 의해 관통될 수 있다.
상기 수직 반도체 패턴들(VS) 및 상기 제 1 및 제 2 더미 수직 반도체 패턴들(DVS1, DVS2)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 상기 수직 반도체 패턴들(VS) 및 상기 제 1 및 제 2 더미 수직 반도체 패턴들(DVS1, DVS2)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체일 수도 있다. 상기 수직 반도체 패턴들(VS) 및 상기 제 1 및 제 2 더미 수직 반도체 패턴들(DVS1, DVS2)은 다결정(polycrystalline) 반도체 물질을 포함할 수 있다.
반도체 물질을 포함하는 상기 수직 반도체 패턴들(VS)은 도 2를 참조하여 설명된 소거 제어 트랜지스터(ECT), 스트링 및 접지 선택 트랜지스터들(SST, GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들로써 사용될 수 있다. 상기 수직 반도체 패턴들(VS) 및 상기 제 1 및 제 2 더미 수직 반도체 패턴들(DVS1, DVS2) 각각의 상단에 비트라인 도전 패드(BLPAD)가 형성될 수 있다. 비트라인 도전 패드(BLPAD)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다. 상기 수직 반도체 패턴들(VS) 상에 위치하는 비트라인 도전 패드(BLPAD)는 비트 라인(BL)과 연결될 수 있다. 그러나 상기 제 1 및 제 2 더미 수직 반도체 패턴들(DVS1, DVS2) 상에 위치하는 비트라인 도전 패드(BLPAD)는 비트 라인(BL)과 연결되지 않는다.
수평 절연 패턴(HL)이 상기 게이트 전극들(EGE, GGE, CGE, SGE)의 일측벽들과 상기 데이터 저장 패턴들(DSP, DSPd1, DSPd2) 사이에 제공될 수 있다. 상기 수평 절연 패턴(HL)은 상기 게이트 전극들(EGE, GGE, CGE, SGE)의 일측벽들 상에서 상기 게이트 전극들(EGE, GGE, CGE, SGE)의 상면들 및 하면들로 연장될 수 있다. 상기 수평 절연 패턴(HL)은 NAND 플래시 메모리 장치의 데이터 저장막의 일부로서 전하 저장막 및 블록킹 절연막을 포함할 수 있다. 이와 달리, 상기 수평 절연 패턴(HL)은 블록킹 절연막 만을 포함할 수 있다.
제 1 및 제 2 층간 절연막들(121, 123)이 상기 평탄 절연막(110) 상에 차례로 적층될 수 있으며, 상기 전극 구조체(ST), 상기 수직 반도체 패턴들(VS) 및 상기 제 1 및 제 2 더미 수직 반도체 패턴들(DVS1, DVS2)을 덮을 수 있다. 상기 제 2 층간절연막(123) 상에 배치되는 비트라인들(BL)은 비트 라인 콘택 플러그들(BPLG)을 통해 인접하는 수직 반도체 패턴들(VS)에 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 수직 반도체 패턴들(VS, DVS1, DVS2)과 상기 기판(10)을 연결하기 위한 버팅(Butting) 콘택 플러그를 배제할 수 있다. 주로 SEG(Selective Epitaxial Growth) 방식으로 형성되는 버팅 콘택 플러그의 높이 산포에 의해 소자 성능이 저하될 수 있다. 또한 고집적화로 인해 수직 반도체 패턴들(VS, DVS1, DVS2)의 폭이 작아짐에 따라 버팅 콘택 플러그와의 접합이 어려워지고 있다. 본 발명에서는 버팅 콘택 플러그를 배제함으로써 버팅 콘택 플러그의 채택에 따른 문제점들을 해결할 수 있다. 또한 본 발명에서는 셀 수직 반도체 패턴들(VS)의 측면이 소오스 구조체(SC)와 접하므로 버팅 콘택 플러그를 채택한 구조보다 접합 면적을 증대시켜 안정적인 소자 동작이 가능하다.
도 7a 내지 도 7j는 도 4의 단면을 가지는 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 도면들이다.
도 7a를 참조하면 셀 어레이 영역(CAR)과 연결 영역(CNR)을 포함하는 기판(10)을 준비한다. 상기 기판(10)의 전면 상에 제 1 반도체막(340)을 형성한다. 상기 제 1 반도체막(340)은 예를 들면 불순물이 도핑되지 않은 폴리실리콘막으로 형성될 수 있다. 상기 제 1 반도체막(340) 상에 제 1 마스크막(MP1)을 형성한다. 상기 제 1 마스크막(MP1)은 상기 셀 어레이 영역(CAR)에서 제 1 및 제 2 지지 패턴들(341, 342)의 위치를 한정시키는 개구부들을 가질 수 있다. 상기 제 1 마스크막(MP1)은 상기 연결 영역(CNR)을 노출시킬 수 있다. 상기 제 1 마스크막(MP1)은 상기 반도체막(340)과 식각 선택비를 가지는 물질로 예를 들면 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 포토레지스트막, ACL(Amorphous Carbon Layer), SOH(Spin on Hardmask) 중 적어도 하나로 형성될 수 있다. 상기 제 1 마스크막(MP1)을 이온주입 마스크로 이용하여 이온주입 공정을 진행하여 상기 제 1 반도체막(340)에 부분적으로 탄소를 도핑할 수 있다. 이로써 제 1 내지 제 3 지지 패턴들(341, 342, 343)을 형성할 수 있다.
도 7b를 참조하면, 상기 제 1 마스크막(MP1)을 제거할 수 있다. 상기 제 1 반도체막(340)과 상기 제 1 내지 제 3 지지 패턴들(341, 342, 343) 상에 식각 저지막(350)과 제 2 반도체막(360)을 차례로 적층할 수 있다. 상기 식각 저지막(350)은 예를 들면 실리콘 산화막 및 실리콘 질화막 중 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 상기 제 2 반도체막(360)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘막으로 형성될 수 있다. 상기 제 2 반도체막(360) 상에 게이트 층간절연막들(12)과 희생막들(22)을 교대로 적층하여 몰드 구조체(100)를 형성할 수 있다. 상기 게이트 층간절연막들(12)은 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 희생막들(22)은 예를 들면 실리콘질화막으로 형성될 수 있다. 복수회의 식각 공정들을 진행하여 상기 몰드 구조체(100)의 단부를 계단 형태로 형성할 수 있다. 상기 기판(10)의 전면 상에 평탄 절연막(110)을 형성하고 CMP(Chemical Mechanical Polishing) 공정을 진행하여 상기 연결 영역(CNR)에 상기 평탄 절연막(110)을 남길 수 있다.
도 7c를 참조하면, 상기 셀 어레이 영역(CAR)에서 상기 몰드 구조체(100), 상기 제 2 반도체막(360), 상기 식각 저지막(350), 상기 제 1 반도체막(340) 및 상기 기판(10)의 일부를 관통하는 셀 수직 반도체 패턴들(VS)과 이들의 측벽을 각각 감싸는 셀 데이터 저장 패턴들(DSP)을 형성할 수 있다. 이와 동시에 상기 몰드 구조체(100), 상기 제 2 반도체막(360), 상기 식각 저지막(350), 상기 제 1 지지 패턴(341) 및 상기 기판(10)의 일부를 관통하는 제 1 더미 수직 반도체 패턴들(DVS)과 이의 측벽을 각각 감싸는 제 1 더미 데이터 저장 패턴들(DSPd1)을 형성할 수 있다. 이와 동시에 상기 연결 영역(CNR)에서 상기 평탄 절연막(110), 상기 몰드 구조체(100)의 단부들, 상기 제 2 반도체막(360), 상기 식각 저지막(350), 상기 제 3 지지 패턴(343) 및 상기 기판(10)의 일부를 관통하는 제 2 더미 수직 반도체 패턴(DVS2), 그리고 이의 측벽을 각각 감싸는 제 2 더미 데이터 저장 패턴(DSPd2)을 형성할 수 있다. 상기 제 1 더미 데이터 저장 패턴(DSPd1)은 상기 제 1 지지 패턴(341)에 의해 상기 제 1 반도체막(340)과 이격되도록 형성될 수 있다. 상기 셀 수직 반도체 패턴들(VS)과 상기 제 1 및 제 2 더미 수직 반도체 패턴들(DVS1, DVS2)의 상부에 비트라인 도전 패드(BLPAD)를 형성할 수 있다. 상기 몰드 구조체(100)과 상기 평탄 절연막(110) 상에 제 1 층간절연막(121)을 형성할 수 있다.
계속해서, 상기 셀 어레이 영역(CAR)에서 상기 제 1 층간절연막(121), 상기 몰드 구조체(100), 상기 제 2 반도체막(360) 및 상기 식각 저지막(350)을 식각하여 상기 제 1 반도체막(340)과 상기 제 2 지지 패턴(342)을 노출시키는 제 1 그루브(112)를 형성할 수 있다. 상기 제 1 그루브(112)의 측벽을 덮는 희생 스페이서(114)을 형성할 수 있다. 상기 희생 스페이서(114)는 예를 들면 실리콘 질화막 및 실리콘 산화막 중 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다.
도 7e를 참조하면, 상기 제 1 그루브(112)에 의해 노출된 상기 제 1 반도체막(340)을 제거하여 제 1 빈 공간(116)을 형성할 수 있다. 상기 제 1 반도체막(340)은 예를 들면 등방성 식각 공정으로 제거될 수 있다. 상기 제 1 반도체막(340)이 제거될 때, 상기 제 1 내지 제 3 지지 패턴들(341, 342, 343)은 탄소가 도핑되었기에 제거되지 않는다. 상기 제 1 빈 공간(116)은 상기 제 1 내지 제 3 지지 패턴들(341, 342, 343)의 측벽들, 상기 식각 저지막(350)의 하부면, 상기 기판(10)의 상부면, 그리고 상기 셀 데이터 저장 패턴들(DSP)의 하부 측벽들을 노출시킬 수 있다. 이때 상기 제 1 및 제 2 더미 데이터 저장 패턴들(DSPd1, DSPd2)의 측벽들은 상기 제 1 및 제 3 지지 패턴들(341, 343)에 의해 노출되지 않는다. 도 7e의 과정에서 상기 제 1 내지 제 3 지지 패턴들(341, 342, 343)은 상기 몰드 구조체(100)의 쓰러짐을 막는 기능을 할 수 있다. 특히 상기 제 2 및 제 3 지지 패턴들(342, 343)에 의해 상기 제 1 지지 패턴(341)만 존재하는 경우에 비해 쓰러짐 방지가 강화될 수 있다.
도 7e와 도 7f를 참조하면, 상기 희생 스페이서(114)를 제거하여 상기 제 1 그루브(112)의 측벽을 노출시킬 수 있다. 상기 희생 스페이서(114)는 등방성 식각 공정에 의해 제거될 수 있다. 이때 상기 식각 저지막(350)의 일부도 제거되어 상기 제 2 반도체막(360)의 하부면과 측면 일부가 노출되고 제 1 내지 제 3 절연 패턴들(350a, 350b, 350c)이 형성될 수 있다. 또한 이때 상기 셀 데이터 저장 패턴(DSP)의 일부가 제거되어 상기 셀 수직 반도체 패턴들(VS)의 측벽들이 노출될 수 있다. 상기 제 1 내지 제 3 지지 패턴들(341, 342, 343)의 높이에서 상기 셀 데이터 저장 패턴(DSP)이 모두 제거되어 상기 기판(10)의 상부면 아래에 잔여 셀 데이터 저장 패턴(DSPr)이 남을 수 있다. 또한 상기 기판(10)의 상부 측벽이 일부 노출될 수 있다. 이 과정에서 상기 제 2 반도체막(360)은 상기 게이트 층간절연막들(12) 중에 최하층에 위치하는 게이트 층간절연막(12)이 식각되는 것을 방지하고 식각 저지막으로써 기능을 할 수 있다.
도 7f와 도 7g를 참조하면, 상기 기판(10)의 전면 상에 제 3 반도체막(118)을 콘포말하게 형성할 수 있다. 상기 제 3 반도체막(118)은 예를 들면 상기 제 2 도전형의 불순물이 도핑된 폴리실리콘막일 수 있다. 상기 제 3 반도체막(118)은 상기 제 1 빈 공간(116)을 채울 수 있다. 도시하지는 않았지만 이때 상기 제 3 반도체막(118) 내에 에어갭 영역 또는 심(seam)이 형성될 수 있다. 상기 제 3 반도체막(118)은 상기 제 1 그루브(112)의 측벽과 상기 제 1 층간절연막(121) 상에도 콘포말하게 형성될 수 있다.
도 7g와 도 7h를 참조하면, 상기 제 1 그루브(112)의 측벽과 바닥 그리고 상기 제 1 층간절연막(121) 상의 상기 제 3 반도체막(118)을 제거할 수 있다. 이로 인해 상기 제 1 그루브(112)의 바닥에서 상기 제 2 지지 패턴(342)의 상부면과 상기 기판(10)의 상부면, 상기 제 1 그루브(112)의 측벽 그리고 상기 제 1 층간절연막(121)의 상부면이 노출될 수 있다.
도 7h와 도 7i를 참조하면, 상기 제 1 그루브(112)의 측벽에서 노출된 상기 희생막들(22)을 제거하여 상기 게이트 층간절연막들(12) 사이에서 제 2 빈 공간(24)을 형성할 수 있다. 상기 제 2 빈 공간(24)에 의해 상기 게이트 층간절연막들(12)의 상하부면들이 노출될 수 있다. 또한 상기 연결 영역(CNR)에서 상기 제 2 빈공간(24)에 의해 상기 평탄 절연막(110)의 측벽이 노출될 수 있다. 이때 상기 셀 수직 반도체 패턴들(VS)과 상기 제 1 및 제 2 더미 수직 반도체 패턴들(DVS1, DVS2)은 상기 게이트 층간절연막들(12)의 붕괴를 방지할 수 있다.
도 7i, 도 7j 및 도 6a를 참조하면, 상기 기판(10)의 전면 상에 수평 절연막을 콘포말하게 형성할 수 있다. 그리고 도전막을 적층하여 상기 제 2 빈 공간(24)과 상기 제 1 그루브(112)를 채울 수 있다. 식각 공정을 진행하여 상기 제 1 그루브(112) 안에서 상기 수평 절연막과 상기 도전막을 제거하고, 상기 제 1 그루브(112)의 바닥에서 상기 제 2 지지 패턴(342)과 상기 기판(10)의 상부면을 노출시킬 수 있다. 이로 인해 수평 절연 패턴(HL)과 게이트 전극들(EGE, GGE, CGE, SGE)이 형성될 수 있다. 이온 주입 공정을 진행하여 상기 제 1 그루브(112)의 바닥에 노출된 상기 제 2 지지 패턴(342)과 상기 기판(10)에 불순물 도핑 영역(13)을 형성한다. 상기 제 1 그루브(112)의 측벽에 절연 스페이서(SS)를 형성하고, 도전막을 적층하고 식각하여 상기 제 1 그루브(112)를 채우는 소오스 콘택 플러그들(CSPLG)을 형성할 수 있다.
후속으로 도 4를 참조하여, 제 2 절연막(113), 비트 라인 콘택 플러그들(BPLG) 및 비트라인들(BL)을 형성할 수 있다.
도 8은 본 발명의 실시예들에 따라 도 3을 A-A'선 및 B-B'선을 따라 자른 단면도이다.
도 8을 참조하면, 본 예에 따른 3차원 반도체 장치에서 소오스 콘택 플러그(CSPLG)는 제 2 지지 패턴(342)을 관통하여 상기 기판(10)과 접할 수 있다. 즉, 상기 제 2 지지 패턴(342)은 상기 소오스 콘택 플러그(CSPLG)와 제 1 소오스 도전 패턴(SCP1) 사이에 개재될 수 있다. 이때 상기 소오스 콘택 플러그(CSPLG)의 하부면은 도 6b와 다르게, 위치에 따라 일정한 높이를 가질 수 있다. 또한 불순물 도핑 영역(13)은 상기 제 2 지지 패턴(342) 안에 형성되지 않고 상기 기판(10) 내에만 위치할 수 있다. 상기 불순물 도핑 영역(13)은 위치에 따라 일정한 높이를 가질 수 있다.
도 8의 3차원 반도체 장치를 제조하는 과정은 다음과 같다. 도 7i와 도 7j를 참조하여 설명한 과정에서 제 1 그루브(112) 안의 수평 절연막과 도전막을 제거한 후에, 상기 제 1 그루브(112) 바닥의 상기 제 2 지지 패턴(342)을 추가로 식각하여 상기 기판(10)의 상부면을 노출시킬 수 있다. 상기 제 1 그루브(112)의 바닥에 노출된 상기 기판(10) 내에 불순물 도핑 영역(13)을 형성한다. 그 외의 후속 공정은 도 7j 및 도 4를 참조하여 설명한 바와 동일/유사할 수 있다.
도 9는 본 발명의 실시예들에 따라 도 3을 A-A'선 및 B-B'선을 따라 자른 단면도이다. 도 10은 도 9의 'P2' 부분을 확대한 도면이다.
도 9 및 도 10을 참조하면, 본 예에 따른 3차원 반도체 장치에서는 소오스 구조체(SC)는 제 1 및 제 2 소오스 도전 패턴들(SCP1, SCP2)과 더불어 상기 제 1 소오스 도전 패턴(SCP1) 아래에 배치되는 제 3 소오스 도전 패턴(SCP3)을 포함할 수 있다. 상기 제 3 소오스 도전 패턴(SCP3)은 예를 들면 제 2 도전형의 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다. 상기 소오스 콘택 플러그(CSPLG)는 상기 제 3 소오스 도전 패턴(SCP3)과 접할 수 있다. 본 예에 따른 3차원 반도체 장치는 도 4의 불순물 도핑 영역(13)을 배제할 수 있다. 제 1 지지 패턴(341)과 상기 제 3 소오스 도전 패턴(SCP3) 사이에는 제 1 보조 절연 패턴(30a)이 개재될 수 있다. 상기 제 1 지지 패턴(341)의 측벽은 상기 제 1 보조 절연 패턴(30a)의 가장자리보다 옆으로 돌출될 수 있다. 제 2 지지 패턴(342)과 상기 제 3 소오스 도전 패턴(SCP3) 사이에는 제 2 보조 절연 패턴(30b)이 개재될 수 있다. 상기 제 2 지지 패턴(342)의 측벽은 상기 제 2 보조 절연 패턴(30b)의 가장자리보다 옆으로 돌출될 수 있다. 상기 제 3 소오스 도전 패턴(SCP3)은 연결 영역(CNR)의 전부를 덮을 수 있다. 상기 연결 영역(CNR)에서 상기 제 3 소오스 도전 패턴(SCP3)과 제 3 지지 패턴(343) 사이에는 제 3 보조 절연 패턴(30c)가 개재될 수 있다.
본 예에서, 셀 수직 반도체 패턴들(VS)과 제 1 및 제 2 더미 수직 반도체 패턴들(DVS1, DVS2)은 상기 제 3 소오스 도전 패턴(SCP3)을 관통하여 상기 기판(10) 내부로 연장될 수 있다. 제 1 및 제 2 더미 수직 반도체 패턴들(DVS1, DVS2)은 각각 제 1 및 제 2 더미 데이터 저장 패턴들(DSPd1, DSPd2)에 의해 상기 제 3 소오스 도전 패턴(SCP3)과 이격될 수 있다. 잔여 셀 데이터 저장 패턴(DSPr)의 상단은 상기 제 3 소오스 도전 패턴(SCP3)의 상부면 보다 낮을 수 있다.
도 10에서 상기 제 1 소오스 도전 패턴(SCP1)은 연장부들(SCP1u, SCP1b, SCP1su, SCP1sb)을 포함할 수 있다. 상부 연장부(SCP1u)는 상기 셀 수직 반도체 패턴(VS)과 상기 제 2 소오스 도전 패턴(SCP2) 사이로 연장될 수 있다. 하부 연장부(SCP1b)는 상기 셀 수직 반도체 패턴(VS)과 상기 제 3 소오스 도전 패턴(SCP3) 사이로 연장될 수 있다. 상측부 연장부(SCP1su)는 상기 제 1 지지 패턴(341)과 상기 제 2 소오스 도전 패턴(SCP2) 사이 또는 상기 제 2 지지 패터(342)과 상기 제 2 소오스 도전 패턴(SCP2) 사이로 연장될 수 있다. 하측부 연장부(SCP1sb)는 상기 제 1 지지 패턴(341)과 상기 제 3 소오스 도전 패턴(SCP3) 사이 또는 상기 제 2 지지 패터(342)과 상기 제 3 소오스 도전 패턴(SCP3) 사이로 연장될 수 있다. 상기 연장부들(SCP1u, SCP1b, SCP1su, SCP1sb)의 표면은 라운드질 수 있다. 그 외의 구조 및 동작은 도 1 내지 도 5를 참조하여 설명한 바와 동일/유사할 수 있다.
도 11a 내지 도 11e는 도 9의 단면을 가지는 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 도면들이다.
도 11a를 참조하면, 셀 어레이 영역(CAR)과 연결 영역(CNR)을 포함하는 기판(10)에 보조 반도체막(370)과 보조 식각 저지막(30)을 순차적으로 적층한다. 상기 보조 반도체막(370)은 예를 들면 제 2 도전형의 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다. 상기 보조 식각 저지막(30)은 실리콘 산화막과 실리콘 질화막 중 적어도 하나의 단일만 또는 다중막으로 형성될 수 있다. 상기 보조 식각 저지막(30) 상에 제 1 반도체막(340)을 형성한다. 상기 제 1 반도체막(340)은 예를 들면 불순물이 도핑되지 않은 폴리실리콘막으로 형성될 수 있다. 상기 제 1 반도체막(340) 상에 제 1 마스크막(MP1)을 형성한다. 상기 제 1 마스크막(MP1)을 이온주입 마스크로 이용하여 이온주입 공정을 진행하여 상기 제 1 반도체막(340)에 부분적으로 탄소를 도핑할 수 있다. 이로써 제 1 내지 제 3 지지 패턴들(341, 342, 343)을 형성할 수 있다.
도 11b를 참조하면, 도 7b 내지 도 7d에서 설명한 과정과 동일/유사하게 공정들을 진행하여 몰드 구조체(100), 평탄 절연막(110), 셀 수직 반도체 패턴들(VS), 제 1 및 제 2 더미 수직 반도체 패턴들(DVS1, DVS2), 셀 데이터 저장 패턴(DSP), 제 1 및 제 2 더미 데이터 저장 패턴(DSPd1, DSPd2), 제 1 층간절연막(121), 제 1 그루브(112) 및 희생 스페이서(114)등을 형성할 수 있다.
도 11c를 참조하면, 상기 제 1 그루브(112)에 의해 노출된 상기 제 1 반도체막(340)을 제거하여 제 1 빈 공간(116)을 형성할 수 있다. 상기 제 1 반도체막(340)은 예를 들면 등방성 식각 공정으로 제거될 수 있다. 상기 제 1 반도체막(340)이 제거될 때, 상기 제 1 내지 제 3 지지 패턴들(341, 342, 343)은 탄소가 도핑되었기에 제거되지 않는다. 상기 제 1 빈 공간(116)은 상기 제 1 내지 제 3 지지 패턴들(341, 342, 343)의 측벽들, 상기 식각 저지막(350)의 하부면, 상기 보조 식각 저지막(30)의 상부면, 그리고 상기 셀 데이터 저장 패턴들(DSP)의 하부 측벽들을 노출시킬 수 있다.
도 11d를 참조하면, 상기 희생 스페이서(114)를 제거하여 상기 제 1 그루브(112)의 측벽을 노출시킬 수 있다. 이때 상기 식각 저지막(350)의 일부도 제거되어 상기 제 2 반도체막(360)의 하부면과 측면 일부가 노출되고 제 1 내지 제 3 절연 패턴들(350a, 350b, 350c)이 형성될 수 있다. 또한 상기 보조 식각 저지막(30)의 일부도 제거되어 상기 보조 반도체막(370)의 상부면과 측면 일부가 노출되고 제 1 내지 제 3 보조 절연 패턴들(30a, 30b, 30c)이 형성될 수 있다. 또한 이때 상기 셀 데이터 저장 패턴(DSP)의 일부가 제거되어 상기 셀 수직 반도체 패턴들(VS)의 측벽들이 노출될 수 있다. 상기 제 1 내지 제 3 지지 패턴들(341, 342, 343)의 높이에서 상기 셀 데이터 저장 패턴(DSP)이 모두 제거되어 상기 기판(10)의 상부면 아래에 잔여 셀 데이터 저장 패턴(DSPr)이 남을 수 있다.
도 11e를 참조하면, 상기 기판(10)의 전면 상에 제 3 반도체막(118)을 콘포말하게 형성할 수 있다. 상기 제 3 반도체막(118)은 예를 들면 상기 제 2 도전형의 불순물이 도핑된 폴리실리콘막일 수 있다. 상기 제 3 반도체막(118)은 상기 제 1 빈 공간(116)을 채울 수 있다. 후속으로 도 7g 내지 도 7j 및 도 4를 참조하여 설명된 공정들을 진행할 수 있다. 이때 불순물 도핑 영역(13)을 형성하는 과정은 생략될 수 있다.
도 12는 본 발명의 실시예들에 따라 도 3을 A-A'선 및 B-B'선을 따라 자른 단면도이다.
도 12를 참조하면, 본 예에 따른 3차원 반도체 장치에서 소오스 콘택 플러그(CSPLG)는 제 2 지지 패턴(342)과 제 2 보조 절연 패턴(30b)을 관통하여 상기 제 3 소오스 도전 패턴(SCP3)과 접할 수 있다. 이때 상기 소오스 콘택 플러그(CSPLG)의 하부면은 도 9와 다르게, 위치에 따라 일정한 높이를 가질 수 있다.
도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 세부 평면도이다. 특히 도 13은 도 14 또는 도 15에서 제 1 소오스 도전 패턴(SCP1)의 높이에서 본 3차원 반도체 메모리 장치의 세부 평면도에 해당할 수 있다. 도 14는 본 발명의 실시예들에 따라 도 13을 C-C' 선으로 자른 반도체 장치의 부분 단면도이다.
도 13 및 도 14를 참조하면, 평면적 관점에서 제 1 지지 패턴(341)은 제 2 방향(D2)으로 연장되어 제 1 더미 수직 반도체 패턴(DVS1)에 인접한 셀 수직 반도체 패턴(VS)의 측벽의 일부에 인접할 수 있다. 상기 제 1 지지 패턴(341)과 상기 셀 수직 반도체 패턴(VS) 사이에 개재된 셀 데이터 저장 패턴(DSP)은 평면적 관점에서 반원의 형태를 가질 수 있다. 제 2 지지 패턴(342)은 제 2 방향(D2)으로 연장되어 소오스 콘택 플러그(CSPLG)에 인접한 셀 수직 반도체 패턴(VS)의 측벽의 일부에 인접할 수 있다. 상기 제 2 지지 패턴(342)과 상기 셀 수직 반도체 패턴(VS) 사이에 개재된 셀 데이터 저장 패턴(DSP)은 평면적 관점에서 1/4호의 형태를 가질 수 있다.
도 14에서 상기 제 1 더미 수직 반도체 패턴(DVS1)에 인접한 셀 데이터 저장 패턴(DSP)은 분리되지 않는다. 따라서 상기 제 1 더미 수직 반도체 패턴(DVS1)에 인접한 셀 수직 반도체 패턴(VS)의 하부에는 잔여 셀 데이터 저장 패턴(DSPr)이 존재하지 않는다. 상기 제 1 더미 수직 반도체 패턴(DVS1)에 인접한 셀 데이터 저장 패턴(DSP)은 상기 제 2 소오스 도전 패턴(SCP2), 상기 제 1 절연 패턴(350a), 상기 제 1 지지 패턴(341) 및 상기 기판(10)과 접할 수 있다. 그 외의 구조 및 동작 과정은 도 1 내지 도 6b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 15는 본 발명의 실시예들에 따라 도 13을 C-C' 선으로 자른 반도체 장치의 부분 단면도이다. 도 15는 도 10과 도 14의 조합한 예를 도시한다.
도 13 및 도 15를 참조하면, 상기 제 1 더미 수직 반도체 패턴(DVS1)에 인접한 셀 데이터 저장 패턴(DSP)은 상기 제 2 소오스 도전 패턴(SCP2), 상기 제 1 절연 패턴(350a), 상기 제 1 지지 패턴(341), 제 1 보조 절연 패턴(30a) 및 상기 제 3 소오스 도전 패턴(SCP3)과 접할 수 있다. 그 외의 구성은 도 15와 도 10을 참조하여 설명한 바와 동일/유사할 수 있다.
도 16은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 세부 평면도이다. 특히 도 16은 도 17 또는 도 18에서 제 1 소오스 도전 패턴(SCP1)의 높이에서 본 3차원 반도체 메모리 장치의 세부 평면도에 해당할 수 있다. 도 17은 본 발명의 실시예들에 따라 도 16을 D-D' 선으로 자른 반도체 장치의 부분 단면도이다.
도 16 및 도 17을 참조하면, 평면적 관점에서 제 1 지지 패턴(341)의 측벽의 일부는 제 2 방향(D2)으로 연장되어 제 1 더미 수직 반도체 패턴(DVS1)에 인접한 셀 수직 반도체 패턴(VS)의 측벽의 일부에 인접할 수 있다. 상기 제 1 지지 패턴(341)의 측벽은 평면적 관점에서 요철 구조를 가질 수 있다. 상기 제 1 지지 패턴(341)과 상기 셀 수직 반도체 패턴(VS) 사이에 개재된 셀 데이터 저장 패턴(DSP)은 평면적 관점에서 1/4호의 형태를 가질 수 있다. 제 2 지지 패턴(342)은 제 1 방향(D1)과 제 2 방향(D2)으로 연장되어 소오스 콘택 플러그(CSPLG)에 인접한 셀 수직 반도체 패턴(VS)의 측벽의 일부에 인접할 수 있다. 상기 제 2 지지 패턴(342)과 상기 셀 수직 반도체 패턴(VS) 사이에 개재된 셀 데이터 저장 패턴(DSP)은 평면적 관점에서 반원의 형태를 가질 수 있다.
도 17에서 상기 소오스 콘택 플러그(CSPLG)에 인접한 셀 데이터 저장 패턴(DSP)은 분리되지 않는다. 따라서 상기 소오스 콘택 플러그(CSPLG)에 인접한 셀 수직 반도체 패턴(VS)의 하부에는 잔여 셀 데이터 저장 패턴(DSPr)이 존재하지 않는다. 상기 소오스 콘택 플러그(CSPLG)에 인접한 셀 데이터 저장 패턴(DSP)은 상기 제 2 소오스 도전 패턴(SCP2), 상기 제 2 절연 패턴(350b), 상기 제 2 지지 패턴(342) 및 상기 기판(10)과 접할 수 있다.
도 18은 본 발명의 실시예들에 따라 도 16을 D-D' 선으로 자른 반도체 장치의 부분 단면도이다. 도 18는 도 10과 도 17의 조합한 예를 도시한다.
도 18 및 도 16을 참조하면, 상기 소오스 콘택 플러그(CSPLG)에 인접한 셀 데이터 저장 패턴(DSP)은 상기 제 2 소오스 도전 패턴(SCP2), 상기 제 2 절연 패턴(350b), 상기 제 2 지지 패턴(342), 제 2 보조 절연 패턴(30b) 및 상기 제 3 소오스 도전 패턴(SCP3)과 접할 수 있다. 그 외의 구성은 도 17과 도 10을 참조하여 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 셀 어레이 영역과 연결 영역을 포함하는 기판의 전면 상에 차례로 적층된 게이트 전극들을 포함하는 전극 구조체;
    상기 셀 어레이 영역에서 상기 전극 구조체와 상기 기판 사이에 개재되는 제 1 소오스 도전 패턴; 및
    상기 셀 어레이 영역에서 상기 전극 구조체와 상기 제 1 소오스 도전 패턴을 관통하여 상기 기판 내부로 연장되는 셀 수직 반도체 패턴들과 제 1 더미 수직 반도체 패턴을 포함하되,
    상기 셀 수직 반도체 패턴들은 상기 제 1 소오스 도전 패턴과 접하고,
    상기 제 1 더미 수직 반도체 패턴은 상기 제 1 소오스 도전 패턴으로부터 절연되는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 더미 수직 반도체 패턴과 상기 제 1 소오스 도전 패턴 사이에서 상기 제 1 더미 수직 반도체 패턴들과 접하는 제 1 더미 데이터 저장 패턴; 및
    상기 제 1 더미 데이터 저장 패턴과 상기 제 1 소오스 도전 패턴 사이에 개재되는 제 1 지지 패턴을 더 포함하는 3차원 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 셀 수직 반도체 패턴들과 이격되며 상기 전극 구조체를 관통하여 상기 제 1 소오스 도전 패턴과 전기적으로 연결되는 소오스 콘택 플러그; 및
    상기 소오스 콘택 플러그에 인접한 제 2 지지 패턴을 더 포함하는 3차원 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 2 지지 패턴은 상기 소오스 콘택 플러그와 상기 기판 사이에 개재되는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 소오스 콘택 플러그는 일 방향으로 연장되는 라인 형태를 가지며,
    상기 소오스 콘택 플러그의 하부면은 요철구조를 가지는 반도체 메모리 장치.
  6. 제 2 항에 있어서,
    상기 제 1 소오스 도전 패턴과 상기 전극 구조체 사이에서 상기 제 1 소오스 도전 패턴과 접하는 제 2 소오스 도전 패턴을 더 포함하되,
    상기 제 2 소오스 도전 패턴과 상기 제 1 지지 패턴은 서로 이격되는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 소오스 도전 패턴과 상기 기판 사이에서 상기 제 1 소오스 도전 패턴과 접하는 제 3 소오스 도전 패턴을 더 포함하되,
    상기 제 3 소오스 도전 패턴과 상기 제 1 지지 패턴은 서로 이격되는 반도체 메모리 장치.
  8. 제 2 항에 있어서,
    상기 셀 수직 반도체 패턴들의 측면들과 접하는 셀 데이터 저장 패턴들을 더 포함하되,
    상기 셀 데이터 저장 패턴들 중 일부는 상기 제 1 지지 패턴과 접하고,
    상기 제 1 지지 패턴과 접하는 상기 셀 데이터 저장 패턴들 중 일부는 상기 제 1 지지 패턴의 높이의 평면적 관점에서 호(arc)의 형태를 가지는 반도체 메모리 장치.
  9. 기판 상에 차례로 적층된 게이트 전극들을 포함하는 전극 구조체;
    상기 전극 구조체와 상기 기판 사이에 개재되는 소오스 구조체;
    상기 전극 구조체 상에 배치되는 비트라인; 및
    상기 전극 구조체와 상기 소오스 구조체를 관통하여 상기 기판 내부로 연장되나 상기 비트라인으로부터 절연되는 더미 수직 반도체 패턴을 포함하되,
    상기 더미 수직 반도체 패턴은 상기 소오스 구조체로부터 절연되는 3차원 반도체 메모리 장치.
  10. 기판 상에 차례로 적층된 게이트 전극들을 포함하는 전극 구조체;
    상기 전극 구조체와 상기 기판 사이에 개재되는 소오스 구조체; 및
    상기 전극 구조체를 관통하여 상기 소오스 구조체와 전기적으로 연결되는 소오스 콘택 플러그를 포함하되,
    상기 소오스 콘택 플러그의 하부면은 요철구조를 가지는 3차원 반도체 메모리 장치.

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