CN112234069A - 三维半导体装置 - Google Patents

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Abstract

公开了一种三维半导体装置。所述三维半导体装置可以包括在第一方向上彼此分离的第一堆叠件和第二堆叠件，堆叠件中的每个包括垂直堆叠在基底上的电极。所述三维半导体装置还可以包括：垂直沟道结构，穿透电极并且连接到基底；层间绝缘层，位于垂直沟道结构的顶表面上；以及支撑图案，位于第一堆叠件与第二堆叠件的相对侧壁之间并且位于层间绝缘层中。支撑图案的底表面可以定位在比电极中的最上面的电极的顶表面的水平高的水平处。

Description

三维半导体装置
本专利申请要求于2019年7月15日在韩国知识产权局提交的第10-2019-0085255号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
本公开涉及三维半导体装置，具体地，涉及具有提高的可靠性和集成度的三维半导体装置。
背景技术
为了解决消费者对提高性能和降低价格的需求，期望提高半导体装置的集成度。在半导体装置中，由于集成度是决定产品价格的重要因素，所以尤其期望提高的集成度。在二维或平面半导体装置中，集成度主要由单位存储器单元所占据的面积决定。如此，二维半导体装置的集成度受到精细图案形成技术的水平的影响。提高图案精细度可能需要昂贵的处理设备，这在某些情况下可能是极其昂贵的。该成本对提高二维或平面半导体装置的集成度设置了实际限制。近来已经提出了包括三维布置的存储器单元的三维半导体存储器装置，以克服在二维或平面半导体装置中提高集成度的高成本。
发明内容
本公开的各方面提供了具有提高的可靠性的三维半导体装置。
根据发明构思的一些实施例，三维半导体装置可以包括在第一方向上彼此分离的第一堆叠件和第二堆叠件，第一堆叠件和第二堆叠件中的每个包括垂直堆叠在基底上的电极。所述三维半导体装置可以包括：垂直沟道结构，穿透电极并且连接到基底；层间绝缘层，位于垂直沟道结构的顶表面上；以及支撑图案，位于第一堆叠件与第二堆叠件的相对侧壁之间并且位于层间绝缘层中。支撑图案的底表面可以定位在比电极中的最上面的电极的顶表面的水平高的水平处。
根据发明构思的一些实施例，三维半导体装置可以包括沿第一方向延伸并且在与第一方向交叉的第二方向上彼此间隔开的第一堆叠件和第二堆叠件。第一堆叠件和第二堆叠件中的每个包括垂直堆叠在基底上的电极，并且支撑图案位于第一堆叠件与第二堆叠件的相对侧壁之间并且在第一方向上布置。每个支撑图案包括第一对相对侧壁和第二对相对侧壁。所述三维半导体装置还包括位于该对堆叠件之间并且与支撑图案的底表面和支撑图案的所述第一对相对侧壁接触的电极分离结构。支撑图案的所述第二对相对侧壁可以与电极分离结构的侧壁对齐，并且支撑图案在第二方向上的宽度可以随着距基底的距离的增大而增大。
根据发明构思的一些实施例，三维半导体装置可以包括：基底，包括在第一方向上布置的单元阵列区和连接区；第一堆叠件和第二堆叠件，各自包括交替地堆叠在基底上的电极和绝缘层，并且各自在连接区上具有阶梯式结构。所述三维半导体装置还可以包括：垂直沟道结构，位于单元阵列区上，穿透第一堆叠件和第二堆叠件并且连接到基底；虚设垂直结构，位于连接区上且穿透第一堆叠件和第二堆叠件；层间绝缘层，与垂直沟道结构和虚设垂直结构接触；位线，位于层间绝缘层上并且电连接到垂直沟道结构；单元接触件，位于连接区上，穿透层间绝缘层并且各自结合到相应的电极；支撑图案，位于第一堆叠件和第二堆叠件的相对侧壁之间并且位于层间绝缘层中；以及电极分离结构，位于第一堆叠件和第二堆叠件之间的区域中并且覆盖支撑图案的底表面和侧表面。支撑图案可以具有顶表面和底表面，所述顶表面位于比位线的底表面的水平低的水平处，所述底表面位于比电极中的最上面的电极的顶表面的水平高的水平处，并且支撑图案可以包括在垂直沟道结构之间的第一支撑图案和在单元接触件之间的第二支撑图案。
附图说明
为了帮助理解在这里公开的发明构思，提供了实施例的示例。通过以下结合附图进行的简要描述，将更清楚地理解这些示例实施例。附图表示如在这里所描述的非限制性示例实施例。
图1是示意性地示出根据发明构思的一些实施例的三维半导体装置的单元阵列的电路图。
图2是示出根据发明构思的一些实施例的三维半导体装置的平面图。
图3A、图3B、图3C和图3D是分别沿着图2的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。
图4A和图4B是示出图3A的部分“AA”的放大图。
图5是沿着图2的线D-D'截取以示出根据发明构思的一些实施例的三维半导体装置的剖视图。
图6是示出根据发明构思的一些实施例的三维半导体装置的平面图。
图7A和图7B是分别沿着图6的线A-A'和B-B'截取的剖视图。
图8是示出根据发明构思的一些实施例的三维半导体装置的平面图。
图9A和图9B是分别沿着图8的线A-A'和线B-B'截取的剖视图。
图10、图12、图14、图16、图18、图20、图22、图24和图26是示出根据发明构思的一些实施例的制造三维半导体装置的方法的平面图。
图11A、图13A、图15A、图17A、图19A、图21A、图23A、图25A和图27A是分别沿着图10、图12、图14、图16、图18、图20、图22、图24和图26的线A-A'截取的剖视图。
图11B、图13B、图15B、图17B、图19B、图21B、图23B、图25B和图27B是分别沿着图10、图12、图14、图16、图18、图20、图22、图24和图26的线B-B'截取的剖视图。
图21C、图23C、图25C和图27C是分别沿着图20、图22、图24和图26的线C-C'截取的剖视图。
应该注意的是，这些附图意图示出在示例实施例中使用的方法、结构和/或材料的一般特性，并且意图补充下面提供的书面描述。然而，这些附图不是按比例的，并且可能不精确地反映任何给定实施例的精确结构或性能特性，并且不应被解释为限定或限制示例实施例所包含的值或性质的范围。例如，为了清楚起见，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和定位。在各个附图中使用相似或相同的附图标记意图指示相似或相同的元件或特征的存在。
具体实施方式
现在将参照附图更充分地描述发明构思的示例实施例，在附图中示出了示例实施例。
图1是示意性地示出根据发明构思的一些实施例的三维半导体装置的单元阵列的电路图。
参照图1，根据发明构思的一些实施例的三维半导体装置的单元阵列可以包括至少一条共源线CSL、多条位线BL和多个单元串CSTR，多个单元串CSTR设置在共源线CSL与位线BL之间。在图1中示出的示例中，设置了多条共源线CSL，但是本公开不限于此。
位线BL可以彼此平行地延伸，并且多个单元串CSTR可以并联连接到每条位线BL。单元串CSTR可以共同连接到至少一条共源线CSL。换言之，多个单元串CSTR可以设置在多条位线BL与至少一条共源线CSL之间。在一些实施例中，如图1中所示，多条共源线CSL可以彼此平行地延伸。在一些实施例中，共源线CSL可以被供应相同的电压，但是在其他实施例中，共源线CSL可以彼此电分离并且可以被独立地控制。
每个单元串CSTR可以包括结合到共源线CSL的地选择晶体管GST、结合到位线BL的串选择晶体管SST以及布置在地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MCT。在一些实施例中，地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可以串联连接。
共源线CSL可以公共地连接到地选择晶体管GST的源极。地选择线GSL可以用作地选择晶体管GST的栅电极。多条字线WL0-WL3可以用作用于存储器单元晶体管MCT的栅电极。多条串选择线SSL0-SSL2可以用作串选择晶体管SST的栅电极。地选择线GSL、多条字线WL0-WL3和多条串选择线SSL0-SSL2可以布置在所述至少一条共源线CSL与位线BL之间。每个存储器单元晶体管MCT可以包括数据存储元件。
图2是示出根据发明构思的一些实施例的三维半导体装置的平面图。图3A、图3B、图3C和图3D是分别沿着图2的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。图4A和图4B是示出图3A的部分“AA”的放大图。
参照图2、图3A、图3B和图3D，基底100可以包括单元阵列区CAR和连接区CNR。单元阵列区CAR和连接区CNR可以在第一方向D1上彼此相邻。基底100可以是硅基底、硅锗基底、锗基底或生长在单晶硅基底上的单晶外延层。基底100可以被掺杂为具有第一导电类型。第一导电类型可以是例如p型。
堆叠件ST可以位于单元阵列区CAR和连接区CNR上。堆叠件ST可以彼此平行地在第一方向D1上延伸。堆叠件ST可以在垂直于第一方向D1的第二方向D2上彼此间隔开。第一方向D1和第二方向D2可以是水平方向，每个水平方向基本平行于基底100的顶表面。缓冲绝缘层101可以置于堆叠件ST与基底100之间。缓冲绝缘层101可以包括氧化硅层。
每个堆叠件ST可以包括在垂直于基底100的顶表面的第三方向D3上重复且交替地堆叠的电极EL和绝缘层ILD。根据半导体存储器装置的期望特性，电极EL可以具有基本相同的厚度，绝缘层ILD可以具有至少两个不同的厚度。在一些实施例中，每个绝缘层ILD的厚度可以小于每个电极EL的厚度。在一些实施例中，绝缘层ILD中的至少一个可以比电极EL厚。电极EL可以由例如掺杂的半导体(例如，掺杂硅等)、金属(例如，钨、铜、铝等)、导电金属氮化物(例如，氮化钛、氮化钽等)和过渡金属(例如，钛、钽等)中的至少一种形成，或者包括例如掺杂的半导体(例如，掺杂硅等)、金属(例如，钨、铜、铝等)、导电金属氮化物(例如，氮化钛、氮化钽等)和过渡金属(例如，钛、钽等)中的至少一种。绝缘层ILD可以包括例如氧化硅层或低k介电层。
如图3C中最佳地看到的，堆叠件ST可以在连接区CNR上具有阶梯式结构。例如，在连接区CNR上，电极EL在第一方向D1上的长度可以随着距基底100的距离的增大而减小，并且堆叠件ST的高度可以随着距单元阵列区CAR的距离的增大而减小。另外，在连接区CNR上，电极EL可以具有在第一方向D1上彼此间隔开特定距离的侧壁。电极EL的侧壁可以基本垂直于基底100的顶表面。每个电极EL可以在连接区CNR上具有垫部，并且电极EL的垫部可以位于在水平和垂直方向上彼此不同的位置处。堆叠件ST被示出为在第一方向D1上具有阶梯式结构，但是在一些实施例中，堆叠件ST也可以被设置为在第二方向D2上具有阶梯式结构。
在一些实施例中，三维半导体装置可以是垂直型NAND FLASH存储器装置，并且电极EL可以用作用于控制存储器单元晶体管MCT(例如，见图1)的栅电极。例如，电极EL可以用作参照图1描述的地选择线GSL、字线WL0-WL3和串选择线SSL0-SSL2。
电极EL中的最上面的电极EL可以通过绝缘分隔图案40在第二方向D2上彼此间隔开。电极EL中的最上面的电极EL可以用作参照图1描述的串选择线SSL0-SSL2。位于最上面的电极EL的顶表面上的最上面的绝缘层ILD可以比置于电极EL之间的绝缘层ILD厚。
如图4A中所示，水平绝缘图案HP可以从电极EL与垂直沟道结构VS(在这里更充分地描述)之间的区域延伸到定位在电极EL的顶表面和底表面上的其它区域中。水平绝缘图案HP可以包括电荷存储层和阻挡绝缘层，电荷存储层和阻挡绝缘层用作NAND FLASH存储器装置的数据存储层的一部分。在一些实施例中，水平绝缘图案HP可以包括阻挡绝缘层，但是可以省略电荷存储层。
返回参照图2、图3A、图3B、图3C和图3D，绝缘平坦化层150可以设置在基底100上以覆盖堆叠件ST。绝缘平坦化层150可以具有基本平坦的顶表面，并且可以覆盖连接区CNR上的堆叠件ST的阶梯式结构。绝缘平坦化层150的顶表面可以与位于单元阵列区CAR上的堆叠件ST中的绝缘层ILD中的最上面的绝缘层ILD的顶表面共面。绝缘平坦化层150可以是或者包括单个绝缘层或多个堆叠的绝缘层。例如，绝缘平坦化层150可以包括氧化硅层和/或低k介电层。
垂直沟道结构VS可以设置在单元阵列区CAR上以穿透堆叠件ST。垂直沟道结构VS可以穿透电极EL并且可以电连接到基底100。当在平面图中观看时，垂直沟道结构VS可以被布置为在第一方向D1上形成Z字形或对角线形状。垂直沟道结构VS可以由半导体材料或导电材料形成，或者包括半导体材料或导电材料。垂直沟道结构VS可以具有位于基底100的顶表面与底表面之间的底表面。在一些实施例中，垂直沟道结构VS可以从基底100的顶表面延伸到基底100中。
在一些实施例中，每个垂直沟道结构VS可以包括半导体图案VP和绝缘填充图案VI，半导体图案VP穿透堆叠件ST并且与基底100接触，绝缘填充图案VI填充半导体图案VP的内部空间。半导体图案VP的上部可以具有中空的管形状或中空的通心粉形状。半导体图案VP还可以具有底部，该底部可以是封闭的并且可以连接到基底100。半导体图案VP可以处于未掺杂或本征状态，或者可以被掺杂为具有与基底100的导电类型相同的导电类型。半导体图案VP可以具有多晶或单晶结构。绝缘填充图案VI可以由氧化硅或氮氧化硅形成，或者包括氧化硅或氮氧化硅。在一些实施例中，可以省略绝缘填充图案VI。
存储器层DS可以设置在半导体图案VP与电极EL之间。在一些实施例中，存储器层DS可以设置在半导体图案VP与水平绝缘图案HP之间。存储器层DS可以包括在半导体图案VP上顺序地堆叠的隧道绝缘层、电荷存储层和阻挡绝缘层。阻挡绝缘层可以是包括多个薄膜的多层。例如，阻挡绝缘层可以包括氧化铪层、氧化铝层和氧化硅层中的至少一种。如果存在多于一种的上述化合物，则氧化铪层、氧化铝层和氧化硅层的堆叠顺序可以进行各种改变。电荷存储层可以是电荷捕获层或包含导电纳米颗粒的绝缘层。电荷捕获层可以是例如氮化硅层。隧道绝缘层可以包括氧化硅层。隧道绝缘层还可以包括高k介电层(例如，氧化铪层或氧化铝层)。在一些实施例中，存储器层DS可以是可变电阻图案。可变电阻图案可以包括至少一种可变电阻材料，可变电阻材料的电阻具有可以改变的电阻。
导电图案PAD可以设置在垂直沟道结构VS的上部上或垂直沟道结构VS的上部中。导电图案PAD可以由掺杂的半导体和金属材料中的至少一种形成，或者包括掺杂的半导体和金属材料中的至少一种。例如，导电图案PAD可以包括与半导体图案VP的材料相同的材料。在一些实施例中，导电图案PAD可以由掺杂多晶硅形成或者包括掺杂多晶硅。在一些实施例中，存储器层DS可以设置在导电图案PAD的侧壁上。
第一层间绝缘层111可以设置为覆盖堆叠件ST。另外，第一层间绝缘层111可以覆盖绝缘平坦化层150。第一层间绝缘层111可以包括氧化硅层。
支撑图案SP和电极分离结构ESS可以设置在一对相邻的堆叠件ST之间。支撑图案SP可以在第一方向D1上布置。支撑图案SP可以设置在该对堆叠件ST的相对侧壁之间。支撑图案SP可以与基底100的顶表面间隔开以支撑堆叠件ST的上部。详细地，支撑图案SP可以从设置在该对堆叠件ST的相对侧壁之间的区域延伸到第一层间绝缘层111中。支撑图案SP可以在第一方向D1上彼此间隔开，以部分地暴露堆叠件ST的侧壁。电极分离结构ESS可以在第一方向D1上延伸以填充堆叠件ST之间的空间。
更详细地，如图3A、图3D和图4A中所见，支撑图案SP可以具有第二侧壁sw2和第一侧壁sw1，第二侧壁sw2在第一方向D1上彼此相对，第一侧壁sw1在第二方向D2上彼此相对。每个支撑图案SP在第二方向D2上的宽度可以小于每个支撑图案SP在第一方向D1上的宽度。也就是说，在每个支撑图案SP中，第二侧壁sw2之间的距离可以大于第一侧壁sw1之间的距离。支撑图案SP的第一侧壁sw1可以面对堆叠件ST的侧壁。支撑图案SP的第二侧壁sw2可以面对与其相邻的另一支撑图案SP的第二侧壁sw2。如图4A中所示，当在第二方向D2上测量时，支撑图案SP可以具有随着距基底100的距离的增大而增大的宽度W1。支撑图案SP在第二方向D2上的宽度可以在其顶部水平处最大。如图3D中所示，支撑图案SP在第一方向D1上的宽度可以是均匀的。
电极分离结构ESS可以覆盖支撑图案SP的底表面bs和第二侧壁sw2。电极分离结构ESS可以不覆盖支撑图案SP的第一侧壁sw1。支撑图案SP的第一侧壁sw1可以没有电极分离结构ESS。支撑图案SP可以插入在电极分离结构ESS中，如此，电极分离结构ESS的顶表面可以具有凹进区域RR。凹进区域RR的底表面可以位于比堆叠件ST的顶表面的水平低的水平处。电极分离结构ESS在第二方向D2上的宽度可以随着距基底100的距离的增大而增大。电极分离结构ESS在第二方向D2上的宽度可以在其顶部水平处最大。电极分离结构ESS的顶表面可以与支撑图案SP的顶表面共面。堆叠件ST中的相邻堆叠件之间的距离可以在第二方向D2上是均匀的。因此，在相同的竖直水平处，电极分离结构ESS在第二方向D2上的宽度可以等于支撑图案SP在第二方向D2上的宽度。也就是说，支撑图案SP在第二方向D2上的最大宽度可以基本等于电极分离结构ESS在第二方向D2上的最大宽度。电极分离结构ESS的一些侧壁可以与支撑图案SP的第一侧壁sw1对齐。
在一些实施例中，电极分离结构ESS可以包括共源插塞CSP和绝缘间隔件SS。共源插塞CSP可以结合到共源区CSR，共源区CSR可以形成在基底100的位于堆叠件ST之间的区域中。在一些实施例中，共源区CSR可以是杂质区，杂质区形成在基底100的暴露在堆叠件ST中的相邻堆叠件之间的顶表面附近。共源区CSR可以被掺杂为具有与基底100的导电类型不同的导电类型。共源插塞CSP可以是沿着共源区CSR延伸的板状结构。在一些实施例中，共源插塞CSP可以具有柱形状。在这样的实施例中，可以设置附加线以将沿第一方向D1布置的柱形共源插塞CSP彼此连接。
绝缘间隔件SS可以置于共源插塞CSP与堆叠件ST的侧壁之间。绝缘间隔件SS可以由例如氧化硅、氮化硅、氮氧化硅和具有低介电常数的低k材料中的至少一种形成，或者可以包括例如氧化硅、氮化硅、氮氧化硅和具有低介电常数的低k材料中的至少一种。绝缘间隔件SS可以将共源插塞CSP与电极EL电断开。绝缘间隔件SS还可以置于支撑图案SP与共源插塞CSP之间。绝缘间隔件SS可以设置在支撑图案SP的底表面bs与共源插塞CSP的凹进区域RR的底表面之间。另外，绝缘间隔件SS可以设置在支撑图案SP的第二侧壁sw2与共源插塞CSP的凹进区域RR的内侧壁之间。
第二层间绝缘层112可以设置在第一层间绝缘层111上。第二层间绝缘层112可以覆盖支撑图案SP的顶表面和电极分离结构ESS的顶表面。
位线BL可以设置在单元阵列区CAR的第二层间绝缘层112上，并且可以通过位线接触插塞BPLG电连接到垂直沟道结构VS。连接线CL可以设置在连接区CNR的第二层间绝缘层112上，并且可以结合到单元接触件CPLG。
参照图4B，在一些实施例中，支撑图案SP可以包括从其底表面朝向其顶表面凹进的凹进部分。换言之，支撑图案设置为限定从其底表面朝向其顶表面凹进的凹进部分。气隙AG可以限定在支撑图案SP的凹进部分中。
图5是沿着图2的线D-D'截取以示出根据发明构思的一些实施例的三维半导体装置的剖视图。
参照图5，支撑图案SP在第一方向D1上的宽度W2可以随着距基底100的距离的减小而增大。例如，两个相邻的支撑图案SP的侧壁之间的距离可以随着距基底100的距离的增大而增大。
图6是示出根据发明构思的一些实施例的三维半导体装置的平面图。图7A和图7B是分别沿着图6的线A-A'和线B-B'截取的剖视图。为了简明描述，先前参照图2以及图3A至图3D描述的元件可以由相同的附图标记或数字来标识，而不重复其重叠描述。
参照图6、图7A和图7B，根据发明构思的一些实施例的电极分离结构ESS可以包括可填充一对堆叠件ST之间的空间的绝缘填充图案GFI。绝缘填充图案GFI可以包括硅树脂类材料(例如，旋涂硬掩模(SOH)材料)和碳类材料(例如，无定形碳层(ACL))中的至少一种。绝缘填充图案GFI可以在第一方向D1上延伸，并且可以完全填充堆叠件ST之间的空间。也就是说，共源插塞CSP可以不形成在堆叠件ST的相对侧壁之间并且可以被省略。
在一些实施例中，源极结构SC可以设置在基底100的顶表面上。源极结构SC可以包括顺序堆叠的第一源极导电图案SCP1和第二源极导电图案SCP2。第一源极导电图案SCP1和第二源极导电图案SCP2可以连接到垂直沟道结构VS的侧壁。第一源极导电图案SCP1和第二源极导电图案SCP2可以由掺杂的半导体材料形成，或者包括掺杂的半导体材料。第一源极导电图案SCP1和第二源极导电图案SCP2可以被掺杂为具有与基底100的导电类型不同的导电类型。
图8是示出根据发明构思的一些实施例的三维半导体装置的平面图。图9A和图9B是分别沿着图8的线A-A'和线B-B'截取的剖视图。为了简明描述，先前参照图2以及图3A至图3D描述的元件可以由相同的附图标记或数字来标识，而不重复其重叠描述。
参照图8、图9A和图9B，支撑图案SP可以包括第一部分SPa和在第一部分SPa上的第二部分SPb。第一部分SPa可以位于一对堆叠件ST之间，并且可以在第三方向D3上延伸。详细地，第一部分SPa可以从设置在该对堆叠件ST的相对侧壁之间的区域延伸到第一层间绝缘层111中。第一部分SPa的底表面可以定位在比电极EL中的最上面的电极EL的顶表面的水平高的水平处。
第二部分SPb可以在第一层间绝缘层111和第二层间绝缘层112中沿第二方向D2水平地延伸。第二部分SPb可以连接在第二方向D2上彼此间隔开的第一部分SPa，堆叠件ST置于第一部分SPa与第二部分SPb之间。位线接触插塞BPLG可以设置为穿透第二部分SPb，并且可以结合到导电图案PAD。第二部分SPb的顶表面可以定位在比第二层间绝缘层112的顶表面低且比第二层间绝缘层112的底表面高的水平处。在一些实施例中，多个第二部分SPb可以沿第一方向D1布置。
图10、图12、图14、图16、图18、图20、图22、图24和图26是示出根据发明构思的一些实施例的制造三维半导体装置的方法的平面图。图11A、图13A、图15A、图17A、图19A、图21A、图23A、图25A和图27A是分别沿着图10、图12、图14、图16、图18、图20、图22、图24和图26的线A-A'截取的剖视图。图11B、图13B、图15B、图17B、图19B、图21B、图23B、图25B和图27B是分别沿着图10、图12、图14、图16、图18、图20、图22、图24和图26的线B-B'截取的剖视图。图21C、图23C、图25C和图27C是分别沿着图20、图22、图24和图26的线C-C'截取的剖视图。
参照图10、图11A和图11B，可以在基底100上形成模塑结构MS，然后，可以将垂直沟道结构VS和虚设垂直结构DVS形成为穿透模塑结构MS。可以在基底100的单元阵列区CAR和连接区CNR上形成模塑结构MS。在一些实施例中，在形成模塑结构MS之前，可以在基底100的顶表面上形成作为热氧化物层的缓冲绝缘层101。
模塑结构MS的形成可以包括：在基底100上形成其中牺牲层SL和绝缘层ILD垂直且交替地堆叠的层叠结构，并且对层叠结构执行修整工艺。作为修整工艺的结果，可以将模塑结构MS形成为在连接区CNR上具有阶梯式结构。在形成模塑结构MS之后，可以在基底100上形成绝缘平坦化层150。绝缘平坦化层150可以形成为具有基本平坦的顶表面，并且可以由相对于牺牲层SL具有蚀刻选择性的绝缘材料形成。
可以将垂直沟道结构VS和虚设垂直结构DVS形成为穿透模塑结构MS并且连接到基底100。可以在基底100的单元阵列区CAR上形成垂直沟道结构VS，并且可以在基底100的连接区CNR上形成虚设垂直结构DVS(未具体示出)。垂直沟道结构VS和虚设垂直结构DVS的形成可以包括：形成垂直孔以穿透模塑结构MS和缓冲绝缘层101并暴露基底100，以及在每个垂直孔中形成半导体图案VP、绝缘填充图案VI和导电图案PAD。可以通过在模塑结构MS上形成掩模图案(未示出)并使用掩模图案作为蚀刻掩模执行各向异性蚀刻工艺来形成垂直孔。
半导体图案VP的形成可以包括在具有存储器层DS的垂直孔中沉积均匀厚度的半导体层。在一些实施例中，可以将半导体层共形地形成为太薄而不能完全填充垂直孔的厚度。因此，半导体图案VP可以限定垂直孔中的空的空间，并且空的空间可以填充有绝缘填充图案VI或空气。在一些实施例中，可以在半导体图案VP的上部中或上部上形成导电图案PAD。导电图案PAD可以是杂质掺杂区，或者可以由导电材料形成。虽然未示出，但是可以进一步执行选择性外延生长(SEG)工艺以在半导体图案VP与基底100之间形成下半导体图案。因此，可以在基底100的单元阵列区CAR上的垂直孔中形成垂直沟道结构VS，并且可以在连接区CNR上的垂直孔中形成虚设垂直结构DVS。
参照图12、图13A和图13B，可以对模塑结构MS进行图案化以从模塑结构MS形成多个初步堆叠件PST。可以在初步堆叠件PST之间形成沟槽T。沟槽T的形成可以包括：形成第一层间绝缘层111以覆盖垂直沟道结构VS的顶表面，并且使用第一层间绝缘层111作为蚀刻掩模顺序地蚀刻牺牲层SL和绝缘层ILD。
沟槽T可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。可以将沟槽T形成为与垂直沟道结构VS间隔开并且暴露牺牲层SL和绝缘层ILD的侧壁。沟槽T可以形成为具有线形状或矩形形状。初步堆叠件PST可以是沿着沟槽T或在第一方向D1上延伸的线形结构。初步堆叠件PST可以在第二方向D2上彼此间隔开，沟槽T置于初步堆叠件PST之间。因此，每个初步堆叠件PST可以包括在基底100上交替地堆叠的牺牲层SL和绝缘层ILD。在一些实施例中，可以以过蚀刻方式形成沟槽T，并且在这种情况下，基底100的通过沟槽T暴露的顶表面可以凹进到特定深度。
在一些实施例中，一个初步堆叠件PST中的垂直沟道结构VS可以形成平行于第一方向D1的特定数量的列(例如，九列)。在一些实施例中，特定列(例如，第五列)中的垂直沟道结构VS可以不连接到位线BL。在一些实施例中，可以在每个模塑结构MS上形成沿第一方向D1延伸的绝缘分离图案40。可以将绝缘分离图案40形成为切割牺牲层SL的放置在初步堆叠件PST的上部中的至少一个。
参照图14、图15A和图15B，可以在初步堆叠件PST之间形成垂直牺牲图案VSP。垂直牺牲图案VSP的形成可以包括：形成第一间隙填充层(未示出)以填充沟槽T并覆盖第一层间绝缘层111的顶表面，然后对第一间隙填充层执行平坦化工艺和/或回蚀刻工艺以去除第一间隙填充层的一部分。垂直牺牲图案VSP的顶表面可以定位在比第一层间绝缘层111的底表面的水平低的水平处。垂直牺牲图案VSP的顶表面可以定位在比牺牲层SL中的最上面的牺牲层SL的顶表面的水平高的水平处。
参照图16、图17A和图17B，可以在第一层间绝缘层111上形成第二间隙填充层PSPL，以填充沟槽T的其余空间。第二间隙填充层PSPL可以由相对于牺牲层SL和垂直牺牲图案VSP具有蚀刻选择性的绝缘材料形成。例如，第二间隙填充层PSPL可以由硅树脂类材料(例如，旋涂硬掩模(SOH)材料)、碳类材料(例如，无定形碳层(ACL))、多晶硅和光致抗蚀剂材料中的至少一种形成。
参照图18、图19A和图19B，可以通过去除第二间隙填充层PSPL的一部分来形成初步支撑图案PSP。可以使用平坦化工艺来执行第二间隙填充层PSPL的一部分的去除。因此，可以将初步支撑图案PSP形成为具有与第一层间绝缘层111的顶表面共面的顶表面。初步支撑图案PSP可以填充沟槽T的其中形成有垂直牺牲图案VSP的其余空间，并且可以在第一方向D1上延伸。初步支撑图案PSP可以在第二方向D2上彼此间隔开。
参照图20、图21A、图21B和图21C，可以在第一层间绝缘层111上形成掩模图案MP，并且可以执行蚀刻工艺以由初步支撑图案PSP形成支撑图案SP。
可以将掩模图案MP形成为覆盖初步支撑图案PSP的一部分。掩模图案MP可以具有在第二方向D2上延伸的开口OP。可以将开口OP形成为部分地暴露初步支撑图案PSP的顶表面。此后，可以对初步支撑图案PSP执行使用掩模图案MP作为蚀刻掩模的选择性蚀刻工艺。因此，可以形成沿第一方向D1布置的支撑图案SP。支撑图案SP可以部分地暴露垂直牺牲图案VSP的顶表面。在一些实施例中，可以将支撑图案SP形成为使得它们在第一方向D1上的宽度随着距基底100的距离的减小而增大。
参照图22、图23A、图23B和图23C，可以去除垂直牺牲图案VSP。可以使用例如湿蚀刻工艺来执行垂直牺牲图案VSP的去除。作为去除垂直牺牲图案VSP的结果，可以暴露初步堆叠件PST的相对侧壁。支撑图案SP可以具有定位在比初步堆叠件PST中的最上面的牺牲层SL的水平高的水平处的底表面，因此，支撑图案SP可以不覆盖牺牲层SL的侧壁。
参照图24、图25A、图25B和图25C，可以通过用电极EL替换牺牲层SL来形成堆叠件ST。每个堆叠件ST可以包括垂直地且交替地堆叠的绝缘层ILD和电极EL。详细地，可以选择性地去除通过沟槽T暴露的牺牲层SL，并且可以在从其中去除了牺牲层SL的空的空间中形成电极EL。在形成电极EL之前，可以将水平绝缘图案HP共形地形成在从其中去除了牺牲层SL的空的空间中(例如，见图4A)。可以将电极EL形成为完全填充从其中去除了牺牲层SL的空的空间。
此后，可以通过用杂质掺杂基底100的暴露在堆叠件ST的侧壁之间的部分来形成共源区CSR。可以将共源区CSR形成为具有与基底100的导电类型不同的导电类型。
参照图26、图27A、图27B和图27C，可以在堆叠件ST的相对侧壁之间形成电极分离结构ESS。每个电极分离结构ESS可以包括共源插塞CSP和绝缘间隔件SS，绝缘间隔件SS置于共源插塞CSP与堆叠件ST的侧壁之间。
可以将绝缘间隔件SS形成为覆盖堆叠件ST的相对侧壁。可以将绝缘间隔件SS的底表面蚀刻为暴露基底100的顶表面。可以将共源插塞CSP形成为填充沟槽T的其中形成有绝缘间隔件SS的其余空间。共源插塞CSP可以在第一方向D1上延伸，并且可以结合到基底100的共源区CSR。可以执行平坦化工艺使得共源插塞CSP具有与支撑图案SP的顶表面共面的顶表面。
返回参照图2、图3A、图3B和图3D，可以在第一层间绝缘层111上形成第二层间绝缘层112，以覆盖电极分离结构ESS的顶表面和支撑图案SP的顶表面。可以在单元阵列区CAR上形成位线接触插塞BPLG，以穿透第一层间绝缘层111和第二层间绝缘层112并且结合到导电图案PAD。可以在第二层间绝缘层112上形成位线BL。
可以在连接区CNR上形成单元接触件CPLG，以穿透第一层间绝缘层111、第二层间绝缘层112和绝缘平坦化层150并且结合到堆叠件ST的电极EL。可以在第二层间绝缘层112上形成连接线CL。
根据发明构思的一些实施例，支撑图案可以设置在堆叠件的彼此面对的相对侧壁之间。因此，可以能够防止堆叠件中的倾斜问题并且实现具有提高的可靠性的三维半导体装置。
虽然已经具体示出并描述了发明构思的一些示例实施例，但是本领域普通技术人员将理解的是，在不脱离所附权利要求的范围的情况下，可以在其中进行形式和细节上的变化。

Claims (20)

1.一种三维半导体装置，所述三维半导体装置包括：
第一堆叠件和第二堆叠件，在第一方向上彼此分离，第一堆叠件和第二堆叠件中的每个包括垂直堆叠在基底上的电极；
垂直沟道结构，穿透电极并且连接到基底；
层间绝缘层，位于垂直沟道结构的顶表面上；以及
支撑图案，位于第一堆叠件与第二堆叠件的相对侧壁之间并且位于层间绝缘层中，
其中，支撑图案的底表面定位在比电极中的最上面的电极的顶表面的水平高的水平处。
2.根据权利要求1所述的三维半导体装置，其中，支撑图案在第一方向上的宽度随着距基底的距离的增大而增大。
3.根据权利要求1所述的三维半导体装置，其中，第一堆叠件和第二堆叠件中的每个还包括绝缘层，
其中，电极和绝缘层交替地堆叠，并且
其中，支撑图案与绝缘层中的位于最上面的电极的顶表面上的最上面的绝缘层直接接触。
4.根据权利要求1所述的三维半导体装置，所述三维半导体装置还包括将垂直沟道结构彼此电连接的位线，其中，支撑图案的顶表面定位在比位线的底表面的水平低的水平处。
5.根据权利要求1所述的三维半导体装置，所述三维半导体装置还包括位于第一堆叠件与第二堆叠件之间并且与支撑图案的底表面和侧表面接触的电极分离结构。
6.根据权利要求5所述的三维半导体装置，其中，支撑图案的顶表面在第一方向上的宽度等于电极分离结构的顶表面在第一方向上的宽度。
7.根据权利要求5所述的三维半导体装置，其中，支撑图案的顶表面与电极分离结构的顶表面共面。
8.根据权利要求1所述的三维半导体装置，所述三维半导体装置还包括在垂直于第一方向的第二方向上与最上面的电极交叉的绝缘分离图案。
9.根据权利要求1所述的三维半导体装置，其中，当在垂直于第一方向的第二方向上测量时，支撑图案的宽度随着距基底的距离的增大而减小。
10.根据权利要求1所述的三维半导体装置，其中，支撑图案被设置为限定从其底表面朝向其顶表面凹进的凹进部分。
11.根据权利要求1所述的三维半导体装置，其中，支撑图案包括远离基底垂直延伸的第一部分以及位于第一部分上并且在第一方向上水平延伸的第二部分。
12.一种三维半导体装置，所述三维半导体装置包括：
第一堆叠件和第二堆叠件，沿第一方向延伸并且在与第一方向交叉的第二方向上彼此间隔开，第一堆叠件和第二堆叠件中的每个包括垂直堆叠在基底上的电极；
多个支撑图案，位于第一堆叠件与第二堆叠件的相对侧壁之间并且在第一方向上布置，每个支撑图案包括第一对相对侧壁和第二对相对侧壁；以及
电极分离结构，位于第一堆叠件与第二堆叠件之间并且与支撑图案的底表面和支撑图案的所述第一对相对侧壁接触，
其中，支撑图案的所述第二对相对侧壁与电极分离结构的侧壁对齐，并且
其中，支撑图案在第二方向上的宽度随着距基底的距离的增大而增大。
13.根据权利要求12所述的三维半导体装置，其中，第一堆叠件和第二堆叠件中的每个还包括绝缘层，
其中，绝缘层和电极交替地堆叠，并且
其中，支撑图案的所述第二对相对侧壁与绝缘层中的位于电极中的最上面的电极的顶表面上的最上面的绝缘层直接接触。
14.根据权利要求12所述的三维半导体装置，其中，支撑图案的底表面定位在比电极中的最上面的电极的顶表面的水平高的水平处。
15.根据权利要求12所述的三维半导体装置，其中，电极分离结构包括：
共源插塞，在第一堆叠件与第二堆叠件之间沿第一方向延伸并且结合到基底；以及
绝缘间隔件，位于共源插塞与第一堆叠件和第二堆叠件的相对侧壁之间。
16.根据权利要求15所述的三维半导体装置，其中，共源插塞的顶表面在第二方向上的宽度小于支撑图案的顶表面在第二方向上的宽度。
17.根据权利要求12所述的三维半导体装置，其中，支撑图案的底表面具有凹进形状，并且限定支撑图案与电极分离结构之间的气隙。
18.一种三维半导体装置，所述三维半导体装置包括：
基底，包括在第一方向上布置的单元阵列区和连接区；
第一堆叠件和第二堆叠件，各自包括交替地堆叠在基底上的电极和绝缘层，并且各自在连接区上具有阶梯式结构；
垂直沟道结构，位于单元阵列区上，穿透第一堆叠件和第二堆叠件并且连接到基底；
虚设垂直结构，位于连接区上且穿透第一堆叠件和第二堆叠件；
层间绝缘层，位于垂直沟道结构和虚设垂直结构上；
位线，位于层间绝缘层上并且电连接到垂直沟道结构；
单元接触件，位于连接区上且穿透层间绝缘层，每个单元接触件结合到相应的电极；
支撑图案，位于第一堆叠件与第二堆叠件的相对侧壁之间并且位于层间绝缘层中；以及
电极分离结构，位于第一堆叠件和第二堆叠件之间的区域中并且与支撑图案的底表面和侧表面接触，
其中，支撑图案具有顶表面和底表面，所述顶表面位于比位线的底表面的水平低的水平处，所述底表面位于比电极中的最上面的电极的顶表面的水平高的水平处，并且
其中，支撑图案包括在垂直沟道结构之间的第一支撑图案和在单元接触件之间的第二支撑图案。
19.根据权利要求18所述的三维半导体装置，其中，支撑图案与绝缘层直接接触。
20.根据权利要求18所述的三维半导体装置，其中，支撑图案在第一方向上的宽度随着距基底的距离的增大而减小，并且
其中，支撑图案在与第一方向交叉的第二方向上的宽度随着距基底的距离的增大而增大。
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