CN111326498A - 三维半导体存储器件 - Google Patents

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Abstract

本公开提供了三维半导体存储器件。一种三维半导体存储器件可以包括：基板，包括单元阵列区和焊盘区；第一导电线，在基板的单元阵列区和焊盘区上；第二导电线，在第一导电线和基板之间，第二导电线包括在单元阵列区上的第一部分以及在焊盘区上并在平面图中被第一导电线暴露的第二部分；第一边缘图案，在基板和第一导电线之间并在第二导电线的第一部分和第二部分之间；以及第一单元接触插塞，在基板的焊盘区上，穿透第一导电线和第一边缘图案。

Description

三维半导体存储器件
技术领域
本公开涉及半导体存储器件，具体地，涉及三维半导体存储器件。
背景技术
半导体存储器件的更高的集成会被要求以满足消费者对优良性能和便宜价格的需求。在半导体存储器件的情况下，由于集成会是决定产品价格的重要因素，所以提高集成会是特别期望的。在二维或平面半导体存储器件的情况下，由于它们的集成可以主要由单位存储单元占据的面积决定，所以集成会极大地受精细图案形成技术的水平的影响。然而，用于提高图案精细度的工艺设备会是昂贵的并会对提高二维或平面半导体器件的集成设置实际的限制。近来已经提出包括三维布置的存储单元的三维半导体存储器件以解决这样的限制。
发明内容
本发明构思的一些实施方式可以提供一种具有提高的可靠性的三维半导体存储器件。
根据本发明构思的一些实施方式，一种三维半导体存储器件可以包括：基板，包括单元阵列区和焊盘区；第一导电线，在基板的单元阵列区和焊盘区上；第二导电线，在第一导电线和基板之间，第二导电线包括设置在单元阵列区上的第一部分以及在焊盘区上并在平面图中被第一导电线暴露的第二部分；第一边缘图案，在基板和第一导电线之间并在第二导电线的第一部分和第二部分之间；以及第一单元接触插塞，在基板的焊盘区上，穿透第一导电线和第一边缘图案。
根据本发明构思的一些实施方式，一种三维半导体存储器件可以包括：第一边缘图案和第二边缘图案，在基板上在第一方向上彼此间隔开；第一栅电极，在第一边缘图案和第二边缘图案之间；第二栅电极，在第一栅电极上并在垂直于基板的上表面延伸的方向上与第一边缘图案和第二边缘图案垂直地重叠；以及单元接触插塞，穿透第二栅电极和第二边缘图案。
根据本发明构思的一些实施方式，一种三维半导体存储器件可以包括：基板，包括单元阵列区和焊盘区；绝缘间隙填充层，在基板的焊盘区中；顺序地堆叠在基板上的第一栅电极和第二栅电极；以及第一单元接触插塞和第二单元接触插塞，在基板的焊盘区上以分别与第一栅电极和第二栅电极接触。第一单元接触插塞和第二单元接触插塞中的至少一个可以包括在绝缘间隙填充层中的部分。
附图说明
从以下结合附图的简要描述，示例实施方式将被更清楚地理解。附图描绘了如这里描述的非限制性的示例实施方式。
图1是示意性地示出根据本发明构思的一些实施方式的三维半导体存储器件的单元阵列的电路图。
图2是示出根据本发明构思的一些实施方式的三维半导体存储器件的平面图。
图3是沿着图2的线I-I'截取的剖视图，以示出根据本发明构思的一些实施方式的三维半导体存储器件。
图4是沿着图2的线II-II'截取的剖视图，以示出根据本发明构思的一些实施方式的三维半导体存储器件。
图5是沿着图2的线III-III'截取的剖视图，以示出根据本发明构思的一些实施方式的三维半导体存储器件。
图6A是示出图3的部分A的放大剖视图。
图6B是示出图3的最上面的单元栅电极的平面图。
图7是沿着图2的线I-I'截取的剖视图，以示出根据本发明构思的一些实施方式的三维半导体存储器件。
图8是沿着图2的线I-I'截取的剖视图，以示出根据本发明构思的一些实施方式的三维半导体存储器件。
图9是沿着图2的线I-I'截取的剖视图，以示出根据本发明构思的一些实施方式的三维半导体存储器件。
图10是沿着图2的线II-II'截取的剖视图，以示出根据本发明构思的一些实施方式的三维半导体存储器件。
图11是沿着图2的线III-III'截取的剖视图，以示出根据本发明构思的一些实施方式的三维半导体存储器件。
图12A至图17A和图19A是剖视图，其每个沿着图2的线I-I'截取以示出根据本发明构思的一些实施方式的三维半导体存储器件。
图12B至图17B、图18A和图19B是剖视图，其每个沿着图2的线II-II'截取以示出根据本发明构思的一些实施方式的三维半导体存储器件。
图12C至图17C、图18B和图19C是剖视图，其每个沿着图2的线III-III'截取以示出根据本发明构思的一些实施方式的三维半导体存储器件。
应注意，这些附图旨在示出某些示例实施方式中使用的方法、结构和/或材料的一般特性并对以下提供的书面描述进行补充。然而，这些附图不是按比例绘制并可以不精确地反映任何给定实施方式的精确结构或性能特征，并且不应被解释为限定或限制由示例实施方式涵盖的值或性能的范围。例如，为了清晰，可以缩小或夸大分子、层、区域和/或结构元件的相对厚度和定位。各个附图中的类似或相同的附图标记的使用旨在表示类似或相同的元件或特征的存在。
具体实施方式
现在将参照附图更全面地描述本发明构思，附图中示出了本发明构思的示例实施方式。如这里使用的，术语“和/或”包括一个或更多个相关列举项目的任意和所有组合。注意到，关于一个实施方式描述的方面可以被并入不同的实施方式中，尽管没有对于其特别描述。也就是，所有的实施方式和/或任何实施方式的特征能够以任何方式和/或组合来结合。
图1是示意性地示出根据本发明构思的一些实施方式的三维半导体存储器件的单元阵列的电路图。
参照图1，三维半导体存储器件可以包括公共源极线CSL、多条位线BL0-BL2以及设置在公共源极线CSL与位线BL0-BL2之间的多个单元串CSTR。
位线BL0-BL2可以二维地布置在基板上，多个单元串CSTR可以并联连接到位线BL0-BL2中的每条。因此，单元串CSTR可以二维地布置在公共源极线CSL或基板上。
每个单元串CSTR可以配置为包括电连接到公共源极线CSL的接地选择晶体管GST、电连接到位线BL0-BL2之一的串选择晶体管SST、以及设置在接地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。组成每个单元串CSTR的接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以串联连接。此外，接地选择线GSL、多条字线WL0-WL3和多条串选择线SSL1-SSL2可以提供在公共源极线CSL和位线BL0-BL2之间，并可以用作接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的相应栅电极。
图2是示出根据本发明构思的一些实施方式的三维半导体存储器件的平面图。图3是沿着图2的线I-I'截取的剖视图，以示出根据本发明构思的一些实施方式的三维半导体存储器件。图4是沿着图2的线II-II'截取的剖视图，以示出根据本发明构思的一些实施方式的三维半导体存储器件。图5是沿着图2的线III-III'截取的剖视图，以示出根据本发明构思的一些实施方式的三维半导体存储器件。图6A是示出图3的部分A的放大剖视图。
参照图2至图5，堆叠ST可以设置在基板100的上表面上。基板100可以包括单元阵列区CAR和焊盘区PR。基板100可以是硅基板、硅锗基板、锗基板或者在单晶硅基板上生长的多晶或单晶外延层。绝缘间隙填充层101可以设置在基板100中。绝缘间隙填充层101可以设置在基板100的焊盘区PR中。绝缘间隙填充层101可以由例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成，或包括例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种。堆叠ST可以在基板100的上表面上在第二方向Y上彼此间隔开。堆叠ST可以在与第二方向Y交叉的第一方向X上延伸。第一方向X和第二方向Y可以是与基板100的上表面平行的方向。换言之，堆叠ST可以从基板100的单元阵列区CAR延伸到焊盘区PR。缓冲绝缘图案201可以设置在每个堆叠ST与基板100之间。缓冲绝缘图案201可以包括例如硅氧化物层和热生长的氧化物层中的至少一种。
每个堆叠ST可以包括栅电极(210a、210b和210c)以及绝缘图案220。栅电极(210a、210b和210c)以及绝缘图案220可以在垂直方向(例如垂直于基板100的上表面延伸的Z方向)上交替且重复地堆叠在基板100上。栅电极(210a、210b和210c)可以包括接地选择栅电极210a、单元栅电极210b和串选择栅电极210c。接地选择栅电极210a可以是栅电极(210a、210b和210c)中的最下面的电极，即栅电极(210a、210b和210c)中的最靠近基板100的一个。串选择栅电极210c可以是栅电极(210a、210b和210c)中的最上面的电极，即栅电极(210a、210b和210c)中的最远离基板100的一个。单元栅电极210b可以设置在接地选择栅电极210a与串选择栅电极210c之间。栅电极(210a、210b和210c)可以包括例如半导体层(例如多晶硅层)和金属层(例如钨层)中的至少一个。绝缘图案220可以提供在第三方向Z上彼此相邻的栅电极(210a、210b和210c)之间以及在串选择栅电极210c上。绝缘图案220可以由例如硅氧化物形成，或包括例如硅氧化物。
每个堆叠ST可以具有在基板100的焊盘区PR上的阶梯状结构。例如，堆叠ST在Z方向上的高度可以随着与单元阵列区CAR的距离的增大而减小。具体地，栅电极(210a、210b和210c)的每个在第一方向X上的长度可以随着与基板100的距离的增大而减小。结果，在平面图中，栅电极(210a、210b和210c)可以暴露更靠近基板100的其它栅电极(210a、210b和210c)。此外，边缘图案310可以垂直地重叠(即在垂直于基板100的上表面延伸的方向上重叠)与边缘图案310的侧表面接触的栅电极(210a、210b和210c)相比更远离基板100的那些栅电极(210a、210b和210c)。在一些实施方式中，栅电极(210a、210b和210c)的每个可以具有在基板100的焊盘区PR上的端部分。接地选择栅电极210a和单元栅电极210b的端部分可以分别是接地选择栅电极210a和单元栅电极210b的通过直接设置在其上的另一栅电极暴露的部分。串选择栅电极210c的端部分可以是串选择栅电极210c的设置在焊盘区PR上的部分。
在一些实施方式中，接地选择栅电极210a和单元栅电极210b的每个可以包括第一部分PA1、第二部分PA2和第三部分PA3(例如见图6B)。接地选择栅电极210a和单元栅电极210b的每个的第一部分PA1可以设置在基板100的单元阵列区CAR上。接地选择栅电极210a和单元栅电极210b的每个的第二部分PA2可以设置在基板100的焊盘区PR上。第三部分PA3可以设置在第一部分PA1和第二部分PA2之间。接地选择栅电极210a和单元栅电极210b的第二部分PA2可以分别对应于接地选择栅电极210a和单元栅电极210b的端部分。例如，在接地选择栅电极210a和单元栅电极210b的每个中，第二部分PA2可以是在平面图中通过直接设置在其上的另一栅电极暴露的部分。图6B示出单元栅电极210b中的在Z方向上的最上面的一个，单元栅电极210b和接地选择栅电极210a可以具有与最上面的单元栅电极210b的平面形状相同的平面形状。尽管在图6B中代表性地示出最上面的单元栅电极210b，但是接地选择栅电极210a和单元栅电极210b的第三部分PA3在第一方向X上的长度可以随着与基板100的距离的增大而减小。串选择栅电极210c可以包括第一部分PA1和第二部分PA2。串选择栅电极210c的第二部分PA2可以对应于串选择栅电极210c的端部分。
每个绝缘图案220在第一方向X上的长度可以随着与基板100的距离的增大而减小。当在第一方向X上测量时，每个绝缘图案220的长度可以与栅电极(210a、210b和210c)中的在其下的一个栅电极的长度基本上相同。因此，在一些实施方式中，接地选择栅电极210a和单元栅电极210b的端部分(或第二部分PA2)可以在Z方向上用在其上的绝缘图案220完全地覆盖。换言之，在该器件的平面图中，绝缘图案220可以与接地选择栅电极210a和单元栅电极210b完全重叠。
垂直沟道部分VC可以设置在提供于基板100的单元阵列区CAR上的堆叠ST中(见图2)。垂直沟道部分VC可以提供在基板100的上表面上以穿透堆叠ST。垂直沟道部分VC可以设置为在第一方向X上形成Z字形或线性布置。垂直沟道部分VC可以具有中空管形状、圆筒形形状或杯子形状。每个垂直沟道部分VC可以包括单层或多个层。垂直沟道部分VC可以由例如单晶硅、有机半导体材料和碳纳米结构中的至少一种形成，或包括例如单晶硅、有机半导体材料和碳纳米结构中的至少一种。
半导体柱SP可以设置在垂直沟道部分VC和基板100之间。半导体柱SP可以提供在基板100的上表面上以穿透接地选择栅电极210a(见图3)。半导体柱SP和垂直沟道部分VC可以彼此物理接触。半导体柱SP可以由具有与基板100相同的导电类型的半导体材料形成，或可以由本征半导体材料形成。
电荷存储结构230可以设置在垂直沟道部分VC与栅电极(210a、210b和210c)之间。电荷存储结构230可以沿着垂直沟道部分VC的外侧壁延伸或在第三方向Z上延伸。例如，电荷存储结构230可以具有围绕垂直沟道部分VC的外侧壁的形状或在垂直沟道部分VC的外侧壁上的形状。电荷存储结构230可以由例如硅氧化物、硅氮化物、硅氮氧化物和高k电介质材料中的至少一种形成、或者包括例如硅氧化物、硅氮化物、硅氮氧化物和高k电介质材料中的至少一种，并可以具有单层结构或多层结构。
如图6A所示，每个电荷存储结构230可以包括例如隧道绝缘层TL、阻挡绝缘层BLL和电荷存储层CTL。隧道绝缘层TL可以与每个垂直沟道部分VC相邻地设置以围绕垂直沟道部分VC的外侧壁。阻挡绝缘层BLL可以与栅电极(210a、210b和210c)相邻地设置。电荷存储层CTL可以设置在隧道绝缘层TL和阻挡绝缘层BLL之间。隧道绝缘层TL可以由例如硅氧化物和高k电介质材料(例如铝氧化物(Al2O3)或铪氧化物(HfO2))中的至少一种形成，或包括例如硅氧化物和高k电介质材料(例如铝氧化物(Al2O3)或铪氧化物(HfO2))中的至少一种。阻挡绝缘层BLL可以由例如硅氧化物和高k电介质材料(例如铝氧化物(Al2O3)或铪氧化物(HfO2))中的至少一种形成，或包括例如硅氧化物和高k电介质材料(例如铝氧化物(Al2O3)或铪氧化物(HfO2))中的至少一种。电荷存储层CTL可以由例如硅氮化物形成，或包括例如硅氮化物。
水平绝缘层PL可以设置在电荷存储结构230和堆叠ST之间。水平绝缘层PL可以被提供为围绕电荷存储结构230的外侧壁或在电荷存储结构230的外侧壁上。水平绝缘层PL可以与单元栅电极210b和串选择栅电极210c以及绝缘图案220物理接触。水平绝缘层PL可以由高k电介质材料(例如铝氧化物(Al2O3)或铪氧化物(HfO2))中的至少一种形成，或包括高k电介质材料(例如铝氧化物(Al2O3)或铪氧化物(HfO2))中的至少一种。
间隙填充层240可以设置在垂直沟道部分VC的内部空间中。间隙填充层240可以由例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成，或包括例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种。焊盘250可以设置在垂直沟道部分VC、电荷存储结构230和间隙填充层240上。焊盘250可以包括导电材料或半导体材料，该半导体材料可以被掺杂为具有与垂直沟道部分VC不同的导电类型。焊盘250可以电连接到垂直沟道部分VC。
公共源极接触插塞CSP可以设置于在第二方向Y上彼此相邻的堆叠ST之间。公共源极接触插塞CSP可以在第一方向X上延伸，而使堆叠ST插设在其间。公共源极接触插塞CSP可以电连接到设置在基板100中并在第一方向X上延伸的公共源极区CSR。公共源极接触插塞CSP可以由例如金属材料(钨、铜或铝)和过渡金属材料(钛或钽)中的至少一种形成，或者包括例如金属材料(钨、铜或铝)和过渡金属材料(钛或钽)中的至少一种。公共源极区CSR可以具有与基板100不同的导电类型。间隔物390可以设置在公共源极接触插塞CSP与每个堆叠ST之间。作为一示例，间隔物390可以设置在公共源极接触插塞CSP与提供在基板100的单元阵列区CAR上的栅电极(210a、210b和210c)之间。
边缘绝缘图案310可以设置在接地选择栅电极210a和单元栅电极210b与公共源极接触插塞CSP之间。边缘绝缘图案310可以设置在接地选择栅电极210a和单元栅电极210b与每个间隔物390之间。边缘绝缘图案310可以设置在缓冲绝缘图案201与最下面的绝缘图案220(即最靠近基板100的绝缘图案220)之间以及在第三方向Z上彼此相邻的绝缘图案220之间。
每个边缘绝缘图案310可以相对于基板100的上表面位于与接地选择栅电极210a和单元栅电极210b中的对应一个相同的水平面处。边缘绝缘图案310可以设置在基板100的单元阵列区CAR和焊盘区PR上。在每个水平面处，每对边缘绝缘图案310可以在第二方向Y上彼此间隔开而使接地选择栅电极210a和单元栅电极210b中的对应一个插设在其间。边缘绝缘图案310可以不设置在串选择栅电极210c与公共源极接触插塞CSP之间。
每个边缘绝缘图案310可以设置在栅电极(210a、210b和210c)中的每个的第一部分PA1和第二部分PA2之间并在第三部分PA3的侧壁上。如图6B所示，第三部分PA3的侧壁可以是凹入的。每个边缘绝缘图案310可以穿过栅电极(210a、210b和210c)中的每个的第一部分PA1和第二部分PA2之间的空间。在平面图中，每个边缘绝缘图案310可以与在Z方向上堆叠在其上的单元栅电极210b和/或串选择栅电极210c的第二部分PA2垂直地重叠。例如，在平面图中，边缘绝缘图案310中的最上面的一个(即最远离基板100的边缘绝缘图案310)可以在Z方向上与串选择栅电极210c的第二部分PA2垂直地重叠。例如，在平面图中，边缘绝缘图案310中的最下面的一个(即最靠近基板100的边缘绝缘图案310)可以在Z方向上与单元栅电极210b的第二部分PA2和串选择栅电极210c的第二部分PA2垂直地重叠。
边缘绝缘图案310在第一方向X上的长度可以随着与基板100的距离的增大而减小。例如，边缘绝缘图案310中的最下面的一个(即最靠近基板100的边缘绝缘图案310)可以在X方向上是最长的，并且边缘绝缘图案310中的最上面的一个(即最远离基板100的边缘绝缘图案310)可以在X方向上是最短的。当在第一方向X上测量时，每个边缘绝缘图案310的长度可以与单元栅电极210b和串选择栅电极210c中的直接设置在其上的对应栅电极的长度基本上相同。例如，最下面的边缘绝缘图案310在第一方向X上的长度可以基本上等于最下面的单元栅电极210b在第一方向X上的长度。此外，最上面的边缘绝缘图案310(即最远离基板100的边缘绝缘图案310)在第一方向X上的长度可以基本上等于串选择栅电极210c在第一方向X上的长度。
在一些实施方式中，每个边缘绝缘图案310可以具有与接地选择栅电极210a和单元栅电极210b中的位于相同水平面的对应栅电极物理接触的第一侧表面S1和第二侧表面S2。在基板100的焊盘区PR上，每个边缘绝缘图案310的第一侧表面S1可以与单元栅电极210b和串选择栅电极210c中的直接位于其上的对应栅电极的侧表面S3对准。每个边缘绝缘图案310的第二侧表面S2可以插设于在第三方向Z上彼此相邻的对应的一对绝缘图案220之间。例如，第二侧表面S2可以从绝缘图案220的接触间隔物390的侧表面横向地凹陷。每个边缘绝缘图案310的第一侧表面S1和第二侧表面S2可以具有凸起地弯曲的形状。参照图2和图6B，提供在基板100的单元阵列区CAR上的接地选择栅电极210a和单元栅电极210b的第一部分PA1在第二方向Y上的宽度W1可以大于接地选择栅电极210a和单元栅电极210b的第三部分PA3在第二方向Y上的宽度W2(即W1>W2)。接地选择栅电极210a、单元栅电极210b和串选择栅电极210c的第二部分PA2在第二方向Y上的宽度可以基本上等于第一部分PA1的宽度W1。
保护层间绝缘层330可以插设在公共源极接触插塞CSP与每个堆叠ST之间。保护层间绝缘层330可以插设在每个间隔物390与堆叠ST中的相应一个之间。保护层间绝缘层330可以被提供为不仅覆盖栅电极(210a、210b和210c)的端部分(或第二部分PA2)的与公共源极接触插塞CSP相邻的侧表面或在其上，而且覆盖绝缘图案220的侧表面和顶表面或在其上，该绝缘图案220覆盖焊盘区RR中的栅电极(210a、210b和210c)的端部分或在所述端部分上。保护层间绝缘层330可以覆盖堆叠ST的阶梯状结构或在堆叠ST的阶梯状结构上。在基板100的单元阵列区CAR上，保护层间绝缘层330可以覆盖绝缘图案220中的最上面的一个(即最远离基板100的绝缘图案220)的顶表面以及焊盘250，或在所述顶表面和焊盘250上。保护层间绝缘层330可以由例如硅氧化物形成，或包括例如硅氧化物。
支撑柱335可以设置在基板100的焊盘区PR上。支撑柱335可以被提供为穿透每个堆叠ST的阶梯状结构。例如，支撑柱335可以被提供为穿透保护层间绝缘层330、栅电极(210a、210b和210c)的第二部分PA2、覆盖栅电极(210a、210b和210c)的第二部分PA2或在栅电极(210a、210b和210c)的第二部分PA2上的绝缘图案220、缓冲绝缘图案201以及边缘绝缘图案310。支撑柱335可以与基板100的上表面物理接触。当在平面图中看时，支撑柱335可以设置在栅电极(210a、210b和210c)的第二部分PA2的拐角中的至少一个附近。支撑柱335可以由硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成，或包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。在一实施方式中，支撑柱335可以由单个整体层形成。
第一层间绝缘层340和第二层间绝缘层350可以顺序地堆叠在保护层间绝缘层330上。第一层间绝缘层340和第二层间绝缘层350可以被公共源极接触插塞CSP刺穿。第一层间绝缘层340可以由例如硅氧化物形成，或包括例如硅氧化物。第二层间绝缘层350可以由例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成，或包括例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种。第三层间绝缘层360可以设置在第二层间绝缘层350上。第三层间绝缘层360可以覆盖第二层间绝缘层350的顶表面和公共源极接触插塞CSP的顶表面，或者在第二层间绝缘层350的顶表面和公共源极接触插塞CSP的顶表面上。第三层间绝缘层360可以由例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成，或包括例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种。
单元接触插塞CCP可以被提供为穿透栅电极(210a、210b和210c)的第二部分PA2。例如，每个单元接触插塞CCP可以被提供为穿透栅电极(210a、210b和210c)中的与其电连接的对应一个。在一些实施方式中，每个单元接触插塞CCP可以被提供为穿透设置在栅电极(210a、210b和210c)中的与单元接触插塞CCP电连接的对应一个下面的边缘绝缘图案310和绝缘图案220。在一些实施方式中，连接到单元接触插塞CCP的栅电极越靠近基板100，单元接触插塞CCP的长度越长。例如，仅穿透串选择栅电极210c的第二部分PA2的单元接触插塞CCP的长度可以在Z方向上比单元接触插塞CCP中的其它单元接触插塞短，并且穿透接地选择栅电极210a的第二部分PA2的单元接触插塞CCP的长度可以在Z方向上比单元接触插塞CCP中的其它单元接触插塞长。在一些实施方式中，穿透接地选择栅电极210a的端部分的单元接触插塞CCP可以延伸到绝缘间隙填充层101中。在这种情形下，穿透接地选择栅电极210a的第二部分PA2的单元接触插塞CCP的底部可以位于基板100的上表面之下。单元接触插塞CCP可以由例如金属(例如铜、钨或铝)和/或金属氮化物(例如钽氮化物、钛氮化物或钨氮化物)中的至少一种形成，或者包括例如金属(例如铜、钨或铝)和/或金属氮化物(例如钽氮化物、钛氮化物或钨氮化物)中的至少一种。
根据本发明构思的一些实施方式，导电材料(例如构成栅电极的导电材料)可以不提供在栅电极(210a、210b和210c)的提供在基板100的焊盘区PR上的端部分下面。由于串选择栅电极210c和单元栅电极210b的端部分不在Z方向上与在其下的栅电极垂直地重叠，所以可以防止或减小单元接触插塞CCP与其它栅电极接触的可能性，即使当单元接触插塞CCP形成为穿透串选择栅电极210c和单元栅电极210b中的期望一个的端部分时。这使得可以提高三维半导体存储器件的可靠性。
第四层间绝缘层370可以设置在第三层间绝缘层360上。第四层间绝缘层370可以覆盖单元接触插塞CCP的顶表面或者在单元接触插塞CCP的顶表面上。第四层间绝缘层370可以由例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成，或包括例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种。
沟道接触插塞HCP可以提供在焊盘250上，子接触插塞STD可以提供在单元接触插塞CCP上。沟道接触插塞HCP可以被提供为穿透第一至第四层间绝缘层340、350、360和370以及保护层间绝缘层330。子接触插塞STD可以被提供为穿透第四层间绝缘层370。沟道接触插塞HCP和子接触插塞STD可以由例如金属材料和金属硅化物中的至少一种形成，或者包括例如金属材料和金属硅化物中的至少一种。
位线BL和互连线400可以形成在第四层间绝缘层370上。位线BL可以电连接到沟道接触插塞HCP，互连线400可以经由子接触插塞STD电连接到单元接触插塞CCP。
图7是沿着图2的线I-I'截取的剖视图，以示出根据本发明构思的一些实施方式的三维半导体存储器件。
参照图7，垂直沟道部分VC和电荷存储结构230可以与基板100的上表面物理接触。也就是，在本发明构思的一些实施方式中，可以省略图3的半导体柱SP。
图8是沿着图2的线I-I'截取的剖视图，以示出根据本发明构思的一些实施方式的三维半导体存储器件。
参照图8，每个单元接触插塞CCP可以被提供为穿透边缘绝缘图案310和绝缘图案220，该边缘绝缘图案310和绝缘图案220相对于基板100设置在栅电极(210a、210b和210c)中的与该单元接触插塞CCP连接的对应一个下面。单元接触插塞CCP可以包括插入到绝缘间隙填充层101中的下部分。例如，单元接触插塞CCP可以穿透接地选择栅电极210a、单元栅电极210b和串选择栅电极210c的端部分，并可以插入到绝缘间隙填充层101中。在一些实施方式中，单元接触插塞CCP可以具有基本上相同的长度。
图9是沿着图2的线I-I'截取的剖视图，以示出根据本发明构思的一些实施方式的三维半导体存储器件。图10是沿着图2的线II-II'截取的剖视图，以示出根据本发明构思的一些实施方式的三维半导体存储器件。图11是沿着图2的线III-III'截取的剖视图，以示出根据本发明构思的一些实施方式的三维半导体存储器件。
参照图9至图11，下基板500可以提供在基板100下面(即，基板100在下基板500和堆叠ST之间)，外围电路结构PRS可以设置在下基板500和基板100之间。下基板500可以是例如硅基板、硅锗基板、锗基板或者在单晶硅基板上生长的多晶或单晶外延层。器件隔离层501可以设置在下基板500中。器件隔离层501可以在下基板500中限定有源区。外围电路结构PRS可以包括晶体管TR、互连线519、通路517和外围电路层间绝缘层521。晶体管TR可以形成在下基板500的有源区上。晶体管TR可以包括外围栅绝缘层510、外围栅电极513和源极/漏极区515。外围栅绝缘层510和外围栅电极513可以顺序地形成在下基板500上。源极/漏极区515可以形成在下基板500的每个有源区中且在外围栅电极513的两侧。外围电路层间绝缘层521可以设置在下基板500和基板100之间。外围电路层间绝缘层521可以形成为覆盖晶体管TR或在晶体管TR上。外围电路层间绝缘层521可以由例如硅氧化物形成，或包括例如硅氧化物。互连线519和通路517可以形成在外围电路层间绝缘层521中。
绝缘间隙填充层101可以设置在基板100的焊盘区PR和外围电路结构PRS之间。绝缘间隙填充层101可以被提供为穿透基板100。绝缘间隙填充层101的底表面可以与外围电路层间绝缘层521物理接触。在剖视图中，绝缘间隙填充层101的顶表面可以位于与基板100的上表面相同的水平面处。单元接触插塞CCP可以被提供为穿透栅电极(210a、210b和210c)、绝缘图案220、边缘绝缘图案310和绝缘间隙填充层101。单元接触插塞CCP可以与设置在外围电路层间绝缘层521中的互连线519物理接触。因此，单元接触插塞CCP可以经由互连线519和通路517电连接到晶体管TR。
图12A至图17A和图19A是剖视图，其每个沿着图2的线I-I'截取以示出根据本发明构思的一些实施方式的三维半导体存储器件。图12B至图17B、图18A和图19B是剖视图，其每个沿着图2的线II-II'截取以示出根据本发明构思的一些实施方式的三维半导体存储器件。图12C至图17C、图18B和图19C是剖视图，其每个沿着图2的线III-III'截取以示出根据本发明构思的一些实施方式的三维半导体存储器件。
参照图12A、图12B和图12C，缓冲绝缘层601可以形成在基板100上。堆叠层MSL可以形成在缓冲绝缘层601上。基板100可以包括单元阵列区CAR和焊盘区PR。缓冲绝缘层601可以覆盖基板100的上表面或在基板100的上表面上。绝缘间隙填充层101可以形成在基板100中。作为一示例，绝缘间隙填充层101可以形成在基板100的焊盘区PR中。绝缘间隙填充层101的形成可以包括：在基板100的焊盘区PR中形成沟槽以及用绝缘材料完全或部分地填充该沟槽。堆叠层MSL可以包括导电层610和绝缘层620。导电层610和绝缘层620可以交替且重复地堆叠在缓冲绝缘层601上。导电层610可以由例如半导体材料(例如多晶硅)和金属材料(例如钨)中的至少一种形成，或者包括例如半导体材料(例如多晶硅)和金属材料(例如钨)中的至少一种。绝缘层620可以由例如硅氧化物形成，或包括例如硅氧化物。
沟道孔CH可以通过图案化堆叠层MSL而形成在基板100的单元阵列区CAR上。例如，沟道孔CH的形成可以包括：在堆叠层MSL上形成掩模图案(未示出)以及使用该掩模图案作为蚀刻掩模各向异性地蚀刻堆叠层MSL。由于过蚀刻，基板100的上表面可以部分地凹陷。当在平面图中看时，沟道孔CH可以具有椭圆形、圆形和多边形形状中的一种。
半导体柱SP可以形成在沟道孔CH中。半导体柱SP可以通过选择性外延生长工艺从基板100生长，其中通过沟道孔CH暴露的基板100用作籽晶层。参照图6A，水平绝缘层PL和电荷存储结构230可以形成在沟道孔CH的侧壁上。水平绝缘层PL和电荷存储结构230可以覆盖沟道孔CH的侧壁或者在沟道孔CH的侧壁上，并可以覆盖基板100的上表面的通过沟道孔CH暴露的部分或者在基板100的上表面的通过沟道孔CH暴露的部分上。每个电荷存储结构230可以包括顺序地形成在每个沟道孔CH的侧壁上的阻挡绝缘层BLL、电荷存储层CTL和隧道绝缘层TL。阻挡绝缘层BLL可以覆盖水平绝缘层PL的侧壁或在水平绝缘层PL的侧壁上。
垂直沟道部分VC可以形成在沟道孔CH中。垂直沟道部分VC可以共形地覆盖电荷存储结构230的内表面以及通过电荷存储结构230暴露的半导体柱SP或基板100(当半导体柱SP被省略时)的上表面，或者在电荷存储结构230的内表面以及通过电荷存储结构230暴露的半导体柱SP或基板100(当半导体柱SP被省略时)的上表面上。间隙填充层240可以形成在垂直沟道部分VC的内部空间中。焊盘250可以形成在垂直沟道部分VC、电荷存储结构230和间隙填充层240的上部分中。焊盘250的形成可以包括：蚀刻垂直沟道部分VC、电荷存储结构230和间隙填充层240的上部分以形成凹陷区域以及用导电材料填充该凹陷区域。在一些实施方式中，焊盘250的形成可以包括用具有与垂直沟道部分VC的导电类型不同的导电类型的杂质掺杂垂直沟道部分VC的上部分。
参照图13A至图13C，形成在基板100的焊盘区PR上的堆叠层MSL可以被图案化以形成阶梯状结构。堆叠层MSL的图案化可以包括：在堆叠层MSL上形成掩模图案(未示出)以暴露堆叠层MSL的形成在基板100的焊盘区PR上的部分；使用该掩模图案作为蚀刻掩模蚀刻绝缘层620和导电层610；以及减小该掩模图案的宽度以增大绝缘层620和导电层610的平坦区域，并且在一些实施方式中，蚀刻和宽度减小步骤可以被重复至少两次。绝缘层620的端部分的顶表面可以在基板100的焊盘区PR上暴露。绝缘层620的每个端部分可以覆盖在其下面的每个导电层610的端部分或者在该端部分上。
上开口TP可以形成在堆叠层MSL中。上开口TP的形成可以包括在堆叠层MSL上形成掩模图案(未示出)以及蚀刻单元阵列区CAR上的最上面的绝缘层620和导电层610，焊盘区PR上的成对的绝缘层620和导电层610的端部分被该掩模图案暴露。因此，上开口TP可以形成为在第一方向X上从基板100的单元阵列区CAR延伸到焊盘区PR。上开口TP可以形成在其中将形成图2所示的公共源极接触插塞CSP的区域中。蚀刻工艺可以通过使用例如干蚀刻工艺执行。
参照图14A、图14B和图14C，保护层间绝缘层330可以形成在堆叠层MSL上。保护层间绝缘层330可以覆盖堆叠层MSL的顶表面和堆叠层MSL的阶梯状结构，或者在堆叠层MSL的顶表面和堆叠层MSL的阶梯状结构上。保护层间绝缘层330可以完全或部分地填充上开口TP。保护层间绝缘层330的形成可以包括在堆叠层MSL上和在上开口TP中形成绝缘层以及对该绝缘层执行平坦化工艺。保护层间绝缘层330可以覆盖焊盘250的顶表面或在焊盘250的顶表面上。保护层间绝缘层330可以覆盖通过上开口TP暴露的导电层610和绝缘层620的端部分的侧表面以及覆盖设置在基板100的单元阵列区CAR上的最上面的导电层610和绝缘层620的侧表面，或者在其上。在剖视图中，保护层间绝缘层330的顶表面可以相对于基板100在Z方向上位于比堆叠层MSL的顶表面高的水平面处。保护层间绝缘层330可以由例如硅氧化物形成，或包括例如硅氧化物。
参照图15A、图15B和图15C，支撑柱335可以形成在基板100的焊盘区PR上。支撑柱335可以形成为穿透堆叠层MSL的阶梯状结构。例如，支撑柱335可以形成为穿透导电层610、绝缘层620和缓冲绝缘层601(例如见图14A)并与基板100的上表面物理接触。支撑柱335的形成可以包括：形成穿透孔以穿透堆叠层MSL的阶梯状结构以及用绝缘材料完全或部分地填充该穿透孔。支撑柱335可以由绝缘材料(例如硅氧化物或硅氮化物)形成，或包括绝缘材料(例如硅氧化物或硅氮化物)。
提供在基板100的焊盘区PR上的堆叠层MSL可以被图案化以形成贯穿沟槽700。贯穿沟槽700可以形成为暴露基板100的上表面的一部分。在基板100的焊盘区PR上，设置在上开口TP下面的堆叠ST的侧表面可以通过贯穿沟槽700暴露。例如，设置在上开口TP下面的导电层610和绝缘层620的侧表面可以通过贯穿沟槽700暴露。最上面的导电层610的侧表面可以用保护层间绝缘层330覆盖或其上设置有保护层间绝缘层330。贯穿沟槽700的宽度WB2可以小于上开口TP的宽度WB1。蚀刻工艺可以通过使用例如干蚀刻工艺执行。
参照图16A、图16B和图16C，可以蚀刻通过贯穿沟槽700暴露的导电层610和绝缘层620。通过贯穿沟槽700暴露的导电层610的侧表面可以从通过贯穿沟槽700暴露的绝缘层620的侧表面凹陷。结果，凹陷区域RR可以形成于在垂直方向(例如Z方向)上彼此相邻的缓冲绝缘层601与最下面的绝缘层620(即最靠近基板100的绝缘层620)之间以及在垂直方向(例如Z方向)上彼此相邻的绝缘层620之间。凹陷区域RR可以形成为暴露缓冲绝缘层601的顶表面的一部分、除了最上面的绝缘层620(即最远离基板100的绝缘层620)之外的绝缘层620的顶表面的部分、以及绝缘层620的底表面的部分。凹陷区域RR可以不形成在最上面的绝缘层620与第二最上面的绝缘层620之间的最上面的导电层610(即最远离基板100的导电层610)中。
提供在基板100的焊盘区PR上的导电层610的端部分的侧表面可以用保护层间绝缘层330覆盖或在其上设置有保护层间绝缘层330，因此可以不被蚀刻工艺蚀刻。此外，在蚀刻工艺之后，焊盘区PR上的导电层610的除了其端部分之外的其它部分可以具有在第二方向Y上的减小的宽度。该蚀刻工艺可以使用湿蚀刻工艺执行。例如，该蚀刻工艺可以使用相对于绝缘层620、缓冲绝缘层601和保护层间绝缘层330具有蚀刻选择性的蚀刻溶液执行。通过该蚀刻工艺蚀刻的导电层610的侧表面可以具有凹入的弯曲部分。支撑柱335的侧壁可以通过凹陷区域RR部分地暴露。支撑柱335可以在蚀刻栅电极(210a和210b)期间不被蚀刻。
参照图17A、图17B和图17C，边缘绝缘层710可以形成在贯穿沟槽700中。边缘绝缘层710可以完全或部分地填充贯穿沟槽700和凹陷区域RR。边缘绝缘层710可以覆盖保护层间绝缘层330的顶表面和支撑柱335的顶表面，或者在保护层间绝缘层330的顶表面和支撑柱335的顶表面上。边缘绝缘层710可以由例如硅氧化物形成，或包括例如硅氧化物。
参照图18A和图18B，第二层间绝缘层350可以形成在边缘绝缘层710上。第二层间绝缘层350可以覆盖边缘绝缘层710的顶表面或在边缘绝缘层710的顶表面上。第二层间绝缘层350可以由例如绝缘材料(例如硅氧化物、硅氮化物或硅氮氧化物)中的至少一种形成，或包括例如绝缘材料(例如硅氧化物、硅氮化物或硅氮氧化物)中的至少一种。
使用第二层间绝缘层350作为蚀刻掩模，边缘绝缘层710可以从贯穿沟槽700去除。结果，边缘绝缘图案310可以形成在凹陷区域RR中。形成在基板100的单元阵列区CAR上的堆叠层MSL可以通过使用第二层间绝缘层350作为蚀刻掩模而图案化，使得贯穿沟槽700延伸到基板100的单元阵列区CAR上。因此，堆叠ST和缓冲绝缘图案201可以形成在基板100上。每个堆叠ST可以包括交替且重复地堆叠在基板100上的栅电极(210a、210b和210c)以及绝缘图案220。缓冲绝缘图案201可以形成在堆叠ST和基板100之间。
在基板100的焊盘区PR上，通过贯穿沟槽700暴露的边缘绝缘图案310的侧表面可以与通过贯穿沟槽700暴露的绝缘图案220的侧表面对准。相反，在一些实施方式中，在基板100的焊盘区PR上，通过贯穿沟槽700暴露的边缘绝缘图案310的侧表面可以从通过贯穿沟槽700暴露的绝缘图案220的侧表面凹陷。形成在贯穿沟槽700中的边缘绝缘层710可以被去除以暴露基板100的上表面的一部分。由于形成在贯穿沟槽700中的边缘绝缘层710被去除，所以第一层间绝缘层340可以形成在保护层间绝缘层330的顶表面上。第一层间绝缘层340可以是边缘绝缘层710的在蚀刻工艺之后保留在保护层间绝缘层330的顶表面上的部分。
参照图19A、图19B和图19C，公共源极区CSR可以形成在基板100中。公共源极区CSR可以通过对由贯穿沟槽700暴露的基板100进行离子注入工艺而形成。公共源极接触插塞CSP可以形成在贯穿沟槽700中。公共源极接触插塞CSP可以通过在第二层间绝缘层350的顶表面上和在贯穿沟槽700中形成导电层、然后通过对该导电层执行平坦化工艺而形成。间隔物390可以形成在公共源极接触插塞CSP与每个堆叠ST之间。在基板100的单元阵列区CAR上，间隔物390可以与栅电极(210a、210b和210c)物理接触，并且在基板100的焊盘区PR上，间隔物390可以与边缘绝缘图案310物理接触。间隔物390可以由绝缘材料(例如硅氧化物)中的至少一种形成，或包括绝缘材料(例如硅氧化物)中的至少一种。第三层间绝缘层360可以形成在第二层间绝缘层350上。第三层间绝缘层360可以覆盖第二层间绝缘层350的顶表面和公共源极接触插塞CSP的顶表面，或者在第二层间绝缘层350的顶表面和公共源极接触插塞CSP的顶表面上。第三层间绝缘层360可以由绝缘材料(例如硅氧化物、硅氮化物或硅氮氧化物)中的至少一种形成，或包括绝缘材料(例如硅氧化物、硅氮化物或硅氮氧化物)中的至少一种。
单元接触插塞CCP可以形成在基板100的焊盘区PR上。单元接触插塞CCP可以被提供为穿透第三层间绝缘层360、第二层间绝缘层350、第一层间绝缘层340和保护层间绝缘层330。单元接触插塞CCP可以形成为穿透栅电极(210a、210b和210c)的端部分。每个单元接触插塞CCP可以穿透边缘绝缘图案310中的至少一个和绝缘图案220中的至少一个，它们设置在栅电极(210a、210b和210c)中的与该单元接触插塞CCP电连接的对应一个下面(即，在剖视图中在Z方向上的下面)。在一实施方式中，穿透最下面的栅电极210a的单元接触插塞CCP可以形成为穿透缓冲绝缘图案201并可以部分地插入到绝缘间隙填充层101中。
返回参照图2、图3和图4，第四层间绝缘层370可以形成在第三层间绝缘层360上。第二层间绝缘层350的顶表面可以用第三层间绝缘层360覆盖或在其上设置有第三层间绝缘层360。子接触插塞STD可以形成在第四层间绝缘层370中。子接触插塞STD可以穿过第四层间绝缘层370并可以与单元接触插塞CCP接触。子接触插塞STD可以由金属(例如铜或钨)和金属氮化物中的至少一种形成，或包括金属(例如铜或钨)和金属氮化物中的至少一种。沟道接触插塞HCP可以形成在第一至第四层间绝缘层340、350、360和370以及保护层间绝缘层330中。沟道接触插塞HCP可以电连接到焊盘250。互连线400可以形成在基板100的焊盘区PR上，位线BL可以形成在基板100的单元阵列区CAR上。互连线400可以电连接到子接触插塞STD。位线BL可以通过沟道接触插塞HCP电连接到焊盘250。
根据本发明构思的一些实施方式，导电材料(例如与栅电极相同的材料)可以不提供在栅电极的在基板的焊盘区上的端部分下面(即在剖视图中在Z方向上的下面)。由于串选择栅电极和单元栅电极的端部分不与在其下的栅电极垂直重叠(即在剖视图中在Z方向重叠)，所以可以防止或减小单元接触插塞连接到其它栅电极的可能性，即使当单元接触插塞形成为穿透串选择栅电极和单元栅电极中的期望一个的端部分时。这使得可以提高三维半导体存储器件的可靠性。
尽管已经具体示出并描述了本发明构思的示例实施方式，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的变化而没有脱离权利要求书的精神和范围。
本申请要求于2018年12月14日在韩国知识产权局提交的韩国专利申请第10-2018-0161618号的优先权，其全部内容通过引用结合于此。

Claims (20)

1.一种三维半导体存储器件，包括：
基板，包括单元阵列区和焊盘区；
第一导电线，在所述基板的所述单元阵列区和所述焊盘区上；
第二导电线，在所述第一导电线和所述基板之间，所述第二导电线包括在所述单元阵列区上的第一部分以及在所述焊盘区上并在平面图中被所述第一导电线暴露的第二部分；
第一边缘图案，在所述基板和所述第一导电线之间并在所述第二导电线的所述第一部分和所述第二部分之间；以及
第一单元接触插塞，在所述基板的所述焊盘区上，穿透所述第一导电线和所述第一边缘图案。
2.根据权利要求1所述的三维半导体存储器件，其中所述第一边缘图案在垂直于所述基板的上表面延伸的方向上与在所述基板的所述焊盘区上的所述第一导电线垂直地重叠。
3.根据权利要求1所述的三维半导体存储器件，其中所述第一边缘图案的与所述第二导电线接触的侧表面是凸起的。
4.根据权利要求1所述的三维半导体存储器件，其中所述第一导电线和所述第二导电线包括金属和半导体材料中的至少一种。
5.根据权利要求1所述的三维半导体存储器件，还包括在所述第一导电线和所述第二导电线之间并从所述第一导电线和所述第二导电线之间的第一区域延伸到所述第一导电线和所述第一边缘图案之间的第二区域的绝缘图案，
其中所述第一单元接触插塞穿透所述绝缘图案。
6.根据权利要求1所述的三维半导体存储器件，其中所述第一边缘图案包括绝缘材料。
7.根据权利要求1所述的三维半导体存储器件，还包括：
在所述基板和所述第二导电线之间的第三导电线，所述第三导电线包括在所述单元阵列区上的第三部分以及在所述焊盘区上并在平面图中被所述第二导电线暴露的第四部分；以及
第二边缘图案，在所述基板和所述第二导电线之间并在所述第三导电线的所述第三部分和所述第四部分之间，
其中所述第二边缘图案的长度大于所述第一边缘图案的长度。
8.根据权利要求7所述的三维半导体存储器件，其中所述第二边缘图案在垂直于所述基板的上表面延伸的方向上与所述第二导电线的所述第二部分垂直地重叠；并且
其中在平面图中，所述第二边缘图案被所述第一边缘图案暴露。
9.根据权利要求1所述的三维半导体存储器件，还包括第二单元接触插塞，该第二单元接触插塞穿透所述第二导电线的所述第二部分并包括在所述基板的上表面之下延伸的下部分。
10.根据权利要求9所述的三维半导体存储器件，还包括在所述基板中的绝缘间隙填充层，
其中所述第二单元接触插塞的所述下部分延伸到所述绝缘间隙填充层中。
11.根据权利要求1所述的三维半导体存储器件，还包括穿透所述第一导电线和所述第一边缘图案并与所述基板接触的支撑柱，
其中所述支撑柱由单层形成。
12.根据权利要求11所述的三维半导体存储器件，其中所述支撑柱包括硅氧化物层。
13.根据权利要求1所述的三维半导体存储器件，还包括：
在所述基板中的绝缘间隙填充层；
下基板，所述基板在所述下基板上从而在所述下基板与所述第一导电线和所述第二导电线之间；以及
外围电路结构，在所述下基板与所述基板之间，
其中所述外围电路结构包括外围电路晶体管，并且
所述第一单元接触插塞穿透所述绝缘间隙填充层并且电连接到所述外围电路晶体管。
14.一种三维半导体存储器件，包括：
第一边缘图案和第二边缘图案，在基板上在第一方向上彼此间隔开；
第一栅电极，在所述第一边缘图案和所述第二边缘图案之间；
第二栅电极，在所述第一栅电极上并在垂直于所述基板的上表面延伸的方向上与所述第一边缘图案和所述第二边缘图案垂直地重叠；以及
单元接触插塞，穿透所述第二栅电极和所述第二边缘图案。
15.根据权利要求14所述的三维半导体存储器件，其中所述第一边缘图案和所述第二边缘图案的与所述第一栅电极接触的侧表面是凸起的。
16.根据权利要求14所述的三维半导体存储器件，还包括：
第一绝缘图案，在所述第二边缘图案与所述第二栅电极之间；
第二绝缘图案，在所述第二边缘图案和所述基板之间；以及
公共源极接触插塞，在所述基板的上表面上以沿着所述第一绝缘图案的侧表面、所述第二绝缘图案的侧表面、所述第二边缘图案的侧表面和所述第二栅电极的侧表面延伸。
17.根据权利要求16所述的三维半导体存储器件，还包括保护层间绝缘层，该保护层间绝缘层在所述公共源极接触插塞与所述第二栅电极的所述侧表面之间并延伸到所述第二栅电极的顶表面上。
18.根据权利要求14所述的三维半导体存储器件，其中，当在所述第一方向上测量时，所述第一栅电极的宽度小于所述第二栅电极的宽度。
19.一种三维半导体存储器件，包括：
基板，包括单元阵列区和焊盘区；
绝缘间隙填充层，在所述基板的所述焊盘区中；
第一栅电极和第二栅电极，顺序地堆叠在所述基板上；以及
第一单元接触插塞和第二单元接触插塞，在所述基板的所述焊盘区上并分别与所述第一栅电极和所述第二栅电极接触，
其中所述第一单元接触插塞和所述第二单元接触插塞中的至少一个包括在所述绝缘间隙填充层中的部分。
20.根据权利要求19所述的三维半导体存储器件，还包括在所述基板的所述焊盘区上并与所述第一栅电极接触的边缘图案，所述边缘图案在垂直于所述基板的上表面的方向上与所述第二栅电极垂直地重叠。
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