KR20230005027A - 반도체 장치의 제조방법 - Google Patents
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Abstract
반도체 장치의 제조방법은, 기판 상에 몰드 구조체를 형성하되, 상기 몰드 구조체는 상기 기판의 상면에 수직한 방향을 따라 교대로 적층된 희생막들 및 층간 절연막들을 포함하는 것; 상기 몰드 구조체를 관통하는 채널 홀들을 형성하는 것; 상기 채널 홀들의 각각의 내측면 상에 데이터 저장 패턴 및 비정질 채널층을 차례로 형성하는 것; 상기 채널 홀들의 각각의 잔부를 채우고, 상기 몰드 구조체의 상면을 덮는 열전달 물질층을 형성하는 것; 상기 열전달 물질층 상에 레이저 어닐링 공정을 수행하는 것; 및 상기 열전달 물질층을 제거하는 것을 포함한다. 상기 레이저 어닐링 공정에 의해 상기 비정질 채널층의 적어도 일부가 결정질 채널층으로 변환됨으로써 채널층이 형성된다.
Description
본 발명은 반도체 장치 및 이의 제조방법에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 일 기술적 과제는 전기적 특성이 보다 개선된 반도체 장치 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 반도체 장치의 제조방법은, 기판 상에 몰드 구조체를 형성하되, 상기 몰드 구조체는 상기 기판의 상면에 수직한 방향을 따라 교대로 적층된 희생막들 및 층간 절연막들을 포함하는 것; 상기 몰드 구조체를 관통하는 채널 홀들을 형성하는 것; 상기 채널 홀들의 각각의 내측면 상에 데이터 저장 패턴 및 비정질 채널층을 차례로 형성하는 것; 상기 채널 홀들의 각각의 잔부를 채우고, 상기 몰드 구조체의 상면을 덮는 열전달 물질층을 형성하는 것; 상기 열전달 물질층 상에 레이저 어닐링 공정을 수행하는 것; 및 상기 열전달 물질층을 제거하는 것을 포함할 수 있다. 상기 레이저 어닐링 공정에 의해 상기 비정질 채널층의 적어도 일부가 결정질 채널층으로 변환됨으로써 채널층이 형성될 수 있다.
본 발명의 개념에 따르면, 레이저 어닐링 공정 시 열전달 물질층을 통해 채널 홀들 하부의 비정질 채널층까지 열이 전달될 수 있다. 이에 따라, 결정질 채널층이 용이하게 형성될 수 있고, 그 결과, 반도체 장치의 전기적 특성이 개선될 수 있다.
또한, 레이저 어닐링 공정 시 열전달 물질층이 형성된 영역을 따라 선택적으로 열이 전달될 수 있다. 이에 따라, 열전도 물질층과 접하지 않는 주변 회로 구조체의 열화가 방지됨으로써 신뢰성 및 전기적 특성이 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 3a는 본 발명의 실시예들에 따른 반도체 장치의 단면도로, 도 2의 I-I' 선에 대응하는 단면도이다.
도 3b는 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 확대도로, 도 3a의 A 부분에 대응된다.
도 3c 및 도 3d는 각각 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 확대도로, 도 3a 의 B 부분에 대응된다.
도 4, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a 및 도 10a는 각각 본 발명의 실시예들에 따른 반도체 장치의 제조방법을 나타내는 도면들로, 도 2의 I-I' 선에 대응하는 단면도들이다.
도 5b, 도 6b, 도 7b, 도 8b, 도 9b 및 도 10b는 각각 도 5a, 도 6a, 도 7a, 도 8a, 도 9a 및 도 10a의 A 부분의 확대도들이다.
도 5c, 도 6c, 도 7c, 도 8c, 도 9c 및 도 10c는 각각 도 5a, 도 6a, 도 7a, 도 8a, 도 9a 및 도 10a의 B 부분의 확대도들이다.
도 11 내지 도 14는 각각 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 확대도로, 도 6a, 도 7a, 도 8a 및 도 9a의 A 부분의 확대도들이다.
도 15는 본 발명의 실시예들에 따른 반도체 장치의 단면도로, 도 2의 I-I' 선에 대응하는 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 3a는 본 발명의 실시예들에 따른 반도체 장치의 단면도로, 도 2의 I-I' 선에 대응하는 단면도이다.
도 3b는 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 확대도로, 도 3a의 A 부분에 대응된다.
도 3c 및 도 3d는 각각 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 확대도로, 도 3a 의 B 부분에 대응된다.
도 4, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a 및 도 10a는 각각 본 발명의 실시예들에 따른 반도체 장치의 제조방법을 나타내는 도면들로, 도 2의 I-I' 선에 대응하는 단면도들이다.
도 5b, 도 6b, 도 7b, 도 8b, 도 9b 및 도 10b는 각각 도 5a, 도 6a, 도 7a, 도 8a, 도 9a 및 도 10a의 A 부분의 확대도들이다.
도 5c, 도 6c, 도 7c, 도 8c, 도 9c 및 도 10c는 각각 도 5a, 도 6a, 도 7a, 도 8a, 도 9a 및 도 10a의 B 부분의 확대도들이다.
도 11 내지 도 14는 각각 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 확대도로, 도 6a, 도 7a, 도 8a 및 도 9a의 A 부분의 확대도들이다.
도 15는 본 발명의 실시예들에 따른 반도체 장치의 단면도로, 도 2의 I-I' 선에 대응하는 단면도이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 3차원 반도체 메모리 장치의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL0-BL2) 및 공통 소스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 제공되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
셀 스트링들(CSTR)은 제 1 방향(D1) 및 제 1 방향(D1)과 교차하는 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 일 예로, 제 2 방향(D2)은 제 1 방향(D1)과 직교하는 방향일 수 있다. 셀 스트링들(CSTR)은 각각 제 3 방향(D3)을 따라 연장될 수 있다. 일 예로, 제 3 방향(D3)은 제 1 방향(D1) 및 제 2 방향(D2)과 직교하는 방향일 수 있다. 비트 라인들(BL0-BL2)은 제 1 방향(D1)으로 서로 이격될 수 있다. 비트 라인들(BL0-BL2)은 각각 제 2 방향(D2)으로 연장될 수 있다.
비트 라인들(BL0-BL2) 각각에 복수 개의 셀 스트링들(CSTR)이 병렬 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 제공될 수 있다. 공통 소스 라인(CSL)은 복수 개로 제공될 수 있다. 복수 개의 공통 소스 라인들(CSL)은 2차원적으로 배열될 수 있다. 공통 소스 라인들(CSL)에 동일한 전압이 인가될 수 있거나, 또는 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수 있다.
실시예들에 따르면, 셀 스트링들(CSTR) 각각은 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST) 및 소거 제어 트랜지스터(ECT)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 비트 라인들(BL0-BL2) 중 하나에 접속될 수 있다. 이와 달리, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다.
하나의 셀 스트링(CSTR)은 공통 소스 라인들(CSL)로부터의 거리가 서로 다른 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 메모리 셀 트랜지스터들(MCT)은 제 1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다. 소거 제어 트랜지스터(ECT)는 접지 선택 트랜지스터(GST)와 공통 소스 라인들(CSL) 사이에 연결될 수 있다. 셀 스트링들(CSTR) 각각은 제 1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터들(MCT) 중 최상위의 것 사이, 및 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터들(MCT) 중 최하위의 것 사이에 각각 연결된 더미 셀 트랜지스터들(DMC)을 더 포함할 수 있다.
실시예들에 따르면, 제 1 스트링 선택 트랜지스터(SST1)는 제 1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3)에 의해 제어될 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 각각 제어 될 수 있으며, 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL0, GSL1, GSL2)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터(ECT)는 복수 개로 제공될 수 있다. 공통 소스 라인들(CSL)은 소거 제어 트랜지스터들(ECT)의 소스들에 공통으로 연결될 수 있다.
공통 소스 라인들(CSL)로부터 실질적으로 동일한 거리에 제공되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되더라도, 서로 다른 행 또는 열에 제공되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0-GSL2), 제 1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제 2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 제 1 방향(D1)을 따라 연장되며, 제 2 방향(D2)으로 서로 이격될 수 있다. 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되는 접지 선택 라인들(GSL0-GSL2), 제 1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제 2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터들(ECT)은 메모리 셀 어레이의 소거 동작 시 게이트 유도 드레인 누설(Gate Induced Drain Leakage; GIDL)을 발생시킬 수 있다. 일부 실시예들에서, 메모리 셀 어레이의 소거 동작시 비트 라인들(BL0-BL2) 및/또는 공통 소스 라인들(CSL)에 소거 전압이 인가될 수 있으며, 스트링 선택 트랜지스터(SST) 및/또는 소거 제어 트랜지스터들(ECT)에서 게이트 유도 누설 전류가 발생될 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 3a는 본 발명의 실시예들에 따른 반도체 장치의 단면도로, 도 2의 I-I' 선에 대응하는 단면도이다. 도 3b는 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 확대도로, 도 3a의 A 부분에 대응된다. 도 3c 및 도 3d는 각각 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 확대도로, 도 3a 의 B 부분에 대응된다.
도 2 및 도 3a 내지 도 3d를 참조하면, 기판(100) 상에 적층 구조체들(ST)이 제공될 수 있다. 상기 기판(100)은 도펀트들이 도핑된 반도체 기판일 수 있다. 상기 기판(100)은 제 1 도전형(예를 들면, n형)을 갖는 도펀트들이 도핑된 반도체 기판일 수 있다. 상기 기판(100)은, 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다.
적층 구조체들(ST)의 각각은 상기 기판(100)의 상면에 수직한 제 3 방향(D3)을 따라 번갈아 적층된 게이트 전극들(GE) 및 층간 절연막들(ILD)을 포함할 수 있다. 상기 적층 구조체들(ST)은 상기 기판(100)의 상면에 평행한 제 1 방향(D1)을 따라 나란히 연장될 수 있고, 상기 기판(100)의 상면에 평행하고 상기 제 1 방향(D1)에 교차하는(또는 수직한) 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다. 상기 적층 구조체들(ST)의 상면은 상기 기판(100)의 상면과 평행할 수 있다.
게이트 전극들(GE)은 기판(100) 상에 차례로 적층된, 도 1의 소거 제어 라인(ECL), 접지 선택 라인들(GSL0-GSL2), 워드 라인들(WL0-WLn, DWL), 제 1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제 2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)을 구성할 수 있다. 게이트 전극들(GE) 각각은 실질적으로 동일한 두께를 가질 수 있다. 게이트 전극들(GE)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 층간 절연막들(ILD)은 실리콘 산화막 및/또는 저유전막을 포함할 수 있다.
도시되지 않았으나, 적층 구조체들(ST) 각각의 단부는 제 1 방향(D1)을 따라 계단 구조(stepwise structure)를 가질 수 있다. 구체적으로, 적층 구조체들(ST)의 게이트 전극들(GE)은 기판(100)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있다.
상기 기판(100) 및 상기 적층 구조체(ST) 사이에 소스 구조체(CST)가 제공될 수 있다. 소스 구조체(CST)는 소스 반도체막(SC) 및 상기 소스 반도체막(CS) 상의 서포트 반도체막(SP)을 포함할 수 있다. 상기 소스 구조체(CST)는 상기 기판(100) 및 상기 적층 구조체(ST)의 상면과 평행할 수 있으며, 상기 적층 구조체(ST)와 나란하게 제 1 방향(D1)으로 연장될 수 있다.
소스 반도체막(SC)은 제 1 도전형을 갖는 도펀트들(예를 들어, 인(P) 또는 비소(As))이 도핑된 반도체 물질로 이루어질 수 있다. 일 예로, 상기 소스 반도체막(SC)은 n형 도펀트들이 도핑된 폴리실리콘막으로 이루어질 수 있다.
서포트 반도체막(SP)은 상기 소스 반도체막(SC)의 상면을 덮을 수 있으며, 제 1 도전형(예를 들어, n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 도펀트들이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 상기 서포트 반도체막(SP)에서 n형 도펀트들의 농도는 상기 소스 반도체막(SC)에서보다 낮을 수 있다.
서로 인접한 적층 구조체들(ST) 사이에, 제 1 방향으로 연장되는 분리 트렌치들(TR)이 제공될 수 있다. 상기 분리 트렌치들(TR) 내에 분리 구조체들(SS)이 각각 제공될 수 있다. 상기 분리 구조체들(SS)은 제 1 방향(D1)을 따라 연장될 수 있고, 제 2 방향(D2)을 따라 서로 이격되어 배열될 수 있다. 상기 분리 구조체들(SS)은 제 3 방향(D3)을 따라 상기 적층 구조체들(ST)의 측벽과 접할 수 있고, 상기 소스 반도체막(SC)의 상면의 일부분과 접할 수 있다. 상기 분리 구조체들(SS)은 절연막을 포함할 수 있다.
상기 게이트 전극들(GE)중, 상기 적층 구조체들(ST) 각각의 상부에 위치하는 게이트 전극들(GE)은 분리 절연 패턴(105)에 의해 분리될 수 있다. 상기 분리 절연 패턴(105)에 의해 분리되는 상기 게이트 전극들(GE)은, 도 1의 제 1 및 제 2 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3, SSL2-1, SSL2-2, SSL2-3)을 구성할 수 있다. 상기 분리 절연 패턴(105)은 상기 제 1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 상기 분리 절연 패턴(105)은 절연 물질(일 예로, 실리콘 산화막)을 포함할 수 있다.
상기 적층 구조체들(ST) 및 상기 기판(100)의 상부 일부분을 관통하는 복수 개의 채널 홀들(CH)이 제공될 수 있다. 상기 채널 홀들(CH)의 내에는 수직 구조체들(VS)이 제공될 수 있다. 수직 구조체들(VS) 각각의 일부는 상기 기판(100) 내부에 매립될 수 있고, 상기 수직 구조체들(VS)의 하면은 상기 기판(100)의 상면보다 낮은 레벨에 위치할 수 있다. 상기 수직 구조체들(VS)은 상기 기판(100)과 연결될 수 있다.
복수의 수직 구조체들(VS)이 상기 적층 구조체들(ST) 중 대응하는 하나를 관통할 수 있다. 상기 복수의 수직 구조체들(VS)은 상기 대응하는 적층 구조체(ST) 내에서 상기 제 1 방향(D1) 및 상기 제 2 방향(D2)을 따라 이차원적으로 배열될 수 있고, 상기 제 1 방향(D1) 및 상기 제 2 방향(D2)을 따라 서로 이격될 수 있다. 상기 복수의 수직 구조체(VS)은 상기 제 1 방향(D1) 및 상기 제 2 방향(D2)을 따라 지그재그 형태로 배열될 수 있다.
예를 들어, 도 2에 도시된 바와 같이, 평면적 관점에서, 5개의 수직 구조체들(VS)의 열들이 제 1 방향(D1)을 따라 서로 이격되어 일정한 간격으로 배열될 수 있고, 상기 5개의 수직 구조체들(VS)의 열들 사이에 제공되는 4개의 수직 구조체들(VS)의 열들이 제 2 방향(D2)으로 쉬프트되어 제 1 방향(D1)을 따라 서로 이격되어 일정한 간격으로 배열될 수 있다. 즉, 상기 수직 구조체들(VS)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라서 지그재그 형태로 배열될 수 있다. 다만, 본 발명은 이에 제한되지 않으며 2개 이상의 수직 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다.
상기 수직 구조체들(VS)은 상기 기판(100)으로부터 제 3 방향(D3)으로 연장되는 장축을 갖는 실린더 형태일 수 있다. 수직 구조체들(VS)은 제 3 방향(D3)으로 갈수록 제 1 방향(D1) 및 제 2 방향(D2)으로의 폭이 증가할 수 있다. 수직 구조체들(VS)의 상면은 원형, 타원형 또는 바(bar) 형태일 수 있다.
상기 수직 구조체들(VS) 각각은 데이터 저장 패턴(DSP), 채널층(SI) 및 충진 절연 패턴(VI)을 포함할 수 있다. 상기 수직 구조체들(VS) 각각에서 상기 데이터 저장 패턴(DSP) 은 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 상기 채널층(SI)은 하단이 닫힌 중공의 실린더 형태일 수 있다. 상기 충진 절연 패턴(VI)은 상기 데이터 저장 패턴(DSP) 및 상기 채널층(SI)으로 둘러싸인 공간을 채울 수 있다. 상기 충진 절연 패턴(VI)은, 예를 들어, 실리콘 산화물을 포함할 수 있다. 다만, 본 발명은 이에 제한되지 않으며, 상기 채널층(SI)이 상기 데이터 저장 패턴(DSP)으로 둘러싸인 상기 채널 홀들(CH) 각각의 내부를 완전히 채울 수 있고, 이 경우 상기 충진 절연 패턴(VI)은 생략될 수 있다. 이 경우, 상기 채널층(SI)은 필라 형태를 가질 수 있다.
상기 수직 구조체들(VS)은 도 1의 소거 제어 트랜지스터(ECT), 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들에 해당할 수 있다.
상세하게, 도 3b 및 도 3c를 참조하면, 상기 채널층(SI)은 상기 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 상기 채널층(SI)은, 예를 들어, 실리콘(Si) 또는 실리콘(Si) 혼합물과 같은 반도체 물질을 포함할 수 있다. 상기 채널층(SI)은 기판(100)과 동일한 도전형을 갖는 도펀트들이 도핑된 반도체 물질을 포함할 수 있다. 상기 채널층(SI)은 원자의 배열이 규칙적인 결정질 채널층(SIc)일 수 있다. 일부 실시예들에 따르면, 상기 채널층(SI)은 결정질 채널층(SIc) 및 비정질 채널층(SIa)을 포함할 수 있다.
일부 실시예들에 따르면, 상기 채널층(SI)은 불순물을 포함할 수 있다. 상기 불순물은 상기 채널층(SI) 내 실리콘과 후술할 열전달 물질층(도 7a의 TCL) 내 물질이 반응하여 형성된 반응물을 포함할 수 있다. 일 예로, 상기 불순물은, 상기 열전달 물질층(TCL)이 금속을 포함하는 경우, 금속 실리사이드를 포함할 수 있다. 상기 불순물은 상기 채널층(SI) 내에 존재할 수 있다.
다른 실시예들에 따르면, 도 3d에 도시된 바와 같이, 상기 채널층(SI) 및 상기 충진 절연 패턴(VI)의 사이에 잔여물(RS)이 개재될 수 있다. 일 예로, 상기 잔여물(RS)은 상기 채널층(SI) 및 상기 충진 절연 패턴(VI)의 하부에 개재될 수 있다. 다만, 본 발명은 이에 제한되지 않으며, 상기 채널층(SI) 및 상기 충진 절연 패턴(VI) 사이의 어느 영역에서든 개재될 수 있다. 상기 잔여물(RS)은 상기 채널 홀들(CH)의 각각의 일부 또는 전부에서 상기 채널 홀들(CH)의 내에 존재할 수 있다. 상기 잔여물(RS)은, 일 예로, Al, Cu, Ag, Au, W, Pd 중 적어도 하나를 포함하는 금속 또는 그래핀(graphene) 중 어느 하나를 포함할 수 있다.
상기 데이터 저장 패턴(DSP)은 블록킹 절연막(BLK), 전하 저장막(CIL) 및 터널링 절연막(TIL)을 포함할 수 있다. 상기 블록킹 절연막(BLK)은 상기 적층 구조체들(ST)에 인접할 수 있고, 상기 터널링 절연막(TIL)은 상기 채널층(SI)에 인접할 수 있다. 상기 전하 저장막(CIL)은 블록킹 절연막(BLK) 및 터널링 절연막(TIL) 사이에 개재될 수 있다. 상기 블록킹 절연막(BLK), 상기 전하 저장막(CIL) 및 상기 터널링 절연막(TIL)은 상기 적층 구조체들(ST) 및 상기 채널층(SI) 사이에서 제 3 방향(D3)으로 연장될 수 있다. 상기 채널층(SI)과 상기 게이트 전극들(GE) 사이의 전압 차이에 의해 유도되는 파울러-노드하임 터널링(Fowler-Nordheim tunneling) 현상에 의해, 상기 데이터 저장 패턴(DSP)은 데이터를 저장 및/또는 변경할 수 있다. 상기 블록킹 절연막(BLK) 및 상기 터널링 절연막(TIL)은 실리콘 산화물을 포함할 수 있다. 상기 전하 저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다.
또한, 잔여 데이터 저장 패턴(RDSP)이 데이터 저장 패턴(DSP)과 수직적으로 이격되어 기판(100) 내에 배치될 수 있다. 잔여 데이터 저장 패턴(RDSP)은 데이터 저장 패턴(DSP)과 동일한 박막 구조를 가질 수 있다.
수평 절연 패턴(HP)이 상기 게이트 전극들(GE)의 일측벽들과 상기 데이터 저장 패턴(DSP) 사이에 제공될 수 있다. 상기 수평 절연 패턴(HP)은 상기 전극들(GE)의 일측벽들 상에서 그것들의 상면들 및 하면들로 연장될 수 있다.
상기 수직 구조체들(VS)의 상부들 상에 도전 패드들(PAD)이 각각 제공될 수 있다. 상세하게는, 상기 도전 패드들(PAD)은 상기 충진 절연 패턴(VI), 상기 채널층(SI) 및/또는 상기 데이터 저장 패턴(DSP)과 접할 수 있다. 예를 들어, 상기 도전 패드들(PAD)의 각각은 상기 충진 절연 패턴(VI)의 상면, 상기 채널층(SI)의 상면 및 상기 데이터 저장 패턴(DSP)의 상부 측벽으로 둘러싸인 공간에 제공될 수 있다. 이 경우, 상기 도전 패드들(PAD)의 각각은 상기 채널층(SI)의 상면과 접할 수 있다. 다른 예로, 상기 도전 패드들(PAD)의 각각은 상기 충진 절연 패턴(VI)의 상면, 상기 채널층(SI)의 상부 측벽으로 둘러싸인 공간에 제공될 수 있다. 이 경우, 상기 도전 패드들(PAD)의 각각은 상기 채널층(SI)의 상부 측벽과 접할 수 있다. 상기 도전 패드들(PAD)은 도펀트들이 도핑된 반도체 또는 도전 물질을 포함할 수 있다. 예를 들어, 도전 패드들(PAD)은 상기 채널층(SI)과 다른 도전형의 도펀트들이 도핑된 반도체를 포함할 수 있다.
다시 도 3a를 참조하면, 상기 적층 구조체들(ST), 상기 분리 구조체들(SS), 상기 도전 패드들(PAD), 상기 수직 구조체들(VS) 상에 캡핑 절연막(150)이 제공될 수 있다. 상기 캡핑 절연막(150)은 상기 적층 구조체들(ST)의 상면, 상기 분리 구조체들(SS)의 상면, 상기 도전 패드들(PAD)의 상면 및 상기 도전 패드들(PAD)에 의해 덮이지 않은 상기 수직 구조체들(VS)의 상면을 덮을 수 있다. 비트 라인 콘택 플러그들(BPLG)이 상기 캡핑 절연막(150) 내에 배치될 수 있다. 상기 비트 라인 콘택 플러그들(BPLG)의 각각은 상기 캡핑 절연막(150)을 관통하여 상기 도전 패드들(PAD) 중 대응하는 하나에 연결될 수 있다. 상기 비트 라인 콘택 플러그들(BPLG)의 각각은 상기 도전 패드들(PAD)의 각각의 상면의 일부와 접할 수 있다. 상기 캡핑 절연막(150)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 상기 비트 라인 콘택 플러그들(BPLG)은 도전 물질을 포함할 수 있다.
상기 캡핑 절연막(150) 및 상기 비트 라인 콘택 플러그들(BPLG) 상에 비트 라인들(BL)이 제공될 수 있다. 상기 비트 라인들(BL)은 제 1 방향을 따라 서로 이격되어 배열될 수 있고, 제 2 방향을 따라 연장될 수 있다. 상기 비트 라인들(BL)은 상기 비트 라인 콘택 플러그들(BPLG) 및 도전 패드들(PAD)을 통해 상기 수직 구조체들(VS)과 전기적으로 연결될 수 있다. 상기 비트 라인들(BL)은 도전 물질을 포함할 수 있다.
도시되지 않았으나, 상기 기판(100)의 상면 및/또는 하면 상에 주변 회로 구조체가 제공될 수 있다. 상기 주변 회로 구조체는 반도체 장치의 동작을 제어하는 로직(logic) 회로 영역일 수 있다.
도 4, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a 및 도 10a는 각각 본 발명의 실시예들에 따른 반도체 장치의 제조방법을 나타내는 도면들로, 도 2의 I-I' 선에 대응하는 단면도들이다. 도 5b, 도 6b, 도 7b, 도 8b, 도 9b 및 도 10b는 각각 도 5a, 도 6a, 도 7a, 도 8a, 도 9a 및 도 10a의 A 부분의 확대도들이다. 도 5c, 도 6c, 도 7c, 도 8c, 도 9c 및 도 10c는 각각 도 5a, 도 6a, 도 7a, 도 8a, 도 9a 및 도 10a의 B 부분의 확대도들이다.
도 4, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9a 내지 도 9c 및 도 10a 내지 도 10c를 참조하여, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
도 4를 참조하면, 기판(100) 상에 몰드 구조체(MS)가 형성될 수 있다. 상기 몰드 구조체(MS)는 상기 기판(100)의 상면에 수직한 제 3 방향(D3)을 따라 교대로 적층된 희생막들(SL) 및 층간 절연막들(ILD)을 포함할 수 있다. 상기 희생막들(SL)은 상기 층간 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 예로, 희생막들(SL)은 층간 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 예를 들어, 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다.
일 예로, 몰드 구조체(MS)가 형성되기에 앞서, 예비 소스 반도체막(110) 및 서포트 반도체막(SP)이 상기 기판(100) 상에 차례로 형성될 수 있다. 상기 예비 소스 반도체막(110)은 제 1 절연막, 제 2 절연막 및 제 3 절연막을 포함할 수 있다. 제 1 절연막은 기판(100)의 표면을 열 산화하여 형성되거나, 실리콘 산화막을 증착하여 형성될 수 있다. 제 2 절연막은 제 1 절연막 및 제 3 절연막에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 제 2 절연막은 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드 및 실리콘 저마늄 중 적어도 하나를 포함할 수 있다. 제 3 절연막은 실리콘 산화막을 증착하여 형성될 수 있다.
도시되지 않았으나, 도 2의 분리 절연 패턴(105)이 상기 희생막들(SL) 중 상기 몰드 구조체(MS)의 상부에 위치하는 희생막들(SL)을 분리하도록 형성될 수 있다. 즉, 상기 몰드 구조체(MS)의 상부에 위치하는 상기 희생막들(SL)은 상기 분리 절연 패턴(105)에 의해 수평적으로 서로 이격되는 한 쌍의 희생막들(SL)로 분리될 수 있다. 분리 절연 패턴(105)에 의해 분리되는 희생막들(SL)은 단수 또는 복수 개일 수 있다.
도 5a 내지 도 5c를 참조하면, 상기 몰드 구조체(MS), 서포트 반도체막(SP) 및 예비 소스 반도체막(110)을 관통하는 채널 홀들(CH)이 형성될 수 있다. 상기 채널 홀들(CH)은 기판(100)의 상부 일부를 리세스시킬 수 있다. 상기 채널 홀들(CH)은 희생막들(SL) 및 층간 절연막들(ILD)의 측벽을 노출시킬 수 있다. 상기 채널 홀들(CH)은 상기 몰드 구조체(MS) 상에서 마스크 패턴을 형성하는 것 및 형성된 마스크 패턴을 식각 마스크로 이용하여 이방성 식각 공정을 수행하는 것을 통해 형성될 수 있다. 도 2를 참조하여 설명한 바와 같이, 평면적 관점에서, 상기 채널 홀들(CH)은 복수의 열들을 가질 수 있고, 지그재그 형태로 배열될 수 있다.
도 6a 내지 도 6c를 참조하면, 상기 채널 홀들(CH) 내에 데이터 저장 패턴(DSP) 및 채널층(SI)이 형성될 수 있다.
상세하게는, 상기 채널 홀들(CH) 각각의 내측면 상에 데이터 저장 패턴(DSP) 및 채널층(SI)이 차례로 형성될 수 있다. 상기 데이터 저장 패턴(DSP) 및 상기 채널층(SI)은 화학적 기상 증착 방법 또는 원자층 증착 방법에 의해 형성될 수 있다. 상기 데이터 저장 패턴(DSP)은 차례로 적층된 블록킹 절연막(BLK), 전하 저장막(CIL) 및 터널링 절연막(TIL)을 포함할 수 있고, 상기 채널 홀들(CH)의 내벽을 균일한 두께로 컨포말하게 덮을 수 있다.
상기 채널층(SI)은 원자의 배열이 불규칙적인 비정질 채널층(SIa)일 수 있다. 상기 비정질 채널층(SIa)은 상기 데이터 저장 패턴(DSP)의 내측면 상에 형성될 수 있고, 상기 데이터 저장 패턴(DSP)의 내벽을 균일한 두께로 컨포말하게 덮을 수 있다. 상기 데이터 저장 패턴(DSP)의 상기 터널링 절연막(TIL)과 접할 수 있다.
도 7a 내지 도 7c를 참조하면, 상기 채널 홀들(CH)의 각각의 잔부를 채우고, 상기 몰드 구조체(MS)의 상면을 덮는 열전달 물질층(TCL)이 형성될 수 있다. 상기 열전달 물질층(TCL)은 물리적 기상 증착 방법, 화학적 기상 증착 방법 및 원자층 증착 방법에 의해 형성될 수 있다. 상기 열전달 물질층(TCL)은 실리콘(Si) 대비 열 전도성이 높은 물질을 포함할 수 있다. 일 예로, 상기 열전달 물질층(TCL)은 Al, Cu, Ag, Au, W, Pd 중 적어도 하나를 포함하는 금속 또는 그래핀(graphene) 중 어느 하나를 포함할 수 있다.
상기 열전달 물질층(TCL)을 형성하는 것은, 상기 채널 홀들(CH)의 각각의 잔부의 하부까지 상기 열전달 물질층(TCL)을 채우는 것을 포함할 수 있다. 일 예로, 상기 열전달 물질층(TCL)은 상기 비정질 채널층(SIa)의 내측면 상에 직접 접할 수 있다.
도 8a 내지 도 8c를 참조하면, 상기 열전달 물질층(TCL) 상에 레이저 어닐링 공정이 수행될 수 있다. 상기 레이저 어닐링 공정 시, 레이저는 상기 몰드 구조체(MS) 상의 상기 열전달 물질층(TCL)의 상부에 조사될 수 있다. 레이저가 조사된 상기 열전달 물질층(TCL)의 상부에서는 레이저로 인한 열이 발생될 수 있다. 상기 열전달 물질층(TCL)의 상부에서 상기 레이저로 인해 발생된 열은 상기 열전달 물질층(TCL)을 따라, 상기 열전달 물질층(TCL)의 상부에서 상기 채널 홀들(CH)의 각각의 하부에 형성된 상기 열전달 물질층(TCL)의 하부까지 전달될 수 있다.
상기 열전달 물질층(TCL)은 상기 비정질 채널층(SIa)에 상기 레이저로 인해 발생된 열을 전달할 수 있다. 상기 열전달 물질층(TCL) 을 따라 상기 열전달 물질층(TCL)의 상부에서 하부까지 열이 전달됨으로써, 상기 비정질 채널층(SIa)의 상부에서 하부까지 상기 열전달 물질층(TCL)을 통해 열이 전달될 수 있다. 일 예로, 상기 열전달 물질층(TCL)이 상기 비정질 채널층(SIa)의 내측면 상에 직접 접하는 경우, 상기 열전달 물질층(TCL)에서 상기 비정질 채널층(SIa)으로 열이 직접 전달될 수 있다.
상기 열전달 물질층(TCL)에서 상기 비정질 채널층(SIa)으로 레이저로 인해 발생된 열이 전달됨으로써, 상기 비정질 채널층(SIa)의 적어도 일부가 결정질 채널층(SIc)으로 변환됨으로써 채널층(SI)이 형성될 수 있다. 본 발명의 일부 실시예들에 의하면, 상기 열전달 물질층(TCL)을 통해 상기 비정질 채널층(SIa)의 상부에서 하부까지 열이 전달됨으로써, 상기 비정질 채널층(SIa)의 하부를 포함한 상기 비정질 채널층(SIa)의 대부분이 결정질 채널층(SIc)으로 변환될 수 있다. 일 예로, 상기 비정질 채널층(SIa)의 전 영역이 상기 결정질 채널층(SIc)으로 변환된 채널층(SI)이 형성될 수 있다.
본 발명의 개념에 따르면, 상기 결정질 채널층(SIc)으로 변환된 채널층(SI)이 형성됨으로써, 반도체 장치의 전기적 특성이 개선될 수 있다. 상세하게는, 상기 채널층(SI)은 반도체 장치의 동작 시, 전자가 이동하는 통로로 이용될 수 있다. 상기 채널층(SI)이 상기 결정질 채널층(SIc)으로 형성됨으로써, 전자의 이동을 방해하는 트랩(trap) 및 입계(grain boundary)가 감소될 수 있다. 이에 따라, 전자의 이동성(mobility)가 증가됨으로써, 반도체 장치의 전기적 특성이 개선될 수 있다.
또한, 레이저 어닐링 공정 시 상기 열전달 물질층(TCL)을 따라 선택적으로 열이 전달될 수 있다. 다시 말해, 상기 열전달 물질층(TCL)을 통해 전달되는 열보다, 상기 열전달 물질층(TCL)이 형성되지 않은 영역에서 전달되는 열이 적을 수 있다. 이에 따라, 도시되지 않았으나, 상기 열전달 물질층(TCL)과 접하지 않는 주변 회로 구조체에서 상기 레이저 어닐링 공정 동안 발생된 열에 의한 열화가 방지될 수 있다. 그 결과, 반도체 장치의 신뢰성 및 전기적 특성이 개선될 수 있다.
일부 실시예들에 따르면, 상기 레이저 어닐링 공정 시, 상기 채널층(SI) 내 불순물이 형성될 수 있다. 상기 불순물은 상기 채널층(SI) 내 실리콘과 상기 열전달 물질층(TCL) 내 물질이 반응하여 형성된 반응물을 포함할 수 있다. 일 예로, 상기 열전달 물질층(TCL)이 금속을 포함하는 경우, 열 에너지를 받은 실리콘과 금속이 결합한 금속 실리사이드(metal silicide)가 형성될 수 있다. 상기 금속 실리사이드는 상기 채널층(SI) 내에 존재할 수 있다.
도시되지 않았으나, 일 예로, 상기 열전달 물질층(TCL)의 형성 전, 일부 패턴 상에 열장막층이 더 형성될 수 있다. 상기 열장막층은 실리콘(Si) 대비 열 전도율이 낮은 물질을 포함할 수 있다. 따라서, 일부 패턴 상에 상기 열장막층이 형성됨으로써, 상기 열장막층이 형성된 패턴으로의 열 전달량이 조절될 수 있다.
도 9a 내지 도 9c를 참조하면, 상기 열전달 물질층(TCL)이 제거될 수 있다. 상기 열전달 물질층(TCL)을 제거하는 것은, 상기 열전달 물질층(TCL)을 이방성 식각하는 것을 포함할 수 있다. 상기 식각 공정을 통해, 상기 열전달 물질층(TCL)의 적어도 일부가 제거될 수 있다. 일 예로, 상기 식각 공정을 통해, 상기 열전달 물질층(TCL)이 완전히 제거될 수 있다. 이 경우, 상기 채널 홀들(CH)의 각각의 하부에서 상기 열전달 물질층(TCL)이 완전히 제거될 수 있다. 다른 예로, 상기 식각 공정을 통해, 상기 열전달 물질층(TCL)의 일부가 제거되지 않고 잔여물(도 3d의 RS)이 남을 수 있다. 상기 잔여물(RS)은 상기 채널 홀들(CH)의 각각의 일부 또는 전부에서 상기 채널 홀들(CH)의 내에 남을 수 있다.
도 10a 내지 도 10c를 참조하면, 상기 채널 홀들(CH)의 각각의 잔부를 채우는 충진 절연 패턴(VI)이 형성될 수 있다. 상기 충진 절연 패턴(VI)은 상기 결정질 채널층(SIc)으로 둘러싸인 채널 홀들(CH) 각각의 공간을 채울 수 있다. 상기 충진 절연 패턴(VI)은 상기 결정질 채널층(SIc)으로 둘러싸인 채널 홀들(CH) 각각의 공간을 절연 물질로 채우는 것 및 상기 몰드 구조체(MS)의 상면이 노출되도록 평탄화 공정을 수행하는 것을 통해 형성될 수 있다. 상기 데이터 저장 패턴(DSP), 상기 채널층(SI), 상기 충진 절연 패턴(VI)은 수직 구조체(VS)를 구성한다.
상기 수직 구조체들(VS) 각각의 상부들 상에 도전 패드들(PAD)이 형성될 수 있다. 도전 패드들(PAD)은 수직 구조체들(VS)의 일부를 리세스 시키는 것 및 리세스된 영역 내에 도핑된 반도체 물질 또는 도전 물질을 채우는 것을 통해 형성될 수 있다.
상기 도전 패드들(PAD)이 형성된 후, 몰드 구조체(MS)를 관통하는 분리 트렌치(TR)가 형성될 수 있다. 상기 분리 트렌치(TR)는 서포트 반도체막(SP)을 리세스시킬 수 있다. 상기 분리 트렌치(TR)는 희생막들(SL)의 측벽, 층간 절연막들(ILD)의 측벽 및 예비 소스 반도체막(110)의 상면을 노출시킬 수 있다.
상기 분리 트렌치(TR)는 몰드 구조체(MS) 상에 마스크 패턴을 형성하는 것 및 마스크 패턴을 식각 마스크로 이용하여 패터닝하는 것을 통해 형성될 수 있다. 분리 트렌치(TR)는, 도 2를 참조하여 설명한 바와 같이, 평면적 관점에서, 제 1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
상기 분리 트렌치(TR)가 형성된 후, 예비 소스 반도체막(110)을 소스 반도체막(SC)으로 대체하는 공정이 수행될 수 있다. 이에 따라, 기판(100) 및 몰드 구조체(MS) 사이에 소스 구조체(CST)가 형성될 수 있다. 소스 반도체막(SC)을 형성하는 공정은, 상기 분리 트렌치(TR)를 통해 상면이 노출된 상기 예비 소스 반도체막(110)에 대한 등방성 식각 공정을 수행하여 수평 리세스 영역을 형성하는 것, 및 상기 수평 리세스 영역 내에 도펀트들이 도핑된 폴리 실리콘막을 증착하는 것을 포함할 수 있다. 상기 예비 소스 반도체막(110)에 대한 등방성 식각 공정을 수행하는 동안, 데이터 저장 패턴(DSP)의 일부분들이 식각되어 수평 리세스 영역에 채널층(SI)의 일부가 노출될 수 있다.
다시 도 3a 내지 3c를 참조하면, 상기 소스 구조체(CST)가 형성된 후, 몰드 구조체(MS)의 희생막들을 게이트 전극들(GE)로 대체하는 공정을 수행함으로써 적층 구조체(ST)가 형성될 수 있다. 희생막들(SL)을 게이트 전극들(GE)로 대체하는 공정은 층간 절연막들(ILD), 수직 구조체들(VS), 및 소스 구조체(CST)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)을 등방성 식각하는 것, 및 상기 희생막들(SL)이 제거되어 형성된 영역에 게이트 전극들(GE)을 채우는 것을 통해 형성될 수 있다. 상기 게이트 전극들(GE)이 형성됨에 따라, 기판(100)의 상면에 수직한 제 3 방향(D3)으로 번갈아 적층된 게이트 전극들(GE), 층간 절연막들(ILD)을 포함하는 적층 구조체(ST)가 형성될 수 있다.
상기 적층 구조체(ST)가 형성된 후, 상기 분리 트렌치(TR)를 채우는 분리 구조체(SS)가 형성될 수 있다. 상기 분리 구조체(SS)는, 예를 들어, 실리콘 산화물을 포함할 수 있다.
상기 분리 구조체(SS)가 형성된 후, 캡핑 절연막(150)이 형성될 수 있다. 상기 캡핑 절연막(150)은 상기 적층 구조체들(ST)의 상면, 상기 분리 구조체들(SS)의 상면 및 상기 도전 패드들(PAD)의 상면을 덮을 수 있다. 이어서, 상기 캡핑 절연막(150) 내에 상기 도전 패드들(PAD)과 연결되는 비트 라인 콘택 플러그(BPLG)가 형성될 수 있다. 상기 비트 라인 콘택 플러그(BPLG)는 상기 캡핑 절연막(150)을 관통하여 상기 도전 패드들(PAD)에 연결될 수 있다. 상기 캡핑 절연막(150) 상에 상기 비트 라인 콘택 플러그(BPLG)와 연결되는 비트 라인(BL)이 형성될 수 있다. 상기 비트 라인(BL)은 상기 캡핑 절연막(150) 상에서 제 2 방향(D2)으로 연장될 수 있다.
도 11 내지 도 14는 각각 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 확대도로, 도 6a, 도 7a, 도 8a 및 도 9a의 A 부분의 확대도들이다.
도 11 내지 도 14를 참조하면, 본 발명에 따른 일부 실시예들에 따르면, 반도체 장치의 제조방법은 상기 열전달 물질층(TCL)의 형성 전, 상기 비정질 채널층(SIa)의 내측면에 접하는 버퍼층(BF)을 형성하는 것 및 상기 열전달 물질층(TCL)을 제거 후, 상기 버퍼층(BF)을 제거하는 것을 더 포함할 수 있다.
상세하게는, 도 11을 참조하면, 상기 비정질 채널층(SIa)의 내측면에 접하는 버퍼층(BF)이 형성될 수 있다. 상기 버퍼층(BF)은 상기 몰드 구조체(MS)의 상면 상을 따라 형성될 수 있다. 상기 버퍼층(BF)과 상기 비정질 채널층(SIa) 내 실리콘 간의 결합구조는 상기 열전달 물질층(TCL)과 상기 비정질 채널층(SIa) 내 실리콘 간의 결합구조보다 안정적일 수 있다. 일 예로, 상기 버퍼층(BF)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
도 12를 참조하면, 상기 채널 홀들(CH)의 각각의 잔부를 채우는 열전달 물질층(TCL)이 형성될 수 있다. 상기 열전달 물질층(TCL)은 상기 비정질 채널층(SIa)의 내벽을 덮는 상기 버퍼층(BF)의 내측면 상에 직접 접할 수 있고, 상기 몰드 구조체(MS)의 상면 상에 형성된 상기 버퍼층(BF)의 상면 상을 따라 형성될 수 있다.
도 13을 참조하면, 상기 열전달 물질층(TCL) 상에 레이저 어닐링 공정이 수행될 수 있다. 도 8a 내지 도 8c를 참조하여 설명한 바와 같이, 상기 레이저 어닐링 공정 시, 상기 비정질 채널층(SIa)의 적어도 일부가 결정질 채널층(SIc)으로 변환됨으로써 채널층(SI)이 형성될 수 있다. 이 과정에서, 상기 열전달 물질층(TCL)에서 레이저로 인해 발생된 열은, 상기 버퍼층(BF)을 거쳐 상기 비정질 채널층(SIa)으로 전달될 수 있다.
상기 버퍼층(BF)은 상기 채널층(SI) 내 실리콘과 상기 열전달 물질층(TCL) 내 물질의 반응물 형성을 방지할 수 있다. 일 예로, 상기 열전달 물질층(TCL)이 금속을 포함하는 경우, 열 에너지를 받은 실리콘과 금속이 결합한 금속 실리사이드(metal silicide)의 형성이 방지될 수 있다. 그 결과, 반도체 장치의 전기적 특성이 개선될 수 있다.
또한, 상기 버퍼층(BF)과 채널층(SI) 내 실리콘 간의 결합구조는 상기 열전달 물질층(TCL)과 상기 채널층(SI) 내 실리콘 간의 결합구조보다 안정할 수 있다. 이에 따라, 상기 채널층(SI)에서 단글링 본드(dangling bond) 및 공공(vacancy)의 수가 감소됨으로써 상기 채널층(SI)의 결정성이 증가할 수 있고, 그 결과, 반도체 장치의 전기적 특성이 개선될 수 있다.
도 14를 참조하면, 상기 열전달 물질층(TCL)이 제거될 수 있다. 상기 열전달 물질층(TCL)을 제거하는 것은, 상기 열전달 물질층(TCL)을 이방성 식각하는 것을 포함할 수 있다. 이어서, 도 9b를 참조하면, 상기 열전달 물질층(TCL)의 제거 후, 상기 버퍼층(BF)이 제거될 수 있다. 상기 버퍼층(BF)을 제거하는 것은, 상기 버퍼층(BF)을 이방성 식각하는 것을 포함할 수 있다. 상기 식각 공정을 통해, 상기 버퍼층(BF)의 적어도 일부가 제거될 수 있다. 일 예로, 상기 식각 공정을 통해, 상기 버퍼층(BF)이 완전히 제거될 수 있다. 이후, 도 10a 내지 도 10c의 도면들을 참조하여 설명한 제조방법을 통해 메모리 장치가 제조될 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 장치의 단면도로, 도 2의 I-I' 선에 대응하는 단면도이다.
도 15를 참조하면, 수직 구조체들(VS) 각각은 제 3 방향(D3)으로 갈수록 제 1 방향(D1) 또는 제 2 방향(D2)으로의 폭이 변화할 수 있다. 이에 따라, 상기 수직 구조체들(VS)의 제 1 방향(D1) 또는 제 2 방향(D2)으로의 폭은 제 3 방향(D3)으로 이동함에 따라 단차를 가질 수 있다. 상기 단차는 단수 또는 복수일 수 있다. 일 예로, 상기 수직 구조체들(VS)의 폭은 적층 구조체들(ST)의 상면 및 하면으로부터 제 3 방향(D3)으로의 거리가 실질적으로 동일한 지점에서 단차를 가질 수 있다. 다만, 이는 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 수직 구조체들(VS)은 서로 다른 레벨들에서 3개 이상의 단차들을 가질 수도 있고, 제1 수직 채널 구조체들(VS1) 각각의 측벽은 단차 없이 평탄할 수도 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
ST: 적층 구조체
MS: 몰드 구조체
ILD: 층간 절연막 SL: 희생막
GE: 게이트 전극 HP: 수평 절연막
VS: 수직 구조체 CH: 채널 홀
DSP: 데이터 저장 패턴 VI: 충진 절연 패턴
TCL: 열전달 물질층 SI: 채널층
SIa: 비정질 채널층 Sic: 결정질 채널층
ILD: 층간 절연막 SL: 희생막
GE: 게이트 전극 HP: 수평 절연막
VS: 수직 구조체 CH: 채널 홀
DSP: 데이터 저장 패턴 VI: 충진 절연 패턴
TCL: 열전달 물질층 SI: 채널층
SIa: 비정질 채널층 Sic: 결정질 채널층
Claims (10)
- 기판 상에 몰드 구조체를 형성하되, 상기 몰드 구조체는 상기 기판의 상면에 수직한 방향을 따라 교대로 적층된 희생막들 및 층간 절연막들을 포함하는 것;
상기 몰드 구조체를 관통하는 채널 홀들을 형성하는 것;
상기 채널 홀들의 각각의 내측면 상에 데이터 저장 패턴 및 비정질 채널층을 차례로 형성하는 것;
상기 채널 홀들의 각각의 잔부를 채우고, 상기 몰드 구조체의 상면을 덮는 열전달 물질층을 형성하는 것;
상기 열전달 물질층 상에 레이저 어닐링 공정을 수행하는 것; 및
상기 열전달 물질층을 제거하는 것을 포함하되,
상기 레이저 어닐링 공정에 의해 상기 비정질 채널층의 적어도 일부가 결정질 채널층으로 변환됨으로써 채널층이 형성되는 반도체 장치의 제조방법. - 제 1항에 있어서,
상기 열전달 물질층은 Al, Cu, Ag, Au, W, Pd 중 적어도 하나를 포함하는 금속 또는 그래핀(graphene) 중 어느 하나를 포함하는 반도체 장치의 제조방법. - 제 1항에 있어서,
상기 열전달 물질층을 형성하는 것은,
상기 채널 홀들의 각각의 잔부의 하부까지 상기 열전달 물질층을 채우는 것을 포함하는 반도체 장치의 제조방법. - 제 1항에 있어서,
상기 레이저 어닐링 공정 시, 상기 열전달 물질층에서 상기 비정질 채널층으로 레이저로 인해 발생된 열이 전달됨으로써 상기 비정질 채널층의 적어도 일부가 상기 결정질 채널층으로 변환되는 반도체 장치의 제조방법. - 제 4항에 있어서,
상기 비정질 채널층의 상부에서 하부까지 상기 열전달 물질층을 통해 열이 전달되는 반도체 장치의 제조방법. - 제 1항에 있어서,
상기 레이저 어닐링 공정에 의해, 상기 비정질 채널층의 전 영역이 상기 결정질 채널층으로 변환되는 반도체 장치의 제조방법. - 제 1항에 있어서,
상기 열전달 물질층의 제거 후, 상기 채널 홀들 내에 상기 열전달 물질층의 잔여물이 남는 반도체 장치의 제조방법. - 제 1항에 있어서,
상기 열전달 물질층의 형성 전, 상기 비정질 채널층의 내측면에 접하는 버퍼층을 형성하는 것; 및
상기 열전달 물질층의 제거 후, 상기 버퍼층을 제거하는 것을 더 포함하는 반도체 장치의 제조방법. - 제 1항에 있어서,
상기 채널 홀들의 각각의 잔부를 채우는 충진 절연 패턴을 형성하는 것;
상기 데이터 저장 패턴, 상기 채널층, 및 상기 충진 절연 패턴은 수직 구조체를 구성하고,
상기 수직 구조체들 의 상부들 상에 도전 패드들을 각각 형성하는 것;
상기 몰드 구조체를 관통하는 분리 트렌치를 형성하는 것;
상기 분리 트렌치를 통해 상기 희생막들을 게이트 전극들로 대체함으로써 적층 구조체를 형성하는 것;
상기 분리 트렌치를 채우는 분리 구조체를 형성하는 것;
상기 적층 구조체 상면에 캡핑 절연막을 형성하는 것;
상기 캡핑 절연막 내에 상기 도전 패드들과 연결되는 비트 라인 콘택 플러그를 형성하는 것; 및
상기 캡핑 절연막 상에 상기 비트 라인 콘택 플러그와 연결되는 비트 라인을 형성하는 것을 더 포함하는 반도체 장치의 제조방법. - 제 9항에 있어서,
기판 및 몰드 구조체 사이에 소스 구조체를 형성하는 것을 더 포함하는 반도체 장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210085953A KR20230005027A (ko) | 2021-06-30 | 2021-06-30 | 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210085953A KR20230005027A (ko) | 2021-06-30 | 2021-06-30 | 반도체 장치의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230005027A true KR20230005027A (ko) | 2023-01-09 |
Family
ID=84892621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210085953A KR20230005027A (ko) | 2021-06-30 | 2021-06-30 | 반도체 장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20230005027A (ko) |
-
2021
- 2021-06-30 KR KR1020210085953A patent/KR20230005027A/ko active Search and Examination
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